JP6179951B2 - 高調波抑制電源およびその制御回路 - Google Patents
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Description
昇圧チョッパ回路の入力側に接続され主スイッチのスイッチング動作によるリップルを抑制する入力コンデンサと、
主スイッチのスイッチング動作を制御する制御回路と、
を備える高調波抑制電源であって、
制御回路は、昇圧チョッパ回路の出力電力が所定の負荷電力以下である軽負荷時に、入力コンデンサの容量を低下させる第1容量低下回路部を有することを特徴とする高調波抑制電源を提案している。
昇圧チョッパ回路の入力側に接続され主スイッチのスイッチング動作によるリップルを抑制する入力コンデンサと、
主スイッチのスイッチング動作を制御する制御回路と、
を備える高調波抑制電源であって、
制御回路は、
昇圧チョッパ回路の入力電圧位相を検出する入力位相検出部と、
入力位相検出部が検出する入力電圧位相の入力位相情報に基づいて入力コンデンサの容量を低下させる第2容量低下回路部と、
を有することを特徴とする高調波抑制電源を提案している。
昇圧チョッパ回路の出力電力が所定の負荷電力以下である軽負荷時に、入力コンデンサの容量を低下させる第1容量低下回路部を有することを特徴とする制御回路を提案している。
昇圧チョッパ回路の入力電圧位相を検出する入力位相検出部と、
入力位相検出部が検出する入力電圧位相の入力位相情報に基づいて入力コンデンサの容量を低下させる第2容量低下回路部と、
を有することを特徴とする制御回路を提案している。
図1は、本発明の実施形態に係る高調波抑制電源1の構成を示す回路図である。図2は、本発明の第1の実施形態に係る制御回路30の構成を示す回路図である。
ここで、Po(max)は高調波抑制電源1の最大出力電力、Vin (min)は最小入力電圧、Lはインダクタ3のインダクタンス値を示す。
図6は、本発明の第2の実施形態に係る制御回路30の構成を示す回路図である。図7は、図6の入力位相検出部302の構成を示す回路図である。図8は、図6の第2容量低下回路部303の構成を示す回路図である。図9は、第2の実施形態に係る高調波抑制電源1のZC端子電圧VZC、入力電圧VACおよび入力電流Iinの波形図である。なお、図9の波形図は、 第1コンデンサ21の容量C21を0.47μFとし、第2コンデンサ22の容量C21を0.01μFとした場合の例であり、高調波抑制電源の入力側INPUT(AC)に商用周波数50Hzの交流電圧AC120Vを印加し、高調波抑制電源の出力側OUTPUT(DC400V)に直流負荷(LOAD)としてDC0.1Aの条件(軽負荷条件)とした場合の動作波形を示したものである。
3:インダクタ
3c:制御巻線
5:ダイオード
7:主スイッチ
8:寄生コンデンサ
9:スナバコンデンサ
10:昇圧チョッパ回路
20:入力コンデンサ
21:第1コンデンサ
22:第2コンデンサ
23:スイッチ
24:スイッチ
30:制御回路
31:コンパレータ
32:コンパレータ
33:コンパレータ
301:第1容量低下回路部
302:入力位相検出部
303:第2容量低下回路部
70:抵抗
71:抵抗
Claims (7)
- 主スイッチを有する昇圧チョッパ回路と、
前記昇圧チョッパ回路の入力側に接続され前記主スイッチのスイッチング動作によるリップルを抑制する入力コンデンサと、
前記主スイッチのスイッチング動作を制御する制御回路と、
を備える高調波抑制電源であって、
前記制御回路は、
前記昇圧チョッパ回路の入力電圧位相を検出する入力位相検出部と、
前記入力位相検出部が検出する前記入力電圧位相の入力位相情報に基づいて前記入力コンデンサの容量を低下させる容量低下回路部と、
を有することを特徴とする高調波抑制電源。 - 前記容量低下回路部は、
前記昇圧チョッパ回路の出力電力が所定の負荷電力以下である軽負荷時に、前記入力コンデンサの容量を低下させることを特徴とする請求項1に記載の高調波抑制電源。 - 前記昇圧チョッパ回路は、相互に所定位相差で前記主スイッチがスイッチング動作する2相以上の多相制御型のインターリーブ回路であることを特徴とする請求項1または2いずれかに記載の高調波抑制電源。
- 前記主スイッチは、高電子移動度トランジスタであることを特徴とする請求項1乃至3いずれかに記載の高調波抑制電源。
- 前記高電子移動度トランジスタは、窒化ガリウムをチャネルに用いたものであることを特徴とする請求項4に記載の高調波抑制電源。
- 主スイッチを有する昇圧チョッパ回路と、前記昇圧チョッパ回路の入力側に接続され前記主スイッチのスイッチング動作によるリップルを抑制する入力コンデンサと、を備える高調波抑制電源に用いられ、前記主スイッチのスイッチング動作を制御する制御回路であって、
前記昇圧チョッパ回路の入力電圧位相を検出する入力位相検出部と、
前記入力位相検出部が検出する前記入力電圧位相の入力位相情報に基づいて前記入力コンデンサの容量を低下させる容量低下回路部と、
を有することを特徴とする制御回路。 - 前記容量低下回路部は、
前記昇圧チョッパ回路の出力電力が所定の負荷電力以下である軽負荷時に、前記入力コンデンサの容量を低下させることを特徴とする請求項6に記載の制御回路。
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