JP6173645B1 - Digital-to-analog converter, control device, and control system - Google Patents
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Abstract
D/A変換装置(5)は、機器(2a,2b,2c,2d)に接続される。D/A変換装置(5)は、波形パターンを記憶する波形データ登録エリア(71)と、波形データ登録エリア(71)内の波形パターンの情報を定める実行パターンテーブル(72)と、機器(2a,2b,2c,2d)に出力する波形パターンに関する情報を定める実行テーブル(73)と、演算部(6)とを備える。波形パターンは、複数のデジタル値により構成される。演算部(6)は、実行テーブル(73)に定められた波形パターンを、実行パターンテーブル(72)を参照して波形データ登録エリア(71)から読み出して、読み出した波形パターンを機器(2a,2b,2c,2d)に出力する。The D / A converter (5) is connected to the devices (2a, 2b, 2c, 2d). The D / A converter (5) includes a waveform data registration area (71) for storing waveform patterns, an execution pattern table (72) for defining information on waveform patterns in the waveform data registration area (71), and a device (2a , 2b, 2c, 2d), an execution table (73) for determining information related to the waveform pattern to be output, and a calculation unit (6). The waveform pattern is composed of a plurality of digital values. The calculation unit (6) reads the waveform pattern defined in the execution table (73) from the waveform data registration area (71) with reference to the execution pattern table (72), and reads the read waveform pattern into the device (2a, 2b, 2c, 2d).
Description
本発明は、複数のデジタル値により構成される波形パターンを出力するデジタルアナログ変換装置、制御装置、及び制御システムに関する。 The present invention relates to a digital-analog conversion device, a control device, and a control system that output a waveform pattern composed of a plurality of digital values.
FA(Factory Automation)分野の設備は、複数の種類の機器を組み合わせて実現されることが一般的である。FA分野の設備を構成する複数の機器は、制御処理及び情報処理を統合した制御装置であるプログラマブルコントローラに接続される。プログラマブルコントローラは、複数のデジタル値により構成される波形パターンを機器に出力することがある。 In general, facilities in the FA (Factory Automation) field are realized by combining a plurality of types of devices. A plurality of devices constituting equipment in the FA field are connected to a programmable controller which is a control device that integrates control processing and information processing. The programmable controller may output a waveform pattern composed of a plurality of digital values to the device.
特許文献1に示されたプログラマブルコントローラは、自然数であるN個のデジタル値により構成される波形パターンを複数用意しておき、指定した波形パターンのデジタル値をアナログ値に変換して機器に出力する。プログラマブルコントローラは、複雑なプログラムを必要とせず、所望の波形パターンを出力することを容易に実現することができる。
The programmable controller disclosed in
波形パターンを機器に出力するプログラマブルコントローラは、一つの波形パターンの出力中、即ち機器の動作中に、波形パターンを変更することができないという問題点がある。プログラマブルコントローラは、波形パターンの出力中、即ち、機器の動作中に出力する波形パターンを変更することが望まれている。 A programmable controller that outputs a waveform pattern to a device has a problem that the waveform pattern cannot be changed during the output of one waveform pattern, that is, during operation of the device. The programmable controller is desired to change the waveform pattern to be output during the output of the waveform pattern, that is, during the operation of the device.
本発明は、上記に鑑みてなされたものであって、波形パターンの出力中に波形パターンを変更することができるデジタルアナログ変換装置(以下、D/A変換装置と記す)を得ることを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to obtain a digital-to-analog converter (hereinafter referred to as a D / A converter) that can change a waveform pattern during output of the waveform pattern. To do.
上述した課題を解決し、目的を達成するために、本発明は、一以上の機器に接続されたD/A変換装置である。D/A変換装置は、波形パターンを記憶する波形データ登録エリアと、波形データ登録エリア内の波形パターンの情報を定める実行パターンテーブルと、機器に出力する波形パターンに関する情報を定める実行テーブルと、出力部と、変更テーブルと、変更要求テーブルとを備える。波形パターンは、複数のデジタル値により構成される。出力部は、実行テーブルに定められた波形パターンを、実行パターンテーブルを参照して波形データ登録エリアから読み出して、読み出した波形パターンを機器に順次出力する。変更テーブルは、実行テーブルに定められた情報を変更する変更情報を定める。変更要求テーブルは、実行テーブルに定められた情報を変更テーブルに定められた変更情報に変更する要否を定める。
In order to solve the above-described problems and achieve the object, the present invention is a D / A converter connected to one or more devices. The D / A converter includes a waveform data registration area for storing a waveform pattern, an execution pattern table for determining information on the waveform pattern in the waveform data registration area, an execution table for determining information on the waveform pattern to be output to the device, and an output A change table, a change table, and a change request table . The waveform pattern is composed of a plurality of digital values. The output unit reads the waveform pattern determined in the execution table from the waveform data registration area with reference to the execution pattern table, and sequentially outputs the read waveform pattern to the device. The change table defines change information for changing information defined in the execution table. The change request table determines whether or not the information set in the execution table needs to be changed to the change information set in the change table.
本発明に係るD/A変換装置は、波形パターンの出力中に波形パターンを変更することができるという効果を奏する。 The D / A converter according to the present invention has an effect that the waveform pattern can be changed during the output of the waveform pattern.
以下に、本発明の実施の形態に係るD/A変換装置、制御装置、及び制御システムを図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。 Hereinafter, a D / A conversion device, a control device, and a control system according to embodiments of the present invention will be described in detail with reference to the drawings. Note that the present invention is not limited to the embodiments.
実施の形態1.
図1は、実施の形態1に係る制御装置を備える制御システムの構成を示す図である。制御システム1は、FA分野の設備を構成するものであり、図1に示すように、設備に設置される複数の機器2a,2b,2c,2dと、複数の機器2a,2b,2c,2dに接続した制御装置3と、制御装置3に接続した送信装置であるコンピュータ4と、を備える。実施の形態1において、制御システム1は、機器2a,2b,2c,2dを四つ備えるが、四つに限定されるものではない。実施の形態1において、機器2a,2b,2c,2dは、設備に設置されるスイッチ、調整弁、電磁弁、モータ、又はポンプであり、動作を実施する駆動機器である。
FIG. 1 is a diagram illustrating a configuration of a control system including the control device according to the first embodiment. The
コンピュータ4は、制御装置3で実行される制御プログラムを作成して、制御装置3に送信する。制御装置3は、制御プログラムを実行することにより、機器2a,2b,2c,2dを制御する。実施の形態1において、制御装置3は、プログラマブルロジックコントローラ(Programmable Logic Controllers(PLC))であるので、以下PLC3と記す。プログラマブルロジックコントローラは、JIS(日本工業規格) B 3502:2011により規定されたものである。
The
図2は、図1に示された制御システムのコンピュータのハードウェア構成を示す図である。実施の形態1に係るコンピュータ4は、コンピュータプログラムを実行するコンピュータであって、図2に示すように、CPU(Central Processing Unit)41と、RAM(Random Access Memory)42と、ROM(Read Only Memory)43と、記憶装置44と、入力装置45と、表示装置46と、通信インタフェース47と、を含む。CPU41、RAM42、ROM43、記憶装置44、入力装置45、表示装置46及び通信インタフェース47は、バスBを介して相互に接続されている。
FIG. 2 is a diagram showing a hardware configuration of a computer of the control system shown in FIG. The
CPU41は、RAM42を作業領域として使用しながら、ROM43及び記憶装置44に記憶されているコンピュータプログラムを実行する。実施の形態1において、ROM43に記憶されているコンピュータプログラムは、BIOS(Basic Input/Output System)又はUEFI(Unified Extensible Firmware Interface)であるが、ROM43に記憶されているコンピュータプログラムは、BIOS又はUEFIに限定されない。実施の形態1において、記憶装置44に記憶されているコンピュータプログラムは、オペレーティングシステムプログラム及びエンジニアリングツールプログラムであるが、記憶装置44に記憶されているコンピュータプログラムは、オペレーティングシステムプログラム及びエンジニアリングツールプログラムに限定されない。実施の形態1において、記憶装置44は、SSD(Solid State Drive)又はHDD(Hard Disk Drive)であるが、記憶装置44は、SSD又はHDDに限定されない。
The
入力装置45は、ユーザからの操作入力を受け付ける。実施の形態1において、入力装置45は、キーボード又はマウスであるが、キーボード又はマウスに限定されない。表示装置46は、文字及び画像を表示する。実施の形態1において、表示装置46は、液晶表示装置であるが、液晶表示装置に限定されない。通信インタフェース47は、PLC3と通信を行う。
The
コンピュータ4は、図1に示すように、PLC3を操作したりプログラムを編集する機能を有するエンジニアリングツール48と、波形データ列支援ツール49とを備える。図3は、図2に示されたコンピュータの波形データ列支援ツールが生成する波形パターンを示す図である。波形データ列支援ツール49は、CPU41が記憶装置44に記憶されたコンピュータプログラムを、RAM42を作業領域として実行することにより実現される。
As shown in FIG. 1, the
波形データ列支援ツール49は、PLC3が各機器2a,2b,2c,2dに出力する図3に示す波形パターンWPを生成する。波形データ列支援ツール49により生成された波形パターンWPは、記憶装置44に記憶される。波形データ列支援ツール49は、RAM42を作業領域として使用しながらCPU41により実行されることで、生成した波形パターンWPをPLC3に送信する。波形パターンWPは、CPU41内の記憶装置44に記憶されているエンジニアリグツール48と、波形データ列支援ツール49とのうち、少なくとも一方の操作により生成される。波形パターンWPは、時間の経過に伴う機器2a,2b,2c,2dの動作を示すものである。
The waveform data
波形パターンWPは、複数のデジタル値により構成される。波形パターンWPを構成するデジタル値は、波形パターンWPの開始からの経過時間を示すアドレスが定められるとともに、動作の大きさを示す値が定められている。デジタル値は、動作の大きさを定められた数の階調で定める。実施の形態1において、コンピュータ4は、波形パターンWPとして、図3に示すように、第1の波形パターンWP1と、第2の波形パターンWP2と、第3の波形パターンWP3と、第4の波形パターンWP4と、第5の波形パターンWP5と、第P(Pは5よりも大きな自然数)の波形パターンWPPとを生成し、記憶する。第1の波形パターンWP1は、デジタル値を13000個備え、第2の波形パターンWP2は、デジタル値を7000個備え、第3の波形パターンWP3は、デジタル値を13000個備え、第4の波形パターンWP4は、デジタル値を8000個備え、第5の波形パターンWP5は、デジタル値を5000個備え、第Pの波形パターンWPPは、デジタル値をNP個備える。なお、以下、特定できる波形パターンを、第1の波形パターンWP1と、第2の波形パターンWP2と、第3の波形パターンWP3と、第4の波形パターンWP4と、第5の波形パターンWP5と、又は第Pの波形パターンWPPと記し、特定できない波形パターンを単に波形パターンWPと記す。The waveform pattern WP is composed of a plurality of digital values. As the digital value constituting the waveform pattern WP, an address indicating the elapsed time from the start of the waveform pattern WP is determined, and a value indicating the magnitude of the operation is determined. The digital value is determined by a predetermined number of gradations. In the first embodiment, as shown in FIG. 3, the
PLC3は、図1に示すように、一以上の機器2a,2b,2c,2dに接続されたD/A変換装置5と、CPU装置12とを備える。D/A変換装置5及びCPU装置12は、通信用のバスB3により相互に通信可能に接続されている。D/A変換装置5及びCPU装置12は、通信用のバスB3が接続するバスインタフェース51,121を備える。CPU装置12は、コンピュータ4と通信可能に接続する周辺装置インタフェース125を備える。
As shown in FIG. 1, the
実施の形態1において、D/A変換装置5は、図1に示すように、内蔵プログラムを実行する演算部6と、波形パターンWPを記憶する記憶部である共用メモリ7と、一時記憶領域として用いられる内蔵メモリ61と、演算部6が送信したデジタル値をアナログ値に変換する変換部であるD/A(Digital/Analog)変換部8と、カウンタ9と、アナログ出力インタフェース52と、トリガ信号入力インタフェース53とを備える。
In the first embodiment, as shown in FIG. 1, the D /
D/A変換装置5には、四つの機器2a,2b,2c,2dに接続するためのアナログ出力インタフェース52があり、第一のアナログ出力チャンネルCH1,第二のアナログ出力チャンネルCH2,第三のアナログ出力チャンネルCH3,及び第四のアナログ出力チャンネルCH4を保有しているが、四つのアナログ出力チャンネルCH1,CH2,CH3,CH4に限定されるものではない。なお、本明細書は、以下、第一のアナログ出力チャンネルCH1、第二のアナログ出力チャンネルCH2、第三のアナログ出力チャンネルCH3、及び第四のアナログ出力チャンネルCH4同士を区別する際には、それぞれCH1、CH2、CH3及びCH4と記す。D/A変換装置5の演算部6は、アナログ出力チャンネルCH1,CH2,CH3,CH4に波形パターンWP1,WP2,WP3,WP4,WP5のうちいずれか一つを順次出力して、各機器2a,2b,2c,2dを制御する。
The D /
また、D/A変換装置5には、四つの機器2a,2b,2c,2dから出力されるトリガ信号を受信するためのトリガ信号入力インタフェース53があり、第一のチャンネル用トリガCHT1、第二のチャンネル用トリガCHT2、第三のチャンネル用トリガCHT3、及び第四のチャンネル用トリガCHT4を保有しているが、四つのチャンネル用トリガCHT1,CHT2,CHT3,CHT4に限定されるものではない。なお、本明細書は、以下、第一のチャンネル用トリガCHT1,第二のチャンネル用トリガCHT2,第三のチャンネル用トリガCHT3,及び第四のチャンネル用トリガCHT4同士を区別する際には、それぞれCHT1、CHT2、CHT3及びCHT4と記す。D/A変換装置5の演算部6は、各機器2a,2b,2c,2dから出力されるトリガ信号の立ち上がりエッジを検出すると、波形出力を開始する。また、波形出力実行中にトリガ信号の立ち下がりエッジを検出すると、波形出力を停止させる。なお、D/A変換装置5の演算部6は、ユーザによるコンピュータ4上のエンジニアリングツール48の操作、あるいはエンジニアリングツール48によって作成され、CPU装置12に書き込まれたラダープログラムの実行によっても、波形出力開始要求、及び波形出力停止要求を受け付ける。
The D /
共用メモリ7は、D/A変換装置5の演算部6及びCPU装置12の双方から読み書き自在な一時記憶領域である。共用メモリ7は、図1に示すように、波形出力パラメータ領域70と、波形データ登録エリア71とを備え、さらに波形出力実行中の出力波形変更のために必要となる、実行パターンテーブル72と、実行テーブル73と、変更テーブル74と、変更要求テーブル75と、を備える。
The shared
共用メモリ7にある波形出力パラメータ領域70は、波形出力周期を設定するパラメータと、波形出力停止中に出力するアナログ値を指定するパラメータとが、エンジニアリングツール48または波形データ列支援ツール49のいずれか一方により、CPU装置12を介して書き込まれる。波形出力周期とは、波形パターンWPのデジタル値のアドレスを更新する周期であり、D/A変換周期の倍数で指定されるものである。
In the waveform
共用メモリ7にある波形データ登録エリア71は、図4に示すように、コンピュータ4上のエンジニアリングツール48または波形データ列支援ツール49のいずれか一方により、CPU装置12を介して共用メモリ7へ波形パターンWP1,WP2,WP3,WP4,及びWP5が書き込まれるが、5つの波形パターンWPに限定されるものではない。なお、図4によれば、波形データ登録エリア71は、最大で50000個の情報を記憶しているが、50000個に限定されるものではない。即ち、波形データ登録エリア71とは、各波形パターンWPを構成するデジタル値を、出力させたい時系列に沿って、あらかじめ記憶しておく領域である。
As shown in FIG. 4, the waveform
実施の形態1において、波形データ登録エリア71は、図4に示すように、第1の波形パターンWP1と、第2の波形パターンWP2と、第3の波形パターンWP3と、第4の波形パターンWP4と、第5の波形パターンWP5とを記憶する。実施の形態1において、波形データ登録エリア71は、先頭のアドレスであるアドレス「0」から順に第1の波形パターンWP1のデジタル値を記憶し、第1の波形パターンWP1のデジタル値を記憶した最終のアドレスであるアドレス「12999」の次のアドレス「13000」から順に第2の波形パターンWP2のデジタル値を記憶する。波形データ登録エリア71は、第2の波形パターンWP2のデジタル値を記憶した最終のアドレスであるアドレス「19999」の次のアドレス「20000」から順に第3の波形パターンWP3のデジタル値を記憶し、第3の波形パターンWP3のデジタル値を記憶した最終のアドレスであるアドレス「32999」の次のアドレス「33000」から順に第4の波形パターンWP4のデジタル値を記憶する。波形データ登録エリア71は、第4の波形パターンWP4のデジタル値を記憶した最終のアドレスであるアドレス「40999」の次のアドレス「41000」から順に第5の波形パターンWP5のデジタル値を記憶し、第5の波形パターンWP5のデジタル値を記憶した最終のアドレスであるアドレス「45999」の次のアドレス「46000」から最終のアドレスであるアドレス「49999」まで情報を記憶していない空きの状態である。前述したアドレス「0」、アドレス「12999」、アドレス「13000」、アドレス「19999」、アドレス「20000」、アドレス「32999」、アドレス「33000」、アドレス「40999」、アドレス「41000」、アドレス「45999」、アドレス「46000」及びアドレス「49999」は、波形データ登録エリア71の記憶領域の絶対アドレスである。
In the first embodiment, as shown in FIG. 4, the waveform
また、実施の形態1において、波形データ登録エリア71の第1の波形パターンWP1を記憶した記憶領域は、絶対アドレス「0」を起点としたアドレス「0」からアドレス「12999」までの相対アドレスにより管理される。波形データ登録エリア71の第2の波形パターンWP2を記憶した記憶領域は、絶対アドレス「13000」を起点としたアドレス「0」からアドレス「6999」までの相対アドレスにより管理される。波形データ登録エリア71の第3の波形パターンWP3を記憶した記憶領域は、絶対アドレス「20000」を起点としたアドレス「0」からアドレス「12999」までの相対アドレスにより管理される。波形データ登録エリア71の第4の波形パターンWP4を記憶した記憶領域は、絶対アドレス「33000」を起点としたアドレス「0」からアドレス「7999」までの相対アドレスにより管理される。波形データ登録エリア71の第5の波形パターンWP5を記憶した記憶領域は、絶対アドレス「41000」を起点としたアドレス「0」からアドレス「4999」までの相対アドレスにより管理される。
In the first embodiment, the storage area storing the first waveform pattern WP1 in the waveform
図5は、実施の形態1に係るPLCのD/A変換装置の共用メモリの実行パターンテーブルを示す図である。実行パターンテーブル72は、波形データ登録エリア71内の波形パターンWP毎の情報である先頭の絶対アドレス及びデジタル値の数から構成される。デジタル値の数が0となる波形パターンWPは存在しないため、演算部6は、各波形パターンWPを順次検索し、デジタル値の数が0となる箇所を検出した時点で、実行パターンテーブル72の終端を認識することができる。実行パターンテーブル72は、コンピュータ4上のエンジニアリングツール48または波形データ列支援ツール49のいずれか一方により、CPU装置12を介して、共用メモリ7へ書き込まれる。
FIG. 5 is a diagram showing an execution pattern table of the shared memory of the PLC D / A converter according to the first embodiment. The execution pattern table 72 is composed of the top absolute address and the number of digital values which are information for each waveform pattern WP in the waveform
実施の形態1において、実行パターンテーブル72は、第1の波形パターンWP1の波形データ登録エリア71の記憶領域の先頭の絶対アドレス「0」と、第1の波形パターンWP1のデジタル値の数「13000」とを定める。実行パターンテーブル72は、第2の波形パターンWP2の波形データ登録エリア71の記憶領域の先頭の絶対アドレス「13000」と、第2の波形パターンWP2のデジタル値の数「7000」とを定める。実行パターンテーブル72は、第3の波形パターンWP3の波形データ登録エリア71の記憶領域の先頭の絶対アドレス「20000」と、第3の波形パターンWP3のデジタル値の数「13000」とを定める。実行パターンテーブル72は、第4の波形パターンWP4の波形データ登録エリア71の記憶領域の先頭の絶対アドレス「33000」と、第4の波形パターンWP4のデジタル値の数「8000」とを定める。実行パターンテーブル72は、第5の波形パターンWP5の波形データ登録エリア71の記憶領域の先頭の絶対アドレス「41000」と、第5の波形パターンWP5のデジタル値の数「5000」とを定める。
In the first embodiment, the execution pattern table 72 includes the absolute address “0” at the beginning of the storage area of the waveform
実行パターンテーブル72は、第1の波形パターンWP1の波形データ登録エリア71の記憶領域の先頭の絶対アドレス「0」に実行パターンテーブル72内のアドレス「0」を付し、第1の波形パターンWP1のデジタル値の数「13000」に実行パターンテーブル72内のアドレス「1」を付している。実行パターンテーブル72は、第2の波形パターンWP2の波形データ登録エリア71の記憶領域の先頭の絶対アドレス「13000」に実行パターンテーブル72内のアドレス「2」を付し、第2の波形パターンWP2のデジタル値の数「7000」に実行パターンテーブル72内のアドレス「3」を付している。実行パターンテーブル72は、第3の波形パターンWP3の波形データ登録エリア71の記憶領域の先頭の絶対アドレス「20000」に実行パターンテーブル72内のアドレス「4」を付し、第3の波形パターンWP3のデジタル値の数「13000」に実行パターンテーブル72内のアドレス「5」を付している。実行パターンテーブル72は、第4の波形パターンWP4の波形データ登録エリア71の記憶領域の先頭の絶対アドレス「33000」に実行パターンテーブル72内のアドレス「6」を付し、第4の波形パターンWP4のデジタル値の数「8000」に実行パターンテーブル72内のアドレス「7」を付している。実行パターンテーブル72は、第5の波形パターンWP5の波形データ登録エリア71の記憶領域の先頭の絶対アドレス「41000」に実行パターンテーブル72内のアドレス「8」を付し、第5の波形パターンWP5のデジタル値の数「5000」に実行パターンテーブル72内のアドレス「9」を付している。
The execution pattern table 72 adds the address “0” in the execution pattern table 72 to the absolute address “0” at the beginning of the storage area of the waveform
D/A変換装置5の演算部6は、アナログ出力I/F52を通じて、波形パターンWPを機器2a,2b,2c,2dに出力する出力部でもあり、実行パターンテーブル72に定められている各波形パターンWPの先頭の絶対アドレスとデジタル値の数を足して1引いた値を、各波形パターンWPの終端の絶対アドレスとして、内蔵メモリ61に記憶する。また、D/A変換装置5の演算部6は、各波形パターンWPのデジタル値の数から1を引いた値を、各波形パターンWPの終端の相対アドレスとして、内蔵メモリ61に記憶する。演算部6は、これらの絶対アドレスと相対アドレスの両方を用いて、波形データ登録エリア71に格納されている波形パターンWPの参照を行う。一例として、図5のVIIに示すように、実行パターンテーブル72に定められた、第2の波形パターンWP2の波形データ登録エリア71の記憶領域の先頭の絶対アドレス「13000」と、第2の波形パターンWP2のデジタル値の数「7000」とにより、図4に示すように、波形データ登録エリア71に記憶された第2の波形パターンWP2の終端の絶対アドレス「19999」が求められる。同様に、終端の相対アドレス「6999」が求められる。
The
図6は、実施の形態1に係るPLCのD/A変換装置の共用メモリの実行テーブルを示す図である。図7は、図6中の値bを示す図である。図6に示す実行テーブル73は、アナログ出力チャンネルCH1、CH2、CH3、及びCH4毎に出力する波形パターンWPの実行状態を管理する情報を定めるものである。実行テーブル73は、コンピュータ4上の波形データ列支援ツール49からCPU装置12を介して、デフォルト値が共用メモリ7へ書き込まれる。機器2a,2b,2c,2dの状態や変化に応じて、コンピュータ4上のエンジニアリングツール48の操作、あるいはエンジニアリングツール48によって作成され、CPU装置12に書き込まれたラダープログラムの実行によって、実行テーブル73の値を書き変えることにより、アナログ出力チャンネルCH1、CH2、CH3及びCH4毎に、波形パターンWPの出力の実行状態を変更することができる。
FIG. 6 is a diagram illustrating an execution table of the shared memory of the PLC D / A converter according to the first embodiment. FIG. 7 is a diagram showing the value b in FIG. The execution table 73 shown in FIG. 6 defines information for managing the execution state of the waveform pattern WP output for each of the analog output channels CH1, CH2, CH3, and CH4. In the execution table 73, default values are written to the shared
実施の形態1において、実行テーブル73は、波形パターンWPに関する情報として、アナログ出力チャンネルCH1、CH2、CH3及びCH4に出力する波形パターンWPの番号、及び波形パターンWPを繰り返し出力する回数を定める。実施の形態1において、実行テーブル73は、第1の波形パターンWP1を定める際には、値aとして「1」を定め、第2の波形パターンWP2を定める際には、値aとして「2」を定め、第3の波形パターンWP3を定める際には、値aとして「3」を定め、第4の波形パターンWP4を定める際には、値aとして「4」を定め、第5の波形パターンWP5を定める際には、値aとして「5」を定める。実行テーブル73は、繰り返し出力する回数を定める値bとして、図7に示すように、繰り返し出力する回数が有限回数である場合には、有限回数自体の1から自然数Nまでの間の有限回数自体を定める。実行テーブル73は、繰り返し出力する回数を定める値bとして、図7に示すように、繰り返し出力する回数が無限である場合には、例えば「−1」を定めるが、必ずしも無限繰り返しを定める値として「−1」に限定するものではない。演算部6は、アナログ出力チャンネルCH1、CH2、CH3及びCH4毎に定められた実行テーブル73の内容を参照して出力する波形パターンWPを特定し、さらに実行パターンテーブル72で管理されている情報を参照して、波形データ登録エリア71から該当する波形パターンWPを読み出し、ユーザの所望する回数分だけ、波形パターンWPの出力制御を行うことができる。
In the first embodiment, the execution table 73 determines the number of the waveform pattern WP to be output to the analog output channels CH1, CH2, CH3, and CH4 and the number of times the waveform pattern WP is repeatedly output as information on the waveform pattern WP. In the first embodiment, the execution table 73 sets “1” as the value a when determining the first waveform pattern WP1, and sets “2” as the value a when determining the second waveform pattern WP2. When the third waveform pattern WP3 is determined, “3” is determined as the value “a”, and when the fourth waveform pattern WP4 is determined, “4” is determined as the value “a”. When WP5 is determined, “5” is determined as the value a. As shown in FIG. 7, the execution table 73 sets the number b of repeated output as shown in FIG. 7, and when the number of times of repeated output is a finite number, the finite number of times between 1 and the natural number N itself. Determine. As shown in FIG. 7, the execution table 73 sets “−1” as the value b for determining the number of times of repeated output, as shown in FIG. It is not limited to “−1”. The
図8は、実施の形態1に係るPLCのD/A変換装置の共用メモリの変更テーブルを示す図である。図9は、図8中の値cを示す図である。変更テーブル74は、波形パターンWPの出力の実行中に、実行テーブル73で管理されている情報を、波形パターンWPの出力を停止することなく変更するための情報について、アナログ出力チャンネルCH1、CH2、CH3及びCH4毎に定めるものである。変更テーブル74は、機器2a,2b,2c,2dの状態や変化に応じてユーザが波形出力の実行状態を変更させたい場合に、コンピュータ4上のエンジニアリングツール48の操作、あるいはエンジニアリングツール48によって作成され、CPU装置12に書き込まれたラダープログラムの実行によって、アナログ出力チャンネルCH1、CH2、CH3及びCH4毎に値を設定する。
FIG. 8 is a diagram showing a shared memory change table of the PLC D / A converter according to the first embodiment. FIG. 9 is a diagram showing the value c in FIG. The change table 74 includes analog output channels CH1, CH2, and information for changing information managed in the execution table 73 without stopping the output of the waveform pattern WP during the execution of the output of the waveform pattern WP. It is determined for each of CH3 and CH4. The change table 74 is created by the operation of the engineering tool 48 on the
実施の形態1において、変更テーブル74は、移行させたい波形パターンWP、波形パターンWPを繰り返し出力する回数、移行させたい波形パターンWPのオフセットアドレス、及び前述の3つの変更情報を実行テーブル73に反映させるべき変更タイミングという、四つの項目から構成される。 In the first embodiment, the change table 74 reflects on the execution table 73 the waveform pattern WP to be transferred, the number of times the waveform pattern WP is repeatedly output, the offset address of the waveform pattern WP to be transferred, and the above-described three change information. It consists of four items, the change timing to be performed.
実施の形態1において、変更テーブル74は、アナログ出力チャンネルCH1、CH2、CH3及びCH4毎に、新たに移行させたい波形パターンWPを定める値aとして、実行テーブル73と同様に波形パターンWPの番号を定める。変更テーブル74は、新たに波形パターンWPを繰り返し出力する回数を定める値bとして、実行テーブル73と同様に、繰り返し出力する回数が有限回数である場合には有限回数自体を定め、無限繰り返しである場合には「−1」を定める。 In the first embodiment, the change table 74 sets the number of the waveform pattern WP as the value a that determines the waveform pattern WP to be newly transferred for each analog output channel CH1, CH2, CH3, and CH4 as in the execution table 73. Determine. The change table 74 defines the number of times that the waveform pattern WP is repeatedly output as a value b. Similarly to the execution table 73, when the number of times of repeated output is a finite number of times, the change table 74 determines the finite number of times and is infinitely repeated. In this case, “−1” is set.
変更テーブル74は、オフセットアドレスを定める値として、移行後の波形パターンWPを構成する複数のデジタル値のうち、移行後に最初に出力されるデジタル値の相対アドレスを定める。このオフセットアドレスを設定することにより、D/A変換装置5は、波形パターンWPの任意のアドレスから出力を開始することができる。
The change table 74 defines a relative address of a digital value that is first output after the transition among a plurality of digital values constituting the waveform pattern WP after the transition as a value that determines the offset address. By setting this offset address, the D /
変更テーブル74では、変更テーブル74に定められた情報を実行テーブル73に反映させる変更タイミングとして、変更要求が発行されたタイミングと、出力中の波形パターンWPの出力が完了したタイミングのいずれかを選択可能であり、それは変更タイミングを定める値cで定められる。変更タイミングの値cは、図9に示すように、内蔵プログラムが変更要求を受け付けたタイミングである場合には「0」を定め、出力中の波形パターンWPの出力が完了したタイミングである場合には「1」を定めるが、いずれも「0」及び「1」に限定するものではない。 In the change table 74, as the change timing for reflecting the information defined in the change table 74 to the execution table 73, either the timing when the change request is issued or the timing when the output of the waveform pattern WP being output is completed is selected. It is possible and it is determined by the value c that defines the change timing. As shown in FIG. 9, the change timing value c is set to “0” when the built-in program accepts the change request, and when the output of the waveform pattern WP being output is completed. Defines “1”, but both are not limited to “0” and “1”.
実施の形態1において、変更テーブル74は、第一のアナログ出力チャンネルCH1に出力する変更後の波形パターンWPを定める値aに変更テーブル74内のアドレス「0」を付し、第一のアナログ出力チャンネルCH1に波形パターンWPを繰り返し出力する回数を定める値bに変更テーブル74内のアドレス「1」を付し、第一のアナログ出力チャンネルCH1に出力する波形パターンWPのオフセットアドレスを定める相対アドレスに変更テーブル74内のアドレス「2」を付し、第一のアナログ出力チャンネルCH1の変更タイミングを定める値cに変更テーブル74内のアドレス「3」を付している。変更テーブル74は、第二のアナログ出力チャンネルCH2に出力する変更後の波形パターンWPを定める値aに変更テーブル74内のアドレス「4」を付し、第二のアナログ出力チャンネルCH2に波形パターンWPを繰り返し出力する回数を定める値bに変更テーブル74内のアドレス「5」を付し、第二のアナログ出力チャンネルCH2に出力する波形パターンWPのオフセットアドレスを定める相対アドレスに変更テーブル74内のアドレス「6」を付し、第二のアナログ出力チャンネルCH2の変更タイミングを定める値cに変更テーブル74内のアドレス「7」を付している。変更テーブル74は、第三のアナログ出力チャンネルCH3に出力する変更後の波形パターンWPを定める値aに変更テーブル74内のアドレス「8」を付し、第三のアナログ出力チャンネルCH3に波形パターンWPを繰り返し出力する回数を定める値bに変更テーブル74内のアドレス「9」を付し、第三のアナログ出力チャンネルCH3に出力する波形パターンWPのオフセットアドレスを定める相対アドレスに変更テーブル74内のアドレス「10」を付し、第三のアナログ出力チャンネルCH3の変更タイミングを定める値cに変更テーブル74内のアドレス「11」を付している。変更テーブル74は、第四のアナログ出力チャンネルCH4に出力する変更後の波形パターンWPを定める値aに変更テーブル74内のアドレス「12」を付し、第四のアナログ出力チャンネルCH4に波形パターンWPを繰り返し出力する回数を定める値bに変更テーブル74内のアドレス「13」を付し、第四のアナログ出力チャンネルCH4に出力する波形パターンWPのオフセットアドレスを定める相対アドレスに変更テーブル74内のアドレス「14」を付し、第四のアナログ出力チャンネルCH4の変更タイミングを定める値cに変更テーブル74内のアドレス「15」を付している。 In the first embodiment, the change table 74 adds the address “0” in the change table 74 to the value a that defines the changed waveform pattern WP to be output to the first analog output channel CH1, and the first analog output. An address “1” in the change table 74 is added to a value b that determines the number of times the waveform pattern WP is repeatedly output to the channel CH1, and a relative address that determines an offset address of the waveform pattern WP output to the first analog output channel CH1. The address “2” in the change table 74 is attached, and the address “3” in the change table 74 is attached to the value c that determines the change timing of the first analog output channel CH1. The change table 74 attaches the address “4” in the change table 74 to the value a that defines the changed waveform pattern WP to be output to the second analog output channel CH2, and the waveform pattern WP to the second analog output channel CH2. The address “5” in the change table 74 is added to the value b that determines the number of times the signal is repeatedly output, and the address in the change table 74 is set to a relative address that determines the offset address of the waveform pattern WP output to the second analog output channel CH2. “6” is added, and the address “7” in the change table 74 is added to the value c that determines the change timing of the second analog output channel CH2. The change table 74 attaches the address “8” in the change table 74 to the value a that defines the changed waveform pattern WP to be output to the third analog output channel CH3, and the waveform pattern WP to the third analog output channel CH3. The address “9” in the change table 74 is added to the value b that determines the number of times the signal is repeatedly output, and the address in the change table 74 is set to a relative address that determines the offset address of the waveform pattern WP output to the third analog output channel CH3. “10” is added, and the address “11” in the change table 74 is added to the value c that determines the change timing of the third analog output channel CH3. The change table 74 attaches the address “12” in the change table 74 to the value a that defines the changed waveform pattern WP to be output to the fourth analog output channel CH4, and the waveform pattern WP to the fourth analog output channel CH4. The address “13” in the change table 74 is added to the value b that determines the number of times the signal is repeatedly output, and the address in the change table 74 is set to a relative address that determines the offset address of the waveform pattern WP output to the fourth analog output channel CH4. “14” is added, and the address “15” in the change table 74 is added to the value c that determines the change timing of the fourth analog output channel CH4.
図10は、実施の形態1に係るPLCのD/A変換装置の共用メモリの変更要求テーブルを示す図である。図11は、図10中の値dを示す図である。変更要求テーブル75は、アナログ出力チャンネルCH1、CH2、CH3及びCH4毎に、実行テーブル73で管理されている波形パターンWPの出力の実行状態をユーザが変更したい場合に、変更テーブル74に変更情報を格納してから、その変更要求内容をD/A変換装置5に通知するものである。変更要求テーブル75は、機器2a,2b,2c,2dの状態や変化に応じてユーザが波形パターンWPの出力の実行状態を変更させたい場合に、コンピュータ4上のエンジニアリングツール48の操作、あるいはエンジニアリングツール48によって作成され、CPU装置12に書き込まれたラダープログラムの実行によって、アナログ出力チャンネルCH1、CH2、CH3及びCH4毎に値を設定する。要するに、変更要求テーブル75は、実行テーブル73に定められた情報を変更テーブル74に定められた変更情報に変更する要否を定めるものである。
FIG. 10 is a diagram showing a shared memory change request table of the PLC D / A converter according to the first embodiment. FIG. 11 is a diagram showing the value d in FIG. The change request table 75 stores change information in the change table 74 when the user wants to change the execution state of the output of the waveform pattern WP managed in the execution table 73 for each of the analog output channels CH1, CH2, CH3, and CH4. After storing, the change request content is notified to the D /
変更要求テーブル75は、図10に示すように、アナログ出力チャンネルCH1、CH2、CH3及びCH4毎に、要求内容を定める値dが定められる。変更要求テーブル75は、図11に示すように、要求内容を定める値dとして、変更要求なしである場合に「0」を定める。変更要求テーブル75は、要求内容を定める値dとして、実行テーブル73に定められた波形パターンWPを変更テーブル74に定められた波形パターンWPに変更する場合に「1」を定める。変更要求テーブル75は、要求内容を定める値dとして、実行テーブル73に定められた繰り返し出力する回数を変更テーブル74に定められた繰り返し出力する回数に変更する場合に「2」を定める。変更要求テーブル75は、要求内容を定める値dとして、変更テーブル74に定められたオフセットアドレスから波形パターンWPの出力を開始する場合に「3」を定める。変更要求テーブル75は、要求内容を定める値dとして、波形パターンWP及び繰り返し出力する回数を変更する場合に「4」を定める。変更要求テーブル75は、要求内容を定める値dとして、波形パターンWPを変更しかつオフセットアドレスに定められた相対アドレスから波形パターンWPの出力を開始する場合に「5」を定める。変更要求テーブル75は、要求内容を定める値dとして、繰り返し出力する回数を変更しかつオフセットアドレスに定められた相対アドレスから波形パターンWPの出力を開始する場合に「6」を定める。変更要求テーブル75は、要求内容を定める値dとして、波形パターンWP及び繰り返し出力する回数を変更しかつオフセットアドレスに定められた相対アドレスから波形パターンWPの出力を開始する場合に「7」を定める。このように、要求の値を細分化しておくのは、それに応じたD/A変換装置5の内蔵プログラムを予め分岐しておくことによって、変更要求受け付け時の処理の高速化を図ることが目的であるが、要求の値dの「0」、「1」、「2」、「3」、「4」、「5」、「6」、「7」の各値と、それぞれに割り当てた各要求内容、あるいは要求方法についてを限定するものではない。
In the change request table 75, as shown in FIG. 10, a value d that determines the request content is determined for each of the analog output channels CH1, CH2, CH3, and CH4. As shown in FIG. 11, the change request table 75 sets “0” as a value d that determines the request contents when there is no change request. The change request table 75 sets “1” when the waveform pattern WP defined in the execution table 73 is changed to the waveform pattern WP defined in the change table 74 as the value d that defines the request content. The change request table 75 sets “2” as the value d that defines the request contents when the number of repeated outputs determined in the execution table 73 is changed to the number of repeated outputs determined in the change table 74. The change request table 75 sets “3” as the value d that determines the request contents when starting to output the waveform pattern WP from the offset address set in the change table 74. The change request table 75 sets “4” as the value d for determining the request contents when changing the waveform pattern WP and the number of times of repeated output. The change request table 75 sets “5” as the value d for determining the request contents when the waveform pattern WP is changed and the output of the waveform pattern WP is started from the relative address set in the offset address. The change request table 75 sets “6” when changing the number of times of repeated output as the value d that defines the request contents and starting the output of the waveform pattern WP from the relative address set in the offset address. The change request table 75 sets “7” when the waveform pattern WP and the number of times of repeated output are changed and the output of the waveform pattern WP is started from the relative address set as the offset address as the value d that defines the request content. . In this way, the request value is subdivided in order to speed up the processing at the time of accepting the change request by branching in advance the built-in program of the D /
D/A変換装置5の演算部6が実行する内蔵プログラムは、波形パターンWPの出力の実行中においては、常にこの変更要求テーブル75の値dの変化を監視する。変更要求テーブル75の各アナログ出力チャンネルCH1、CH2、CH3及びCH4毎に、値dが「0」から「0以外」の値に変化したときが、ユーザが変更要求を発行したタイミングとなる。演算部6は、値dが「0以外」になったアナログ出力チャンネルCH1、CH2、CH3及びCH4の変更テーブル74を参照し、変更内容を認識してから、変更要求テーブル75の値dが「0以外」になったアナログ出力チャンネルCH1、CH2、CH3及びCH4の内容を、変更テーブル74の変更タイミングで指定されたタイミングにて書き変えることにより、波形パターンWPの出力の実行状態を動作中に変更する。なお、変更要求テーブル75の各アナログ出力チャンネルCH1、CH2、CH3及びCH4毎に、値dが「0」から「0以外」の値に変化したときは、変更要求テーブル75が変更否から変更要に更新されたタイミングである。
The built-in program executed by the
実施の形態1において、変更要求テーブル75は、第一のアナログ出力チャンネルCH1の要求内容を定める値dに変更要求テーブル75内のアドレス「0」を付し、第二のアナログ出力チャンネルCH2の要求内容を定める値dに変更要求テーブル75内のアドレス「1」を付している。変更要求テーブル75は、第三のアナログ出力チャンネルCH3の要求内容を定める値dに変更要求テーブル75内のアドレス「2」を付し、第四のアナログ出力チャンネルCH4の要求内容を定める値dに変更要求テーブル75内のアドレス「3」を付している。 In the first embodiment, the change request table 75 adds the address “0” in the change request table 75 to the value d that defines the request contents of the first analog output channel CH1, and requests the second analog output channel CH2. An address “1” in the change request table 75 is attached to a value d that defines the contents. The change request table 75 adds the address “2” in the change request table 75 to the value d that defines the request content of the third analog output channel CH3, and sets the value d that defines the request content of the fourth analog output channel CH4. The address “3” in the change request table 75 is attached.
CPU装置12は、D/A変換装置5とコンピュータ4との双方と接続している。CPU装置12は、内蔵プログラムを記憶する内蔵メモリ122と、内蔵メモリ122に記憶された内蔵プログラムを実行する演算部123と、外部メモリインタフェース124とを備える。外部メモリインタフェース124は、コンピュータ4により読み出し可能な情報を記憶する図示しない外部記憶媒体に情報を記憶する外部記憶媒体記憶装置に接続することができる。
The
次に、PLC3のCPU装置12とD/A変換装置5のハードウェアの構成を説明する。図12は、実施の形態1に係るPLCのCPU装置とD/A変換装置のハードウェアの構成を示す図である。なお、図12において、図1と同一部分には、同一符号を付して説明する。
Next, the hardware configuration of the
CPU装置12は、図12に示すように、MPU(Micro-Processing Unit)123と、メモリ122と、通信用回路128と、周辺装置インタフェース125と、バスインタフェース121と、外部記憶装置インタフェース124とを備える。MPU123とメモリ122と通信用回路128と周辺装置インタフェース125とバスインタフェース121と外部記憶装置インタフェース124とは、内部バスB12を介して接続している。
As shown in FIG. 12, the
CPU装置12の演算部123の機能は、MPU123が内蔵プログラムを読み出して実行することにより実現される。内蔵プログラムは、ソフトウェア、ファームウェア、又はソフトウェアとファームウェアとの組み合わせにより実現される。CPU装置12の内蔵メモリ122の機能は、メモリ122により実現される。メモリ122は、不揮発性の半導体メモリ、又は揮発性の半導体メモリにより構成される。不揮発性の半導体メモリ、又は揮発性の半導体メモリとして、RAM、ROM、フラッシュメモリ、EPROM(Erasable Programmable Read Only Memory)、又は、EEPROM(Electrically Erasable Programmable Read Only Memory)を用いることができる。また、メモリ122は、磁気ディスク、光ディスク、及び光磁気ディスクのうちの少なくとも一つにより構成されても良い。
The function of the
通信用回路128は、単一回路、複合回路、プログラム化したプロセッサー、並列プログラム化したプロセッサー、ASIC(Application Specific Integrated Circuit)、FPGA(Field-Programmable Gate Array)又はこれらの二以上を組み合わせて実現される。CPU装置12の外部メモリインタフェース124の機能は、外部記憶装置インタフェース124により実現される。実施の形態1において、外部記憶装置インタフェース124に接続される外部記憶媒体記憶装置により情報が記憶される外部記憶媒体は、SDメモリカード(Secure Digital memory card)又はSRAM(Static Random Access Memory)カセットにより構成されるが、SDメモリカード又はSRAMカセットに限定されることなく、磁気ディスク、光ディスク、又は光磁気ディスクにより構成されても良い。
The
D/A変換装置5は、図12に示すように、内蔵メモリ61及びカウンタ9を内蔵するMPU6と、メモリ7と、通信用回路56と、バスインタフェース51と、アナログ出力インタフェース52と、トリガ信号入力インタフェース53と、D/Aコンバータ8とを備える。MPU6とメモリ7と通信用回路56とバスインタフェース51とアナログ出力インタフェース52とトリガ信号入力インタフェース53とD/Aコンバータ8とは、内部バスB5を介して接続している。
As shown in FIG. 12, the D /
D/A変換装置5の演算部6の機能は、MPU6が内蔵プログラムを読み出して実行することにより実現される。内蔵プログラムは、ソフトウェア、ファームウェア、又はソフトウェアとファームウェアとの組み合わせにより実現される。D/A変換装置5の共用メモリ7の波形出力パラメータ領域70、波形データ登録エリア71、実行パターンテーブル72、実行テーブル73、変更テーブル74及び変更要求テーブル75の機能は、メモリ7により実現される。メモリ7は、不揮発性の半導体メモリ、又は揮発性の半導体メモリにより構成される。不揮発性の半導体メモリ、又は揮発性の半導体メモリとして、RAM、ROM、フラッシュメモリ、EPROM、又は、EEPROMを用いることができる。また、メモリ7は、磁気ディスク、光ディスク、及び光磁気ディスクのうちの少なくとも一つにより構成されても良い。
The function of the
通信用回路56の機能は、単一回路、複合回路、プログラム化したプロセッサー、並列プログラム化したプロセッサー、ASIC、FPGA又はこれらの二以上を組み合わせて実現される。D/A変換装置5のD/A変換部8の機能は、D/Aコンバータ8により実現される。
The function of the
D/A変換装置5のカウンタ9は、演算部6の内部制御クロックをカウントし、D/A変換周期として設定された値に到達すると、演算部6に対して割込み信号を発行する。この割込み信号に、あらかじめ波形出力用の内蔵プログラムを割り当てることにより、演算部6は、D/A変換周期をベースとして、波形パターンWPの出力を実行することができる。また、D/A変換装置5は、外部の機器2a,2b,2c,2dからトリガ信号入力インタフェース53を介してトリガ信号が入力することにより、CPU装置12を介さずに、このトリガ信号の立ち上がりエッジを検出したタイミングで、アナログ出力チャンネルCH1,CH2,CH3,CH4毎に波形パターンWPの出力を開始することができる。また、D/A変換装置5は、波形パターンWPの出力を実行中に、トリガ信号の立ち下りエッジを検出したタイミングで、CPU装置12を介さずに、アナログ出力チャンネルCH1,CH2,CH3,CH4毎に波形パターンWPの出力を停止させることができる。
The
次に、実施の形態1に係るPLC3のD/A変換装置5が、波形パターンWPの出力中に波形パターンWPを変更する過程を説明する。D/A変換装置5が波形パターンWPの出力中に波形パターンWPを変更するとは、波形パターンWPの出力中にD/A変換装置5が出力する波形パターンWP自体を変更することと、波形パターンWPの出力するデジタル値を次の相対アドレスのデジタル値以外の相対アドレスのデジタル値に変更することとのうち少なくとも一方を行うことをいう。まず、実施の形態1に係るPLC3のD/A変換装置5が、波形パターンWPのみを変更する過程を説明する。図13は、実施の形態1に係るPLCのD/A変換装置の第1の波形パターンを定めた実行テーブルの一例を示す図である。図14は、図13に示す実行テーブルの変更後の波形パターンを定める変更テーブルの一例を示す図である。図15は、図14に示す変更テーブルを実行する変更要求テーブルの一例を示す図である。図16は、図15に示す変更要求テーブルを実行した際の機器に出力される波形パターンの一例を示す図である。
Next, a process in which the D /
PLC3のD/A変換装置5は、図13に示す実行テーブル73により定められたように、第一のアナログ出力チャンネルCH1に第1の波形パターンWP1を「10000」回に到達するまで、繰り返し出力している。
The D /
そして、ユーザによるコンピュータ4上のエンジニアリングツール48の操作、あるいはエンジニアリングツール48によって作成され、CPU装置12に書き込まれたラダープログラムの実行によって、図14に示すように、第一のアナログ出力チャンネルCH1の波形パターンWPを第2の波形パターンWP2に変更する変更テーブル74が書き込まれてから、図15に示すように、変更要求テーブル75の第一のアナログ出力チャンネルCH1の要求内容を定める値dが「0」から「1」に変更される。ここで値dの値「1」とは、波形パターンWPの変更要求に該当し、即ち、要求された変更内容が、波形パターンWPのみであることを示している。さらに、変更タイミングは、「0」となっていることから、即ち要求された変更タイミングは、「変更要求時」となる。D/A変換装置5の演算部6は、図15に示す変更要求テーブル75の変化を検出するとただちに、その要求内容に基づいて、実行テーブル73の第一のアナログ出力チャンネルCH1の波形パターンWPを第1の波形パターンWP1から第2の波形パターンWP2に変更し、さらに第一のアナログ出力チャンネルCH1の読出対象アドレスを相対アドレスの「0」に書き変える。演算部6は、その後、変更要求テーブル75を「0」に戻してから、波形パターンWPの出力制御を続行する。図16は、そのアナログ出力波形の変化を示したものであり、変更要求を受け付けた瞬間に、出力される波形パターンWPが大きく変動していることを示している。
Then, as shown in FIG. 14, the user operates the engineering tool 48 on the
同様に、図13に示す実行テーブル73により定められ、第一のアナログ出力チャンネルCH1に第1の波形パターンWP1を「10000」回に到達するまで、繰り返し出力している状態で、図30に示すように、変更テーブル74を書き込んでから、演算部6は、図15に示すように、変更要求テーブル75の第一のアナログ出力チャンネルCH1の要求内容を定める値dを「0」から「1」に変更する。ここで、変更タイミングは、「1」であることから、即ち要求された変更タイミングは、「出力完了時」となる。D/A変換装置5の演算部6は、図15に示す変更要求テーブル75の変化を検出すると変更テーブル74の内容を内蔵メモリ61に退避し、実行テーブル73の変更を予約してから、変更要求テーブル75を「0」に戻し、波形パターンWPの出力制御を続行する。その後、第一のアナログ出力チャンネルCH1の第1の波形パターンWP1の相対アドレスが最終アドレスに到達し、第1の波形パターンWP1の出力が全て完了した時点で、演算部6は、内蔵メモリ61に退避していた内容を読出し、予約していた実行テーブル73の書換えを実行する。図31は、そのアナログ出力波形の変化を示したものであり、変更要求を受け付けたあとも第1の波形パターンWP1の出力を継続し、相対アドレスの終端に到達してから、第2の波形パターンWP2へと移行していることを示している。このように、D/A変換装置5は、波形パターンWPを最後まで完了させてから次の波形パターンWPへと繋ぐことにより、大きな出力変動を抑え、滑らかに移行することが可能となる。
Similarly, it is determined by the execution table 73 shown in FIG. 13, and the first waveform pattern WP1 is repeatedly output until reaching “10000” times on the first analog output channel CH1, as shown in FIG. Thus, after writing the change table 74, the
このように、D/A変換装置5は、変更テーブル74における変更タイミングを「変更要求時」または「出力完了時」と選択可能にすることにより、例えば、機器2a,2b,2c,2dの状況変化などによる制御変更の応答性を重要視したい場合は「変更要求時」とし、また、機器2a,2b,2c,2dの負担を重要視して制御変更時の出力変動を極力抑えたいときには「出力完了時」とすることも可能となり、ユーザのニーズに合わせた、柔軟な制御変更を実現する。
In this way, the D /
次に、実施の形態1に係るPLC3のD/A変換装置5が、波形パターンWP及び繰り返し出力する回数を変更する過程を説明する。図17は、実施の形態1に係るPLCのD/A変換装置の第2の波形パターンを定めた実行テーブルの一例を示す図である。図18は、図17に示す実行テーブルの変更後の波形パターン及び繰り返し出力する回数を定める変更テーブルの一例を示す図である。図19は、図18に示す変更テーブルを実行する変更要求テーブルの一例を示す図である。図20は、図19に示す変更要求テーブルを実行した際の機器に出力される波形パターンの一例を示す図である。
Next, a process in which the D /
PLC3のD/A変換装置5は、図17に示す実行テーブル73により定められたように、第一のアナログ出力チャンネルCH1に第2の波形パターンWP2を無限繰り返し出力している。
The D /
そして、ユーザによるコンピュータ4上のエンジニアリングツール48の操作、あるいはエンジニアリングツール48によって作成され、CPU装置12に書き込まれたラダープログラムの実行によって、図18に示すように、第一のアナログ出力チャンネルCH1の波形パターンWPを第4の波形パターンWP4に変更し、かつ、繰り返し回数を「1」に変更するための設定値が変更テーブル74に書き込まれてから、変更要求テーブル75の第一のアナログ出力チャンネルCH1の要求内容を定める値dが「0」から「4」に変更される。ここで値dの値「4」とは、「波形パターン+繰り返し回数」の変更要求に該当し、即ち、要求された変更内容が、波形パターンWPの変更と、繰り返し回数の変更であることを示している。さらに、変更タイミングは、「0」となっていることから、即ち要求された変更タイミングは、「変更要求時」となる。D/A変換装置5の演算部6は、図19に示す変更要求テーブル75の変化を検出するとただちに、その要求内容に基づいて、実行テーブル73の第一のアナログ出力チャンネルCH1の波形パターンWPを第2の波形パターンWP2から第4の波形パターンWP4に変更し、さらに第一のアナログ出力チャンネルCH1の繰り返し回数を、無限繰り返しを示す「−1」から「1」へと書き変える。さらに、演算部6は、第一のアナログ出力チャンネルCH1の読出対象アドレスを、相対アドレスの「0」に変更する。演算部6は、その後、変更要求テーブル75を「0」に戻してから、波形パターンWPの出力制御を続行する。図20は、そのアナログ出力波形の変化を示したものであり、無限繰り返しから1回出力へと制御が移行し、出力が完了していることを示している。このように、D/A変換装置5は、波形パターンWPと繰り返し回数を同時に変更することにより、例えば異常発生時の緊急停止制御を、簡単に実現することが可能となる。
Then, as shown in FIG. 18, the user operates the engineering tool 48 on the
次に、実施の形態1に係るPLC3のD/A変換装置5が、波形パターンWPを変更し、変更後の波形パターンWPのデジタル値のうちオフセットアドレスに定められた相対アドレスのデジタル値から出力する過程を説明する。図21は、実施の形態1に係るPLCのD/A変換装置の第3の波形パターンを定めた実行テーブルの一例を示す図である。図22は、図21に示す実行テーブルの変更後の波形パターン及びオフセットアドレスを定める変更テーブルの一例を示す図である。図23は、図22に示す変更テーブルを実行する変更要求テーブルの一例を示す図である。図24は、図23に示す変更要求テーブルを実行した際の機器に出力される波形パターンの一例を示す図である。
Next, the D /
PLC3のD/A変換装置5は、図21に示す実行テーブル73により定められたように、第一のアナログ出力チャンネルCH1に第3の波形パターンWP3を無限繰り返し出力している。
As defined by the execution table 73 shown in FIG. 21, the D /
そして、ユーザによるコンピュータ4上のエンジニアリングツール48の操作、あるいはエンジニアリングツール48によって作成され、CPU装置12に書き込まれたラダープログラムの実行によって、図22に示すように、第一のアナログ出力チャンネルCH1の波形パターンWPを第2の波形パターンWP2に変更し、かつ、第2の波形パターンWP2のデジタル値のうち最初に出力すべき相対アドレスを指定するオフセットアドレスとして「5250」が、変更テーブル74に書き込まれてから、変更要求テーブル75の第一のアナログ出力チャンネルCH1の要求内容を定める値dが「0」から「5」に変更される。ここで値dの値「5」とは、「波形パターン+オフセットアドレス」の変更要求に該当し、即ち、要求された変更内容が、波形パターンWPの変更と、その出力を開始する相対アドレスに対してオフセット指定があることを示している。さらに、変更タイミングは、「0」となっていることから、即ち要求された変更タイミングは、「変更要求時」となる。D/A変換装置5の演算部6は、図23に示す変更要求テーブル75の変化を検出するとただちに、その要求内容に基づいて、実行テーブル73の第一のアナログ出力チャンネルCH1の波形パターンWPを第3の波形パターンWP3から第2の波形パターンWP2に変更し、さらに第一のアナログ出力チャンネルCH1の読出対象アドレスには、相対アドレスの「5250」を設定する。演算部6は、その後、変更要求テーブル75を「0」に戻してから、波形パターンWPの出力制御を続行する。図24は、そのアナログ出力波形の変化を示したものであり、変更要求を受け付けたあと、第3の波形パターンWP3の相対アドレス「5250」から出力を開始し、残り1750点のデータを出力したあと、相対アドレス「0」に戻って、無限繰り返し出力を継続していることを示している。このように、D/A変換装置5は、新しい波形パターンWPに切り替える際に任意のアドレスから出力を開始することができるため、機器2a,2b,2c,2dの状態や変化に応じて、不要な出力を簡単にバイパスすることが可能となる。
Then, as shown in FIG. 22, the user operates the engineering tool 48 on the
次に、実施の形態1に係るPLC3のD/A変換装置5が、波形パターンWPを変更せずに、波形パターンWPのデジタル値のうちオフセットアドレスに定められた相対アドレスのデジタル値から出力する過程を説明する。図25は、実施の形態1に係るPLCのD/A変換装置の第2の波形パターンを定めた実行テーブルの一例を示す図である。図26は、図25に示す実行テーブルの変更後のオフセットアドレスを定める変更テーブルの一例を示す図である。図27は、図26に示す変更テーブルを実行する変更要求テーブルの一例を示す図である。図28は、図26に定められた第2の波形パターンの相対アドレスを示す図である。図29は、図27に示す変更要求テーブルを実行した際の機器に出力される波形パターンの一例を示す図である。
Next, the D /
PLC3のD/A変換装置5は、図25に示す実行テーブル73により定められたように、第一のアナログ出力チャンネルCH1に第2の波形パターンWP2を無限繰り返し出力している。
As defined by the execution table 73 shown in FIG. 25, the D /
そして、ユーザによるコンピュータ4上のエンジニアリングツール48の操作、あるいはエンジニアリングツール48によって作成され、CPU装置12に書き込まれたラダープログラムの実行によって、図26に示すように、第一のアナログ出力チャンネルCH1の第2の波形パターンWP2はそのまま維持し、かつ、第2の波形パターンWP2のデジタル値のうち最初に出力すべき相対アドレスを指定するオフセットアドレスとして「5250」が、変更テーブル74に書き込まれてから、変更要求テーブル75の第一のアナログ出力チャンネルCH1の要求内容を定める値dが「0」から「3」に変更される。ここで値dの値「3」とは、「オフセットアドレス」のみの変更要求に該当し、即ち、要求された変更内容が、現在出力している波形パターンWP内のアドレス移動であることを示している。さらに、変更タイミングは、「0」となっていることから、即ち要求された変更タイミングは、「変更要求時」となる。D/A変換装置5の演算部6は、図27に示す変更要求テーブル75の変化を検出するとただちに、その要求内容に基づいて、第一のアナログ出力チャンネルCH1の読出対象アドレスを、相対アドレスの「5250」に変更する。演算部6は、その後、変更要求テーブル75を「0」に戻してから、波形パターンWPの出力制御を続行する。図28は、その波形パターン内のアドレス移動を表現したものであり、図29は、そのアナログ出力波形の変化を示したものである。図29は、演算部6が変更要求を受け付けたあと、ただちに第2の波形パターンWP2の相対アドレス「5250」に移動してから出力を続行し、残り1750点のデータを出力したあと、相対アドレス「0」に戻って、無限繰り返し出力を継続していることを示している。このように、D/A変換装置5は、現在実行中の波形パターンWPの出力を停止することなく、波形パターンWP内の任意のアドレスに、自由自在に移動することが可能となる。
Then, as shown in FIG. 26, the user operates the engineering tool 48 on the
次に、実施の形態1に係るPLC3のD/A変換装置5の演算部6の動作を説明する。図32は、実施の形態1に係るPLCのD/A変換装置の演算部の動作を示すフローチャートである。
Next, the operation of the
D/A変換装置5は、コンピュータ4上の波形データ列支援ツール49からCPU装置12を介して共有メモリ7の波形データ登録エリア71に波形パターンWPが書き込まれるとともに、実行パターンテーブル72及びデフォルト値の実行テーブル73が書き込まれる。また、実行テーブル73は、必要に応じて、ユーザによるコンピュータ4上のエンジニアリングツール48の操作、あるいはエンジニアリングツール48によって作成され、CPU装置12に書き込まれたラダープログラムの実行によって、書き換えられる。その後、ユーザによるコンピュータ4上のエンジニアリングツール48の操作、あるいはエンジニアリングツール48によって作成され、CPU装置12に書き込まれたラダープログラムの実行により、波形パターンWPの出力を行いたい各アナログ出力チャンネルCH1、CH2、CH3及びCH4がD/A変換許可にされる。さらに、D/A変換装置5の演算部6は、D/A変換許可となったアナログ出力チャンネルCH1、CH2、CH3及びCH4に対する、外部の機器2a,2b,2c,2dから入力される該当トリガ信号の立ち上がりエッジの検出、あるいはユーザによるコンピュータ4上のエンジニアリングツール48の操作、あるいはエンジニアリングツール48によって作成され、CPU装置12に書き込まれたラダープログラムの実行による波形パターンWPの出力開始要求を受け付けると、波形パターンWPの出力制御を開始する。
The D /
各アナログ出力チャンネルCH1、CH2、CH3及びCH4がD/A変換許可になっている場合、カウンタ9が演算部6の内部制御クロックをカウントし、変換許可となっているアナログ出力チャンネルCH1、CH2、CH3及びCH4毎にD/A変換周期に達した時点で、演算部6に対して割込み信号が発行される。この割込み信号に割り当てられた割込みプログラムの動作概要を示したものが、図32のフローチャートである。割込みプログラム内では、D/A変換装置5の演算部6は、まず波形パターンWPを出力する波形出力が実行中であるか否かを判定する(ステップST1)。D/A変換装置5の演算部6は、波形パターンWPを出力する波形出力が実行中でないと判定する(ステップST1:No)と、図32に示すフローチャートを終了する。
When each analog output channel CH1, CH2, CH3, and CH4 is D / A conversion enabled, the
D/A変換装置5の演算部6は、該当アナログ出力チャンネルCH1、CH2、CH3及びCH4の波形パターンWPの波形出力が実行中であると判定する(ステップST1:Yes)と、次に、波形パターンWPの出力停止要求を受け付けたか否かを判定する(ステップST2)。なお、D/A変換装置5の演算部6は、外部の機器2a,2b,2c,2dから入力される該当トリガ信号の立ち下がりエッジの検出、あるいはユーザによるコンピュータ4上のエンジニアリングツール48の操作、あるいはエンジニアリングツール48によって作成され、CPU装置12に書き込まれたラダープログラムの実行によって、波形パターンWPの出力停止要求を受け付ける。
When the
D/A変換装置5の演算部6は、該当アナログ出力チャンネルCH1、CH2、CH3及びCH4の波形パターンWPの出力停止要求を受け付けていないと判定する(ステップST2:No)と、次に、変更要求テーブル75の該当アナログ出力チャンネルCH1、CH2、CH3及びCH4の値を参照する。D/A変換装置5の演算部6は、変更要求がないか否か、即ち変更要求テーブル75の要求内容を定める値dが「0」であるか否かを判定する(ステップST3)。D/A変換装置5の演算部6は、変更要求がない、即ち変更要求テーブル75の該当アナログ出力チャンネルCH1、CH2、CH3及びCH4の要求内容を定める値dが「0」であると判定する(ステップST3:No)と、ステップST9へ進む。
When the
また、D/A変換装置5の演算部6は、該当アナログ出力チャンネルCH1、CH2、CH3及びCH4の波形パターンWPの出力停止要求を受け付けたと判定する(ステップST2:Yes)と、波形パターンWPの出力を停止(ステップST17)させ、図32に示すフローチャートを終了する。
When the
D/A変換装置5の演算部6は、変更要求がある、即ち変更要求テーブル75の該当アナログ出力チャンネルCH1、CH2、CH3及びCH4の要求内容を定める値dが「0」以外であると判定する(ステップST3:Yes)と、変更テーブル74の該当アナログ出力チャンネルCH1、CH2、CH3及びCH4の設定内容を参照する(ステップST4)。D/A変換装置5の演算部6は、次に、変更テーブル74に設定された変更を行うタイミングが、変更要求時であるか否かを判定する(ステップST5)。D/A変換装置5の演算部6は、変更タイミングが変更要求の受付時、即ち今回処理時であると判定(ステップST5:Yes)した場合、実行テーブル73を要求された内容にて、ただちに変更(ステップST6)する。なお、このとき、D/A変換装置5の演算部6は、オフセットアドレスの指定がある場合は、読出対象アドレスとして、相対アドレスに「オフセットアドレス」の値を設定し、オフセットアドレスの指定がない場合は相対アドレスの「0」を設定する。D/A変換装置5の演算部6は、変更タイミングが波形パターンWPの出力完了時であると判定(ステップST5:No)した場合、変更テーブル74に設定された変更内容を内蔵メモリ61に退避してから、実行テーブル73の変更予約フラグをON(ステップST7)しておく。D/A変換装置5の演算部6は、その後、変更要求テーブル75の該当アナログ出力チャンネルCH1、CH2、CH3及びCH4の値dを「0」に戻し(ステップST8)、ステップST9に進む。
The
D/A変換装置5の演算部6は、該当アナログ出力チャンネルCH1、CH2、CH3及びCH4の実行テーブル73に定められた波形パターンWPを、実行パターンテーブル72を参照して波形データ登録エリア71の読出対象アドレスからデジタル値を読み出す。D/A変換装置5の演算部6は、読み出したデジタル値をD/A変換部8に送信し、該当アナログ出力チャンネルCH1、CH2、CH3及びCH4に接続されている各機器2a,2b,2c,2dに対して、アナログ値の出力を行う(ステップST9)。各機器2a,2b,2c,2dは、D/A変換部8により変化されたアナログ値を受信し、受信したアナログ値に応じて動作する。
The
D/A変換装置5の演算部6は、次の波形出力周期に達したか否かを判定する(ステップST10)。次の波形出力周期とは、即ち、読出対象アドレスを一つ後のアドレスに更新するまでの周期であり、実施の形態1において、波形出力周期は、ユーザによるコンピュータ4上のエンジニアリングツール48の操作、あるいはエンジニアリングツール48によって作成され、CPU装置12に書き込まれたラダープログラムの実行によって、予め波形出力パラメータ領域70に設定される値であり、これはD/A変換周期の倍数として設定されるものである。D/A変換装置5の演算部6は、波形出力周期内における各D/A変換周期では、同一のデジタル値を送信し続ける。D/A変換装置5の演算部6は、図32に示すプログラム内でD/A変換周期をカウントし、次の波形出力周期に達していない、即ち、D/A変換周期をカウントした値が予め設定されたD/A変換周期の倍数に達していないと判定する(ステップST10:No)と、図32に示すフローチャートを終了する。
The
D/A変換装置5の演算部6は、次の波形出力周期に達した、即ち、D/A変換周期をカウントした値が、予め設定されたD/A変換周期の倍数に達したと判定する(ステップST10:Yes)と、次に、読出対象アドレスが波形パターンWPの最終アドレスに到達しているか否かを判定する(ステップST11)。D/A変換装置5の演算部6は、読出対象アドレスが波形パターンWPの最終アドレスに到達していないと判定する(ステップST11:No)と、該当アナログ出力チャンネルCH1、CH2、CH3及びCH4の波形パターンWPのデジタル値の読出対象アドレスを一つ後のアドレスに更新して(ステップST14)、図32に示すフローチャートを終了する。
The
D/A変換装置5の演算部6は、読出対象アドレスが波形パターンWPの最終アドレスに到達していると判定する(ステップST11:Yes)と、次に、実行テーブル73の変更予約フラグがONしているか否かを判定(ステップST12)する。D/A変換装置5の演算部6は、実行テーブル73の変更予約フラグがONしていると判定(ステップST12:Yes)した場合、内蔵メモリ61に退避していた変更内容を用いて、実行テーブル73の該当アナログ出力チャンネルCH1、CH2、CH3及びCH4の情報を書き変えて(ステップST15)、図32に示すフローチャートを終了する。
If the
D/A変換装置5の演算部6は、実行テーブル73の変更予約フラグがONしていないと判定(ステップST12:No)した場合、次に、繰り返し回数が最終回か否かを判定する(ステップST13)。D/A変換装置5の演算部6は、繰り返し回数が最終回であると判定(ステップST13:Yes)した場合、波形出力を停止(ステップST17)させ、図32に示すフローチャートを終了する。D/A変換装置5の演算部6は、繰り返し回数が最終回でないと判定(ステップST13:No)した場合、該当アナログ出力チャンネルCH1、CH2、CH3及びCH4の波形パターンWPのデジタル値の読出対象アドレスを一つ後のアドレスに更新して(ステップST16)、図32に示すフローチャートを終了する。
If the
実施の形態1に係るD/A変換装置5によれば、共用メモリ7が波形パターンWPを記憶する波形データ登録エリア71と波形パターンWPの情報を定める実行パターンテーブル72と第一のアナログ出力チャンネルCH1、第二のアナログ出力チャンネルCH2、第三のアナログ出力チャンネルCH3及び第四のアナログ出力チャンネルCH4を介して機器2a,2b,2c,2dに出力する波形パターンWPに関する情報を定める実行テーブル73とを備える。D/A変換装置5は、実行テーブル73が第一のアナログ出力チャンネルCH1、第二のアナログ出力チャンネルCH2、第三のアナログ出力チャンネルCH3及び第四のアナログ出力チャンネルCH4を介して機器2a,2b,2c,2dに出力する波形パターンWPを定める値aを定めることにより、実行テーブル73に定められた波形パターンWPを出力する際に、実行パターンテーブル72を参照して、波形データ登録エリア71から波形パターンWPを読み出すことができる。
According to the D /
また、D/A変換装置5は、実行テーブル73が第一のアナログ出力チャンネルCH1、第二のアナログ出力チャンネルCH2、第三のアナログ出力チャンネルCH3及び第四のアナログ出力チャンネルCH4を介して機器2a,2b,2c,2dに出力する波形パターンWPを定める値aを定めることにより、第一のアナログ出力チャンネルCH1、第二のアナログ出力チャンネルCH2、第三のアナログ出力チャンネルCH3及び第四のアナログ出力チャンネルCH4を介して機器2a,2b,2c,2dに出力する波形パターンWPを実行テーブル73により管理することとなる。その結果、D/A変換装置5は、実行テーブル73を変更することで、直ちに、第一のアナログ出力チャンネルCH1、第二のアナログ出力チャンネルCH2、第三のアナログ出力チャンネルCH3及び第四のアナログ出力チャンネルCH4を介して機器2a,2b,2c,2dに出力する波形パターンWPを変更することができ、波形パターンWPの出力中に波形パターンWPを変更することができる。
Further, in the D /
また、実施の形態1に係るD/A変換装置5によれば、実行テーブル73に定められた情報を変更する変更情報を定めた変更テーブル74と、変更情報に変更する要否を定める変更要求テーブル75とを備える。このために、D/A変換装置5は、波形パターンWPの出力中に変更テーブル74及び変更要求テーブル75を生成することにより波形パターンWPを直ちに変更することができる。
Further, according to the D /
実施の形態1に係るD/A変換装置5によれば、変更テーブル74に定められた変更情報がオフセットアドレスである。その結果、D/A変換装置5は、波形パターンWPの出力中に波形パターンWPを変更できることに加え、変更後の波形パターンWPを任意の相対アドレスのデジタル値から出力することができる。
According to the D /
実施の形態1に係るD/A変換装置5によれば、変更テーブル74に定められた変更情報が変更タイミングである。その結果、D/A変換装置5は、波形パターンWPの出力中に波形パターンWPを変更できることに加え、変更タイミングを任意のタイミングにすることができる。
According to the D /
実施の形態1に係るD/A変換装置5によれば、変更タイミングが、変更要求が定められたタイミングであるので、波形パターンWPの出力中に任意のタイミングで波形パターンWPを変更することができる。
According to the D /
実施の形態1に係るD/A変換装置5によれば、変更タイミングが出力中の波形パターンWPの出力が完了したタイミングであるので、出力中の波形パターンWPを最後まで出力することができる。また、実施の形態1に係るD/A変換装置5によれば、変更要求が定められたタイミングと波形パターンWPの出力が完了したタイミングとを変更タイミングとして選択可能であるので、多種多様な波形パターンWPの変更を行うことができる。
According to the D /
実施の形態1に係るD/A変換装置5によれば、変更テーブル74に定められた変更情報が変更後の波形パターンWPを繰り返し出力する回数を定めるので、変更後の波形パターンWPを必要な回数出力することができる。
According to the D /
実施の形態1に係るD/A変換装置5によれば、出力周期毎に読出対象アドレスのデジタル値を出力し読出対象アドレスを更新する演算部6を備えるので、デジタル値を出力周期毎に連続して出力することができる。
According to the D /
実施の形態1に係るD/A変換装置5によれば、演算部6が出力するデジタル値をアナログ値に変換するD/A変換部8を備えるので、第一のアナログ出力チャンネルCH1、第二のアナログ出力チャンネルCH2、第三のアナログ出力チャンネルCH3及び第四のアナログ出力チャンネルCH4を介して機器2a,2b,2c,2dに連続して変化するアナログ値を出力することができ、第一のアナログ出力チャンネルCH1、第二のアナログ出力チャンネルCH2、第三のアナログ出力チャンネルCH3及び第四のアナログ出力チャンネルCH4を介して機器2a,2b,2c,2dの動作を滑らかにすることができる。
The D /
実施の形態1に係るPLC3によれば、前述したD/A変換装置5を備えるので、実行テーブル73を変更することで、直ちに、第一のアナログ出力チャンネルCH1、第二のアナログ出力チャンネルCH2、第三のアナログ出力チャンネルCH3及び第四のアナログ出力チャンネルCH4を介して機器2a,2b,2c,2dに出力する波形パターンWPを変更することができ、波形パターンWPの出力中に波形パターンWPを変更することができる。
According to the
以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。 The configuration described in the above embodiment shows an example of the contents of the present invention, and can be combined with another known technique, and can be combined with other configurations without departing from the gist of the present invention. It is also possible to omit or change the part.
1 制御システム、2a,2b,2c,2d 機器、3 PLC(制御装置)、4 コンピュータ(送信装置)、5 デジタルアナログ変換装置(D/A変換装置)、6 演算部(出力部)、8 D/A変換部(変換部)、12 CPU装置、71 波形データ登録エリア、72 実行パターンテーブル、73 実行テーブル、74 変更テーブル、75 変更要求テーブル、WP,WP1,WP2,WP3,WP4,WP5 波形パターン。 1 control system, 2a, 2b, 2c, 2d equipment, 3 PLC (control device), 4 computer (transmission device), 5 digital-analog conversion device (D / A conversion device), 6 arithmetic unit (output unit), 8 D / A conversion unit (conversion unit), 12 CPU device, 71 waveform data registration area, 72 execution pattern table, 73 execution table, 74 change table, 75 change request table, WP, WP1, WP2, WP3, WP4, WP5 waveform pattern .
Claims (11)
複数のデジタル値により構成される波形パターンを記憶する波形データ登録エリアと、
前記波形データ登録エリア内の前記波形パターンの情報を定める実行パターンテーブルと、
前記機器に出力する前記波形パターンに関する情報を定める実行テーブルと、
前記実行テーブルに定められた前記波形パターンを、前記実行パターンテーブルを参照して前記波形データ登録エリアから読み出して、読み出した波形パターンを前記機器に出力する出力部と、
前記実行テーブルに定められた前記情報を変更する変更情報を定めた変更テーブルと、
前記実行テーブルに定められた前記情報を前記変更テーブルに定められた前記変更情報に変更する要否を定める変更要求テーブルと、
を備えることを特徴とするデジタルアナログ変換装置。 A digital-analog converter connected to one or more devices,
A waveform data registration area for storing a waveform pattern composed of a plurality of digital values;
An execution pattern table defining information of the waveform pattern in the waveform data registration area;
An execution table for determining information on the waveform pattern to be output to the device;
An output unit that reads the waveform pattern defined in the execution table from the waveform data registration area with reference to the execution pattern table, and outputs the read waveform pattern to the device;
A change table defining change information for changing the information defined in the execution table;
A change request table for determining whether or not to change the information set in the execution table to the change information set in the change table;
A digital-analog conversion device comprising:
前記デジタルアナログ変換装置と、前記波形パターンを前記デジタルアナログ変換装置に送信する送信装置と、の双方に接続したCPU装置と、
を備えることを特徴とする制御装置。 A digital-to-analog converter according to any one of claims 1 to 9 ,
A CPU device connected to both the digital-analog conversion device and a transmission device that transmits the waveform pattern to the digital-analog conversion device;
A control device comprising:
前記送信装置と、
を備えることを特徴とする制御システム。 A control device according to claim 1 0,
The transmitting device;
A control system comprising:
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