JP6173645B1 - Digital-to-analog converter, control device, and control system - Google Patents
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Abstract
Ｄ／Ａ変換装置（５）は、機器（２ａ，２ｂ，２ｃ，２ｄ）に接続される。Ｄ／Ａ変換装置（５）は、波形パターンを記憶する波形データ登録エリア（７１）と、波形データ登録エリア（７１）内の波形パターンの情報を定める実行パターンテーブル（７２）と、機器（２ａ，２ｂ，２ｃ，２ｄ）に出力する波形パターンに関する情報を定める実行テーブル（７３）と、演算部（６）とを備える。波形パターンは、複数のデジタル値により構成される。演算部（６）は、実行テーブル（７３）に定められた波形パターンを、実行パターンテーブル（７２）を参照して波形データ登録エリア（７１）から読み出して、読み出した波形パターンを機器（２ａ，２ｂ，２ｃ，２ｄ）に出力する。The D / A converter (5) is connected to the devices (2a, 2b, 2c, 2d). The D / A converter (5) includes a waveform data registration area (71) for storing waveform patterns, an execution pattern table (72) for defining information on waveform patterns in the waveform data registration area (71), and a device (2a , 2b, 2c, 2d), an execution table (73) for determining information related to the waveform pattern to be output, and a calculation unit (6). The waveform pattern is composed of a plurality of digital values. The calculation unit (6) reads the waveform pattern defined in the execution table (73) from the waveform data registration area (71) with reference to the execution pattern table (72), and reads the read waveform pattern into the device (2a, 2b, 2c, 2d).
Description
本発明は、複数のデジタル値により構成される波形パターンを出力するデジタルアナログ変換装置、制御装置、及び制御システムに関する。 The present invention relates to a digital-analog conversion device, a control device, and a control system that output a waveform pattern composed of a plurality of digital values.
ＦＡ（Factory Automation）分野の設備は、複数の種類の機器を組み合わせて実現されることが一般的である。ＦＡ分野の設備を構成する複数の機器は、制御処理及び情報処理を統合した制御装置であるプログラマブルコントローラに接続される。プログラマブルコントローラは、複数のデジタル値により構成される波形パターンを機器に出力することがある。 In general, facilities in the FA (Factory Automation) field are realized by combining a plurality of types of devices. A plurality of devices constituting equipment in the FA field are connected to a programmable controller which is a control device that integrates control processing and information processing. The programmable controller may output a waveform pattern composed of a plurality of digital values to the device.
特許文献１に示されたプログラマブルコントローラは、自然数であるＮ個のデジタル値により構成される波形パターンを複数用意しておき、指定した波形パターンのデジタル値をアナログ値に変換して機器に出力する。プログラマブルコントローラは、複雑なプログラムを必要とせず、所望の波形パターンを出力することを容易に実現することができる。
The programmable controller disclosed in
波形パターンを機器に出力するプログラマブルコントローラは、一つの波形パターンの出力中、即ち機器の動作中に、波形パターンを変更することができないという問題点がある。プログラマブルコントローラは、波形パターンの出力中、即ち、機器の動作中に出力する波形パターンを変更することが望まれている。 A programmable controller that outputs a waveform pattern to a device has a problem that the waveform pattern cannot be changed during the output of one waveform pattern, that is, during operation of the device. The programmable controller is desired to change the waveform pattern to be output during the output of the waveform pattern, that is, during the operation of the device.
本発明は、上記に鑑みてなされたものであって、波形パターンの出力中に波形パターンを変更することができるデジタルアナログ変換装置（以下、Ｄ／Ａ変換装置と記す）を得ることを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to obtain a digital-to-analog converter (hereinafter referred to as a D / A converter) that can change a waveform pattern during output of the waveform pattern. To do.
上述した課題を解決し、目的を達成するために、本発明は、一以上の機器に接続されたＤ／Ａ変換装置である。Ｄ／Ａ変換装置は、波形パターンを記憶する波形データ登録エリアと、波形データ登録エリア内の波形パターンの情報を定める実行パターンテーブルと、機器に出力する波形パターンに関する情報を定める実行テーブルと、出力部と、変更テーブルと、変更要求テーブルとを備える。波形パターンは、複数のデジタル値により構成される。出力部は、実行テーブルに定められた波形パターンを、実行パターンテーブルを参照して波形データ登録エリアから読み出して、読み出した波形パターンを機器に順次出力する。変更テーブルは、実行テーブルに定められた情報を変更する変更情報を定める。変更要求テーブルは、実行テーブルに定められた情報を変更テーブルに定められた変更情報に変更する要否を定める。
In order to solve the above-described problems and achieve the object, the present invention is a D / A converter connected to one or more devices. The D / A converter includes a waveform data registration area for storing a waveform pattern, an execution pattern table for determining information on the waveform pattern in the waveform data registration area, an execution table for determining information on the waveform pattern to be output to the device, and an output A change table, a change table, and a change request table . The waveform pattern is composed of a plurality of digital values. The output unit reads the waveform pattern determined in the execution table from the waveform data registration area with reference to the execution pattern table, and sequentially outputs the read waveform pattern to the device. The change table defines change information for changing information defined in the execution table. The change request table determines whether or not the information set in the execution table needs to be changed to the change information set in the change table.
本発明に係るＤ／Ａ変換装置は、波形パターンの出力中に波形パターンを変更することができるという効果を奏する。 The D / A converter according to the present invention has an effect that the waveform pattern can be changed during the output of the waveform pattern.
以下に、本発明の実施の形態に係るＤ／Ａ変換装置、制御装置、及び制御システムを図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。 Hereinafter, a D / A conversion device, a control device, and a control system according to embodiments of the present invention will be described in detail with reference to the drawings. Note that the present invention is not limited to the embodiments.
実施の形態１．
図１は、実施の形態１に係る制御装置を備える制御システムの構成を示す図である。制御システム１は、ＦＡ分野の設備を構成するものであり、図１に示すように、設備に設置される複数の機器２ａ，２ｂ，２ｃ，２ｄと、複数の機器２ａ，２ｂ，２ｃ，２ｄに接続した制御装置３と、制御装置３に接続した送信装置であるコンピュータ４と、を備える。実施の形態１において、制御システム１は、機器２ａ，２ｂ，２ｃ，２ｄを四つ備えるが、四つに限定されるものではない。実施の形態１において、機器２ａ，２ｂ，２ｃ，２ｄは、設備に設置されるスイッチ、調整弁、電磁弁、モータ、又はポンプであり、動作を実施する駆動機器である。
FIG. 1 is a diagram illustrating a configuration of a control system including the control device according to the first embodiment. The
コンピュータ４は、制御装置３で実行される制御プログラムを作成して、制御装置３に送信する。制御装置３は、制御プログラムを実行することにより、機器２ａ，２ｂ，２ｃ，２ｄを制御する。実施の形態１において、制御装置３は、プログラマブルロジックコントローラ（Programmable Logic Controllers（ＰＬＣ））であるので、以下ＰＬＣ３と記す。プログラマブルロジックコントローラは、ＪＩＳ（日本工業規格） Ｂ ３５０２：２０１１により規定されたものである。
The
図２は、図１に示された制御システムのコンピュータのハードウェア構成を示す図である。実施の形態１に係るコンピュータ４は、コンピュータプログラムを実行するコンピュータであって、図２に示すように、ＣＰＵ（Central Processing Unit）４１と、ＲＡＭ（Random Access Memory）４２と、ＲＯＭ（Read Only Memory）４３と、記憶装置４４と、入力装置４５と、表示装置４６と、通信インタフェース４７と、を含む。ＣＰＵ４１、ＲＡＭ４２、ＲＯＭ４３、記憶装置４４、入力装置４５、表示装置４６及び通信インタフェース４７は、バスＢを介して相互に接続されている。
FIG. 2 is a diagram showing a hardware configuration of a computer of the control system shown in FIG. The
ＣＰＵ４１は、ＲＡＭ４２を作業領域として使用しながら、ＲＯＭ４３及び記憶装置４４に記憶されているコンピュータプログラムを実行する。実施の形態１において、ＲＯＭ４３に記憶されているコンピュータプログラムは、ＢＩＯＳ（Basic Input/Output System）又はＵＥＦＩ（Unified Extensible Firmware Interface）であるが、ＲＯＭ４３に記憶されているコンピュータプログラムは、ＢＩＯＳ又はＵＥＦＩに限定されない。実施の形態１において、記憶装置４４に記憶されているコンピュータプログラムは、オペレーティングシステムプログラム及びエンジニアリングツールプログラムであるが、記憶装置４４に記憶されているコンピュータプログラムは、オペレーティングシステムプログラム及びエンジニアリングツールプログラムに限定されない。実施の形態１において、記憶装置４４は、ＳＳＤ（Solid State Drive）又はＨＤＤ（Hard Disk Drive）であるが、記憶装置４４は、ＳＳＤ又はＨＤＤに限定されない。
The
入力装置４５は、ユーザからの操作入力を受け付ける。実施の形態１において、入力装置４５は、キーボード又はマウスであるが、キーボード又はマウスに限定されない。表示装置４６は、文字及び画像を表示する。実施の形態１において、表示装置４６は、液晶表示装置であるが、液晶表示装置に限定されない。通信インタフェース４７は、ＰＬＣ３と通信を行う。
The
コンピュータ４は、図１に示すように、ＰＬＣ３を操作したりプログラムを編集する機能を有するエンジニアリングツール４８と、波形データ列支援ツール４９とを備える。図３は、図２に示されたコンピュータの波形データ列支援ツールが生成する波形パターンを示す図である。波形データ列支援ツール４９は、ＣＰＵ４１が記憶装置４４に記憶されたコンピュータプログラムを、ＲＡＭ４２を作業領域として実行することにより実現される。
As shown in FIG. 1, the
波形データ列支援ツール４９は、ＰＬＣ３が各機器２ａ，２ｂ，２ｃ，２ｄに出力する図３に示す波形パターンＷＰを生成する。波形データ列支援ツール４９により生成された波形パターンＷＰは、記憶装置４４に記憶される。波形データ列支援ツール４９は、ＲＡＭ４２を作業領域として使用しながらＣＰＵ４１により実行されることで、生成した波形パターンＷＰをＰＬＣ３に送信する。波形パターンＷＰは、ＣＰＵ４１内の記憶装置４４に記憶されているエンジニアリグツール４８と、波形データ列支援ツール４９とのうち、少なくとも一方の操作により生成される。波形パターンＷＰは、時間の経過に伴う機器２ａ，２ｂ，２ｃ，２ｄの動作を示すものである。
The waveform data
波形パターンＷＰは、複数のデジタル値により構成される。波形パターンＷＰを構成するデジタル値は、波形パターンＷＰの開始からの経過時間を示すアドレスが定められるとともに、動作の大きさを示す値が定められている。デジタル値は、動作の大きさを定められた数の階調で定める。実施の形態１において、コンピュータ４は、波形パターンＷＰとして、図３に示すように、第１の波形パターンＷＰ１と、第２の波形パターンＷＰ２と、第３の波形パターンＷＰ３と、第４の波形パターンＷＰ４と、第５の波形パターンＷＰ５と、第Ｐ（Ｐは５よりも大きな自然数）の波形パターンＷＰＰとを生成し、記憶する。第１の波形パターンＷＰ１は、デジタル値を１３０００個備え、第２の波形パターンＷＰ２は、デジタル値を７０００個備え、第３の波形パターンＷＰ３は、デジタル値を１３０００個備え、第４の波形パターンＷＰ４は、デジタル値を８０００個備え、第５の波形パターンＷＰ５は、デジタル値を５０００個備え、第Ｐの波形パターンＷＰＰは、デジタル値をＮＰ個備える。なお、以下、特定できる波形パターンを、第１の波形パターンＷＰ１と、第２の波形パターンＷＰ２と、第３の波形パターンＷＰ３と、第４の波形パターンＷＰ４と、第５の波形パターンＷＰ５と、又は第Ｐの波形パターンＷＰＰと記し、特定できない波形パターンを単に波形パターンＷＰと記す。The waveform pattern WP is composed of a plurality of digital values. As the digital value constituting the waveform pattern WP, an address indicating the elapsed time from the start of the waveform pattern WP is determined, and a value indicating the magnitude of the operation is determined. The digital value is determined by a predetermined number of gradations. In the first embodiment, as shown in FIG. 3, the
ＰＬＣ３は、図１に示すように、一以上の機器２ａ，２ｂ，２ｃ，２ｄに接続されたＤ／Ａ変換装置５と、ＣＰＵ装置１２とを備える。Ｄ／Ａ変換装置５及びＣＰＵ装置１２は、通信用のバスＢ３により相互に通信可能に接続されている。Ｄ／Ａ変換装置５及びＣＰＵ装置１２は、通信用のバスＢ３が接続するバスインタフェース５１，１２１を備える。ＣＰＵ装置１２は、コンピュータ４と通信可能に接続する周辺装置インタフェース１２５を備える。
As shown in FIG. 1, the
実施の形態１において、Ｄ／Ａ変換装置５は、図１に示すように、内蔵プログラムを実行する演算部６と、波形パターンＷＰを記憶する記憶部である共用メモリ７と、一時記憶領域として用いられる内蔵メモリ６１と、演算部６が送信したデジタル値をアナログ値に変換する変換部であるＤ／Ａ（Digital/Analog）変換部８と、カウンタ９と、アナログ出力インタフェース５２と、トリガ信号入力インタフェース５３とを備える。
In the first embodiment, as shown in FIG. 1, the D /
Ｄ／Ａ変換装置５には、四つの機器２ａ，２ｂ，２ｃ，２ｄに接続するためのアナログ出力インタフェース５２があり、第一のアナログ出力チャンネルＣＨ１，第二のアナログ出力チャンネルＣＨ２，第三のアナログ出力チャンネルＣＨ３，及び第四のアナログ出力チャンネルＣＨ４を保有しているが、四つのアナログ出力チャンネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４に限定されるものではない。なお、本明細書は、以下、第一のアナログ出力チャンネルＣＨ１、第二のアナログ出力チャンネルＣＨ２、第三のアナログ出力チャンネルＣＨ３、及び第四のアナログ出力チャンネルＣＨ４同士を区別する際には、それぞれＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４と記す。Ｄ／Ａ変換装置５の演算部６は、アナログ出力チャンネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４に波形パターンＷＰ１，ＷＰ２，ＷＰ３，ＷＰ４，ＷＰ５のうちいずれか一つを順次出力して、各機器２ａ，２ｂ，２ｃ，２ｄを制御する。
The D /
また、Ｄ／Ａ変換装置５には、四つの機器２ａ，２ｂ，２ｃ，２ｄから出力されるトリガ信号を受信するためのトリガ信号入力インタフェース５３があり、第一のチャンネル用トリガＣＨＴ１、第二のチャンネル用トリガＣＨＴ２、第三のチャンネル用トリガＣＨＴ３、及び第四のチャンネル用トリガＣＨＴ４を保有しているが、四つのチャンネル用トリガＣＨＴ１，ＣＨＴ２，ＣＨＴ３，ＣＨＴ４に限定されるものではない。なお、本明細書は、以下、第一のチャンネル用トリガＣＨＴ１，第二のチャンネル用トリガＣＨＴ２，第三のチャンネル用トリガＣＨＴ３，及び第四のチャンネル用トリガＣＨＴ４同士を区別する際には、それぞれＣＨＴ１、ＣＨＴ２、ＣＨＴ３及びＣＨＴ４と記す。Ｄ／Ａ変換装置５の演算部６は、各機器２ａ，２ｂ，２ｃ，２ｄから出力されるトリガ信号の立ち上がりエッジを検出すると、波形出力を開始する。また、波形出力実行中にトリガ信号の立ち下がりエッジを検出すると、波形出力を停止させる。なお、Ｄ／Ａ変換装置５の演算部６は、ユーザによるコンピュータ４上のエンジニアリングツール４８の操作、あるいはエンジニアリングツール４８によって作成され、ＣＰＵ装置１２に書き込まれたラダープログラムの実行によっても、波形出力開始要求、及び波形出力停止要求を受け付ける。
The D /
共用メモリ７は、Ｄ／Ａ変換装置５の演算部６及びＣＰＵ装置１２の双方から読み書き自在な一時記憶領域である。共用メモリ７は、図１に示すように、波形出力パラメータ領域７０と、波形データ登録エリア７１とを備え、さらに波形出力実行中の出力波形変更のために必要となる、実行パターンテーブル７２と、実行テーブル７３と、変更テーブル７４と、変更要求テーブル７５と、を備える。
The shared
共用メモリ７にある波形出力パラメータ領域７０は、波形出力周期を設定するパラメータと、波形出力停止中に出力するアナログ値を指定するパラメータとが、エンジニアリングツール４８または波形データ列支援ツール４９のいずれか一方により、ＣＰＵ装置１２を介して書き込まれる。波形出力周期とは、波形パターンＷＰのデジタル値のアドレスを更新する周期であり、Ｄ/Ａ変換周期の倍数で指定されるものである。
In the waveform
共用メモリ７にある波形データ登録エリア７１は、図４に示すように、コンピュータ４上のエンジニアリングツール４８または波形データ列支援ツール４９のいずれか一方により、ＣＰＵ装置１２を介して共用メモリ７へ波形パターンＷＰ１，ＷＰ２，ＷＰ３，ＷＰ４，及びＷＰ５が書き込まれるが、５つの波形パターンＷＰに限定されるものではない。なお、図４によれば、波形データ登録エリア７１は、最大で５００００個の情報を記憶しているが、５００００個に限定されるものではない。即ち、波形データ登録エリア７１とは、各波形パターンＷＰを構成するデジタル値を、出力させたい時系列に沿って、あらかじめ記憶しておく領域である。
As shown in FIG. 4, the waveform
実施の形態１において、波形データ登録エリア７１は、図４に示すように、第１の波形パターンＷＰ１と、第２の波形パターンＷＰ２と、第３の波形パターンＷＰ３と、第４の波形パターンＷＰ４と、第５の波形パターンＷＰ５とを記憶する。実施の形態１において、波形データ登録エリア７１は、先頭のアドレスであるアドレス「０」から順に第１の波形パターンＷＰ１のデジタル値を記憶し、第１の波形パターンＷＰ１のデジタル値を記憶した最終のアドレスであるアドレス「１２９９９」の次のアドレス「１３０００」から順に第２の波形パターンＷＰ２のデジタル値を記憶する。波形データ登録エリア７１は、第２の波形パターンＷＰ２のデジタル値を記憶した最終のアドレスであるアドレス「１９９９９」の次のアドレス「２００００」から順に第３の波形パターンＷＰ３のデジタル値を記憶し、第３の波形パターンＷＰ３のデジタル値を記憶した最終のアドレスであるアドレス「３２９９９」の次のアドレス「３３０００」から順に第４の波形パターンＷＰ４のデジタル値を記憶する。波形データ登録エリア７１は、第４の波形パターンＷＰ４のデジタル値を記憶した最終のアドレスであるアドレス「４０９９９」の次のアドレス「４１０００」から順に第５の波形パターンＷＰ５のデジタル値を記憶し、第５の波形パターンＷＰ５のデジタル値を記憶した最終のアドレスであるアドレス「４５９９９」の次のアドレス「４６０００」から最終のアドレスであるアドレス「４９９９９」まで情報を記憶していない空きの状態である。前述したアドレス「０」、アドレス「１２９９９」、アドレス「１３０００」、アドレス「１９９９９」、アドレス「２００００」、アドレス「３２９９９」、アドレス「３３０００」、アドレス「４０９９９」、アドレス「４１０００」、アドレス「４５９９９」、アドレス「４６０００」及びアドレス「４９９９９」は、波形データ登録エリア７１の記憶領域の絶対アドレスである。
In the first embodiment, as shown in FIG. 4, the waveform
また、実施の形態１において、波形データ登録エリア７１の第１の波形パターンＷＰ１を記憶した記憶領域は、絶対アドレス「０」を起点としたアドレス「０」からアドレス「１２９９９」までの相対アドレスにより管理される。波形データ登録エリア７１の第２の波形パターンＷＰ２を記憶した記憶領域は、絶対アドレス「１３０００」を起点としたアドレス「０」からアドレス「６９９９」までの相対アドレスにより管理される。波形データ登録エリア７１の第３の波形パターンＷＰ３を記憶した記憶領域は、絶対アドレス「２００００」を起点としたアドレス「０」からアドレス「１２９９９」までの相対アドレスにより管理される。波形データ登録エリア７１の第４の波形パターンＷＰ４を記憶した記憶領域は、絶対アドレス「３３０００」を起点としたアドレス「０」からアドレス「７９９９」までの相対アドレスにより管理される。波形データ登録エリア７１の第５の波形パターンＷＰ５を記憶した記憶領域は、絶対アドレス「４１０００」を起点としたアドレス「０」からアドレス「４９９９」までの相対アドレスにより管理される。
In the first embodiment, the storage area storing the first waveform pattern WP1 in the waveform
図５は、実施の形態１に係るＰＬＣのＤ／Ａ変換装置の共用メモリの実行パターンテーブルを示す図である。実行パターンテーブル７２は、波形データ登録エリア７１内の波形パターンＷＰ毎の情報である先頭の絶対アドレス及びデジタル値の数から構成される。デジタル値の数が０となる波形パターンＷＰは存在しないため、演算部６は、各波形パターンＷＰを順次検索し、デジタル値の数が０となる箇所を検出した時点で、実行パターンテーブル７２の終端を認識することができる。実行パターンテーブル７２は、コンピュータ４上のエンジニアリングツール４８または波形データ列支援ツール４９のいずれか一方により、ＣＰＵ装置１２を介して、共用メモリ７へ書き込まれる。
FIG. 5 is a diagram showing an execution pattern table of the shared memory of the PLC D / A converter according to the first embodiment. The execution pattern table 72 is composed of the top absolute address and the number of digital values which are information for each waveform pattern WP in the waveform
実施の形態１において、実行パターンテーブル７２は、第１の波形パターンＷＰ１の波形データ登録エリア７１の記憶領域の先頭の絶対アドレス「０」と、第１の波形パターンＷＰ１のデジタル値の数「１３０００」とを定める。実行パターンテーブル７２は、第２の波形パターンＷＰ２の波形データ登録エリア７１の記憶領域の先頭の絶対アドレス「１３０００」と、第２の波形パターンＷＰ２のデジタル値の数「７０００」とを定める。実行パターンテーブル７２は、第３の波形パターンＷＰ３の波形データ登録エリア７１の記憶領域の先頭の絶対アドレス「２００００」と、第３の波形パターンＷＰ３のデジタル値の数「１３０００」とを定める。実行パターンテーブル７２は、第４の波形パターンＷＰ４の波形データ登録エリア７１の記憶領域の先頭の絶対アドレス「３３０００」と、第４の波形パターンＷＰ４のデジタル値の数「８０００」とを定める。実行パターンテーブル７２は、第５の波形パターンＷＰ５の波形データ登録エリア７１の記憶領域の先頭の絶対アドレス「４１０００」と、第５の波形パターンＷＰ５のデジタル値の数「５０００」とを定める。
In the first embodiment, the execution pattern table 72 includes the absolute address “0” at the beginning of the storage area of the waveform
実行パターンテーブル７２は、第１の波形パターンＷＰ１の波形データ登録エリア７１の記憶領域の先頭の絶対アドレス「０」に実行パターンテーブル７２内のアドレス「０」を付し、第１の波形パターンＷＰ１のデジタル値の数「１３０００」に実行パターンテーブル７２内のアドレス「１」を付している。実行パターンテーブル７２は、第２の波形パターンＷＰ２の波形データ登録エリア７１の記憶領域の先頭の絶対アドレス「１３０００」に実行パターンテーブル７２内のアドレス「２」を付し、第２の波形パターンＷＰ２のデジタル値の数「７０００」に実行パターンテーブル７２内のアドレス「３」を付している。実行パターンテーブル７２は、第３の波形パターンＷＰ３の波形データ登録エリア７１の記憶領域の先頭の絶対アドレス「２００００」に実行パターンテーブル７２内のアドレス「４」を付し、第３の波形パターンＷＰ３のデジタル値の数「１３０００」に実行パターンテーブル７２内のアドレス「５」を付している。実行パターンテーブル７２は、第４の波形パターンＷＰ４の波形データ登録エリア７１の記憶領域の先頭の絶対アドレス「３３０００」に実行パターンテーブル７２内のアドレス「６」を付し、第４の波形パターンＷＰ４のデジタル値の数「８０００」に実行パターンテーブル７２内のアドレス「７」を付している。実行パターンテーブル７２は、第５の波形パターンＷＰ５の波形データ登録エリア７１の記憶領域の先頭の絶対アドレス「４１０００」に実行パターンテーブル７２内のアドレス「８」を付し、第５の波形パターンＷＰ５のデジタル値の数「５０００」に実行パターンテーブル７２内のアドレス「９」を付している。
The execution pattern table 72 adds the address “0” in the execution pattern table 72 to the absolute address “0” at the beginning of the storage area of the waveform
Ｄ／Ａ変換装置５の演算部６は、アナログ出力Ｉ／Ｆ５２を通じて、波形パターンＷＰを機器２ａ，２ｂ，２ｃ，２ｄに出力する出力部でもあり、実行パターンテーブル７２に定められている各波形パターンＷＰの先頭の絶対アドレスとデジタル値の数を足して１引いた値を、各波形パターンＷＰの終端の絶対アドレスとして、内蔵メモリ６１に記憶する。また、Ｄ／Ａ変換装置５の演算部６は、各波形パターンＷＰのデジタル値の数から１を引いた値を、各波形パターンＷＰの終端の相対アドレスとして、内蔵メモリ６１に記憶する。演算部６は、これらの絶対アドレスと相対アドレスの両方を用いて、波形データ登録エリア７１に格納されている波形パターンＷＰの参照を行う。一例として、図５のＶＩＩに示すように、実行パターンテーブル７２に定められた、第２の波形パターンＷＰ２の波形データ登録エリア７１の記憶領域の先頭の絶対アドレス「１３０００」と、第２の波形パターンＷＰ２のデジタル値の数「７０００」とにより、図４に示すように、波形データ登録エリア７１に記憶された第２の波形パターンＷＰ２の終端の絶対アドレス「１９９９９」が求められる。同様に、終端の相対アドレス「６９９９」が求められる。
The
図６は、実施の形態１に係るＰＬＣのＤ／Ａ変換装置の共用メモリの実行テーブルを示す図である。図７は、図６中の値ｂを示す図である。図６に示す実行テーブル７３は、アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３、及びＣＨ４毎に出力する波形パターンＷＰの実行状態を管理する情報を定めるものである。実行テーブル７３は、コンピュータ４上の波形データ列支援ツール４９からＣＰＵ装置１２を介して、デフォルト値が共用メモリ７へ書き込まれる。機器２ａ，２ｂ，２ｃ，２ｄの状態や変化に応じて、コンピュータ４上のエンジニアリングツール４８の操作、あるいはエンジニアリングツール４８によって作成され、ＣＰＵ装置１２に書き込まれたラダープログラムの実行によって、実行テーブル７３の値を書き変えることにより、アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４毎に、波形パターンＷＰの出力の実行状態を変更することができる。
FIG. 6 is a diagram illustrating an execution table of the shared memory of the PLC D / A converter according to the first embodiment. FIG. 7 is a diagram showing the value b in FIG. The execution table 73 shown in FIG. 6 defines information for managing the execution state of the waveform pattern WP output for each of the analog output channels CH1, CH2, CH3, and CH4. In the execution table 73, default values are written to the shared
実施の形態１において、実行テーブル７３は、波形パターンＷＰに関する情報として、アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４に出力する波形パターンＷＰの番号、及び波形パターンＷＰを繰り返し出力する回数を定める。実施の形態１において、実行テーブル７３は、第１の波形パターンＷＰ１を定める際には、値ａとして「１」を定め、第２の波形パターンＷＰ２を定める際には、値ａとして「２」を定め、第３の波形パターンＷＰ３を定める際には、値ａとして「３」を定め、第４の波形パターンＷＰ４を定める際には、値ａとして「４」を定め、第５の波形パターンＷＰ５を定める際には、値ａとして「５」を定める。実行テーブル７３は、繰り返し出力する回数を定める値ｂとして、図７に示すように、繰り返し出力する回数が有限回数である場合には、有限回数自体の１から自然数Ｎまでの間の有限回数自体を定める。実行テーブル７３は、繰り返し出力する回数を定める値ｂとして、図７に示すように、繰り返し出力する回数が無限である場合には、例えば「−１」を定めるが、必ずしも無限繰り返しを定める値として「−１」に限定するものではない。演算部６は、アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４毎に定められた実行テーブル７３の内容を参照して出力する波形パターンＷＰを特定し、さらに実行パターンテーブル７２で管理されている情報を参照して、波形データ登録エリア７１から該当する波形パターンＷＰを読み出し、ユーザの所望する回数分だけ、波形パターンＷＰの出力制御を行うことができる。
In the first embodiment, the execution table 73 determines the number of the waveform pattern WP to be output to the analog output channels CH1, CH2, CH3, and CH4 and the number of times the waveform pattern WP is repeatedly output as information on the waveform pattern WP. In the first embodiment, the execution table 73 sets “1” as the value a when determining the first waveform pattern WP1, and sets “2” as the value a when determining the second waveform pattern WP2. When the third waveform pattern WP3 is determined, “3” is determined as the value “a”, and when the fourth waveform pattern WP4 is determined, “4” is determined as the value “a”. When WP5 is determined, “5” is determined as the value a. As shown in FIG. 7, the execution table 73 sets the number b of repeated output as shown in FIG. 7, and when the number of times of repeated output is a finite number, the finite number of times between 1 and the natural number N itself. Determine. As shown in FIG. 7, the execution table 73 sets “−1” as the value b for determining the number of times of repeated output, as shown in FIG. It is not limited to “−1”. The
図８は、実施の形態１に係るＰＬＣのＤ／Ａ変換装置の共用メモリの変更テーブルを示す図である。図９は、図８中の値ｃを示す図である。変更テーブル７４は、波形パターンＷＰの出力の実行中に、実行テーブル７３で管理されている情報を、波形パターンＷＰの出力を停止することなく変更するための情報について、アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４毎に定めるものである。変更テーブル７４は、機器２ａ，２ｂ，２ｃ，２ｄの状態や変化に応じてユーザが波形出力の実行状態を変更させたい場合に、コンピュータ４上のエンジニアリングツール４８の操作、あるいはエンジニアリングツール４８によって作成され、ＣＰＵ装置１２に書き込まれたラダープログラムの実行によって、アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４毎に値を設定する。
FIG. 8 is a diagram showing a shared memory change table of the PLC D / A converter according to the first embodiment. FIG. 9 is a diagram showing the value c in FIG. The change table 74 includes analog output channels CH1, CH2, and information for changing information managed in the execution table 73 without stopping the output of the waveform pattern WP during the execution of the output of the waveform pattern WP. It is determined for each of CH3 and CH4. The change table 74 is created by the operation of the engineering tool 48 on the
実施の形態１において、変更テーブル７４は、移行させたい波形パターンＷＰ、波形パターンＷＰを繰り返し出力する回数、移行させたい波形パターンＷＰのオフセットアドレス、及び前述の３つの変更情報を実行テーブル７３に反映させるべき変更タイミングという、四つの項目から構成される。 In the first embodiment, the change table 74 reflects on the execution table 73 the waveform pattern WP to be transferred, the number of times the waveform pattern WP is repeatedly output, the offset address of the waveform pattern WP to be transferred, and the above-described three change information. It consists of four items, the change timing to be performed.
実施の形態１において、変更テーブル７４は、アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４毎に、新たに移行させたい波形パターンＷＰを定める値ａとして、実行テーブル７３と同様に波形パターンＷＰの番号を定める。変更テーブル７４は、新たに波形パターンＷＰを繰り返し出力する回数を定める値ｂとして、実行テーブル７３と同様に、繰り返し出力する回数が有限回数である場合には有限回数自体を定め、無限繰り返しである場合には「−１」を定める。 In the first embodiment, the change table 74 sets the number of the waveform pattern WP as the value a that determines the waveform pattern WP to be newly transferred for each analog output channel CH1, CH2, CH3, and CH4 as in the execution table 73. Determine. The change table 74 defines the number of times that the waveform pattern WP is repeatedly output as a value b. Similarly to the execution table 73, when the number of times of repeated output is a finite number of times, the change table 74 determines the finite number of times and is infinitely repeated. In this case, “−1” is set.
変更テーブル７４は、オフセットアドレスを定める値として、移行後の波形パターンＷＰを構成する複数のデジタル値のうち、移行後に最初に出力されるデジタル値の相対アドレスを定める。このオフセットアドレスを設定することにより、Ｄ／Ａ変換装置５は、波形パターンＷＰの任意のアドレスから出力を開始することができる。
The change table 74 defines a relative address of a digital value that is first output after the transition among a plurality of digital values constituting the waveform pattern WP after the transition as a value that determines the offset address. By setting this offset address, the D /
変更テーブル７４では、変更テーブル７４に定められた情報を実行テーブル７３に反映させる変更タイミングとして、変更要求が発行されたタイミングと、出力中の波形パターンＷＰの出力が完了したタイミングのいずれかを選択可能であり、それは変更タイミングを定める値ｃで定められる。変更タイミングの値ｃは、図９に示すように、内蔵プログラムが変更要求を受け付けたタイミングである場合には「０」を定め、出力中の波形パターンＷＰの出力が完了したタイミングである場合には「１」を定めるが、いずれも「０」及び「１」に限定するものではない。 In the change table 74, as the change timing for reflecting the information defined in the change table 74 to the execution table 73, either the timing when the change request is issued or the timing when the output of the waveform pattern WP being output is completed is selected. It is possible and it is determined by the value c that defines the change timing. As shown in FIG. 9, the change timing value c is set to “0” when the built-in program accepts the change request, and when the output of the waveform pattern WP being output is completed. Defines “1”, but both are not limited to “0” and “1”.
実施の形態１において、変更テーブル７４は、第一のアナログ出力チャンネルＣＨ１に出力する変更後の波形パターンＷＰを定める値ａに変更テーブル７４内のアドレス「０」を付し、第一のアナログ出力チャンネルＣＨ１に波形パターンＷＰを繰り返し出力する回数を定める値ｂに変更テーブル７４内のアドレス「１」を付し、第一のアナログ出力チャンネルＣＨ１に出力する波形パターンＷＰのオフセットアドレスを定める相対アドレスに変更テーブル７４内のアドレス「２」を付し、第一のアナログ出力チャンネルＣＨ１の変更タイミングを定める値ｃに変更テーブル７４内のアドレス「３」を付している。変更テーブル７４は、第二のアナログ出力チャンネルＣＨ２に出力する変更後の波形パターンＷＰを定める値ａに変更テーブル７４内のアドレス「４」を付し、第二のアナログ出力チャンネルＣＨ２に波形パターンＷＰを繰り返し出力する回数を定める値ｂに変更テーブル７４内のアドレス「５」を付し、第二のアナログ出力チャンネルＣＨ２に出力する波形パターンＷＰのオフセットアドレスを定める相対アドレスに変更テーブル７４内のアドレス「６」を付し、第二のアナログ出力チャンネルＣＨ２の変更タイミングを定める値ｃに変更テーブル７４内のアドレス「７」を付している。変更テーブル７４は、第三のアナログ出力チャンネルＣＨ３に出力する変更後の波形パターンＷＰを定める値ａに変更テーブル７４内のアドレス「８」を付し、第三のアナログ出力チャンネルＣＨ３に波形パターンＷＰを繰り返し出力する回数を定める値ｂに変更テーブル７４内のアドレス「９」を付し、第三のアナログ出力チャンネルＣＨ３に出力する波形パターンＷＰのオフセットアドレスを定める相対アドレスに変更テーブル７４内のアドレス「１０」を付し、第三のアナログ出力チャンネルＣＨ３の変更タイミングを定める値ｃに変更テーブル７４内のアドレス「１１」を付している。変更テーブル７４は、第四のアナログ出力チャンネルＣＨ４に出力する変更後の波形パターンＷＰを定める値ａに変更テーブル７４内のアドレス「１２」を付し、第四のアナログ出力チャンネルＣＨ４に波形パターンＷＰを繰り返し出力する回数を定める値ｂに変更テーブル７４内のアドレス「１３」を付し、第四のアナログ出力チャンネルＣＨ４に出力する波形パターンＷＰのオフセットアドレスを定める相対アドレスに変更テーブル７４内のアドレス「１４」を付し、第四のアナログ出力チャンネルＣＨ４の変更タイミングを定める値ｃに変更テーブル７４内のアドレス「１５」を付している。 In the first embodiment, the change table 74 adds the address “0” in the change table 74 to the value a that defines the changed waveform pattern WP to be output to the first analog output channel CH1, and the first analog output. An address “1” in the change table 74 is added to a value b that determines the number of times the waveform pattern WP is repeatedly output to the channel CH1, and a relative address that determines an offset address of the waveform pattern WP output to the first analog output channel CH1. The address “2” in the change table 74 is attached, and the address “3” in the change table 74 is attached to the value c that determines the change timing of the first analog output channel CH1. The change table 74 attaches the address “4” in the change table 74 to the value a that defines the changed waveform pattern WP to be output to the second analog output channel CH2, and the waveform pattern WP to the second analog output channel CH2. The address “5” in the change table 74 is added to the value b that determines the number of times the signal is repeatedly output, and the address in the change table 74 is set to a relative address that determines the offset address of the waveform pattern WP output to the second analog output channel CH2. “6” is added, and the address “7” in the change table 74 is added to the value c that determines the change timing of the second analog output channel CH2. The change table 74 attaches the address “8” in the change table 74 to the value a that defines the changed waveform pattern WP to be output to the third analog output channel CH3, and the waveform pattern WP to the third analog output channel CH3. The address “9” in the change table 74 is added to the value b that determines the number of times the signal is repeatedly output, and the address in the change table 74 is set to a relative address that determines the offset address of the waveform pattern WP output to the third analog output channel CH3. “10” is added, and the address “11” in the change table 74 is added to the value c that determines the change timing of the third analog output channel CH3. The change table 74 attaches the address “12” in the change table 74 to the value a that defines the changed waveform pattern WP to be output to the fourth analog output channel CH4, and the waveform pattern WP to the fourth analog output channel CH4. The address “13” in the change table 74 is added to the value b that determines the number of times the signal is repeatedly output, and the address in the change table 74 is set to a relative address that determines the offset address of the waveform pattern WP output to the fourth analog output channel CH4. “14” is added, and the address “15” in the change table 74 is added to the value c that determines the change timing of the fourth analog output channel CH4.
図１０は、実施の形態１に係るＰＬＣのＤ／Ａ変換装置の共用メモリの変更要求テーブルを示す図である。図１１は、図１０中の値ｄを示す図である。変更要求テーブル７５は、アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４毎に、実行テーブル７３で管理されている波形パターンＷＰの出力の実行状態をユーザが変更したい場合に、変更テーブル７４に変更情報を格納してから、その変更要求内容をＤ／Ａ変換装置５に通知するものである。変更要求テーブル７５は、機器２ａ，２ｂ，２ｃ，２ｄの状態や変化に応じてユーザが波形パターンＷＰの出力の実行状態を変更させたい場合に、コンピュータ４上のエンジニアリングツール４８の操作、あるいはエンジニアリングツール４８によって作成され、ＣＰＵ装置１２に書き込まれたラダープログラムの実行によって、アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４毎に値を設定する。要するに、変更要求テーブル７５は、実行テーブル７３に定められた情報を変更テーブル７４に定められた変更情報に変更する要否を定めるものである。
FIG. 10 is a diagram showing a shared memory change request table of the PLC D / A converter according to the first embodiment. FIG. 11 is a diagram showing the value d in FIG. The change request table 75 stores change information in the change table 74 when the user wants to change the execution state of the output of the waveform pattern WP managed in the execution table 73 for each of the analog output channels CH1, CH2, CH3, and CH4. After storing, the change request content is notified to the D /
変更要求テーブル７５は、図１０に示すように、アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４毎に、要求内容を定める値ｄが定められる。変更要求テーブル７５は、図１１に示すように、要求内容を定める値ｄとして、変更要求なしである場合に「０」を定める。変更要求テーブル７５は、要求内容を定める値ｄとして、実行テーブル７３に定められた波形パターンＷＰを変更テーブル７４に定められた波形パターンＷＰに変更する場合に「１」を定める。変更要求テーブル７５は、要求内容を定める値ｄとして、実行テーブル７３に定められた繰り返し出力する回数を変更テーブル７４に定められた繰り返し出力する回数に変更する場合に「２」を定める。変更要求テーブル７５は、要求内容を定める値ｄとして、変更テーブル７４に定められたオフセットアドレスから波形パターンＷＰの出力を開始する場合に「３」を定める。変更要求テーブル７５は、要求内容を定める値ｄとして、波形パターンＷＰ及び繰り返し出力する回数を変更する場合に「４」を定める。変更要求テーブル７５は、要求内容を定める値ｄとして、波形パターンＷＰを変更しかつオフセットアドレスに定められた相対アドレスから波形パターンＷＰの出力を開始する場合に「５」を定める。変更要求テーブル７５は、要求内容を定める値ｄとして、繰り返し出力する回数を変更しかつオフセットアドレスに定められた相対アドレスから波形パターンＷＰの出力を開始する場合に「６」を定める。変更要求テーブル７５は、要求内容を定める値ｄとして、波形パターンＷＰ及び繰り返し出力する回数を変更しかつオフセットアドレスに定められた相対アドレスから波形パターンＷＰの出力を開始する場合に「７」を定める。このように、要求の値を細分化しておくのは、それに応じたＤ/Ａ変換装置５の内蔵プログラムを予め分岐しておくことによって、変更要求受け付け時の処理の高速化を図ることが目的であるが、要求の値ｄの「０」、「１」、「２」、「３」、「４」、「５」、「６」、「７」の各値と、それぞれに割り当てた各要求内容、あるいは要求方法についてを限定するものではない。
In the change request table 75, as shown in FIG. 10, a value d that determines the request content is determined for each of the analog output channels CH1, CH2, CH3, and CH4. As shown in FIG. 11, the change request table 75 sets “0” as a value d that determines the request contents when there is no change request. The change request table 75 sets “1” when the waveform pattern WP defined in the execution table 73 is changed to the waveform pattern WP defined in the change table 74 as the value d that defines the request content. The change request table 75 sets “2” as the value d that defines the request contents when the number of repeated outputs determined in the execution table 73 is changed to the number of repeated outputs determined in the change table 74. The change request table 75 sets “3” as the value d that determines the request contents when starting to output the waveform pattern WP from the offset address set in the change table 74. The change request table 75 sets “4” as the value d for determining the request contents when changing the waveform pattern WP and the number of times of repeated output. The change request table 75 sets “5” as the value d for determining the request contents when the waveform pattern WP is changed and the output of the waveform pattern WP is started from the relative address set in the offset address. The change request table 75 sets “6” when changing the number of times of repeated output as the value d that defines the request contents and starting the output of the waveform pattern WP from the relative address set in the offset address. The change request table 75 sets “7” when the waveform pattern WP and the number of times of repeated output are changed and the output of the waveform pattern WP is started from the relative address set as the offset address as the value d that defines the request content. . In this way, the request value is subdivided in order to speed up the processing at the time of accepting the change request by branching in advance the built-in program of the D /
Ｄ／Ａ変換装置５の演算部６が実行する内蔵プログラムは、波形パターンＷＰの出力の実行中においては、常にこの変更要求テーブル７５の値ｄの変化を監視する。変更要求テーブル７５の各アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４毎に、値ｄが「０」から「０以外」の値に変化したときが、ユーザが変更要求を発行したタイミングとなる。演算部６は、値ｄが「０以外」になったアナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４の変更テーブル７４を参照し、変更内容を認識してから、変更要求テーブル７５の値ｄが「０以外」になったアナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４の内容を、変更テーブル７４の変更タイミングで指定されたタイミングにて書き変えることにより、波形パターンＷＰの出力の実行状態を動作中に変更する。なお、変更要求テーブル７５の各アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４毎に、値ｄが「０」から「０以外」の値に変化したときは、変更要求テーブル７５が変更否から変更要に更新されたタイミングである。
The built-in program executed by the
実施の形態１において、変更要求テーブル７５は、第一のアナログ出力チャンネルＣＨ１の要求内容を定める値ｄに変更要求テーブル７５内のアドレス「０」を付し、第二のアナログ出力チャンネルＣＨ２の要求内容を定める値ｄに変更要求テーブル７５内のアドレス「１」を付している。変更要求テーブル７５は、第三のアナログ出力チャンネルＣＨ３の要求内容を定める値ｄに変更要求テーブル７５内のアドレス「２」を付し、第四のアナログ出力チャンネルＣＨ４の要求内容を定める値ｄに変更要求テーブル７５内のアドレス「３」を付している。 In the first embodiment, the change request table 75 adds the address “0” in the change request table 75 to the value d that defines the request contents of the first analog output channel CH1, and requests the second analog output channel CH2. An address “1” in the change request table 75 is attached to a value d that defines the contents. The change request table 75 adds the address “2” in the change request table 75 to the value d that defines the request content of the third analog output channel CH3, and sets the value d that defines the request content of the fourth analog output channel CH4. The address “3” in the change request table 75 is attached.
ＣＰＵ装置１２は、Ｄ／Ａ変換装置５とコンピュータ４との双方と接続している。ＣＰＵ装置１２は、内蔵プログラムを記憶する内蔵メモリ１２２と、内蔵メモリ１２２に記憶された内蔵プログラムを実行する演算部１２３と、外部メモリインタフェース１２４とを備える。外部メモリインタフェース１２４は、コンピュータ４により読み出し可能な情報を記憶する図示しない外部記憶媒体に情報を記憶する外部記憶媒体記憶装置に接続することができる。
The
次に、ＰＬＣ３のＣＰＵ装置１２とＤ／Ａ変換装置５のハードウェアの構成を説明する。図１２は、実施の形態１に係るＰＬＣのＣＰＵ装置とＤ／Ａ変換装置のハードウェアの構成を示す図である。なお、図１２において、図１と同一部分には、同一符号を付して説明する。
Next, the hardware configuration of the
ＣＰＵ装置１２は、図１２に示すように、ＭＰＵ（Micro-Processing Unit）１２３と、メモリ１２２と、通信用回路１２８と、周辺装置インタフェース１２５と、バスインタフェース１２１と、外部記憶装置インタフェース１２４とを備える。ＭＰＵ１２３とメモリ１２２と通信用回路１２８と周辺装置インタフェース１２５とバスインタフェース１２１と外部記憶装置インタフェース１２４とは、内部バスＢ１２を介して接続している。
As shown in FIG. 12, the
ＣＰＵ装置１２の演算部１２３の機能は、ＭＰＵ１２３が内蔵プログラムを読み出して実行することにより実現される。内蔵プログラムは、ソフトウェア、ファームウェア、又はソフトウェアとファームウェアとの組み合わせにより実現される。ＣＰＵ装置１２の内蔵メモリ１２２の機能は、メモリ１２２により実現される。メモリ１２２は、不揮発性の半導体メモリ、又は揮発性の半導体メモリにより構成される。不揮発性の半導体メモリ、又は揮発性の半導体メモリとして、ＲＡＭ、ＲＯＭ、フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）、又は、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）を用いることができる。また、メモリ１２２は、磁気ディスク、光ディスク、及び光磁気ディスクのうちの少なくとも一つにより構成されても良い。
The function of the
通信用回路１２８は、単一回路、複合回路、プログラム化したプロセッサー、並列プログラム化したプロセッサー、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field-Programmable Gate Array）又はこれらの二以上を組み合わせて実現される。ＣＰＵ装置１２の外部メモリインタフェース１２４の機能は、外部記憶装置インタフェース１２４により実現される。実施の形態１において、外部記憶装置インタフェース１２４に接続される外部記憶媒体記憶装置により情報が記憶される外部記憶媒体は、ＳＤメモリカード（Secure Digital memory card）又はＳＲＡＭ（Static Random Access Memory）カセットにより構成されるが、ＳＤメモリカード又はＳＲＡＭカセットに限定されることなく、磁気ディスク、光ディスク、又は光磁気ディスクにより構成されても良い。
The
Ｄ／Ａ変換装置５は、図１２に示すように、内蔵メモリ６１及びカウンタ９を内蔵するＭＰＵ６と、メモリ７と、通信用回路５６と、バスインタフェース５１と、アナログ出力インタフェース５２と、トリガ信号入力インタフェース５３と、Ｄ／Ａコンバータ８とを備える。ＭＰＵ６とメモリ７と通信用回路５６とバスインタフェース５１とアナログ出力インタフェース５２とトリガ信号入力インタフェース５３とＤ／Ａコンバータ８とは、内部バスＢ５を介して接続している。
As shown in FIG. 12, the D /
Ｄ／Ａ変換装置５の演算部６の機能は、ＭＰＵ６が内蔵プログラムを読み出して実行することにより実現される。内蔵プログラムは、ソフトウェア、ファームウェア、又はソフトウェアとファームウェアとの組み合わせにより実現される。Ｄ／Ａ変換装置５の共用メモリ７の波形出力パラメータ領域７０、波形データ登録エリア７１、実行パターンテーブル７２、実行テーブル７３、変更テーブル７４及び変更要求テーブル７５の機能は、メモリ７により実現される。メモリ７は、不揮発性の半導体メモリ、又は揮発性の半導体メモリにより構成される。不揮発性の半導体メモリ、又は揮発性の半導体メモリとして、ＲＡＭ、ＲＯＭ、フラッシュメモリ、ＥＰＲＯＭ、又は、ＥＥＰＲＯＭを用いることができる。また、メモリ７は、磁気ディスク、光ディスク、及び光磁気ディスクのうちの少なくとも一つにより構成されても良い。
The function of the
通信用回路５６の機能は、単一回路、複合回路、プログラム化したプロセッサー、並列プログラム化したプロセッサー、ＡＳＩＣ、ＦＰＧＡ又はこれらの二以上を組み合わせて実現される。Ｄ／Ａ変換装置５のＤ／Ａ変換部８の機能は、Ｄ／Ａコンバータ８により実現される。
The function of the
Ｄ／Ａ変換装置５のカウンタ９は、演算部６の内部制御クロックをカウントし、Ｄ／Ａ変換周期として設定された値に到達すると、演算部６に対して割込み信号を発行する。この割込み信号に、あらかじめ波形出力用の内蔵プログラムを割り当てることにより、演算部６は、Ｄ／Ａ変換周期をベースとして、波形パターンＷＰの出力を実行することができる。また、Ｄ／Ａ変換装置５は、外部の機器２ａ，２ｂ，２ｃ，２ｄからトリガ信号入力インタフェース５３を介してトリガ信号が入力することにより、ＣＰＵ装置１２を介さずに、このトリガ信号の立ち上がりエッジを検出したタイミングで、アナログ出力チャンネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４毎に波形パターンＷＰの出力を開始することができる。また、Ｄ／Ａ変換装置５は、波形パターンＷＰの出力を実行中に、トリガ信号の立ち下りエッジを検出したタイミングで、ＣＰＵ装置１２を介さずに、アナログ出力チャンネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４毎に波形パターンＷＰの出力を停止させることができる。
The
次に、実施の形態１に係るＰＬＣ３のＤ／Ａ変換装置５が、波形パターンＷＰの出力中に波形パターンＷＰを変更する過程を説明する。Ｄ／Ａ変換装置５が波形パターンＷＰの出力中に波形パターンＷＰを変更するとは、波形パターンＷＰの出力中にＤ／Ａ変換装置５が出力する波形パターンＷＰ自体を変更することと、波形パターンＷＰの出力するデジタル値を次の相対アドレスのデジタル値以外の相対アドレスのデジタル値に変更することとのうち少なくとも一方を行うことをいう。まず、実施の形態１に係るＰＬＣ３のＤ／Ａ変換装置５が、波形パターンＷＰのみを変更する過程を説明する。図１３は、実施の形態１に係るＰＬＣのＤ／Ａ変換装置の第１の波形パターンを定めた実行テーブルの一例を示す図である。図１４は、図１３に示す実行テーブルの変更後の波形パターンを定める変更テーブルの一例を示す図である。図１５は、図１４に示す変更テーブルを実行する変更要求テーブルの一例を示す図である。図１６は、図１５に示す変更要求テーブルを実行した際の機器に出力される波形パターンの一例を示す図である。
Next, a process in which the D /
ＰＬＣ３のＤ／Ａ変換装置５は、図１３に示す実行テーブル７３により定められたように、第一のアナログ出力チャンネルＣＨ１に第１の波形パターンＷＰ１を「１００００」回に到達するまで、繰り返し出力している。
The D /
そして、ユーザによるコンピュータ４上のエンジニアリングツール４８の操作、あるいはエンジニアリングツール４８によって作成され、ＣＰＵ装置１２に書き込まれたラダープログラムの実行によって、図１４に示すように、第一のアナログ出力チャンネルＣＨ１の波形パターンＷＰを第２の波形パターンＷＰ２に変更する変更テーブル７４が書き込まれてから、図１５に示すように、変更要求テーブル７５の第一のアナログ出力チャンネルＣＨ１の要求内容を定める値ｄが「０」から「１」に変更される。ここで値ｄの値「１」とは、波形パターンＷＰの変更要求に該当し、即ち、要求された変更内容が、波形パターンＷＰのみであることを示している。さらに、変更タイミングは、「０」となっていることから、即ち要求された変更タイミングは、「変更要求時」となる。Ｄ／Ａ変換装置５の演算部６は、図１５に示す変更要求テーブル７５の変化を検出するとただちに、その要求内容に基づいて、実行テーブル７３の第一のアナログ出力チャンネルＣＨ１の波形パターンＷＰを第１の波形パターンＷＰ１から第２の波形パターンＷＰ２に変更し、さらに第一のアナログ出力チャンネルＣＨ１の読出対象アドレスを相対アドレスの「０」に書き変える。演算部６は、その後、変更要求テーブル７５を「０」に戻してから、波形パターンＷＰの出力制御を続行する。図１６は、そのアナログ出力波形の変化を示したものであり、変更要求を受け付けた瞬間に、出力される波形パターンＷＰが大きく変動していることを示している。
Then, as shown in FIG. 14, the user operates the engineering tool 48 on the
同様に、図１３に示す実行テーブル７３により定められ、第一のアナログ出力チャンネルＣＨ１に第１の波形パターンＷＰ１を「１００００」回に到達するまで、繰り返し出力している状態で、図３０に示すように、変更テーブル７４を書き込んでから、演算部６は、図１５に示すように、変更要求テーブル７５の第一のアナログ出力チャンネルＣＨ１の要求内容を定める値ｄを「０」から「１」に変更する。ここで、変更タイミングは、「１」であることから、即ち要求された変更タイミングは、「出力完了時」となる。Ｄ／Ａ変換装置５の演算部６は、図１５に示す変更要求テーブル７５の変化を検出すると変更テーブル７４の内容を内蔵メモリ６１に退避し、実行テーブル７３の変更を予約してから、変更要求テーブル７５を「０」に戻し、波形パターンＷＰの出力制御を続行する。その後、第一のアナログ出力チャンネルＣＨ１の第１の波形パターンＷＰ１の相対アドレスが最終アドレスに到達し、第１の波形パターンＷＰ１の出力が全て完了した時点で、演算部６は、内蔵メモリ６１に退避していた内容を読出し、予約していた実行テーブル７３の書換えを実行する。図３１は、そのアナログ出力波形の変化を示したものであり、変更要求を受け付けたあとも第１の波形パターンＷＰ１の出力を継続し、相対アドレスの終端に到達してから、第２の波形パターンＷＰ２へと移行していることを示している。このように、Ｄ／Ａ変換装置５は、波形パターンＷＰを最後まで完了させてから次の波形パターンＷＰへと繋ぐことにより、大きな出力変動を抑え、滑らかに移行することが可能となる。
Similarly, it is determined by the execution table 73 shown in FIG. 13, and the first waveform pattern WP1 is repeatedly output until reaching “10000” times on the first analog output channel CH1, as shown in FIG. Thus, after writing the change table 74, the
このように、Ｄ／Ａ変換装置５は、変更テーブル７４における変更タイミングを「変更要求時」または「出力完了時」と選択可能にすることにより、例えば、機器２ａ，２ｂ，２ｃ，２ｄの状況変化などによる制御変更の応答性を重要視したい場合は「変更要求時」とし、また、機器２ａ，２ｂ，２ｃ，２ｄの負担を重要視して制御変更時の出力変動を極力抑えたいときには「出力完了時」とすることも可能となり、ユーザのニーズに合わせた、柔軟な制御変更を実現する。
In this way, the D /
次に、実施の形態１に係るＰＬＣ３のＤ／Ａ変換装置５が、波形パターンＷＰ及び繰り返し出力する回数を変更する過程を説明する。図１７は、実施の形態１に係るＰＬＣのＤ／Ａ変換装置の第２の波形パターンを定めた実行テーブルの一例を示す図である。図１８は、図１７に示す実行テーブルの変更後の波形パターン及び繰り返し出力する回数を定める変更テーブルの一例を示す図である。図１９は、図１８に示す変更テーブルを実行する変更要求テーブルの一例を示す図である。図２０は、図１９に示す変更要求テーブルを実行した際の機器に出力される波形パターンの一例を示す図である。
Next, a process in which the D /
ＰＬＣ３のＤ／Ａ変換装置５は、図１７に示す実行テーブル７３により定められたように、第一のアナログ出力チャンネルＣＨ１に第２の波形パターンＷＰ２を無限繰り返し出力している。
The D /
そして、ユーザによるコンピュータ４上のエンジニアリングツール４８の操作、あるいはエンジニアリングツール４８によって作成され、ＣＰＵ装置１２に書き込まれたラダープログラムの実行によって、図１８に示すように、第一のアナログ出力チャンネルＣＨ１の波形パターンＷＰを第４の波形パターンＷＰ４に変更し、かつ、繰り返し回数を「１」に変更するための設定値が変更テーブル７４に書き込まれてから、変更要求テーブル７５の第一のアナログ出力チャンネルＣＨ１の要求内容を定める値ｄが「０」から「４」に変更される。ここで値ｄの値「４」とは、「波形パターン＋繰り返し回数」の変更要求に該当し、即ち、要求された変更内容が、波形パターンＷＰの変更と、繰り返し回数の変更であることを示している。さらに、変更タイミングは、「０」となっていることから、即ち要求された変更タイミングは、「変更要求時」となる。Ｄ／Ａ変換装置５の演算部６は、図１９に示す変更要求テーブル７５の変化を検出するとただちに、その要求内容に基づいて、実行テーブル７３の第一のアナログ出力チャンネルＣＨ１の波形パターンＷＰを第２の波形パターンＷＰ２から第４の波形パターンＷＰ４に変更し、さらに第一のアナログ出力チャンネルＣＨ１の繰り返し回数を、無限繰り返しを示す「−１」から「１」へと書き変える。さらに、演算部６は、第一のアナログ出力チャンネルＣＨ１の読出対象アドレスを、相対アドレスの「０」に変更する。演算部６は、その後、変更要求テーブル７５を「０」に戻してから、波形パターンＷＰの出力制御を続行する。図２０は、そのアナログ出力波形の変化を示したものであり、無限繰り返しから１回出力へと制御が移行し、出力が完了していることを示している。このように、Ｄ／Ａ変換装置５は、波形パターンＷＰと繰り返し回数を同時に変更することにより、例えば異常発生時の緊急停止制御を、簡単に実現することが可能となる。
Then, as shown in FIG. 18, the user operates the engineering tool 48 on the
次に、実施の形態１に係るＰＬＣ３のＤ／Ａ変換装置５が、波形パターンＷＰを変更し、変更後の波形パターンＷＰのデジタル値のうちオフセットアドレスに定められた相対アドレスのデジタル値から出力する過程を説明する。図２１は、実施の形態１に係るＰＬＣのＤ／Ａ変換装置の第３の波形パターンを定めた実行テーブルの一例を示す図である。図２２は、図２１に示す実行テーブルの変更後の波形パターン及びオフセットアドレスを定める変更テーブルの一例を示す図である。図２３は、図２２に示す変更テーブルを実行する変更要求テーブルの一例を示す図である。図２４は、図２３に示す変更要求テーブルを実行した際の機器に出力される波形パターンの一例を示す図である。
Next, the D /
ＰＬＣ３のＤ／Ａ変換装置５は、図２１に示す実行テーブル７３により定められたように、第一のアナログ出力チャンネルＣＨ１に第３の波形パターンＷＰ３を無限繰り返し出力している。
As defined by the execution table 73 shown in FIG. 21, the D /
そして、ユーザによるコンピュータ４上のエンジニアリングツール４８の操作、あるいはエンジニアリングツール４８によって作成され、ＣＰＵ装置１２に書き込まれたラダープログラムの実行によって、図２２に示すように、第一のアナログ出力チャンネルＣＨ１の波形パターンＷＰを第２の波形パターンＷＰ２に変更し、かつ、第２の波形パターンＷＰ２のデジタル値のうち最初に出力すべき相対アドレスを指定するオフセットアドレスとして「５２５０」が、変更テーブル７４に書き込まれてから、変更要求テーブル７５の第一のアナログ出力チャンネルＣＨ１の要求内容を定める値ｄが「０」から「５」に変更される。ここで値ｄの値「５」とは、「波形パターン＋オフセットアドレス」の変更要求に該当し、即ち、要求された変更内容が、波形パターンＷＰの変更と、その出力を開始する相対アドレスに対してオフセット指定があることを示している。さらに、変更タイミングは、「０」となっていることから、即ち要求された変更タイミングは、「変更要求時」となる。Ｄ／Ａ変換装置５の演算部６は、図２３に示す変更要求テーブル７５の変化を検出するとただちに、その要求内容に基づいて、実行テーブル７３の第一のアナログ出力チャンネルＣＨ１の波形パターンＷＰを第３の波形パターンＷＰ３から第２の波形パターンＷＰ２に変更し、さらに第一のアナログ出力チャンネルＣＨ１の読出対象アドレスには、相対アドレスの「５２５０」を設定する。演算部６は、その後、変更要求テーブル７５を「０」に戻してから、波形パターンＷＰの出力制御を続行する。図２４は、そのアナログ出力波形の変化を示したものであり、変更要求を受け付けたあと、第３の波形パターンＷＰ３の相対アドレス「５２５０」から出力を開始し、残り１７５０点のデータを出力したあと、相対アドレス「０」に戻って、無限繰り返し出力を継続していることを示している。このように、Ｄ／Ａ変換装置５は、新しい波形パターンＷＰに切り替える際に任意のアドレスから出力を開始することができるため、機器２ａ，２ｂ，２ｃ，２ｄの状態や変化に応じて、不要な出力を簡単にバイパスすることが可能となる。
Then, as shown in FIG. 22, the user operates the engineering tool 48 on the
次に、実施の形態１に係るＰＬＣ３のＤ／Ａ変換装置５が、波形パターンＷＰを変更せずに、波形パターンＷＰのデジタル値のうちオフセットアドレスに定められた相対アドレスのデジタル値から出力する過程を説明する。図２５は、実施の形態１に係るＰＬＣのＤ／Ａ変換装置の第２の波形パターンを定めた実行テーブルの一例を示す図である。図２６は、図２５に示す実行テーブルの変更後のオフセットアドレスを定める変更テーブルの一例を示す図である。図２７は、図２６に示す変更テーブルを実行する変更要求テーブルの一例を示す図である。図２８は、図２６に定められた第２の波形パターンの相対アドレスを示す図である。図２９は、図２７に示す変更要求テーブルを実行した際の機器に出力される波形パターンの一例を示す図である。
Next, the D /
ＰＬＣ３のＤ／Ａ変換装置５は、図２５に示す実行テーブル７３により定められたように、第一のアナログ出力チャンネルＣＨ１に第２の波形パターンＷＰ２を無限繰り返し出力している。
As defined by the execution table 73 shown in FIG. 25, the D /
そして、ユーザによるコンピュータ４上のエンジニアリングツール４８の操作、あるいはエンジニアリングツール４８によって作成され、ＣＰＵ装置１２に書き込まれたラダープログラムの実行によって、図２６に示すように、第一のアナログ出力チャンネルＣＨ１の第２の波形パターンＷＰ２はそのまま維持し、かつ、第２の波形パターンＷＰ２のデジタル値のうち最初に出力すべき相対アドレスを指定するオフセットアドレスとして「５２５０」が、変更テーブル７４に書き込まれてから、変更要求テーブル７５の第一のアナログ出力チャンネルＣＨ１の要求内容を定める値ｄが「０」から「３」に変更される。ここで値ｄの値「３」とは、「オフセットアドレス」のみの変更要求に該当し、即ち、要求された変更内容が、現在出力している波形パターンＷＰ内のアドレス移動であることを示している。さらに、変更タイミングは、「０」となっていることから、即ち要求された変更タイミングは、「変更要求時」となる。Ｄ／Ａ変換装置５の演算部６は、図２７に示す変更要求テーブル７５の変化を検出するとただちに、その要求内容に基づいて、第一のアナログ出力チャンネルＣＨ１の読出対象アドレスを、相対アドレスの「５２５０」に変更する。演算部６は、その後、変更要求テーブル７５を「０」に戻してから、波形パターンＷＰの出力制御を続行する。図２８は、その波形パターン内のアドレス移動を表現したものであり、図２９は、そのアナログ出力波形の変化を示したものである。図２９は、演算部６が変更要求を受け付けたあと、ただちに第２の波形パターンＷＰ２の相対アドレス「５２５０」に移動してから出力を続行し、残り１７５０点のデータを出力したあと、相対アドレス「０」に戻って、無限繰り返し出力を継続していることを示している。このように、Ｄ／Ａ変換装置５は、現在実行中の波形パターンＷＰの出力を停止することなく、波形パターンＷＰ内の任意のアドレスに、自由自在に移動することが可能となる。
Then, as shown in FIG. 26, the user operates the engineering tool 48 on the
次に、実施の形態１に係るＰＬＣ３のＤ／Ａ変換装置５の演算部６の動作を説明する。図３２は、実施の形態１に係るＰＬＣのＤ／Ａ変換装置の演算部の動作を示すフローチャートである。
Next, the operation of the
Ｄ／Ａ変換装置５は、コンピュータ４上の波形データ列支援ツール４９からＣＰＵ装置１２を介して共有メモリ７の波形データ登録エリア７１に波形パターンＷＰが書き込まれるとともに、実行パターンテーブル７２及びデフォルト値の実行テーブル７３が書き込まれる。また、実行テーブル７３は、必要に応じて、ユーザによるコンピュータ４上のエンジニアリングツール４８の操作、あるいはエンジニアリングツール４８によって作成され、ＣＰＵ装置１２に書き込まれたラダープログラムの実行によって、書き換えられる。その後、ユーザによるコンピュータ４上のエンジニアリングツール４８の操作、あるいはエンジニアリングツール４８によって作成され、ＣＰＵ装置１２に書き込まれたラダープログラムの実行により、波形パターンＷＰの出力を行いたい各アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４がＤ／Ａ変換許可にされる。さらに、Ｄ／Ａ変換装置５の演算部６は、Ｄ／Ａ変換許可となったアナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４に対する、外部の機器２ａ，２ｂ，２ｃ，２ｄから入力される該当トリガ信号の立ち上がりエッジの検出、あるいはユーザによるコンピュータ４上のエンジニアリングツール４８の操作、あるいはエンジニアリングツール４８によって作成され、ＣＰＵ装置１２に書き込まれたラダープログラムの実行による波形パターンＷＰの出力開始要求を受け付けると、波形パターンＷＰの出力制御を開始する。
The D /
各アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４がＤ／Ａ変換許可になっている場合、カウンタ９が演算部６の内部制御クロックをカウントし、変換許可となっているアナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４毎にＤ／Ａ変換周期に達した時点で、演算部６に対して割込み信号が発行される。この割込み信号に割り当てられた割込みプログラムの動作概要を示したものが、図３２のフローチャートである。割込みプログラム内では、Ｄ／Ａ変換装置５の演算部６は、まず波形パターンＷＰを出力する波形出力が実行中であるか否かを判定する（ステップＳＴ１）。Ｄ／Ａ変換装置５の演算部６は、波形パターンＷＰを出力する波形出力が実行中でないと判定する（ステップＳＴ１：Ｎｏ）と、図３２に示すフローチャートを終了する。
When each analog output channel CH1, CH2, CH3, and CH4 is D / A conversion enabled, the
Ｄ／Ａ変換装置５の演算部６は、該当アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４の波形パターンＷＰの波形出力が実行中であると判定する（ステップＳＴ１：Ｙｅｓ）と、次に、波形パターンＷＰの出力停止要求を受け付けたか否かを判定する（ステップＳＴ２）。なお、Ｄ／Ａ変換装置５の演算部６は、外部の機器２ａ，２ｂ，２ｃ，２ｄから入力される該当トリガ信号の立ち下がりエッジの検出、あるいはユーザによるコンピュータ４上のエンジニアリングツール４８の操作、あるいはエンジニアリングツール４８によって作成され、ＣＰＵ装置１２に書き込まれたラダープログラムの実行によって、波形パターンＷＰの出力停止要求を受け付ける。
When the
Ｄ／Ａ変換装置５の演算部６は、該当アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４の波形パターンＷＰの出力停止要求を受け付けていないと判定する（ステップＳＴ２：Ｎｏ）と、次に、変更要求テーブル７５の該当アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４の値を参照する。Ｄ／Ａ変換装置５の演算部６は、変更要求がないか否か、即ち変更要求テーブル７５の要求内容を定める値ｄが「０」であるか否かを判定する（ステップＳＴ３）。Ｄ／Ａ変換装置５の演算部６は、変更要求がない、即ち変更要求テーブル７５の該当アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４の要求内容を定める値ｄが「０」であると判定する（ステップＳＴ３：Ｎｏ）と、ステップＳＴ９へ進む。
When the
また、Ｄ／Ａ変換装置５の演算部６は、該当アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４の波形パターンＷＰの出力停止要求を受け付けたと判定する（ステップＳＴ２：Ｙｅｓ）と、波形パターンＷＰの出力を停止（ステップＳＴ１７）させ、図３２に示すフローチャートを終了する。
When the
Ｄ／Ａ変換装置５の演算部６は、変更要求がある、即ち変更要求テーブル７５の該当アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４の要求内容を定める値ｄが「０」以外であると判定する（ステップＳＴ３：Ｙｅｓ）と、変更テーブル７４の該当アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４の設定内容を参照する（ステップＳＴ４）。Ｄ／Ａ変換装置５の演算部６は、次に、変更テーブル７４に設定された変更を行うタイミングが、変更要求時であるか否かを判定する（ステップＳＴ５）。Ｄ／Ａ変換装置５の演算部６は、変更タイミングが変更要求の受付時、即ち今回処理時であると判定（ステップＳＴ５：Ｙｅｓ）した場合、実行テーブル７３を要求された内容にて、ただちに変更（ステップＳＴ６）する。なお、このとき、Ｄ／Ａ変換装置５の演算部６は、オフセットアドレスの指定がある場合は、読出対象アドレスとして、相対アドレスに「オフセットアドレス」の値を設定し、オフセットアドレスの指定がない場合は相対アドレスの「０」を設定する。Ｄ／Ａ変換装置５の演算部６は、変更タイミングが波形パターンＷＰの出力完了時であると判定（ステップＳＴ５：Ｎｏ）した場合、変更テーブル７４に設定された変更内容を内蔵メモリ６１に退避してから、実行テーブル７３の変更予約フラグをＯＮ（ステップＳＴ７）しておく。Ｄ／Ａ変換装置５の演算部６は、その後、変更要求テーブル７５の該当アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４の値ｄを「０」に戻し（ステップＳＴ８）、ステップＳＴ９に進む。
The
Ｄ／Ａ変換装置５の演算部６は、該当アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４の実行テーブル７３に定められた波形パターンＷＰを、実行パターンテーブル７２を参照して波形データ登録エリア７１の読出対象アドレスからデジタル値を読み出す。Ｄ／Ａ変換装置５の演算部６は、読み出したデジタル値をＤ／Ａ変換部８に送信し、該当アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４に接続されている各機器２ａ，２ｂ，２ｃ，２ｄに対して、アナログ値の出力を行う（ステップＳＴ９）。各機器２ａ，２ｂ，２ｃ，２ｄは、Ｄ／Ａ変換部８により変化されたアナログ値を受信し、受信したアナログ値に応じて動作する。
The
Ｄ／Ａ変換装置５の演算部６は、次の波形出力周期に達したか否かを判定する（ステップＳＴ１０）。次の波形出力周期とは、即ち、読出対象アドレスを一つ後のアドレスに更新するまでの周期であり、実施の形態１において、波形出力周期は、ユーザによるコンピュータ４上のエンジニアリングツール４８の操作、あるいはエンジニアリングツール４８によって作成され、ＣＰＵ装置１２に書き込まれたラダープログラムの実行によって、予め波形出力パラメータ領域７０に設定される値であり、これはＤ／Ａ変換周期の倍数として設定されるものである。Ｄ／Ａ変換装置５の演算部６は、波形出力周期内における各Ｄ／Ａ変換周期では、同一のデジタル値を送信し続ける。Ｄ／Ａ変換装置５の演算部６は、図３２に示すプログラム内でＤ／Ａ変換周期をカウントし、次の波形出力周期に達していない、即ち、Ｄ／Ａ変換周期をカウントした値が予め設定されたＤ／Ａ変換周期の倍数に達していないと判定する（ステップＳＴ１０：Ｎｏ）と、図３２に示すフローチャートを終了する。
The
Ｄ／Ａ変換装置５の演算部６は、次の波形出力周期に達した、即ち、Ｄ／Ａ変換周期をカウントした値が、予め設定されたＤ／Ａ変換周期の倍数に達したと判定する（ステップＳＴ１０：Ｙｅｓ）と、次に、読出対象アドレスが波形パターンＷＰの最終アドレスに到達しているか否かを判定する（ステップＳＴ１１）。Ｄ／Ａ変換装置５の演算部６は、読出対象アドレスが波形パターンＷＰの最終アドレスに到達していないと判定する（ステップＳＴ１１：Ｎｏ）と、該当アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４の波形パターンＷＰのデジタル値の読出対象アドレスを一つ後のアドレスに更新して（ステップＳＴ１４）、図３２に示すフローチャートを終了する。
The
Ｄ／Ａ変換装置５の演算部６は、読出対象アドレスが波形パターンＷＰの最終アドレスに到達していると判定する（ステップＳＴ１１：Ｙｅｓ）と、次に、実行テーブル７３の変更予約フラグがＯＮしているか否かを判定（ステップＳＴ１２）する。Ｄ／Ａ変換装置５の演算部６は、実行テーブル７３の変更予約フラグがＯＮしていると判定（ステップＳＴ１２：Ｙｅｓ）した場合、内蔵メモリ６１に退避していた変更内容を用いて、実行テーブル７３の該当アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４の情報を書き変えて（ステップＳＴ１５）、図３２に示すフローチャートを終了する。
If the
Ｄ／Ａ変換装置５の演算部６は、実行テーブル７３の変更予約フラグがＯＮしていないと判定（ステップＳＴ１２：Ｎｏ）した場合、次に、繰り返し回数が最終回か否かを判定する（ステップＳＴ１３）。Ｄ／Ａ変換装置５の演算部６は、繰り返し回数が最終回であると判定（ステップＳＴ１３：Ｙｅｓ）した場合、波形出力を停止（ステップＳＴ１７）させ、図３２に示すフローチャートを終了する。Ｄ／Ａ変換装置５の演算部６は、繰り返し回数が最終回でないと判定（ステップＳＴ１３：Ｎｏ）した場合、該当アナログ出力チャンネルＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４の波形パターンＷＰのデジタル値の読出対象アドレスを一つ後のアドレスに更新して（ステップＳＴ１６）、図３２に示すフローチャートを終了する。
If the
実施の形態１に係るＤ／Ａ変換装置５によれば、共用メモリ７が波形パターンＷＰを記憶する波形データ登録エリア７１と波形パターンＷＰの情報を定める実行パターンテーブル７２と第一のアナログ出力チャンネルＣＨ１、第二のアナログ出力チャンネルＣＨ２、第三のアナログ出力チャンネルＣＨ３及び第四のアナログ出力チャンネルＣＨ４を介して機器２ａ，２ｂ，２ｃ，２ｄに出力する波形パターンＷＰに関する情報を定める実行テーブル７３とを備える。Ｄ／Ａ変換装置５は、実行テーブル７３が第一のアナログ出力チャンネルＣＨ１、第二のアナログ出力チャンネルＣＨ２、第三のアナログ出力チャンネルＣＨ３及び第四のアナログ出力チャンネルＣＨ４を介して機器２ａ，２ｂ，２ｃ，２ｄに出力する波形パターンＷＰを定める値ａを定めることにより、実行テーブル７３に定められた波形パターンＷＰを出力する際に、実行パターンテーブル７２を参照して、波形データ登録エリア７１から波形パターンＷＰを読み出すことができる。
According to the D /
また、Ｄ／Ａ変換装置５は、実行テーブル７３が第一のアナログ出力チャンネルＣＨ１、第二のアナログ出力チャンネルＣＨ２、第三のアナログ出力チャンネルＣＨ３及び第四のアナログ出力チャンネルＣＨ４を介して機器２ａ，２ｂ，２ｃ，２ｄに出力する波形パターンＷＰを定める値ａを定めることにより、第一のアナログ出力チャンネルＣＨ１、第二のアナログ出力チャンネルＣＨ２、第三のアナログ出力チャンネルＣＨ３及び第四のアナログ出力チャンネルＣＨ４を介して機器２ａ，２ｂ，２ｃ，２ｄに出力する波形パターンＷＰを実行テーブル７３により管理することとなる。その結果、Ｄ／Ａ変換装置５は、実行テーブル７３を変更することで、直ちに、第一のアナログ出力チャンネルＣＨ１、第二のアナログ出力チャンネルＣＨ２、第三のアナログ出力チャンネルＣＨ３及び第四のアナログ出力チャンネルＣＨ４を介して機器２ａ，２ｂ，２ｃ，２ｄに出力する波形パターンＷＰを変更することができ、波形パターンＷＰの出力中に波形パターンＷＰを変更することができる。
Further, in the D /
また、実施の形態１に係るＤ／Ａ変換装置５によれば、実行テーブル７３に定められた情報を変更する変更情報を定めた変更テーブル７４と、変更情報に変更する要否を定める変更要求テーブル７５とを備える。このために、Ｄ／Ａ変換装置５は、波形パターンＷＰの出力中に変更テーブル７４及び変更要求テーブル７５を生成することにより波形パターンＷＰを直ちに変更することができる。
Further, according to the D /
実施の形態１に係るＤ／Ａ変換装置５によれば、変更テーブル７４に定められた変更情報がオフセットアドレスである。その結果、Ｄ／Ａ変換装置５は、波形パターンＷＰの出力中に波形パターンＷＰを変更できることに加え、変更後の波形パターンＷＰを任意の相対アドレスのデジタル値から出力することができる。
According to the D /
実施の形態１に係るＤ／Ａ変換装置５によれば、変更テーブル７４に定められた変更情報が変更タイミングである。その結果、Ｄ／Ａ変換装置５は、波形パターンＷＰの出力中に波形パターンＷＰを変更できることに加え、変更タイミングを任意のタイミングにすることができる。
According to the D /
実施の形態１に係るＤ／Ａ変換装置５によれば、変更タイミングが、変更要求が定められたタイミングであるので、波形パターンＷＰの出力中に任意のタイミングで波形パターンＷＰを変更することができる。
According to the D /
実施の形態１に係るＤ／Ａ変換装置５によれば、変更タイミングが出力中の波形パターンＷＰの出力が完了したタイミングであるので、出力中の波形パターンＷＰを最後まで出力することができる。また、実施の形態１に係るＤ／Ａ変換装置５によれば、変更要求が定められたタイミングと波形パターンＷＰの出力が完了したタイミングとを変更タイミングとして選択可能であるので、多種多様な波形パターンＷＰの変更を行うことができる。
According to the D /
実施の形態１に係るＤ／Ａ変換装置５によれば、変更テーブル７４に定められた変更情報が変更後の波形パターンＷＰを繰り返し出力する回数を定めるので、変更後の波形パターンＷＰを必要な回数出力することができる。
According to the D /
実施の形態１に係るＤ／Ａ変換装置５によれば、出力周期毎に読出対象アドレスのデジタル値を出力し読出対象アドレスを更新する演算部６を備えるので、デジタル値を出力周期毎に連続して出力することができる。
According to the D /
実施の形態１に係るＤ／Ａ変換装置５によれば、演算部６が出力するデジタル値をアナログ値に変換するＤ／Ａ変換部８を備えるので、第一のアナログ出力チャンネルＣＨ１、第二のアナログ出力チャンネルＣＨ２、第三のアナログ出力チャンネルＣＨ３及び第四のアナログ出力チャンネルＣＨ４を介して機器２ａ，２ｂ，２ｃ，２ｄに連続して変化するアナログ値を出力することができ、第一のアナログ出力チャンネルＣＨ１、第二のアナログ出力チャンネルＣＨ２、第三のアナログ出力チャンネルＣＨ３及び第四のアナログ出力チャンネルＣＨ４を介して機器２ａ，２ｂ，２ｃ，２ｄの動作を滑らかにすることができる。
The D /
実施の形態１に係るＰＬＣ３によれば、前述したＤ／Ａ変換装置５を備えるので、実行テーブル７３を変更することで、直ちに、第一のアナログ出力チャンネルＣＨ１、第二のアナログ出力チャンネルＣＨ２、第三のアナログ出力チャンネルＣＨ３及び第四のアナログ出力チャンネルＣＨ４を介して機器２ａ，２ｂ，２ｃ，２ｄに出力する波形パターンＷＰを変更することができ、波形パターンＷＰの出力中に波形パターンＷＰを変更することができる。
According to the
以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。 The configuration described in the above embodiment shows an example of the contents of the present invention, and can be combined with another known technique, and can be combined with other configurations without departing from the gist of the present invention. It is also possible to omit or change the part.
１ 制御システム、２ａ，２ｂ，２ｃ，２ｄ 機器、３ ＰＬＣ（制御装置）、４ コンピュータ（送信装置）、５ デジタルアナログ変換装置（Ｄ／Ａ変換装置）、６ 演算部（出力部）、８ Ｄ／Ａ変換部（変換部）、１２ ＣＰＵ装置、７１ 波形データ登録エリア、７２ 実行パターンテーブル、７３ 実行テーブル、７４ 変更テーブル、７５ 変更要求テーブル、ＷＰ，ＷＰ１，ＷＰ２，ＷＰ３，ＷＰ４，ＷＰ５ 波形パターン。 1 control system, 2a, 2b, 2c, 2d equipment, 3 PLC (control device), 4 computer (transmission device), 5 digital-analog conversion device (D / A conversion device), 6 arithmetic unit (output unit), 8 D / A conversion unit (conversion unit), 12 CPU device, 71 waveform data registration area, 72 execution pattern table, 73 execution table, 74 change table, 75 change request table, WP, WP1, WP2, WP3, WP4, WP5 waveform pattern .
Claims (11)
複数のデジタル値により構成される波形パターンを記憶する波形データ登録エリアと、
前記波形データ登録エリア内の前記波形パターンの情報を定める実行パターンテーブルと、
前記機器に出力する前記波形パターンに関する情報を定める実行テーブルと、
前記実行テーブルに定められた前記波形パターンを、前記実行パターンテーブルを参照して前記波形データ登録エリアから読み出して、読み出した波形パターンを前記機器に出力する出力部と、
前記実行テーブルに定められた前記情報を変更する変更情報を定めた変更テーブルと、
前記実行テーブルに定められた前記情報を前記変更テーブルに定められた前記変更情報に変更する要否を定める変更要求テーブルと、
を備えることを特徴とするデジタルアナログ変換装置。 A digital-analog converter connected to one or more devices,
A waveform data registration area for storing a waveform pattern composed of a plurality of digital values;
An execution pattern table defining information of the waveform pattern in the waveform data registration area;
An execution table for determining information on the waveform pattern to be output to the device;
An output unit that reads the waveform pattern defined in the execution table from the waveform data registration area with reference to the execution pattern table, and outputs the read waveform pattern to the device;
A change table defining change information for changing the information defined in the execution table;
A change request table for determining whether or not to change the information set in the execution table to the change information set in the change table;
A digital-analog conversion device comprising:
前記デジタルアナログ変換装置と、前記波形パターンを前記デジタルアナログ変換装置に送信する送信装置と、の双方に接続したＣＰＵ装置と、
を備えることを特徴とする制御装置。 A digital-to-analog converter according to any one of claims 1 to 9 ,
A CPU device connected to both the digital-analog conversion device and a transmission device that transmits the waveform pattern to the digital-analog conversion device;
A control device comprising:
前記送信装置と、
を備えることを特徴とする制御システム。 A control device according to claim 1 0,
The transmitting device;
A control system comprising:
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