JP6172274B2 - マルチレベルインバータ - Google Patents
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Description
図1は、この発明によるマルチレベルインバータの第1実施形態である7レベルインバータの構成を示す回路図である。図1に示すように、7レベルインバータは、主回路100U、100Vおよび100Wと、制御信号発生装置200と、複数のフォトカプラPCと、安全装置300とを有する。
以上がブリッジ部120の構成である。
以上が本実施形態の詳細である。
図3は、この発明によるマルチレベルインバータの第2実施形態である5レベルインバータの構成を示すブロック図である。本実施形態では、主回路100Ua、100Va、100Waの構成が上記第1実施形態と異なる。主回路100Uaは、出力回路部110aおよびブリッジ部120aとを有する。出力回路部110aは、正電圧端子N1および負電圧端子N2間に直列に介挿されたスイッチング素子Q11、Q12、Q13、Q14を有する。ブリッジ部120aにおいて、逆阻止型スイッチング素子QR1およびQR2は上記第1実施形態のものと同様である。スイッチング素子Q15は、逆阻止型スイッチング素子QR1のコレクタおよび逆阻止型スイッチング素子QR2のエミッタの共通接続点と、スイッチング素子Q11およびQ12間のノードとの間に介挿されている。スイッチング素子Q16は、逆阻止型スイッチング素子QR1のコレクタおよび逆阻止型スイッチング素子QR2のエミッタの共通接続点と、スイッチング素子Q13およびQ14間のノードとの間に介挿されている。フライングキャパシタCf10は、スイッチング素子Q11およびQ12間のノードと、スイッチング素子Q13およびQ14間のノードとの間に介挿されている。この主回路100Uaは、正電圧端子N1に電圧+2E、負電圧端子N2に電圧−2Eが与えられている状態において、スイッチング素子Q11〜Q14、QR1、QR2のON/OFF切り換えが行われることにより、+2E、+E、0V、−E、−2Eの各電圧を出力端子Ouから出力することができる。以上が主回路100Uaの構成である。主回路100Va、100Waも主回路100Uaと同様である。
図4は、この発明によるマルチレベルインバータの第3実施形態である3レベルインバータの構成を示すブロック図である。本実施形態では、主回路100Ub、100Vb、100Wbの構成が上記第1実施形態と異なる。主回路100Ubは、出力回路部110bおよびブリッジ部120bとを有する。出力回路部110bは、正電圧端子N1および負電圧端子N2間に直列に介挿されたスイッチング素子Q21、Q22を有する。ブリッジ部120bにおいて、逆阻止型スイッチング素子QR1およびQR2は上記第1実施形態のものと同様である。逆阻止型スイッチング素子QR1のコレクタおよび逆阻止型スイッチング素子QR2のエミッタの共通接続点は、スイッチング素子Q21およびQ22間のノードに接続されている。この主回路100Ubは、正電圧端子N1に電圧+E、負電圧端子N2に電圧−Eが与えられている状態において、スイッチング素子Q21、Q22、QR1、QR2のON/OFF切り換えが行われることにより、+E、0V、−Eの各電圧を出力端子Ouから出力することができる。以上が主回路100Ubの構成である。主回路100Vb、100Wbも主回路100Ubと同様である。
Claims (4)
- 直流入力電圧が与えられる正電圧端子および負電圧端子間に介挿された出力回路部であって、前記正電圧端子と交流出力端子との間に直列接続された複数のスイッチング素子と、前記負電圧端子と前記交流出力端子との間に直列接続された複数のスイッチング素子とを有する出力回路部と、
前記正電圧端子および負電圧端子の各電圧の中間の電圧を発生する中性点にエミッタが接続された第1の逆阻止型スイッチング素子と、前記中性点にコレクタが接続され、前記第1の逆阻止型スイッチング素子のコレクタにエミッタが接続された第2の逆阻止型スイッチング素子とを含み、前記中性点と前記出力回路部の各スイッチング素子間のいずれかのノードとの間に前記第1の逆阻止型スイッチング素子および前記第2の逆阻止型スイッチング素子を含む電流経路を形成するブリッジ部と、
前記出力回路部および前記ブリッジ部の各スイッチング素子のON/OFFを切り換える制御信号を生成する制御信号発生手段と、
前記交流出力端子の出力電圧を遮断するための遮断指令が入力されたとき、前記制御信号の状態に拘わらず、前記出力回路部における前記正電圧端子に直接接続されたスイッチング素子と前記第2の逆阻止型スイッチング素子の組と、前記出力回路部における前記負電圧端子に直接接続されたスイッチング素子と前記第1の逆阻止型スイッチング素子の組の少なくとも一方を遮断する遮断手段と
を具備することを特徴とするマルチレベルインバータ。 - 前記遮断手段は、遮断指令が入力された場合に、前記遮断指令を前記制御信号発生手段に与え、その後、所定時間だけ遅れて、前記出力回路部における前記正電圧端子に直接接続されたスイッチング素子と前記第2の逆阻止型スイッチング素子の組と、前記出力回路部における前記負電圧端子に直接接続されたスイッチング素子と前記第1の逆阻止型スイッチング素子の組の少なくとも一方を遮断し、
前記遮断指令の与えられた制御信号発生手段は、所定の停止シーケンスに従い、前記出力回路部および前記ブリッジ部の各スイッチング素子を順次遮断することを特徴とする請求項1に記載のマルチレベルインバータ。 - 直流入力電圧が与えられる正電圧端子および負電圧端子間に直列に介挿された複数のスイッチング素子からなり、各スイッチング素子間の各ノードの中の1つのノードを交流出力端子とする出力回路部と、
前記正電圧端子および負電圧端子の各電圧の中間の電圧を発生する中性点にエミッタが接続された第1の逆阻止型スイッチング素子と、前記中性点にコレクタが接続され、前記第1の逆阻止型スイッチング素子のコレクタにエミッタが接続された第2の逆阻止型スイッチング素子とを含み、前記中性点と前記出力回路部の各スイッチング素子間のいずれかのノードとの間に前記第1の逆阻止型スイッチング素子および前記第2の逆阻止型スイッチング素子を含む電流経路を形成するブリッジ部と、
前記出力回路部および前記ブリッジ部の各スイッチング素子のON/OFFを切り換える制御信号を生成する制御信号発生手段と、
前記交流出力端子の出力電圧を遮断するための第1の遮断指令が入力されたとき、前記制御信号の状態に拘わらず、前記出力回路部における前記正電圧端子に直接接続されたスイッチング素子と前記第2の逆阻止型スイッチング素子の組を遮断し、前記交流出力端子の出力電圧を遮断するための第2の遮断指令が入力されたとき、前記制御信号の状態に拘わらず、前記出力回路部における前記負電圧端子に直接接続されたスイッチング素子と前記第1の逆阻止型スイッチング素子の組を遮断する遮断手段とを具備し、
前記遮断手段は、前記第1の遮断指令が入力された場合に、前記第1の遮断指令を前記制御信号発生手段に与え、その後、所定時間だけ遅れて、前記出力回路部における前記正電圧端子に直接接続されたスイッチング素子と前記第2の逆阻止型スイッチング素子の組を遮断し、前記第2の遮断指令が入力された場合に、前記第2の遮断指令を前記制御信号発生手段に与え、その後、所定時間だけ遅れて、前記出力回路部における前記負電圧端子に直接接続されたスイッチング素子と前記第1の逆阻止型スイッチング素子の組を遮断し、
前記第1または第2の遮断指令の少なくとも一方が与えられた制御信号発生手段は、所定の停止シーケンスに従い、前記出力回路部および前記ブリッジ部の各スイッチング素子を順次遮断することを特徴とするマルチレベルインバータ。 - 直流入力電圧が与えられる正電圧端子および負電圧端子間に直列に介挿された複数のスイッチング素子からなり、各スイッチング素子間の各ノードの中の1つのノードを交流出力端子とする出力回路部と、
前記正電圧端子および負電圧端子の各電圧の中間の電圧を発生する中性点にエミッタが接続された第1の逆阻止型スイッチング素子と、前記中性点にコレクタが接続され、前記第1の逆阻止型スイッチング素子のコレクタにエミッタが接続された第2の逆阻止型スイッチング素子とを含み、前記中性点と前記出力回路部の各スイッチング素子間のいずれかのノードとの間に前記第1の逆阻止型スイッチング素子および前記第2の逆阻止型スイッチング素子を含む電流経路を形成するブリッジ部と、
前記出力回路部および前記ブリッジ部の各スイッチング素子のON/OFFを切り換える制御信号を生成する制御信号発生手段と、
前記交流出力端子の出力電圧を遮断するための遮断指令が入力されたとき、前記制御信号の状態に拘わらず、前記出力回路部における前記正電圧端子に直接接続されたスイッチング素子と前記第2の逆阻止型スイッチング素子の組と、前記出力回路部における前記負電圧端子に直接接続されたスイッチング素子と前記第1の逆阻止型スイッチング素子の組の少なくとも一方を遮断する遮断手段とを具備し、
前記遮断手段は、遮断指令が入力された場合に、前記遮断指令を前記制御信号発生手段に与え、その後、所定時間だけ遅れて、前記出力回路部における前記正電圧端子に直接接続されたスイッチング素子と前記第2の逆阻止型スイッチング素子の組と、前記出力回路部における前記負電圧端子に直接接続されたスイッチング素子と前記第1の逆阻止型スイッチング素子の組の少なくとも一方を遮断し、
前記遮断指令の与えられた制御信号発生手段は、所定の停止シーケンスに従い、前記出力回路部および前記ブリッジ部の各スイッチング素子を順次遮断することを特徴とするマルチレベルインバータ。
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