JP6170363B2 - 制御装置、コンピュータシステム、制御方法、及びプログラム - Google Patents
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Description
{0x0100003c,0x0100007c,0x010000bc,0x010000fc,0x0100013c,0x0100017c,0x010001bc,0x010001fc,・・・,0x01001d3c,0x01001d7c,0x01001dbc,0x01001dfc}
が書き込みの対象アドレスであった時に、その書き込みの終了後、AutoPageCloseが行われる。
{0x0100e03c,0x0100e07c,0x0100e0bc,0x0100e0fc}
が読み出しの対象アドレスであった時に、その読み出しの終了後、AutoPageCloseが行われる。
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア(プログラム)を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ(またはCPUやMPU等)がプログラムを読み出して実行する処理である。
Claims (8)
- メモリへのアクセスを制御する制御装置であって、
前記メモリへの処理装置によるアクセスパターンに応じて定まる、ページクローズのためのアドレスを取得する取得手段と、
前記取得手段により取得されたアドレスに対する前記処理装置によるアクセスの終了後にページクローズが行われるように前記メモリへのアクセスを制御する制御手段と、
を有し、
複数の前記アクセスパターンのそれぞれに対して、前記制御手段による制御により、ページオープンからページクローズまでに前記メモリにおける異なる形状の領域へのアクセスが行われる、
ことを特徴とする制御装置。 - 前記取得手段により取得されたアドレスと、前記処理装置から取得したアクセス要求に含まれるアクセス対象アドレスとが一致するか判定する判定手段を有し、
前記制御手段は、前記判定手段により、前記取得手段により取得されたアドレスと前記アクセス対象アドレスとが一致すると判定された場合、当該アクセス対象アドレスへのアクセスの後にページクローズが行われるように制御する、
ことを特徴とする請求項1に記載の制御装置。 - 前記ページクローズのためのアドレスは、前記アクセスパターンと、前記メモリにおけるページの構成とに基づいて定められる、
ことを特徴とする請求項1又は2に記載の制御装置。 - 前記ページクローズのためのアドレスは、前記アクセスパターンに従って前記処理装置によって順次アクセスされる第1アドレスと第2アドレスとの間にページの切替えが発生する場合における前記第1アドレスである、
ことを特徴とする請求項1から3のいずれか1項に記載の制御装置。 - 前記制御装置に接続される複数の処理装置のそれぞれのアクセスパターンに応じた、ページクローズのためのアドレスを保持する保持手段を有し、
前記取得手段は、前記処理装置から取得したメモリアクセス要求に含まれる前記処理装置の識別情報に基づいて、前記ページクローズのためのアドレスを特定し、当該特定されたアドレスと当該メモリアクセス要求に含まれるアクセス対象アドレスとに基づいて、ページクローズの実行を制御する、
ことを特徴とする請求項1から3のいずれか1項に記載の制御装置。 - 請求項1から5のいずれか1項に記載の制御装置と、前記メモリとを有することを特徴とするコンピュータシステム。
- メモリへのアクセスを制御する制御装置の制御方法であって、
前記メモリへの処理装置によるアクセスパターンに応じて定まる、ページクローズのためのアドレスを取得する取得工程と、
前記取得工程により取得されたアドレスに対する前記処理装置によるアクセスの終了後にページクローズが行われるように前記メモリへのアクセスを制御する制御工程と、
を有し、
複数の前記アクセスパターンのそれぞれに対して、前記制御工程による制御により、ページオープンからページクローズまでに前記メモリにおける異なる形状の領域へのアクセスが行われる、
ことを特徴とする制御方法。 - コンピュータを請求項1から5のいずれか1項に記載の制御装置が備える各手段として動作させるためのプログラム。
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JP2004013618A (ja) * | 2002-06-07 | 2004-01-15 | Renesas Technology Corp | 同期型半導体記憶装置のアクセス制御装置 |
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