JP2000331476A - ページ一致制御回路およびページ一致制御方法 - Google Patents
ページ一致制御回路およびページ一致制御方法Info
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- JP2000331476A JP2000331476A JP11140466A JP14046699A JP2000331476A JP 2000331476 A JP2000331476 A JP 2000331476A JP 11140466 A JP11140466 A JP 11140466A JP 14046699 A JP14046699 A JP 14046699A JP 2000331476 A JP2000331476 A JP 2000331476A
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Abstract
(57)【要約】
【課題】 ＤＲＡＭの動作期間を短縮することにより、
システムの性能を向上させる。 【解決手段】 ページ一致検出回路３１，３２，３３
は、アドレス保持回路２のワード１とワード２，３，４
と各々のアドレスの上位ビット側の比較を行い、ページ
一致を検出したときページ一致信号を出力する。優先順
位変更回路６は、ページ一致信号を監視して、ページ一
致信号に対応するワードが連続して選択されるように優
先順位変更信号を出力する。コマンドリソース選択回路
４は、優先順位変更信号を受け取り、コマンド保持回路
１から出力されるコマンドの順位を変更して出力する。
アドレスリソース選択回路５は、優先順位変更信号を受
け取り、アドレス保持回路２から出力されるアドレスの
順位を変更して出力する。
システムの性能を向上させる。 【解決手段】 ページ一致検出回路３１，３２，３３
は、アドレス保持回路２のワード１とワード２，３，４
と各々のアドレスの上位ビット側の比較を行い、ページ
一致を検出したときページ一致信号を出力する。優先順
位変更回路６は、ページ一致信号を監視して、ページ一
致信号に対応するワードが連続して選択されるように優
先順位変更信号を出力する。コマンドリソース選択回路
４は、優先順位変更信号を受け取り、コマンド保持回路
１から出力されるコマンドの順位を変更して出力する。
アドレスリソース選択回路５は、優先順位変更信号を受
け取り、アドレス保持回路２から出力されるアドレスの
順位を変更して出力する。
Description
【０００１】
【発明の属する技術分野】本発明はページ一致制御回路
およびページ一致制御方法に関し、特に、ＤＲＡＭ（Dy
namic Random Access Memory）の動作制御を行うページ
一致制御回路およびページ一致制御方法に関する。
およびページ一致制御方法に関し、特に、ＤＲＡＭ（Dy
namic Random Access Memory）の動作制御を行うページ
一致制御回路およびページ一致制御方法に関する。
【０００２】
【従来の技術】従来のページ一致制御回路は、ワード１
とワード２のアドレスを比較していたため、ページヒッ
トしていればワード１とワード２を連続して出力してい
た。ワード２のほかのワードがページヒットしていたと
しても連続していなければ保持された順番に出力してい
た。
とワード２のアドレスを比較していたため、ページヒッ
トしていればワード１とワード２を連続して出力してい
た。ワード２のほかのワードがページヒットしていたと
しても連続していなければ保持された順番に出力してい
た。
【０００３】例としてワード１とワード３がページ一致
していたと仮定した場合、従来技術によるＲＡＳ（Row
Address Strobe）/ＣＡＳ（Column Address Strobe）／
ＲＡＭ＿ＡＤＲ（Random Access Memory_Address）／Ｄ
ＡＴＡのタイミングを図２（ｂ）に示している。
していたと仮定した場合、従来技術によるＲＡＳ（Row
Address Strobe）/ＣＡＳ（Column Address Strobe）／
ＲＡＭ＿ＡＤＲ（Random Access Memory_Address）／Ｄ
ＡＴＡのタイミングを図２（ｂ）に示している。
【０００４】ＲＡＳ/ＣＡＳ/ＲＡＭ_ＡＤＲはワード１
（Ｔ１でＲＡＳ１０１，Ｔ３でＣＡＳ１０２，Ｔ１から
Ｔ３でＲＡＭ＿ＡＤＲ１０４）からワード２（Ｔ９でＲ
ＡＳ１１１，Ｔ１１でＣＡＳ１１２，Ｔ９からＴ１１で
ＲＡＭ＿ＡＤＲ１１４），ワード３（Ｔ１７でＲＡＳ１
２１，Ｔ１９でＣＡＳ１２２，Ｔ１７からＴ１９でＲＡ
Ｍ＿ＡＤＲ１２４）．ワード４（Ｔ２５でＲＡＳ１３
１，Ｔ２７でＣＡＳ１３２，Ｔ２５からＴ２７でＲＡＭ
＿ＡＤＲ１３４）と出力される。
（Ｔ１でＲＡＳ１０１，Ｔ３でＣＡＳ１０２，Ｔ１から
Ｔ３でＲＡＭ＿ＡＤＲ１０４）からワード２（Ｔ９でＲ
ＡＳ１１１，Ｔ１１でＣＡＳ１１２，Ｔ９からＴ１１で
ＲＡＭ＿ＡＤＲ１１４），ワード３（Ｔ１７でＲＡＳ１
２１，Ｔ１９でＣＡＳ１２２，Ｔ１７からＴ１９でＲＡ
Ｍ＿ＡＤＲ１２４）．ワード４（Ｔ２５でＲＡＳ１３
１，Ｔ２７でＣＡＳ１３２，Ｔ２５からＴ２７でＲＡＭ
＿ＡＤＲ１３４）と出力される。
【０００５】これらのタイミングでＴ５からＴ８でワー
ド１のＤＡＴＡ１０３が，Ｔ１３からＴ１６でワード２
のＤＡＴＡ１１３が，Ｔ２１からＴ２４でワード３のＤ
ＡＴＡ１２３が，Ｔ２９からＴ３２でワード４のＤＡＴ
Ａ１３３がＳＤＲＡＭ（Synchronous Dynamic Random A
ccess Memory）から出力される。
ド１のＤＡＴＡ１０３が，Ｔ１３からＴ１６でワード２
のＤＡＴＡ１１３が，Ｔ２１からＴ２４でワード３のＤ
ＡＴＡ１２３が，Ｔ２９からＴ３２でワード４のＤＡＴ
Ａ１３３がＳＤＲＡＭ（Synchronous Dynamic Random A
ccess Memory）から出力される。
【０００６】
【発明が解決しようとする課題】上述した従来のページ
一致制御回路では、ワード１とのページ一致が連続して
いれば性能が上がるが、ページ一致が有っても連続して
いなければ性能が上がらなかった。このことがシステム
性能を低下させる要因となるという問題点があった。
一致制御回路では、ワード１とのページ一致が連続して
いれば性能が上がるが、ページ一致が有っても連続して
いなければ性能が上がらなかった。このことがシステム
性能を低下させる要因となるという問題点があった。
【０００７】本発明の目的は、ＤＲＡＭの動作期間を短
縮することにより、システムの性能を向上させるページ
一致制御回路およびページ一致制御方法を提供すること
にある。
縮することにより、システムの性能を向上させるページ
一致制御回路およびページ一致制御方法を提供すること
にある。
【０００８】
【課題を解決するための手段】本発明のページ一致制御
回路は、ＤＲＡＭの動作制御を行うページ一致制御回路
において、保存されている複数のワードのアドレスの上
位ビットを比較して一致した時ページ一致信号を出力す
るページ一致検出回路と、前記ページ一致信号を監視し
て前記ページ一致信号に対応するワードが連続して選択
されるように優先順位変更信号を出力する優先順位変更
回路とを備えたことを特徴とする。
回路は、ＤＲＡＭの動作制御を行うページ一致制御回路
において、保存されている複数のワードのアドレスの上
位ビットを比較して一致した時ページ一致信号を出力す
るページ一致検出回路と、前記ページ一致信号を監視し
て前記ページ一致信号に対応するワードが連続して選択
されるように優先順位変更信号を出力する優先順位変更
回路とを備えたことを特徴とする。
【０００９】本発明のページ一致制御回路は、ＤＲＡＭ
の動作制御を行うページ一致制御回路において、コマン
ドをｎワード保存するコマンド保持回路と、アドレスを
ｎワード保存するアドレス保持回路と、前記アドレス保
持回路に保存されている第１のワードの上位ビットと第
２〜第ｎのワードの上位ビットとをそれぞれ比較して一
致した時ページ一致信号を出力するページ一致検出回路
と、前記ページ一致信号を監視して前記ページ一致信号
に対応するワードが連続して選択されるように優先順位
変更信号を出力する優先順位変更回路と、前記優先順位
変更信号を受け取り前記コマンド保持回路から出力され
る前記コマンドの順位を変更して出力するコマンドリソ
ース選択回路と、前記優先順位変更信号を受け取り前記
アドレス保持回路から出力される前記アドレスの順位を
変更して出力するアドレスリソース選択回路とを備えた
ことを特徴としてもよい。
の動作制御を行うページ一致制御回路において、コマン
ドをｎワード保存するコマンド保持回路と、アドレスを
ｎワード保存するアドレス保持回路と、前記アドレス保
持回路に保存されている第１のワードの上位ビットと第
２〜第ｎのワードの上位ビットとをそれぞれ比較して一
致した時ページ一致信号を出力するページ一致検出回路
と、前記ページ一致信号を監視して前記ページ一致信号
に対応するワードが連続して選択されるように優先順位
変更信号を出力する優先順位変更回路と、前記優先順位
変更信号を受け取り前記コマンド保持回路から出力され
る前記コマンドの順位を変更して出力するコマンドリソ
ース選択回路と、前記優先順位変更信号を受け取り前記
アドレス保持回路から出力される前記アドレスの順位を
変更して出力するアドレスリソース選択回路とを備えた
ことを特徴としてもよい。
【００１０】本発明のページ一致制御回路は、前記ＤＲ
ＡＭはＳＤＲＡＭであることを特徴としてもよい。
ＡＭはＳＤＲＡＭであることを特徴としてもよい。
【００１１】本発明のページ一致制御方法は、ＤＲＡＭ
の動作制御を行うページ一致制御方法において、保存さ
れている複数のワードのアドレスの上位ビットを比較し
て一致した時ページ一致信号を出力し、前記ページ一致
信号を監視して前記ページ一致信号に対応するワードが
連続して選択されるように優先順位変更信号を出力する
ことを特徴とする。
の動作制御を行うページ一致制御方法において、保存さ
れている複数のワードのアドレスの上位ビットを比較し
て一致した時ページ一致信号を出力し、前記ページ一致
信号を監視して前記ページ一致信号に対応するワードが
連続して選択されるように優先順位変更信号を出力する
ことを特徴とする。
【００１２】本発明のページ一致制御方法は、ＤＲＡＭ
の動作制御を行うページ一致制御方法において、コマン
ドとアドレスとをｎワード保存し、保存されている第１
のワードの上位ビットと第２〜第ｎのワードの上位ビッ
トとをそれぞれ比較して一致した時ページ一致信号を出
力し、前記ページ一致信号を監視して前記ページ一致信
号に対応するワードが連続して選択されるように優先順
位変更信号を出力し、前記優先順位変更信号を受け取り
前記コマンドの順位と前記アドレスの順位とをそれぞれ
変更して出力することを特徴としてもよい。
の動作制御を行うページ一致制御方法において、コマン
ドとアドレスとをｎワード保存し、保存されている第１
のワードの上位ビットと第２〜第ｎのワードの上位ビッ
トとをそれぞれ比較して一致した時ページ一致信号を出
力し、前記ページ一致信号を監視して前記ページ一致信
号に対応するワードが連続して選択されるように優先順
位変更信号を出力し、前記優先順位変更信号を受け取り
前記コマンドの順位と前記アドレスの順位とをそれぞれ
変更して出力することを特徴としてもよい。
【００１３】本発明のページ一致制御方法は、前記ＤＲ
ＡＭはＳＤＲＡＭであることを特徴としてもよい。
ＡＭはＳＤＲＡＭであることを特徴としてもよい。
【００１４】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。図１は、本発明の実施の形態の構
成を示すブロック図である。
を参照して説明する。図１は、本発明の実施の形態の構
成を示すブロック図である。
【００１５】図１を参照すると、本発明の実施の形態
は、コマンドをｎワード（本実施の形態ではｎ＝４）保
存可能なコマンド保持回路１と、アドレスをｎワード
（本実施の形態ではｎ＝４）保存可能なアドレス保持回
路２と、ページ一致検出回路３１と、ページ一致検出回
路３２と、ページ一致検出回路３３と、コマンドリソー
ス選択回路４と、アドレスリソース選択回路５と、優先
順位変更回路６とから構成される。
は、コマンドをｎワード（本実施の形態ではｎ＝４）保
存可能なコマンド保持回路１と、アドレスをｎワード
（本実施の形態ではｎ＝４）保存可能なアドレス保持回
路２と、ページ一致検出回路３１と、ページ一致検出回
路３２と、ページ一致検出回路３３と、コマンドリソー
ス選択回路４と、アドレスリソース選択回路５と、優先
順位変更回路６とから構成される。
【００１６】コマンド保持回路１は、トランザクション
の一部のコマンドを一時的に保存する。同様に、アドレ
ス保持回路２も、トランザクションの一部であるアドレ
スをコマンド保持回路１と対応するワードに一時的に保
存する。
の一部のコマンドを一時的に保存する。同様に、アドレ
ス保持回路２も、トランザクションの一部であるアドレ
スをコマンド保持回路１と対応するワードに一時的に保
存する。
【００１７】ページ一致検出回路３１は、アドレス保持
回路２のワード１とワード２のアドレスの上位ビットを
比較し、一致した時ページ一致信号を出力する。ページ
一致検出回路３２は、アドレス保持回路２のワード１と
ワード３のアドレスの上位ビットを比較し、一致した時
ページ一致信号を出力する。ページ一致検出回路３３
は、アドレス保持回路２のワード１とワード４のアドレ
スの上位ビットを比較し、一致した時ページ一致信号を
出力する。
回路２のワード１とワード２のアドレスの上位ビットを
比較し、一致した時ページ一致信号を出力する。ページ
一致検出回路３２は、アドレス保持回路２のワード１と
ワード３のアドレスの上位ビットを比較し、一致した時
ページ一致信号を出力する。ページ一致検出回路３３
は、アドレス保持回路２のワード１とワード４のアドレ
スの上位ビットを比較し、一致した時ページ一致信号を
出力する。
【００１８】優先順位変更回路６は、ページ一致検出回
路３１，３２，３３からのページ一致信号を監視し、ペ
ージ一致信号に対応するワードがワード１と連続して選
択されるように優先順位変更信号を出力する。
路３１，３２，３３からのページ一致信号を監視し、ペ
ージ一致信号に対応するワードがワード１と連続して選
択されるように優先順位変更信号を出力する。
【００１９】コマンドリソース選択回路４は、優先順位
変更回路６からの優先順位変更信号を受け取り、コマン
ド保持回路１から出力されるコマンドの順位を変更して
出力する。
変更回路６からの優先順位変更信号を受け取り、コマン
ド保持回路１から出力されるコマンドの順位を変更して
出力する。
【００２０】同様に、アドレスリソース選択回路５は、
優先順位変更回路６からの優先順位変更信号を受け取
り、アドレス保持回路２から出力されるアドレスの順位
を変更して出力する。
優先順位変更回路６からの優先順位変更信号を受け取
り、アドレス保持回路２から出力されるアドレスの順位
を変更して出力する。
【００２１】次に、動作について説明する。図２（ａ）
は、ＲＡＳ/ＣＡＳ／ＲＡＭ＿ＡＤＲ／ＤＡＴＡのタイ
ミングを示す図である。
は、ＲＡＳ/ＣＡＳ／ＲＡＭ＿ＡＤＲ／ＤＡＴＡのタイ
ミングを示す図である。
【００２２】コマンド信号を受け取ったコマンド保持回
路１は、ワード１にコマンドを保存する。それと同時に
アドレス信号を受け取ったアドレス保持回路２は、ワー
ド１にアドレスを保存する。コマンド保持回路１とアド
レス保持回路２の各ワードは相互に対応している。
路１は、ワード１にコマンドを保存する。それと同時に
アドレス信号を受け取ったアドレス保持回路２は、ワー
ド１にアドレスを保存する。コマンド保持回路１とアド
レス保持回路２の各ワードは相互に対応している。
【００２３】ここで、ワード１にはアドレス”００００
００００ｈ”へのリード・コマンド，ワード２にはアド
レス”０００１００００ｈ”へのリード・コマンド，ワ
ード３には”００００００２０ｈ” へのリード・コマ
ンド，ワード４にはアドレス”０００４００００ｈ”へ
のリード・コマンドが保持されたと仮定する。
００００ｈ”へのリード・コマンド，ワード２にはアド
レス”０００１００００ｈ”へのリード・コマンド，ワ
ード３には”００００００２０ｈ” へのリード・コマ
ンド，ワード４にはアドレス”０００４００００ｈ”へ
のリード・コマンドが保持されたと仮定する。
【００２４】ページ一致検出回路３１はアドレス保持回
路２に保持されているワード１とワード２のアドレスの
上位ビット側を比較する。同様に、ページ一致検出回路
３２はワード１とワード３のアドレスの上位ビット側
を、ページ一致検出回路３３はワード１とワード４のア
ドレスの上位ビット側を各々比較する。
路２に保持されているワード１とワード２のアドレスの
上位ビット側を比較する。同様に、ページ一致検出回路
３２はワード１とワード３のアドレスの上位ビット側
を、ページ一致検出回路３３はワード１とワード４のア
ドレスの上位ビット側を各々比較する。
【００２５】ここではワード１とワード３のアドレスの
上位ビット側を比較した結果、ページ一致検出回路３２
は、ワード１及びワード３の双方とも”００００ｈ”で
ありページ一致を検出したため”１”をアサートする。
上位ビット側を比較した結果、ページ一致検出回路３２
は、ワード１及びワード３の双方とも”００００ｈ”で
ありページ一致を検出したため”１”をアサートする。
【００２６】各ページ一致検出回路の”１”アサートを
監視している優先順位変更回路６は、ページ一致検出回
路３２の”１”アサートを認識すると、コマンド保持回
路１のワード１→ワード３と選択されるようにコマンド
リソース選択回路４へ選択信号を出力する。同時に、ア
ドレス保持回路２のワード１→ワード３と選択されるよ
うにアドレスリソース選択回路５へ選択信号を出力す
る。
監視している優先順位変更回路６は、ページ一致検出回
路３２の”１”アサートを認識すると、コマンド保持回
路１のワード１→ワード３と選択されるようにコマンド
リソース選択回路４へ選択信号を出力する。同時に、ア
ドレス保持回路２のワード１→ワード３と選択されるよ
うにアドレスリソース選択回路５へ選択信号を出力す
る。
【００２７】ここで、コマンド保持回路１では、ワード
２に保持されていたコマンドはワード１へ、ワード４に
保持されていたコマンドはワード２へシフトされると同
時に、アドレス保持回路２では、ワード２に保持されて
いたアドレスはワード１へ、ワード４に保持されていた
アドレスはワード２へシフトされる。
２に保持されていたコマンドはワード１へ、ワード４に
保持されていたコマンドはワード２へシフトされると同
時に、アドレス保持回路２では、ワード２に保持されて
いたアドレスはワード１へ、ワード４に保持されていた
アドレスはワード２へシフトされる。
【００２８】コマンドリソース選択回路４とアドレスリ
ソース選択回路５とから出力されるＲＡＳ/ＣＡＳ／Ｒ
ＡＭ＿ＡＤＲ／ＤＡＴＡのタイミングを図２（ａ）によ
り説明する。
ソース選択回路５とから出力されるＲＡＳ/ＣＡＳ／Ｒ
ＡＭ＿ＡＤＲ／ＤＡＴＡのタイミングを図２（ａ）によ
り説明する。
【００２９】コマンドリソース選択回路４とアドレスリ
ソース選択回路５とからは、ワード１としてＴ１でＲＡ
Ｓ１０１，Ｔ３でＣＡＳ１０２，Ｔ１からＴ３まてＲＡ
Ｍ＿ＡＤＲ１０４が出力される。前述より次にワード３
が出力されるため、Ｔ７でＣＡＳ１２２，Ｔ５からＴ７
までＲＡＭ＿ＡＤＲ１２４が出力される。これらのＲＡ
Ｓ/ＣＡＳ／ＲＡＭ＿ＡＤＲより、ワード１としてＴ５
からＴ８までＤＡＴＡ１０３が、次に連続してワード３
としてＴ９からＴ１２までＤＡＴＡ１２３がＳＤＲＡＭ
より出力される。但し、ワード３のＲＡＳ１２１はペー
ジヒットしているためにＳＤＲＡＭの制御上出力されな
い。
ソース選択回路５とからは、ワード１としてＴ１でＲＡ
Ｓ１０１，Ｔ３でＣＡＳ１０２，Ｔ１からＴ３まてＲＡ
Ｍ＿ＡＤＲ１０４が出力される。前述より次にワード３
が出力されるため、Ｔ７でＣＡＳ１２２，Ｔ５からＴ７
までＲＡＭ＿ＡＤＲ１２４が出力される。これらのＲＡ
Ｓ/ＣＡＳ／ＲＡＭ＿ＡＤＲより、ワード１としてＴ５
からＴ８までＤＡＴＡ１０３が、次に連続してワード３
としてＴ９からＴ１２までＤＡＴＡ１２３がＳＤＲＡＭ
より出力される。但し、ワード３のＲＡＳ１２１はペー
ジヒットしているためにＳＤＲＡＭの制御上出力されな
い。
【００３０】以降は、ワード２としてＴ１３でＲＡＳ１
１１，Ｔ１５でＣＡＳ１１２，Ｔ１３からＴ１５でＲＡ
Ｍ＿ＡＤＲ１１４が出力され、最後にワード４としてＴ
２１でＲＡＳ１３１，Ｔ２３でＣＡＳ１３２，Ｔ２１か
らＴ２３でＲＡＭ＿ＡＤＲ１３４が出力される。これら
のタイミングにより、ワード２としてＴ１７からＴ２０
までＤＡＴＡ１１３が、ワード４としてＴ２５からＴ２
８までＤＡＴＡ１３３がＳＤＲＡＭより出力される。
１１，Ｔ１５でＣＡＳ１１２，Ｔ１３からＴ１５でＲＡ
Ｍ＿ＡＤＲ１１４が出力され、最後にワード４としてＴ
２１でＲＡＳ１３１，Ｔ２３でＣＡＳ１３２，Ｔ２１か
らＴ２３でＲＡＭ＿ＡＤＲ１３４が出力される。これら
のタイミングにより、ワード２としてＴ１７からＴ２０
までＤＡＴＡ１１３が、ワード４としてＴ２５からＴ２
８までＤＡＴＡ１３３がＳＤＲＡＭより出力される。
【００３１】以上の動作により、図２（ａ）の矢印の時
間分だけ従来技術と比較して性能が向上する。
間分だけ従来技術と比較して性能が向上する。
【００３２】
【発明の効果】以上説明したように、本発明は、保持さ
れているアドレスを比較しページ一致したアドレスが有
れば出力の優先順位を変更し、一致したアドレスを続け
て出力することで、ＤＲＡＭの動作期間を短縮可能であ
り、システムの性能向上が図れるという効果がある。
れているアドレスを比較しページ一致したアドレスが有
れば出力の優先順位を変更し、一致したアドレスを続け
て出力することで、ＤＲＡＭの動作期間を短縮可能であ
り、システムの性能向上が図れるという効果がある。
【図１】本発明の実施の形態の構成を示すブロック図で
ある。
ある。
【図２】図２（ａ）は、本発明の実施の形態のＲＡＳ/
ＣＡＳ／ＲＡＭ＿ＡＤＲ／ＤＡＴＡのタイミングを示す
図であり、図２（ｂ）は、従来のＲＡＳ/ＣＡＳ／ＲＡ
Ｍ＿ＡＤＲ／ＤＡＴＡのタイミングを示す図である。
ＣＡＳ／ＲＡＭ＿ＡＤＲ／ＤＡＴＡのタイミングを示す
図であり、図２（ｂ）は、従来のＲＡＳ/ＣＡＳ／ＲＡ
Ｍ＿ＡＤＲ／ＤＡＴＡのタイミングを示す図である。
１ コマンド保持回路 ２ アドレス保持回路 ４ コマンドリソース選択回路 ５ アドレスリソース選択回路 ６ 優先順位変更回路 ３１ ページ一致検出回路 ３２ ページ一致検出回路 ３３ ページ一致検出回路
Claims (6)
- 【請求項１】 ＤＲＡＭの動作制御を行うページ一致制
御回路において、保存されている複数のワードのアドレ
スの上位ビットを比較して一致した時ページ一致信号を
出力するページ一致検出回路と、前記ページ一致信号を
監視して前記ページ一致信号に対応するワードが連続し
て選択されるように優先順位変更信号を出力する優先順
位変更回路とを備えたことを特徴とするページ一致制御
回路。 - 【請求項２】 ＤＲＡＭの動作制御を行うページ一致制
御回路において、コマンドをｎワード保存するコマンド
保持回路と、アドレスをｎワード保存するアドレス保持
回路と、前記アドレス保持回路に保存されている第１の
ワードの上位ビットと第２〜第ｎのワードの上位ビット
とをそれぞれ比較して一致した時ページ一致信号を出力
するページ一致検出回路と、前記ページ一致信号を監視
して前記ページ一致信号に対応するワードが連続して選
択されるように優先順位変更信号を出力する優先順位変
更回路と、前記優先順位変更信号を受け取り前記コマン
ド保持回路から出力される前記コマンドの順位を変更し
て出力するコマンドリソース選択回路と、前記優先順位
変更信号を受け取り前記アドレス保持回路から出力され
る前記アドレスの順位を変更して出力するアドレスリソ
ース選択回路とを備えたことを特徴とするページ一致制
御回路。 - 【請求項３】 前記ＤＲＡＭはＳＤＲＡＭであることを
特徴とする請求項１または２記載のページ一致制御回
路。 - 【請求項４】 ＤＲＡＭの動作制御を行うページ一致制
御方法において、保存されている複数のワードのアドレ
スの上位ビットを比較して一致した時ページ一致信号を
出力し、前記ページ一致信号を監視して前記ページ一致
信号に対応するワードが連続して選択されるように優先
順位変更信号を出力することを特徴とするページ一致制
御方法。 - 【請求項５】 ＤＲＡＭの動作制御を行うページ一致制
御方法において、コマンドとアドレスとをｎワード保存
し、保存されている第１のワードの上位ビットと第２〜
第ｎのワードの上位ビットとをそれぞれ比較して一致し
た時ページ一致信号を出力し、前記ページ一致信号を監
視して前記ページ一致信号に対応するワードが連続して
選択されるように優先順位変更信号を出力し、前記優先
順位変更信号を受け取り前記コマンドの順位と前記アド
レスの順位とをそれぞれ変更して出力することを特徴と
するページ一致制御方法。 - 【請求項６】 前記ＤＲＡＭはＳＤＲＡＭであることを
特徴とする請求項４または５記載のページ一致制御方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11140466A JP2000331476A (ja) | 1999-05-20 | 1999-05-20 | ページ一致制御回路およびページ一致制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11140466A JP2000331476A (ja) | 1999-05-20 | 1999-05-20 | ページ一致制御回路およびページ一致制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000331476A true JP2000331476A (ja) | 2000-11-30 |
Family
ID=15269262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11140466A Pending JP2000331476A (ja) | 1999-05-20 | 1999-05-20 | ページ一致制御回路およびページ一致制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000331476A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009015832A (ja) * | 2007-06-07 | 2009-01-22 | Renesas Technology Corp | アクセス間調停回路、半導体装置およびアクセス間調停方法 |
| US9760508B2 (en) | 2013-07-17 | 2017-09-12 | Canon Kabushiki Kaisha | Control apparatus, computer system, control method and storage medium |
-
1999
- 1999-05-20 JP JP11140466A patent/JP2000331476A/ja active Pending
Cited By (2)
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