JP2000331476A - ページ一致制御回路およびページ一致制御方法 - Google Patents
ページ一致制御回路およびページ一致制御方法Info
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- JP2000331476A JP2000331476A JP11140466A JP14046699A JP2000331476A JP 2000331476 A JP2000331476 A JP 2000331476A JP 11140466 A JP11140466 A JP 11140466A JP 14046699 A JP14046699 A JP 14046699A JP 2000331476 A JP2000331476 A JP 2000331476A
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- JP
- Japan
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- signal
- circuit
- word
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Abstract
(57)【要約】
【課題】 DRAMの動作期間を短縮することにより、
システムの性能を向上させる。 【解決手段】 ページ一致検出回路31,32,33
は、アドレス保持回路2のワード1とワード2,3,4
と各々のアドレスの上位ビット側の比較を行い、ページ
一致を検出したときページ一致信号を出力する。優先順
位変更回路6は、ページ一致信号を監視して、ページ一
致信号に対応するワードが連続して選択されるように優
先順位変更信号を出力する。コマンドリソース選択回路
4は、優先順位変更信号を受け取り、コマンド保持回路
1から出力されるコマンドの順位を変更して出力する。
アドレスリソース選択回路5は、優先順位変更信号を受
け取り、アドレス保持回路2から出力されるアドレスの
順位を変更して出力する。
システムの性能を向上させる。 【解決手段】 ページ一致検出回路31,32,33
は、アドレス保持回路2のワード1とワード2,3,4
と各々のアドレスの上位ビット側の比較を行い、ページ
一致を検出したときページ一致信号を出力する。優先順
位変更回路6は、ページ一致信号を監視して、ページ一
致信号に対応するワードが連続して選択されるように優
先順位変更信号を出力する。コマンドリソース選択回路
4は、優先順位変更信号を受け取り、コマンド保持回路
1から出力されるコマンドの順位を変更して出力する。
アドレスリソース選択回路5は、優先順位変更信号を受
け取り、アドレス保持回路2から出力されるアドレスの
順位を変更して出力する。
Description
【0001】
【発明の属する技術分野】本発明はページ一致制御回路
およびページ一致制御方法に関し、特に、DRAM(Dy
namic Random Access Memory)の動作制御を行うページ
一致制御回路およびページ一致制御方法に関する。
およびページ一致制御方法に関し、特に、DRAM(Dy
namic Random Access Memory)の動作制御を行うページ
一致制御回路およびページ一致制御方法に関する。
【0002】
【従来の技術】従来のページ一致制御回路は、ワード1
とワード2のアドレスを比較していたため、ページヒッ
トしていればワード1とワード2を連続して出力してい
た。ワード2のほかのワードがページヒットしていたと
しても連続していなければ保持された順番に出力してい
た。
とワード2のアドレスを比較していたため、ページヒッ
トしていればワード1とワード2を連続して出力してい
た。ワード2のほかのワードがページヒットしていたと
しても連続していなければ保持された順番に出力してい
た。
【0003】例としてワード1とワード3がページ一致
していたと仮定した場合、従来技術によるRAS(Row
Address Strobe)/CAS(Column Address Strobe)/
RAM_ADR(Random Access Memory_Address)/D
ATAのタイミングを図2(b)に示している。
していたと仮定した場合、従来技術によるRAS(Row
Address Strobe)/CAS(Column Address Strobe)/
RAM_ADR(Random Access Memory_Address)/D
ATAのタイミングを図2(b)に示している。
【0004】RAS/CAS/RAM_ADRはワード1
(T1でRAS101,T3でCAS102,T1から
T3でRAM_ADR104)からワード2(T9でR
AS111,T11でCAS112,T9からT11で
RAM_ADR114),ワード3(T17でRAS1
21,T19でCAS122,T17からT19でRA
M_ADR124).ワード4(T25でRAS13
1,T27でCAS132,T25からT27でRAM
_ADR134)と出力される。
(T1でRAS101,T3でCAS102,T1から
T3でRAM_ADR104)からワード2(T9でR
AS111,T11でCAS112,T9からT11で
RAM_ADR114),ワード3(T17でRAS1
21,T19でCAS122,T17からT19でRA
M_ADR124).ワード4(T25でRAS13
1,T27でCAS132,T25からT27でRAM
_ADR134)と出力される。
【0005】これらのタイミングでT5からT8でワー
ド1のDATA103が,T13からT16でワード2
のDATA113が,T21からT24でワード3のD
ATA123が,T29からT32でワード4のDAT
A133がSDRAM(Synchronous Dynamic Random A
ccess Memory)から出力される。
ド1のDATA103が,T13からT16でワード2
のDATA113が,T21からT24でワード3のD
ATA123が,T29からT32でワード4のDAT
A133がSDRAM(Synchronous Dynamic Random A
ccess Memory)から出力される。
【0006】
【発明が解決しようとする課題】上述した従来のページ
一致制御回路では、ワード1とのページ一致が連続して
いれば性能が上がるが、ページ一致が有っても連続して
いなければ性能が上がらなかった。このことがシステム
性能を低下させる要因となるという問題点があった。
一致制御回路では、ワード1とのページ一致が連続して
いれば性能が上がるが、ページ一致が有っても連続して
いなければ性能が上がらなかった。このことがシステム
性能を低下させる要因となるという問題点があった。
【0007】本発明の目的は、DRAMの動作期間を短
縮することにより、システムの性能を向上させるページ
一致制御回路およびページ一致制御方法を提供すること
にある。
縮することにより、システムの性能を向上させるページ
一致制御回路およびページ一致制御方法を提供すること
にある。
【0008】
【課題を解決するための手段】本発明のページ一致制御
回路は、DRAMの動作制御を行うページ一致制御回路
において、保存されている複数のワードのアドレスの上
位ビットを比較して一致した時ページ一致信号を出力す
るページ一致検出回路と、前記ページ一致信号を監視し
て前記ページ一致信号に対応するワードが連続して選択
されるように優先順位変更信号を出力する優先順位変更
回路とを備えたことを特徴とする。
回路は、DRAMの動作制御を行うページ一致制御回路
において、保存されている複数のワードのアドレスの上
位ビットを比較して一致した時ページ一致信号を出力す
るページ一致検出回路と、前記ページ一致信号を監視し
て前記ページ一致信号に対応するワードが連続して選択
されるように優先順位変更信号を出力する優先順位変更
回路とを備えたことを特徴とする。
【0009】本発明のページ一致制御回路は、DRAM
の動作制御を行うページ一致制御回路において、コマン
ドをnワード保存するコマンド保持回路と、アドレスを
nワード保存するアドレス保持回路と、前記アドレス保
持回路に保存されている第1のワードの上位ビットと第
2〜第nのワードの上位ビットとをそれぞれ比較して一
致した時ページ一致信号を出力するページ一致検出回路
と、前記ページ一致信号を監視して前記ページ一致信号
に対応するワードが連続して選択されるように優先順位
変更信号を出力する優先順位変更回路と、前記優先順位
変更信号を受け取り前記コマンド保持回路から出力され
る前記コマンドの順位を変更して出力するコマンドリソ
ース選択回路と、前記優先順位変更信号を受け取り前記
アドレス保持回路から出力される前記アドレスの順位を
変更して出力するアドレスリソース選択回路とを備えた
ことを特徴としてもよい。
の動作制御を行うページ一致制御回路において、コマン
ドをnワード保存するコマンド保持回路と、アドレスを
nワード保存するアドレス保持回路と、前記アドレス保
持回路に保存されている第1のワードの上位ビットと第
2〜第nのワードの上位ビットとをそれぞれ比較して一
致した時ページ一致信号を出力するページ一致検出回路
と、前記ページ一致信号を監視して前記ページ一致信号
に対応するワードが連続して選択されるように優先順位
変更信号を出力する優先順位変更回路と、前記優先順位
変更信号を受け取り前記コマンド保持回路から出力され
る前記コマンドの順位を変更して出力するコマンドリソ
ース選択回路と、前記優先順位変更信号を受け取り前記
アドレス保持回路から出力される前記アドレスの順位を
変更して出力するアドレスリソース選択回路とを備えた
ことを特徴としてもよい。
【0010】本発明のページ一致制御回路は、前記DR
AMはSDRAMであることを特徴としてもよい。
AMはSDRAMであることを特徴としてもよい。
【0011】本発明のページ一致制御方法は、DRAM
の動作制御を行うページ一致制御方法において、保存さ
れている複数のワードのアドレスの上位ビットを比較し
て一致した時ページ一致信号を出力し、前記ページ一致
信号を監視して前記ページ一致信号に対応するワードが
連続して選択されるように優先順位変更信号を出力する
ことを特徴とする。
の動作制御を行うページ一致制御方法において、保存さ
れている複数のワードのアドレスの上位ビットを比較し
て一致した時ページ一致信号を出力し、前記ページ一致
信号を監視して前記ページ一致信号に対応するワードが
連続して選択されるように優先順位変更信号を出力する
ことを特徴とする。
【0012】本発明のページ一致制御方法は、DRAM
の動作制御を行うページ一致制御方法において、コマン
ドとアドレスとをnワード保存し、保存されている第1
のワードの上位ビットと第2〜第nのワードの上位ビッ
トとをそれぞれ比較して一致した時ページ一致信号を出
力し、前記ページ一致信号を監視して前記ページ一致信
号に対応するワードが連続して選択されるように優先順
位変更信号を出力し、前記優先順位変更信号を受け取り
前記コマンドの順位と前記アドレスの順位とをそれぞれ
変更して出力することを特徴としてもよい。
の動作制御を行うページ一致制御方法において、コマン
ドとアドレスとをnワード保存し、保存されている第1
のワードの上位ビットと第2〜第nのワードの上位ビッ
トとをそれぞれ比較して一致した時ページ一致信号を出
力し、前記ページ一致信号を監視して前記ページ一致信
号に対応するワードが連続して選択されるように優先順
位変更信号を出力し、前記優先順位変更信号を受け取り
前記コマンドの順位と前記アドレスの順位とをそれぞれ
変更して出力することを特徴としてもよい。
【0013】本発明のページ一致制御方法は、前記DR
AMはSDRAMであることを特徴としてもよい。
AMはSDRAMであることを特徴としてもよい。
【0014】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。図1は、本発明の実施の形態の構
成を示すブロック図である。
を参照して説明する。図1は、本発明の実施の形態の構
成を示すブロック図である。
【0015】図1を参照すると、本発明の実施の形態
は、コマンドをnワード(本実施の形態ではn=4)保
存可能なコマンド保持回路1と、アドレスをnワード
(本実施の形態ではn=4)保存可能なアドレス保持回
路2と、ページ一致検出回路31と、ページ一致検出回
路32と、ページ一致検出回路33と、コマンドリソー
ス選択回路4と、アドレスリソース選択回路5と、優先
順位変更回路6とから構成される。
は、コマンドをnワード(本実施の形態ではn=4)保
存可能なコマンド保持回路1と、アドレスをnワード
(本実施の形態ではn=4)保存可能なアドレス保持回
路2と、ページ一致検出回路31と、ページ一致検出回
路32と、ページ一致検出回路33と、コマンドリソー
ス選択回路4と、アドレスリソース選択回路5と、優先
順位変更回路6とから構成される。
【0016】コマンド保持回路1は、トランザクション
の一部のコマンドを一時的に保存する。同様に、アドレ
ス保持回路2も、トランザクションの一部であるアドレ
スをコマンド保持回路1と対応するワードに一時的に保
存する。
の一部のコマンドを一時的に保存する。同様に、アドレ
ス保持回路2も、トランザクションの一部であるアドレ
スをコマンド保持回路1と対応するワードに一時的に保
存する。
【0017】ページ一致検出回路31は、アドレス保持
回路2のワード1とワード2のアドレスの上位ビットを
比較し、一致した時ページ一致信号を出力する。ページ
一致検出回路32は、アドレス保持回路2のワード1と
ワード3のアドレスの上位ビットを比較し、一致した時
ページ一致信号を出力する。ページ一致検出回路33
は、アドレス保持回路2のワード1とワード4のアドレ
スの上位ビットを比較し、一致した時ページ一致信号を
出力する。
回路2のワード1とワード2のアドレスの上位ビットを
比較し、一致した時ページ一致信号を出力する。ページ
一致検出回路32は、アドレス保持回路2のワード1と
ワード3のアドレスの上位ビットを比較し、一致した時
ページ一致信号を出力する。ページ一致検出回路33
は、アドレス保持回路2のワード1とワード4のアドレ
スの上位ビットを比較し、一致した時ページ一致信号を
出力する。
【0018】優先順位変更回路6は、ページ一致検出回
路31,32,33からのページ一致信号を監視し、ペ
ージ一致信号に対応するワードがワード1と連続して選
択されるように優先順位変更信号を出力する。
路31,32,33からのページ一致信号を監視し、ペ
ージ一致信号に対応するワードがワード1と連続して選
択されるように優先順位変更信号を出力する。
【0019】コマンドリソース選択回路4は、優先順位
変更回路6からの優先順位変更信号を受け取り、コマン
ド保持回路1から出力されるコマンドの順位を変更して
出力する。
変更回路6からの優先順位変更信号を受け取り、コマン
ド保持回路1から出力されるコマンドの順位を変更して
出力する。
【0020】同様に、アドレスリソース選択回路5は、
優先順位変更回路6からの優先順位変更信号を受け取
り、アドレス保持回路2から出力されるアドレスの順位
を変更して出力する。
優先順位変更回路6からの優先順位変更信号を受け取
り、アドレス保持回路2から出力されるアドレスの順位
を変更して出力する。
【0021】次に、動作について説明する。図2(a)
は、RAS/CAS/RAM_ADR/DATAのタイ
ミングを示す図である。
は、RAS/CAS/RAM_ADR/DATAのタイ
ミングを示す図である。
【0022】コマンド信号を受け取ったコマンド保持回
路1は、ワード1にコマンドを保存する。それと同時に
アドレス信号を受け取ったアドレス保持回路2は、ワー
ド1にアドレスを保存する。コマンド保持回路1とアド
レス保持回路2の各ワードは相互に対応している。
路1は、ワード1にコマンドを保存する。それと同時に
アドレス信号を受け取ったアドレス保持回路2は、ワー
ド1にアドレスを保存する。コマンド保持回路1とアド
レス保持回路2の各ワードは相互に対応している。
【0023】ここで、ワード1にはアドレス”0000
0000h”へのリード・コマンド,ワード2にはアド
レス”00010000h”へのリード・コマンド,ワ
ード3には”00000020h” へのリード・コマ
ンド,ワード4にはアドレス”00040000h”へ
のリード・コマンドが保持されたと仮定する。
0000h”へのリード・コマンド,ワード2にはアド
レス”00010000h”へのリード・コマンド,ワ
ード3には”00000020h” へのリード・コマ
ンド,ワード4にはアドレス”00040000h”へ
のリード・コマンドが保持されたと仮定する。
【0024】ページ一致検出回路31はアドレス保持回
路2に保持されているワード1とワード2のアドレスの
上位ビット側を比較する。同様に、ページ一致検出回路
32はワード1とワード3のアドレスの上位ビット側
を、ページ一致検出回路33はワード1とワード4のア
ドレスの上位ビット側を各々比較する。
路2に保持されているワード1とワード2のアドレスの
上位ビット側を比較する。同様に、ページ一致検出回路
32はワード1とワード3のアドレスの上位ビット側
を、ページ一致検出回路33はワード1とワード4のア
ドレスの上位ビット側を各々比較する。
【0025】ここではワード1とワード3のアドレスの
上位ビット側を比較した結果、ページ一致検出回路32
は、ワード1及びワード3の双方とも”0000h”で
ありページ一致を検出したため”1”をアサートする。
上位ビット側を比較した結果、ページ一致検出回路32
は、ワード1及びワード3の双方とも”0000h”で
ありページ一致を検出したため”1”をアサートする。
【0026】各ページ一致検出回路の”1”アサートを
監視している優先順位変更回路6は、ページ一致検出回
路32の”1”アサートを認識すると、コマンド保持回
路1のワード1→ワード3と選択されるようにコマンド
リソース選択回路4へ選択信号を出力する。同時に、ア
ドレス保持回路2のワード1→ワード3と選択されるよ
うにアドレスリソース選択回路5へ選択信号を出力す
る。
監視している優先順位変更回路6は、ページ一致検出回
路32の”1”アサートを認識すると、コマンド保持回
路1のワード1→ワード3と選択されるようにコマンド
リソース選択回路4へ選択信号を出力する。同時に、ア
ドレス保持回路2のワード1→ワード3と選択されるよ
うにアドレスリソース選択回路5へ選択信号を出力す
る。
【0027】ここで、コマンド保持回路1では、ワード
2に保持されていたコマンドはワード1へ、ワード4に
保持されていたコマンドはワード2へシフトされると同
時に、アドレス保持回路2では、ワード2に保持されて
いたアドレスはワード1へ、ワード4に保持されていた
アドレスはワード2へシフトされる。
2に保持されていたコマンドはワード1へ、ワード4に
保持されていたコマンドはワード2へシフトされると同
時に、アドレス保持回路2では、ワード2に保持されて
いたアドレスはワード1へ、ワード4に保持されていた
アドレスはワード2へシフトされる。
【0028】コマンドリソース選択回路4とアドレスリ
ソース選択回路5とから出力されるRAS/CAS/R
AM_ADR/DATAのタイミングを図2(a)によ
り説明する。
ソース選択回路5とから出力されるRAS/CAS/R
AM_ADR/DATAのタイミングを図2(a)によ
り説明する。
【0029】コマンドリソース選択回路4とアドレスリ
ソース選択回路5とからは、ワード1としてT1でRA
S101,T3でCAS102,T1からT3まてRA
M_ADR104が出力される。前述より次にワード3
が出力されるため、T7でCAS122,T5からT7
までRAM_ADR124が出力される。これらのRA
S/CAS/RAM_ADRより、ワード1としてT5
からT8までDATA103が、次に連続してワード3
としてT9からT12までDATA123がSDRAM
より出力される。但し、ワード3のRAS121はペー
ジヒットしているためにSDRAMの制御上出力されな
い。
ソース選択回路5とからは、ワード1としてT1でRA
S101,T3でCAS102,T1からT3まてRA
M_ADR104が出力される。前述より次にワード3
が出力されるため、T7でCAS122,T5からT7
までRAM_ADR124が出力される。これらのRA
S/CAS/RAM_ADRより、ワード1としてT5
からT8までDATA103が、次に連続してワード3
としてT9からT12までDATA123がSDRAM
より出力される。但し、ワード3のRAS121はペー
ジヒットしているためにSDRAMの制御上出力されな
い。
【0030】以降は、ワード2としてT13でRAS1
11,T15でCAS112,T13からT15でRA
M_ADR114が出力され、最後にワード4としてT
21でRAS131,T23でCAS132,T21か
らT23でRAM_ADR134が出力される。これら
のタイミングにより、ワード2としてT17からT20
までDATA113が、ワード4としてT25からT2
8までDATA133がSDRAMより出力される。
11,T15でCAS112,T13からT15でRA
M_ADR114が出力され、最後にワード4としてT
21でRAS131,T23でCAS132,T21か
らT23でRAM_ADR134が出力される。これら
のタイミングにより、ワード2としてT17からT20
までDATA113が、ワード4としてT25からT2
8までDATA133がSDRAMより出力される。
【0031】以上の動作により、図2(a)の矢印の時
間分だけ従来技術と比較して性能が向上する。
間分だけ従来技術と比較して性能が向上する。
【0032】
【発明の効果】以上説明したように、本発明は、保持さ
れているアドレスを比較しページ一致したアドレスが有
れば出力の優先順位を変更し、一致したアドレスを続け
て出力することで、DRAMの動作期間を短縮可能であ
り、システムの性能向上が図れるという効果がある。
れているアドレスを比較しページ一致したアドレスが有
れば出力の優先順位を変更し、一致したアドレスを続け
て出力することで、DRAMの動作期間を短縮可能であ
り、システムの性能向上が図れるという効果がある。
【図1】本発明の実施の形態の構成を示すブロック図で
ある。
ある。
【図2】図2(a)は、本発明の実施の形態のRAS/
CAS/RAM_ADR/DATAのタイミングを示す
図であり、図2(b)は、従来のRAS/CAS/RA
M_ADR/DATAのタイミングを示す図である。
CAS/RAM_ADR/DATAのタイミングを示す
図であり、図2(b)は、従来のRAS/CAS/RA
M_ADR/DATAのタイミングを示す図である。
1 コマンド保持回路 2 アドレス保持回路 4 コマンドリソース選択回路 5 アドレスリソース選択回路 6 優先順位変更回路 31 ページ一致検出回路 32 ページ一致検出回路 33 ページ一致検出回路
Claims (6)
- 【請求項1】 DRAMの動作制御を行うページ一致制
御回路において、保存されている複数のワードのアドレ
スの上位ビットを比較して一致した時ページ一致信号を
出力するページ一致検出回路と、前記ページ一致信号を
監視して前記ページ一致信号に対応するワードが連続し
て選択されるように優先順位変更信号を出力する優先順
位変更回路とを備えたことを特徴とするページ一致制御
回路。 - 【請求項2】 DRAMの動作制御を行うページ一致制
御回路において、コマンドをnワード保存するコマンド
保持回路と、アドレスをnワード保存するアドレス保持
回路と、前記アドレス保持回路に保存されている第1の
ワードの上位ビットと第2〜第nのワードの上位ビット
とをそれぞれ比較して一致した時ページ一致信号を出力
するページ一致検出回路と、前記ページ一致信号を監視
して前記ページ一致信号に対応するワードが連続して選
択されるように優先順位変更信号を出力する優先順位変
更回路と、前記優先順位変更信号を受け取り前記コマン
ド保持回路から出力される前記コマンドの順位を変更し
て出力するコマンドリソース選択回路と、前記優先順位
変更信号を受け取り前記アドレス保持回路から出力され
る前記アドレスの順位を変更して出力するアドレスリソ
ース選択回路とを備えたことを特徴とするページ一致制
御回路。 - 【請求項3】 前記DRAMはSDRAMであることを
特徴とする請求項1または2記載のページ一致制御回
路。 - 【請求項4】 DRAMの動作制御を行うページ一致制
御方法において、保存されている複数のワードのアドレ
スの上位ビットを比較して一致した時ページ一致信号を
出力し、前記ページ一致信号を監視して前記ページ一致
信号に対応するワードが連続して選択されるように優先
順位変更信号を出力することを特徴とするページ一致制
御方法。 - 【請求項5】 DRAMの動作制御を行うページ一致制
御方法において、コマンドとアドレスとをnワード保存
し、保存されている第1のワードの上位ビットと第2〜
第nのワードの上位ビットとをそれぞれ比較して一致し
た時ページ一致信号を出力し、前記ページ一致信号を監
視して前記ページ一致信号に対応するワードが連続して
選択されるように優先順位変更信号を出力し、前記優先
順位変更信号を受け取り前記コマンドの順位と前記アド
レスの順位とをそれぞれ変更して出力することを特徴と
するページ一致制御方法。 - 【請求項6】 前記DRAMはSDRAMであることを
特徴とする請求項4または5記載のページ一致制御方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11140466A JP2000331476A (ja) | 1999-05-20 | 1999-05-20 | ページ一致制御回路およびページ一致制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11140466A JP2000331476A (ja) | 1999-05-20 | 1999-05-20 | ページ一致制御回路およびページ一致制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000331476A true JP2000331476A (ja) | 2000-11-30 |
Family
ID=15269262
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11140466A Pending JP2000331476A (ja) | 1999-05-20 | 1999-05-20 | ページ一致制御回路およびページ一致制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000331476A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009015832A (ja) * | 2007-06-07 | 2009-01-22 | Renesas Technology Corp | アクセス間調停回路、半導体装置およびアクセス間調停方法 |
US9760508B2 (en) | 2013-07-17 | 2017-09-12 | Canon Kabushiki Kaisha | Control apparatus, computer system, control method and storage medium |
-
1999
- 1999-05-20 JP JP11140466A patent/JP2000331476A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009015832A (ja) * | 2007-06-07 | 2009-01-22 | Renesas Technology Corp | アクセス間調停回路、半導体装置およびアクセス間調停方法 |
US9760508B2 (en) | 2013-07-17 | 2017-09-12 | Canon Kabushiki Kaisha | Control apparatus, computer system, control method and storage medium |
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