JP6170184B2

JP6170184B2 - 電源スイッチング回路及び端末

Info

Publication number: JP6170184B2
Application number: JP2015560522A
Authority: JP
Inventors: ジンシンニン; ジャンコチャオ; シーウェイリウ; チャオホイリー; ティンチュイ
Original assignee: ZTE Corp
Current assignee: ZTE Corp
Priority date: 2013-03-04
Filing date: 2013-07-10
Publication date: 2017-07-26
Anticipated expiration: 2033-07-10
Also published as: JP2016513893A; WO2013167027A3; WO2013167027A2; CN104038194B; CN104038194A

Description

本発明はモバイル端末分野に関し、電源スイッチング回路と端末を提供する。

携帯電話端末技術の絶え間ない発展に伴い、携帯電話機能もますます強力となり、完璧となり、皆の生活に大きな便利さをもたらしている。スマートフォンが採用しているＣＰＵ速度が加速し続け、メモリ容量が拡張され、入力方法がさらに簡単で便利となり、オペレーティングシステム性能が向上され、携帯電話の性能と機能がますますパソコンに近づいているのは、近年、携帯電話端末技術発展動向の１つである。しかし、機能の多様化は、携帯電話のソフトウェアとハードウェアシステムにとって、大きな挑戦であり、ダウンロードされた機能ソフトウェアの互換性またはハードウェアの信頼性がいずれも携帯電話システムのクラッシュを引き起こす可能性があり、クラッシュがユーザーエクスペリエンスに影響を与える大きな問題となる。

現在、スマートフォンのクラッシュを解決する方法は、電源と端末プロセッサーの間が、１つのＰＭＯＳトランジスタで接続され、ＰＭＯＳトランジスタの切断を制御することにより、電源と端末プロセッサーを切断する。上記方法は、有効的にバッテリ電源を切断できるが、端末がバッテリなしで充電する場合、プロセッサーの電圧がＰＭＯＳトランジスタを介して端末電源に逆流され、電源判断異常を引き起こす。

本発明実施形態が解決しようとする課題は、端末がクラッシュの場合、バッテリ電源を切断できると同時に、正常状態で、端末コントローラーの制御により、快速シャットダウン機能を実現することもできるように、電源スイッチング回路を提供することである。

前記課題を解決するために、本発明実施形態は電源スイッチング回路を提供する。前記電源スイッチング回路は、
ドレインが端末電源と接続されている第１ＰＭＯＳトランジスタと、
ドレインが前記第１ＰＭＯＳトランジスタのソースと接続され、ゲートが端末コントローラーのピンと接続され、ソースが端末プロセッサーと接続されている第２ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのゲートと接続され、遅延時間を設定し、前記遅延回路の放電時間が前記遅延時間を超えた場合、前記遅延回路が、前記第２ＰＭＯＳトランジスタが切断するように、それに、前記端末電源が前記端末プロセッサーとオープン回路になるように、第１ＰＭＯＳトランジスタの切断を制御することに用いられる遅延回路とを含む。

前記遅延回路は、ダイオード、第１抵抗、第２抵抗、第１コンデンサ、第１ＮＭＯＳトランジスタを含み、
前記ダイオードの正極は前記端末のキーと接続され、
前記第１抵抗は、それぞれ、前記ダイオードの負極及び前記第１ＮＭＯＳトランジスタのゲートと接続され、
前記第１ＮＭＯＳトランジスタのゲートとドレインが前記第１コンデンサを介して接続され、前記第１ＮＭＯＳトランジスタのソースが第１ＰＭＯＳトランジスタのゲートと接続され、
前記第２抵抗は、それぞれ、前記ダイオードの正極及び前記第１ＮＭＯＳトランジスタのドレインと接続される。

前記遅延時間は、τ＝Ｒ２＊Ｃ１であり、ここで、Ｃ１が前記第１コンデンサの静電容量であり、Ｒ２が前記第２抵抗の抵抗の大きさである。

前記遅延回路の充電時間がτ′＝Ｒ１＊Ｃ１であり、Ｒ１が前記第１抵抗の抵抗の大きさである。

前記第１ＮＭＯＳトランジスタのソースと端末電源の間には、さらに、第３抵抗が接続されている。

前記遅延回路のダイオードは、第１ダイオードと第２ダイオードを含み、
前記第１ダイオードの正極が端末の第１キーと接続されて、第１キー回路を構成し、
前記第２ダイオードの正極が端末の第２キーと接続されて、第２キー回路を構成し、
前記第１キー回路と前記第２キー回路がパラレルである。

前記第１キーが第４抵抗を介してパワーキー接続電源と接続され、前記第２キーが第５抵抗を介して一般キー電源と接続され、前記一般キー電源が端末パワーオン状態で電力を供給する。

前記第３抵抗の抵抗値≧４７０ＫΩである。

前記Ｒ１≧１ＫΩである。

本発明実施形態がさらに、端末を提供し、前記電源スイッチング回路を含む。

端末がクラッシュした場合、遅延回路に対して放電でき、遅延回路放電を完了した後、第１ＰＭＯＳトランジスタを切断させ、端末電源と端末プロセッサーの間で、オープン回路になり、それによって端末システムを閉じる。さらに、端末プロセッサーと第１ＰＯＭＳの間に第２ＰＯＭＳトランジスタを設け、それによって、端末のバッテリなし充電の場合、プロセッサーの電流が第１ＰＭＯＳトランジスタを介して端末電源に逆流し、端末電源判断異常を引き起こすことを防止する。さらに、第２ＰＯＭＳトランジスタのゲートが端末コントローラーと接続され、端末コントローラーが第２ＰＯＭＳトランジスタのコネクティビティ状態を制御でき、起動過程において、コントローラーが第２ＰＯＭＳトランジスタのオープンを制御し、端末電源の電圧が端末プロセッサーに流れることを実現する。また、ユーザーは端末の正常稼働の状況で、端末コントローラーによって第２ＰＯＭＳトランジスタを素早く切断でき、端末のために快速シャットダウン機能を実現する。

図１は、本発明実施形態における電源スイッチング回路の構造を示す図である。図２は、本発明実施形態における電源スイッチング回路が実際の応用での具体的な接続を示す図である。

本発明が解決しようとする課題、技術的解決手段とメリットをさらに明確にするために、これから、図面と具体的な実施例を合わせながら、詳細な説明を行う。

図１に示されるように、電源スイッチング回路であって、
ドレインが前記端末電源と接続されている第１ＰＭＯＳトランジスタと、
ドレインが前記第１ＰＭＯＳトランジスタのソースと接続され、ゲートが端末コントローラーのピンと接続され、ソースが端末プロセッサーと接続されている第２ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのゲートと接続され、遅延時間を設定し、前記遅延回路の放電時間が前記遅延時間を超えた場合、前記遅延回路が、前記第２ＰＭＯＳトランジスタが切断するように、それに、前記端末電源が前記端末プロセッサーとオープン回路になるように、第１ＰＭＯＳトランジスタの切断を制御することに用いられ遅延回路とを含む。

前記回路を用いて、端末がクラッシュした場合、遅延回路に対して放電でき、遅延回路放電を完了した後、第１ＰＭＯＳトランジスタを切断させ、それによって、第２ＰＯＭＳトランジスタＰ２を切断し、端末電源ＶＢＡＴと端末プロセッサーの間で、オープン回路になり、そして端末システムを閉じる。さらに、端末プロセッサーと第１ＰＯＭＳトランジスタＰ１の間に第２ＰＯＭＳトランジスタＰ２を設け、それによって、端末のバッテリなし充電の場合、プロセッサーの電流が第１ＰＭＯＳトランジスタＰ１を介して端末電源ＶＢＡＴに逆流し、端末電源判断異常を引き起こすことを防止する。さらに、第２ＰＯＭＳトランジスタＰ２のゲートが端末コントローラーと接続され、端末コントローラーが第２ＰＯＭＳトランジスタＰ２のコネクティビティ状態を制御でき、起動過程において、コントローラーが第２ＰＯＭＳトランジスタのオープンを制御し、端末電源ＶＢＡＴの電圧が端末プロセッサーに流れることを実現する。また、ユーザーは端末の正常稼働の状況で、端末コントローラーによって第２ＰＯＭＳトランジスタＰ２を素早く切断でき、端末のために快速シャットダウン機能を実現する。

図２に示されるように、本発明の前記実施例において、前記遅延回路は、ダイオード、第１抵抗、第２抵抗、第１コンデンサ、第１ＮＭＯＳトランジスタを含む。

ここで、前記ダイオードの正極が前記端末のキーと接続され、前記第１抵抗Ｒ１が、それぞれ、前記ダイオードの負極及び前記第１ＮＭＯＳトランジスタＮ１のゲートと接続され、前記第１ＮＭＯＳトランジスタＮ１のゲートとドレインが前記第１コンデンサＣ１を介して接続され、前記第１ＮＭＯＳトランジスタＮ１のソースが第１ＰＭＯＳトランジスタのゲートと接続される。第１ＮＭＯＳトランジスタＮ１の選択原則は、閾値電圧Ｖｔｈ起動電圧が小さく、且つＶｔｈ起動電圧範囲が小さく、なるべく端末キー遅延の一致性を保証することである。

具体的に、前記遅延時間（遅延回路の放電時間）は、τ＝Ｒ２＊Ｃ１であり、ここで、Ｃ１が前記第１コンデンサの静電容量であり、Ｒ２が前記第２抵抗の抵抗の大きさである。

前記遅延回路の充電時間がτ′＝Ｒ１＊Ｃ１であり、ここで、Ｒ１が前記第１抵抗の抵抗の大きさである。

Ｃ１の放電時間を延長する且つシャットダウンリーク電流を削減するために、本発明の前記実施形態において、前記Ｒ１≧１ＫΩである。だから、第１ポイントコンデンサＣ１及び第１抵抗Ｒ１、第２抵抗Ｒ２を合理的に選択することによって遅延回路の放電時間及び充電時間を設定することができる。

また、第１ＮＭＯＳトランジスタＮ１がオンするときに、端末電源ＶＢＡＴのリーク電流を減らすことを保証するために、本発明の前記実施形態において、前記第１ＮＭＯＳトランジスタＮ１のソースと端末電源ＶＢＡＴの間には、さらに、第３抵抗Ｒ３が接続され、好ましくは、当該第３抵抗の抵抗値≧４７０ＫΩである。

また、ユーザーが次の端末キーまたは２つの端末キーを押すことで、遅延回路の放電を実現できる。

２つの端末キーで遅延回路放電を制御する場合、本発明の前記実施形態において、前記遅延回路のダイオードは、第１ダイオードＶＤ１と第２ダイオードＶＤ２を含み、
ここで、前記第１ダイオードＶＤ１の正極が端末の第１キーとの接続ＫＥＹ−ＯＮに用いられ、第１キー回路を構成し、前記第２ダイオードＶＤ２の正極が端末の第２キーＫＥＹ−ＳＥＮＳＥとの接続に用いられ、第２キー回路を構成し、前記第１キー回路と前記第２キー回路がパラレルである。

前記第１キーが第４抵抗Ｒ４のＫＥＹ−ＯＮでパワーキー接続電源ＶＯＮと接続され（即ち第１キーが端末のスイッチキーである）、当該第４抵抗Ｒ４の抵抗値が２００ＫΩであってよい。

前記第２キーが第５抵抗のＫＥＹ−ＳＥＮＳＥで一般キー電源ＶＩＯと接続され、前記一般キー電源が端末パワーオン状態で電力を供給する。

ＶＯＮとＶＩＯレベルの大きさが同じ、一般的には、どちらも１．８Ｖである。端末の第１キーＫＥＹ−ＯＮと第２キーＫＥＹ−ＳＥＮＳＥが押されていない場合、いずれも高いレベルであり、押された場合、レベルが低く引かれる。第１ダイオードＶＤ１と第２ダイオードＶＤ２が１つのＯＲゲートを構成し、端末キーが押されたのを０で表し、押されていないのを１で表し、第１ダイオードＶＤ１と第２ダイオードＶＤ２の組み合わせ出力に対応する真理値表が次の表１に示される。

２つの端末キーが全て押された場合にのみ第１コンデンサＣ１が放電を始め、初期レベルが１．８Ｖに近似し、第１ＮＭＯＳトランジスタＮ１起動電圧まで放電する時、即ち端末キーを押したデュレーションがコンデンサの放電デュレーションより大きく、Ｎ１が切断される。第１ＮＭＯＳトランジスタＮ１が切断された場合、第１ＰＭＯＳトランジスタＰ１のゲート電圧が高く引かれ、そのゲートからソースまでの電圧ＶＧＳ＝０であり、切断状態であり、この時、第２ＰＭＯＳトランジスタＰ２のドレイン電圧が０Ｖであり、そのゲートに接続された端末コントローラーが失効し、それによって、端末電源ＶＢＡＴから端末プロセッサーまでの電力提供を切断する。正常の場合に、第２ＰＭＯＳトランジスタＰ２のゲート制御信号は、端末コントローラーによって制御され、起動の時間に自動的に低くなり、第２ＰＭＯＳトランジスタＰ２のドレインに電圧があるのを保持し、第２ＰＭＯＳトランジスタＰ２をオープン状態にさせる。また、ユーザーがシステムでは端末コントローラーを介して第２ＰＭＯＳトランジスタＰ２を切断し、端末電源ＶＢＡＴと端末コントローラーの間をオープン回路にさせ、それによって、快速シャットダウン機能を達する。

１つの端末キーで遅延回路放電を制御する場合、第１ダイオードＶＤ１または第２ダイオードＶＤ２だけを取り除けば実現できる。

以上をまとめ、本実施例の回路は、次のことに用いられる。
１．端末がクラッシュした場合、ユーザーは端末キーを押すことで強制的にシステムを閉じること
２．端末に快速シャットダウン機能を提供すること
３．端末のバッテリなし充電の場合、電流逆流によるハードウェアの損害を防止すること

本発明の実施形態ではさらに、端末を提供し、前記の電源スイッチング回路を含み、クラッシュ状態でシステムの強制的シャットダウンを実現でき、さらに、快速シャットダウン機能を提供でき、その具体的な原理は、繰り返さない。

以上は、本発明の最適的な実施例に過ぎなく、本発明を制限せず、本分野の当業者に対して、本発明が各種類の変更と変化がある。本発明の主旨精神と原則以内に、いかなる改修、同等入れ替わり、改良等が、本発明の保護範囲以内に含まれるべきである。

本発明によれば、端末がクラッシュした場合、遅延回路に対して放電でき、遅延回路放電完成後、第１ＰＭＯＳトランジスタを切断させ、端末電源と端末プロセッサーの間で、オープン回路になり、それによって端末システムを閉じ、プロセッサーの電流が端末電源に逆流し、端末電源判断異常を引き起こすことを避ける。

Claims

電源スイッチング回路であって、
ドレインが端末電源と接続されている第１ＰＭＯＳトランジスタと、
ドレインが前記第１ＰＭＯＳトランジスタのソースと接続され、ゲートが端末コントローラーのピンと接続され、ソースが端末プロセッサーと接続されている第２ＰＭＯＳトランジスタと、
遅延回路であって、前記第１ＰＭＯＳトランジスタのゲートと接続され、遅延時間を設定し、前記遅延回路の放電時間が前記遅延時間を超えた場合、前記遅延回路が、前記第２ＰＭＯＳトランジスタが切断するように、それに、前記端末電源が前記端末プロセッサーとオープン回路になるように、第１ＰＭＯＳトランジスタの切断を制御することに用いられる、遅延回路とを含み、
前記遅延回路は、ダイオード、第１抵抗、第２抵抗、第１コンデンサ、第１ＮＭＯＳトランジスタを含み、
前記ダイオードの正極は前記端末のキーと接続され、
前記第１抵抗は、それぞれ、前記ダイオードの負極及び前記第１ＮＭＯＳトランジスタのゲートと接続され、
前記第１ＮＭＯＳトランジスタのゲートとドレインが前記第１コンデンサを介して接続され、前記第１ＮＭＯＳトランジスタのソースが第１ＰＭＯＳトランジスタのゲートと接続され、
前記第２抵抗は、それぞれ、前記ダイオードの正極及び前記第１ＮＭＯＳトランジスタのドレインと接続される
電源スイッチング回路。
前記遅延時間は、τ＝Ｒ２＊Ｃ１であり、ここで、Ｃ１が前記第１コンデンサの静電容量であり、Ｒ２が前記第２抵抗の抵抗の大きさであることを特徴とする
請求項１に記載の電源スイッチング回路。
前記遅延回路の充電時間がτ′＝Ｒ１＊Ｃ１であり、ここで、Ｒ１が前記第１抵抗の抵抗の大きさであることを特徴とする
請求項２に記載の電源スイッチング回路。
前記第１ＮＭＯＳトランジスタのソースと端末電源の間には、さらに、第３抵抗が接続されていることを特徴とする
請求項１に記載の電源スイッチング回路。
前記遅延回路のダイオードは、第１ダイオードと第２ダイオードを含み、
前記第１ダイオードの正極が端末の第１キーと接続されて、第１キー回路を構成し、
前記第２ダイオードの正極が端末の第２キーと接続されて、第２キー回路を構成し、
前記第１キー回路と前記第２キー回路がパラレルであることを特徴とする
請求項４に記載の電源スイッチング回路。
前記第１キーが第４抵抗を介してパワーキー接続電源と接続され、
前記第２キーが第５抵抗を介して一般キー電源と接続され、
前記一般キー電源が端末パワーオン状態で電力を供給することを特徴とする
請求項５に記載の電源スイッチング回路。
前記第３抵抗の抵抗値≧４７０ＫΩであることを特徴とする
請求項６に記載の電源スイッチング回路。
前記Ｒ１≧１ＫΩであることを特徴とする
請求項３に記載の電源スイッチング回路。
端末であって、請求項１〜８のいずれか１項に記載の前記電源スイッチング回路を含む、端末。