JP6170113B2 - プログラマブルロジックデバイス及びその作製方法 - Google Patents
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Description
いた半導体装置、及び半導体装置を用いた電子機器に関する。
cific Integrated Circuit)やゲートアレイなどと比べて、開
発期間の短縮や設計仕様の変更に対する柔軟性などの利点を有している。このため、プロ
グラマブルロジックデバイスを半導体装置に搭載する開発が進んでいる。
論理ブロックと、複数の論理ブロックを接続する配線と、入出力ブロックとで構成される
。各論理エレメントの機能を変更することで、プログラマブルロジックデバイスの機能を
変更することができる。
アップテーブルは、入力信号に対して、設定データに応じた演算処理を行い、信号を出力
する。ここで、設定データは、各論理エレメントに対応して設けられたメモリ素子に記憶
される。また、当該メモリ素子に記憶されたデータに応じて、ルックアップテーブルは異
なる演算処理を行うことができる。そのため、論理エレメントの機能は、当該メモリ素子
に特定の設定データを記憶させることで特定することができる。
ぶ。また、各論理エレメントに対応して設けられ、コンフィギュレーションデータを記憶
する記憶回路をコンフィギュレーションメモリと呼ぶ。プログラマブルロジックデバイス
をユーザーの目的に応じた回路構成に変更することは、所望のコンフィギュレーションデ
ータを作成(プログラム)し、コンフィギュレーションを行うことで実現できる。
ccess Memory)等の揮発性メモリが用いられている。しかしながら、揮発性
メモリは、電源の切断時においてコンフィギュレーションメモリに保持されていた情報(
コンフィギュレーションデータ)が失われてしまう。このため、電源を供給した後、コン
フィギュレーションメモリに情報を書き込む必要があり、電源供給を行った後、プログラ
マブルロジックデバイスが動作するまでの時間(以下、起動時間という。)が長い。
、EEPROM(Electrically Erasable Programmab
le Read−Only Memory)、FeRAM(Ferroelectric
RAM)等の不揮発性メモリを用いるプログラマブルロジックデバイスが提案されてい
る(特許文献1参照。)。
レーションメモリとして用いる場合、コンフィギュレーションデータを書き込むための昇
圧回路が必要であり、プログラマブルロジックデバイスの高集積化及び低消費電力化に問
題がある。また、FeRAMは読み出し回数に制限があるため、コンフィギュレーション
メモリとしては適切ではない。
るプログラマブルロジックデバイスを提供することを課題の一つとする。
該複数の論理ブロックを接続する配線とを有するプログラマブルロジックデバイスにおい
て、論理エレメントは、コンフィギュレーションデータが保持されたコンフィギュレーシ
ョンメモリ及び選択回路を有するルックアップテーブルを有する。また、コンフィギュレ
ーションメモリは、酸化物半導体膜をチャネル領域に有するトランジスタと、該トランジ
スタ及び選択回路の間に設けられた演算回路とを有するメモリ素子を複数有し、入力信号
に応じて選択回路によりコンフィギュレーションデータを選択的に切り替えて出力するこ
とを特徴とする。
が、演算回路の入力端子と接続する。また、演算回路の出力端子が、選択回路と接続する
。また、ルックアップテーブルは、選択回路に接続するN個の入力端子(Nは自然数)と
、出力端子とを有する。また、コンフィギュレーションメモリは、2N個のメモリ素子を
有する。
、NAND回路、AND回路、NOR回路、またはOR回路である。また、演算回路は、
半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタで構成される
。
容量素子は、第1の電極、絶縁膜、及び第2の電極で構成され、第1の電極及び第2の電
極の一方は上記トランジスタのソース及びドレインの一方、及び演算回路の入力端子と接
続し、第1の電極及び第2の電極の他方は、定電位配線と接続する。
ンジスタ及び演算回路で構成されるメモリ素子を有する。酸化物半導体膜をチャネル領域
に有するトランジスタのソース及びドレインの一方の電位(またはそれに対応する電荷量
)、と演算回路の接続部の電位(またはそれに対応する電荷量)をコンフィギュレーショ
ンデータに応じて制御することによって、メモリ素子にデータを記憶することができる。
酸化物半導体膜をチャネル領域に有するトランジスタは、オフ電流が著しく小さいため、
電源電圧の供給が停止した後も、該トランジスタのソース及びドレインの一方の電位を長
期間に渡って保持することが可能となる。このため、コンフィギュレーションメモリを構
成するメモリ素子は不揮発性であり、電源電圧の供給が停止した後も記憶されたデータ(
コンフィギュレーションデータ)を保持可能である。
チャネル領域に有するトランジスタのソース及びドレインの一方に入力し、オフ電流が非
常に小さなトランジスタをオフ状態として、当該ソース及びドレインの一方をフローティ
ング状態とすることにより、データを記憶する構成である。そのため、上記不揮発性のメ
モリ素子において、データの書き換えを繰り返すことによる疲労は少なく、データの書き
換え可能な回数を多くすることができる。
ックを複数有し、論理エレメントは、コンフィギュレーションメモリ及び選択回路を有す
るルックアップテーブルを有する。論理エレメントそれぞれにおいて、ルックアップテー
ブルは、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータが入
力され、コンフィギュレーションデータに応じて異なる演算処理を行う。本発明の一態様
では、コンフィギュレーションメモリとして、コンフィギュレーションデータを保持可能
な不揮発性のメモリ素子を用いるため、電源遮断後の起動時間が短い。
ル領域に有するトランジスタと、当該トランジスタに接続する、半導体基板または絶縁性
基板上に設けられた半導体膜を用いたトランジスタで構成される演算回路とで構成される
。このため、演算回路上に酸化物半導体膜をチャネル領域に有するトランジスタを積層す
ることができ、プログラマブルロジックデバイスの高集積化が可能である。
用いて構成された不揮発性のメモリ素子を用いてコンフィギュレーションメモリを構成す
るため、電源が遮断されてもコンフィギュレーションメモリにデータを保持することがで
きる。このため、プログラマブルロジックデバイスの起動時間を短縮することができると
共に、低消費電力化が可能である。また、コンフィギュレーションメモリに含まれるメモ
リ素子において、酸化物半導体膜をチャネル領域に有するトランジスタ及び演算回路を積
層構造とすることができるため、高集積化が可能である。
明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様
々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
、回路動作において電流の方向が変化する場合などには入れかわることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることがで
きるものとする。
合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信
号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を
有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素
子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電
膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接
続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、そ
の範疇に含める。
置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも
、図面等に開示された位置、大きさ、範囲などに限定されない。
である。
プログラマブルロジックデバイスの一形態について、図1〜図7を用いて説明する。
グラマブルロジックデバイス101は、プログラマブルロジックデバイス101の周辺に
沿って設けられた入出力ブロック103と、様々な機能を実現できる複数の論理ブロック
111a、111b、111cと、結線状態をスイッチ等によって変更できる配線と、制
御メモリ107とを有する。
制御する。代表的には、プログラマブルロジックデバイスの外部端子に対して、信号入力
または信号出力を設定する。
ンメモリに書き込むためのデータ(コンフィギュレーションデータ)が保持されている。
制御メモリ107はフラッシュROM等の不揮発性メモリで構成される。
ロックは任意の個数とすることができる。また、プログラマブルロジックデバイス101
は、更に、マルチプライヤ(乗算器)、PLL(Phase Locked Loop)
ブロック等を有していてもよい。マルチプライヤ(乗算器)は、複数のデータの乗算を高
速で行う機能を有する。PLLブロックは、クロック信号をプログラマブルロジックデバ
イス内部の回路に供給する機能を有する。
の論理エレメント121a〜121dを有する。それぞれの論理エレメント121a〜1
21dのコンフィギュレーションデータを変更することによって、論理ブロックの機能を
適宜変更することができる。また、図示しないが、複数の論理エレメントはそれぞれ配線
で接続されている。なお、ここでは、4つの論理エレメントを示しているが、論理エレメ
ントは任意の個数とすることができる。
コンフィギュレーションメモリ133及び選択回路135を有するルックアップテーブル
131と、レジスタ137と、レジスタ137及びルックアップテーブル131の出力の
切り替えを行うための選択回路139とを有する。ここでは、選択回路139としては、
2入力1出力構造のマルチプレクサを用いることができる。
じた演算処理を行い、信号を出力する。
する。クロック信号CLKの入力により、当該レジスタ137に保持された信号をクロッ
ク信号CLKに同期させて選択回路139に出力する。
37から出力された出力信号とを選択するための回路である。選択信号(S0)の入力に
従い、ルックアップテーブル131から出力された出力信号またはレジスタ137から出
力された出力信号を論理エレメント121aから、別の論理エレメントへ出力する。
ブル131は、複数のメモリ素子141a〜141dを有するコンフィギュレーションメ
モリ133と、インバータ151、153、及び入力信号によりコンフィギュレーション
データを選択し出力するマルチプレクサ155を有する選択回路135とを有する。また
、選択回路135は、ルックアップテーブルの入力端子143、145、並びに出力端子
147と接続する。入力端子143はインバータ151及びマルチプレクサ155と接続
し、入力端子145はインバータ153及びマルチプレクサ155と接続する。ここでは
、インバータ151、153が接続された2つの入力端子143、145を有するため、
2つの信号の入力により、4つの信号がマルチプレクサ155に入力される。具体的には
、入力端子143に入力された信号S1と、インバータ151で反転された信号S1Bが
マルチプレクサ155に入力される。また入力端子145に入力された信号S2と、イン
バータ153で反転された信号S2Bがマルチプレクサ155に入力される。
ョンメモリ133に含まれるメモリ素子は、2N個である。ここでは、入力端子を2つ、
メモリ素子を4つとしているが、コンフィギュレーションデータに合わせて、入力端子及
びメモリ素子の数は任意とすることができる。
(B)及び図4(C)を用いて説明する。
及び演算回路163を有する。なお、図4(B)及び図4(C)では、トランジスタ16
1のチャネル領域が酸化物半導体膜で形成されていることを示すため、「OS」の符号を
付している。トランジスタ161のゲートはワード線と接続され、トランジスタ161の
ソース及びドレインの一方はビット線に接続される。トランジスタ161のソース及びド
レインの他方は、演算回路163と電気的に接続される。演算回路163は、出力端子1
69を介して、図4(A)に示す選択回路135に含まれるマルチプレクサ155と電気
的に接続される。
スタ161及び演算回路163に接続する容量素子171を有してもよい。トランジスタ
161のソース及びドレインの他方、並びに演算回路163は、容量素子171の一対の
電極のうちの一方と電気的に接続される。容量素子171の一対の電極のうちの他方は、
定電位配線173と電気的に接続される。
しくは2.5eV以上、より好ましくは3eV以上と、エネルギーギャップの広い酸化物
半導体膜をチャネル領域に有する。このため、酸化物半導体膜を有するトランジスタ16
1は、トランジスタのオフ電流を著しく低減することができる。なお、酸化物半導体膜を
有するトランジスタの代わりに、エネルギーギャップが2eV以上、好ましくは2.5e
V以上、より好ましくは3eV以上である炭化シリコンまたは窒化ガリウムなどをチャネ
ル領域に用いたトランジスタを用いることができる。
たはOR回路等の、入力信号がトランジスタのゲートに入力され、当該信号を演算し、出
力する回路を適宜用いることができる。演算回路163は、後述する半導体基板または絶
縁性基板上に設けられた半導体膜を用いたトランジスタにより構成される。
て、図7を用いて説明する。
低電位電圧Vssと接続し、ソースまたはドレインの他方が第1のpチャネル型のトラン
ジスタ163bのソース及びドレインの一方と接続する。また、第1のpチャネル型のト
ランジスタ163bのソース及びドレインの他方が高電位電圧Vddと接続する。第1の
nチャネル型のトランジスタ163a及び第1のpチャネル型のトランジスタ163bの
ゲートは、酸化物半導体膜を有するトランジスタ161のソース及びドレインの他方と接
続する。第2のnチャネル型のトランジスタ163cのソース及びドレインの一方が低電
位電圧Vssと接続し、ソースまたはドレインの他方が第2のpチャネル型のトランジス
タ163dのソース及びドレインの一方と接続する。また、第2のpチャネル型のトラン
ジスタ163dのソース及びドレインの他方が高電位電圧Vddと接続する。第2のnチ
ャネル型のトランジスタ163c及び第2のpチャネル型のトランジスタ163dのゲー
トは、第1のnチャネル型のトランジスタ163aのソース及びドレインの他方、並びに
第1のpチャネル型のトランジスタ163bのソース及びドレインの一方と接続する。第
2のnチャネル型のトランジスタ163cのソース及びドレインの他方、並びに第2のp
チャネル型のトランジスタ163dのソース及びドレインの一方は、出力端子169と接
続する。
それに対応する電荷量)をコンフィギュレーションデータに応じて制御することにより、
データを記憶する。トランジスタ161のソース及びドレインの他方に所定の電位が充電
された状態を「1」に対応させ、トランジスタ161のソース及びドレインの他方に電位
が充電されていない状態を「0」に対応させることによって、1ビットのデータを記憶す
ることができる。
1のnチャネル型のトランジスタ163a及び第1のpチャネル型のトランジスタ163
bのゲートと接続する。このため、トランジスタ161のソース及びドレインの他方に保
持した電位をトランジスタ161のソース及びドレインの他方に保持することができる。
このため、コンフィギュレーションデータが、他のメモリ素子へ漏れることを低減できる
。
電流が極めて小さいため、トランジスタ161をオフ状態とすることにより、電源電圧の
供給が停止した後も、トランジスタ161のソース及びドレインの他方の電位、即ちデー
タを長期間に渡って保持することが可能となる。
で、不揮発性メモリを実現することが可能となる。また、メモリ素子141では、データ
に対応する信号電位をトランジスタ161に入力し、トランジスタ161をオフ状態とし
て、当該トランジスタ161のソース及びドレインの他方をフローティング状態とするこ
とにより、データを記憶する。そのため、メモリ素子141において、データの書き換え
を繰り返すことによる疲労は少なく、データの書き換え可能な回数を多くすることができ
る。
容量素子171を設けることで、トランジスタ161のソース及びドレインの他方の電位
をより確実に保持することができる。このため、メモリ素子141では、データに対応す
る信号電位を所定のノード(容量素子171の一対の電極のうちの一方)に入力し、トラ
ンジスタ161をオフ状態として、当該ノードをフローティング状態とすることにより、
データを記憶することができる。そのため、メモリ素子141において、データの書き換
えを繰り返すことによる疲労は少なく、データの書き換え可能な回数を多くすることがで
きる。
MTJ素子は、絶縁膜を介して上下に配置している膜中のスピンの向きが平行であれば低
抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素子である。したがっ
て、本実施の形態で示す酸化物半導体を用いたメモリとは原理が全く異なっている。表1
はMTJ素子と、本実施の形態に係る半導体装置との対比を示す。
いう欠点がある。また、MTJ素子は電流駆動であるため、シリコンのバイポーラデバイ
スと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、MTJ素子は
書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといっ
た問題がある。
また、MTJ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する
必要がある。
セスに組み入れるには相当の注意を要する。MTJ素子はビット当たりの材料コストから
見ても高価であると考えられる。
導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンMOSFETと
同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエ
ラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性
が良いといえる。
を採用したプログラマブルロジックデバイスにおいて、ノーマリ・オフの駆動方法を適用
する場合について説明する。
プログラマブルロジックデバイスに電源電圧が供給されている間、つまり図4(B)に示
す構造のメモリ素子141を有するコンフィギュレーションメモリ133に電源電圧が供
給されている間は、トランジスタ161のワード線にHigh電圧を印加して導通状態と
し、ビット線から信号を入力して、トランジスタ161のソース及びドレインの他方にデ
ータを書き込む。
し、演算回路163を導通状態とする。即ち、トランジスタ161のソース及びドレイン
の他方に書き込まれたデータを演算回路163で演算し、出力端子169に出力する。ま
た、演算回路163がNAND回路、AND回路、NOR回路、またはOR回路の場合は
、演算回路163に読出し信号を入力し、トランジスタ161のソース及びドレインの他
方に書き込まれたデータを演算回路163で演算し、出力端子169に出力する。
回路163がインバータまたはバッファの場合は、演算回路163を非導通状態とするこ
とで、トランジスタ161のソース及びドレインの他方にデータを格納する。また、演算
回路163がNAND回路、AND回路、NOR回路、またはOR回路の場合は、演算回
路163への読出し信号の入力を停止することで、トランジスタ161のソース及びドレ
インの他方にデータを格納する。
データ格納の後、トランジスタ161のワード線にLow電圧を印加してトランジスタ1
61をオフ状態とすることによって、メモリ素子141に記憶されたデータが変動しない
ような状態とする。こうしてデータの待機を行うことができる。メモリ素子141は不揮
発性であり、トランジスタ161のオフ電流が極めて小さいため、トランジスタ161を
オフ状態とすることにより、電源電圧の供給が停止した後もトランジスタ161のソース
及びドレインの一方の電位、即ちデータを長期間に渡って保持することが可能となる。
電圧の供給を停止する。
コンフィギュレーションメモリ133に電源電圧の供給を開始した後、演算回路163が
インバータまたはバッファの場合は、演算回路163に電源電圧を供給し、演算回路16
3を導通状態とする。即ち、トランジスタ161のソース及びドレインの他方に書き込ま
れたデータを演算回路163で演算し、出力端子169に出力する。また、演算回路16
3がNAND回路、AND回路、NOR回路、またはOR回路の場合は、演算回路163
に読出し信号を入力し、トランジスタ161のソース及びドレインの他方に書き込まれた
データを演算回路163で演算し、出力端子169に出力する。コンフィギュレーション
メモリは、ルックアップテーブル内にあるため、コンフィギュレーションデータの読み出
し及び書込動作を速くすることができる。
源電圧が供給された際に、コンフィギュレーションメモリへのコンフィギュレーションデ
ータの書き込みが不要となり、プログラマブルロジックデバイスの起動時間を短くするこ
とができる。そのため、プログラマブルロジックデバイスにおいて、電源電圧供給を頻繁
に停止することが可能となり、ノーマリ・オフの駆動方法を適用して消費電力を大幅に低
減することができる。
込み可能な回数が多く信頼性の高いメモリ素子を用いるため、プログラマブルロジックデ
バイスの耐久性、信頼性を向上させることができる。
aの回路図である。
路189を有する。
と接続し、第2のNAND回路182は、図4(A)に示すメモリ素子141bの出力端
子169bと接続し、第3のNAND回路183は、図4(A)に示すメモリ素子141
cの出力端子169cと接続し、第4のNAND回路184は、図4(A)に示すメモリ
素子141dの出力端子169dと接続する。
a〜141dからコンフィギュレーションデータA〜Dが入力される。
1を入力し、第1のNAND回路181及び第3のNAND回路183に、入力端子14
3に入力されインバータで反転された信号S1Bを入力して、第1のNAND回路181
〜第4のNAND回路184の動作を制御し、コンフィギュレーションデータA〜Dのい
ずれかを第5のNAND回路185及び第6のNAND回路186に出力する。なお、入
力端子144は、入力端子143に接続するインバータの出力端子と接続する。
と接続する。第6のNAND回路186は、第3のNAND回路183及び第4のNAN
D回路184と接続する。
AND回路182で演算された信号が入力され、演算した信号を第7のNAND回路18
7に出力する。第6のNAND回路186に、第3のNAND回路183で演算された信
号が入力され、第4のNAND回路184で演算された信号が入力され、演算した信号を
第8のNAND回路188に出力する。
路188は、第6のNAND回路186と接続する。第7のNAND回路187に、入力
端子145に入力されインバータで反転された信号S2Bを入力し、第8のNAND回路
188に、入力端子145から信号S2を入力して第7のNAND回路187及び第8の
NAND回路188の動作を制御し、演算した信号を第9のNAND回路189に出力す
る。なお、入力端子146は、入力端子145に接続するインバータの出力端子と接続す
る。
と接続する。
AND回路188で演算された信号が入力され、第9のNAND回路189で演算された
信号が、ルックアップテーブルの出力端子147へと出力される。
ができる。
bの回路図である。
トランジスタが並列に接続された第1のトランスミッションゲート191乃至第6のトラ
ンスミッションゲート196と、バッファ197とを有する。
続する。第2のトランスミッションゲート192は、メモリ素子141bの出力端子16
9bと接続する。第3のトランスミッションゲート193は、メモリ素子141cの出力
端子169cと接続する。第4のトランスミッションゲート194は、メモリ素子141
dの出力端子169dと接続する。
ランスミッションゲート194にそれぞれ、コンフィギュレーションデータA〜Dが入力
される。
力端子143から信号S1と、入力端子143に入力されインバータで反転された信号S
1Bを入力して、第1のトランスミッションゲート191〜第4のトランスミッションゲ
ート194の動作の制御をして、コンフィギュレーションデータA〜Dのいずれかを第5
のトランスミッションゲート195及び第6のトランスミッションゲート196に出力す
る。
第2のトランスミッションゲート192と接続する。第6のトランスミッションゲート1
96は、第3のトランスミッションゲート193及び第4のトランスミッションゲート1
94と接続する。
チャネル型のトランジスタに、入力端子145から信号S2と、入力端子145に入力さ
れインバータで反転された信号S2Bとを入力して第5のトランスミッションゲート19
5及び第6のトランスミッションゲート196の動作を制御して、演算した信号をバッフ
ァ197に出力する。
に示すマルチプレクサ155bを用いた動作方法について説明する。
あるため、信号S1BとしてHighが入力される。入力端子145に信号S2としてL
owを入力する。信号S2Bは信号S2の反転信号であるため、入力端子146を介して
信号S2BとしてHighが入力される。なお、入力端子144は、入力端子143に接
続するインバータの出力端子と接続し、入力端子146は、入力端子145に接続するイ
ンバータの出力端子と接続する。これらの信号がマルチプレクサ155bで演算処理され
、バッファ197に信号Aが出力され、バッファ197で増幅された信号Aが出力端子1
47から出力される。
してHighを入力すると、メモリ素子141cからバッファ197に信号Cが出力され
、バッファ197で増幅された信号Cが出力端子147から出力される。
としてLowを入力すると、メモリ素子141bからバッファ197に信号Bが出力され
、バッファ197で増幅された信号Bが出力端子147から出力される。
としてHighを入力すると、メモリ素子141dからバッファ197に信号Dが出力さ
れ、バッファ197で増幅された信号Dが出力端子147から出力される。
ギュレーションメモリに含まれるメモリ素子に保持されたコンフィギュレーションデータ
A〜Dのいずれかが選択回路から出力され、論理エレメントで行われる演算処理の種類を
特定することができる。
に記憶されたコンフィギュレーションデータに応じて、異なる演算処理を行う。
できる。また、レジスタ137を有する論理エレメントと、レジスタ137を省略した論
理エレメントの両方が混在する論理ブロックを有するプログラマブルロジックデバイスで
あってもよい。レジスタ137を省略した論理エレメントでは、ルックアップテーブル1
31の出力を、論理エレメント121aの出力とすることができる。
ッシュ動作が不要、若しくはリフレッシュ動作を行う頻度を非常に低くすることができ、
消費電力を更に低減することができる。また、プログラマブルロジックデバイスへの電源
電圧の供給開始のたびにコンフィギュレーションメモリ133へのデータの書き込みを行
う必要がない。このため、低消費電力で、起動時間が高速なプログラマブルロジックデバ
イスを提供することができる。
本実施の形態では、実施の形態1に示すプログラマブルロジックデバイスの作製方法につ
いて、図7〜図11を用いて説明する。ここでは、メモリ素子として、図7の回路図で示
すように、酸化物半導体膜を有するトランジスタ161と、演算回路163として、バッ
ファを有するメモリ素子141を説明する。詳細には、プログラマブルロジックデバイス
の作製方法として、酸化物半導体膜を有するトランジスタ161と、バッファを構成する
第1のnチャネル型のトランジスタ163a及び第1のpチャネル型のトランジスタ16
3bについて説明する。なお、図8〜図11において、A−Bに示す断面図は、酸化物半
導体膜を有するトランジスタ161、第1のnチャネル型のトランジスタ163a、及び
第1のpチャネル型のトランジスタ163bが形成される領域の断面図に相当し、C−D
に示す断面図は、酸化物半導体膜を有するトランジスタ161のソース及びドレインの一
方と、第1のnチャネル型のトランジスタ163a及び第1のpチャネル型のトランジス
タ163bのゲートの接続領域の断面図に相当する。
n型の半導体基板201の一部にpウェル領域205を形成する。
ウェハー)、化合物半導体基板(SiC基板、サファイア基板、GaN基板等)を用いる
ことができる。
ator)基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱すること
により、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅
させて作られた所謂SIMOX(Separation by IMplanted O
Xygen)基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を
利用して半導体基板を劈開するスマートカット法や、ELTRAN法(Epitaxia
l Layer Transfer:キャノン社の登録商標)等を用いて形成したSOI
基板を用いてもよい。
con)法またはSTI(Shallow Trench Isolation)法等を
用いて形成する。
〜1×1016/cm3程度の濃度で添加されている。pウェル領域205は、半導体基
板201の一部にマスクを形成したのち、半導体基板201の一部にp型を付与する不純
物元素を添加して、形成される。
導体基板にn型を付与するリン、ヒ素等の不純物元素が添加されたnウェル領域を形成し
てもよい。
極209を形成する。
酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン
膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有する膜(酸窒化シリ
コン膜)との積層構造で形成する。次に、酸化シリコン膜または酸窒化シリコン膜の一部
を選択的にエッチングして、ゲート絶縁膜207を形成する。
h−k材料ともいう)であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケー
ト、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ラ
ンタンなどの希土類酸化物等を、CVD法、スパッタリング法等を用いて形成した後、選
択的に一部をエッチングして、ゲート絶縁膜207を形成する。
から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を
用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることが
できる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極209を形成しても
よい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いるこ
とができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ
、剥離を防止することができる。
膜の一部を選択的にエッチングして形成される。
、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパッ
タリング法により形成した後、酸化シリコン膜及び導電膜のそれぞれ一部を選択的にエッ
チングして、ゲート絶縁膜207及びゲート電極209を形成する。
てp型の不純物領域213a、213bを形成する。また、pウェル領域205にn型を
付与する不純物元素を添加して、n型の不純物領域211a、211bを形成する。n型
の不純物領域211a、211b、及びp型の不純物領域213a、213bにおけるn
型を付与する不純物元素及びp型を付与する不純物元素の濃度は、1×1019/cm3
以上1×1021/cm3以下である。n型を付与する不純物元素及びp型を付与する不
純物元素は、イオンドーピング法、イオン注入法等を適宜用いて、半導体基板201及び
pウェル領域205に添加する。
207、及びゲート電極209上に、スパッタリング法、CVD法等により、絶縁膜21
5、217を形成する。
リコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミ
ニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜215をCVD法に
より形成することで、絶縁膜215の水素含有量が高まるため、熱処理により、半導体基
板を水素化し、水素によりダングリングボンドを終端させ、欠陥を低減することができる
。
on Glass)などの無機材料、または、ポリイミド、アクリルなどの有機材料を用
いて形成することで、絶縁膜217の平坦性を高めることができる。
a、213bに添加された不純物元素を活性化するための熱処理を行う。
トランジスタ163bを作製することができる。
、開口部にコンタクトプラグ219a〜219dを形成する。代表的には、スパッタリン
グ法、CVD法、メッキ法等により導電膜を形成した後、CMP(Chemical M
echanical Polishing)法により平坦化処理を行い、導電膜の表面の
不要な部分を除去して、コンタクトプラグ219a〜219dを形成する。
VD法でタングステンシリサイドを形成し、開口部に導電膜を埋め込むことで形成される
。
CVD法等により絶縁膜を形成した後、該絶縁膜の一部を選択的に溝部を有するようにエ
ッチングし、絶縁膜221a〜221eを形成する。次に、スパッタリング法、CVD法
等により導電膜を形成した後、CMP法、メッキ法等により平坦化処理を行い、該導電膜
の表面の不要な部分を除去して、配線223a〜223cを形成する(図9(A)参照)
。
。
リウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金
属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シ
リコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構
造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム
合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム
膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジ
ウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
に形成する酸化物半導体膜を有するトランジスタにおける電気特性のばらつきを低減する
ことができる。また、歩留まり高く酸化物半導体膜を有するトランジスタを形成すること
ができる。
223cに含まれる水素を脱離させることが好ましい。この結果、後の熱処理において、
後に形成される絶縁膜及び酸化物半導体膜中に水素が拡散することを防ぐことができる。
なお、熱処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、100℃以上基
板の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素(亜
酸化窒素、一酸化窒素、二酸化窒素など)を用いる。
CVD法等により、絶縁膜225を形成する。絶縁膜225としては、酸化シリコン、酸
化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム
、酸化アルミニウム、酸化窒化アルミニウムを単層または積層して形成する。また、絶縁
膜225として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好
ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素
よりも多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が脱離する酸化絶縁
膜は、加熱により酸素が脱離するため、加熱により酸化物半導体膜に酸素を拡散させるこ
とができる。
を用いて酸化物半導体膜227を形成する(図9(B)参照)。ここでは、酸化物半導体
膜227として、スパッタリング法により、1nm以上50nm以下、更に好ましくは3
nm以上30nm以下の厚さで酸化物半導体膜を形成する。酸化物半導体膜227の厚さ
を上記厚さとすることで、トランジスタの短チャネル効果を抑制することができる。
ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジ
スタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウ
ム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を有する
ことが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが好まし
い。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
亜鉛、二元系金属酸化物であるIn−Zn系金属酸化物、Sn−Zn系金属酸化物、Al
−Zn系金属酸化物、Zn−Mg系金属酸化物、Sn−Mg系金属酸化物、In−Mg系
金属酸化物、In−Ga系金属酸化物、三元系金属酸化物であるIn−Ga−Zn系金属
酸化物(IGZOとも表記する)、In−Al−Zn系金属酸化物、In−Sn−Zn系
金属酸化物、Sn−Ga−Zn系金属酸化物、Al−Ga−Zn系金属酸化物、Sn−A
l−Zn系金属酸化物、In−Hf−Zn系金属酸化物、In−La−Zn系金属酸化物
、In−Ce−Zn系金属酸化物、In−Pr−Zn系金属酸化物、In−Nd−Zn系
金属酸化物、In−Sm−Zn系金属酸化物、In−Eu−Zn系金属酸化物、In−G
d−Zn系金属酸化物、In−Tb−Zn系金属酸化物、In−Dy−Zn系金属酸化物
、In−Ho−Zn系金属酸化物、In−Er−Zn系金属酸化物、In−Tm−Zn系
金属酸化物、In−Yb−Zn系金属酸化物、In−Lu−Zn系金属酸化物、四元系金
属酸化物であるIn−Sn−Ga−Zn系金属酸化物、In−Hf−Ga−Zn系金属酸
化物、In−Al−Ga−Zn系金属酸化物、In−Sn−Al−Zn系金属酸化物、I
n−Sn−Hf−Zn系金属酸化物、In−Hf−Al−Zn系金属酸化物を用いること
ができる。
の元素を含むこと酸化物半導体膜である。代表的には、四元系金属酸化物であるIn−S
n−Ga−Zn系金属酸化物や、三元系金属酸化物であるIn−Ga−Zn系金属酸化物
、In−Sn−Zn系金属酸化物、In−Al−Zn系金属酸化物、Sn−Ga−Zn系
金属酸化物、Al−Ga−Zn系金属酸化物、Sn−Al−Zn系金属酸化物や、二元系
金属酸化物であるIn−Zn系金属酸化物、Sn−Zn系金属酸化物や、一元系金属酸化
物である酸化インジウム、酸化スズ、酸化亜鉛などを用いることができる。また、上記酸
化物半導体に酸化シリコンを含んでもよい。
Ga)、亜鉛(Zn)を有する酸化物、という意味であり、InとGaとZnの比率は問
わない。また、インジウムとガリウムと亜鉛以外の金属元素を含んでいてもよい。このと
き、上記酸化物半導体膜においては、化学量論比に対し、酸素を過剰にすると好ましい。
酸素を過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制する
ことができる。
)で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれ
た一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In2SnO
5(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
a:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系金
属酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn
=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3
:1/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8
)の原子数比のIn−Sn−Zn系金属酸化物やその組成の近傍の酸化物を用いるとよい
。
らつき等)に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得
るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結
合距離、密度等を適切なものとすることが好ましい。
。しかしながら、In−Ga−Zn系金属酸化物でも、バルク内欠陥密度を低減すること
により電界効果移動度を上げることができる。
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成の近傍であるとは、a、b、cが、
(a−A)2+(b−B)2+(c−C)2≦r2
を満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である
。
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い電界効果移動度を得ることができる。
の平坦性を高めればアモルファス状態の酸化物半導体以上の電界効果移動度を得ることが
できる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが
好ましく、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、
より好ましくは0.1nm以下の表面上に形成するとよい。
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式にて定義される。
)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、Z0は
測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force
Microscope)にて評価可能である。
0.5〜50、好ましくはIn/Zn=1〜20、さらに好ましくはIn/Zn=1.5
〜15とする。Znの原子数比を好ましい前記範囲とすることで、トランジスタの電界効
果移動度を向上させることができる。ここで、化合物の原子数比がIn:Zn:O=X:
Y:Zのとき、Z>1.5X+Yとする。
が2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。このよう
に、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を
低減することができる。
1×1018atoms/cm3以下、さらに好ましくは2×1016atoms/cm
3以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結
合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となる
ためである。
てもよい。
is Aligned Crystalline Oxide Semiconduct
orともいう。)を用いてもよい。
面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸にお
いては、金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面(あ
るいは表面または界面)においては、a軸またはb軸の向きが異なる(c軸を中心に回転
した)結晶を含む酸化物半導体のことである。
角形もしくは六角形、または正三角形もしくは正六角形の原子配列を有し、かつc軸方向
の断面において金属原子が層状または金属原子と酸素原子が層状に配列した相を含む材料
をいう。
、CAAC−OSは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部
分の境界を明確に判別できないこともある。
AAC−OSを構成する個々の結晶部分のc軸は一定の方向(例えば、CAAC−OSが
形成される基板面、CAAC−OSの表面、膜面、界面等に垂直な方向)に揃っていても
よい。あるいは、CAAC−OSを構成する個々の結晶部分のab面の法線は一定の方向
(例えば、基板面、表面、膜面、界面等に垂直な方向)を向いていてもよい。
あったりする。また、その組成等に応じて、可視光に対して透明であったり不透明であっ
たりする。
垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を
観察すると金属原子または金属原子及び酸素原子(または窒素原子)の層状配列が認めら
れる酸化物半導体を挙げることもできる。
する。なお、特に断りがない限り、図14乃至図16は上方向をc軸方向とし、c軸方向
と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした
場合の上半分、下半分をいう。また、図14において、丸で囲まれたOは4配位のOを示
し、二重丸で囲まれたOは3配位のOを示す。
配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原
子のみ示した構造を、小グループと呼ぶ。図14(A)の構造は、八面体構造をとるが、
簡単のため平面構造で示している。なお、図14(A)の上半分及び下半分にはそれぞれ
3個ずつ4配位のOがある。図14(A)に示す小グループは電荷が0である。
配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、
いずれもab面に存在する。図14(B)の上半分及び下半分にはそれぞれ1個ずつ4配
位のOがある。また、Inも5配位をとるため、図14(B)に示す構造をとりうる。図
14(B)に示す小グループは電荷が0である。
造を示す。図14(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位
のOがある。また、図14(C)において、3つの4配位のOが上半分にあり、1つの4
配位のOが下半分にあってもよい。図14(C)に示す小グループは電荷が0である。
造を示す。図14(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位
のOがある。図14(D)に示す小グループは電荷が+1となる。
4配位のOがあり、下半分には1個の4配位のOがある。図14(E)に示す小グループ
は電荷が−1となる。
大グループ(ユニットセルともいう。)と呼ぶ。
の上半分の3個のOは下方向に3個の近接Inを有し、下半分の3個のOは上方向に3個
の近接Inを有する。図14(B)のGaの上半分の1個のOは下方向に1個の近接Ga
を有し、下半分の1個のOは上方向に1個の近接Gaを有する。図14(C)のZnの上
半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは上方向に3個の近
接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にあ
る近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上
方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の
数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある
4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金
属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。
例えば、6配位の金属原子(InまたはSn)が下半分の4配位のOを介して結合する場
合、4配位のOが3個であるため、5配位の金属原子(GaまたはIn)の上半分の4配
位のO、5配位の金属原子(GaまたはIn)の下半分の4配位のOまたは4配位の金属
原子(Zn)の上半分の4配位のOのいずれかと結合することになる。
また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して
中グループを構成する。
す。図15(B)に、3つの中グループで構成される大グループを示す。なお、図15(
C)は、図15(B)の層構造をc軸方向から観察した場合の原子配列を示す。
、例えば、Snの上半分及び下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の
3として示している。同様に、図15(A)において、Inの上半分及び下半分にはそれ
ぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図15(A
)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZ
nと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを
示している。
ら順に4配位のOが3個ずつ上半分及び下半分にあるSnが、4配位のOが1個ずつ上半
分及び下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと
結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分及び
下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個から
なる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位の
Oが3個ずつ上半分及び下半分にあるSnと結合している構成である。この中グループを
複数結合して大グループを構成する。
7、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4配
位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従って
、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成するた
めには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図14
(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小
グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消される
ため、層構造の合計の電荷を0とすることができる。
−O系の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−Sn
−Zn−O系の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数。)
とする組成式で表すことができる。
三元系金属酸化物であるIn−Ga−Zn系金属酸化物(IGZOとも表記する。)、I
n−Al−Zn系金属酸化物、Sn−Ga−Zn系金属酸化物、Al−Ga−Zn系金属
酸化物、Sn−Al−Zn系金属酸化物、In−Hf−Zn系金属酸化物、In−La−
Zn系金属酸化物、In−Ce−Zn系金属酸化物、In−Pr−Zn系金属酸化物、I
n−Nd−Zn系金属酸化物、In−Sm−Zn系金属酸化物、In−Eu−Zn系金属
酸化物、In−Gd−Zn系金属酸化物、In−Tb−Zn系金属酸化物、In−Dy−
Zn系金属酸化物、In−Ho−Zn系金属酸化物、In−Er−Zn系金属酸化物、I
n−Tm−Zn系金属酸化物、In−Yb−Zn系金属酸化物、In−Lu−Zn系金属
酸化物や、二元系金属酸化物であるIn−Zn系金属酸化物、Sn−Zn系金属酸化物、
Al−Zn系金属酸化物、Zn−Mg系金属酸化物、Sn−Mg系金属酸化物、In−M
g系金属酸化物や、In−Ga系金属酸化物、一元系金属酸化物である酸化インジウム、
酸化スズ、酸化亜鉛などを用いた場合も同様である。
ル図を示す。
ら順に4配位のOが3個ずつ上半分及び下半分にあるInが、4配位のOが1個上半分に
あるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ず
つ上半分及び下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して
、4配位のOが3個ずつ上半分及び下半分にあるInと結合している構成である。この中
グループが複数結合して大グループを構成する。
、図16(B)の層構造をc軸方向から観察した場合の原子配列を示している。
ぞれ+3、+2、+3であるため、In、Zn及びGaのいずれかを含む小グループは、
電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計
の電荷は常に0となる。
グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グ
ループも取りうる。
により形成する。
ることができる。ターゲットとしては、四元系金属酸化物であるIn−Sn−Ga−Zn
系金属酸化物や、三元系金属酸化物であるIn−Ga−Zn系金属酸化物、In−Sn−
Zn系金属酸化物、In−Al−Zn系金属酸化物、Sn−Ga−Zn系金属酸化物、A
l−Ga−Zn系金属酸化物、Sn−Al−Zn系金属酸化物や、二元系金属酸化物であ
るIn−Zn系金属酸化物、Sn−Zn系金属酸化物や、一元系金属酸化物である酸化ス
ズ、酸化亜鉛などのターゲットを用いることができる。
数比で、1:2:2、2:1:3、1:1:1、または20:45:35などとなる酸化
物ターゲットを用いる。
O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比とする。また、In2O
3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲット、また
はIn2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有するターゲ
ット、In2O3:Ga2O3:ZnO=2:1:8[mol数比]の組成比を有するタ
ーゲットを用いることもできる。また、In2O3:ZnO=25:1〜1:4[mol
数比]の組成比を有するターゲットを用いることもできる。
ス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに
対して酸素のガス比を高めることが好ましい。また、スパッタリングガスには、水素を含
む不純物が除去された高純度ガスを用いることが好ましい。
C電源装置、DC電源装置等を適宜用いることができる。
秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への
不純物の混入を低減することができる。
スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適
宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方
、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排
気能力の高いスパッタイオンポンプを組み合わせることが有効となる。
成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、
リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、成膜室に存在
する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱
離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速
度を10倍程度大きくすることができる。ベーキングは100℃以上450℃以下で行え
ばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは
脱離しにくい水などの脱離速度をさらに大きくすることができる。
において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑え
ることによって、酸化物半導体膜に含まれる水素を含む不純物の混入を低減することがで
きる。また、酸化絶縁膜から酸化物半導体膜への水素などの不純物の拡散を低減すること
ができる。
ー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防
着板に付着した水素、水を取り除く工程を行ってもよい。
素が脱離した格子(あるいは酸素が脱離した部分)には欠損が形成されてしまう。このた
め、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことにより、
酸化物半導体膜の欠損を低減することが可能である。このため、不純物をできるだけ除去
し、高純度化させた酸化物半導体膜をチャネル領域とすることにより、トランジスタの信
頼性を高めることができる。
の一部を、酸化物半導体膜と、絶縁膜225及び酸化物半導体膜の界面近傍に拡散させる
。この結果、後に形成されるトランジスタにおいて、水素濃度、及び絶縁膜225との界
面近傍における酸素欠損が低減された酸化物半導体膜228を形成することができる(図
9(C)参照)。
含まれる酸素の一部を放出させ、さらには酸化物半導体膜227に拡散させる温度が好ま
しく、代表的には、150℃以上基板歪み点未満、好ましくは250℃以上450℃以下
、更に好ましくは300℃以上450℃以下とする。
ことができる。RTA装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱
処理を行うことができる。そのため、酸化物半導体膜からの水素の放出、及び絶縁膜22
5から酸化物半導体膜への酸素拡散の時間を短縮することができる。
ン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、
酸素雰囲気で行ってもよい。処理時間は3分〜24時間とする。または、不活性ガス雰囲
気で熱処理を行った後、酸素雰囲気で熱処理を行ってもよい。
形成する。次に、酸化物半導体膜229上に、スパッタリング法、CVD法等により絶縁
膜231を形成する。次に、絶縁膜231上にゲート電極233を形成する(図10(A
)参照)。
コン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはGa−Zn−O系金属酸
化物などを用いればよく、積層または単層で設ける。また、絶縁膜231は、絶縁膜22
5に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。絶縁膜231に
加熱により酸素が脱離する膜を用いることで、後の熱処理により酸化物半導体膜229に
生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる。
ハフニウムシリケート(HfSixOyNz)、窒素が添加されたハフニウムアルミネー
ト(HfAlxOyNz)、酸化ハフニウム、酸化イットリウムなどのhigh−k材料
を用いることでゲート絶縁膜の厚さを薄くしてもゲートリークを低減できる。
m以下、より好ましくは10nm以上30nm以下とするとよい。
グステンから選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金
属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコ
ニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電
極233は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含む
アルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタ
ン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層
構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン
膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある
。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオ
ジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒
化膜を用いてもよい。
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加し
たインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、
上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
ッタリング法、CVD法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエ
ッチングして、形成される。
窒素を含むIn−Ga−Zn−O膜や、窒素を含むIn−Sn−O膜や、窒素を含むIn
−Ga−O膜や、窒素を含むIn−Zn−O膜や、窒素を含むSn−O膜や、窒素を含む
In−O膜や、金属窒化膜(InN、ZnNなど)を設けることが好ましい。これらの膜
は5eV、好ましくは5.5eV以上の仕事関数を有し、トランジスタの電気特性のしき
い値電圧をプラスにすることができ、所謂ノーマリ・オフのスイッチング素子を実現でき
る。例えば、窒素を含むIn−Ga−Zn−O膜を用いる場合、少なくとも酸化物半導体
膜229より高い窒素濃度、具体的には7原子%以上の窒素を含むIn−Ga−Zn−O
膜を用いる。
1から酸化物半導体膜229に酸素を拡散させて、酸化物半導体膜229に含まれる酸素
欠陥を補填し、酸素欠陥を低減することができる。
処理を行う。この結果、図10(B)に示すように、ゲート電極233に覆われ、ドーパ
ントが添加されない第1の領域235aと、ドーパントを含む一対の第2の領域235b
、235cを形成する。ゲート電極233をマスクにしてドーパントを添加するため、セ
ルフアラインで、ドーパントが添加されない第1の領域235a、及びドーパントを含む
一対の第2の領域235b、235cを形成することができる。なお、ゲート電極233
と重畳する第1の領域235aはチャネル領域として機能する。また、ドーパントを含む
一対の第2の領域235b、235cは、低抵抗領域として機能する。また、第1の領域
235a、及びドーパントを含む一対の第2の領域235b、235cを酸化物半導体膜
235と示す。
m3未満、好ましくは1×1018atoms/cm3以下、より好ましくは5×101
7atoms/cm3以下、さらに好ましくは1×1016atoms/cm3以下とす
ることが好ましい。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、キ
ャリアである電子が生じてしまう。これらのため、酸化物半導体膜229の第1の領域2
35a中の水素濃度を低減することで、しきい値電圧のマイナスシフトを低減することが
できる。
5×1018atoms/cm3以上1×1022atoms/cm3以下、好ましくは
5×1018atoms/cm3以上5×1019atoms/cm3未満とする。
ア密度または欠陥を増加させることができる。このため、ドーパントを含まない第1の領
域235aと比較して導電性を高めることができる。なお、ドーパント濃度を増加させす
ぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含む一対の第
2の領域235b、235cの導電性を低下させることになる。
1000S/cm以下、好ましくは10S/cm以上1000S/cm以下とすることが
好ましい。
を有することで、チャネル領域として機能する第1の領域235aの端部に加わる電界を
緩和させることができる。このため、トランジスタの短チャネル効果を抑制することがで
きる。
オン注入法を用いることができる。また、添加するドーパントとしては、ホウ素、窒素、
リン、及びヒ素の少なくとも一以上がある。または、ドーパントとしては、ヘリウム、ネ
オン、アルゴン、クリプトン、及びキセノンの少なくとも一以上がある。または、ドーパ
ントとしては、水素がある。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の
一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上と、水素と
を適宜組み合わしてもよい。
絶縁膜などが形成されている状態を示したが、酸化物半導体膜229が露出している状態
でドーパントの添加を行ってもよい。
法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガ
ス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって
、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライ
エッチング装置やCVD装置などを用いることができる。
℃以下、好ましくは250℃以上325℃以下とする。または、250℃から325℃ま
で徐々に温度上昇させながら加熱してもよい。
することができる。なお、当該熱処理において、ドーパントを含む一対の第2の領域23
5b、235cは、結晶状態でも非晶質状態でもよい。
7、及びゲート絶縁膜239、並びに電極241a、241bを形成する。
窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化
アルミニウムなどを用いればよく、積層または単層で設ける。なお、サイドウォール絶縁
膜237として、絶縁膜225と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を
用いて形成してもよい。
絶縁膜を形成する。絶縁膜は、スパッタリング法、CVD法等により形成する。また、当
該絶縁膜の厚さは特に限定はないが、ゲート電極233の形状に応じる被覆性を考慮して
、適宜選択すればよい。
ッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜237は、絶縁膜に
異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。
絶縁膜237及びゲート絶縁膜239と重なる領域によりソース−ドレイン耐圧を高める
ことが可能である。ソース−ドレイン耐圧を高めることが可能である領域の幅は、サイド
ウォール絶縁膜237の幅に対応し、またサイドウォール絶縁膜237の幅は、ゲート電
極233の厚さにも対応することから、所望の範囲となるように、ゲート電極233の厚
さを決めればよい。
絶縁膜231をエッチングし、酸化物半導体膜229を露出させることで、ゲート絶縁膜
239を形成することができる。
することができる。なお、一対の電極241a、241bは配線としても機能させてもよ
い。
または、スパッタリング法、CVD法、蒸着法等で導電膜を形成した後、該導電膜の一部
を選択的にエッチングして、一対の電極241a、241bを形成する。
の側面と接するように、形成されることが好ましい。即ち、トランジスタの一対の電極2
41a、241bの端部がサイドウォール絶縁膜237上に位置し、酸化物半導体膜22
9において、ドーパントを含む一対の第2の領域235b、235cの露出部を全て覆っ
ていることが好ましい。この結果、ドーパントが含まれる一対の第2の領域235b、2
35cにおいて、一対の電極241a、241bと接する領域がソース領域及びドレイン
領域として機能する。また、サイドウォール絶縁膜237及びゲート絶縁膜239と重な
る領域によりソース−ドレイン耐圧を高めることが可能である。また、サイドウォール絶
縁膜237の長さによりソース−ドレイン間の距離が制御できるため、酸化物半導体膜2
35と接する一対の電極241a、241bのチャネル側の端部を、マスクを用いずに形
成させることができる。また、マスクを使用しないため、複数のトランジスタにおける加
工ばらつきを低減することができる。
。
り、絶縁膜243及び絶縁膜245を形成する。
リコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミ
ニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜245として、外部
への酸素の拡散を防ぐ絶縁膜を用いることで、絶縁膜243から脱離する酸素を酸化物半
導体膜に供給することができる。外部への酸素の拡散を防ぐ絶縁膜の代表例としては、酸
化アルミニウム、酸化窒化アルミニウム等で形成された膜がある。また、絶縁膜245と
して、外部からの水素の拡散を防ぐ絶縁膜を用いることで、外部から酸化物半導体膜への
水素の拡散を低減することが可能であり、酸化物半導体膜の欠損を低減することができる
。外部からの水素の拡散を防ぐ絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコ
ン、窒化アルミニウム、窒化酸化アルミニウム等がある。また、絶縁膜243として、絶
縁膜225と同様に、加熱により酸素の一部が脱離する酸化絶縁膜と、外部への酸素の拡
散を防ぐ絶縁膜と、酸化絶縁膜との3層構造とすることで、効率よく酸化物半導体膜へ酸
素を拡散すると共に、外部への酸素の脱離を抑制することが可能であり、温度及び湿度の
高い状態でも、トランジスタの特性の変動を低減することができる。
チングし、開口部を形成すると共に、ゲート電極209及び一対の電極の一方のそれぞれ
一部を露出する。次に、開口部に導電膜を形成した後、該導電膜の一部を選択的にエッチ
ングして、配線249を形成する。配線249は、コンタクトプラグ219a〜219d
に示す材料を適宜用いることができる(図11(B)参照)。
他方と、nチャネル型のトランジスタ163a及びpチャネル型のトランジスタ163b
のゲートを接続することができる。
基板上に設けられた半導体膜を用いたトランジスタで構成される演算回路上に、酸化物半
導体膜をチャネル領域に有するトランジスタを積層することができる。この結果、プログ
ラマブルロジックデバイスのサイズを小さくできる。
本実施の形態では、実施の形態2に示す酸化物半導体膜229に、CAAC−OSを用い
て形成する方法について、説明する。
明する。
B)に示す酸化物半導体膜227となる酸化物半導体膜の方法において、スパッタリング
法を用いる場合、基板温度を150℃以上450℃以下、好ましくは200℃以上350
℃以下とすることで、酸化物半導体膜中への水(水素を含む)などの混入を低減しつつ、
CAAC−OSを形成することができる。
で、酸化物半導体膜227からより水素を放出させると共に、絶縁膜225に含まれる酸
素の一部を、酸化物半導体膜227と、絶縁膜225及び酸化物半導体膜227の界面近
傍に拡散させることができると共に、当該熱処理により、より結晶性の高いCAAC−O
Sを有する酸化物半導体膜228を形成することができる。この後、酸化物半導体膜22
8の一部を選択的にエッチングすることで、酸化物半導体膜229を形成することができ
る。
下に説明する。
以上10nm以下、好ましくは2nm以上5nm以下とする。
上550℃以下、さらに好ましくは200℃以上500℃以下とし、酸素ガス雰囲気で成
膜する。これにより、成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜の不純
物濃度は低くなる。また、形成した第1の酸化物半導体膜中に含まれる水素、水等の不純
物の混入を低減させることができる。また、酸化物半導体膜中の原子配列が整い、高密度
化され、多結晶またはCAAC−OSが形成されやすくなる。さらに、酸素ガス雰囲気で
成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはCAAC−
OSが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その
場合は酸素ガスの割合は30体積%以上、好ましくは50体積%以上、さらに好ましくは
80体積%以上とする。なお、酸化物半導体膜は薄いほど、トランジスタの短チャネル効
果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の
低下が起こることがある。
より、第1の酸化物半導体膜から、より水(水素含む)を脱離させることができ、さらに
結晶性も向上させることができる。該第1の熱処理を行うことにより、配向性の高いCA
AC−OSを形成することができる。また、該第1の熱処理は、200℃以上基板の歪み
点未満、好ましくは250℃以上450℃以下とする。
いることができる。RTAを用いることで、短時間に限り、基板の歪み点以上の温度で熱
処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半
導体膜を形成するための時間を短縮することができる。
、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい
。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は3分〜24時間とする。
処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成
することができるが、24時間を超える熱処理は生産性の低下を招くため好ましくない。
膜は、第1の酸化物半導体膜と同様の方法で成膜することができる。
導体膜を種結晶として、第2の酸化物半導体膜を結晶化させることができる。このとき、
第1の酸化物半導体膜と第2の酸化物半導体膜が同一の元素から構成されることをホモ成
長という。または、第1の酸化物半導体膜と第2の酸化物半導体膜とが、少なくとも一種
以上異なる元素から構成されることをヘテロ成長という。
は、第1の熱処理と同様の方法で行えばよい。第2の熱処理を行うことによって、非晶質
領域に対して結晶領域の割合の多い酸化物半導体膜とすることができる。または、第2の
熱処理を行うことによって、第1の酸化物半導体膜を種結晶として、第2の酸化物半導体
膜を結晶化させることができる。
からなる酸化物半導体膜227を形成した後の熱処理により、酸化物半導体膜227から
より水素を放出させると共に、絶縁膜225に含まれる酸素の一部を、酸化物半導体膜2
27と、絶縁膜225及び酸化物半導体膜227の界面近傍とに拡散させることができる
と共に、当該熱処理により、より結晶性の高いCAAC−OSを有する酸化物半導体膜2
28を形成することができる。この後、酸化物半導体膜228の一部を選択的にエッチン
グして、酸化物半導体膜229を形成することができる。
素が脱離した格子(あるいは酸素が脱離した部分)には欠損が形成されてしまう。このた
め、酸化物半導体膜の成膜工程において、不純物を極めて減らすことにより、酸化物半導
体膜の欠損を低減することが可能である。このため、不純物をできるだけ除去し、高純度
化させたCAAC−OSからなる酸化物半導体膜をチャネル領域とすることにより、トラ
ンジスタに対する光照射やBT(Bias Temperature)ストレス試験前後
でのしきい値電圧の変化量が少ないため、安定した電気的特性を有することができる。
絶縁膜である絶縁膜225の表面の平坦性を良好にすることが好ましい。代表的には、絶
縁膜225の平均面粗さ(Ra)を、1nm以下、好ましくは0.3nm以下、より好ま
しくは0.1nm以下とすることが好ましい。酸化物半導体膜に含まれる結晶は、絶縁膜
225の表面に概略垂直な方向に成長するため、絶縁膜225の平坦性を高めることで、
結晶の成長方向を略同一方向にすることが可能であり、この結果層状に結晶を配列させ、
結晶粒界を低減することができる。
本発明の一態様に係るプログラマブルロジックデバイスを用いることで、消費電力の低い
電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用
の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追
加することにより、連続使用時間が長くなるといったメリットが得られる。
、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Dig
ital Versatile Disc等の記録媒体を再生し、その画像を表示しうる
ディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る半
導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯
情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ(
ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディ
オ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンター、プリンタ
ー複合機、現金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。
、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。
回路421、アナログベースバンド回路422、デジタルベースバンド回路423、バッ
テリー424、電源回路425、アプリケーションプロセッサ426、フラッシュメモリ
430、ディスプレイコントローラ431、メモリ回路432、ディスプレイ433、タ
ッチセンサ439、音声回路437、キーボード438などより構成されている。ディス
プレイ433は表示部434、ソースドライバ435、ゲートドライバ436によって構
成されている。アプリケーションプロセッサ426はCPU427、DSP428、イン
ターフェース429を有している。例えば、CPU427、デジタルベースバンド回路4
23、メモリ回路432、DSP428、インターフェース429、ディスプレイコント
ローラ431、音声回路437のいずれかまたは全てに上記実施の形態で示したプログラ
マブルロジックデバイスを採用することによって、消費電力を低減することができる。
マイクロプロセッサ453、フラッシュメモリ454、音声回路455、キーボード45
6、メモリ回路457、タッチパネル458、ディスプレイ459、ディスプレイコント
ローラ460によって構成される。マイクロプロセッサ453はCPU461、DSP4
62、インターフェース463を有している。例えば、CPU461、音声回路455、
メモリ回路457、ディスプレイコントローラ460、DSP462、インターフェース
463のいずれかまたは全てに上記実施の形態で示したプログラマブルロジックデバイス
を採用することで、消費電力を低減することが可能になる。
本実施の形態では、酸化物半導体膜を用いてチャネル領域が形成されるトランジスタの電
界効果移動度について説明する。
理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因と
しては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモ
デルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導
き出せる。
テンシャル障壁(粒界等)が存在すると仮定すると、電界効果移動度をμは以下の式で表
される。
。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは
、Eはポテンシャル障壁の高さを以下の式で表される。
誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たり
の容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導
体膜であれば、チャネルの厚さは半導体膜の厚さと同一として差し支えない。線形領域に
おけるドレイン電流Idは、以下の式となる。
また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、
ドレイン電流Idは以下のようになる。
横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度N
が求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。
酸化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の比率が、I
n:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。
導出される。欠陥のあるIn−Sn−Zn酸化物で測定される電界効果移動度は40cm
2/Vs程度である。しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化
物半導体の電界効果移動度μ0は120cm2/Vsとなると予想できる。
てトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からxだけ離れ
た場所における電界効果移動度μ1は、以下の式で表される。
求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10n
m(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧が高くなる)と
数6の第2項が増加するため、電界効果移動度μ1は低下することがわかる。
果移動度μ2を計算した結果を図17に示す。なお、計算にはシノプシス社製デバイスシ
ミュレーションソフト、Sentaurus Deviceを使用し、酸化物半導体のバ
ンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子
ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜
を測定して得られたものである。
子ボルト、4.6電子ボルトとした。また、ゲート絶縁膜の厚さは100nm、比誘電率
は4.1とした。チャネル長及びチャネル幅はともに10μm、ドレイン電圧Vdは0.
1Vである。
ピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、電界効果移
動度が低下する。なお、界面散乱を低減するためには、半導体膜表面を原子レベルで平坦
にすること(Atomic Layer Flatness)が望ましい。
場合の特性を計算した結果を図18乃至図20に示す。なお、計算に用いたトランジスタ
の断面構造を図21に示す。図21に示すトランジスタは酸化物半導体膜にn型の不純物
半導体領域1103a及び不純物半導体領域1103cを有する。不純物半導体領域11
03a及び不純物半導体領域1103cの抵抗率は2×10−3Ωcmとする。
込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物1102の上に形成
される。トランジスタは不純物半導体領域1103a、不純物半導体領域1103cと、
それらに挟まれ、チャネル形成領域となる真性の半導体領域1103bと、ゲート電極1
105を有する。ゲート電極1105の幅(即ち、チャネル長)を33nmとする。
ート電極1105の両側面にはサイドウォール絶縁膜1106a及びサイドウォール絶縁
膜1106b、ゲート電極1105の上部には、ゲート電極1105と他の配線との短絡
を防止するための絶縁物1107を有する。サイドウォール絶縁膜の幅は5nmとする。
また、不純物半導体領域1103a及び不純物半導体領域1103cに接して、ソース電
極1108a及びドレイン電極1108bを有する。なお、このトランジスタにおけるチ
ャネル幅を40nmとする。
埋め込み絶縁物1102の上に形成され、不純物半導体領域1103a、不純物半導体領
域1103cと、それらに挟まれた真性の半導体領域1103bと、幅33nmのゲート
電極1105とゲート絶縁膜1104とサイドウォール絶縁膜1106a及びサイドウォ
ール絶縁膜1106bと絶縁物1107とソース電極1108a及びドレイン電極110
8bを有する点で図21(A)に示すトランジスタと同じである。
ウォール絶縁膜1106a及びサイドウォール絶縁膜1106bの下の半導体領域の導電
型である。図21(A)に示すトランジスタでは、サイドウォール絶縁膜1106a及び
サイドウォール絶縁膜1106bの下の半導体領域はn型の不純物半導体領域1103a
及び不純物半導体領域1103cであるが、図21(B)に示すトランジスタでは、真性
の半導体領域1103bである。すなわち、不純物半導体領域1103a(不純物半導体
領域1103c)とゲート電極1105がLoffだけ重ならない領域ができている。こ
の領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかな
ように、オフセット長は、サイドウォール絶縁膜1106a(サイドウォール絶縁膜11
06b)の幅と同じである。
スシミュレーションソフト、Sentaurus Deviceを使用した。図18は、
図21(A)に示される構造のトランジスタのドレイン電流(Id、実線)及び電界効果
移動度(μ、点線)のゲート電圧(Vg、ゲートとソースの電位差)依存性を示す。ドレ
イン電流Idは、ドレイン電圧(ドレインとソースの電位差)を+1Vとし、電界効果移
動度μはドレイン電圧を+0.1Vとして計算したものである。
絶縁膜の厚さを10nmとしたものであり、図18(C)はゲート絶縁膜の厚さを5nm
としたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Id(
オフ電流)が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイ
ン電流Id(オン電流)には目立った変化が無い。ゲート電圧1V前後で、10μAを超
えることが示された。即ち、LSIで要求されるオン電流の値を満たすことができる。
mとしたもののドレイン電流Id(実線)及び電界効果移動度μ(点線)のゲート電圧V
g依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、電界効果移動度μは
ドレイン電圧を+0.1Vとして計算したものである。図19(A)はゲート絶縁膜の厚
さを15nmとしたものであり、図19(B)はゲート絶縁膜の厚さを10nmとしたも
のであり、図19(C)はゲート絶縁膜の厚さを5nmとしたものである。
を15nmとしたもののドレイン電流Id(実線)及び電界効果移動度μ(点線)のゲー
ト電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、電界効果移動度
μはドレイン電圧を+0.1Vとして計算したものである。図20(A)はゲート絶縁膜
の厚さを15nmとしたものであり、図20(B)はゲート絶縁膜の厚さを10nmとし
たものであり、図20(C)はゲート絶縁膜の厚さを5nmとしたものである。
μのピーク値やオン電流には目立った変化が無い。
では60cm2/Vs程度、図20では40cm2/Vsと、オフセット長Loffが増
加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット
長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかで
ある。また、いずれもゲート電圧1V前後で、10μAを超えることが示された。即ち、
LSIで要求されるオン電流の値を満たすことができる。
本実施の形態では、酸化物半導体膜として、In、Sn、Znを主成分とする酸化物半導
体膜を用いてチャネル領域が形成されるトランジスタの電気特性及び信頼性について説明
する。
、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を
形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成
比で5atomic%以上含まれる元素をいう。
加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、
トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能と
なる。
m、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁膜を
用いたトランジスタの特性である。なお、Vdは10Vとした。
とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動
度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、S
n、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが
可能となる。図22(B)は基板を200℃に加熱してIn、Sn、Znを主成分とする
酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2
cm2/Vsecが得られている。
理をすることによって、さらに高めることができる。図22(C)は、In、Sn、Zn
を主成分とする酸化物半導体膜を200℃でスパッタリング成膜した後、650℃で熱処
理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/V
secが得られている。
れるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化
物半導体膜から水素や水酸基若しくは水を放出させ除去することができ、上記のように電
界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・
脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも
推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図る
ことができる。このように高純度化された非単結晶酸化物半導体は、理想的には100c
m2/Vsecを超える電界効果移動度を実現することも可能になると推定される。
化物半導体に含まれる水素や水酸基若しくは水を放出させ、その熱処理と同時にまたはそ
の後の熱処理により酸化物半導体を結晶化させてもよい。このような結晶化若しくは再結
晶化の処理により結晶性のよい非単結晶酸化物半導体を得ることができる。
界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与し
ている。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物
半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトして
しまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた
場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトラ
ンジスタがノーマリ・オフとなる方向に動き、このような傾向は図22(A)と図22(
B)の対比からも確認することができる。
可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノ
ーマリ・オフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn
=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。
より好ましくは400℃以上であり、より高温で成膜し或いは熱処理することでトランジ
スタのノーマリ・オフ化を図ることが可能となる。
イアス・ストレスに対する安定性を高めることができる。例えば、2MV/cm、150
℃、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0
V未満を得ることができる。
った試料2のトランジスタに対してBTストレス試験を行った。
測定を行った。なお、Vdsはドレイン電圧(ドレインとソースの電位差)を示す。次に
、基板温度を150℃とし、Vdsを0.1Vとした。次に、ゲート絶縁膜に印加される
電界強度が2MV/cmとなるようにVgsに20Vを印加し、そのまま1時間保持した
。次に、Vgsを0Vとした。次に、基板温度25℃とし、Vdsを10Vとし、トラン
ジスタのVgs−Ids測定を行った。これをプラスBTストレス試験と呼ぶ。
s特性の測定を行った。次に、基板温度を150℃とし、Vdsを0.1Vとした。次に
、ゲート絶縁膜に印加される電界強度が−2MV/cmとなるようにVgsに−20Vを
印加し、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度25℃と
し、Vdsを10Vとし、トランジスタのVgs−Ids測定を行った。これをマイナス
BTストレス試験と呼ぶ。
結果を図23(B)に示す。また、試料2のプラスBTストレス試験の結果を図24(A
)に、マイナスBTストレス試験の結果を図24(B)に示す。
動は、それぞれ1.80V及び−0.42Vであった。また、試料2のプラスBTストレ
ス試験及びマイナスBTストレス試験によるしきい値電圧の変動は、それぞれ0.79V
及び0.76Vであった。試料1及び試料2のいずれも、BTストレス試験前後における
しきい値電圧の変動が小さく、信頼性が高いことがわかる。
下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行ってもよい。最初に脱水化・脱
水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めること
ができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜
に注入する方法を適用してもよい。
されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、
定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素
は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×10
20/cm3以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませるこ
とができる。
、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1
:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化
物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハローパタ
ンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させる
ことができる。熱処理温度は任意であるが、例えば650℃の熱処理を行うことで、X線
回折により明確な回折ピークを観測することができる。
AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Plane法で
測定した。
の作製方法を説明する。
。
DC)として成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のI
n−Sn−Zn−Oターゲットを用いた。なお、成膜時の基板加熱温度は200℃とした
。このようにして作製した試料を試料Aとした。
理は、はじめに窒素雰囲気で1時間の熱処理を行い、温度を下げずに酸素雰囲気でさらに
1時間の熱処理を行っている。このようにして作製した試料を試料Bとした。
観測されなかったが、試料Bでは、2θが35deg近傍及び37deg〜38degに
結晶由来のピークが観測された。
こと及び/または成膜後に熱処理することによりトランジスタの特性を向上させることが
できる。
含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導
体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによっ
てトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されるこ
とによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単
位は、チャネル幅1μmあたりの電流値を示す。
す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値(1000/
T)を横軸としている。
10−18A/μm)以下、85℃の場合には100zA/μm(1×10−19A/μ
m)以下、室温(27℃)の場合には1zA/μm(1×10−21A/μm)以下にす
ることができる。好ましくは、125℃において0.1aA/μm(1×10−19A/
μm)以下に、85℃において10zA/μm(1×10−20A/μm)以下に、室温
において0.1zA/μm(1×10−22A/μm)以下にすることができる。これら
のオフ電流値は、Siを半導体膜として用いたトランジスタに比べて、極めて低いもので
あることは明らかである。
からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図る
ことが好ましい。例えば、スパッタガスは水が膜中に含まれないように露点−70℃以下
であるガスを用いることが好ましい。また、ターゲットそのものに水素、水などの不純物
が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In
、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水を除去することがで
きるが、In、Ga、Znを主成分とする酸化物半導体と比べて水の放出温度が高いため
、好ましくは最初から水の含まれない膜を形成しておくことが好ましい。
、基板温度と電気的特性の関係について評価した。
が0μm、dWが0μmである。なお、Vdsは10Vとした。なお、基板温度は−40
℃、−25℃、25℃、75℃、125℃及び150℃で行った。ここで、トランジスタ
において、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対
する一対の電極のはみ出し幅をdWと呼ぶ。
28(A)に基板温度としきい値電圧の関係を、図28(B)に基板温度と電界効果移動
度の関係を示す。
の範囲は−40℃〜150℃で1.09V〜−0.23Vであった。
なお、その範囲は−40℃〜150℃で36cm2/Vs〜32cm2/Vsであった。
従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
ランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30c
m2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2
/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、
L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vの
とき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる
温度範囲においても、十分な電気的特性を確保することができる。このような特性であれ
ば、シリコン半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを
混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現すること
ができる。
ついて、図29などを用いて説明する。
面図及び断面図である。図29(A)にトランジスタの上面図を示す。また、図29(B
)は図29(A)の一点鎖線A1−A2に対応する断面図である。
膜502と、下地絶縁膜502の周辺に設けられた保護絶縁膜504と、下地絶縁膜50
2及び保護絶縁膜504上に設けられた高抵抗領域506a及び低抵抗領域506bを有
する酸化物半導体膜506と、酸化物半導体膜506上に設けられたゲート絶縁膜508
と、ゲート絶縁膜508を介して酸化物半導体膜506と重畳して設けられたゲート電極
510と、ゲート電極510の側面と接して設けられたサイドウォール絶縁膜512と、
少なくとも低抵抗領域506bと接して設けられた一対の電極514と、少なくとも酸化
物半導体膜506、ゲート電極510及び一対の電極514を覆って設けられた層間絶縁
膜516と、層間絶縁膜516に設けられた開口部を介して少なくとも一対の電極514
の一方と接続して設けられた配線518と、を有する。
ていても構わない。該保護膜を設けることで、層間絶縁膜516の表面伝導に起因して生
じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することがで
きる。
組み合わせて用いることができる。
ジスタの他の一例について示す。
0(A)はトランジスタの上面図である。また、図30(B)は図30(A)の一点鎖線
B1−B2に対応する断面図である。
膜602と、下地絶縁膜602上に設けられた酸化物半導体膜606と、酸化物半導体膜
606と接する一対の電極614と、酸化物半導体膜606及び一対の電極614上に設
けられたゲート絶縁膜608と、ゲート絶縁膜608を介して酸化物半導体膜606と重
畳して設けられたゲート電極610と、ゲート絶縁膜608及びゲート電極610を覆っ
て設けられた層間絶縁膜616と、層間絶縁膜616に設けられた開口部を介して一対の
電極614と接続する配線618と、層間絶縁膜616及び配線618を覆って設けられ
た保護膜620と、を有する。
半導体膜606としてはIn−Sn−Zn−O膜を、一対の電極614としてはタングス
テン膜を、ゲート絶縁膜608としては酸化シリコン膜を、ゲート電極610としては窒
化タンタル膜とタングステン膜との積層構造を、層間絶縁膜616としては酸化窒化シリ
コン膜とポリイミド膜との積層構造を、配線618としてはチタン膜、アルミニウム膜、
チタン膜がこの順で形成された積層構造を、保護膜620としてはポリイミド膜を、それ
ぞれ用いた。
614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜606に対する一対の電
極614のはみ出しをdWと呼ぶ。
組み合わせて用いることができる。
Claims (4)
- 酸化物半導体膜にチャネル形成領域を有する第1のトランジスタと、シリコンにチャネル形成領域を有する第2のトランジスタと、を有し、
コンフィギュレーションデータを保持するコンフィギュレーションメモリを有するプログラマブルロジックデバイスであって、
前記酸化物半導体膜は、第1の酸化物半導体膜と、第2の酸化物半導体膜と、を有し、
前記第2のトランジスタのチャネル形成領域の上方に、前記第2のトランジスタのゲートを有し、
前記第2のトランジスタのゲートの上方に、上面が平坦な絶縁層を有し、
前記絶縁層の上方に、前記第1の酸化物半導体膜を有し、
前記第1の酸化物半導体膜の上方に、前記第2の酸化物半導体膜を有し、
前記第2の酸化物半導体膜の上方に、前記第1のトランジスタのゲートを有し、
前記第1の酸化物半導体膜は、前記絶縁層の上面に垂直な方向に沿ってc軸配向した結晶を有し、
前記第2の酸化物半導体膜は、前記第2の酸化物半導体膜の上面に垂直な方向に沿ってc軸配向した結晶を有することを特徴とするプログラマブルロジックデバイス。 - 酸化物半導体膜にチャネル形成領域を有する第1のトランジスタと、シリコンにチャネル形成領域を有する第2のトランジスタと、を有し、
コンフィギュレーションデータを保持するコンフィギュレーションメモリを有するプログラマブルロジックデバイスであって、
前記酸化物半導体膜は、第1の酸化物半導体膜と、第2の酸化物半導体膜と、を有し、
前記第2のトランジスタのチャネル形成領域の上方に、前記第2のトランジスタのゲートを有し、
前記第2のトランジスタのゲートの上方に、上面が平坦な絶縁層を有し、
前記絶縁層の上方に、前記第1の酸化物半導体膜を有し、
前記第1の酸化物半導体膜の上方に、前記第2の酸化物半導体膜を有し、
前記第2の酸化物半導体膜の上方に、前記第1のトランジスタのゲートを有し、
前記第1の酸化物半導体膜は、前記絶縁層の上面に垂直な方向に沿ってc軸配向した結晶を有し、
前記第2の酸化物半導体膜は、前記絶縁層の上面に垂直な方向に沿ってc軸配向した結晶を有することを特徴とするプログラマブルロジックデバイス。 - 酸化物半導体膜にチャネル形成領域を有する第1のトランジスタと、シリコンにチャネル形成領域を有する第2のトランジスタと、を有し、
コンフィギュレーションデータを保持するコンフィギュレーションメモリを有するプログラマブルロジックデバイスの作製方法であって、
前記酸化物半導体膜は、第1の酸化物半導体膜と、第2の酸化物半導体膜と、を有し、
前記第2のトランジスタのチャネル形成領域の上方に、前記第2のトランジスタのゲートを有し、
前記第2のトランジスタのゲートの上方に、上面が平坦な絶縁層を有し、
前記絶縁層の上方に、前記第1の酸化物半導体膜を有し、
前記第1の酸化物半導体膜の上方に、前記第2の酸化物半導体膜を有し、
前記第2の酸化物半導体膜の上方に、前記第1のトランジスタのゲートを有し、
前記第1の酸化物半導体膜は、前記絶縁層の上面に垂直な方向に沿ってc軸配向した結晶を有し、
前記第2の酸化物半導体膜は、前記第2の酸化物半導体膜の上面に垂直な方向に沿ってc軸配向した結晶を有し、
前記第1の酸化物半導体膜及び前記第2の酸化物半導体膜は、加熱処理により脱水素化されると共に前記絶縁層から酸素が供給される工程を経て作製されることを特徴とするプログラマブルロジックデバイスの作製方法。 - 酸化物半導体膜にチャネル形成領域を有する第1のトランジスタと、シリコンにチャネル形成領域を有する第2のトランジスタと、を有し、
コンフィギュレーションデータを保持するコンフィギュレーションメモリを有するプログラマブルロジックデバイスの作製方法であって、
前記酸化物半導体膜は、第1の酸化物半導体膜と、第2の酸化物半導体膜と、を有し、
前記第2のトランジスタのチャネル形成領域の上方に、前記第2のトランジスタのゲートを有し、
前記第2のトランジスタのゲートの上方に、上面が平坦な絶縁層を有し、
前記絶縁層の上方に、前記第1の酸化物半導体膜を有し、
前記第1の酸化物半導体膜の上方に、前記第2の酸化物半導体膜を有し、
前記第2の酸化物半導体膜の上方に、前記第1のトランジスタのゲートを有し、
前記第1の酸化物半導体膜は、前記絶縁層の上面に垂直な方向に沿ってc軸配向した結晶を有し、
前記第2の酸化物半導体膜は、前記絶縁層の上面に垂直な方向に沿ってc軸配向した結晶を有し、
前記第1の酸化物半導体膜及び前記第2の酸化物半導体膜は、加熱処理により脱水素化されると共に前記絶縁層から酸素が供給される工程を経て作製されることを特徴とするプログラマブルロジックデバイスの作製方法。
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