JP6148562B2 - 基板、記録ヘッド及び記録装置 - Google Patents

Description

本発明は、基板、記録ヘッド及び記録装置に関する。

特許文献１には、プリンタ等に代表されるインクジェット方式の記録装置が記載されている。インクジェット方式の記録装置は、記録媒体に対して記録を行う記録ヘッドを備える。記録ヘッドは記録素子基板を備える。記録素子基板は、記録を行うための記録部と、記録データを処理する処理部と、処理部からの活性信号をレベルシフトして記録部に出力するレベルシフタと、当該レベルシフタがレベルシフトを行うための電圧を生成する電圧生成部と、を備える。記録部は、記録素子および当該記録素子を駆動する駆動トランジスタを有する。

記録素子基板には複数の異なる電源電圧が供給される。処理部ではロジック回路用の電源電圧が用いられる。記録部では記録素子を駆動するための電源電圧が用いられる。また、電圧生成部ではレベルシフタに供給するための電圧を生成するための電源電圧が用いられる。

特開２００９−２９１１７号公報

上述の複数の電源電圧の供給の順序を誤った場合や記録ヘッドが適切に装着されていない場合などには、複数の電源電圧のうちの一部の電源電圧だけが供給される可能性がある。例えば、ロジック回路用の電源電圧が供給されず、その他の電源電圧が供給されるといった事態が生じうる。この場合、ロジック回路の電源ノードの電位が不定となるため、例えば、記録部の誤動作が生じうる。また、ロジック回路の電源ノードの電位が不定であることにより生じる電流（例えば貫通電流）によって消費電力の増大をもたらしうる。

なお、特許文献１には、ロジック回路用の電源電圧が記録装置に供給されていない場合に、レベルシフタからの信号を受ける駆動トランジスタを、当該レベルシフタに電圧を供給しないことによって非導通状態にし、記録部の誤動作を防止する構成が開示されている。しかしながら、特許文献１の構成は、レベルシフタに供給するための電圧を生成する電圧生成部の電流を考慮したものではない。

本発明の目的は、電源電圧が適切に供給されていない際の記録素子基板の誤動作の可能性を低減しつつ消費電力を低減するのに有利な技術を提供することにある。

本発明の１つの側面は、基板に係り、前記基板は、吐出口からの吐出のための素子と、前記素子を駆動するトランジスタとを含む吐出部と、第１の電源電圧が供給され、データを受信する処理部と、第２の電源電圧が供給され、前記処理部からの信号を前記トランジスタの制御端子に出力するユニットと、第３の電源電圧が供給され、前記第３の電源電圧を用いて、前記ユニットに供給するための前記第２の電源電圧を生成する電圧生成部と、前記第３の電源電圧が供給され、前記第１の電源電圧が供給されるノードの電位をモニタするモニタ部と、前記第３の電源電圧の前記電圧生成部への供給を制御する制御部と、を備え、前記制御部は、前記モニタ部によるモニタ結果が、前記処理部に前記第１の電源電圧が供給されていないことを示している場合に、前記第３の電源電圧が前記電圧生成部に供給されないように前記電圧生成部への前記第３の電源電圧の供給を制御する。

本発明によれば、電源電圧が適切に供給されていない際の記録素子基板の誤動作の可能性を低減しつつ消費電力を低減するのに有利である。

記録装置の構成例を説明する図。 記録素子基板の構成例を説明する図。 第１ユニットの構成例を説明する図。 第２ユニットの構成例を説明する図。 分圧回路の構成例を説明する図。 出力回路の構成例を説明する図。 モニタ部の構成例を説明する図。 記録素子基板の他の構成例を説明する図。 第２ユニットの他の構成例を説明する図。 高耐圧トランジスタの構成例を説明する図。

（記録装置の構成例）
図１を参照しながら、インクジェット方式の記録装置の構成例を述べる。記録装置は、例えば、記録機能のみを有するシングルファンクションプリンタでもよいし、記録機能、ＦＡＸ機能、スキャナ機能等の複数の機能を有するマルチファンクションプリンタでもよい。また、記録装置は、カラーフィルタ、電子デバイス、光学デバイス、微小構造物等を所定の記録方式で製造する製造装置をも含みうる。

図１の（Ａ）は、記録装置ＰＡの外観構成の一例を示す斜視図である。記録装置ＰＡは、インクを吐出して記録を行う記録ヘッド３をキャリッジ２に搭載し、キャリッジ２を矢印Ａ方向に往復移動させて記録を行う。記録装置ＰＡは、プリント用紙などの記録媒体Ｐを、給紙機構５を介して給紙し、記録位置まで搬送する。記録装置ＰＡは、その記録位置において記録ヘッド３から記録媒体Ｐにインクを吐出することにより記録を行う。

キャリッジ２には、記録ヘッド３の他、例えば、インクカートリッジ６が搭載される。インクカートリッジ６は、記録ヘッド３に供給するインクを貯留する。インクカートリッジ６は、キャリッジ２に対して着脱自在になっている。また、記録装置ＰＡは、カラー記録が可能である。そのため、キャリッジ２には、マゼンタ（Ｍ）、シアン（Ｃ）、イエロ（Ｙ）、ブラック（Ｋ）のインクをそれぞれ収容する４つのインクカートリッジが搭載されている。これら４つのインクカートリッジは、それぞれ独立して着脱可能である。

記録ヘッド３は、インクを吐出するためのインク吐出口（ノズル）を有し、また、ノズルに対応して設けられた電気熱変換体（ヒータ）を備える記録素子基板を具備する。ヒータには記録信号にしたがうパルス電圧が印加され、パルス電圧が印加されたヒータによる熱エネルギーによってインク内で気泡が生じ、当該ヒータに対応するノズルからインクが吐出される。

図１の（Ｂ）は、記録装置ＰＡのシステム構成を例示している。記録装置ＰＡは、インターフェース１７００、ＭＰＵ１７０１、ＲＯＭ１７０２、ＲＡＭ１７０３及びゲートアレイ１７０４を有する。インターフェース１７００には記録信号が入力される。ＲＯＭ１７０２は、ＭＰＵ１７０１が実行する制御プログラムを格納する。ＲＡＭ１７０３は、前述の記録信号や記録ヘッド１７０８に供給された記録データ等、各種データを保存する。ゲートアレイ１７０４は、記録ヘッド１７０８に対する記録データの供給制御を行い、また、インターフェース１７００、ＭＰＵ１７０１、ＲＡＭ１７０３の間のデータ転送の制御を行う。

また、記録装置ＰＡは、記録ヘッドドライバ１７０５、並びにモータドライバ１７０６及び１７０７、搬送モータ１７０９、キャリアモータ１７１０をさらに有する。記録ヘッドドライバ１７０５は記録ヘッド１７０８を駆動する。モータドライバ１７０６及び１７０７は搬送モータ１７０９及びキャリアモータ１７１０をそれぞれ駆動する。搬送モータ１７０９は記録媒体を搬送する。キャリアモータ１７１０は記録ヘッド１７０８を搬送する。

インターフェース１７００に記録信号が入力されると、この記録信号は、ゲートアレイ１７０４とＭＰＵ１７０１の間で所定の形式の記録データに変換されうる。この記録データにしたがって各機構が所望の動作を行い、このようにして上述の記録が為される。

（第１実施形態）
図２乃至８を参照しながら、第１実施形態の記録素子基板Ｉ１を説明する。図２は、記録素子基板Ｉ１の回路構成を例示している。記録素子基板Ｉ１は、電源電圧ＶＤＤが供給され、記録データを処理する処理部１０１と、電源電圧ＶＨが供給される複数の記録部ＰＥと、を備えている。処理部１０１は、シフトレジスタやラッチ回路などを用いて構成され、記録装置の本体からの画像信号や制御信号を処理する。各記録部ＰＥは、ヒータＲＨと、ヒータＲＨを駆動するためのトランジスタＤＭＮとを含む。ヒータＲＨは、記録素子として機能し、対応するトランジスタＤＭＮがユニット１０４からの信号に応答して導通状態になることによって駆動される。トランジスタＤＭＮは、例えばＮチャネル型のＭＯＳトランジスタである。

複数の記録部ＰＥは、例えば、複数のグループＧ（ここでは４つのグループＧ_１〜Ｇ_４）に分割されており、各グループＧ（例えば第ｋ番目のグループＧ_ｋ）は複数の記録部ＰＥ_ｋ（ここでは４つの記録部ＰＥ_ｋ１〜ＰＥ_ｋ４）を有する。このような構成により、各記録部ＰＥは、いずれのグループＧを選択するかを決定する信号１０２と、各グループＧにおけるいずれの記録部ＰＥを駆動するかを決定する信号１０３とを用いて、いわゆる時分割駆動方式による記録を行う。

なお、ここでは説明の容易化のため、グループの数が４つであり、各グループが４つの記録部ＰＥを有する構成を例に説明を行う。しかし、グループＧおよび記録部ＰＥは、これらの数量に限られるものではない。また、以下では、説明を一般化するため、グループＧの番号、又は、各グループＧの記録部ＰＥ若しくは当該記録部ＰＥを構成するヒータＲＨおよびトランジスタＤＭＮの番号は省略されうる。

また、記録素子基板Ｉ１は、複数の第１ユニット１０４と、第２ユニット１０５とを備えている。ユニット１０４は、主にトランジスタＤＭＮを駆動する駆動手段として機能する。例えば、ユニット１０４は、図３に示される構成によって、処理部１０１からの信号に対してレベルシフトを行い、当該レベルシフトされた信号をトランジスタＤＭＮのゲート端子（制御端子）に出力する。ここで、レベルシフトは、入力された信号の信号レベルを変換する動作であり、例えば、ＬレベルとＨレベルとの電位差（振幅）が変換される。本実施形態のレベルシフトでは、入力された信号が当該信号よりも振幅の大きい信号に変換される、いわゆるレベルアップシフトが為される。ユニット１０４には、処理部１０１からの信号を、バッファリングを行ってトランジスタＤＭＮのゲート端子に出力するバッファ回路が用いられてもよい。なお、バッファ回路は、入力された信号の振幅を変えずに、電流駆動力を変更する回路である。ユニット１０５は、主に定電圧を生成する電圧生成手段として機能し、例えば図４に示される構成によって、電源電圧ＶＤＤが供給されている場合に電源電圧ＶＨＴを用いて電圧ＶＨＴＭを生成する。当該電圧ＶＨＴＭは、各ユニット１０４に電源電圧として供給される（以下、電源電圧ＶＴＨＭと称する）。

各電源電圧は、例えばＶＤＤ＝３〜５［Ｖ］、ＶＨ＝２４〜３２［Ｖ］、ＶＨＴ＝２４〜３２［Ｖ］、ＶＨＴＭ＝１２［Ｖ］程度である。電源電圧ＶＨとＶＨＴとは同一の値でもよいし、異なる値でもよい。電源電圧ＶＨとＶＨＴとを同一の値にする場合には、同一の電源ノードないし電源ラインを用いること（電源電圧ＶＨの電源ノードＮ_ＶＨと電源電圧ＶＨＴの電源ノードＮ_ＶＨＴとを電気的に接続すること）も可能である。しかしながら、電源ノードＮ_ＶＨはヒータＲＨに流れるヒータ電流を供給するため、電源ノードＮ_ＶＨで電位変動が生じうる。そのため、ここでは、電源ノードＮ_ＶＨＴと電源ノードＮ_ＶＨとは電気的に接続されていない（即ち、これらの電源配線は個別に設けられている）。

図３は、ユニット１０４の構成例を示している。ユニット１０４は、入力ＩＮ１及びＩＮ２から信号を受けるＡＮＤ回路と、当該ＡＮＤ回路の出力を受けてレベルシフトを行うレベルシフト部１０６と、レベルシフト部１０６からの信号のバッファリングを行うバッファＢＵＦと、を有している。レベルシフト部１０６は、インバータＩＮＶ１と、インバータＩＮＶ１の出力を受けるインバータＩＮＶ２と、回路部ＬＳとを有する。ＡＮＤ回路並びにインバータＩＮＶ１及びＩＮＶ２には電源電圧ＶＤＤが供給され、回路部ＬＳ及びバッファＢＵＦには電源電圧ＶＨＴＭが供給される。回路部ＬＳは、インバータＩＮＶ１及びＩＮＶ２からの出力（振幅ＶＤＤの信号）を受けて、当該出力に基づく信号（振幅ＶＨＴＭの信号）をバッファＢＵＦに出力する。この構成により、レベルシフト部１０６は、振幅ＶＤＤの信号を、振幅ＶＨＴＭの信号にレベルシフトする（入力された信号の信号レベルをＶＤＤからＶＴＨＭに変換する）。

回路部ＬＳは、ＮＭＯＳトランジスタＭＮ１及びＭＮ２並びにＰＭＯＳトランジスタＭＰ１〜ＭＰ４を用いて構成されうる。トランジスタＭＮ１並びにトランジスタＭＰ１及びＭＰ４は、電源電圧ＶＨＴＭが供給される電源ノードＮ_ＶＨＴＭと接地ノードとの間に電流経路を形成するようにそれぞれ配されている。トランジスタＭＮ２並びにトランジスタＭＰ２及びＭＰ３は、電源ノードＮ_ＶＨＴＭと接地ノードとの間に電流経路を形成するように配されている。

トランジスタＭＮ１及びトランジスタＭＰ１のゲートは、インバータＩＮＶ１の出力に接続されている。トランジスタＭＮ１及びトランジスタＭＰ１の間のノードは、トランジスタＭＰ３のゲートに接続されている。また、トランジスタＭＮ２及びトランジスタＭＰ２のゲートは、インバータＩＮＶ２の出力に接続されている。トランジスタＭＮ２及びトランジスタＭＰ２の間のノードは、トランジスタＭＰ４のゲートおよびバッファＢＵＦの入力に接続されている。

ユニット１０４の入力ＩＮ１及びＩＮ２には、信号１０２及び１０３が入力される。よって、ユニット１０４の出力ＯＵＴからは、信号１０２及び１０３のいずれもが活性化されたときに信号レベルＶＨＴＭの信号が出力される。ユニット１０４の出力ＯＵＴは、前述のトランジスタＤＭＮのゲート端子に接続されている。なお、レベルシフト部１０６は、上述に例示された構成に限られるものではなく、他の構成を採ってもよい。また、レベルシフトを行わない場合には、ユニット１０４の回路部ＬＳを省略してもよい。

図４は、ユニット１０５の構成例を示している。ユニット１０５は、電源電圧ＶＨＴが供給される端子Ｔ_ＶＨＴと、端子Ｔ_ＶＨＴを介して供給された電源電圧ＶＨＴを用いて電源電圧ＶＨＴＭを生成する電圧生成部１５０と、スイッチ部１１０（スイッチ）と、を有している。電圧生成部１５０は、例えば、抵抗性負荷１０８及び１０９で構成された分圧回路１０７と、分圧回路１０７の分圧電圧Ｖａに基づいて電源電圧ＶＨＴＭを出力する出力回路１１１とを有している。スイッチ部１１０および分圧回路１０７は、電源ノードＮ_ＶＨＴと接地ノードとの間に配されている。

また、ユニット１０５は、電源電圧ＶＤＤの電源ノードＮ_ＶＤＤの電位をモニタするモニタ部１１２をさらに有している。モニタ部１１２は、電源ノードＮ_ＶＨＴと接地ノードとの間に配されており、モニタ部１１２はモニタ結果をスイッチ部１１０に出力する。

スイッチ部１１０は、モニタ部１１２による電源ノードＮ_ＶＤＤのモニタ結果に基づいて、電圧生成部１５０への電源電圧ＶＨＴの供給を制御する制御部として機能しうる。具体的には、モニタ部は、電源ノードＮ_ＶＤＤをモニタし、電源電圧ＶＤＤが処理部１０１に（さらには、記録素子基板Ｉ１そのものに）適切に供給されている場合には、スイッチ部１１０を導通状態にする。スイッチ部１１０が導通状態になると電圧生成部１５０には電源電圧ＶＨＴが供給され、当該電圧生成部１５０の出力は１２［Ｖ］程度になる。その結果、前述の各ユニット１０４に供給されるべき電源電圧ＶＨＴＭの電源ノードＮ_ＶＨＴＭの電位は１２［Ｖ］程度になり、各ユニット１０４は動作状態になる。

一方、電源電圧ＶＤＤが処理部１０１に適切に供給されていない場合、例えば、電源ノードＮ_ＶＤＤの電位がフローティング状態の場合には、モニタ部はスイッチ部１１０を非導通状態にする。スイッチ部１１０が非導通状態になると電圧生成部１５０には電源電圧ＶＨＴが供給されず、当該電圧生成部１５０の出力は０［Ｖ］になる。その結果、各ユニット１０４に供給されるべき電源電圧ＶＨＴＭの電源ノードＮ_ＶＨＴＭの電位は０［Ｖ］になり、各ユニット１０４は休止状態になる。ユニット１０４が休止状態のときは、当該ユニット１０４の出力ＯＵＴは０［Ｖ］になるため、トランジスタＤＭＮは非導通状態になる。

図５は、抵抗性負荷１０８及び１０９で構成される分圧回路１０７の構成例を示している。抵抗性負荷１０８及び１０９には、分圧回路１０７を構成するための公知の素子を用いればよい。例えば、分圧回路１０７は、図５の（Ａ）に示されるように、複数の抵抗素子を直列に接続した構成でもよい。また、分圧回路１０７は、図５の（Ｂ）に例示されるように、複数のダイオードを直列に（アノードを電源ノード側にし、カソードを接地ノード側にして）接続した構成でもよい。また、分圧回路１０７は、図５の（Ｃ）に例示されるように、複数のＰＭＯＳトランジスタを直列にダイオード接続した構成でもよいし、図５の（Ｄ）に例示されるように、複数のＮＭＯＳトランジスタを直列にダイオード接続した構成でもよい。さらに、分圧回路１０７は、上述の（Ｃ）及び（Ｄ）のトランジスタの代わりにバイポーラトランジスタを用いてもよいし、上述（Ａ）〜（Ｄ）を組み合わせたものでもよい。

図６は、出力回路１１１の構成例を示している。図６の（Ａ）に例示されるように、出力回路１１１は、ボルテージフォロワ構成のオペアンプＯＰＡＭＰを含みうる。当該オペアンプＯＰＡＭＰは、分圧回路１０７の分圧電圧Ｖａを電源電圧ＶＨＴＭとして各ユニット１０４に出力する。この構成によると、各ユニット１０４への電源電圧ＶＨＴＭの供給の安定化に有利である。

また、図６の（Ｂ）〜（Ｄ）に例示されるように、出力回路１１１は、ＭＯＳトランジスタを用いたソースフォロワ回路を含みうる。例えば、（Ｂ）の構成では、ＮＭＯＳトランジスタＭＮ７と抵抗素子Ｒ６とを用いてソースフォロワ回路を形成している。このような構成によると、分圧回路１０７の分圧電圧Ｖａに応じたトランジスタＭＮ７のソース電位が、電源電圧ＶＨＴＭとして各ユニット１０４に出力される。なお、トランジスタＭＮ７のソースに接続される素子は抵抗性負荷であればよく、抵抗素子Ｒ６の代わりに、ダイオードやダイオード接続されたトランジスタを用いてもよい。同様にして、図６の（Ｃ）の構成では、抵抗素子Ｒ７とＰＭＯＳトランジスタＭＰ７とを用いてソースフォロワ回路を形成している。

また、図６の（Ｄ）の構成では、ＮＭＯＳトランジスタＭＮ８およびＰＭＯＳトランジスタＮＰ８を用いてソースフォロワ回路を形成している。この場合、分圧回路１０７は、抵抗素子Ｒ８及びＲ９、ＮＭＯＳトランジスタＭＮ９、並びにＰＭＯＳトランジスタＭＰ９を用いて構成されうる。これらは、例えば、スイッチ部１１０の側から接地ノードの側に向かって、抵抗素子Ｒ８、ダイオード接続されたトランジスタＭＮ９、ダイオード接続されたトランジスタＭＰ９、抵抗素子Ｒ９の順に設けられうる。トランジスタＭＮ８のゲートは、トランジスタＭＮ９のゲートに接続され、トランジスタＭＰ８のゲートは、トランジスタＭＰ９のゲートに接続されている。この構成によっても、（Ｂ）ないし（Ｃ）と同様の効果が得られる。

出力回路１１１は、上述の（Ａ）〜（Ｄ）の構成に限られるものではない。出力回路１１１は、例えば、バイポーラトランジスタを用いた構成でもよく、例えば、バイポーラトランジスタを用いたエミッタフォロワ回路をも含みうる。

図７は、モニタ部１１２の構成例を示している。図７の（Ａ）に例示されるように、モニタ部１１２は、抵抗素子Ｒ１及びＲ２とＮＭＯＳトランジスタＭＮ３とが、電源ノードＮ_ＶＴＨと接地ノードとの間に配された構成でもよい。この場合、スイッチ部１１０にはＰＭＯＳトランジスタＭＰ５を用い、トランジスタＭＰ５のゲートは、抵抗素子Ｒ１とＲ２との間のノードに接続されればよい。

図７の（Ａ）の構成によると、トランジスタＭＮ３がモニタ用トランジスタとして機能する。この構成により、電源電圧ＶＤＤが処理部１０１に適切に供給されている場合には、トランジスタＭＮ３が導通状態になり、抵抗素子Ｒ１とＲ２とで生成される分圧電圧がトランジスタＭＰ５のゲートに供給される。その結果、トランジスタＭＰ５が導通状態になり、電圧生成部１５０に電源電圧ＶＨＴが供給される。そして、前述のとおり、電圧生成部１５０の出力は１２［Ｖ］程度になり、各ユニット１０４は動作状態になる。

一方、電源電圧ＶＤＤが処理部１０１に適切に供給されていない場合には、トランジスタＭＮ３が非導通状態になり、抵抗素子Ｒ１とＲ２との間のノードの電位は、電源ノードＮ_ＶＨＴの電位と等しくなる。その結果、トランジスタＭＰ５は非導通状態になり、電圧生成部１５０に電源電圧ＶＨＴが供給されない。そして、前述のとおり、電圧生成部１５０の出力は０［Ｖ］になり、各ユニット１０４は休止状態になる。

なお、電源電圧ＶＤＤが処理部１０１に適切に供給されているか否かの判定は、電源ノードＮ_ＶＤＤの電位と所定の基準値とを比較することにより為されうる。例えば、上述の構成によると、電源ノードＮ_ＶＤＤの電位がトランジスタＭＮ３の閾値電圧よりも大きい場合には、電源電圧ＶＤＤが処理部１０１に適切に供給されていると判断されうる。また、電源ノードＮ_ＶＤＤの電位がトランジスタＭＮ３の閾値電圧よりも小さい場合には、電源電圧ＶＤＤが処理部１０１に適切に供給されていないと判断されうる。また、電源電圧ＶＤＤがそもそも供給されていない場合には電源ノードＮ_ＶＤＤの電位はフローティング状態となる。この場合、通常、電源ノードＮ_ＶＤＤの電位は基板を介して接地ノードの電位と等しくなりうるが、電源ノードＮ_ＶＤＤの電位の不定状態を回避するため、例えば抵抗値の大きい抵抗素子を用いて電源ノードＮ_ＶＤＤをプルダウン固定してもよい。

また、図７の（Ｂ）に例示されるように、モニタ部１１２は、抵抗素子Ｒ３及びＲ４並びにＮＭＯＳトランジスタＭＮ５と、ＰＭＯＳトランジスタＭＰ６及び抵抗素子Ｒ５とが、電源ノードＮ_ＶＴＨと接地ノードとの間にそれぞれ配された構成でもよい。この場合、スイッチ部１１０にはＮＭＯＳトランジスタＭＮ４を用い、トランジスタＭＮ４のゲートは、トランジスタＭＰ６と抵抗素子Ｒ５との間のノードに接続されればよい。

図７の（Ｂ）の構成によると、トランジスタＭＮ５がモニタ用トランジスタとして機能する。この構成により、電源電圧ＶＤＤが処理部１０１に適切に供給されている場合には、トランジスタＭＮ５が導通状態になり、抵抗素子Ｒ３とＲ４とで生成される分圧電圧がトランジスタＭＰ６のゲートに供給される。これにより、トランジスタＭＰ６が導通状態になり、トランジスタＭＰ６と抵抗素子Ｒ５とで生成される分圧電圧がトランジスタＭＮ４のゲートに供給される。その結果、トランジスタＭＮ４が導通状態になり、電圧生成部１５０に電源電圧ＶＨＴが供給される。

一方、電源電圧ＶＤＤが処理部１０１に適切に供給されていない場合には、トランジスタＭＮ５が非導通状態になり、抵抗素子Ｒ３とＲ４との間のノードの電位は、電源ノードＮ_ＶＨＴの電位と等しくなる。これにより、トランジスタＭＰ６は非導通状態になり、トランジスタＭＰ６と抵抗素子Ｒ５との間のノードの電位は接地ノードの電位と等しくなる。その結果、トランジスタＭＮ４は非導通状態になり、電圧生成部１５０に電源電圧ＶＨＴが供給されない。

また、図７の（Ｃ）に例示されるように、モニタ部１１２は、（Ａ）で例示した構成にダイオード接続されたＮＭＯＳトランジスタＭＮ６がさらに設けられた構成でもよい。この構成によると、トランジスタＭＮ３のソース電位が接地ノードの電位よりも高くなるため、トランジスタＭＮ３の閾値電圧が基板バイアス効果によってシフトする（高くなる）。これにより、電源電圧ＶＤＤを受けて動作する各ユニットが十分に動作可能な程度まで電源電圧ＶＤＤが大きくなってから、トランジスタＭＮ３が導通状態になるように、モニタ部１１２の判定基準を調節することも可能である。このことは、ユニット１０４ないし記録部ＰＥの誤動作を防止する他、それによるヒータＲＨの損傷を防止しうる。

なお、ここでは、トランジスタＭＮ６を１つ追加した構成を例示したが、この構成に限られるものではなく、２つ以上のトランジスタが追加されてもよい。また、（Ｃ）の構成によると（Ａ）と同様の動作が為される。

以上の構成により、ユニット１０５では、モニタ部１１２が電源ノードＮ_ＶＤＤの電位をモニタし、スイッチ部１１０がそのモニタ結果に基づいて電圧生成部１５０に電源電圧ＶＨＴを供給し、電圧生成部１５０が当該供給された電源電圧ＶＨＴを用いて電源電圧ＶＨＴＭを生成する。即ち、ユニット１０５は、２つの動作モードを有しており、処理部１０１（さらには、記録素子基板Ｉ１そのものに）に電源電圧ＶＤＤが適切に供給されている場合には、各ユニット１０４に電源電圧ＶＨＴＭを供給する第１モードで動作する。また、ユニット１０５は、処理部１０１に電源電圧ＶＤＤが適切に供給されていない場合には、電圧生成部１５０に電源電圧ＶＨＴを供給しない第２モードで動作する。また、処理部１０１に電源電圧ＶＤＤが適切に供給されていない場合は（当該第２モードでは）、スイッチ部１１０は非導通状態になり、電圧生成部１５０には電源電圧ＶＨＴは供給されない。そのため、電圧生成部１５０から電源電圧ＶＨＴＭが各ユニット１０４に供給されず、各ユニット１０４は休止状態となり、ユニット１０４ないし記録部ＰＥの誤動作が防止される。ここで、スイッチ部１１０は非導通状態であり、また、モニタ部１１２においても電源電圧ＶＤＤを受けるトランジスタも非導通状態であるため、電源ノードＮ_ＶＨＴと接地ノードとの間の電流経路は遮断されている。よって、本実施形態によると、ユニット１０４ないし記録部ＰＥの誤動作が防止される他、消費電力の低減にも有利である。

なお、前述のとおり、上述の各ユニットを適切に動作させるために、高電圧（２４〜３２［Ｖ］）の電源電圧ＶＨないしＶＨＴが用いられる。よって、トランジスタＤＭＮおよびユニット１０５の各トランジスタには、高耐圧トランジスタであるＤＭＯＳトランジスタが用いられうる（後述）。

（第２実施形態）
図８及び図９を参照しながら、第２実施形態の記録素子基板Ｉ２を説明する。図８は、記録素子基板Ｉ２の回路構成を例示している。本実施形態では、主に、記録部ＰＥ’およびユニット１０５’の構成が、第１実施形態の記録部ＰＥおよびユニット１０５の構成と異なる。

記録部ＰＥ’は、ヒータＲＨと、ヒータＲＨの駆動を制御するためのＮＭＯＳトランジスタＤＭＮと、ゲートが電源電圧ＶＨＴＭＬの電源ノードＮ_{ＶＨＴＭＬ}に接続されたＰＭＯＳトランジスタＤＭＰとを有している。トランジスタＤＭＮが導通状態になってヒータＲＨを駆動している間は、ソースフォロア動作によってトランジスタＤＭＮのソース電位はゲート電位に従い、ヒータＲＨの一方の端子の電位は当該ソース電位になる。また、トランジスタＤＭＰについては、電源電圧ＶＨＴＭＬは定電圧であり、ソースフォロア動作によってトランジスタＤＭＰのソース電位はゲート電位に従い、ヒータＲＨの他方の端子の電位は当該ソース電位になる。記録部ＰＥ’において、トランジスタＤＭＮ及びＤＭＰは、電源ノードＮ_ＶＨないし接地ノードで電位変動が生じてもヒータＲＨに定電流が供給されるように構成される。

ユニット１０５’は、電源電圧ＶＤＤの電源ノードＮ_ＶＤＤの電位の他、電源電圧ＶＨの電源ノードＮ_ＶＨの電位をモニタする。電源電圧ＶＨＴＭＨは、第１実施形態の電源電圧ＶＨＴＭに対応しており、ユニット１０５’で生成され、ユニット１０４に供給される。ユニット１０５’は、記録素子基板Ｉ２に電源電圧ＶＤＤ及びＶＨが適切に供給されている場合には、各ユニット１０４に電源電圧ＶＴＨＭＨ（＝１２［Ｖ］程度）を供給する。また、ユニット１０５’は、電源電圧ＶＤＤ及びＶＨの少なくとも一方が適切に供給されていない場合には、電圧生成部１５０に電源電圧ＶＨＴを供給しない（ユニット１０５’は０［Ｖ］を出力する）。

図９は、ユニット１０５’の構成例を示している。ユニット１０５’は、主にモニタ部１１２’が電源ノードＮ_ＶＤＤをモニタする他、電源ノードＮ_ＶＨをモニタするという点で、第１実施形態と構成が異なる。モニタ部１１２’には、抵抗素子Ｒ１５〜１７とＮＭＯＳトランジスタＭＮ１３〜１５とが用いられうる。具体的には、トランジスタＭＮ１３並びに抵抗素子Ｒ１５及びＲ１６と、抵抗素子Ｒ１７及びＲ１８並びにトランジスタＭＮ１４及びＭＮ１５と、がそれぞれ電源ノードＮ_ＶＨＴと接地ノードとの間に電流経路を形成するように配される。トランジスタＭＮ１３のゲートには電源ノードＮ_ＶＨが接続され、トランジスタＭＮ１５のゲートには電源ノードＮ_ＶＤＤが接続されている。

このような構成により、記録素子基板Ｉ２に電源電圧ＶＤＤ及びＶＨが適切に供給されている場合は、スイッチ部１１０のトランジスタＭＰ５は導通状態になり、ユニット１０５’の出力は１２［Ｖ］程度になる。一方、記録素子基板Ｉ２に電源電圧ＶＤＤ及びＶＨの少なくとも一方が適切に供給されていない場合は、スイッチ部１１０のトランジスタＭＰ５は非導通状態になり、ユニット１０５’の出力は０［Ｖ］になる。なお、この場合は、各ユニット１０４には電源電圧ＶＨＴＭＨが供給されず各ユニット１０４は休止状態（ユニット１０４の出力ＯＵＴは０［Ｖ］）になるため、前述のとおり、トランジスタＤＭＮは非導通状態になる。

即ち、本実施形態によると、ユニット１０５’は、電源電圧ＶＤＤの電源ノードＮ_ＶＤＤの電位の他、電源電圧ＶＨの電源ノードＮ_ＶＨの電位をモニタする。ユニット１０５’は、記録素子基板Ｉ２に電源電圧ＶＤＤ及びＶＨが適切に供給されている場合には、各ユニット１０４に電源電圧ＶＴＨＭＨ（＝１２［Ｖ］程度）を供給する第１モードで動作する。また、ユニット１０５’は、電源電圧ＶＤＤ及びＶＨの少なくとも一方が適切に供給されていない場合には、電圧生成部１５０に電源電圧ＶＨＴを供給しない第２モードで動作する。また、記録素子基板Ｉ２に電源電圧ＶＤＤ及びＶＨが適切に供給されていない場合は、スイッチ部１１０は非導通状態になり、電圧生成部１５０には電源電圧ＶＨＴは供給されない。よって、本実施形態によっても第１実施形態と同様の効果が得られる。

なお、前述のとおり、上述の各ユニットを適切に動作させるために、高電圧（２４〜３２［Ｖ］）の電源電圧ＶＨないしＶＨＴが用いられる。よって、トランジスタＤＭＮおよびユニット１０５’の各トランジスタには、高耐圧トランジスタであるＤＭＯＳトランジスタが用いられうる。

（高耐圧トランジスタについて）
図１０は、上述の各実施形態で用いられる高耐圧トランジスタであるＤＭＯＳトランジスタの構成例を示している。図１０の（Ａ）及び（Ｂ）は、Ｎチャネル型のＤＭＯＳトランジスタの構成例であり、図１０の（Ｃ）は、Ｐチャネル型のＤＭＯＳトランジスタの構成例である。ここで例示されるＤＭＯＳトランジスタの構造は、公知の半導体製造プロセスを用いて形成されうる。

図１０の（Ａ）では、Ｐ型半導体領域１２２を含む基板にＮ型半導体領域１１９が形成されており、Ｎ型半導体領域１１９の中にはＰ型半導体領域１１８が設けられている。Ｐ型半導体領域１１８の中には高濃度Ｐ型領域１２０ｂｇが設けられている。Ｐ型半導体領域１１８の中には高濃度Ｎ型領域１２１ｓが設けられている。Ｎ型半導体領域１１９の中のＰ型半導体領域１１８から離れた位置には高濃度Ｎ型領域１２１ｄが設けられている。基板上にはフィールド酸化膜１１７やゲート絶縁膜を含む絶縁膜が設けられている。また、Ｐ型半導体領域１１８とＮ型半導体領域１１９との境界領域には、フィールド酸化膜１１７及びゲート絶縁膜を介してゲート電極が設けられている。端子１１３はソース端子に対応し、端子１１４はドレイン端子に対応し、端子１１５はゲート端子に対応し、端子１１６はバックゲート端子（バルク端子）に対応している。この構成によると、ドレイン領域に対応するＮ型領域１２１ｄからゲート電極およびチャネルへの電界が緩和され、高耐圧トランジスタとして機能しうる。

図１０の（Ｂ）の構成は、Ｐ型領域１２０ｂｇおよびＮ型領域１２１ｓが、Ｐ型半導体領域１２２から電気的に分離されていない点で、（Ａ）の構成と異なる。よって、例えば、ソース及びバックゲートと接地ノードとを電気的に分離する場合には当該（Ａ）の構成が採られ、ソース及びバックゲートを接地ノードに電気的に接続する場合には当該（Ｂ）の構成が採られうる。特に（Ａ）の構成によると、例えばヒータＲＨを駆動する程度の大電流を流すときにはソースの電位が上がるため、ゲート−ソース間での絶縁破壊が防止されうる。

図１０の（Ｃ）では、Ｎ型半導体領域１１９の中にはＰ型半導体領域１１８が設けられている。Ｎ型半導体領域１１９の中のＰ型半導体領域１１８から離れた位置には、高濃度Ｎ型領域１２１ｂｇと高濃度Ｐ型領域１２０ｓとが設けられている。また、Ｐ型半導体領域１１８の中には高濃度Ｐ型領域１２０ｄが設けられている。この構成によると、（Ａ）及び（Ｂ）と同様にして、高耐圧トランジスタとして機能しうる。

以上の２つの実施形態を述べたが、本発明はこれらに限られるものではなく、目的、状態、用途及び機能その他の仕様に応じて、適宜、変更し又は組み合わせることが可能であり、他の実施形態によっても為されうる。例えば、以上の各実施形態では、記録素子としてヒータ（電気熱変換体）を用いた構成が示されたが、圧電素子を用いた記録方式その他の公知の記録方式が採られてもよい。また、例えば、各パラメータ（電圧の値など）は、仕様・用途に応じて変更されうるし、当該変更に伴って、各ユニットは各々が適切に動作するように変更されうる。

Claims (15)

1. 吐出口からの吐出のための素子と、前記素子を駆動するトランジスタとを含む吐出部と、
   第１の電源電圧が供給され、データを受信する処理部と、
   第２の電源電圧が供給され、前記処理部からの信号を前記トランジスタの制御端子に出力するユニットと、
   第３の電源電圧が供給され、前記第３の電源電圧を用いて、前記ユニットに供給するための前記第２の電源電圧を生成する電圧生成部と、
   前記第３の電源電圧が供給され、前記第１の電源電圧が供給されるノードの電位をモニタするモニタ部と、
   前記第３の電源電圧の前記電圧生成部への供給を制御する制御部と、を備え、
   前記制御部は、前記モニタ部によるモニタ結果が、前記処理部に前記第１の電源電圧が供給されていないことを示している場合に、前記第３の電源電圧が前記電圧生成部に供給されないように前記電圧生成部への前記第３の電源電圧の供給を制御する、
   ことを特徴とする基板。
2. 前記制御部は、前記モニタ部によるモニタ結果が、前記処理部に前記第１の電源電圧が供給されていることを示している場合に、前記第３の電源電圧が前記電圧生成部に供給されるように前記電圧生成部への前記第３の電源電圧の供給を制御する
   ことを特徴とする請求項１に記載の基板。
3. 前記モニタ部は、モニタ用トランジスタを含み、
   前記モニタ用トランジスタは、前記第１の電源電圧が供給されていない場合に非導通状態となり、前記第３の電源電圧が供給されたノードから接地ノードへの電流経路を遮断する
   ことを特徴とする請求項２に記載の基板。
4. 前記制御部は、前記モニタ結果に基づいて動作するスイッチを含む、
   ことを特徴とする請求項２または請求項３に記載の基板。
5. 前記スイッチは、前記第３の電源電圧が供給されるノードと前記電圧生成部との間に配されている
   ことを特徴とする請求項４に記載の基板。
6. 前記電圧生成部は、前記第３の電源電圧が供給されるノードと接地ノードとの間に配された分圧回路と、前記分圧回路の分圧電圧に基づく電圧を出力する出力回路とを有する、
   ことを特徴とする請求項１乃至５のいずれか１項に記載の基板。
7. 前記出力回路は、ボルテージフォロワ構成のオペアンプ、ＭＯＳトランジスタを用いたソースフォロワ回路、及びバイポーラトランジスタを用いたエミッタフォロワ回路のいずれか１つを含む、
   ことを特徴とする請求項６に記載の基板。
8. 前記分圧回路は、直列に接続された複数の素子を用いて構成されており、当該複数の素子のそれぞれは抵抗素子、ダイオード及びトランジスタの少なくとも１つを含む、
   ことを特徴とする請求項６又は請求項７に記載の基板。
9. 前記モニタ部は、前記素子に供給される電源電圧の電源ノードの電位をさらにモニタする、
   ことを特徴とする請求項２乃至５のいずれか１項に記載の基板。
10. 前記ユニットは、前記電圧生成部からの前記第２の電源電圧が供給されていないときに、前記トランジスタを非導通状態にする、
    ことを特徴とする請求項１乃至９のいずれか１項に記載の基板。
11. 吐出口からの吐出のための素子と、前記素子を駆動するトランジスタとを含む吐出部と、
    第１の電源電圧が供給され、データを受信する処理部と、
    第２の電源電圧が供給され、前記処理部からの信号を前記トランジスタの制御端子に出力するユニットと、
    第３の電源電圧が供給されるノードと接地ノードとの間に直列接続されたスイッチおよび分圧回路を有し、前記第３の電源電圧を用いて、前記ユニットに供給するための前記第２の電源電圧を生成する電圧生成部と、
    前記第１の電源電圧が前記処理部に供給されていない場合に、前記スイッチを非導通状態にする制御部と、
    を備えることを特徴とする基板。
12. 前記分圧回路は、前記スイッチと前記接地ノードとの間に直列接続された第１抵抗および第２抵抗を含む、
    ことを特徴とする請求項１１に記載の基板。
13. 前記分圧回路は、前記第１抵抗と前記第２抵抗との間のノードに接続された出力を有する、
    ことを特徴とする請求項１２に記載の基板。
14. 請求項１乃至１３のいずれか１項に記載の基板と、
    前記基板の前記素子に対応して設けられ、前記素子が駆動されたことに応答してインクを吐出する吐出口と、を備える、
    ことを特徴とする記録ヘッド。
15. 請求項１４に記載の記録ヘッドと、
    前記記録ヘッドを駆動する記録ヘッドドライバと、を備える
    ことを特徴とする記録装置。

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