JP6129657B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば内部にアンテナを有する半導体装置に適用して有効な技術に関する。
特開２００５−３０１６３５号公報（特許文献１）には、半導体チップと、半導体チップを載置するための搭載部と、アンテナとを備えた構造が開示されており、アンテナとして、２個以上のコイルで構成され、かつ上下に重なって配置された構造が記載されている。
また、特開２００６−２２１２１１号公報（特許文献２）には、半導体集積回路が形成される半導体チップ上に無線ＩＣタグ形成領域を設け、同一チップ上に無線ＩＣタグを形成し、かつ上記半導体チップ上もしくは上記半導体チップが実装されるパッケージにアンテナとなる導電性パターンを形成するようにした構造が記載されている。
特開２００５−３０１６３５号公報 特開２００６−２２１２１１号公報
互いに近接配置したアンテナ間の電磁界結合を用いて、アンテナに各々接続された半導体チップ間のデータ伝送を、非接触で、かつ高速なベースバンド伝送として行う技術が知られている。このような通信方式では、高速な伝送が可能であることに加え、変調回路が不要であるため、低消費電力化にも有効である。
上記通信方式を半導体装置に採用する上で、半導体パッケージ内にアンテナを形成する技術があるが、アンテナが半導体チップに与える電磁界の影響を抑制しながら、アンテナのサイズを大きくする（インダクタンスを大きく）することは困難である。
すなわち、通信距離を確保するにはアンテナサイズを大きくしなければならないが、アンテナサイズを大きくすると、半導体チップに与える電磁界の影響も大きくなる。
したがって、半導体チップの性能を劣化させることなく通信可能な、アンテナを含んだ半導体装置の技術確立が望まれている。
なお、データ伝送が１Ｇｂｐｓ程度の通信速度であれば、アンテナを５箇所ぐらいで支持していてもパッケージ構造として実現可能であった。
しかしながら、データ伝送が５Ｇｂｐｓクラスの通信速度になると、アンテナを５箇所で支持していた場合、信号の周波数が高い（高周波信号）ため、アンテナの支持箇所（信号の波の不連続点）において、反射波が発生する等してノイズが増加し、５Ｇｂｐｓクラスの高周波信号の送受信が困難になる。
なお、上記特許文献１および２には、５Ｇｂｐｓクラスの高周波信号に対応させることを考慮したアンテナ（支持）構造は開示されていない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置は、ダイパッドと、半導体チップと、複数の端子部と、第１端部と第２端部との間に配置された複数の屈曲部とを有するフレーム体と、フレーム体を支持する３本の吊りリードと、半導体チップの電極パッドとフレーム体の第１端部とを接続する第１導体部材と、半導体チップの電極パッドとフレーム体の第２端部とを接続する第２導体部材と、を有する。さらに、半導体装置は、半導体チップの電極パッドと複数の端子部とを接続する複数の第３導体部材と、半導体チップを封止する封止体と、を有し、フレーム体は、封止体の平面視の仮想対角線に対して線対称となるように配置され、３本の吊りリードのうちの何れか１本が、仮想対角線上に配置されている。
一実施の形態によれば、半導体装置において高周波信号の送受信を可能にすることができる。
実施の形態の半導体装置の構造の一例を示す平面図である。 図１に示す半導体装置の構造を封止体を透過して示す平面図である。 図２に示すＡ−Ａ線に沿って切断した構造を示す断面図である。 図２に示すＢ−Ｂ線に沿って切断した構造を示す断面図である。 図１に示す半導体装置に搭載された半導体チップの構成の一例を示す回路構成図である。 図１に示す半導体装置に搭載された半導体チップのパッド配置の一例を示す部分平面図である。 図１に示す半導体装置の本体部（封止体）における領域の一例を示す部分平面図である。 図１に示す半導体装置の端子部の配列の一例を示す部分平面図である。 図１に示す半導体装置のアンテナ（フレーム体）の領域の一例を示す部分平面図である。 実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図である。 図１０に示すＡ−Ａ線に沿って切断した構造を示す断面図である。 図１０に示すＢ−Ｂ線に沿って切断した構造を示す断面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲等についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態）
図１は実施の形態の半導体装置の構造の一例を示す平面図、図２は図１に示す半導体装置の構造を封止体を透過して示す平面図、図３は図２に示すＡ−Ａ線に沿って切断した構造を示す断面図、図４は図２に示すＢ−Ｂ線に沿って切断した構造を示す断面図、図５は図１に示す半導体装置に搭載された半導体チップの構成の一例を示す回路構成図である。また、図６は図１に示す半導体装置に搭載された半導体チップのパッド配置の一例を示す部分平面図、図７は図１に示す半導体装置の本体部（封止体）における領域の一例を示す部分平面図、図８は図１に示す半導体装置の端子部の配列の一例を示す部分平面図、図９は図１に示す半導体装置のアンテナ（フレーム体）の領域の一例を示す部分平面図である。
図１および図２に示す本実施の形態の半導体装置は、内部にアンテナ（フレーム体）１ｂを有する樹脂封止型の半導体パッケージであり、ここでは、樹脂材によって形成された封止体３からそれぞれ４つの方向に向けて突出した複数のアウタ部（第１部、電極端子、外部接続用端子）１ａｂがガルウィング状に曲げ成形されたＱＦＰ（Quad Flat Package)５を一例として取り上げて説明する。
すなわち、封止体３の内部にアンテナ１ｂが埋め込まれており、例えば、車載用として用いられるＥＣＵ（電子制御ユニット、Electronic Control Unit)等に搭載されるものである。上記ＥＣＵは、エンジン制御やエアコン制御に用いられるユニットであり、このＥＣＵに本実施の形態のアンテナ１ｂが埋め込まれた半導体装置（ＱＦＰ５）が搭載され、半導体装置間で無線通信（送受信）を行う。
なお、本実施の形態のＱＦＰ５は、例えば、５Ｇｂｐｓ（５ＧＨｚ）クラスの高周波信号の送受信を可能にするものである。
ここで、図１〜図４に示すＱＦＰ（半導体装置）５の構造について説明する。
ＱＦＰ５は、上面（チップ搭載面、主面）１ｃａおよびこの上面１ｃａとは反対側の下面（裏面）１ｃｂを有するダイパッド（アイランド、支持体）１ｃと、ダイパッド１ｃの上面１ｃａに搭載され、かつ主面２ａに複数の電極パッド（電極）２ｃが設けられた半導体チップ２と、ダイパッド１ｃの周囲に配置された複数のリード（端子部、電極）１ａとを有している。
さらに、ＱＦＰ５には、表面（主面）１ｂａと、表面１ｂａの反対側の裏面１ｂｂと、一方の端部である図２に示す第１端部（第１終端）１ｂｃと、他方の端部である第２端部（第２終端）１ｂｄと、第１端部１ｂｃと第２端部１ｂｄとの間に配置された複数の屈曲部とを有するアンテナ（フレーム体）１ｂが設けられている。そして、このアンテナ１ｂは、３本の吊りリード（第１吊りリード（第１サポートバー）１ｄ、第２吊りリード（第２サポートバー）１ｅ、第３吊りリード（第３サポートバー）１ｆ）によって支持されている。
また、ＱＦＰ５では、半導体チップ２の電極パッド２ｃとフレーム体（アンテナ１ｂ）とが、および半導体チップ２の電極パッド２ｃと端子部とが、金属製のワイヤ（導体部材、導電体）４によって電気的に接続されている。すなわち、半導体チップ２の複数の電極パッド２ｃのうちの何れかと、アンテナ１ｂの第１端部１ｂｃとが第１ワイヤ（第１導体部材、第１導電体）４ａによって電気的に接続され、一方、半導体チップ２の複数の電極パッド２ｃのうちの何れかと、アンテナ１ｂの第２端部１ｂｄとが第２ワイヤ（第２導体部材、第２導電体）４ｂによって電気的に接続されている。また、半導体チップ２の複数の電極パッド２ｃのうちの何れかと、複数の端子部のうちの何れかとが複数の第３ワイヤ（第３導体部材、第３導電体）４ｃによって電気的に接続されている。
これにより、フレーム体（アンテナ１ｂ）と第１ワイヤ４ａと第２ワイヤ４ｂとが、半導体チップ２を介してループアンテナを形成している。
なお、複数のワイヤ４は、例えば、金（Ａｕ）線もしくは銅（Ｃｕ）線等である。
また、ダイパッド１ｃ、半導体チップ２、フレーム体（アンテナ１ｂ）、３本の吊りリード（第１吊りリード１ｄ、第２吊りリード１ｅ、第３吊りリード１ｆ）および複数のワイヤ４は、封止用樹脂からなる封止体３によって封止されている。上記封止用樹脂は、例えば、熱硬化性のエポキシ系樹脂等である。
また、図３に示すように、半導体チップ２は、銀ペースト等のダイボンド材（接着層、積層接着剤、ダイボンドフィルム、ＤＡＦ（Die Attach Film））６を介してダイパッド１ｃの上面１ｃａ上に搭載されている。
すなわち、半導体チップ２の裏面２ｂとダイパッド１ｃの上面１ｃａとが対向し（向かい合い）、かつダイボンド材６によって接合されている。
また、図２に示すように、ＱＦＰ５では、アンテナ１ｂを支持する３本の吊りリードのうちの１本である第３吊りリード１ｆが、封止体３の平面視の対角線である第１仮想対角線３ｋ上に配置されている。
したがって、アンテナ１ｂは、封止体３の第１仮想対角線３ｋに対して線対称となるように配置されている。
なお、ダイパッド１ｃは、アンテナ１ｂを支持する３本の吊りリード以外の他の３本の吊りリードによって支持されている。
すなわち、ダイパッド１ｃは、第４吊りリード（第４サポートバー）１ｇ、第５吊りリード（第５サポートバー）１ｈおよび第６吊りリード（第６サポートバー）１ｉの３本の吊りリードによって支持されている。
したがって、ＱＦＰ５では、ダイパッド１ｃとアンテナ１ｂの両者が、それぞれ３点支持となっている。
また、ＱＦＰ５では、アンテナ１ｂと、その周囲の封止体３の４辺のそれぞれに配置された複数の端子部（リード１ａ）とが、略一定の距離となるように設けられている。
なお、アンテナ１ｂ、ダイパッド１ｃ、各吊りリードおよび複数の端子部（リード１ａ）は、例えば、銅を主成分とする合金材からなる。
次に、本実施の形態のＱＦＰ５に搭載される半導体チップ２について説明する。
図２および図３に示すように、半導体チップ２は、ダイパッド１ｃ上に搭載されており、他の半導体装置の別の半導体チップ１０（図５参照）との間で、無線のベースバンド伝送を行うための送信回路および受信回路の少なくとも何れかを有している。本実施の形態では、半導体チップ２が、送信回路と、受信回路と、信号の送受信を切り替える切替制御回路と、を有する場合を例に挙げて説明する。
なお、図５には、半導体チップ２側に設けられたアンテナ１ｂ（一方のコイル）と、通信対象である別の半導体チップ１０と、当該別の半導体チップ１０側に設けられたアンテナ１２（他方のコイル）と、が示されている。
図５に示す半導体チップ２は、送信回路Ｔｘ１と、受信回路Ｒｘ１と、切替制御回路２ｄと、を有している。別の半導体チップ１０は、送信回路Ｔｘ２と、受信回路Ｒｘ２と、切替制御回路１１と、を有している。アンテナ１ｂ，１２（一対のコイル）は、一方から他方、又は、他方から一方に、交流信号を伝達する交流結合素子である。すなわち、半導体チップ２を有する半導体装置と、半導体チップ１０を有する半導体装置とを接触させずに対面させて配置し、アンテナ１ｂ，１２を介して信号の送受信を行う。この時、アンテナ１ｂ，１２は、互いに磁気的に結合されている。
まず、半導体チップ２が半導体チップ１０に対してデータを送信する場合について説明する。この場合、切替制御回路２ｄは、送信回路Ｔｘ１を駆動し、受信回路Ｒｘ１の駆動を停止させる。
そして、送信回路Ｔｘ１は、ＱＦＰ５の外部から供給される送信データＶＩＮ１（差動信号）をパルス信号に変換して送信信号（差動信号）として出力する。この送信信号は、アンテナ１ｂによって磁気信号に変換される。アンテナ１２は、アンテナ１ｂの磁界変化に応じた電圧レベルの受信信号（差動信号）を生成し、受信回路Ｒｘ２に渡す。
このようにして、送信回路Ｔｘ１から出力された送信信号は、アンテナ１ｂ，１２からなる交流結合素子を介して、受信信号として受信回路Ｒｘ２に伝達される。受信回路Ｒｘ２は、アンテナ１２から受け取った受信信号に基づいて送信データＶＩＮ１を再生し、出力データＶＯＵＴ２（差動信号）として出力する。
次に、半導体チップ２が半導体チップ１０から送信されたデータを受信する場合について説明する。この場合、切替制御回路２ｄは、受信回路Ｒｘ１を駆動し、送信回路Ｔｘ１の駆動を停止させる。
一方、別の半導体チップ１０に設けられた送信回路Ｔｘ２は、送信データＶＩＮ２（差動信号）をパルス信号に変換して送信信号（差動信号）として出力する。この送信信号は、アンテナ１２によって磁気信号に変換される。そして、アンテナ１ｂは、アンテナ１２の磁界変化に応じた電圧レベルの受信信号（差動信号）を生成し、受信回路Ｒｘ１に渡す。
このようにして、送信回路Ｔｘ２から出力された送信信号は、アンテナ１ｂ，１２からなる交流結合素子を介して、受信信号として受信回路Ｒｘ１に伝達される。受信回路Ｒｘ１は、アンテナ１ｂから受け取った受信信号に基づいて送信データＶＩＮ２を再生し、出力データＶＯＵＴ１（差動信号）として出力する。
なお、半導体チップ２は、送信回路Ｔｘ１および受信回路Ｒｘ１のうち、送信回路Ｔｘ１または受信回路Ｒｘ１のみ設けられた回路構成にも適宜変更可能である。
次に、図６を用いて半導体チップ２の電極パッド２ｃおよび回路のレイアウト構成について説明する。図６に示す例では、半導体チップ２の中央部には、送信回路Ｔｘ１、受信回路Ｒｘ１および切替制御回路２ｄが配置されている。また、半導体チップ２の周辺部には、送信回路Ｔｘ１、受信回路Ｒｘ１および切替制御回路２ｄを囲むように、複数の電極パッド２ｃが配置されている。
半導体チップ２の送信回路Ｔｘ１の一方の出力端子、および受信回路Ｒｘ１の一方の入力端子のそれぞれに接続された電極パッド２ｃ（第１電極パッドＰＤ１）は、半導体チップ２の４辺のうち、ダイパッド１ｃを支持する第６吊りリード１ｉと反対側に配置された２辺のうちの少なくとも何れかの辺に沿って配置されている。図６に示す例では、第１電極パッドＰＤ１は、半導体チップ２の４つの角部のうち、第６吊りリード１ｉと反対側の角部の近傍に配置されている。
そして、送信回路Ｔｘ１の他方の出力端子、および受信回路Ｒｘ１の他方の入力端子のそれぞれに接続された電極パッド２ｃ（第２電極パッドＰＤ２）は、第１電極パッドＰＤ１と同じく、半導体チップ２の４辺のうち、第６吊りリード１ｉと反対側に配置された２辺のうちの少なくとも何れかの辺に沿って配置されている。図６に示す例では、第２電極パッドＰＤ２は、半導体チップ２の４つの角部のうち、第６吊りリード１ｉと反対側の角部の近傍に配置されている。なお、第１電極パッドＰＤ１、第２電極パッドＰＤ２は、互いに隣り合って配置されている。
また、第１電極パッドＰＤ１とアンテナ１ｂ（図２参照）の一端（第２端部１ｂｄ）とは、第２ワイヤ４ｂ（複数のワイヤ４の１つ）を介して電気的に接続されている。一方、第２電極パッドＰＤ２とアンテナ１ｂの他端（第１端部１ｂｃ）とは、第１ワイヤ４ａ（複数のワイヤ４の１つ）を介して電気的に接続されている。
ここで、第１電極パッドＰＤ１、第２電極パッドＰＤ２およびアンテナ１ｂの一端、および他端は、互いに近傍に配置されている。したがって、第１ワイヤ４ａ、第２ワイヤ４ｂの長さは比較的短くなる。これにより、無線のベースバンド伝送において、信号帯域の狭帯域化が抑制される。
続いて、送信回路Ｔｘ１の一方の入力端子、および受信回路Ｒｘ１の一方の出力端子のそれぞれに接続された第３電極パッドＰＤ３は、半導体チップ２の４辺のうち、第６吊りリード１ｉに近い側の２辺の少なくとも何れかの辺に沿って配置されている。
また、送信回路Ｔｘ１の他方の入力端子、および受信回路Ｒｘ１の他方の出力端子のそれぞれに接続された第４電極パッドＰＤ４は、第３電極パッドＰＤ３と同じく、半導体チップ２の４辺のうち、第６吊りリード１ｉに近い側の２辺のうちの少なくとも何れかの辺に沿って配置されている。図６に示す例では、第３電極パッドＰＤ３と第４電極パッドＰＤ４は、半導体チップ２の同じ辺に沿って配置されており、かつお互いに近接して配置されている。
そのほか、外部から切替制御回路２ｄに制御信号を供給するための電極パッド２ｃや、外部から他の内部回路に信号を入出力するための電極パッド２ｃについても、第３電極パッドＰＤ３や第４電極パッドＰＤ４と同じく、半導体チップ２の４辺のうち、第６吊りリード１ｉに近い側の２辺に沿って配置されている。第１電極パッドＰＤ１、第２電極パッドＰＤ２以外のこれらの電極パッド（第３電極パッドＰＤ３，第４電極パッドＰＤ４含む）は、それぞれ近接する端子部（リード１ａ）と、ワイヤ４を介して接続されている。
次に、本実施の形態のＱＦＰ５の構造の特徴について詳しく説明する。
まず、封止体３は、表面（主面）３ｉとその反対側の裏面（実装面）３ｊとを有し、その平面視において、図７に示すように、表面３ｉ（図３参照）上の第１辺３ａと、第１辺３ａとは反対側の第２辺３ｂと、第１辺３ａと交差する第３辺３ｃと、第３辺３ｃとは反対側の第４辺３ｄとを有している。
また、仮想対角線のうちの１つである第１仮想対角線３ｋと重なって配置される第３吊りリード１ｆは、第１辺３ａと第４辺３ｄとからなる第１角部３ｅに向かって延在している。詳細には、第１角部３ｅは、封止体３の第１辺３ａの延長線と第４辺３ｄの延長線とが交差する部分である。
また、第１辺３ａの第１角部３ｅとは反対側の第２角部３ｆは、第１辺３ａと第３辺３ｃとからなる。詳細には、第２角部３ｆは、封止体３の第１辺３ａの延長線と第３辺３ｃの延長線とが交差する部分である。
また、第３辺３ｃの第２角部３ｆとは反対側の第３角部３ｇは、第２辺３ｂと第３辺３ｃとからなる。詳細には、第３角部３ｇは、封止体３の第３辺３ｃの延長線と第２辺３ｂの延長線とが交差する部分である。
また、第４辺３ｄの第１角部３ｅとは反対側の第４角部３ｈは、第２辺３ｂと第４辺３ｄとからなる。詳細には、第４角部３ｈは、封止体３の第２辺３ｂの延長線と第４辺３ｄの延長線とが交差する部分である。
したがって、封止体３の平面視において、２つの対角線のうち、第１角部３ｅと第３角部３ｇとを通過する対角線が第１仮想対角線３ｋであり、第２角部３ｆと第４角部３ｈとを通過する対角線が第２仮想対角線３ｍである。
また、封止体３の平面視において、その第１辺３ａおよび第２辺３ｂのそれぞれを２等分する線を第１仮想対称線３ｎとし、その第３辺３ｃおよび第４辺３ｄのそれぞれを２等分する線を第２仮想対称線３ｐとすると、封止体３は、第１辺３ａおよび第４辺３ｄと、第１仮想対称線３ｎおよび第２仮想対称線３ｐとで取り囲まれた第１領域３ｑを有している。
さらに、封止体３は、第１辺３ａおよび第３辺３ｃと、第１仮想対称線３ｎおよび第２仮想対称線３ｐとで取り囲まれた第２領域３ｒ、また、第２辺３ｂおよび第３辺３ｃと、第１仮想対称線３ｎおよび第２仮想対称線３ｐとで取り囲まれた第３領域３ｓ、また、第２辺３ｂおよび第４辺３ｄと、第１仮想対称線３ｎおよび第２仮想対称線３ｐとで取り囲まれた第４領域３ｔを有している。
次に、ダイパッド１ｃは、封止体３の内部に配置され、図９の平面視で、上面（チップ搭載面、主面、表面（図３参照））１ｃａ上の第１辺１ｃｃと、第１辺１ｃｃとは反対側の第２辺１ｃｄと、第１辺１ｃｃと第２辺１ｃｄに交差する第３辺１ｃｅと、第３辺１ｃｅとは反対側の第４辺１ｃｆとを有している。
また、半導体チップ２も同様に封止体３の内部に配置され、平面視で、主面２ａ上の第１辺２ａａと、第１辺２ａａとは反対側に位置する第２辺２ａｂと、第１辺２ａａと第２辺２ａｂに交差する第３辺２ａｃと、第３辺２ａｃとは反対側に位置する第４辺２ａｄとを有しており、さらに、主面２ａには複数の電極パッド２ｃ（図７参照）が形成されている。
なお、半導体チップ２の複数の電極パッド２ｃは、半導体チップ２の第１辺２ａａに沿って配置された複数の第１電極パッド２ｃａと、第２辺２ａｂに沿って配置された複数の第２電極パッド２ｃｂと、第３辺２ａｃに沿って配置された複数の第３電極パッド２ｃｃと、第４辺２ａｄに沿って配置された複数の第４電極パッド２ｃｄとを有している。
また、本実施の形態のＱＦＰ５は、図８に示すように、平面視で、封止体３の第１辺３ａに沿って配置され、かつ封止体３によって封止されたインナ部（第１部）１ａａと、封止体３から露出したアウタ部（第２部）１ａｂとを有する複数の第１リード（第１端子部、第１電極）１ａｃを備えている。
さらに、ＱＦＰ５は、封止体３の第２辺３ｂに沿って配置され、かつ封止体３によって封止されたインナ部（第１部）１ａａと、封止体３から露出したアウタ部（第２部）１ａｂとを有する複数の第２リード（第２端子部、第２電極）１ａｄを備えている。
また、ＱＦＰ５は、封止体３の第３辺３ｃに沿って配置され、かつ封止体３によって封止されたインナ部（第１部）１ａａと、封止体３から露出したアウタ部（第２部）１ａｂとを有する複数の第３リード（第３端子部、第３電極）１ａｅを備えている。
さらに、ＱＦＰ５は、封止体３の第４辺３ｄに沿って配置され、かつ封止体３によって封止されたインナ部（第１部）１ａａと、封止体３から露出したアウタ部（第２部）１ａｂとを有する複数の第４リード（第４端子部、第４電極）１ａｆを備えている。
なお、封止体３の第２辺３ｂに配置された複数の第２リード１ａｄは、複数の第１電極端子１ａｇと、複数の第２電極端子１ａｈと、複数の第３電極端子１ａｉと、複数の第４電極端子１ａｊとによって構成されている。
また、封止体３の第３辺３ｃに配置された複数の第３リード１ａｅは、複数の第５電極端子１ａｋと、複数の第６電極端子１ａｍと、複数の第７電極端子１ａｎと、複数の第８電極端子１ａｐとによって構成されている。
そして、アンテナ（フレーム体）１ｂは、複数の第２電極端子１ａｈと接続された第１吊りリード１ｄと、複数の第７電極端子１ａｎと接続された第２吊りリード１ｅと、図７に示す第１領域３ｑにおいて、アンテナ１ｂから第１仮想対角線３ｋに沿って第１角部３ｅに延在する第３吊りリード１ｆとによって支持されている。
また、アンテナ１ｂにおける第１端部１ｂｃと第２端部１ｂｄは、互いに向かい合った状態で、図７に示す第３領域３ｓに配置されている。
また、ダイパッド１ｃは、複数の第３電極端子１ａｉと複数の第４電極端子１ａｊとの間に位置する第９電極端子１ａｑと接続された第４吊りリード１ｇと、複数の第５電極端子１ａｋと複数の第６電極端子１ａｍとの間に位置する第１０電極端子１ａｒと接続された第５吊りリード１ｈと、上記第３領域３ｓにおいて第３角部３ｇに向かって延在する第６吊りリード１ｉとによって支持されている。なお、第６吊りリード１ｉは、第１仮想対角線３ｋに沿って、ダイパッド１ｃから第３角部３ｇに向かって延在している。
別の言い方をすると、ダイパッド１ｃは、封止体３の第２辺３ｂに向かって延在する第４吊りリード１ｇと、封止体３の第３辺３ｃに向かって延在する第５吊りリード１ｈと、封止体３の第３角部３ｇに向かって延在する第６吊りリード１ｉとによって３点で支持されている。
また、平面視で、ダイパッド１ｃと半導体チップ２は、封止体３の上記第３領域３ｓに配置されている。
なお、図８に示すように、半導体チップ２に設けられた複数の電極パッド２ｃ（図７参照）のうち、第１電極パッド２ｃａは、第４ワイヤ（第４導体部材、第４導電体）４ｄを介して第６電極端子１ａｍと電気的に接続され、さらに、第２電極パッド２ｃｂは、第５ワイヤ（第５導体部材、第５導電体）４ｅを介して第４電極端子１ａｊと電気的に接続されている。また、第３電極パッド２ｃｃは、第６ワイヤ（第６導体部材、第６導電体）４ｆを介して第５電極端子１ａｋと電気的に接続されている。さらに、第４電極パッド２ｃｄは、第３ワイヤ（第３導体部材、第３導電体）４ｃを介して第３電極端子１ａｉと電気的に接続され、また、第１ワイヤ（第１導体部材、第１導電体）４ａを介してアンテナ１ｂの第１端部（第１終端）１ｂｃと電気的に接続され、また、第２ワイヤ（第２導体部材、第２導電体）４ｂを介してアンテナ１ｂの第２端部（第２終端）１ｂｄと電気的に接続されている。
また、アンテナ１ｂを支持する３本の吊りリードのうちの第１吊りリード１ｄは、封止体３の第２辺３ｂに向かって延在し、かつ第２辺３ｂに配置された第２電極端子１ａｈに繋がっている。一方、アンテナ１ｂを支持する３本の吊りリードのうちの第２吊りリード１ｅは、封止体３の第３辺３ｃに向かって延在し、かつ第３辺３ｃに配置された第７電極端子１ａｎに繋がっている。
また、ＱＦＰ５には、図７および図８に示すように、平面視で、封止体３の第２領域３ｒにおいて、第２仮想対角線３ｍに沿って一端が封止体３の第２角部３ｆに向かって延在し、かつ他端が第１リード１ａｃと、第３リード１ａｅのうちの第８電極端子１ａｐとに接続された第１バーリード（吊りリード、サポートバー）１ｊが設けられている。
すなわち、第２領域３ｒにおけるアンテナ１ｂの外側の位置に、封止体３の第２角部３ｆに向かって延在する第１バーリード１ｊが設けられており、この第１バーリード１ｊは、封止体３の外側に向かって二股に分岐した形状となっていて、さらに封止体３の第１辺３ａおよび第３辺３ｃのそれぞれの端子部配列の端部に配置された第１リード１ａｃおよび第３リード１ａｅと繋がっている。
同様に、平面視で、封止体３の第４領域３ｔにおいて、第２仮想対角線３ｍに沿って一端が封止体３の第４角部３ｈに向かって延在し、かつ他端が第４リード１ａｆと、第２リード１ａｄのうちの第１電極端子１ａｇとに接続された第２バーリード（吊りリード、サポートバー）１ｋが設けられている。
すなわち、第４領域３ｔにおけるアンテナ１ｂの外側の位置に、封止体３の第４角部３ｈに向かって延在する第２バーリード１ｋが設けられており、この第２バーリード１ｋも、封止体３の外側に向かって二股に分岐した形状となっていて、さらに封止体３の第２辺３ｂおよび第４辺３ｄのそれぞれの端子部配列の端部に配置された第２リード１ａｄおよび第４リード１ａｆと繋がっている。
また、アンテナ（フレーム体）１ｂは、図９に示すように、封止体３（図８参照）の第２辺３ｂに沿って設けられた（平行に設けられた）第１フレーム部１ｂｅと、第１フレーム部１ｂｅと第１屈曲部１ｂｋを介して繋がった（接続された）封止体３の第４辺３ｄに沿って設けられた（平行に設けられた）第２フレーム部１ｂｆとを有している。さらに、アンテナ１ｂは、第２フレーム部１ｂｆと第２屈曲部１ｂｍを介して繋がった（接続された）封止体３の第１辺３ａに沿って設けられた（平行に設けられた）第３フレーム部１ｂｇと、第３フレーム部１ｂｇと第３屈曲部１ｂｎを介して繋がった（接続された）封止体３の第３辺３ｃに沿って設けられた（平行に設けられた）第４フレーム部１ｂｈとを有している。
さらに、アンテナ１ｂの第１フレーム部１ｂｅは、一端と他端とを有し、この第１フレーム部１ｂｅの一端は、第１屈曲部１ｂｋに繋がっており、一方、第１フレーム部１ｂｅの他端は、第２仮想対角線３ｍに沿って（平行な）第５フレーム部１ｂｉに第４屈曲部１ｂｐを介して繋がっている。
また、アンテナ１ｂの第５フレーム部１ｂｉは、同様に一端と他端とを有し、この第５フレーム部１ｂｉの一端は、第４屈曲部１ｂｐに繋がっており、一方、第５フレーム部１ｂｉの他端は、第１端部（第１終端）１ｂｃと繋がっている。
また、アンテナ１ｂの第４フレーム部１ｂｈは、同様に一端と他端とを有し、この第４フレーム部１ｂｈの一端は、第３屈曲部１ｂｎに繋がっており、一方、第４フレーム部１ｂｈの他端は、第２仮想対角線３ｍに沿って（平行な）第６フレーム部１ｂｊに第５屈曲部１ｂｑを介して繋がっている。
また、アンテナ１ｂの第６フレーム部１ｂｊは、同様に一端と他端とを有し、この第６フレーム部１ｂｊの一端は、第５屈曲部１ｂｑに繋がっており、一方、第６フレーム部１ｂｊの他端は、第２端部（第２終端）１ｂｄと繋がっている。
なお、アンテナ１ｂと第１ワイヤ４ａと第２ワイヤ４ｂとは、半導体チップ２を介してループアンテナを形成しており、ループアンテナを採用することで指向性を高めることができる。ループアンテナは、そのループ形状が四角形・六角形等でも可能であるが、円形が最も利得が大きい。すなわち、ループ形状を円形に近い形状とし、かつループの大きさ（直径）を可能な限り大きくすることが、大きな利得につながる。
そこで、本実施の形態のＱＦＰ５では、平面視で、封止体３の周縁部に配置された複数のインナ部１ａａの内側の領域において、可能な限りアンテナ（フレーム体）１ｂの環状部分の大きさを大きくしており、これにより、ループアンテナの利得を大きくすることができる。
また、ＱＦＰ５の上記ループアンテナにおけるアンテナ（フレーム体）１ｂは、平面視で、第１仮想対角線３ｋを中心線として左右対称の形状（線対称）になっている。すなわち、図８に示すように、図７の第１仮想対角線３ｋ上に第３吊りリード１ｆを配置することで、この第３吊りリード１ｆ中心とし、さらに第１吊りリード１ｄと第２吊りリード１ｅとが左右対称の位置となるように設けられている。
これにより、アンテナ１ｂのループ形状の中央付近に第３吊りリード１ｆによる信号の波の不連続点を配置することができ、かつ線対称な形状とすることにより、高周波信号の１つの波の波形をきれいな山形にすることができる。
その結果、ノイズを発生しにくくすることができ、高周波信号の安定化を図って信号の品質を高めることができる。
また、ＱＦＰ５の平面視で、図８の封止体３の第４辺３ｄに沿った（平行な）方向において、第１フレーム部１ｂｅと複数の第１電極端子１ａｇとの間隔をＬ１とし、また、平面視で、封止体３の第１辺３ａに沿った（平行な）方向において、第２フレーム部１ｂｆと複数の第４リード（第４電極）１ａｆとの間隔をＬ２とする。さらに、平面視で、封止体３の第４辺３ｄに沿った（平行な）方向において、第３フレーム部１ｂｇと複数の第１リード（第１電極）１ａｃとの間隔をＬ３とし、また、平面視で、封止体３の第１辺３ａに沿った（平行な）方向において、第４フレーム部１ｂｈと複数の第８電極端子１ａｐとの間隔をＬ４とすると、Ｌ１＝Ｌ２＝Ｌ３＝Ｌ４となっている。
別の表現をすると、封止体３の第４辺３ｄに沿った（平行な）方向における第１辺３ａに配置された複数の第１リード（第１端子部、第１電極）１ａｃと第３フレーム部（フレーム体）１ｂｇとの距離をＬ３とし、第４辺３ｄに沿った方向における第２辺３ｂに配置された複数の第２リード１ａｄのうちの第１電極端子１ａｇと第１フレーム部（フレーム体）１ｂｅとの距離をＬ１とする。
さらに、封止体３の第１辺３ａに沿った（平行な）方向における第４辺３ｄに配置された複数の第４リード１ａｆと第２フレーム部（フレーム体）１ｂｆとの距離をＬ２とし、第１辺３ａに沿った方向における第３辺３ｃに配置された複数の第３リード１ａｅのうちの第８電極端子１ａｐと第４フレーム部（フレーム体）１ｂｈとの距離をＬ４とすると、Ｌ３、Ｌ１、Ｌ２、Ｌ４が等しくなっている。
つまり、ＱＦＰ５においては、平面視で、アンテナ１ｂと、アンテナ１ｂの周囲に配置された複数のリード１ａとの距離が略等しい形態となっている。詳細には、アンテナ１ｂにおける第１吊りリード１ｄから第３吊りリード１ｆを経て第２吊りリード１ｅに至る部分と、その周囲に配置された複数の第１電極端子１ａｇ、第４リード１ａｆ、第１リード１ａｃおよび第８電極端子１ａｐとのそれぞれの距離が等しく、かつ所望の距離以上になっている。さらに、アンテナ１ｂは、ダイパッド１ｃとも繋がっておらず、ダイパッド１ｃから独立している。
なお、本実施の形態のＱＦＰ５では、図８に示すように、封止体３の第１辺３ａに配置された複数の第１リード１ａｃと、封止体３の第４辺３ｄに配置された複数の第４リード１ａｆは、ダミー電極（ダミーリード）である。このダミー電極は、電気的な接続は特にされていない電極であり、ＱＦＰ５の実装の安定化を図るために、見かけ上設けられた電極である。
また、封止体３の第２辺３ｂに配置された複数の第２リード１ａｄのうちの一部の端子部である第１電極端子１ａｇ、および封止体３の第３辺３ｃに配置された複数の第３リード１ａｅのうちの一部の端子部である第８電極端子１ａｐも、ダミー電極である。
さらに、封止体３の第２辺３ｂにおいて、ワイヤ４が接続されていない第３電極端子１ａｉおよびダイパッド１ｃを支持する第４吊りリード１ｇに繋がる第９電極端子１ａｑも、ダミー電極であり、また、封止体３の第３辺３ｃにおいて、ダイパッド１ｃを支持する第５吊りリード１ｈに繋がる第１０電極端子１ａｒも、ダミー電極である。
すなわち、ＱＦＰ５においては、ワイヤ４が接続されていない複数のリード１ａのそれぞれ、およびアンテナ１ｂに係わっていない複数のリード１ａのそれぞれは、全てダミー電極であり、これらのダミー電極は、ＱＦＰ５の実装においてのみ必要となるリードである。
また、本実施の形態のＱＦＰ５では、図３および図４に示すように、ダイパッド１ｃとアンテナ１ｂは、封止体３の厚さ方向と同じ方向に切断した断面視で、同一の高さＨ１に配置されている。
すなわち、ダイパッド１ｃとアンテナ１ｂとは、封止体３の厚さ方向と同じ方向に切断した断面視で、同一平面上に配置されている。これは、ＱＦＰ５に設けられたアンテナ１ｂおよびアンテナ１ｂを支持する各吊りリード、さらにダイパッド１ｃおよびダイパッド１ｃを支持する各吊りリード、および封止体３の周縁部に配置された全てのリード１ａには、曲げ加工が全く施されていないためである。つまり、本実施の形態のＱＦＰ５では、上記各吊りリードや各リード１ａが全て同一平面上に配置された構造となっている。
本実施の形態のＱＦＰ５によれば、アンテナ（フレーム体）１ｂが３本の吊りリードによって支持され、さらに３本の吊りリードのうちの何れか１本が仮想対角線上に配置されてアンテナ１ｂが封止体３の平面視の仮想対角線に対して線対称となるように配置されていることにより、アンテナ１ｂにおける高周波信号の波の不連続点を減少させることができる。
すなわち、アンテナ１ｂを支持している箇所（例えば、吊りリード等）が多いと、その支持箇所において高周波信号の波が不連続となり、そこで反射波が発生する。また、アンテナ１ｂを支持している箇所でフレームの抵抗値が変化する。これらによってノイズが発生する。
そこで、本実施の形態のＱＦＰ５では、アンテナ１ｂを支持する吊りリードを３本と少なくしたことで、高周波信号の波の不連続点を少なくすることができる。
これにより、ノイズの発生の低減化を図ることができ、高周波信号の品質の劣化を抑制することができる。
また、アンテナ１ｂを支持する３本の吊りリードのうちの第３吊りリード１ｆが第１仮想対角線３ｋ上に配置され、アンテナ１ｂが封止体３の平面視の第１仮想対角線３ｋに対して線対称となるように配置されていることにより、アンテナ１ｂのループ形状の中央付近に第３吊りリード１ｆによる不連続点を配置することができる。
さらに、アンテナ１ｂを第１仮想対角線３ｋに対して線対称に配置することにより、高周波信号の波形における１つの波長分の形をきれいな山形にすることができる。
すなわち、アンテナ１ｂの形状の対称性を考慮してアンテナ１ｂを３本の吊りリードで支持することにより、受信波形の歪みを抑えることができ、ＱＦＰ５における高速のベースバンド伝送を可能にすることができる。
その結果、ノイズを発生しにくくすることができ、高周波信号の安定化を図って高周波信号の品質を高めることができる。これにより、ＱＦＰ５において５Ｇｂｐｓクラスの高周波信号の送受信を可能にすることができる。
また、平面視で、アンテナ１ｂにおける第１吊りリード１ｄから第３吊りリード１ｆを経て第２吊りリード１ｅに至る部分と、その周囲に配置された複数の第１電極端子１ａｇ、第４リード１ａｆ、第１リード１ａｃおよび第８電極端子１ａｐとのそれぞれの距離が等しく（一定にする）、かつ所望の距離以上になっている。さらに、アンテナ１ｂは、ダイパッド１ｃとも繋がっておらず、ダイパッド１ｃから独立している。
これにより、高周波信号が、アンテナ１ｂの周囲に設けられた複数のリード１ａ（ダミー電極）やダイパッド１ｃと干渉することを防止できる。その結果、高周波信号の安定化を図って高周波信号の品質を高めることができる。
また、封止体３の第２角部３ｆに向かって延在する第１バーリード１ｊ、および第４角部３ｈに向かって延在する第２バーリード１ｋのそれぞれが、封止体３の外側に向かって二股に分岐した形状となっていることにより、半導体装置の組み立ての樹脂モールド工程における封止樹脂の上下のモールド金型内への流入を良好にすることができる。
すなわち、第１バーリード１ｊと第２バーリード１ｋのそれぞれが、外側に向かって二股に分岐した形状となっていることにより、この二股部分を封止樹脂が通過可能になるため、上下のモールド金型内への封止樹脂の流れ込みを良好にすることができる。
ただし、第１バーリード１ｊおよび第２バーリード１ｋは、二股に分岐した形状に限らず、１本の形状であってもよい。
また、第１バーリード１ｊは、封止体３の第１辺３ａおよび第３辺３ｃのそれぞれの端子部配列の端部に配置された第１リード１ａｃおよび第３リード１ａｅと繋がっている。さらに、第２バーリード１ｋも、同様に、封止体３の第２辺３ｂおよび第４辺３ｄのそれぞれの端子部配列の端部に配置された第２リード１ａｄおよび第４リード１ａｆと繋がっている。
すなわち、２本のバーリードのそれぞれは、両隣りにそれぞれ配置されたリード１ａと封止体３の内部で繋がっている。半導体装置の組み立てのパッケージ個片工程において、リード切断時にバーリードが切断刃物によって外側に引っ張られて封止体３から突出し、これによって、封止体３に隙間が形成されるという問題の発生を防ぐことができる。その結果、ＱＦＰ５の品質の低下や信頼性の低下を抑制することができる。
また、封止体３の第２角部３ｆおよび第４角部３ｈのそれぞれに、バーリード（第１バーリード１ｊ、第２バーリード１ｋ）が設けられていることにより、半導体装置の組み立ての樹脂モールド工程において、封止樹脂のモールド金型内からの漏れを防止することができる。
さらに、封止体３の第２角部３ｆおよび第４角部３ｈのそれぞれに上記バーリードが設けられていることにより、ＱＦＰ５の構造が標準パッケージと同じ構造となるため、上記標準パッケージの組み立てで用いる設備と同様の設備を用いてＱＦＰ５を組み立てることができ、標準パッケージと同じ組み立て方法でＱＦＰ５を組み立てることができる。
次に、変形例について説明する。
図１０は実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図、図１１は図１０に示すＡ−Ａ線に沿って切断した構造を示す断面図、図１２は図１０に示すＢ−Ｂ線に沿って切断した構造を示す断面図である。
図１０に示す半導体装置は、封止体３の４辺のそれぞれに複数のリード（端子部）１ａが配置されたＱＦＮ（Quad Flat Non-leaded Package) ７である。ＱＦＮ７では、図１１に示すように、封止体３の裏面３ｊの周縁部に複数のリード１ａが配置されており、これら各リード１ａの封止体３の裏面３ｊに露出した部分（アウタ部１ａｂ）が、ＱＦＮ７の外部接続端子となっている。
また、ＱＦＮ７では、各リード１ａのダイパッド１ｃ側の端部の裏面側がハーフエッチングされており、厚さがリード部分の１／２程度になっている。さらに、ダイパッド１ｃもその下面１ｃｂ側がハーフエッチングされて、厚さが薄くなっている。そして、裏面側がハーフエッチングされて厚さが薄くなった分、そこに封止樹脂が回り込んだ状態となっている。
すなわち、ＱＦＮ７は、ダイパッド１ｃが封止体３の内部に埋め込まれた構造の小型パッケージである。
なお、ＱＦＮ７においても、実施の形態のＱＦＰ５と同様に、図１０に示すように封止体３の内部にアンテナ（フレーム体）１ｂが設けられており、アンテナ１ｂと第１ワイヤ４ａと第２ワイヤ４ｂと半導体チップ２とによってループアンテナが形成されている。
ここで、ＱＦＮ７の封止体３の内部の平面視の構造は、図７〜図９に示すＱＦＰ５の構造と同様であるため、その重複説明は省略する。
すなわち、ＱＦＮ７においても、ＱＦＰ５と同様の効果を得ることができる。
また、図１１および図１２に示すように、ＱＦＮ７の厚さ方向に沿った方向に切断した断面構造においても、ダイパッド１ｃとアンテナ１ｂは、同一の高さＨ２に配置されている。つまり、ダイパッド１ｃとアンテナ１ｂとは、封止体３の厚さ方向と同じ方向に切断した断面視で、同一平面上に配置されている。これは、ＱＦＮ７においてもアンテナ１ｂおよびアンテナ１ｂを支持する各吊りリード、さらにダイパッド１ｃおよびダイパッド１ｃを支持する各吊りリード、および封止体３の周縁部に配置された全てのリード１ａには、曲げ加工が全く施されていないためである。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態および変形例では、半導体装置（ＱＦＰ５、ＱＦＮ７）において、アンテナ１ｂを支持していない吊りリード（第１バーリード１ｊ、第２バーリード１ｋ）が封止体３の角部に設けられている場合を説明したが、アンテナ１ｂを支持していない吊りリード（第１バーリード１ｊ、第２バーリード１ｋ）は、必ずしも設けられていなくてもよい。
１ａ リード（端子部、電極）
１ａａ インナ部（第１部）
１ａｂ アウタ部（第２部）
１ａｃ 第１リード（第１端子部、第１電極）
１ａｄ 第２リード（第２端子部、第２電極）
１ａｅ 第３リード（第３端子部、第３電極）
１ａｆ 第４リード（第４端子部、第４電極）
１ａｇ 第１電極端子
１ａｈ 第２電極端子
１ａｉ 第３電極端子
１ａｊ 第４電極端子
１ａｋ 第５電極端子
１ａｍ 第６電極端子
１ａｎ 第７電極端子
１ａｐ 第８電極端子
１ａｑ 第９電極端子
１ａｒ 第１０電極端子
１ｂ アンテナ（フレーム体）
１ｂａ 表面（主面）
１ｂｂ 裏面
１ｂｃ 第１端部（第１終端）
１ｂｄ 第２端部（第２終端）
１ｂｅ 第１フレーム部
１ｂｆ 第２フレーム部
１ｂｇ 第３フレーム部
１ｂｈ 第４フレーム部
１ｂｉ 第５フレーム部
１ｂｊ 第６フレーム部
１ｂｋ 第１屈曲部
１ｂｍ 第２屈曲部
１ｂｎ 第３屈曲部
１ｂｐ 第４屈曲部
１ｂｑ 第５屈曲部
１ｃ ダイパッド（アイランド、支持体）
１ｃａ 上面（チップ搭載面、主面）
１ｃｂ 下面（裏面）
１ｃｃ 第１辺
１ｃｄ 第２辺
１ｃｅ 第３辺
１ｃｆ 第４辺
１ｄ 第１吊りリード（第１サポートバー）
１ｅ 第２吊りリード（第２サポートバー）
１ｆ 第３吊りリード（第３サポートバー）
１ｇ 第４吊りリード（第４サポートバー）
１ｈ 第５吊りリード（第５サポートバー）
１ｉ 第６吊りリード（第６サポートバー）
１ｊ 第１バーリード（吊りリード、サポートバー）
１ｋ 第２バーリード（吊りリード、サポートバー）
２ 半導体チップ
２ａ 主面（表面）
２ａａ 第１辺
２ａｂ 第２辺
２ａｃ 第３辺
２ａｄ 第４辺
２ｂ 裏面
２ｃ 電極パッド（電極）
２ｃａ 第１電極パッド
２ｃｂ 第２電極パッド
２ｃｃ 第３電極パッド
２ｃｄ 第４電極パッド
２ｄ 切替制御回路
３ 封止体
３ａ 第１辺
３ｂ 第２辺
３ｃ 第３辺
３ｄ 第４辺
３ｅ 第１角部
３ｆ 第２角部
３ｇ 第３角部
３ｈ 第４角部
３ｉ 表面（主面）
３ｊ 裏面
３ｋ 第１仮想対角線
３ｍ 第２仮想対角線
３ｎ 第１仮想対称線
３ｐ 第２仮想対称線
３ｑ 第１領域
３ｒ 第２領域
３ｓ 第３領域
３ｔ 第４領域
４ ワイヤ（導体部材、導電体）
４ａ 第１ワイヤ（第１導体部材、第１導電体）
４ｂ 第２ワイヤ（第２導体部材、第２導電体）
４ｃ 第３ワイヤ（第３導体部材、第３導電体）
４ｄ 第４ワイヤ（第４導体部材、第４導電体）
４ｅ 第５ワイヤ（第５導体部材、第５導電体）
４ｆ 第６ワイヤ（第６導体部材、第６導電体）
５ ＱＦＰ（Quad Flat Package 、半導体装置）
６ ダイボンド材（接着層、積層接着剤、ダイボンドフィルム、ＤＡＦ（Die Attach Film））
７ ＱＦＮ（Quad Flat Non-leaded Package、半導体装置）
１０ 半導体チップ
１１ 切替制御回路
１２ アンテナ

Claims (11)

  1. チップ搭載面を有するダイパッドと、
    前記チップ搭載面に搭載され、主面に複数の電極パッドが設けられた半導体チップと、
    前記ダイパッドの周囲に配置された複数の端子部と、
    表面と、前記表面の反対側の裏面と、一方の端部である第１端部と、他方の端部である第２端部と、前記第１端部と前記第２端部との間に配置された複数の屈曲部とを有するフレーム体と、
    前記フレーム体を支持する３本の吊りリードと、
    前記半導体チップの前記複数の電極パッドのうちの何れかと、前記フレーム体の前記第１端部とを電気的に接続する第１導体部材と、
    前記半導体チップの前記複数の電極パッドのうちの何れかと、前記フレーム体の前記第２端部とを電気的に接続する第２導体部材と、
    前記半導体チップの前記複数の電極パッドのうちの何れかと、前記複数の端子部のうちの何れかとを電気的に接続する複数の第３導体部材と、
    前記ダイパッド、前記半導体チップ、前記フレーム体、前記３本の吊りリード、前記第１、第２および第３導体部材を封止する封止体と、
    を有し、
    前記フレーム体は、前記封止体の平面視の仮想対角線に対して線対称となるように配置され、
    前記３本の吊りリードのうちの何れか１本が、前記仮想対角線上に配置されており、
    前記封止体は、平面視において、第１辺と、前記第１辺とは反対側の第２辺と、前記第１辺と交差する第３辺と、前記第３辺とは反対側の第４辺とを有し、
    前記吊りリードが配置される前記仮想対角線は、第１仮想対角線であり、前記第１仮想対角線上の前記吊りリードは、前記第１辺と前記第４辺とからなる第１角部に向かって延在し、
    前記第１辺の前記第１角部とは反対側の第２角部は、前記第１辺と前記第３辺とからなり、
    前記第３辺の前記第２角部とは反対側の第３角部は、前記第２辺と前記第３辺とからなり、
    前記第４辺の前記第１角部とは反対側の第４角部は、前記第２辺と前記第４辺とからなり、
    さらに、前記封止体は、
    平面視で、前記第１仮想対角線と交差する第２仮想対角線と、
    平面視で、前記第１辺および前記第２辺のそれぞれを２等分する第１仮想対称線と、
    平面視で、前記第３辺および前記第４辺のそれぞれを２等分する第２仮想対称線と、
    平面視で、前記第１辺および前記第４辺と、前記第１仮想対称線および第２仮想対称線とで囲まれた第１領域と、
    平面視で、前記第１辺および前記第３辺と、前記第１仮想対称線および第２仮想対称線とで囲まれた第２領域と、
    平面視で、前記第２辺および前記第３辺と、前記第１仮想対称線および第２仮想対称線とで囲まれた第３領域と、
    平面視で、前記第２辺および前記第４辺と、前記第１仮想対称線および第２仮想対称線とで囲まれた第４領域と、
    を備えており、
    前記フレーム体の前記第１端部と前記第２端部は、互いに向かい合って前記第３領域に配置され、
    前記ダイパッドと前記半導体チップは、前記第３領域に配置され、
    前記ダイパッドは、前記第２辺に向かって延在する第４吊りリードと、前記第３辺に向かって延在する第５吊りリードと、前記第１仮想対角線に沿って、かつ前記第３角部に向かって延在する第６吊りリードとによって支持され、
    前記第２領域に、一端が前記第２角部に向かって延在する第１バーリードが設けられ、前記第４領域に、一端が前記第４角部に向かって延在する第２バーリードが設けられており、
    前記フレーム体と前記第１導体部材と前記第２導体部材とは、前記半導体チップを介してループアンテナを形成する、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記３本の吊りリードは、第１吊りリードと、第２吊りリードおよび第３吊りリードであり、
    前記第１仮想対角線上に配置される前記吊りリードは、前記第３吊りリードであり、
    前記第１吊りリードは、前記第２辺に向かって延在し、
    前記第２吊りリードは、前記第３辺に向かって延在する、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１吊りリードは、前記第２辺に配置された前記端子部に繋がっており、
    前記第２吊りリードは、前記第３辺に配置された前記端子部に繋がっている、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記フレーム体の外側の位置に、前記第２角部に向かって延在する第１バーリードと、前記第４角部に向かって延在する第２バーリードとが設けられている、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１バーリードは、前記第１辺および前記第３辺のそれぞれに配置された前記端子部と繋がっており、
    前記第２バーリードは、前記第２辺および前記第４辺のそれぞれに配置された前記端子部と繋がっている、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記ループアンテナは、平面視で、前記第１仮想対角線を中心線として左右対称の形状である、半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第４辺に沿った方向における前記第１辺に配置された前記複数の端子部と前記フレーム体との距離と、前記第４辺に沿った方向における前記第２辺に配置された前記複数の端子部のうちの一部の端子部と前記フレーム体との距離と、前記第１辺に沿った方向における前記第４辺に配置された前記複数の端子部と前記フレーム体との距離と、前記第１辺に沿った方向における前記第３辺に配置された前記複数の端子部のうちの一部の端子部と前記フレーム体との距離とが等しい、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第１辺に配置された前記複数の端子部と、前記第４辺に配置された前記複数の端子部は、ダミー電極である、半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第２辺に配置された前記複数の端子部のうちの一部の端子部と、前記第３辺に配置された前記複数の端子部のうちの一部の端子部は、ダミー電極である、半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記ダイパッドと前記フレーム体は、前記封止体の厚さ方向と同じ方向に切断した断面視で、同一の高さに配置されている、半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記封止体の４辺のそれぞれに前記複数の端子部が配置されたＱＦＰまたはＱＦＮである、半導体装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015208845B3 (de) * 2015-05-13 2016-08-11 Sivantos Pte. Ltd. Hörgerät
JP7057727B2 (ja) * 2018-07-12 2022-04-20 株式会社三井ハイテック リードフレームおよび半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5771158A (en) * 1980-10-22 1982-05-01 Toshiba Corp Frame for semiconductor device
JP3566869B2 (ja) * 1998-12-16 2004-09-15 株式会社ルネサステクノロジ 半導体装置及び半導体装置の製造方法
US6407707B2 (en) * 2000-06-27 2002-06-18 Toko, Inc. Plane antenna
JP3571999B2 (ja) * 2000-06-27 2004-09-29 東光株式会社 平面アンテナ
WO2003094232A1 (en) * 2002-04-30 2003-11-13 Renesas Technology Corp. Semiconductor device and electronic device
AU2002340506A1 (en) * 2002-11-07 2004-06-07 Fractus, S.A. Integrated circuit package including miniature antenna
JP2005038232A (ja) * 2003-07-16 2005-02-10 Matsushita Electric Ind Co Ltd 集積回路装置とそれを用いた非接触型ｉｃカード
JP3926323B2 (ja) * 2003-12-18 2007-06-06 松下電器産業株式会社 半導体装置および半導体装置の製造方法
JP4514497B2 (ja) * 2004-04-12 2010-07-28 パナソニック株式会社 半導体装置の製造方法
JP4743588B2 (ja) * 2005-02-08 2011-08-10 ルネサスエレクトロニクス株式会社 半導体装置
US20060276157A1 (en) * 2005-06-03 2006-12-07 Chen Zhi N Apparatus and methods for packaging antennas with integrated circuit chips for millimeter wave applications
US7927923B2 (en) * 2006-09-25 2011-04-19 Micron Technology, Inc. Method and apparatus for directing molding compound flow and resulting semiconductor device packages
KR100888885B1 (ko) * 2007-04-19 2009-03-17 삼성전자주식회사 리드프레임 및 이를 갖는 반도체 장치
JP5291381B2 (ja) * 2008-05-19 2013-09-18 ルネサスエレクトロニクス株式会社 半導体パッケージ
JP5734217B2 (ja) * 2012-02-03 2015-06-17 ルネサスエレクトロニクス株式会社 半導体装置

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