JP6121149B2 - 酸化物半導体素子、酸化物半導体素子の製造方法、表示装置及びイメージセンサ - Google Patents

酸化物半導体素子、酸化物半導体素子の製造方法、表示装置及びイメージセンサ Download PDF

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Description

本発明は、酸化物半導体素子、酸化物半導体素子の製造方法、表示装置及びイメージセンサに関する。
近年、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体薄膜を酸化物半導体層（チャネル層）に用いた酸化物半導体素子、特に薄膜トランジスタ（Thin Film Transistor : TFT)の研究開発が盛んである。酸化物半導体薄膜は低温成膜が可能であり、且つアモルファスシリコンよりも高移動度を示し、更に可視光に透明であることから、プラスチック板やフィルム等の基板上にフレキシブルなＴＦＴを形成することが可能である。
しかしながら、実用化に向けてＬＣＤ（Liquid Crystal Display)や有機ＥＬディスプレイ等の駆動回路に上記ＴＦＴを使用する場合には、ＴＦＴ駆動時の動作不安定性（ΔVth：閾値シフト）や光照射時の動作不安定性が問題となる。
ＴＦＴ駆動時の動作不安定性については、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物が水分や酸素、汚染等に対して耐性が低いため、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物を主体とした酸化物半導体層が大気中に露出していると当該酸化物が経年劣化してしまうことに起因する。
また、光照射時の動作不安定性については、ＬＣＤのバックライトや有機ＥＬの青色発光層はλ＝４５０ｎｍ程度の発光ピークを持ち、発光スペクトルの裾が４２０ｎｍまで続いており、これらの光が照射されるＩｎ−Ｇａ−Ｚｎ−Ｏ系等、Ｉｎ，Ｚｎ，Ｇａ及びＳｎから選ばれる少なくとも１種を含む酸化物半導体層が、一般的に、可視光短波長領域の光（波長４００ｎｍ以上４５０ｎｍ以下の光）に対して動作不安定となることに起因する。
そこで、特許文献１には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物を主体とした酸化物半導体層の露出面上に保護層を形成して、酸化物半導体層を水分等から保護することにより、ＴＦＴ駆動時の動作不安定性の改善を図ることが開示されている。また、この保護膜形成時に酸素拡散制御を行うことにより、光照射時の動作不安定性の改善を図ることが開示されている。
また、特許文献２には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物を主体とした酸化物半導体層を保護する保護層上に、波長５００ｎｍ以下の領域に大きな吸収又は反射を持つ樹脂材料や金属材料で構成された遮光膜を設けたＴＦＴが開示されている。
特許第４９８２６１９号公報 国際公開第２００９／０７５２８１号
しかしながら、特許文献１の保護層だけでは、水分や酸素、汚染等に対して十分に酸化物半導体層を保護できない。
また、特許文献２において、保護層上に樹脂材料で構成された遮光膜を設けるだけでは、水分や酸素等に対して十分に酸化物半導体層を保護できない。また、保護層上に単に金属材料で構成された遮光膜を設けても、遮光膜がある分だけ余計に製造コストが掛かる。
本発明は上記事情に鑑みてなされたものであり、光照射時の動作安定性を確保すると共に、製造コストを抑えつつ酸化物半導体層の保護機能を高める酸化物半導体素子、酸化物半導体素子の製造方法、表示装置及びイメージセンサを提供することを目的とする。
本発明の上記課題は下記の手段によって解決された。
＜１＞金属材料で構成された電極と、Ｉｎ，Ｚｎ，Ｇａ及びＳｎから選ばれる少なくとも１種を含む酸化物半導体層と、前記酸化物半導体層に積層され、無機絶縁層と、前記電極と同じ金属材料で構成された多層の金属層とを含む保護層と、を有し、前記多層の金属層は、前記無機絶縁層の内部に配置された反射金属層を含む酸化物半導体素子。
＜２＞前記多層の金属層の総厚は、５０ｎｍ以上である、＜１＞に記載の酸化物半導体素子。
＜３＞前記酸化物半導体層の前記保護層が配置されている側とは反対側にゲート絶縁層を介して配置されたゲート電極を含み、前記電極は、前記保護層を挟んでそれぞれ前記酸化物半導体層に積層され、前記酸化物半導体層を介して互いに導通可能なソース電極及びドレイン電極であり、前記多層の金属層の少なくとも一部は、前記ソース電極及び前記ドレイン電極と同じ金属材料で構成され、前記保護層の頂部に配置されている、＜１＞又は＜２＞に記載の酸化物半導体素子。
＜４＞前記多層の金属層は、前記保護層の頂部に配置された犠牲金属層と、前記無機絶縁層の内部に配置され前記犠牲金属層よりも波長４００ｎｍ以上４５０ｎｍ以下の光の反射率が高い前記反射金属層と、を有する、前記＜１＞〜＜３＞の何れか１つに記載の酸化物半導体素子。
＜５＞前記多層の金属層は、前記ゲート電極と同じ金属材料で構成されている、前記＜３＞又は＜４＞に記載の酸化物半導体素子。
＜６＞前記無機絶縁層は、前記多層の金属層の金属材料を含んでいる、前記＜１＞〜前記＜５＞の何れか１つに記載の酸化物半導体素子。
＜７＞Ｉｎ，Ｚｎ，Ｇａ及びＳｎから選ばれる少なくとも１種を含む酸化物半導体層を形成する工程と、金属材料で構成された電極を形成する工程と、前記酸化物半導体層に積層され、無機絶縁層と、前記電極と同じ金属材料で構成された多層の金属層とを含む保護層を形成する工程と、を有し、
前記多層の金属層は、前記無機絶縁層の内部に配置された反射金属層を含み、
前記電極を形成する工程は、前記無機絶縁層及び酸化物半導体層に金属導電膜を成膜する工程と、前記金属導電膜をパターニングしてソース電極及びドレイン電極を形成する工程と、を含み、前記保護層を形成する工程のうち前記反射金属層を形成する工程では、前記電極を形成する工程で、前記金属導電膜をパターニングする際に、前記ソース電極及びドレイン電極を形成するとともに、前記無機絶縁層に前記金属導電膜を残して前記金属層を形成する、
酸化物半導体素子の製造方法。
＜８＞前記＜１＞〜前記＜６＞の何れか１つに記載の酸化物半導体素子を備えた表示装置。
＜９＞前記＜１＞〜前記＜６＞の何れか１つに記載の酸化物半導体素子を備えたイメージセンサ。
本発明によれば、光照射時の動作安定性が確保されると共に、製造コストが抑えられつつ酸化物半導体層の保護機能を高められる。
本発明の実施形態に係るＴＦＴであって、ボトムゲート構造でトップコンタクト型のＴＦＴの一例を示す模式図である。 本発明の実施形態に係るＴＦＴであって、ボトムゲート構造でトップコンタクト型のＴＦＴの別の例を示す模式図である。 本発明の実施形態に係るＴＦＴであって、ボトムゲート構造でトップコンタクト型のＴＦＴのさらに別の例を示す模式図である。 （Ａ）〜（Ｆ）は、図１に示すＴＦＴの一連の製造工程図である。 （Ａ）〜（Ｃ）は、図４（Ｆ）から続くＴＦＴの一連の製造工程図である。 （Ａ）〜（Ｆ）は、図２に示すＴＦＴの一連の製造工程図である。 （Ａ）〜（Ｅ）は、図６（Ｆ）から続くＴＦＴの一連の製造工程図である。 本発明の電気光学装置の一実施形態の液晶表示装置の一部分の概略断面図である。 図８に示す液晶表示装置の電気配線の概略構成図である。 本発明の電気光学装置の一実施形態のアクティブマトリックス方式の有機ＥＬ表示装置の一部分の概略断面図である。 図１０に示す有機ＥＬ表示装置の電気配線の概略構成図である。 波長を横軸、ΔＶｔｈを縦軸として、実施例１，２及び比較例１の波長毎のΔＶｔｈの算出結果をプロットしたグラフ図である。
以下、添付の図面を参照しながら、本発明の実施形態に係る酸化物半導体素子及び酸化物半導体素子の製造方法について具体的に説明する。なお、図中、同一又は対応する機能を有する部材（構成要素）には同じ符号を付して適宜説明を省略する。また、以下で説明する場合に用いる「上」及び「下」という用語は、便宜的に用いるものであって、方向に拘束されるべきでない。
１．酸化物半導体素子：薄膜トランジスタの概略構成
本発明の実施形態に係る酸化物半導体素子は、薄膜トランジスタ：ＴＦＴやフォトダイオード等である。以下では、酸化物半導体素子としてＴＦＴを一例に挙げて説明する。
本実施形態のＴＦＴは、少なくとも、ゲート電極、ゲート絶縁層、酸化物半導体層、ソース電極及びドレイン電極を有し、ゲート電極に電圧を印加して、酸化物半導体層に流れる電流を制御し、ソース電極とドレイン電極間の電流をスイッチングする機能を有するアクテイブ素子である。
ＴＦＴの素子構造としては、ゲート電極の位置に基づいた、いわゆる逆スタガ構造（ボトムゲート型とも呼ばれる）及びスタガ構造（トップゲート型とも呼ばれる）があるが、本実施形態では、逆スタガ構造が用いられる。
また、酸化物半導体層とソース電極及びドレイン電極（適宜、「ソース・ドレイン電極」という。）との接触部分に基づき、いわゆるトップコンタクト型、ボトムコンタクト型のいずれの態様であってもよい。
なお、トップゲート型とは、ＴＦＴが形成されている基板を最下層としたときに、ゲート絶縁層の上側にゲート電極が配置され、ゲート絶縁層の下側に酸化物半導体層が形成された形態であり、ボトムゲート型とは、ゲート絶縁層の下側にゲート電極が配置され、ゲート絶縁層の上側に酸化物半導体層が形成された形態である。また、ボトムコンタクト型とは、ソース・ドレイン電極が酸化物半導体層よりも先に形成されて酸化物半導体層の下面がソース・ドレイン電極に接触する形態であり、トップコンタクト型とは、酸化物半導体層がソース・ドレイン電極よりも先に形成されて酸化物半導体層の上面がソース・ドレイン電極に接触する形態である。
図１は、本発明の実施形態に係るＴＦＴであって、ボトムゲート構造でトップコンタクト型のＴＦＴの一例を示す模式図である。
図１に示すＴＦＴ１０は、基板１２の一方の主面上に形成されたゲート電極１４と、このゲート電極１４を覆うゲート絶縁層１６と、このゲート絶縁層１６のゲート電極１４が配置されている側とは反対側に配置された酸化物半導体層１８と、を有している。さらに、ＴＦＴ１０は、酸化物半導体層１８のゲート絶縁層１６が配置されている側と反対側に互いに離間して配置されたソース電極２０及びドレイン電極２２と、これらソース・ドレイン電極２０，２２との間から露出する酸化物半導体層１８の表面上に形成された保護層２４とを有している。
そして、本例では保護層２４が、酸化物半導体層１８と隣接する無機絶縁層２６と、ソース・ドレイン電極２０，２２と接触せず無機絶縁層２６と隣接する金属層２８とで構成されている。
図２は、本発明の実施形態に係るＴＦＴであって、ボトムゲート構造でトップコンタクト型のＴＦＴの別の例を示す模式図である。
図２に示すＴＦＴ３０は、ＴＦＴ１０と同様の、基板１２と、ゲート電極１４と、ゲート絶縁層１６と、酸化物半導体層１８と、ソース・ドレイン電極２０，２２と、を有している。さらに、ＴＦＴ３０は、ＴＦＴ１０の保護層２４とは構成が異なる保護層３２を有している。
そして、本例ではこの保護層３２が、酸化物半導体層１８と隣接する無機絶縁層３４と、二層構造とされた金属層３６とで構成されている。この金属層３６は、無機絶縁層３４内に設けられた反射金属層３６Ａと、反射金属層３６Ａと対向して無機絶縁層３４と外側（基板１２方向とは反対側）で隣接する犠牲金属層３６Ｂとを有している。
図３は、本発明の実施形態に係るＴＦＴであって、ボトムゲート構造でトップコンタクト型のＴＦＴの別の例を示す模式図である。
図３に示すＴＦＴ４０は、ＴＦＴ１０と同様の、基板１２と、ゲート電極１４と、ゲート絶縁層１６と、酸化物半導体層１８と、ソース・ドレイン電極２０，２２と、を有している。さらに、ＴＦＴ４０は、ＴＦＴ１０の保護層２４とは構成が異なる保護層４２を有している。
そして、本例ではこの保護層４２が、酸化物半導体層１８と隣接する無機絶縁層４４と、無機絶縁層４４内に設けられた金属層４６とを有している。
なお、本実施形態に係るＴＦＴは、上記以外にも、様々な構成をとることが可能であり、例えば基板１２上に絶縁層を設けたり、酸化物半導体層１８を複数層にしたり、酸化物半導体層１８とソース・ドレイン電極２０，２２との間にコンタクト層を設けたりする構成であってもよい。
以下、ＴＦＴ１０，３０，４０の各構成要素について詳述する。
＜ＴＦＴの詳細構成＞
−基板−
基板１２の形状、構造、大きさ等については、膜を成膜可能な主面があることを前提として特に制限はなく、目的に応じて適宜選択することが出来る。基板１２の構造は単層構造であってもよいし、積層構造であってもよい。
基板１２の材質としては特に限定はなく、例えばガラス、ＹＳＺ（イットリウム安定化ジルコニウム）等の無機基板、樹脂基板や、その複合材料等を用いることが出来る。中でも軽量である点、可撓性を有する点から樹脂基板やその複合材料が好ましい。具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミドーオレフィン、セルロース、エピスルフィド化合物等の合成樹脂基板、酸化珪素粒子との複合プラスチック材料、金属ナノ粒子、無機酸化物ナノ粒子、無機窒化物ナノ粒子等との複合プラスチック材料、カーボン繊維、カーボンナノチューブとの複合プラスチック材料、ガラスフェレーク、ガラスファイバー、ガラスビーズとの複合プラスチック材料、粘土鉱物や雲母派生結晶構造を有する粒子との複合プラスチック材料、薄いガラスと上記単独有機材料との間に少なくとも１回の接合界面を有する積層プラスチック材料、無機層と有機層を交互に積層することで、少なくとも１回以上の接合界面を有するバリア性能を有する複合材料、ステンレス基板或いはステンレスと異種金属を積層した金属多層基板、アルミニウム基板或いは表面に酸化処理（例えば陽極酸化処理）を施すことで表面の絶縁性を向上させた酸化皮膜付きのアルミニウム基板等を用いることが出来る。また、樹脂基板は、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れていることが好ましい。前記樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層等を備えることが好ましい。ここで、アンダーコート層を樹脂基板の片面に形成した場合には、内部残留応力にて樹脂基板に反りが生じるため、両面にコートするかもしくは、低応力に制御した膜質、または積層にて圧縮/引張応力にて制御した方が好ましい。また、アンダーコート層は、バリア性を高めるため、後述するゲート絶縁層１６などに用いられる材料が好ましい。
−ゲート電極−
ゲート電極１４は、基板１２の一方の主面上に形成されている。
ゲート電極１４を構成する導電膜は、高い導電性を有するものを用いることが好ましく、例えばＡｌ,Ｍｏ,Ｃｒ,Ｔａ,Ｔｉ,Ａｕ,Ａｕ等の金属膜や、Ａｌ−Ｎｄ、Ａｇ合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を用いることができる。ただし、後述するように、金属層の材料をゲート電極１４と同じ材料とするためには、金属膜を用いることが好ましい。
−ゲート絶縁層−
ゲート絶縁層１６は、ゲート電極１４を覆うように、基板１２とは反対側のゲート電極１４の表面上と、基板１２の露出面上に積層されている。
ゲート絶縁層１６を構成する絶縁膜は、高い絶縁性を有するものが好ましく、例えばＳｉＯ２,ＳｉＮｘ（ｘは窒素不定比量）,ＳｉＯＮ,Ａｌ２Ｏ３,Ｙ２Ｏ３,Ｔａ２Ｏ５,ＨｆＯ２等の絶縁膜、又はこれらの化合物を少なくとも二つ以上含む絶縁膜としてもよい。
−酸化物半導体層−
酸化物半導体層１８は、ゲート電極１４とは反対側のゲート絶縁層１６の表面上に積層されている。
酸化物半導体層１８は、Ｉｎ，Ｚｎ，Ｇａ及びＳｎから選ばれる少なくとも１種を含む酸化物半導体を主体としていればよく、その他に不純物等を含有していても良い。ここで、「主体」とは、酸化物半導体層１８を構成する構成成分のうち、最も多く含有されている成分を表す。
酸化物半導体は、非晶質又は結晶質のいずれであってもよいが、好ましくは、非晶質酸化物半導体が用いられる。半導体膜を酸化物半導体により構成すれば、非晶質シリコンの半導体膜に比べて電荷の移動度がはるかに高く、低電圧で駆動させることができる。また、酸化物半導体を用いれば、通常、シリコンよりも光透過性が高い半導体膜を形成することができる。また、酸化物半導体、特に非晶質酸化物半導体は、低温（例えば室温）で均一に成膜が可能であるため、プラスチックのような可撓性のある樹脂基板を用いるときに特に有利となる。
酸化物半導体の構成材料としては、Ｉｎ，Ｚｎ，Ｇａ及びＳｎから選ばれる少なくとも１種を含んでいれば、特に限定されることはないが、Ｉｎ、Ｇａ及びＺｎのうちの少なくとも１種を含む酸化物（例えばＩｎ−Ｏ系）が好ましい。特に、Ｉｎ、Ｇａ及びＺｎのうちの少なくとも２種を含む酸化物（例えばＩｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｇａ−Ｚｎ−Ｏ系）が好ましく、Ｉｎ、Ｇａ及びＺｎを全て含む酸化物がより好ましい。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体としては、結晶状態における組成がＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）で表される酸化物半導体が好ましく、特に、ＩｎＧａＺｎＯ４がより好ましい。この組成の酸化物半導体の特徴としては、電気伝導度が増加するにつれ、電子移動度が増加する傾向を示す。ただし、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の組成比は、厳密にＩｎ：Ｇａ：Ｚｎ＝１：１：１となる必要はない。
酸化物半導体層１８の層構造は、２層以上から構成されていても良く、酸化物半導体層１８が低抵抗層と高抵抗層より形成され、低抵抗層がゲート絶縁層１６と接し、高抵抗層がソース電極２０及びドレイン電極２２の少なくとも一方と電気的に接していることが好ましい。
酸化物半導体層１８の厚みは、特に限定されないが、キャリア移動の確保及びコストの抑制という両者の観点から、３０ｎｍ以上６０ｎｍ以下であることがより好ましい。
−ソース・ドレイン電極−
ソース・ドレイン電極２０，２２は、ゲート絶縁層１６とは反対側の酸化物半導体層１８の表面上に互いに間隔をあけて形成されており、ゲート電極１４の印加電圧によって酸化物半導体層１８と導通可能になっている。
ソース・ドレイン電極２０,２２を構成する導電膜は、高い導電性を有するものを用い、例えばＡｌ,Ｍｏ,Ｃｒ,Ｔａ,Ｔｉ,Ａｕ,Ａｕ等の金属膜、Ａｌ−Ｎｄ、Ａｇ合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を用いて形成することが出来る。ただし、後述するように、金属層の材料をソース・ドレイン電極２０,２２と同じ材料とするためには、金属膜を用いることが好ましい。また、ソース・ドレイン電極２０,２２としてはこれらの導電膜を単層構造又は２層以上の積層構造として用いることが出来る。
成膜する導電膜の膜厚は、成膜性やエッチングやリフトオフ法によるパターンニング性、導電性等を考慮すると、１ｎｍ以上１０００ｎｍ以下とすることが好ましく、５０ｎｍ以上５００ｎｍ以下とすることがより好ましい。
−保護層−
ＴＦＴ１０，３０，４０の各保護層２４，３２，４２は、ソース・ドレイン電極２０，２２との間から露出する酸化物半導体層１８上に積層され、酸化物半導体層１８を水や酸素等から保護している。
また、各保護層２４，３２，４２は、無機絶縁層２６，３４，４４と、金属層２８，３６，４６とを含んでいる。
これにより、本実施形態に係るＴＦＴ１０，３０，４０では、保護層２４，３２，４２の外側（基板１２とは反対側）から酸化物半導体層１８側に向かって波長４００ｎｍ以上４５０ｎｍ以下の光が入射しても、金属層２８，３６，４６があるためにそこで反射されるので、酸化物半導体層１８に当たる光量が抑制される。したがって、酸化物半導体層１８がＩｎ，Ｚｎ，Ｇａ及びＳｎから選ばれる少なくとも１種を含んでいて波長４００ｎｍ以上４５０ｎｍ以下の光に弱くても（ＴＦＴの動作不安定を起こすものであっても）、酸化物半導体層１８に当たる光量が抑制されるため、ＴＦＴ１０，３０，４０の光照射時の動作安定性を確保することができる。
また、金属層２８，３６，４６は、一般的な保護層として単体で用いられる無機絶縁層２６，３４，４４よりも緻密性が高いので、保護層２４，３２，４２の外側から酸化物半導体層１８側に向かう水や酸素等を透過し難く、酸化物半導体層１８に対する保護機能を高めることができる。
さらに、遮光層として光を吸収する吸収膜を用いる場合に比べ、金属層２８，３６，４６を用いると、光照射による熱の発生を抑制できる。
さらにまた、金属層２８，３６，４６以外の保護層２４，３２，４２の部分が、無機絶縁層２６，３４，４４であるため、水分が透過し易い有機絶縁層である場合に比べて、金属層２８，３６，４６が錆び難い。
無機絶縁層２６，３４，４４の構成材料は、特に限定されないが、ＳｉＯ２,ＳｉＯ,ＭｇＯ,Ａｌ２Ｏ３,ＧｅＯ,ＮｉＯ,ＳｒＯ,Ｙ２Ｏ３,ＺｒＯ２,ＣｅＯ２,Ｒｂ２Ｏ,Ｓｃ２Ｏ３,Ｌａ２Ｏ３,Ｎｄ２Ｏ３,Ｓｍ２Ｏ３,Ｇｄ２Ｏ３,Ｄｙ２Ｏ３,Ｅｒ２Ｏ３,Ｙｂ２Ｏ３,Ｔａ２Ｏ３,Ｔａ２Ｏ５,Ｎｂ２Ｏ５,ＨｆＯ２,Ｇａ２Ｏ３,ＴｉＯ２等の金属酸化物、ＡｌＮ,ＳｉＮ,ＳｉＮｘＯｙ等の金属窒化物等の無機材料が挙げられる。中でも、成膜速度が速いＳｉＯ２やＧｄ２Ｏ３等が好ましく、Ｇｄ２Ｏ３がより好ましい。また、酸素量調整、組成調整、又は元素ドーピング等により抵抗率を変化させるなどしてＩｎ−Ｇａ−Ｚｎ−Ｏ系等酸化物半導体層１８と同様の材料を用いることもできる。
また、酸化物半導体層１８との密着性を高めるという観点から、無機絶縁層２６，３４，４４は、酸化物半導体層１８の構成材料の少なくとも一部の金属を含むことが好ましい。同様に、無機絶縁層２６，３４，４４は、金属層２８，３６，４６の金属材料を含むことが好ましい。
無機絶縁層２６，３４，４４の厚みは、保護機能の確保及びコストの抑制という両者の観点から、１μｍ以上１ｍｍ以下が好ましい。さらに好ましくは５μｍ以上１００μｍ以下であり、最も好ましくは１０μｍ以上５０μｍ以下である。
また、無機絶縁層２６、及び反射金属層３６Ａを含む無機絶縁層３４の厚みは、図１及び図２に示すように、その上に積層される金属層２８及び犠牲金属層３６Ｂが、ソース・ドレイン電極２０，２２と接触しないように、ソース・ドレイン電極２０，２２の厚み以上であることが好ましく、成膜ミスやパターニングミスによる誤接触を防ぐために、ソース・ドレイン電極２０，２２の厚み超であることが好ましい。
金属層２８，３６，４６は、ソース・ドレイン電極２０,２２とは接触せず（非導通であり）、その構成材料は、製造時に同一ターゲット（同一材料）を用いることができ、製造コストを抑えることができるという観点から、ソース・ドレイン電極２０,２２と同じであることが好ましい。又は、同様の観点から、金属層２８，３６，４６の構成材料は、ゲート電極１４と同じであることが好ましい。さらに、金属層２８，３６，４６の構成材料は、製造コストをより抑えることができるという観点から、ソース・ドレイン電極２０,２２及びゲート電極１４と同じであることが好ましい。
具体的に、構成材料は、Ａｌ，Ｃｕ，Ｎｉ，Ｍｏ，Ｃｒ，Ｔａ，Ｔｉ，Ａｕ，Ａｇ，Ｐｔ，Ｒｈ，Ｓｎ，Ｆｅ，Ｎｂ，Ｓｉ，Ｍｏ−Ｎｂ等の金属材料が挙げられる。金属層２８，３６，４６の構成材料は、上記の中でも、波長４００ｎｍ以上４５０ｎｍ以下の光に対する反射率が５０％以上であるＡｇ，Ａｌ，Ｒｈ，Ｍｏであることが好ましい。
本実施形態の金属層は、金属層２８，３６のように、少なくともその一部が保護層２４，３２の頂部に形成されることが好ましい。後述するように、金属層２８，３６の形成を、ソース・ドレイン電極２０,２２の形成と同時に行え、製造プロセスを簡略化することができるからである。
また、本実施形態の金属層は、金属層２８，４６のように単層でなく、金属層３６のように多層であることが好ましい。多層であれば、内側にある金属層の劣化を抑制することができるからである。なお、多層の間に、無機絶縁層が挟まれていることがより好ましい。
具体的に、図２に示す金属層３６を例に挙げて説明すると、犠牲金属層３６Ｂが無機絶縁層３４を挟んで反射金属層３６Ａの外側に配置されているため、外側からの水や酸素等を受け止める。したがって、内側にある反射金属層３６Ａが水や酸素等を受けなくなり、反射金属層３６Ａの劣化（水酸化等）を抑制できる。これにより、反射金属層３６Ａは、金属層３６の本来の機能である反射機能を維持できる。
犠牲金属層３６Ｂは、水や酸素を受け止めることから、反射金属層３６Ａよりも耐食性が高い方が好ましい。一方で、反射金属層３６Ａは、犠牲金属層３６Ｂよりも、反射率が高い方が好ましい。なお、反射金属層３６Ａは、犠牲金属層３６Ｂがある分耐食性を考慮する必要性が薄いので、反射率が高い材料の選択幅が広くなっている。
金属層２８，３６，４６の総厚は、特に限定されないが、金属層２８，３６，４６の電気容量を抑制して発熱を回避するという観点から、５０ｎｍ以上であることが好ましい。
また、金属層２８や犠牲金属層３６Ｂは、ソース・ドレイン電極２０，２２との電気的導通を避けるために、無機絶縁層２６の厚みがソース・ドレイン電極２０，２２の厚みよりも厚くされ、ソース・ドレイン電極２０，２２と接触しない高さに配置されている。また、金属層４６や反射金属層３６Ａは、無機絶縁層４４，３４に囲まれており、ソース・ドレイン電極２０，２２とは接触していない。
２．酸化物半導体素子の製造方法：ＴＦＴの製造方法
次に、本実施形態に係る酸化物半導体素子の製造方法としてＴＦＴ１０の製造方法を一例に挙げて説明する。
（ＴＦＴ１０の製造方法）
図４（Ａ）〜（Ｆ）及び図５（Ａ）〜（Ｃ）は、ＴＦＴ１０の一連の製造工程図である。
−ゲート電極形成工程−
まず、ゲート電極形成工程を行う。このゲート電極形成工程では、図４（Ａ）に示すように、基板１２を用意する。そして、図４（Ｂ）に示すように、用意した基板１２上に導電膜１４Ａを成膜する。この成膜方法としては、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ（Chemical Vapor Deposition）、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮した方法が用いられる。
成膜後は、図４（Ｃ）に示すように、導電膜１４Ａをフォトリソグラフィー及びエッチング法又はリフトオフ法等により所定の形状にパターンニングすることにより、導電膜１４Ａからゲート電極１４を形成する。この際、ゲート電極１４及びゲート配線を同時にパターンニングすることが好ましい。
−ゲート絶縁層形成工程、酸化物半導体層形成工程及び無機絶縁層形成工程−
次に、ゲート絶縁層形成工程、酸化物半導体層形成工程及び無機絶縁層形成工程を行う。これらの形成工程は、ゲート絶縁層形成工程、酸化物半導体層形成工程及び無機絶縁層形成工程と順番に行ってもよいが、同時に行ってもよく、また以下のように成膜だけ順番通りにし、パターニングは逆の順番にしてもよい。
これらの形成工程では、まず、図４（Ｄ）に示すように、ゲート電極１４上及び基板１２上に、絶縁膜１６Ａ、酸化物半導体膜１８Ａ、及び絶縁膜２６Ａを順次成膜する。
これらの成膜方法としては、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮した方法が用いられる。これらの中でも、膜厚の制御がし易いという観点から、真空蒸着法、スパッタリング法、イオンプレーティング法、ＣＶＤ又はプラズマＣＶＤ法等の気相成膜法を用いるのが好ましい。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法（ＰＬＤ法）がより好ましい。さらに、量産性の観点から、スパッタリング法がさらに好ましい。例えば、ＲＦマグネトロンスパッタリング成膜法により、真空度及び酸素流量を制御して成膜することができる。
なお、絶縁膜１６Ａ、酸化物半導体膜１８Ａ、及び絶縁膜２６Ａの成膜方法は、これらを連続的に成膜できる点で、同じであることが好ましい。
次に、図４（Ｅ）に示すように、絶縁膜２６Ａを、フォトリソグラフィー及びエッチング法又はリフトオフ法等により所定の形状にパターンニングする。これにより、絶縁膜２６Ａから、保護層２４の一部としての無機絶縁層２６を形成する。
次に、図４（Ｆ）に示すように、酸化物半導体膜１８Ａを、フォトリソグラフィー及びエッチング法又はリフトオフ法等により所定の形状にパターンニングする。これにより、酸化物半導体膜１８Ａから酸化物半導体層１８を形成する。ここで、酸化物半導体膜１８Ａのゲート電極１４と対向するチャネル部分は、無機絶縁層２６で覆われているため、この無機絶縁層２６がチャネル部分へのエッチングストッパの役割を果たしている。したがって、チャネル部分がエッチングにより劣化することを抑制できる。
次に、図５（Ａ）に示すように、絶縁膜１６Ａを、フォトリソグラフィー及びエッチング法又はリフトオフ法等により所定の形状にパターンニングする。これにより、絶縁膜１６Ａからゲート絶縁層１６を形成する。ここで、酸化物半導体膜１８Ａのゲート電極１４と対向するチャネル部分は、無機絶縁層２６で覆われているため、この無機絶縁層２６がチャネル部分へのエッチングストッパの役割を果たしている。したがって、チャネル部分がエッチングにより劣化することを抑制できる。
次に、図５（Ｂ）に示すように、無機絶縁層２６上、酸化物半導体層１８上及びゲート絶縁層１６上に金属導電膜２０Ａを成膜する。
この成膜方法としては、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮した方法が用いられる。
−ソース・ドレイン電極形成工程及び金属層形成工程−
次に、図５（Ｃ）に示すように、金属導電膜２０Ａを、フォトリソグラフィー及びエッチング法又はリフトオフ法等により所定の形状にパターンニングして、金属導電膜２０Ａからソース・ドレイン電極２０，２２を形成する。ここで、保護層２４の一部としての金属層２８はこの後に形成してもよいが、製造プロセスを簡略化するという観点から、金属導電膜２０Ａのパターニングの際に、ソース・ドレイン電極２０，２２の間で無機絶縁層２６の表面に金属導電膜２０Ａを残して、金属層２８を形成することが好ましい。
以上の工程を経ることにより、図１に示すＴＦＴ１０を作製することができる。
（ＴＦＴ３０の製造方法）
次に、本実施形態に係る酸化物半導体素子の製造方法としてＴＦＴ３０の製造方法を一例に挙げて説明する。
図６（Ａ）〜（Ｆ）及び図７（Ａ）〜（Ｃ）は、ＴＦＴ３０の一連の製造工程図である。
−ゲート電極形成工程−
まず、ゲート電極形成工程を行う。このゲート電極形成工程は、図６（Ａ）〜（Ｃ）に示すように、ＴＦＴ１０のゲート電極形成工程と同じである。
−ゲート絶縁層形成工程、酸化物半導体層形成工程、無機絶縁層形成工程及び金属層形成工程−
次に、ゲート絶縁層形成工程、酸化物半導体層形成工程、無機絶縁層形成工程及び金属層形成工程を行う。これらの形成工程は、ゲート絶縁層形成工程、酸化物半導体層形成工程及び無機絶縁層形成工程と順番に行ってもよいが、同時に行ってもよく、また以下のように成膜だけ順番通りにし、パターニングは逆の順番にしてもよい。
これらの形成工程では、まず、図６（Ｄ）に示すように、ゲート電極１４上及び基板１２上に、絶縁膜１６Ａ、酸化物半導体膜１８Ａ、絶縁膜３４Ａ、及び金属導電膜３６Ｃを順次成膜する。成膜方法は、ＴＦＴ１０における各膜の成膜方法と同じである。
次に、図６（Ｅ）に示すように、絶縁膜３４Ａ及び金属導電膜３６Ｃを、フォトリソグラフィー及びエッチング法又はリフトオフ法等により所定の形状にパターンニングする。これにより、絶縁膜３４Ａから無機絶縁層３４の一部を形成し、金属導電膜３６Ｃから反射金属層３６Ａを形成する。
次に、図６（Ｆ）に示すように、絶縁膜３４Ｂを、酸化物半導体膜１８Ａ上及び反射金属層３６Ａ上に成膜する。この成膜方法としては、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮した方法が用いられる。
次に、図７（Ａ）に示すように、絶縁膜３４Ｂを、フォトリソグラフィー及びエッチング法又はリフトオフ法等により所定の形状にパターンニングする。これにより、絶縁膜３４Ｂと先に形成しておいた一部の無機絶縁層３４から、保護層３２の一部としての無機絶縁層３４を形成する。この形成の際、反射金属層３６Ａは無機絶縁層３４に囲まれる。
次に、図７（Ｂ）に示すように、酸化物半導体膜１８Ａを、フォトリソグラフィー及びエッチング法又はリフトオフ法等により所定の形状にパターンニングする。これにより、酸化物半導体膜１８Ａから酸化物半導体層１８を形成する。ここで、酸化物半導体膜１８Ａのゲート電極１４と対向するチャネル部分は、無機絶縁層３４で覆われているため、この無機絶縁層３４がチャネル部分へのエッチングストッパの役割を果たしている。したがって、チャネル部分がエッチングにより劣化することを抑制できる。
次に、図７（Ｃ）に示すように、絶縁膜１６Ａを、フォトリソグラフィー及びエッチング法又はリフトオフ法等により所定の形状にパターンニングする。これにより、絶縁膜１６Ａからゲート絶縁層１６を形成する。ここで、酸化物半導体膜１８Ａのゲート電極１４と対向するチャネル部分は、無機絶縁層３４で覆われているため、この無機絶縁層３４がチャネル部分へのエッチングストッパの役割を果たしている。したがって、チャネル部分がエッチングにより劣化することを抑制できる。
次に、図７（Ｄ）に示すように、無機絶縁層３４上、酸化物半導体層１８上及びゲート絶縁層１６上に、金属導電膜２０Ａを成膜する。成膜方法は、ＴＦＴ３０における各膜の成膜方法と同じである。
−ソース・ドレイン電極形成工程及び金属層形成工程−
次に、図７（Ｅ）に示すように、金属導電膜２０Ａを、フォトリソグラフィー及びエッチング法又はリフトオフ法等により所定の形状にパターンニングして、金属導電膜２０Ａからソース・ドレイン電極２０，２２を形成する。ここで、保護層３２の一部としての犠牲金属層３６Ｂはこの後に形成してもよいが、製造プロセスを簡略化するという観点から、金属導電膜２０Ａのパターニングの際に、ソース・ドレイン電極２０，２２の間で無機絶縁層３４上に金属導電膜２０Ａを残して、犠牲金属層３６Ｂを形成することが好ましい。
以上の工程を経ることにより、図２に示すＴＦＴ３０を作製することができる。
３．変形例
なお、本発明を特定の実施形態について詳細に説明したが、本発明はかかる実施形態に限定されるものではなく、本発明の範囲内にて他の種々の実施形態が可能であることは当業者にとって明らかである。
例えば、酸化物半導体膜１８Ａの成膜後の何れかの工程の間に、酸化物半導体膜１８Ａ（酸化物半導体層１８）をアニールする工程を行ってもよい。アニールの熱処理温度によっては、酸化物半導体膜１８Ａ中の酸素が拡散され、光照射時の動作安定性を向上させることができる。ただし、本実施形態の場合、金属層２８，３６，４６により、酸化物半導体膜１８Ａに当たる光量が抑制されるため、アニールの熱処理温度を低くすることができる。これにより、フレキシブルな基板１２を得る際の材料の選択幅が広がる。
また、ＴＦＴ１０，３０の製造方法では、ソース・ドレイン電極２０，２２と金属層２８又は犠牲金属層３６Ｂの構成材料を同じ金属材料としているが、ゲート電極１４と金属層２８又は犠牲金属層３６Ｂの構成材料を同じ金属材料としてもよい。
４．応用
以上で説明した本実施形態に係るＴＦＴ１０，３０，４０の用途には特に限定はないが、例えば電気光学装置(例えば液晶表示装置、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置、無機ＥＬ表示装置等の表示装置、等)における駆動素子、特に大面積デバイスに用いる場合に好適である。
さらに本実施形態のＴＦＴ１０，３０，４０は、樹脂基板を用いた低温プロセスで作製可能なデバイスに特に好適であり、各種センサ、ＭＥＭＳ(Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）等、種々の電子デバイスにおける駆動素子(駆動回路)として、好適に用いられるものである。
５．電気光学装置及びセンサ
本実施形態の電気光学装置又はセンサは、本実施形態に係るＴＦＴ１０を備えて構成される。
電気光学装置の例としては、表示装置（例えば液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置、等）がある。
センサの例としては、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）又はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等のイメージセンサが好適である。
以下、本実施形態に係るＴＦＴ１０を備えた電気光学装置又はセンサの代表例として、液晶表示装置、有機ＥＬ表示装置について説明する。
６．液晶表示装置
図８に、本発明の電気光学装置の一実施形態の液晶表示装置について、その一部分の概略断面図を示し、図９にその電気配線の概略構成図を示す。
図８に示すように、本実施形態の液晶表示装置１００は、図１に示したボトムゲート構造でトップコンタクト型のＴＦＴ１０と、ＴＦＴ１０のパッシベーション層１０２で保護された酸化物半導体層１８上に画素下部電極１０４およびその対向上部電極１０６で挟まれた液晶層１０８と、各画素に対応させて異なる色を発色させるためのＲＧＢカラーフィルタ１１０とを備え、ＴＦＴ１０の基板１２側およびＲＧＢカラーフィルタ１１０上にそれぞれ偏光板１１２ａ、１１２ｂを備えた構成である。
また、図９に示すように、本実施形態の液晶表示装置１００は、互いに平行な複数のゲート配線１１２と、該ゲート配線１１２と交差する、互いに平行なデータ配線１１４とを備えている。ここでゲート配線１１２とデータ配線１１４は電気的に絶縁されている。ゲート配線１１２とデータ配線１１４との交差部付近に、ＴＦＴ１０が備えられている。
ＴＦＴ１０のゲート電極１４は、ゲート配線１１２に接続されており、ＴＦＴ１０のソース電極２０はデータ配線１１４に接続されている。また、ＴＦＴ１０のドレイン電極２２はゲート絶縁層１６に設けられたコンタクトホール１１６を介して（コンタクトホール１１６に導電体が埋め込まれて）画素下部電極１０４に接続されている。この画素下部電極１０４は、接地された対向上部電極１０６とともにキャパシタ１１８を構成している。
このような液晶表示装置１００は、波長４００ｎｍ以上４５０ｎｍ以下の光を含むバックライトが反射してＴＦＴ１０の保護層２４の外側から基板１２側（ＴＦＴ形成側）に向かって照射される。
本実施形態のＴＦＴ１０では、酸化物半導体層１８側に向かうバックライトが金属層２８で反射されるので、酸化物半導体層１８に当たる光量が抑制される。したがって、酸化物半導体層１８がＩｎ，Ｚｎ，Ｇａ及びＳｎから選ばれる少なくとも１種を含んでいて波長４００ｎｍ以上４５０ｎｍ以下の光に弱くても、酸化物半導体層１８に当たる光量が抑制されるため、ＴＦＴ１０の光照射時の動作安定性を確保することができる。このため、液晶表示装置１００の信頼性が増す。
７．有機ＥＬ表示装置
図１０に、本発明の電気光学装置の一実施形態のアクティブマトリックス方式の有機ＥＬ表示装置について、その一部分の概略断面図を示し、図１１に電気配線の概略構成図を示す。
有機ＥＬ表示装置の駆動方式には、単純マトリックス方式とアクティブマトリックス方式の２種類がある。単純マトリックス方式は低コストで作製できるメリットがあるが、走査線を１本ずつ選択して画素を発光させることから、走査線数と走査線あたりの発光時間は反比例する。そのため高精細化、大画面化が困難となっている。アクティブマトリックス方式は画素ごとにトランジスタやキャパシタを形成するため製造コストが高くなるが、単純マトリックス方式のように走査線数を増やせないという問題はないため高精細化、大画面化に適している。
本実施形態のアクティブマトリックス方式の有機ＥＬ表示装置２００は、図１に示したボトムゲート構造のＴＦＴ１０が、基板１２上に設けられている。この基板１２は例えば可撓性支持体であって、ＰＥＮなどのプラスチックフィルムであり、絶縁性とするために表面に基板絶縁層２０２を有する。その上にパターニングされたカラーフィルタ層２０４が設置される。駆動ＴＦＴ部にゲート電極１４を有し、さらにゲート絶縁層１６がゲート電極１４上に設けられる。ゲート絶縁層１６の一部には電気的接続のためにコネクションホールが開けられる。駆動ＴＦＴ部に酸化物半導体層１８が設けられ、その上にソース電極２０及びドレイン電極２２が設けられる。ドレイン電極２２と有機ＥＬ素子の画素電極（陽極）２０６とは、連続した一体であって、同一材料・同一工程で形成される。スイッチングＴＦＴのドレイン電極２２と駆動ＴＦＴは、コネクション電極２０８によってコネクションホールで電気的に接続される。さらに、画素電極部の有機ＥＬ素子が形成される部分を除いて、全体が絶縁膜２１０で覆われる。画素電極部の上に、発光層を含む有機層２１２および陰極２１４が設けられ有機ＥＬ素子部が形成される。
また、図１１に示すように、本実施形態の有機ＥＬ表示装置２００は、互いに平行な複数のゲート配線２２０と、該ゲート配線２２０と交差する、互いに平行なデータ配線２２２および駆動配線２２４とを備えている。ここで、ゲート配線２２０とデータ配線２２２、駆動配線２２４とは電気的に絶縁されている。スイッチング用ＴＦＴ１０ｂのゲート電極１４は、ゲート配線２２０に接続されており、スイッチング用ＴＦＴ１０ｂのソース電極２０はデータ配線２２２に接続されている。また、スイッチング用ＴＦＴ１０ｂのドレイン電極２２は駆動用ＴＦＴ１０ａのゲート電極１４に接続されるとともに、キャパシタ２２６を用いることで駆動用ＴＦＴ１０ａをオン状態に保つ。駆動用ＴＦＴ１０ａのソース電極２０は駆動配線２２４に接続され、ドレイン電極２２は有機層２１２に接続される。
このような有機ＥＬ表示装置２００は、発光層からの光が基板１２側から放出されるボトムエミッション型とされており、４００ｎｍ以上４５０ｎｍ以下の波長光を含む光がＴＦＴ１０の保護層２４の外側（基板１２とは反対側）の発光層から酸化物半導体層１８側に向かって照射される。
本実施形態のＴＦＴ１０では、酸化物半導体層１８側に向かう光が金属層２８で反射されるので、酸化物半導体層１８に当たる光量が抑制される。したがって、酸化物半導体層１８がＩｎ，Ｚｎ，Ｇａ及びＳｎから選ばれる少なくとも１種を含んでいて波長４００ｎｍ以上４５０ｎｍ以下の光に弱くても、酸化物半導体層１８に当たる光量が抑制されるため、ＴＦＴ１０の光照射時の動作安定性を確保することができる。このため、有機ＥＬ表示装置２００の信頼性が増す。
以下に実施例を説明するが、本発明はこれら実施例により何ら限定されるものではない。なお、以下に説明する実施例１は、参考例に相当する。
（実施例１）
実施例１では、図１に示すＴＦＴ１０と同型のＴＦＴを作製した。
具体的に、実施例１のＴＦＴの作製では、まずＬＣＤ用ガラス基板を用意し、これを洗浄（超音波洗浄：アルカリ洗浄液、リンス、乾燥⇒オゾン処理）した。次にＤＣスパッタにて、ゲート電極用の導電膜としてＭｏ−Ｎｂを約１００ｎｍ成膜した。成膜後は、導電膜をパターニングしてゲート電極を形成した。このパターニングは、ポジフォトレジストをスピンコートで塗布、プリベーク（９０℃：ホットプレート/１min）、露光（約100ｍＪ/ｃｍ２）、現像、ポストベーク（１２０℃：ホットプレート/２min）、エッチング（市販エッチング液：燐酸+硝酸+酢酸）、洗浄、乾燥の順で行った。
次に、ゲート絶縁層用の絶縁膜としてＳｉＯ２、酸化物半導体層用の酸化物半導体膜としてＩｎＧａＺｎＯ４（結晶状態における組成表記だが実施例では非晶質状態）、無機絶縁層用の絶縁膜としてＳｉＯ２を順次成膜した。
ゲート絶縁層用の絶縁膜の成膜は、成膜温度を３５０度とし成膜雰囲気をＳｉＨ４とＮ２Ｏの混合ガスとしたプラズマＣＶＤにより行い、膜の厚みを約１００ｎｍとした。
酸化物半導体層用の酸化物半導体膜の成膜は、成膜温度を室温とし成膜雰囲気をＡｒとＯ２の混合ガスとしたＤＣスパッタにより行い、膜の厚みを約５０ｎｍとした。
無機絶縁層用の絶縁膜の成膜は、成膜温度を２５０度とし成膜雰囲気をＳｉＨ４とＮ２Ｏの混合ガスとしたプラズマＣＶＤにより行い、膜の厚みを約１００ｎｍとした。
次に、フォトリソグラフィーでレジストパターニングを行い、そして無機絶縁層用の絶縁膜をＣＨＦ３ガス雰囲気のドライエッチングにてパターニングした。そして、Ｏ２プラズマにてレジストを除去した。これにより、絶縁膜から無機絶縁層を形成した。
次に、フォトリソグラフィーでレジストパターニングを行い、そして酸化物半導体層用の酸化物半導体膜をＩＴＯエッチャント使用のウエットエッチングにてパターニングした。そして、Ｏ２プラズマにてレジストを除去した。これにより、酸化物半導体膜から酸化物半導体層を形成した。
次に、フォトリソグラフィーでレジストパターニングを行い、そしてゲート絶縁層用の絶縁膜をＣＨＦ３ガス雰囲気のドライエッチングにてパターニングした。そして、Ｏ２プラズマにてレジストを除去した。これにより、絶縁膜からゲート絶縁層を形成した。
次に、ＤＣスパッタにて、ソース・ドレイン電極用の金属導電膜として、Ｍｏを約１００ｎｍ成膜した。成膜後は、この金属導電膜をパターニングしてソース・ドレイン電極を形成すると共に、金属層を形成した。このパターニングは、ポジフォトレジストをスピンコートで塗布、プリベーク（９０℃：ホットプレート/１min）、露光（約１００mＪ/ｃｍ２）、現像、ポストベーク（１２０℃：ホットプレート/２min）、エッチング（市販エッチング液：燐酸+硝酸+酢酸）、洗浄、乾燥の順で行った。
以上の工程を経て、実施例１に係るＴＦＴを作製した。
（実施例２）
実施例２では、図２に示すＴＦＴ３０と同型のＴＦＴを作製した。
具体的に、ゲート電極、ゲート絶縁層、酸化物半導体層、無機絶縁層（の一部）、ソース・ドレイン電極、及び金属層（ソース・ドレイン電極と同時に形成する犠牲金属層）の形成は、実施例１と同一の方法で形成した。
ただし、実施例２では、無機絶縁膜のパターニングの前に、無機絶縁層上に金属膜としてのＭｏをＤＣスパッタにより成膜しておき、無機絶縁膜のパターニングで、金属膜も共にパターニングする。これにより、無機絶縁層の一部と、金属層（反射金属層）を形成する。そして、この金属層上及び酸化物半導体層上に、さらに絶縁膜（ＳｉＯ２）を成膜してパターニングし、無機絶縁層を形成した。ソース・ドレイン電極及び犠牲金属層の形成は、この無機絶縁層を全て形成した後に行った。
以上の工程を経て、実施例２に係るＴＦＴを作製した。
（比較例１）
比較例１では、ソース・ドレイン電極の形成の際に、犠牲金属層を形成しない以外は、図１に示すＴＦＴ１０と同一の方法でＴＦＴを作製した。
（評価）
作製した実施例１，２及び比較例１に係るＴＦＴの光照射時の動作安定性（ΔＶｔｈ）について評価を行った。なお、ＴＦＴの素子サイズは、それぞれチャネル長１８０ｕｍ、チャネル幅１ｍｍである。
各ＴＦＴはダーク環境下に１時間大気中に放置して、ＴＦＴ保管環境下での室内光の影響を排除した。そして、各ＴＦＴに対して、ゲート電極、ソース・ドレイン電極間には電圧印加しない状態で保護層側から光照射（キセノンランプを分光にて１０ｕＷ／ｃｍ２）した。照射時間は１０分後のタイミングでゲート電極、ソース・ドレイン電極間に電圧を印加し、Ｖｇ−Ｉｄ特性を測定した（この時、光照射は継続、測定波長は４００ｎｍ〜５００ｎｍの間で２０ｎｍ毎）。これにより、予め光照射していない時のＶｇ-Ｉｄ特性からＶｔｈを算出したものから、波長毎のΔＶｔｈを算出した。
なお、測定毎に光照射時の影響を排除するために、１計測（例：５００ｎｍ）終了する毎に、光照射していない時のＶｇ-Ｉｄ特性を再現するまで、ダーク環境下で放置した。また、Ｖｇ−Ｉｄ特性の測定には、半導体パラメータ・アナライザ（アジレントテクノロジー社製）を用いた。
波長毎のΔＶｔｈの算出結果を表１及び図１２に示す。
表１及び図１２に示す結果から、比較例１では、波長４００ｎｍ〜４５０ｎｍの光照射に対して、｜ΔＶｔｈ｜が１Ｖを上回り、ＴＦＴが動作不安定であることが分かる。特に、波長４００ｎｍ〜４２０ｎｍの光照射に対しては、｜ΔＶｔｈ｜が飛躍的に大きくなり（悪くなり）、ＴＦＴが一層動作不安定であることが分かる。
これに対し、実施例１及び２では、波長４００ｎｍ〜４５０ｎｍのどの波長の光照射であっても、｜ΔＶｔｈ｜が１Ｖを下回り、ＴＦＴの動作安定性が確保されていることが分かる。特に、波長４００ｎｍ〜４２０ｎｍの光照射に対しても、｜ΔＶｔｈ｜が飛躍的に大きくなることもなく、ＴＦＴの動作安定性がより確保されていることが分かる。
１０，３０，４０ ＴＦＴ（酸化物半導体素子）
１４ ゲート電極（電極）
１６ ゲート絶縁層
１８ 酸化物半導体層
２０ ソース電極（電極）
２２ ドレイン電極（電極）
２４，３２，４２ 保護層
２６，３４，４４ 無機絶縁層
２８，３６，４６ 金属層
３６Ｂ 犠牲金属層（金属層）
３６Ａ 反射金属層（金属層）

Claims (9)

  1. 金属材料で構成された電極と、
    Ｉｎ，Ｚｎ，Ｇａ及びＳｎから選ばれる少なくとも１種を含む酸化物半導体層と、
    前記酸化物半導体層に積層され、無機絶縁層と、前記電極と同じ金属材料で構成された多層の金属層とを含む保護層と、
    を有し、
    前記多層の金属層は、前記無機絶縁層の内部に配置された反射金属層を含む、
    酸化物半導体素子。
  2. 前記多層の金属層の総厚は、５０ｎｍ以上である、
    請求項１に記載の酸化物半導体素子。
  3. 前記酸化物半導体層の前記保護層が配置されている側とは反対側にゲート絶縁層を介して配置されたゲート電極を含み、
    前記電極は、前記保護層を挟んでそれぞれ前記酸化物半導体層に積層され、前記酸化物半導体層を介して互いに導通可能なソース電極及びドレイン電極であり、
    前記多層の金属層の少なくとも一部は、前記ソース電極及び前記ドレイン電極と同じ金属材料で構成され、前記保護層の頂部に配置されている、
    請求項１又は請求項２に記載の酸化物半導体素子。
  4. 前記多層の金属層は、前記保護層の頂部に配置された犠牲金属層と、前記無機絶縁層の内部に配置され前記犠牲金属層よりも波長４００ｎｍ以上４５０ｎｍ以下の光の反射率が高い前記反射金属層と、を有する、
    請求項１〜請求項３の何れか１項に記載の酸化物半導体素子。
  5. 前記多層の金属層は、前記ゲート電極と同じ金属材料で構成されている、
    請求項３又は請求項４に記載の酸化物半導体素子。
  6. 前記無機絶縁層は、前記多層の金属層の金属材料を含んでいる、
    請求項１〜請求項５の何れか１項に記載の酸化物半導体素子。
  7. Ｉｎ，Ｚｎ，Ｇａ及びＳｎから選ばれる少なくとも１種を含む酸化物半導体層を形成する工程と、
    金属材料で構成された電極を形成する工程と、
    前記酸化物半導体層に積層され、無機絶縁層と、前記電極と同じ金属材料で構成された多層の金属層とを含む保護層を形成する工程と、
    を有し、
    前記多層の金属層は、前記無機絶縁層の内部に配置された反射金属層を含み、
    前記電極を形成する工程は、前記無機絶縁層及び酸化物半導体層に金属導電膜を成膜する工程と、前記金属導電膜をパターニングしてソース電極及びドレイン電極を形成する工程と、を含み、
    前記保護層を形成する工程のうち前記反射金属層を形成する工程では、前記電極を形成する工程で、前記金属導電膜をパターニングする際に、前記ソース電極及びドレイン電極を形成するとともに、前記無機絶縁層に前記金属導電膜を残して前記反射金属層を形成する、
    酸化物半導体素子の製造方法。
  8. 請求項１〜請求項６の何れか１項に記載の酸化物半導体素子を備えた表示装置。
  9. 請求項１〜請求項６の何れか１項に記載の酸化物半導体素子を備えたイメージセンサ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI578544B (zh) * 2014-12-02 2017-04-11 鴻海精密工業股份有限公司 薄膜電晶體及使用該薄膜電晶體之顯示陣列基板
JP6878820B2 (ja) * 2015-11-17 2021-06-02 株式会社リコー 電界効果型トランジスタ、表示素子、表示装置、システム、及び電界効果型トランジスタの製造方法
JP6811096B2 (ja) * 2017-01-12 2021-01-13 株式会社Ｊｏｌｅｄ 半導体装置、表示装置および電子機器
JP7153497B2 (ja) * 2018-08-08 2022-10-14 株式会社ジャパンディスプレイ 電子回路
CN112038288B (zh) * 2020-11-04 2021-02-02 成都中电熊猫显示科技有限公司 阵列基板的制作方法及阵列基板

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0691105B2 (ja) * 1985-02-15 1994-11-14 株式会社日立製作所 薄膜トランジスタの製造方法
JP2769617B2 (ja) * 1987-08-26 1998-06-25 セイコーエプソン株式会社 液晶表示装置の製造方法
JPH04111322A (ja) * 1990-08-30 1992-04-13 Stanley Electric Co Ltd 薄膜トランジスタの製造方法
JPH05251705A (ja) * 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06326310A (ja) * 1993-05-14 1994-11-25 Toshiba Corp アクティブマトリクス型表示装置
JPH06338489A (ja) * 1993-05-28 1994-12-06 Fuji Xerox Co Ltd 金属膜の製造方法
JP3163844B2 (ja) * 1993-06-07 2001-05-08 日本電気株式会社 逆スタガード型薄膜電界効果トランジスタの製造方法
JPH08330591A (ja) * 1995-05-30 1996-12-13 Nec Corp 薄膜トランジスタ
JP2009088179A (ja) * 2007-09-28 2009-04-23 Bridgestone Corp 薄膜トランジスタ及びその製造方法
JP4659925B2 (ja) * 2008-08-04 2011-03-30 パナソニック株式会社 フレキシブル半導体装置およびその製造方法
KR101516415B1 (ko) * 2008-09-04 2015-05-04 삼성디스플레이 주식회사 박막트랜지스터 기판, 이의 제조 방법, 및 이를 갖는 표시장치
KR20110037220A (ko) * 2009-10-06 2011-04-13 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치
CN103151266B (zh) * 2009-11-20 2016-08-03 株式会社半导体能源研究所 用于制造半导体器件的方法
WO2011068033A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20110066370A (ko) * 2009-12-11 2011-06-17 한국전자통신연구원 박막트랜지스터 및 그의 제조방법
CN102903758B (zh) * 2009-12-28 2015-06-03 株式会社半导体能源研究所 半导体装置
JP5743407B2 (ja) * 2010-01-15 2015-07-01 キヤノン株式会社 トランジスタの駆動方法及び該方法で駆動されるトランジスタを含む表示装置
US9960278B2 (en) * 2011-04-06 2018-05-01 Yuhei Sato Manufacturing method of semiconductor device

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