JP6113711B2 - 撮像素子および電子機器 - Google Patents

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Description

本技術は、撮像素子に関する。詳しくは、微弱光を検出する撮像素子および電子機器に関する。
近年、微弱光を検出する装置が、医療現場や研究現場を中心に幅広く導入されている。このような装置では、微弱光の検出部として、比較的値段が高い光電子増倍管が用いられることが多い。
また、光電子増倍管の代わりに、安値で製造できるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の撮像素子を用いて微弱光を検出する装置も提案されている（例えば、特許文献１参照。）。
特開２０１１−９７５８１号公報
上述の従来技術では、ＣＭＯＳイメージセンサの各画素に入射した光子数をカウント（フォトンカウンティング）することにより、微弱光を検出することができる。
なお、微弱光を検出する際の画素信号が非常に微小であるため、光電変換により発生した電子を極力ロスしないで画像信号の強度に反映することが望まれる。しかしながら、一般に、フォトダイオードで発生した電子をフローティングディフュージョンに転送する際に、転送トランジスタのゲート酸化膜界面に存在する欠陥（界面欠陥）に起因して発生した界面順位にキャリア（電子）がトラップされてしまう。これにより、発生した電子の一部をロスしてしまう。ただし、このトラップされる電子の数は最大で数十個であるため、多数の電子を蓄積させる一般的な用途（例えば、風景の撮影など）では、トラップされる電子の数が画素信号に与える影響が少ない。しかしながら、微弱光を検出する場合には僅かな電子しか発生しないため、トラップされる電子の数が画素信号に与える影響が大きくなることが想定される。このため、トラップされる電子の数を軽減して検出精度（フォトンカウンティングの精度）を向上させることが重要である。
本技術はこのような状況に鑑みて生み出されたものであり、フォトンカウンティングの精度を向上させることを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、埋め込みチャネル型ＭＯＳトランジスタにより構成される転送トランジスタを備え、オン状態の上記転送トランジスタによりフォトダイオードからフローティングディフュージョンに転送された電荷に基づいて画素信号を出力する画素と、上記出力された画素信号をデジタル値に変換し、当該変換されたデジタル値を閾値と比較して、当該画素信号を生成した画素への光子の入射の有無をバイナリ判定する判定部とを具備する撮像素子である。これにより、画素への光子の入射の有無をバイナリ判定する撮像素子において、転送トランジスタにおける界面準位の影響を低減させるという作用をもたらす。
また、この第１の側面において、上記フォトダイオードは、第１導電型の不純物拡散層により構成される電荷蓄積領域を備え、上記フローティングディフュージョンは、上記第１導電型の不純物拡散層により構成され、上記転送トランジスタは、上記フォトダイオードと上記フローティングディフュージョンとの間のチャネルとなるチャネル領域を備え、上記チャネル領域は、１×１０１５ａｔｏｍｓ／ｃｍ３以上の濃度の上記第１導電型の不純物拡散層により構成されるようにしてもよい。これにより、１×１０１５ａｔｏｍｓ／ｃｍ３以上の濃度の第１導電型の不純物拡散層によりチャネル領域が形成されるという作用をもたらす。
また、この第１の側面において、上記チャネル領域は、上記転送トランジスタのゲート電極が形成される側の基板表面から０．２μｍ以内の深さにおいて不純物のピークが形成されるようにしてもよい。これにより基板表面から０．２μｍ以内の深さにおいて不純物のピークがあるチャネル領域が形成されるという作用をもたらす。
また、この第１の側面において、上記チャネル領域は、上記転送トランジスタのオフ状態の際には、上記電荷蓄積領域から上記不純物拡散層に余剰電荷を排出するためのオーバーフロードレインとして機能する請求項２記載の撮像素子のようにしてもよい。これにより、転送トランジスタのオフ状態の際にはチャネル領域オーバーフロードレインとして機能するという作用をもたらす。
また、この第１の側面において、上記転送トランジスタは、当該転送トランジスタのゲート電極と当該ゲート電極が面する基板との仕事関数差により当該ゲート電極が面する基板の表面におけるポテンシャルを浅くする方向に変調させることにより、当該ゲート電極が面する基板の表面から当該基板の内部側に離れた位置に上記チャネルが形成されるようにしてもよい。これにより、ゲート電極が面する基板の表面におけるポテンシャルが浅くされ、ゲート電極が面する基板の表面から基板の内部側に離れた位置にチャネルが形成されるという作用をもたらす。
また、この第１の側面において、上記転送トランジスタは、当該転送トランジスタのゲート電極が形成される側の基板表面から０．２μｍ以内の深さにおいて不純物のピークが形成されるとともに、当該不純物のピークと上記ゲート電極との間に第２導電型の不純物拡散層が形成されるようにしてもよい。これにより、転送トランジスタのゲート電極が形成される側の基板表面から０．２μｍ以内の深さにおいて不純物のピークが形成されるとともに、当該不純物のピークとゲート電極との間に第２導電型の不純物拡散層が形成されるという作用をもたらす。
また、本技術の第２の側面は、埋め込みチャネル型ＭＯＳトランジスタにより構成される転送トランジスタを備え、オン状態の上記転送トランジスタによりフォトダイオードからフローティングディフュージョンに転送された電荷に基づいて画素信号を出力する画素と、上記出力された画素信号をデジタル値に変換し、当該変換されたデジタル値を複数の閾値と比較して、当該画素信号を生成した画素へ入射した光子の個数を判定する判定部とを具備する撮像素子である。これにより、微弱光を受光して画素へ入射した光子の個数カウントする撮像素子において、転送トランジスタにおける界面準位の影響を低減させるという作用をもたらす。
また、本技術の第３の側面は、埋め込みチャネル型ＭＯＳトランジスタにより構成される転送トランジスタを備え、オン状態の上記転送トランジスタによりフォトダイオードからフローティングディフュージョンに転送された電荷に基づいて画素信号を出力する画素と、上記出力された画素信号をデジタル値に変換し、当該変換されたデジタル値を閾値と比較して、当該画素信号を生成した画素への光子の入射の有無をバイナリ判定する判定部とを具備する電子機器である。これにより、画素への光子の入射の有無をバイナリ判定する電子機器において、転送トランジスタにおける界面準位の影響を低減させるという作用をもたらす。
本技術によれば、フォトンカウンティングの精度を向上させることができるという優れた効果を奏し得る。
本技術の第１の実施の形態の撮像素子１００の基本構成例の一例を示す概念図である。 本技術の第１の実施の形態の画素３１０の回路構成の一例を示す模式図である。 本技術の第１の実施の形態の画素３１０のレイアウトの一例を模式的に示す図である。 本技術の第１の実施の形態の画素３１０の転送トランジスタ３１２の断面構成を模式的に示す図である。 本技術の第１の実施の形態における転送トランジスタ３１２の転送ゲート電極５４１の深さ方向（図４のＡ−Ｂ線で示す位置）のポテンシャルプロファイルを模式的に示す図である。 本技術の第１の実施の形態におけるｎ型拡散層５４２の横方向（図４のＣ−Ｄ線における位置）のポテンシャルプロファイルを模式的に示す図である。 本技術の第１の実施の形態の撮像素子１００に備えられる画素３１０における電子の転送経路と、他の撮像素子に備えられる画素における電子の転送経路とを模式的に示す図である。 本技術の第２の実施の形態の画素の転送トランジスタの断面構成を模式的に示す図である。 本技術の第２の実施の形態における転送ゲート電極６１１の深さ方向（図８のＡ−Ｂ線で示す位置）のポテンシャルプロファイルを模式的に示す図である。 本技術の第３の実施の形態の１光子を検出するための判定回路（１光子検出用判定回路７００）の機能構成例の一例および１光子検出用判定回路７００の動作例の一例を示す概念図である。 本技術の第３の実施の形態において、単位露光期間に各画素に入射する光子の平均数とカウント確率との関係を示すグラフである。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（撮像制御：転送ゲート電極の仕事関数を利用して埋め込みチャネル型の転送トランジスタを構成する例）
２．第２の実施の形態（撮像制御：不純物プロファイルの調整で埋め込みチャネル型の転送トランジスタを構成する例）
３．第３の実施の形態（撮像制御：１光子検出の例）
＜１．第１の実施の形態＞
［撮像素子の構成例］
図１は、本技術の第１の実施の形態の撮像素子１００の基本構成例の一例を示す概念図である。
撮像素子１００は、微弱光を検出するためのシステム（例えば、イメージングプレートの蛍光スキャナ、放射線のシンチレーションカウンタ等）に設けられる光の検出器である。この撮像素子１００は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサにより実現される。
なお、図１では、読み出しを高速化するために、２個の垂直制御回路で駆動（制御）することを想定して説明する。
撮像素子１００は、画素アレイ部３００と、第１垂直駆動回路１１２と、判定回路４００と、レジスタ１１４と、第２垂直駆動回路１１５と、出力回路１１８とを備える。なお、第２垂直駆動回路１１５により駆動される画素の信号を処理するための判定回路およびレジスタは、第１垂直駆動回路１１２により駆動される画素の信号を処理するための判定回路（判定回路４００）およびレジスタ（レジスタ１１４）と同様のものであるため、説明を省略する。
画素アレイ部３００は、２次元マトリックス状（ｎ×ｍ）に配置された複数の画素（画素３１０）を備える。なお、本技術の第１の実施の形態では、１２８行×１２８列の画素３１０が画素アレイ部３００に配置されていることを想定する。図１に示す画素アレイ部３００には、１２８行×１２８列の画素３１０の一部が示されている。画素アレイ部３００に配置されている画素３１０のうちの半分の画素（図１の画素アレイ部３００の上半分に位置する画素）は、第１垂直駆動回路１１２から制御線（制御線３３０）が行単位に配線される。一方、もう半分の画素（図１の画素アレイ部３００の下半分に位置する画素）は、第２垂直駆動回路１１５から制御線が行単位に配線される。なお、画素３１０の回路構成については、図２を参照して説明するためここでの説明を省略する。
また、画素３１０には、列単位で垂直信号線（垂直信号線３４１）が配線される。第１垂直駆動回路１１２から制御線３３０が配線される画素に接続される垂直信号線３４１は、画素アレイ部３００の上辺に面する判定回路４００に接続される。また、第２垂直駆動回路１１５から制御線３３０が配線される画素に接続される垂直信号線３４１は、画素アレイ部３００の下辺に面する判定回路４００に接続される。
第１垂直駆動回路１１２は、制御線３３０を介して画素３１０に信号を供給し、順次垂直方向（列方向）に行単位で画素３１０を選択走査するものである。第１垂直駆動回路１１２により行単位で選択走査が行われることにより、行単位により画素３１０から信号が出力される。なお、制御線３３０には、画素リセット線３３１および電荷転送線３３２が含まれる。画素リセット線３３１および電荷転送線３３２については、図２を参照して説明するため、ここでの説明を省略する。
また、第２垂直駆動回路１１５については、制御対象の画素３１０が第１垂直駆動回路１１２と異なる以外は同様であるため、ここでの説明を省略する。第１垂直駆動回路１１２および第２垂直駆動回路１１５により画素３１０を駆動することにより、略同時に２行が選択走査され、略同時に２行から読み出しが行われる。
判定回路４００は、画素３１０から供給された出力信号に基づいて、画素３１０へ入射した光の量を算出するものである。この判定回路４００は、垂直信号線３４１ごとに備えられる。すなわち、画素アレイ部３００の上辺に面した位置には、第１垂直駆動回路１１２が駆動する画素（６４行×１２８列）に配線される１２８本の垂直信号線３４１にそれぞれ接続される１２８個の判定回路４００が備えられる。また、画素アレイ部３００の下辺に面した位置には、第２垂直駆動回路１１５が駆動する画素（６４行×１２８列）に配線される１２８本の垂直信号線３４１にそれぞれ接続される１２８個の判定回路４００が備えられる。
レジスタ１１４は、判定回路４００ごとに備えられ、判定回路４００から供給された判定結果を一時的に保持するものである。このレジスタ１１４は、画素の次の行の信号が読み出されている期間（読み出し期間）に、保持する判定結果を出力回路１１８に順番に出力する。
出力回路１１８は、撮像素子１００が生成した信号を外部の回路に出力するものである。
次に、画素３１０の回路構成の一例について、図２を参照して説明する。
［画素の回路構成例］
図２は、本技術の第１の実施の形態の画素３１０の回路構成の一例を示す模式図である。
画素３１０は、光電変換を行うことによって、入射光である光信号を電気信号に変換するものである。画素３１０は、その変換された電気信号を増幅して、画素信号として出力する。この画素３１０は、例えば、浮遊拡散層（フローティングディフュージョン：ＦＤ：Floating-Diffusion）を有するＦＤアンプにより電気信号を増幅する。
画素３１０は、フォトダイオード３１１と、転送トランジスタ３１２と、リセットトランジスタ３１３と、アンプトランジスタ３１４とを備える。
画素３１０において、フォトダイオード３１１は、そのアノード端子が接地され、カソード端子が転送トランジスタ３１２のソース端子に接続される。また、転送トランジスタ３１２は、そのゲート端子が電荷転送線３３２に接続され、そのドレイン端子がフローティングディフュージョン（ＦＤ３２２）を介してリセットトランジスタ３１３のソース端子とアンプトランジスタ３１４のゲート端子とに接続される。
また、リセットトランジスタ３１３は、そのゲート端子が画素リセット線３３１に接続され、そのドレイン端子が電源線３２３とアンプトランジスタ３１４のドレイン端子とに接続される。また、アンプトランジスタ３１４のソース端子が垂直信号線３４１に接続される。
フォトダイオード３１１は、光の強度に応じて電荷を発生させる光電変換素子である。このフォトダイオード３１１では、フォトダイオード３１１に入射した光子により電子とホールとのペアが発生し、ここではこの発生された電子が蓄積される。
転送トランジスタ３１２は、垂直駆動回路（第１垂直駆動回路１１２または第２垂直駆動回路１１５）からの信号（転送パルス）に従って、フォトダイオード３１１において発生した電子をＦＤ３２２に転送するものである。この転送トランジスタ３１２は、例えば、そのゲート端子に供給される電荷転送線３３２から信号（パルス）が供給されると導通状態となり、フォトダイオード３１１において発生した電子をＦＤ３２２に転送する。なお、この転送トランジスタ３１２は、界面欠陥によりキャリアがトラップされてしまうのを防止するため、埋め込みチャネル型のＭＯＳトランジスタにより実現される。なお、転送トランジスタ３１２の詳細については、図４において説明するため、ここでの説明な説明を省略する。
リセットトランジスタ３１３は、垂直駆動回路（第１垂直駆動回路１１２または第２垂直駆動回路１１５）から供給される信号（リセットパルス）に従って、ＦＤ３２２の電位をリセットするためのものである。リセットトランジスタ３１３は、画素リセット線３３１を介してリセットパルスがゲート端子に供給されると導通状態となり、ＦＤ３２２から電源線３２３に電流が流れる。これにより、フローティングディフュージョン（ＦＤ３２２）に蓄積された電子が電源へ引き抜かれ、ＦＤ３２２がリセットされる（以降では、この時の電位をリセット電位と称する）。なお、フォトダイオード３１１をリセットする場合には、転送トランジスタ３１２とリセットトランジスタ３１３とが同時に導通状態とされる。これによりフォトダイオード３１１に蓄積された電子が電源へ引き抜かれ、光子が未入射の状態（暗状態）にリセットされる。なお、電源線３２３に流れる電位（電源）は、リセットやソースフォロアに使用される電源であり、例えば、３Ｖが供給されている。
アンプトランジスタ３１４は、フローティングディフュージョン（ＦＤ３２２）の電位を増幅して、その増幅された電位に応じた信号（出力信号）を垂直信号線３４１に出力するためのものである。このアンプトランジスタ３１４は、フローティングディフュージョン（ＦＤ３２２）の電位がリセットされている状態の場合（リセット電位の場合）には、このリセット電位に応じた出力信号（以降では、リセット信号と称する）を、垂直信号線３４１に出力する。また、アンプトランジスタ３１４は、フォトダイオード３１１が蓄積した電子がＦＤ３２２に転送されている場合には、この転送された電子の量に応じた出力信号（以降では、蓄積信号と称する）を、垂直信号線３４１に出力する。なお、図１のように垂直信号線３４１を複数の画素で共有する場合には、アンプトランジスタ３１４と垂直信号線３４１の間において、画素ごとに選択トランジスタを設けるようにしても良い。
なお、図２において示したような画素の基本回路や動作機構は通常の画素と同様であり、他にもさまざまなバリエーションが考えられる。しかしながら、本発明で想定する画素は、従来の画素に比べ、変換効率が著しく高くなるように設計される。このためには、ソースフォロアを構成するアンプ（アンプトランジスタ３１４）のゲート端子の寄生容量（ＦＤ３２２の寄生容量）が、実効的に極限まで小さくなるように画素を設計する。
次に、アンプトランジスタ３１４のゲート端子の寄生容量が小さくなるように設計された画素３１０のレイアウトの一例について、図３を参照して説明する。
［画素の平面レイアウト例］
図３は、本技術の第１の実施の形態の画素３１０のレイアウトの一例を模式的に示す図である。
ここでは、アンプトランジスタ３１４のゲート端子の寄生容量およびフローティングディフュージョン（ＦＤ３２２）に着目して説明する。
図３に示す画素３１０のレイアウトでは、フォトダイオード３１１と、ＦＤ３２２と、垂直信号線３４１とが示されている。また、図３には、転送トランジスタ３１２のゲート端子の配線（ゲート配線３６２）と、リセットトランジスタ３１３のゲート端子の配線（ゲート配線３６３）と、アンプトランジスタ３１４のゲート端子の配線（ゲート配線３６４）とが示されている。なお、ＦＤ３２２は太い破線により示され、垂直信号線３４１は細い破線により示され、ゲート配線３６２乃至３６４は斜線を付した矩形により示されている。
さらに、図３には、転送トランジスタ３１２のドレイン端子と、リセットトランジスタ３１３のソース端子と、この２つの端子間の配線とに対応する不純物拡散層（拡散層３７１）が示されている。また、図３には、リセットトランジスタ３１３のドレイン端子と、アンプトランジスタ３１４のドレイン端子と、この２つの端子間の配線とに対応する不純物拡散層（拡散層３７２）が示されている。そして、図３には、アンプトランジスタ３１４のソース端子に対応する不純物拡散層（拡散層３７３）が示されている。なお、拡散層３７１乃至３７３は、細かい点を付した矩形により示されている。
さらに、このレイアウトには、ゲート配線３６２を電荷転送線３３２に接続するためのコンタクト（コンタクト３８２）と、ゲート配線３６３を画素リセット線３３１に接続するためのコンタクト（コンタクト３８３）とが示されている。また、このレイアウトには、ゲート配線３６４をＦＤ３２２に接続するためのコンタクト（コンタクト３８４）と、拡散層３７１をＦＤ３２２に接続するためのコンタクト（コンタクト３８５）とが示されている。さらに、このレイアウトには、拡散層３７２を電源線３２３に接続するためのコンタクト（コンタクト３８６）と、拡散層３７３を垂直信号線３４１に接続するためのコンタクト（コンタクト３８７）とが示されている。
なお、拡散層３７１およびゲート配線３６４は、ＦＤ３２２と同じ電位変動をするフローティングディフュージョンの一部であるが、説明の便宜上、図３では別の符号を付して説明する。
ここで、画素３１０のレイアウトについて、ＦＤ３２２のサイズに着目して説明する。画素３１０では、ＦＤ３２２における寄生容量が最小になるようにレイアウトが設計される。このため、画素３１０では、拡散層３７１をゲート配線３６４に繋ぐ配線部位であるＦＤ３２２と、拡散層３７１と、ゲート配線３６４とが製造可能な限り最小面積となるようにレイアウトが設計される。さらに、画素３１０では、アンプトランジスタ３１４のドレイン端子における幅（拡散層３７３のゲート配線３６４付近）が絞られると同時に、アンプトランジスタ３１４のソース端子に接続された配線（垂直信号線３４１）によりＦＤ３２２の大部分が平面的に覆われている。
ソースフォロアの出力は入力に対して１に近いゲインを持つため、垂直信号線３４１とＦＤ３２２との間の実質的な寄生容量は非常に小さい。このため、図３に示すように、ＦＤ３２２を垂直信号線３４１で覆うシールド構造とすることで、ＦＤ３２２における寄生容量を最小化し、変換効率を大幅に引き上げることが可能となる。
図３に示すような設計により寄生容量を小さくすることで、ＦＤ３２２に蓄積された電子が少数であっても十分大きな出力信号が垂直信号線３４１へ出力されるようにすることができる。この出力信号の大きさは、アンプトランジスタ３１４のランダムノイズより十分大きければよい。１光子がＦＤ３２２に蓄積された時の出力信号がアンプトランジスタ３１４のランダムノイズより十分大きな状態になれば、画素からの信号は量子化され、画素の蓄積光子数をデジタル信号として検出できるようになる。
例えば、アンプトランジスタ３１４のランダムノイズが５０μＶ〜１００μＶぐらいであり、出力信号の変換効率が６００μＶ／ｅ−ぐらいに引き上げられた場合には、出力信号はランダムノイズより十分大きいため、原理的に１光子の検出が可能である。
このように、フォトダイオードおよびアンプトランジスタを備える画素の出力信号は、変換効率が十分高い場合には、バイナリデータとしても、階調を持ったアナログデータとしても扱うことができる。しかしながら、このような画素は、１回の撮像における検出光量の上限（ダイナミックレンジ）が小さい課題がある。ダイナミックレンジを向上させるためには、画素が出力した信号の読み出し速度を上げてフレームレートを高めた上で複数回の読み出し結果を集積することが有効である。例えば、光子の入射をバイナリ判定する場合において、１０２３回の露光と読み出しを行って結果を集積すると、１画素当たりのダイナミックレンジが１０ビットの階調のデータとなる。また、０個から２個までの光子の入射を、０、１、２の３値をとるデジタル出力として判定する場合、５１２回の露光と読み出しを行って結果を集積すると、１画素当たりのダイナミックレンジが１０ビットの階調のデータとなる。また、最大の蓄積電子数が１０００ｅ−であり、アナログ出力したのちに光子数を判定する場合においても、１６回の露光と読み出しを行って結果を集積すれば、最大の蓄積電子数が１６，０００ｅ−である画素の出力と等価になる。
さらに、複数の微細な画素をアレイ状に配置し、その複数の画素を１受光面とすることによっても、ダイナミックレンジを向上させることができる。例えば、８行×８列の画素（画素グループ）を１受光面とする場合には、その８行×８列の画素に入射した光子をバイナリ判定して総和することにより、６ビットに相当する６４階調の光強度の判定結果を取得することができる。さらに、このような面分割を時分割と併用すると、ダイナミックレンジを一層大きくすることが可能になる。
このように、寄生容量を小さくすることで、ＦＤ３２２に蓄積された電子が少数であっても十分大きな出力信号が垂直信号線３４１へ出力されるようにすることができる。しかしながら、フォトダイオードにおいて発生した電子がＦＤ３２２に蓄積される前にトラップされてしまうと、電子がＦＤ３２２に蓄積されないから出力信号も出力されない。すなわち、フォトダイオードにおいて発生した電子がＦＤ３２２に蓄積される前にトラップされるのを軽減することが、１光子の検出に重要となる。
次に、界面欠陥によりキャリアがトラップされるのを軽減させた転送トランジスタ３１２の断面構成の一例について、図４を参照して説明する。
［画素の断面構成例］
図４は、本技術の第１の実施の形態の画素３１０の転送トランジスタ３１２の断面構成を模式的に示す図である。
なお、図４では、転送トランジスタ３１２に着目し、図３において示した平面図におけるフォトダイオード３１１、ゲート配線３６２および拡散層３７１の位置の断面を示す。
なお、ここでは、ｎ型の高抵抗なエピタキシャル基板（基板５１１）に何段階かのイオン打ち込みを用いて適切な不純物プロファイルで形成されたｐウェル（ｐウェル５１２）の内部に画素３１０の構成の一部が作り込まれることを想定して説明する。なお、図４において示す「＋」および「−」は、不純物の濃度を示す。例えば、ｐ型の層では、不純物の濃度の関係がｐ−＜ｐ＜ｐ＋となる。
この図４において示す断面構成では、基板５１１と、ｐウェル５１２と、蓄積領域５２１と、ｐ型拡散層５２２と、浮遊拡散領域５３１と、転送ゲート電極５４１と、ｎ型拡散層５４２とが示されている。また、この断面構成では、酸化膜からなる絶縁膜５５１および素子分離領域５５２が点を付した領域により示されている。
浮遊拡散領域５３１は、フローティングディフュージョン（ＦＤ）に対応する領域であって、ｎ＋型の不純物の層により構成される。なお、この浮遊拡散領域５３１は、図３の拡散層３７１に対応する。すなわち、この浮遊拡散領域５３１におけるポテンシャル変動は、アンプトランジスタ３１４を介して画素信号として出力される。
蓄積領域５２１は、光電変換により発生した電荷を蓄積するための蓄積領域である。この蓄積領域５２１は、フォトダイオード３１１における電荷の蓄積領域であり、ｎ型の不純物の層により構成される。なお、蓄積領域５２１の界面側（図４の上側）には、ｐ＋型の不純物の拡散層（ｐ型拡散層５２２）が絶縁膜５５１に面して形成される。このｐ型拡散層５２２は、フォトダイオード３１１においてホールの蓄積領域として機能する。このように、ｐ型拡散層５２２を蓄積領域５２１に隣接して設けることにより、ｐ−ｎ−ｐ型のＨＡＤ（Hole Accumulated Diode）構造の埋め込み型フォトダイオードが画素３１０に構成される。
転送ゲート電極５４１は、絶縁膜５５１の上に設けられたｐ＋型のシリコンの層である。この転送ゲート電極５４１は、ｎ型の領域（ｎ型拡散層５４２）と絶縁膜５５１を介して面しており、埋め込みチャネル型のＭＯＳトランジスタを形成している。この転送ゲート電極５４１は、転送トランジスタ３１２（図２参照）のゲート端子に対応し、導通状態にすることで、蓄積領域５２１から浮遊拡散領域５３１に電荷が転送される。なお、この転送ゲート電極５４１は、図３において示したゲート配線３６２に対応する。
この転送ゲート電極５４１は、例えば、１×１０１９ａｔｏｍｓ／ｃｍ３以上の濃い濃度のｐ型の不純物（例えば、ボロン）をドーピングして形成される。これにより、転送ゲート電極５４１が面する絶縁膜５５１（転送ゲート電極５４１の面する基板表面）付近におけるポテンシャルと、ｐウェル５１２におけるポテンシャルとの間における差が少なくなる。すなわち、濃い濃度のＰ型の不純物を転送ゲート電極５４１に入れることにより、仕事関数差によって、転送ゲート電極５４１の面する基板表面におけるポテンシャルの窪みが浅くなる方向にポテンシャルが持ち上げられている。
ｎ型拡散層５４２は、転送ゲート電極５４１の直下（図４の下側）に設けられるｎ型の不純物の層である。このｎ型拡散層５４２は、蓄積領域５２１と浮遊拡散領域５３１とに端（図４に示すｎ型拡散層５４２の右端および左端）が接するように形成される。このｎ型拡散層５４２は、例えば、１×１０１５ａｔｏｍｓ／ｃｍ３以上の濃い濃度のｎ型の不純物（例えば、ヒ素またはリン）をドーピングして形成される。
このｎ型拡散層５４２は、埋め込みチャネルとしての動作を確保するため、絶縁膜５５１（基板の表面）から０．２μｍ以内の深さに不純物の濃度のピークがあるように形成される。これにより、転送トランジスタ３１２が導通状態（以降は、ゲートオン状態と称する）の時のチャンネル経路が基板表面から離れた場所になり、完全に埋め込まれたチャンネルが形成される。なお、ｎ型拡散層５４２の詳細については図５および図６を参照して説明するため、ここでの説明を省略する。
次に、図５および図６では、転送トランジスタ３１２のオンオフとｎ型拡散層５４２におけるチャンネルとの関係について、図４において示すＡ−Ｂ線およびＣ−Ｄ線におけるポテンシャルの遷移を示して説明する。
［深さ方向のポテンシャルプロファイル例］
図５は、本技術の第１の実施の形態における転送トランジスタ３１２の転送ゲート電極５４１の深さ方向（図４のＡ−Ｂ線で示す位置）のポテンシャルプロファイルを模式的に示す図である。
図５におけるａにはゲートオフ状態のポテンシャルプロファイルを示し、図５におけるｂにはゲートオン状態のポテンシャルプロファイルを示す。なお、図５では、図４において示したＡ−Ｂ線におけるポテンシャルを示す。
なお、図５では、縦方向をポテンシャルを示す軸とし、横方向を深さを示す軸として、電子がキャリアであることを想定して説明する。なお、図５では、下方向（図５の下側）が正電位であり、右方向（図５の右側）が深さ方向（転送ゲート電極５４１から離れ、基板５１１に近づく方向）である。
また、図５のａおよびｂにおいて、Ｅｃは伝導帯の下端を示し、Ｅｖは価電子帯の上端を示し、Ｅｆは擬フェルミレベルを示す。また、図５には、ポテンシャルが最小になる領域（ポテンシャルの窪み）の位置を指し示す領域（領域５６１）と、電子を示す黒い円形（電子５６２）とが示されている。
ここで、転送ゲート電極５４１の深さ方向のポテンシャルについて説明する。
ｎ型拡散層５４２の基板表面付近（絶縁膜５５１に面する付近）においては、転送ゲート電極５４１がｐ＋型にドーピングされているために、仕事関数差によって空乏化する。このため、このｎ型拡散層５４２の基板表面付近においては、ポテンシャルが浅い方向（図５の上側）に持ち上げられる。このため、ｎ型拡散層５４２において、絶縁膜５５１から離れた場所に、ポテンシャルの窪み（領域５６１）が形成される。
図５におけるａおよびｂに示すように、電子が流れる位置であるポテンシャルの窪み（領域５６１）は、絶縁膜５５１から離れた領域に形成される。
［横方向のポテンシャルプロファイル例］
図６は、本技術の第１の実施の形態におけるｎ型拡散層５４２の横方向（図４のＣ−Ｄ線における位置）のポテンシャルプロファイルを模式的に示す図である。
図６におけるａにはゲートオフ状態のポテンシャルプロファイルを示し、図６におけるｂにはゲートオン状態のポテンシャルプロファイルを示す。なお、図６では、図４において示したＣ−Ｄ線におけるポテンシャルを示す。また、図６では、縦方向をポテンシャルを示す軸とし、下方向（図６の下側）を正電位として説明する。
なお、図６では、図５において示したポテンシャルの窪み（領域５６１）については、鎖線で囲んだ領域（領域５７１）により示す。なお、領域５７１の縦方向のサイズ（縦方向の幅）については、ポテンシャルの窪みにおいて形成されるポテンシャルの障壁の高さを示すものとして説明する。
図６におけるａに示すように、転送トランジスタ３１２がゲートオフ状態の際には、ｎ型拡散層５４２に形成されるポテンシャルの窪み（領域５７１）におけるポテンシャルは、蓄積領域５２１および浮遊拡散領域５３１におけるポテンシャルの底よりも浅くなる。また、ポテンシャルの窪み（領域５７１）におけるポテンシャルは、蓄積領域５２１を取り囲むｐウェル５１２により形成されるポテンシャル障壁のポテンシャルよりも深くなる。すなわち、ゲートオフ状態におけるポテンシャルの窪み（領域５７１）のポテンシャルは、ｐウェル５１２のポテンシャルより正電位であるものの、蓄積領域５２１および浮遊拡散領域５３１より負電位である。これにより、蓄積領域５２１に蓄積される電子は、ポテンシャルの窪み（領域５７１）により形成される障壁の高さで擦り切られる。なお、図６におけるａでは、蓄積領域５２１に蓄積される電子が灰色を付した領域（領域５７２）により示され、ポテンシャルの窪み（領域５７１）を乗り越える電子の経路が、破線の矢印（矢印５７４）により示されている。
このように、ポテンシャルの窪み（領域５７１）における障壁の高さでは蓄積できない余剰な電子がフォトダイオードで発生した場合には、この余剰な電子は、ポテンシャルの窪み（領域５７１）による障壁を乗り越えて浮遊拡散領域５３１に排出される。すなわち、転送トランジスタ３１２がゲートオフ状態の際には、横方向のオーバーフロードレインとしてｎ型拡散層５４２が機能し、蓄積領域５２１から溢れた電子が他の画素に漏れこむのを防止する。なお、浮遊拡散領域５３１に排出された電子は、電子の蓄積期間（露光期間）において、リセットトランジスタ３１３（図２参照）をオン（常時または適時）にしておくことにより、電源へ排出される。
また、図６におけるｂに示すように、転送トランジスタ３１２がゲートオン状態の際には、ｎ型拡散層５４２に形成されるポテンシャルの窪み（領域５７１）におけるポテンシャルは、蓄積領域５２１におけるポテンシャルの底よりも深くなるように変調される。なお、浮遊拡散領域５３１のポテンシャルの底は、変調されたポテンシャルの窪み（領域５７１）のポテンシャルよりもさらに深い。このように、蓄積領域５２１から浮遊拡散領域５３１に向かうに従いポテンシャルが深くなることにより、蓄積領域５２１に蓄積された電子は、浮遊拡散領域５３１に完全転送される。
このように、ｎ型拡散層５４２は、電子の転送経路として機能するとともに、横方向のオーバーフロードレインとしても機能する。
［電子の転送経路例］
図７は、本技術の第１の実施の形態の撮像素子１００に備えられる画素３１０における電子の転送経路と、他の撮像素子に備えられる画素における電子の転送経路とを模式的に示す図である。
図７におけるａでは、他の撮像素子に備えられる画素における電子の転送経路を示し、図７におけるｂでは、撮像素子１００に備えられる画素３１０における電子の転送経路を示す。
なお、図７におけるｂに示す画素３１０の断面図は、電子の転送経路を示す矢印（矢印５８２）を図４に付加したものであるため、ここでの説明を省略する。
図７におけるａに示す画素の断面図には、基板５９１と、ｐウェル５９２と、蓄積領域５９３と、ｐ型拡散層５９４と、浮遊拡散領域５９５と、転送ゲート電極５９６と、絶縁膜５９７、素子分離領域５９８とが示されている。
また、図７におけるａに示す画素の断面図には、蓄積領域５９３から浮遊拡散領域５９５への電子の転送経路を示す矢印（矢印５８１）と、絶縁膜５９７において発生する界面準位を模式的に示す×印とが示されている。
ここで、他の撮像素子に備えられる画素における電子の転送経路と、画素３１０における電子の転送経路との違いについて説明する。
この図７におけるａに示すように、他の撮像素子に備えられる画素の転送トランジスタは転送ゲート電極がｎ＋型のシリコンの層であり、チャネルが基板表面（絶縁膜５９７直下の位置）に形成される。チャネルが基板表面に形成されるため、転送される電子の一部は、基板表面に存在する界面準位にトラップされる。この基板表面に存在する界面準位でトラップされる電子の数は、界面に異常がない限りは数個から数十個のレベルであるため、通常の撮像においては問題とならないレベルである。しかしながら、１光子検出などの微弱光を検出する場合には、転送される電子の数が少ない（例えば、１光子検出なら１個）ため、大きな問題になる。このトラップにより発生するノイズ（電子の減少）は、アンプトランジスタにおける変換効率などを増大しても相対的に低減できないノイズ要因であるため、蓄積電子数（即ち、入射光子数）をデジタル判定する装置（例えば、フォトンカウンティング装置）では重大なエラーを発生させる。
これに対し、画素３１０における電子の転送経路は、矢印５８２に示すようにチャンネルが完全に埋め込まれるため、界面準位の影響を受けない。なお、一般に、シリコンにおける各種キャリアトラップの捕獲断面積は１×１０−１４ｃｍ−２程度とされているため、この捕獲断面積の平方根である１×１０−７ｃｍ以上を基板表面から離してチャンネルを形成することにより、界面準位の影響をほとんど受けない電子の転送を実現することができる。
なお、画素３１０のように、埋め込みチャネル型のトランジスタで転送トランジスタを設計する場合には、表面型のチャンネルと比較して、チャンネル領域のポテンシャルがゲート駆動により変調しにくいことが問題になる。このため、ゲートオン状態でチャンネルのポテンシャルを十分に深い状態にしてフォトダイオードの蓄積電荷を完全転送するためには、僅かな変調でこの深い状態にするために、ゲートオフ状態においても既にある程度深いポテンシャル状態にチャンネルを形成しておく必要がある。しかしながら、このように設計すると、蓄積領域における蓄積可能な電荷の量（飽和電荷量Ｑｓ）の致命的な低下を招いてしまう。一般的な撮像装置においては、飽和電荷量Ｑｓの減少は画質の劣化を引き起こすため、埋め込みチャネル型のトランジスタで転送トランジスタを設計することは実用的ではない。このため、一般的な撮像装置においては、実用的な飽和電荷量Ｑｓを確保するため、少なくとも転送トランジスタのドレイン近傍ではチャンネルが基板表面を通過する設計となっている。これにより、チャンネルでの大きいポテンシャルの変動を確保し、ゲートオフ状態におけるリークパスをカットするとともに、飽和電荷量Ｑｓを大きな値にしている。
しかしながら、微弱光を検出を行うための撮像素子（撮像素子１００）においては、数個の電子を蓄積領域５２１において保持できれば十分である。例えば、１光子検出を行うための撮像素子（撮像素子１００）においては、電子１個が実用的な飽和電荷量Ｑｓとなる。このため、埋め込みチャネル型のトランジスタで転送トランジスタを設計することにより、界面準位による影響を受けずに蓄積した電荷を転送することができる。また、チャネルがオーバーフロードレインとしても機能するために、他の画素への電子の洩れを容易に防ぐことができる。
このように、本技術の第１の実施の形態によれば、埋め込みチャネル型のトランジスタで転送トランジスタを設計することにより、トラップされるキャリア（電子）の量を減少させ、微弱光を検出する際の精度を向上させることができる。特に、１×１０１５ａｔｏｍｓ／ｃｍ３以上の濃い濃度のｎ型の不純物（例えば、ヒ素またはリン）をドーピングしてｎ型拡散層５４２を形成することにより、僅かな電子のみを蓄積し、界面準位の影響を受けずに蓄積した電子を転送する画素とすることができる。すなわち、１×１０１５ａｔｏｍｓ／ｃｍ３以上の濃い濃度のｎ型の不純物をドーピングしてｎ型拡散層５４２を形成することにより、微弱光を検出するのに適した画素を形成することができる。
＜２．第２の実施の形態＞
本技術の第１の実施の形態では、転送ゲート電極をｐ＋型のシリコンの層で形成し、転送ゲート電極の仕事関数を利用して埋め込みチャネルを形成する例について説明した。しかしながら、埋め込みチャネルの形成はこれに限定されるものではなく、基板における不純物プロファイルの調整のみで埋め込みチャネルを形成することもできる。
そこで、本技術の第２の実施の形態では、基板における不純物プロファイルの調整で埋め込みチャネルを形成する例について、図８および図９を参照して説明する。
［画素の断面構成例］
図８は、本技術の第２の実施の形態の画素の転送トランジスタの断面構成を模式的に示す図である。
図８において示す断面構成では、図４と同様に、基板５１１と、ｐウェル５１２と、蓄積領域５２１と、ｐ型拡散層５２２と、浮遊拡散領域５３１と、絶縁膜５５１と、素子分離領域５５２とが示されている。さらに、図８において示す断面構成では、図４の転送ゲート電極５４１に代えて転送ゲート電極６１１が示されている。また、図８では、図４のｎ型拡散層５４２に代えて、ｐ型拡散層６１２およびｎ型拡散層６１３が示されている。
転送ゲート電極６１１は、絶縁膜５５１の上に設けられたｎ＋型のシリコンの層である。なお、この転送ゲート電極６１１は、図７のａにおいて示した転送ゲート電極５９６（他の撮像素子に備えられる転送トランジスタのゲート電極）と同様のものであるため、ここでの説明を省略する。
ｐ型拡散層６１２は、転送ゲート電極６１１の直下に設けられるｐ型の不純物の層である。このｐ型拡散層６１２は、蓄積領域５２１と浮遊拡散領域５３１とに端（図８に示すｐ型拡散層６１２の右端および左端）が接するように形成される。また、ｐ型拡散層６１２は、上面は、絶縁膜５５１に面し、下面はｎ型拡散層６１３に面している。このｐ型拡散層６１２が基板表面に面して設けられることにより、基板表面におけるポテンシャルは、窪みが浅くなる方向に持ち上げられる。
ｎ型拡散層６１３は、ｎ型の不純物の層であり、図４において示したｎ型拡散層５４２と同様の層である。このｎ型拡散層６１３は、上面はｐ型拡散層６１２に面し、下面はｐウェル５１２に面し、左右は蓄積領域５２１および浮遊拡散領域５３１に面している。なお、ｎ型拡散層６１３はｎ型拡散層５４２と同じ役割の層であるため、ここでの説明を省略する。すなわち、ｎ型拡散層６１３は、絶縁膜５５１（基板の表面）から０．２μｍ以内の深さに不純物の濃度のピークがあるように形成される。また、ｎ型拡散層６１３は、１×１０１５ａｔｏｍｓ／ｃｍ３以上の濃い濃度のｎ型の不純物（例えば、ヒ素またはリン）をドーピングして形成される。
次に、図８において示すＡ−Ｂ線におけるポテンシャルの遷移について、図９を参照して説明する。
［深さ方向のポテンシャルプロファイル例］
図９は、本技術の第２の実施の形態における転送ゲート電極６１１の深さ方向（図８のＡ−Ｂ線で示す位置）のポテンシャルプロファイルを模式的に示す図である。
図９におけるａには、ゲートオフ状態のポテンシャルプロファイルを示し、図９におけるｂには、ゲートオン状態のポテンシャルプロファイルを示す。なお、図９では、図８において示したＡ−Ｂ線におけるポテンシャルを示す。
なお、この図９は、図５のポテンシャルプロファイルに対応するため、ここでは、図５のポテンシャルプロファイルとの違いについて説明する。
図９におけるａに示すように、ゲートオフ状態では、転送ゲート電極６１１の直下の基板表面におけるポテンシャルは、ｐ型拡散層６１２により浅い方（負電位の方向）に持ち上げられている。そして、ｎ型拡散層６１３においては、図５において示したｎ型拡散層５４２と同様に、絶縁膜５５１から離れた場所にポテンシャルの窪み（領域６３１）が形成される。なお、ポテンシャルの窪み（領域６３１）の役割は、図５において示したポテンシャルの窪み（領域５７１）と同様のものである。すなわち、ポテンシャルの窪み（領域６３１）は、蓄積領域５２１を取り囲むｐウェル５１２により形成されるポテンシャル障壁よりもポテンシャルが深いため、ゲートオフ状態において横方向のオーバーフロードレインとしても機能する。
また、ゲートオン状態では、図９におけるｂに示すように、ポテンシャルの窪み（領域６３１）におけるポテンシャルが蓄積領域５２１におけるポテンシャルの底よりも深くなり、蓄積領域５２１に蓄積された電子が浮遊拡散領域５３１に完全転送される。
このように、ｎ型拡散層６１３は、電子の転送経路として機能するとともに、横方向のオーバーフロードレインとしても機能する。
このように、本技術の第２の実施の形態によれば、基板における不純物プロファイルの調整のみで埋め込みチャネル型の転送トランジスタを生成することができる。すなわち、本技術の第２の実施の形態によれば、フォトンカウンティングの精度を向上させることができる。
＜３．第３の実施の形態＞
本技術の第１および第２の実施の形態では、微弱光により発生した電子を、界面準位の影響を受けずにフローティングディフュージョンに転送する例について説明した。なお、多値の蓄積信号を検出する場合には、画素に蓄積可能な電子の数に基づいて露光時間などの撮像条件を決定することにより、微弱光を適切に検出することができる。しかしながら、蓄積可能な電子の数は、蓄積領域の製造工程における僅かなバラつきにより、画素ごとに異なる可能性がある。すなわち、本技術の第１および第２の実施の形態を適用した撮像素子を、蓄積信号が多値である微弱光の検出装置のために製造する場合には、蓄積領域における蓄積可能電子数のバラつきなどにより歩留まりが悪くなる可能性も考えられる。
しかしながら、１光子の入射の有無を検出するための検出装置のために撮像素子を製造する場合には、蓄積領域の性能は、最低限１個の電子が蓄積可能であればよい。すなわち、本技術の第１および第２の実施の形態を適用した撮像素子を１光子の検出装置において使用する場合には、蓄積領域の製造工程におけるバラつきは大した問題ではなくなる。このように、本技術の第１および第２の実施の形態を適用した撮像素子は、１光子検出において最も効果が高くなり、１光子検出に適した撮像素子となる。
そこで、本技術の第３の実施の形態では、１光子の入射の有無を検出するための撮像装置に設けられる撮像素子の一例について、図１０および図１１を参照して説明する。
なお、本技術の第３の実施の形態における撮像素子の画素の構成は、本技術の第１および第２の実施の形態と同様であるため、ここでの説明を省略する。ここでは、画素が出力した信号を１光子検出のために処理する判定回路に着目して説明する。
［判定回路の構成例］
図１０は、本技術の第３の実施の形態の１光子を検出するための判定回路（１光子検出用判定回路７００）の機能構成例の一例および１光子検出用判定回路７００の動作例の一例を示す概念図である。
図１０において示す１光子検出用判定回路７００は、図１の判定回路４００の代わりに撮像素子に設けられる。
図１０におけるａでは、１光子検出用判定回路７００の機能構成として、ＡＣＤＳ（Analog Correlated Double Sampling；アナログ相関２重サンプリング）部７１０と、ＤＣＤＳ（Digital CDS；デジタル相関２重サンプリング）部７２０と、バイナリ判定部７３０と、加算器７４１と、メモリ７４２とが示されている。
また、図１０におけるａでは、１光子検出用判定回路７００に接続される垂直信号線３４１と、この垂直信号線３４１に接続される画素３１０の一部と、画素アレイ部３００とが１光子検出用判定回路７００の機能構成と一緒に示されている。
ＡＣＤＳ部７１０は、アナログＣＤＳによりノイズ除去を行うものであり、スイッチ７１２と、キャパシタ７１３と、比較器７１１とを備える。
スイッチ７１２は、比較器７１１に基準電圧を入力する入力端子と、比較器７１１に比較対象の信号を入力する入力端子とのいずれかに垂直信号線３４１を接続するためのスイッチである。このスイッチ７１２は、画素３１０のリセット信号をサンプルホールドさせる場合には、基準電圧を入力する入力端子（キャパシタ７１３が接続されている左側の端子）に垂直信号線３４１を接続する。また、スイッチ７１２は、アナログＣＤＳの結果を比較器７１１が出力する場合には、比較対象の信号を入力する入力端子（キャパシタが無い右側の端子）に垂直信号線３４１を接続する。
キャパシタ７１３は、画素３１０のリセット信号をサンプルホールドするための保持容量である。
比較器７１１は、サンプルホールドした信号と、比較対象の信号との差分を出力するものである。すなわち、比較器７１１は、サンプルホールドされたリセット信号と、垂直信号線３４１から供給された信号（蓄積信号またはリセット信号）との差分を出力する。すなわち、比較器７１１は、ｋＴＣノイズなどの画素３１０において生じたノイズが除去された信号を出力する。比較器７１１は、例えば、ゲイン１のオペアンプにより実現される。比較器７１１は、差分の信号を、ＤＣＤＳ部７２０に供給する。なお、ここでは、リセット信号とリセット信号との差分の信号を無信号と称し、リセット信号と蓄積信号との差分の信号を正味の蓄積信号と称する。
ＤＣＤＳ部７２０は、デジタルＣＤＳによりノイズ除去を行うものであり、ＡＤ（Analog Digital）変換部７２１と、レジスタ７２２と、スイッチ７２３と、減算器７２４とを備える。
ＡＤ変換部７２１は、比較器７１１から供給された信号をＡＤ変換するものである。
スイッチ７２３は、ＡＤ変換部７２１が生成したＡＤ変換後の信号の供給先を切り替えるスイッチである。スイッチ７２３は、ＡＤ変換部７２１が無信号のＡＤ変換の結果（デジタルの無信号）を出力した場合には、この信号をレジスタ７２２に供給し、レジスタ７２２にラッチ（保持）させる。これにより、比較器７１１やＡＤ変換部７２１のオフセットの値がレジスタ７２２に保持される。また、スイッチ７２３は、ＡＤ変換部７２１が正味の蓄積信号のＡＤ変換の結果（デジタルの正味の蓄積信号）を出力した場合には、この信号を減算器７２４に供給する。
レジスタ７２２は、無信号のＡＤ変換の結果を保持するものである。レジスタ７２２は、保持する無信号のＡＤ変換の結果（デジタルの無信号）を減算器７２４に供給する。
減算器７２４は、デジタルの正味の蓄積信号の値からデジタルの無信号の値を減算するものである。減算器７２４は、減算した結果（正味のデジタル値）を、バイナリ判定部７３０に供給する。
バイナリ判定部７３０は、バイナリ判定（デジタル判定）を行うものである。このバイナリ判定部７３０は、正味のデジタル値と、バイナリ判定部７３０の参照信号（図１０では、「ＲＥＦ」と示す）とを比較して、画素３１０への光子の入射の有無をバイナリ判定し、その判定結果（図１０では「ＢＩＮＯＵＴ」と示す）を出力する。なお、参照信号（ＲＥＦ）は、光子入射なしの時に画素３１０が出力する信号（無信号）のデジタル値と、光子入射ありの時に画素３１０が出力する信号（無信号）のデジタル値との中間値付近の値が設定される（例えば、「０」と「１００」の中間の「５０」が参照信号）。すなわち、参照信号（ＲＥＦ）は、閾値として機能する。
例えば、ＤＣＤＳ部７２０から供給された正味のデジタル値が参照信号（ＲＥＦ）の値を超えている場合には、「光子入射あり」として「１」の値の信号（ＢＩＮＯＵＴ）が出力される。一方、ＤＣＤＳ部７２０から供給された正味のデジタル値が参照信号（ＲＥＦ）の値を超えていない場合には、「光子入射なし」として「０」の値の信号（ＢＩＮＯＵＴ）が出力される。すなわち、バイナリ判定部７３０からは、光子入射の有無がバイナリ判定結果のデジタル値（０か１）として出力される。バイナリ判定部７３０は、判定結果（ＢＩＮＯＵＴ）を、加算器７４１に供給する。
加算器７４１は、バイナリ判定部７３０から供給された判定結果のデジタル値を、メモリ７４２に保持されている画素ごとのカウント値に加算するものである。この加算器７４１は、バイナリ判定によりデジタル値とされた蓄積信号を生成した画素３１０のカウント値をメモリ７４２から取得し、その取得したカウント値にバイナリ判定結果のデジタル値を加算する。そして、加算器７４１は、加算したカウント値をメモリ７４２に供給し、その画素のカウント値を更新させる。
メモリ７４２は、画素ごとの光強度を示すカウント値をデジタル記憶するメモリである。このメモリ７４２は、バイナリ判定結果が所定回数の積算されたカウント値を、出力回路から出力する。なお、図１０では、説明の便宜上、出力回路への信号線は省略されて表されている。
なお、図１０では、バイナリ判定部７３０および加算器７４１を１光子検出用判定回路７００ごとに設ける例を想定して説明したが、これに限定されるものではなく、複数の１光子検出用判定回路７００においてバイナリ判定部７３０および加算器７４１を共有するようにするようにしてもよい。また、バイナリ判定部７３０および加算器７４１は、半導体撮像チップ（撮像素子１００）に設ける他に、半導体撮像チップからの信号を受信して処理する信号処理チップに設けるようにしてもよい。
ここで、１個の画素３１０における光子の入射の有無をバイナリ判定する場合の１光子検出用判定回路７００の動作について図１０におけるｂを参照して説明する。
図１０におけるｂでは、１光子検出用判定回路７００の動作例の一例を示すフローチャートが示されている。なお、図１０におけるｂで示すフローチャートの各手順の枠は、図１０におけるａにおいて示した各構成を囲む枠と略対応する。すなわち、２重の枠で示す手順は画素３１０の手順を示し、長い線の破線の枠で示す手順はＡＣＤＳ部７１０の手順を示し、短い線の破線の枠で示す手順はＤＣＤＳ部７２０の手順を示し、太い実線の枠で示す手順はバイナリ判定部７３０の手順を示す。なお、説明の便宜上、ＡＣＤＳ部７１０によるＡＣＤＳ処理については、図示を省略し、ＤＣＤＳ部７２０がＡＤ変換を行う際の手順で一緒に説明する。
まず、選択された行の画素（画素３１０）において、アンプトランジスタ３１４のゲート端子の電位（ＦＤ３２２の電位）がリセットされ、垂直信号線３４１にリセット信号が出力される（ステップ７６１）。
続いて、画素３１０から出力されたリセット信号が、ＡＣＤＳ部７１０のキャパシタ７１３によってサンプルホールドされる（ステップ７６２）。その後、サンプルホールドされたリセット信号と、画素３１０から出力されたリセット信号との差分の信号（無信号）が、ＤＣＤＳ部７２０のＡＤ変換部７２１によりＡＤ変換される（ステップ７６３）。なお、このＡＤ変換された無信号には、比較器７１１やＡＤ変換部７２１によって発生するノイズが含まれており、これらのノイズを相殺（オフセット）するための値がデジタル検出されたものである。そして、この無信号のＡＤ変換の結果が、オフセット値としてレジスタ７２２に保持される（ステップ７６４）。
続いて、画素３１０において、フォトダイオード３１１が蓄積した電子がＦＤ３２２に転送され、画素３１０から蓄積信号が出力される（ステップ７６５）。その後、サンプルホールドされたリセット信号と、画素３１０から出力された蓄積信号との差分の信号（正味の蓄積信号）が、ＤＣＤＳ部７２０のＡＤ変換部７２１によりＡＤ変換される（ステップ７６６）。なお、このＡＤ変換の結果には、比較器７１１やＡＤ変換部７２１によって発生するノイズが含まれている。
そして、減算器７２４によって、正味の蓄積信号のＡＤ変換の結果（２回目）の値から、レジスタ７２２に保持された無信号のＡＤ変換の結果（１回目）の値が差し引かれた値が出力される（ステップ７６７）。これにより、比較器７１１やＡＤ変換部７２１に起因するノイズ（オフセット成分）がキャンセルされ、画素３１０が出力した蓄積信号のみのデジタル値（正味のデジタル値）が出力される。
その後、減算器７２４から出力された正味のデジタル値と、参照信号（ＲＥＦ）とが、バイナリ判定部７３０によって比較される（ステップ７６８）。参照信号（ＲＥＦ）は、光子入射なしの時に画素３１０が出力する信号（無信号）のデジタル値と、光子入射ありの時に画素３１０が出力する信号（無信号）のデジタル値との中間値付近の値が設定される（例えば、「０」と「１００」の中間の「５０」が参照信号）。減算器７２４が出力したデジタル値（画素３１０が出力した蓄積信号のみのデジタル値）の値が参照信号（ＲＥＦ）の値を超えている場合には、「光子入射あり」として「１」の値の信号（ＢＩＮＯＵＴ）が出力される。一方、減算器７２４が出力したデジタル値の値が参照信号（ＲＥＦ）の値を超えていない場合には、「光子入射なし」として「０」の値の信号（ＢＩＮＯＵＴ）が出力される。すなわち、撮像素子１００からは、光子入射の有無がバイナリ判定結果のデジタル値（０か１）として出力される。
その後、蓄積信号を生成した画素３１０のカウント値にバイナリ判定結果のデジタル値が加算され、その画素のカウント値が更新される（ステップ７６９）。
なお、図１０では１光子検出を想定し、「光子入射あり」と「光子入射なし」との２値判定（バイナリ判定）をすることを前提にして説明したが、複数系統の参照信号（ＲＥＦ）を用意することにより、２値以上の判定が可能となる。例えば、参照信号（ＲＥＦ）を２系統用意し、１系統を、光子数が「０」の時のデジタル値と、光子数が「１」の時のデジタル値との中間値にする。また、もう１系統を、光子数が「１」の時のデジタル値と、光子数が「２」の時のデジタル値との中間値にする。これにより、光子数が「０」、「１」、「２」の３つの判定が可能となり、撮像のダイナミックレンジが向上する。なお、このような多値判定は、画素ごとの変換効率のばらつき等による影響が大きくなるため、２値判定の製造より高い精度で製造を行う必要がある。しかしながら、画素が生成した信号をデジタル出力として扱う点においては、画素が生成した信号から光子入射の有無のみ（０か１）を判定するバイナリ判定と同様である。
このように、画素３１０が出力した信号が１光子検出用判定回路７００においてデジタル値として判定されるため、アナログ出力として扱う従来の撮像素子（１０ｂｉｔのデータにする場合は１０２４階調）と比較して、伝送中のノイズの影響をほぼ完全に受けない。また、メモリにおいて保持されるカウント値を複数の画素で共有することにより（例えば、値の格納アドレスを共有）、共有した複数の画素におけるバイナリ判定結果がカウント値を介して加算され、複数の画素を１受光面のデータとして扱うことができる。このようにして、撮像におけるダイナミックレンジを向上させることもできる。
次に、各画素に入射した光子の数と検出結果との関係について、図１１を参照して説明する。
［各画素に入射した光子の数と検出結果との関係例］
図１１は、本技術の第３の実施の形態において、単位露光期間に各画素に入射する光子の平均数とカウント確率との関係を示すグラフである。
なお、撮像素子の各画素には、撮像素子の各画素に対して光子が均一かつランダムに入射することを想定して説明する。なお、光子は、時間的にも均一かつランダムに入射することを想定する。
このような条件において、単位露光期間内に各画素に入射する光子の平均数（平均光子数）と、入射した光子がカウント（１光子検出用判定回路７００で「１」と判定）される確率（カウント確率）との関係は、ポワソン分布（Poisson distribution）に従う。ポワソン分布に従うため、平均光子数とカウント確率との関係は、次の式１に示す関係になる。
Figure 0006113711
 ここで、Ｐ（ｋ）は、単位露光期間内において、単位画素に光子入射がｋ回発生（ｋ個の光子が入射）する確率である。また、λは、単位露光期間内において、単位画素に入射する光子の平均個数（平均光子数）である。また、ｅは、自然対数の底（≒２．７１８）である。
すなわち、上述の式１の確率Ｐ（ｋ）は、単位露光期間中に各画素に入射する光子の数が平均光子数λの場合において、入射する光子の数が光子数ｋである確率を示す。
ここで、単位露光期間中において撮像素子の各画素に入射した光子の数の平均（平均光子数λ）が「０．２１」であることを想定して、平均光子数とカウント確率との関係を説明する。この場合において、光子数ｋと、確率Ｐ（ｋ）とは、上述の式１に基づいて、次のような関係になる。
単位画素に入射する光子が０個（ｋ＝０）の確率：０．８１０５
単位画素に入射する光子が１個（ｋ＝１）の確率：０．１７０２
単位画素に入射する光子が２個（ｋ＝２）の確率：０．０１７９
単位画素に入射する光子が３個（ｋ＝３）の確率：０．００１３
・・・（これ以下は、値が非常に小さい（０．００００７以下）ので省略）
このように、単位画素に入射する光子が重複する確率は、重複する光子の数が多くなるほど、値が小さくなる。
次に、このような確率で光子が入射する場合における撮像素子が生成する信号について説明する。
１光子検出用判定回路７００が出力するデジタル値が「０」となる場合は、単位画素に入射する光子が０個のケースである。すなわち、デジタル値が「０」となる確率は、単位画素に入射する光子が０個のケースの確率の「０．８１０５」である。
一方、１光子検出用判定回路７００が出力するデジタル値が「１」となる場合は、単位画素に入射する光子が１個以上の全てのケースである。すなわち、デジタル値が「１」となる確率（カウント確率）は、単位画素に入射する光子が１個以上のケースの確率を総和した値の「０．１８９４」ある。
なお、平均光子数λが「０．２１」であることから、カウント確率「０．１８９４」は、入射した光子の約１０％がカウントされない（カウントロス）ことを示している。このカウントロスは、単位露光期間内において、単位画素に２個以上の光子入射があったものを「１」とカウントしたことに起因して生じている。従って平均光子数λが大きくなるほどカウントロスも大きくなる。
ここまでは、平均光子数λが「０．２１」であることを想定して説明したが、このような平均光子数λとカウント確率との関係は、空間的かつ時間的に光子が均一かつランダムに入射する場合には一意的である。すなわち、縦軸をカウント確率を示す軸とし、横軸を単位露光期間に各画素に入射する光子の平均光子数とすると、カウント確率と平均光子数との関係は、図１１の表の実線（線７９１）に示す関係になる。
なお、図１１の表において、鎖線（鎖線７９２）で示す平均光子数の位置は、入射した光子の約１０％がカウントロスされる位置（１０％検出ロス位置）を示す。約１０％のカウントロスを許容する場合には、平均光子数が「０．２１」以下の場合にはリニアリティを保証できるものとされる。これを撮像素子が生成したデジタル出力値の側からみれば、すなわち撮像素子が生成したデジタル値におけるカウント確率が「０．１８９４」以下である場合には、リニアリティを保証できる照度と露光条件で撮像したものと判断される。一方、カウント確率が「０．１８９４」を超えている場合（図１１の圧縮領域７９３で示す範囲）には、カウントロスが多く、リニアリティを保証できないと判断される。
なお、カウント確率と平均光子数との間には図１１の表に示すような関係があるため、この表に示すような関係を示すデータ（例えば、ポワソン分布またはポワソン分布に近似させた関数やテーブル）を保持させることにより、カウント値の補正を施すことができる。この補正は、まず、撮像素子が生成したデジタル値に基づいてカウント確率（「１」の値の画素の全画素における割合）を算出し、このカウント確率と、図１１の表に示す関係を示すデータとから平均光子数を算出する。そして、その算出した平均光子数から、撮像素子に入射した光子の数を算出する。この補正を行う場合には、リニアリティを保証できる範囲内で使用する場合（補正なしの場合）と比較して、一桁程度検出ダイナミックレンジを上げることが可能になる。
このように、本技術の第３の実施の形態によれば、埋め込みチャネル型のトランジスタで転送トランジスタを設計することにより、界面準位の影響を受けないで１光子判定を行うことができる。すなわち、絶縁膜（基板の表面）から０．２μｍ以内の深さで不純物の濃度のピークとなるｎ型拡散層を１×１０１５ａｔｏｍｓ／ｃｍ３以上の濃い濃度のｎ型の不純物で形成して埋め込みチャネル型の転送トランジスタを設計することにより、１光子検出に適切な転送トランジスタを画素に設けることができる。
このように、本技術の実施の形態によれば、埋め込みチャネル型のトランジスタで転送トランジスタを設計することにより、フォトンカウンティングの精度を向上させることができる。すなわち、本技術が適用されたＣＭＯＳイメージセンサを用いてフォトンカウンティングを行うことにより、界面準位による電子のトラップなどの画素内電荷転送時に発生する雑音を抑制することができる。すなわち、通常のＣＭＯＳイメージセンサと類似した構造の画素での１光子検出が可能となり、超低ノイズおよび超高感度の撮像でのフォトンカウンティングが可能になる。
なお、本技術の実施の形態において示した撮像素子は、光電子増倍管やアバランシェフォトダイオード、或いはフォトダイオードなどが設けられていた従来の電子機器における光検出部として幅広く適用することができる。例えば、イメージングプレートの蛍光スキャナ、放射線のシンチレーションカウンタに適用することができる。他にも、ＤＮＡチップの検出器、ＤＲ（Digital Radiography）と呼ばれるＸ線撮像装置、ＣＴ（Computed Tomography）装置、ＳＰＥＣＴ（Single Photon Emission Tomography）装置などにも適用することができる。特に、ＣＭＯＳイメージセンサであるために安値で大量生産することができるため、光電子増倍管の値段が高いために少数の光検出部しか設けられなかった電子機器において多数の光検出部を設けることにより、検出速度を向上させることができる。
例えば、本技術の実施の形態において示した撮像素子をＣＴ装置の検出器に導入すれば、従来のフォトダイオード等による検出器より遥かに高感度なシンチレーション光の検出が可能となり、検出の高精度化やＸ線量の低下による低被爆化に寄与することができる。なお、ＳＰＥＣＴやＰＥＴなどの、従来、光電子増倍管を用いていたガンマ線の検出についても同様である。
なお、検出ヘッドを多く設ける電子機器のみで効果があるわけでなく、単一の検出ヘッドを用いる電子機器においても同様の効果を得ることができる。例えば、放射線のシンチレーション線量計に本技術を適用すれば、安価な半導体撮像素子を用いて小型軽量で超高感度のポケット線量計を実現することができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ハードディスク、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disk）、メモリカード、ブルーレイディスク（Blu-ray Disc（登録商標））等を用いることができる。
なお、本技術は以下のような構成もとることができる。
（１） 埋め込みチャネル型ＭＯＳトランジスタにより構成される転送トランジスタを備え、オン状態の前記転送トランジスタによりフォトダイオードからフローティングディフュージョンに転送された電荷に基づいて画素信号を出力する画素と、
前記出力された画素信号をデジタル値に変換し、当該変換されたデジタル値を閾値と比較して、当該画素信号を生成した画素への光子の入射の有無をバイナリ判定する判定部と
を具備する撮像素子。
（２） 前記フォトダイオードは、第１導電型の不純物拡散層により構成される電荷蓄積領域を備え、
前記フローティングディフュージョンは、前記第１導電型の不純物拡散層により構成され、
前記転送トランジスタは、前記フォトダイオードと前記フローティングディフュージョンとの間のチャネルとなるチャネル領域を備え、前記チャネル領域は、１×１０１５ａｔｏｍｓ／ｃｍ３以上の濃度の前記第１導電型の不純物拡散層により構成される
前記（１）に記載の撮像素子。
（３） 前記チャネル領域は、前記転送トランジスタのゲート電極が形成される側の基板表面から０．２μｍ以内の深さにおいて不純物のピークが形成される前記（２）に記載の撮像素子。
（４） 前記チャネル領域は、前記転送トランジスタのオフ状態の際には、前記電荷蓄積領域から前記不純物拡散層に余剰電荷を排出するためのオーバーフロードレインとして機能する前記（２）に記載の撮像素子。
（５） 前記転送トランジスタは、当該転送トランジスタのゲート電極と当該ゲート電極が面する基板との仕事関数差により当該ゲート電極が面する基板の表面におけるポテンシャルを浅くする方向に変調させることにより、当該ゲート電極が面する基板の表面から当該基板の内部側に離れた位置に前記チャネルが形成される前記（２）に記載の撮像素子。
（６） 前記転送トランジスタは、当該転送トランジスタのゲート電極が形成される側の基板表面から０．２μｍ以内の深さにおいて不純物のピークが形成されるとともに、当該不純物のピークと前記ゲート電極との間に第２導電型の不純物拡散層が形成される前記（２）に記載の撮像素子。
（７） 埋め込みチャネル型ＭＯＳトランジスタにより構成される転送トランジスタを備え、オン状態の前記転送トランジスタによりフォトダイオードからフローティングディフュージョンに転送された電荷に基づいて画素信号を出力する画素と、
前記出力された画素信号をデジタル値に変換し、当該変換されたデジタル値を複数の閾値と比較して、当該画素信号を生成した画素へ入射した光子の個数を判定する判定部と
を具備する撮像素子。
（８） 埋め込みチャネル型ＭＯＳトランジスタにより構成される転送トランジスタを備え、オン状態の前記転送トランジスタによりフォトダイオードからフローティングディフュージョンに転送された電荷に基づいて画素信号を出力する画素と、
前記出力された画素信号をデジタル値に変換し、当該変換されたデジタル値を閾値と比較して、当該画素信号を生成した画素への光子の入射の有無をバイナリ判定する判定部と
を具備する電子機器。
１００ 撮像素子
１１２ 第１垂直駆動回路
１１４ レジスタ
１１５ 第２垂直駆動回路
１１８ 出力回路
３００ 画素アレイ部
３１０ 画素
３１１ フォトダイオード
３１２ 転送トランジスタ
３１３ リセットトランジスタ
３１４ アンプトランジスタ
５１１ 基板
５１２ ｐウェル
５２１ 蓄積領域
５２２ ｐ型拡散層
５３１ 浮遊拡散領域
５４１ 転送ゲート電極
５４２ ｎ型拡散層
５５１ 絶縁膜
５５２ 素子分離領域

Claims (8)

  1. 埋め込みチャネル型ＭＯＳトランジスタにより構成される転送トランジスタを備え、オン状態の前記転送トランジスタによりフォトダイオードからフローティングディフュージョンに転送された電荷に基づいて画素信号を出力する画素と、
    前記出力された画素信号をデジタル値に変換し、当該変換されたデジタル値を閾値と比較して、当該画素信号を生成した画素への光子の入射の有無をバイナリ判定する判定部と
    を具備する撮像素子。
  2. 前記フォトダイオードは、第１導電型の不純物拡散層により構成される電荷蓄積領域を備え、
    前記フローティングディフュージョンは、前記第１導電型の不純物拡散層により構成され、
    前記転送トランジスタは、前記フォトダイオードと前記フローティングディフュージョンとの間のチャネルとなるチャネル領域を備え、前記チャネル領域は、１×１０１５ａｔｏｍｓ／ｃｍ３以上の濃度の前記第１導電型の不純物拡散層により構成される
    請求項１記載の撮像素子。
  3. 前記チャネル領域は、前記転送トランジスタのゲート電極が形成される側の基板表面から０．２μｍ以内の深さにおいて不純物のピークが形成される請求項２記載の撮像素子。
  4. 前記チャネル領域は、前記転送トランジスタのオフ状態の際には、前記電荷蓄積領域から前記不純物拡散層に余剰電荷を排出するためのオーバーフロードレインとして機能する請求項２記載の撮像素子。
  5. 前記転送トランジスタは、当該転送トランジスタのゲート電極と当該ゲート電極が面する基板との仕事関数差により当該ゲート電極が面する基板の表面におけるポテンシャルを浅くする方向に変調させることにより、当該ゲート電極が面する基板の表面から当該基板の内部側に離れた位置に前記チャネルが形成される請求項２記載の撮像素子。
  6. 前記転送トランジスタは、当該転送トランジスタのゲート電極が形成される側の基板表面から０．２μｍ以内の深さにおいて不純物のピークが形成されるとともに、当該不純物のピークと前記ゲート電極との間に第２導電型の不純物拡散層が形成される請求項２記載の撮像素子。
  7. 埋め込みチャネル型ＭＯＳトランジスタにより構成される転送トランジスタを備え、オン状態の前記転送トランジスタによりフォトダイオードからフローティングディフュージョンに転送された電荷に基づいて画素信号を出力する画素と、
    前記出力された画素信号をデジタル値に変換し、当該変換されたデジタル値を複数の閾値と比較して、当該画素信号を生成した画素へ入射した光子の個数を判定する判定部と
    を具備する撮像素子。
  8. 埋め込みチャネル型ＭＯＳトランジスタにより構成される転送トランジスタを備え、オン状態の前記転送トランジスタによりフォトダイオードからフローティングディフュージョンに転送された電荷に基づいて画素信号を出力する画素と、
    前記出力された画素信号をデジタル値に変換し、当該変換されたデジタル値を閾値と比較して、当該画素信号を生成した画素への光子の入射の有無をバイナリ判定する判定部と
    を具備する電子機器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6113711B2 (ja) * 2012-02-27 2017-04-12 ソニーセミコンダクタソリューションズ株式会社 撮像素子および電子機器
US9236409B2 (en) 2012-08-23 2016-01-12 Rambus Inc. Binary pixel circuit architecture
US9380245B1 (en) 2013-02-14 2016-06-28 Rambus Inc. Conditional-reset image sensor with analog counter array
EP2871496B1 (en) * 2013-11-12 2020-01-01 Samsung Electronics Co., Ltd Radiation detector and computed tomography apparatus using the same
JP6242211B2 (ja) * 2013-12-26 2017-12-06 キヤノン株式会社 撮像装置および撮像システム
US10567683B2 (en) 2014-06-06 2020-02-18 Rambus Inc. Image sensor with depletion-level pixel charge transfer control
US9432597B2 (en) 2014-07-25 2016-08-30 Rambus Inc. Low-noise, high dynamic-range image sensor
JP6700656B2 (ja) * 2014-10-31 2020-05-27 キヤノン株式会社 撮像装置
JP2016143850A (ja) * 2015-02-05 2016-08-08 ソニー株式会社 固体撮像装置および電子機器
BR112017013338A2 (pt) * 2015-03-26 2018-04-10 Halliburton Energy Services, Inc. dispositivo de tomografia de raios-x, método para realizar inspeção por raios-x e sistema
TWI731026B (zh) * 2016-01-15 2021-06-21 新加坡商海特根微光學公司 半導體器件
US10622392B2 (en) 2016-01-20 2020-04-14 Sony Corporation Light receiving device, method of manufacturing light receiving device, imaging device, and electronic apparatus
CN107195645B (zh) * 2016-03-14 2023-10-03 松下知识产权经营株式会社 摄像装置
JP6877203B2 (ja) * 2017-03-24 2021-05-26 キヤノン株式会社 撮像装置および移動体
WO2018216400A1 (ja) * 2017-05-25 2018-11-29 パナソニックＩｐマネジメント株式会社 固体撮像素子、及び撮像装置
JP7062430B2 (ja) * 2017-12-15 2022-05-06 キヤノン株式会社 撮像素子、撮像装置および画像処理方法
FR3075544B1 (fr) * 2017-12-19 2020-01-17 Thales Procede et systeme d imagerie a haut et bas niveaux de lumiere
US10971533B2 (en) * 2018-01-29 2021-04-06 Stmicroelectronics (Crolles 2) Sas Vertical transfer gate with charge transfer and charge storage capabilities
JP2020021775A (ja) * 2018-07-30 2020-02-06 キヤノン株式会社 固体撮像装置及び撮像システム
JP2020188386A (ja) * 2019-05-15 2020-11-19 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
FR3098075A1 (fr) 2019-06-28 2021-01-01 Stmicroelectronics (Crolles 2) Sas Pixel et son procédé de commande
JP7444589B2 (ja) * 2019-12-03 2024-03-06 キヤノン株式会社 撮像装置およびその制御方法
WO2022030155A1 (ja) * 2020-08-04 2022-02-10 パナソニックＩｐマネジメント株式会社 撮像装置
CN114374805A (zh) * 2020-10-14 2022-04-19 深圳市鸿飞精密科技有限公司 图像传感器及电子设备

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002168958A (ja) * 2000-11-29 2002-06-14 Toshiba Corp 放射線検出器及び医用画像診断装置
US7868665B2 (en) * 2002-03-05 2011-01-11 Nova R&D, Inc. Integrated circuit and sensor for imaging
JP4147829B2 (ja) * 2002-06-13 2008-09-10 ソニー株式会社 固体撮像装置の製造方法
JP2004055903A (ja) * 2002-07-22 2004-02-19 Nikon Corp 受光装置、計測装置、露光装置、およびデバイス製造方法
JP2005175316A (ja) 2003-12-12 2005-06-30 Nikon Corp 受光素子、及び固体撮像装置
JP5224633B2 (ja) * 2004-03-30 2013-07-03 キヤノン株式会社 半導体装置の製造方法
GB0412296D0 (en) * 2004-06-02 2004-07-07 Council Cent Lab Res Councils Imaging device
KR100630704B1 (ko) * 2004-10-20 2006-10-02 삼성전자주식회사 비평면 구조의 트랜지스터를 구비한 ｃｍｏｓ 이미지 센서및 그 제조 방법
JP4785191B2 (ja) * 2006-03-28 2011-10-05 ルネサスエレクトロニクス株式会社 固体撮像装置
JP5034610B2 (ja) * 2007-03-30 2012-09-26 ソニー株式会社 固体撮像装置、固体撮像装置の信号処理方法および撮像装置
US7696483B2 (en) * 2007-08-10 2010-04-13 General Electric Company High DQE photon counting detector using statistical recovery of pile-up events
KR20090090776A (ko) * 2008-02-22 2009-08-26 삼성전자주식회사 이미지 센서 및 그 제조 방법
JP2009277798A (ja) * 2008-05-13 2009-11-26 Sony Corp 固体撮像装置及び電子機器
JP5213632B2 (ja) * 2008-10-09 2013-06-19 キヤノン株式会社 撮像装置
US7795650B2 (en) * 2008-12-09 2010-09-14 Teledyne Scientific & Imaging Llc Method and apparatus for backside illuminated image sensors using capacitively coupled readout integrated circuits
JP2012513694A (ja) * 2008-12-22 2012-06-14 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 単光子計数機能を備えるｃｍｏｓ撮像装置
US8440957B2 (en) * 2009-02-25 2013-05-14 Bart Dierickx Counting pixel with good dynamic range properties
US8198577B2 (en) * 2009-02-25 2012-06-12 Caeleste Cvba High dynamic range analog X-ray photon counting
US8089036B2 (en) * 2009-04-30 2012-01-03 Omnivision Technologies, Inc. Image sensor with global shutter and in pixel storage transistor
TWI559763B (zh) 2009-10-01 2016-11-21 索尼半導體解決方案公司 影像取得裝置及照相機系統
JP5564918B2 (ja) * 2009-12-03 2014-08-06 ソニー株式会社 撮像素子およびカメラシステム
JP5621266B2 (ja) 2010-01-27 2014-11-12 ソニー株式会社 固体撮像装置とその製造方法、並びに電子機器
JP5797884B2 (ja) * 2010-08-04 2015-10-21 株式会社日立ハイテクノロジーズ 光量検出方法及びその装置
US8766157B2 (en) * 2010-09-02 2014-07-01 Sri International High dynamic range CMOS pixel and method of operating same
US9698185B2 (en) * 2011-10-13 2017-07-04 Omnivision Technologies, Inc. Partial buried channel transfer device for image sensors
JP2013090233A (ja) * 2011-10-20 2013-05-13 Sony Corp 撮像素子およびカメラシステム
EP2790400A1 (en) * 2011-12-09 2014-10-15 Sony Corporation Image pickup device, electronic apparatus, optically stimulated luminescence detection scanner, and image pickup method
WO2013099723A1 (ja) * 2011-12-27 2013-07-04 ソニー株式会社 撮像素子、撮像装置、電子機器および撮像方法
JP6113711B2 (ja) * 2012-02-27 2017-04-12 ソニーセミコンダクタソリューションズ株式会社 撮像素子および電子機器
JPWO2013157448A1 (ja) * 2012-04-20 2015-12-21 ソニー株式会社 半導体光検出装置および放射線検出装置
US9513382B2 (en) * 2012-09-26 2016-12-06 Sony Semiconductor Solutions Corporation Image-capturing device and electronic device
EP2938066A4 (en) * 2012-12-20 2016-10-19 Sony Semiconductor Solutions Corp IMAGE CAPTURE ELEMENT, IMAGE CAPTURE DEVICE, ELECTRONIC APPARATUS, THRESHOLD CALCULATION DEVICE, AND IMAGE CAPTURE METHOD
JP2014139564A (ja) * 2012-12-20 2014-07-31 Sony Corp 撮像装置および電子機器
JP6087780B2 (ja) * 2013-10-10 2017-03-01 ソニーセミコンダクタソリューションズ株式会社 撮像素子、放射線検出装置および撮像素子の制御方法

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