JP6108887B2 - 半導体パッケージ及びプリント回路板 - Google Patents

半導体パッケージ及びプリント回路板 Download PDF

Info

Publication number
JP6108887B2
JP6108887B2 JP2013049835A JP2013049835A JP6108887B2 JP 6108887 B2 JP6108887 B2 JP 6108887B2 JP 2013049835 A JP2013049835 A JP 2013049835A JP 2013049835 A JP2013049835 A JP 2013049835A JP 6108887 B2 JP6108887 B2 JP 6108887B2
Authority
JP
Japan
Prior art keywords
conductor
conductor pattern
pattern
power supply
conductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013049835A
Other languages
English (en)
Other versions
JP2014175628A (ja
Inventor
星　聡
聡 星
展輝 山下
展輝 山下
裕典 村井
裕典 村井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2013049835A priority Critical patent/JP6108887B2/ja
Priority to US14/198,718 priority patent/US9345126B2/en
Publication of JP2014175628A publication Critical patent/JP2014175628A/ja
Application granted granted Critical
Publication of JP6108887B2 publication Critical patent/JP6108887B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0224—Patterned shielding planes, ground planes or power planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48233—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a potential ring of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231—Capacitors or dielectric substances
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/165—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed inductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/167—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed resistors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09263—Meander
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09672—Superposed layout, i.e. in different planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Geometry (AREA)
  • Structure Of Printed Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、半導体素子とインターポーザとを有する半導体パッケージ、及び半導体パッケージとプリント配線板とを有するプリント回路板に関する。
半導体パッケージは、半導体素子としての半導体集積回路（ＬＳＩ：Large-Scale Integration）と、ＬＳＩが実装されるインターポーザ（パッケージ基板）とを有し、プリント配線板に実装されて動作する。プリント配線板には、動作に必要な直流電圧を半導体パッケージに供給する電源回路が実装されており、プリント配線板の電源配線を通じて、電源回路から半導体パッケージに直流電圧が供給される。電源配線には、インダクタンス成分が含まれており、電源配線に電流が流れた際に電源電圧が変動することがある。この電源回路から供給される電源電圧の変動を抑制するために、半導体パッケージの電源端子及びグラウンド端子の間にバイパスコンデンサを設けるのが一般的である。
一方、ＬＳＩが動作すると、ＬＳＩ、パッケージ基板、及びプリント配線板の給電経路に順次、ＬＳＩの動作による電流が流れ、それらの給電経路の寄生特性である電源インピーダンスとその給電経路を流れる電流との積で決まる電源電位変動が発生する。バイパスコンデンサを有する給電構造では、ＬＳＩの容量成分とＬＳＩからプリント配線板に実装されているバイパスコンデンサまでの寄生インダクタンス成分とで並列共振回路となり、ＭＨｚの周波数帯域に***振が発生し、電源インピーダンスが増大する。***振周波数とＬＳＩの動作周波数とが一致した場合、***振周波数の電源インピーダンスが高くなるため、大きな電源電位変動が発生し、ＬＳＩが誤動作することが懸念される。したがって、ＬＳＩの誤動作を防止するためには、ＭＨｚ帯域の電源インピーダンスの***振ピーク値を低減することが重要である。
そこで、従来、特許文献１では、給電構造の電源インピーダンスの***振周波数に近い自己共振周波数をもつコンデンサを、プリント配線板に実装することにより、電源インピーダンスの***振のピーク値を低減している。
特開２０１０−２５１３７３号公報
しかしながら、上記特許文献１に記載の従来例では、電源インピーダンスを低減するために、バイパスコンデンサの他に、別途、コンデンサ部品を追加しなければならず、コスト及び実装面積が増大する問題があった。
そこで、本発明は、コンデンサ部品を追加しなくても電源インピーダンスの***振ピーク値を低減することが可能な半導体パッケージ及びプリント回路板を提供することを目的とする。
本発明の半導体パッケージは、インターポーザと、前記インターポーザに実装された半導体素子と、を備え、前記インターポーザは、複数の導体層を有しており、第１導体層には、前記半導体素子の電源端子及びグラウンド端子のうち一方の端子に電気的に導通する第１導体パターンと、前記第１導体パターンに対して離間して配置された第２導体パターンと、前記第２導体パターンよりも細い配線幅に形成され、前記第１導体パターンと前記第２導体パターンとを接続する第３導体パターンとが形成されており、前記第１導体層に第１誘電体を介して隣接する第２導体層には、前記第１誘電体を介して前記第２導体パターンに対向し、前記半導体素子の電源端子及びグラウンド端子のうち他方の端子に電気的に導通する第４導体パターンが形成されており、前記第２導体パターン、前記第３導体パターン及び前記第４導体パターンからなるパターンユニットで直列共振回路が構成されていることを特徴とする。
直列共振回路を構成するパターンユニットにより、***振による電源インピーダンスのピーク値を低減することができ、電源電位の変動を抑制することができる。
第１実施形態に係る半導体パッケージを有するプリント回路板の概略構成を示す説明図である。 第１実施形態に係る半導体パッケージのインターポーザを示す模式図である。 第１実施形態に係るプリント回路板の給電経路を示す等価回路図である。 第１実施形態及び比較例１の電源インピーダンスのシミュレーション結果を示すグラフである。 第１実施形態、比較例１及び比較例２の電源インピーダンスのシミュレーション結果を示すグラフである。 電源インピーダンスの***振周波数に対する共振周波数の比率と電源インピーダンスの低減率との関係を示すグラフである。 第２実施形態に係るプリント回路板の半導体パッケージにおけるインターポーザを示す模式図である。 第３実施形態及び比較例１の電源インピーダンスのシミュレーション結果を示すグラフである。 第４実施形態に係るプリント回路板の半導体パッケージにおけるインターポーザを示す模式図である。 第５実施形態に係る半導体パッケージを有するプリント回路板の概略構成を示す説明図である。 第６実施形態に係るプリント回路板の半導体パッケージにおけるインターポーザの第１導体層を示す平面図である。 第７実施形態に係る半導体パッケージを有するプリント回路板の概略構成を示す説明図である。 第８実施形態に係るプリント回路板のプリント配線板を示す模式図である。 第９実施形態に係るプリント回路板のプリント配線板を示す模式図である。 比較例１のプリント回路板の給電経路を示す等価回路図である。 比較例２の半導体パッケージのインターポーザを示す平面図である。
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
［第１実施形態］
図１は、本発明の第１実施形態に係る半導体パッケージを有するプリント回路板の概略構成を示す説明図である。図１（ａ）はプリント回路板の断面図である。図１（ｂ）は半導体パッケージの断面図である。図１（ｃ）は半導体パッケージの平面図である。
プリント回路板５００は、プリント配線板２００と、プリント配線板２００に実装された半導体パッケージ１００と、プリント配線板２００に実装された電源回路３００と、プリント配線板２００に実装されたバイパスコンデンサ４００と、を備えている。
マザーボードであるプリント配線板２００は、表層２０１と、表層２０１の反対側の表層２０４と、表層２０１と表層２０４との間の複数の内層２０２，２０３と、が誘電体（絶縁体）を介在して積層された多層（４層）の基板である。各層２０１，２０２，２０３，２０４は、導体が配置された導体層である。
内層２０２には、電源導体パターンが形成され、内層２０３には、グラウンド導体パターンが形成されている。プリント配線板２００には、内層２０２の電源導体パターンに電気的に接続された貫通ヴィア２１１，２２１と、内層２０３のグラウンド導体パターンに電気的に接続された貫通ヴィア２１２，２２２とが形成されている。
半導体パッケージ１００は、例えばＢＧＡ（Ball grid array）型の半導体パッケージであり、プリント配線板２００の表層２０１に実装されている。また、半導体パッケージ１００は、ヴィア２１１，２１２の近傍に配置されている。
半導体パッケージ１００は、はんだボールで構成された電源端子１０１及びグラウンド端子１０２を有している。半導体パッケージ１００の電源端子１０１は、ヴィア２１１を介して内層２０２の電源導体パターンに電気的に接続され、グラウンド端子１０２は、ヴィア２１２を介して内層２０３のグラウンド導体パターンに電気的に接続されている。
電源回路３００は、半導体パッケージ１００の動作に必要な直流電圧を半導体パッケージ１００に供給するための回路であり、プリント配線板２００の表層２０１に実装されている。また、電源回路３００は、ヴィア２２１，２２２の近傍に配置されている。
電源回路３００の電源端子３０１は、ヴィア２２１を介して内層２０２の電源導体パターンに電気的に接続され、グラウンド端子３０２は、ヴィア２２２を介して内層２０３のグラウンド導体パターンに電気的に接続されている。これにより、電源回路３００の電源端子３０１と半導体パッケージ１００の電源端子１０１とが、プリント配線板２００を介して電気的に接続されている。また、電源回路３００のグラウンド端子３０２と半導体パッケージ１００のグラウンド端子１０２とが、プリント配線板２００を介して電気的に接続されている。
バイパスコンデンサ４００は、単数又は複数のコンデンサ素子（例えばコンデンサチップ）からなり、プリント配線板２００の表層２０４に実装されている。また、バイパスコンデンサ４００は、半導体パッケージ１００の近傍、即ちヴィア２１１，２１２の近傍に配置されている。バイパスコンデンサ４００は、一方の端子４０１がプリント配線板２００の電源配線（図１（ａ）ではヴィア２１１）に電気的に接続され、他方の端子４０２がプリント配線板２００のグラウンド配線（図１（ａ）ではヴィア２１２）に電気的に接続されている。
半導体パッケージ１００は、図１（ｂ）に示すように、インターポーザ（パッケージ基板ともいい、以下「基板」という）１３０と、基板１３０に実装された半導体素子であるＬＳＩ（Large-Scale Integration）１６０と、を備えている。
基板１３０は、表層１３１と、表層１３１の反対側の表層１３４と、表層１３１と表層１３４との間の複数の内層１３２，１３３と、が誘電体（絶縁体）１３５，１３６，１３７を介在して積層された多層（４層）の基板である。各層１３１，１３２，１３３，１３４は、導体が配置された導体層である。
内層１３２は、表層１３１に誘電体１３５を介して隣接する導体層であり、内層１３３は、内層１３２に対し表層１３１の側とは反対側に配置され、内層１３２に誘電体１３６を介して隣接する導体層である。本実施形態では、表層１３１が第１導体層、内層１３２が第２導体層、内層１３３が第３導体層、表層１３４が第４導体層である。また、本実施形態では、誘電体１３５が第１誘電体、誘電体１３６が第２誘電体、誘電体１３７が第３誘電体である。電源端子１０１及びグラウンド端子１０２は、表層１３４に配置されている。
ＬＳＩ１６０は、基板１３０の表層１３１に実装されている。具体的にはＬＳＩ１６０は、接着剤等で基板１３０の表層１３１に固定されている。
ＬＳＩ１６０は、図１（ｃ）に示すように、直流電圧が印加される複数の電源端子１６１と、グラウンド電位となる複数のグラウンド端子１６２と、を有している。
本実施形態では、ＬＳＩ１６０は、複数の異なる直流電圧で動作するものである。したがって、ＬＳＩ１６０は、電源端子１６１とは異なる直流電圧が印加される複数の電源端子１６３を有している。なお、ＬＳＩ１６０は、これら端子１６１〜１６３の他に、不図示の信号端子等を有している。
図２は基板１３０を示す模式図であり、図２（ａ）は基板１３０の表層１３１の平面図、図２（ｂ）は、基板１３０の内層１３２の平面図である。基板１３０は、表層１３１に形成され、ＬＳＩ１６０の電源端子１６１及びグラウンド端子１６２のうち一方の端子、本実施形態では、電源端子１６１が電気的に導通する第１導体パターンである電源導体パターン１４１を有する。また、基板１３０は、表層１３１に形成され、ＬＳＩ１６０のグラウンド端子１６２が電気的に導通するグラウンド導体パターン１４２を有する。また、基板１３０は、表層１３１に形成された、第２導体パターンである導体パターン１４３及び第３導体パターンである導体パターン１４４を有している。また、基板１３０は、内層１３２に形成され、ＬＳＩ１６０の電源端子及びグラウンド端子のうち他方の端子、本実施形態ではグラウンド端子１６２が電気的に導通する第４導体パターンである導体パターン１４５を有するグラウンド導体パターン１４６を有する。また、基板１３０は、内層１３３に形成された導体パターンである電源導体パターン１４７（図１（ｂ））を有している。また、基板１３０は、表層１３１に形成された導体パターンである電源導体パターン１４８を有している。
導体パターン１４１，１４２，１４３は、互いに離間して表層１３１に配置されている。また、表層１３１の導体パターン１４４は、電源導体パターン１４１と、導体パターン１４３とを電気的に接続している。
表層１３１の電源導体パターン１４１には、図１（ｃ）に示すように、ボンディングワイヤ１７１によりＬＳＩ１６０の電源端子１６１が電気的に接続されている。表層１３１のグラウンド導体パターン１４２には、ボンディングワイヤ１７２により、ＬＳＩ１６０のグラウンド端子１６２が電気的に接続されている。なお、表層１３１の電源導体パターン１４８には、ボンディングワイヤ１７３によりＬＳＩ１６０の電源端子１６３が電気的に接続されている。
表層１３１の電源導体パターン１４１は、ヴィア１５１により、内層１３３の電源導体パターン１４７及び表層１３４の電源端子１０１に電気的に接続されている。つまり、電源端子１０１は、ヴィア１５１、電源導体パターン１４１及びボンディングワイヤ１７１を介してＬＳＩ１６０の電源端子１６１に電気的に導通している。
表層１３１のグラウンド導体パターン１４２は、ヴィア１５２により、内層１３２のグラウンド導体パターン１４６及び表層１３４のグラウンド端子１０２に電気的に接続されている。つまり、内層１３２のグラウンド導体パターン１４６（導体パターン１４５）は、ヴィア１５２を介して、表層１３１のグラウンド導体パターン１４２及び表層１３４のグラウンド端子１０２に電気的に導通している。また、内層１３２のグラウンド導体パターン１４６（導体パターン１４５）は、ヴィア１５２、グラウンド導体パターン１４２、及びボンディングワイヤ１７２を介して、ＬＳＩ１６０のグラウンド端子１６２に電気的に導通している。したがって、グラウンド端子１０２は、ヴィア１５２、グラウンド導体パターン１４２及びボンディングワイヤ１７２を介してＬＳＩ１６０のグラウンド端子１６２を介して電気的に導通している。
なお、表層１３１の電源導体パターン１４８は、導体パターン１４１〜１４４に対して離間して配置され、ヴィア１５３により、内層１３３の不図示の導体パターン及び表層１３４の不図示の電源端子に電気的に接続されている。
本実施形態では、表層１３１の電源導体パターン１４１，１４８は、略Ｕ字形状に形成され、端部同士が互いに対向するように配置されている。これら電源導体パターン１４１，１４８で囲われた領域内には、グラウンド導体パターン１４２が配置されている。グラウンド導体パターン１４２は、リング状の一部が切り欠かれて分断された形状、即ち略Ｃ字形状に形成されている。そして、グラウンド導体パターン１４２に囲われた領域内には、導体パターン１４３が配置されており、電源導体パターン１４１と導体パターン１４３とがグラウンド導体パターン１４２の切欠部を通じて導体パターン１４４で電気的に接続されている。
内層１３２のグラウンド導体パターン１４６は、内層１３２の略全面に亘って形成されたプレーン状の導体パターンである。そして、表層１３１の導体パターン１４３とグラウンド導体パターン１４６の一部である導体パターン１４５とが、誘電体１３５を介して対向している。つまり、誘電体１３５を介して互いに対向する部分が第２導体パターンである導体パターン１４３及び第４導体パターンである導体パターン１４５である。
本実施形態では、導体パターン１４５は、導体パターン１４３を内層１３２に投影した投影領域に形成された導体パターンである。これら一対の導体パターン１４３，１４５により、主に容量成分（Ｃ成分）及び抵抗成分（Ｒ成分）を持つ平行平板コンデンサとして機能する。
また、導体パターン１４４は、線状の導体パターンであり、配線幅Ｄ１が、導体パターン１４３の配線幅Ｄ２よりも狭い。したがって、導体パターン１４４は、主にインダクタンス成分（Ｌ成分）及び抵抗成分（Ｒ成分）をもつインダクタとして機能する。
つまり、プリント配線板２００は、導体パターン１４３，１４４，１４５からなるＬＣＲ成分を持つ直列共振回路を構成したパターンユニット１８０を有している。
本実施形態では、導体パターン１４３は、ＬＳＩ１６０に対向する位置に配置されている。即ち、導体パターン１４３の一部又は全部（図２（ａ）では全部）が、ＬＳＩ１６０を表層１３１に投影した投影領域Ｒａ内に配置されている。これにより、表層１３１において、投影領域Ｒａ以外の領域に導体パターン１４３を設ける領域を確保しなくて済み、基板１３０、ひいては半導体パッケージ１００のサイズの小型化を維持することができる。
以上の直列共振回路となるパターンユニット１８０の共振周波数を、ＬＳＩ１６０、基板１３０、プリント配線板２００及びバイパスコンデンサ４００による***振周波数に近づけることによって、***振時の電源インピーダンスを低減することができる。
以下、電源インピーダンスの低減原理について説明する。図１５は、比較例１のプリント回路板の給電経路を示す等価回路図である。この図１５は、本実施形態のパターンユニット１８０を有していないプリント回路板の給電経路の等価回路図である。
図１５（ａ）は、電源回路３００側から見たプリント回路板の給電経路の等価回路図である。プリント配線板２００の電源配線は、寄生抵抗成分１１と、電源配線の寄生インダクタンス成分１２とを直列接続した回路と見做せる。バイパスコンデンサ４００は、ＥＳＬを含む寄生インダクタンス成分１３と、ＥＳＲを含む寄生抵抗成分１５と、コンデンサ素子の総容量を示す容量成分１４とを直列接続した回路と見做せる。半導体パッケージの基板１３０’の電源配線（導体パターン及びヴィア等）は、寄生抵抗成分１６と、寄生インダクタンス成分１７とを直列接続した回路と見做せる。また、ＬＳＩ１６０は、容量成分１８を有しているものと見做せる。
なお、プリント配線板２００及び基板１３０’の電源配線−グラウンド配線間の寄生容量は、ＭＨｚ帯域の電源インピーダンスへの影響が低いため、省略している。同様の理由により、ＬＳＩ１６０の電源配線及びグラウンド配線の寄生抵抗成分及び寄生インダクタンス成分も省略している。
図１５（ｂ）は、ＬＳＩ１６０をＭＨｚ帯以上のノイズ源Ｎとして見た場合のプリント回路板の等価回路図である。図１５（ｂ）に示すように、ＬＳＩ１６０の電源端子１６１及びグラウンド端子１６２に、周波数として１［ＭＨｚ］以上の周波数帯域のノイズ源Ｎが接続されていると仮定する。
バイパスコンデンサ４００の寄生インダクタンス成分１３と基板１３０’の寄生インダクタンス成分１７との和を寄生インダクタンス成分２１、バイパスコンデンサ４００の寄生抵抗成分１５と基板１３０’の寄生抵抗成分１６との和を寄生抵抗成分２２としている。
なお、バイパスコンデンサ４００の容量成分１４をμＦオーダとした場合、１ＭＨｚ以上の周波数帯域では、容量成分１４のインピーダンスは、寄生インダクタンス成分２１のインピーダンスに対して無視できる程度に低く、交流的には短絡と見做せる。したがって、図１５（ｂ）では容量成分１４を省略している。
また、電源回路３００は、１ＭＨｚ以上の周波数帯域では、交流的に開放と見做せるため、図１５（ｂ）では電源回路３００、寄生抵抗成分１１及び寄生インダクタンス成分１２を省略している。
図１５（ｂ）に示すように、ノイズ源Ｎに対しては、寄生インダクタンス成分２１のインダクタンスＬ１及び寄生抵抗成分２２の抵抗Ｒ１と、ＬＳＩ１６０の容量成分１８の容量Ｃ１との並列共振回路と見做せる。
ノイズ源Ｎ（即ちＬＳＩ１６０）から電源回路３００側を見た電源経路のインピーダンスを電源インピーダンスとすると、電源インピーダンスは、***振点（***振周波数）においてピーク値となる。この***振周波数とＬＳＩ１６０の動作周波数とが一致する場合、電源インピーダンスがピーク値となることから、大きな電源電位変動が発生する。
そこで、本実施形態では、半導体パッケージ１００の基板１３０が、この電源インピーダンスの***振周波数におけるピーク値を低減する直列共振回路を構成するパターンユニット１８０を有している。
図３は、本発明の第１実施形態に係るプリント回路板５００の給電経路を示す等価回路図である。図３（ａ）は、電源回路３００側から見たプリント回路板５００の給電経路の等価回路図である。
パターンユニット１８０は、導体パターン１４３，１４４，１４５の抵抗成分３３と、導体パターン１４３，１４４，１４５（主に導体パターン１４４）のインダクタンス成分３１と、導体パターン１４３，１４５間の容量成分３２との直列回路である。
図３（ｂ）は、ＬＳＩ１６０をＭＨｚ帯以上のノイズ源Ｎとして見た場合のプリント回路板の等価回路図である。図３（ｂ）に示すように、ＬＳＩ１６０の電源端子１６１及びグラウンド端子１６２に、周波数として１［ＭＨｚ］以上の周波数帯域のノイズ源Ｎが接続されていると仮定する。
なお、比較例１と同様、容量成分１４、電源回路３００、寄生抵抗成分１１及び寄生インダクタンス成分１２を省略している。また、比較例１と同様、寄生インダクタンス成分１３と寄生インダクタンス成分１７との和を寄生インダクタンス成分２１、寄生抵抗成分１５と寄生抵抗成分１６との和を寄生抵抗成分２２としている。
ノイズ源Ｎから電源回路３００側を見た場合、プリント回路板５００の電源経路は、成分１８，２１，２２からなる並列共振回路に、成分３１，３２，３３からなる直列共振回路が並列接続された等価回路となる。
ここで、インダクタンス成分３１のインダクタンスをＬ２、容量成分３２の容量をＣ２、抵抗成分３３の抵抗をＲ２とする。各値Ｌ１，Ｃ１，Ｒ１，Ｌ２，Ｃ２，Ｒ２を以下の表１の値とし、Ｓｙｎｏｐｓｙｓ社のＨｓｐｉｃｅを使用して、回路シミュレーションを行った。なお、表１で示した値は、標準的なプリント配線板、パッケージ基板の代表的な値である。
Figure 0006108887
図４は、第１実施形態及び比較例１のプリント回路板の等価回路モデルによる電源インピーダンスのシミュレーション結果を示すグラフである。
図４に示す曲線４１は、図１５（ｂ）に示す比較例１のプリント回路板の等価回路モデルにおいて、表１に記載の各値とした場合に、端子１６１，１６２から見た電源インピーダンスである。
電源インピーダンスの曲線４１において、インダクタンス成分２１及びＬＳＩの容量成分１８に起因した並列共振による***振４２が４００［ＭＨｚ］付近に現れている。ＬＳＩの動作周波数と、***振４２が発生している周波数、即ち***振周波数とが一致した場合、***振周波数の電源インピーダンスが高くなっているために、ＬＳＩの動作電流と電源インピーダンスの積によって、大きな電源電位変動が発生する。
一方、図４に示す曲線４３は、図３（ｂ）に示す第１実施形態のプリント回路板５００の等価回路モデルにおいて、表１に記載の各値とした場合に、端子１６１，１６２から見た電源ピーダンスの特性である。
インダクタンス成分２１及び容量成分１８の並列共振周波数に近い周波数において、電源−グラウンド間のインダクタンス成分３１、容量成分３２及び抵抗成分３３のＬＣＲ回路、特にインダクタンス成分３１及び容量成分３２のＬＣ回路が直列共振を起こす。そのため、追加した成分３１，３２が並列共振周波数近傍において低い電源インピーダンスの電流経路として機能する。その結果、電源インピーダンスを示す曲線４３において、共振４４が４００［ＭＨｚ］付近に発生した。電源インピーダンスは、４００［ＭＨｚ］において、比較例１では３．５［Ω］、第１実施形態では１．３［Ω］となり、第１実施形態の構成により、比較例１の***振４２の電源インピーダンスを低減していることがわかる。
次に、本第１実施形態の具体的効果をシミュレーションによって確認した例について述べる。シミュレーションでは、ＬＳＩ１６０を搭載するための基板１３０、及び半導体パッケージ１００を搭載するためのプリント配線板２００のＣＡＤデータを、電磁界シミュレーター（Ｓｉｇｒｉｔｙ社ＰｏｗｅｒＳＩ）で解析し、電源インピーダンスを求めた。また、同様の方法により、比較例１のプリント回路板においても電磁界シミュレーターにより解析し、電源インピーダンスを求めた。
更に、比較例２として、パターンユニット１８０の代わりに、パッケージ基板上に共振対策用のコンデンサ素子を設けた場合についても電源インピーダンスを求めた。図１６は、比較例２の半導体パッケージの基板１３０’’を示す平面図である。なお、図１６において、本第１実施形態と同様の構成については、同一符号を付して説明を省略する。図１６に示すように、比較例２の基板１３０’’は、導体パターン１４３，１４４を有しておらず、代わりに共振対策用のバイパスコンデンサ（コンデンサ素子）５１が実装されている。バイパスコンデンサ５１の一方の端子は、接続配線パターン５２によって、電源導体パターン１４１に接続されている。他方の端子は、不図示のヴィアを介して内層のグラウンド導体パターンに接続されている。
本第１実施形態の基板１３０の表層１３１と内層１３２との間隔を６０［μｍ］とし、導体パターン１４３の面積を５１７５［μｍ］×５１７５［μｍ］、導体パターン１４４の配線幅を２０［μｍ］、配線長を２３７９［μｍ］とした。各導体パターンの導電率を５．８×１０７［Ｓ／ｍ］、基板１３０の表層１３１と内層１３２との層間絶縁材（誘電体）の比誘電率を４．３とし、ＬＳＩ１６０の容量を５８［ｐＦ］と定義した。
また、比較例２の設定として、バイパスコンデンサ５１を１００５サイズ、容量を３０［ｐＦ］、ＥＳＬを０．３５［ｎＨ］、ＥＳＲを０．３［Ω］とした。接続配線パターン５２の配線幅を０．７８［ｍｍ］、配線長を１．３［ｍｍ］とした。その他は、第１実施形態と同様の条件とした。また、比較例１においても、同様の構成については、第１実施形態と同様の条件とした。
シミュレーターによるシミュレーションの結果、導体パターン１４３，１４５間の容量成分が１７［ｐＦ］、導体パターン１４４のインダクタンス成分が１１８２［ｐＨ］であった。本第１実施形態におけるＬＣ回路の共振周波数は１１２３［ＭＨｚ］であった。
図５は、第１実施形態、比較例１及び比較例２の電源インピーダンスのシミュレーション結果を示すグラフである。曲線６１は、本第１実施形態における電源インピーダンスの特性であり、曲線６２は、比較例１における電源インピーダンスの特性であり、曲線６３は、比較例２における電源インピーダンスの特性である。
曲線６２に示すように、比較例１における***振周波数は９４０［ＭＨｚ］であり、この***振周波数における電源インピーダンスＰ１は、６６．５［Ω］であった。これに対し、曲線６１に示すように、本第１実施形態においてＬＣ回路の共振周波数を９４０［ＭＨｚ］に近づけたことによって、９４０［ＭＨｚ］での電源インピーダンスＰ２は、１．０［Ω］よりも小さくなり、電源インピーダンスを低減できることが確認できた。
また、本第１実施形態の電源インピーダンスの特性は、比較例２の電源インピーダンスの特性と同等にインピーダンスが変化することが確認できた。つまり、本第１実施形態によって、バイパスコンデンサ５１の追加をすることなく、バイパスコンデンサ５１を追加した場合と同等の効果を得られることがわかった。したがって、本第１実施形態によれば、バイパスコンデンサ５１であるコンデンサ部品を追加しなくても、バイパスコンデンサ５１を追加したのと同等の効果、即ち電源インピーダンスを低減する効果を奏する。
図６は、電源インピーダンスの***振周波数に対する共振周波数の比率と電源インピーダンスの低減率との関係を示すグラフである。
比較例１では、プリント配線板２００における電源配線−グラウンド配線間にバイパスコンデンサ４００を接続したことにより並列共振回路が形成される。したがって、図６の横軸は、バイパスコンデンサ４００、即ち並列共振回路により生じる***振の***振周波数に対する、パターンユニット１８０により生じる共振の共振周波数（自己共振周波数）の比としている。パターンユニット１８０の共振周波数は、Ｃ２，Ｌ２の値を変化させることで、変化させている。
縦軸は、比較例１の等価回路モデルに表１の回路パラメータを適用した際の***振周波数に近い４００［ＭＨｚ］において、比較例１の電源インピーダンスに対する、第１実施形態のＣ２とＬ２を変化させた場合の電源インピーダンスの比としている。つまり、縦軸は、Ｃ２とＬ２の直列共振によるインピーダンスの低減率を示している。
図６に示す直線７１は、電源インピーダンスの低減率が１０％を示している。図６に示すように、***振周波数に対する自己共振周波数の比が、０．５以上かつ１．５以下であれば、電源インピーダンスの低減率が１０％以上、つまり電源電位変動の低減率が１０％以上の効果を得ることができる。
このように、電源電位の変動抑制効果を高めるためには、対象とする***振周波数を中心として±５０％の範囲の共振周波数となるようＬ２，Ｃ２で実現すれば良い。なお、共振周波数の範囲を広く取ることが可能であるため、Ｌ２，Ｃ２の値は製造公差などによるバラツキも含めて考えることができる。
本実施形態の検証方法について述べる。電源インピーダンスを確認するためには、まず、ＬＳＩ及びパッケージ基板を有する半導体パッケージが実装されたプリント回路板において、ＬＳＩを覆うモールド樹脂等を溶融させる。次に、ＬＳＩの電源及びグラウンドのボンディングワイヤ用パッド、つまりＬＳＩの電源端子及びグラウンド端子に微細プローブを設置し、微細プローブを接続したネットワークアナライザ又はインピーダンスアナライザで測定する。この際、導体パターン１４３，１４４の有無の２形態を測定することで、***振周波数における電源インピーダンス特性の変化を確認することができる。
［第２実施形態］
次に本発明の第２実施形態に係るプリント回路板について説明する。図７は、本発明の第２実施形態に係るプリント回路板の半導体パッケージにおけるインターポーザ（基板）を示す模式図である。なお、本第２実施形態において、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。図７（ａ）は、半導体パッケージの基板の第１導体層である表層１３１の平面図、図７（ｂ）は、半導体パッケージの基板の第２導体層である内層１３２の平面図である。
上記第１実施形態では、半導体パッケージの基板が、パターンユニット１８０を１つ有している場合について説明したが、パターンユニット１８０を複数有していてもよい。本第２実施形態では、２つのパターンユニット１８０１，１８０２を有している。
パターンユニット１８０１は、第２導体パターンとしての導体パターン１４３１と、第３導体パターンとしての導体パターン１４４１と、第４導体パターンとしての導体パターン１４５１とを有している。また、パターンユニット１８０２は、第２導体パターンとしての導体パターン１４３２と、第３導体パターンとしての導体パターン１４４２と、第４導体パターンとしての導体パターン１４５２とを有している。
各パターンユニット１８０１，１８０２は、共振周波数が互いに異なるように形成されているのが好ましい。例えば、各パターンユニット１８０１，１８０２の容量Ｃ２を異ならせてもよいし、各パターンユニット１８０１，１８０２のインダクタンスＬ２を異ならせてもよいし、両方を異ならせてもよい。詳述すると、導体パターン１４３１と導体パターン１４５１との対向面積と、導体パターン１４３２と導体パターン１４５２との対向面積とを異ならせてもよいし、導体パターンの間隔を異ならせてもよいし、導体パターン間の誘電体の誘電率を異ならせてもよい。また、導体パターン１４４１の配線長と導体パターン１４４２の配線長とを異ならせてもよい。
このように、各パターンユニット１８０１，１８０２の共振周波数を互いに異ならせることで、電源インピーダンスを低減する帯域を広く確保することができ、電源電位の変動をより効果的に抑制することができる。なお、本第２実施形態ではパターンユニット１８０を２つとしたが、３つ以上存在しても良い。
また、本第２実施形態では、複数の導体パターン１４５１，１４５２が１つのプレーン状の導体で一体に形成されている。より具体的には、複数の導体パターン１４５１，１４５２が１つのグラウンド導体パターン１４６に一体に形成されている。したがって、各導体パターン１４５１，１４５２における電位（グラウンド電位）が安定し、効果的に電源電位の変動を抑制することができる。
また、本第２実施形態では、導体パターン１４４２がミアンダ状に形成されている。したがって、小さな専有面積で効果的にインダクタンスＬ２を高くすることができる。
［第３実施形態］
次に、本発明の第３実施形態に係るプリント回路板について説明する。なお、本第３実施形態では、上記第２実施形態の図７に示す配線構成と同様の配線構成であるが、層間の誘電体１３５，１３６（図１参照）の誘電率（比誘電率）が異なるものである。具体的に説明すると、誘電体１３５は、誘電体１３６よりも誘電率が大きい。
ここで、本第３実施形態の電源インピーダンスの低減効果をシミュレーションによって確認した例について述べる。シミュレーションでは、第１実施形態でのシミュレーションに用いたパッケージ基板（表層１３１以外）及びプリント配線板のＣＡＤデータ、ＬＳＩの容量モデル、シミュレーターを用い、基板の表層１３１の配線を図７の通りとした。
そして、導体パターン１４３１を５１７５［μｍ］×２４５９［μｍ］、導体パターン１４３２を５１７５［μｍ］×２６６８［μｍ］とした。さらに、パッケージ基板の表層１３１と内層１３２との間の誘電体１３５の比誘電率を７．０とした。
導体パターン１４３１と導体パターン１４５１とで形成される容量Ｃ２は、１３．１［ｐＦ］、導体パターン１４３２と導体パターン１４５２とで形成される容量Ｃ２は、１４．３［ｐＦ］であった。なお、他の層間の誘電体１３６，１３７の比誘電率は、７．０よりも小さい４．３とした。これらの容量Ｃ２は、誘電体１３５の比誘電率が４．３としたときの各々の容量値８．０［ｐＦ］、８．８［ｐＦ］と比較して、単位面積当りの容量値を大きくする効果が得られる。これにより、導体パターン１４３，１４５の面積を小さくでき、省スペース化を図っても、所望の容量値を確保することができる。
また、導体パターン１４４１の配線幅を４０［μｍ］、配線長を４１３３［μｍ］とし、導体パターン１４４２の配線幅を４０［μｍ］、配線長を６００６［μｍ］とした。そのときのインダクタンスＬ２は、それぞれ１．７３［ｎＨ］、２．５１［ｎＨ］であった。
図８は、第３実施形態及び比較例１の電源インピーダンスのシミュレーション結果を示すグラフである。曲線８１は、本第３実施形態における電源インピーダンスの特性であり、曲線６２は、図５に示す比較例１の電源インピーダンスの特性である。
表層１３１の配線構造を、図７に示す構造にしていること、及び表層１３１と内層１３２との間の誘電体１３５の比誘電率を７．０としている以外は、上記第１実施形態の構造、パラメータと同一である。図８に示すように、２つのパターンユニット１８０１，１８０２（ＬＣ回路）を用いることで、上記第１実施形態よりも電源インピーダンスを低減する帯域を広く取ることができる。
なお、本第３実施形態と同等の容量Ｃ２を高める効果を得るため、誘電体の誘電率を異ならせる代わりに、表層１３１と内層１３２との間隔を、内層１３２と内層１３３との間隔よりも狭くしてもよい。また、より効果的に容量Ｃ２を高めるために、誘電体１３５の誘電率を相対的に高くし、かつ表層１３１と内層１３２との間隔を相対的に狭くしてもよい。
［第４実施形態］
次に本発明の第４実施形態に係るプリント回路板について説明する。図９は、本発明の第４実施形態に係るプリント回路板の半導体パッケージにおけるインターポーザ（基板）を示す模式図である。なお、本第４実施形態において、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。
上記第１実施形態では、導体パターン１４４が１つ形成されている場合について説明したが、導体パターン１４４が複数形成されていてもよい。
本第４実施形態では、電源導体パターン１４１と導体パターン１４３とが、複数（２つ）の導体パターン１４４１，１４４２で電気的に接続されている。
このように、同電位の複数の導体パターン１４４１，１４４２（配線）を並走させることにより、単位長当りのインダクタンスに対する配線抵抗を低減することができる。よって、より電源インピーダンスを効果的に低減することができ、より効果的に電源電位の変動を抑制することができる。
また、本第４実施形態では、導体パターン１４４１，１４４２がミアンダ状に形成されている。したがって、小さな専有面積で効果的にインダクタンスＬ２を高くすることができる。
なお、本第４実施形態では２本の導体パターン１４４である場合について説明したが、３本以上でも良い。
［第５実施形態］
次に本発明の第５実施形態に係るプリント回路板について説明する。図１０は、本発明の第５実施形態に係る半導体パッケージを有するプリント回路板の概略構成を示す説明図である。なお、本第５実施形態において、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。
図１０（ａ）はプリント回路板５００Ａの断面図である。図１０（ａ）は、半導体パッケージ１００Ａの基板１３０Ａの第１導体層である表層１３１の平面図、図１０（ｂ）は、半導体パッケージ１００Ａの基板１３０Ａの第２導体層である内層１３２の平面図である。
プリント回路板５００Ａは、上記第１実施形態と同様、プリント配線板２００と、プリント配線板２００に実装された電源回路３００と、プリント配線板２００に実装されたバイパスコンデンサ４００と、を備えている。また、プリント回路板５００Ａは、プリント配線板２００に実装された、上記第１実施形態の半導体パッケージ１００とは異なる構成の半導体パッケージ１００Ａを備えている。
半導体パッケージ１００Ａは、例えばＢＧＡ（Ball grid array）型の半導体パッケージであり、上記第１実施形態と同様、プリント配線板２００の表層２０１に実装されている。
半導体パッケージ１００Ａは、インターポーザ（パッケージ基板ともいい、以下単に「基板」という）１３０Ａと、基板１３０Ａに実装された半導体素子であるＬＳＩ（Large-Scale Integration）１６０Ａと、を備えている。
ＬＳＩ１６０Ａは、ペリフェラル型のフリップチップであり、はんだバンプである複数の電源端子及び複数のグラウンド端子を有している。
基板１３０Ａは、上記第１実施形態と同様、第１導体層である表層１３１と、表層１３１に誘電体を介して隣接する第２導体層である内層１３２とを有する多層基板である。
基板１３０Ａは、表層１３１に形成された、ＬＳＩ１６０Ａの電源端子がそれぞれ接続される第１導体パターンである電源パッド１４１Ａを複数有している。また、基板１３０Ａは、表層１３１に形成された、ＬＳＩ１６０Ａのグラウンド端子がそれぞれ接続されるグラウンドパッド１４２Ａを複数有している。
また、上記第１実施形態と同様、基板１３０Ａは、表層１３１に形成され、電源パッド１４１Ａ及びグラウンドパッド１４２Ａと離間して配置された第２導体パターンである導体パターン１４３を有している。また、上記第１実施形態と同様、基板１３０Ａは、表層１３１に導体パターン１４３よりも細い配線幅に形成され、電源パッド１４１Ａと導体パターン１４３とを電気的に接続する第３導体パターンである導体パターン１４４を有している。また、基板１３０Ａは、内層１３２に形成され、誘電体を介して導体パターン１４３に対向し、グラウンドパッド１４２Ａに不図示のヴィア等で導通する第４導体パターンである導体パターン１４５を有するグラウンド導体パターン１４６を備えている。
そして、上記第１実施形態と同様、導体パターン１４３は、ＬＳＩ１６０Ａに対向する位置に配置されている。つまり、導体パターン１４３は、ＬＳＩ１６０Ａを表層１３１に投影した投影領域Ｒａに配置されている。
これら導体パターン１４３，１４４，１４５により、上記第１実施形態と同様、パターンユニット１８０が構成されている。
以上、本第５実施形態によれば、上記第１実施形態と同様、パターンユニット１８０による直列共振回路により、電源インピーダンスが低減され、電源電位の変動を抑制することができる。
［第６実施形態］
次に本発明の第６実施形態に係るプリント回路板について説明する。図１１は、本発明の第６実施形態に係るプリント回路板の半導体パッケージにおけるインターポーザ（基板）の第１導体層を示す平面図である。なお、本第６実施形態において、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。
上記第５実施形態では、半導体パッケージの基板が、パターンユニット１８０を１つ有している場合について説明したが、パターンユニット１８０を複数有していてもよい。本第６実施形態では、上記第２実施形態と同様、複数（２つ）のパターンユニット１８０１，１８０２を有している。
その際、導体パターン１４４１，１４４２は、図１１に示すように、異なる電源パッド１４１Ａに接続されていてもよいし、図示は省略するが、同一の電源パッド１４１Ａに接続されていてもよい。
このように、ＬＣ回路を形成するパターンユニット１８０１，１８０２は、ペリフェラル型のフリップチップであるＬＳＩにおいても同様に適用することが可能である。
［第７実施形態］
次に、本発明の第７実施形態に係るプリント回路板について説明する。図１２は、本発明の第７実施形態に係る半導体パッケージを有するプリント回路板の概略構成を示す説明図である。図１２（ａ）はプリント回路板の断面図である。図１２（ｂ）はプリント配線板の第１導体層の平面図である。図１２（ｃ）はプリント配線板の第２導体層の平面図である。
上記第１〜第６実施形態では、半導体パッケージの基板にパターンユニットを形成した場合について説明したが、本第７実施形態では、半導体パッケージが実装されるプリント配線板にパターンユニットを形成した場合について説明する。
プリント回路板１０００は、プリント配線板７００と、プリント配線板７００に実装された半導体パッケージ６００と、プリント配線板７００に実装された、上記第１実施形態と同様の構成の電源回路３００及びバイパスコンデンサ４００と、を備えている。
マザーボードであるプリント配線板７００は、表層７０１と、表層７０１の反対側の表層７０４と、表層７０１と表層７０４との間の複数の内層７０２，７０３と、が誘電体（絶縁体）７０５，７０６，７０７を介在して積層された多層（４層）の基板である。各層７０１，７０２，７０３，７０４は、導体が配置された導体層である。
内層７０２は、表層７０１に誘電体７０５を介して隣接する導体層であり、内層７０３は、内層７０２に対し表層７０１の側とは反対側に配置され、内層７０２に誘電体７０６を介して隣接する導体層である。表層７０４は、内層７０３に対し内層７０２の側とは反対側に配置され、内層７０３に誘電体７０７を介して隣接する導体層である。本第７実施形態では、内層７０２が第１導体層、内層７０３が第２導体層、表層７０４が第３導体層である。また、本第７実施形態では、誘電体７０６が第１誘電体、誘電体７０７が第２誘電体である。
半導体パッケージ６００は、例えばＱＦＰ（Quad Flat Package）型の半導体パッケージであり、プリント配線板７００の表層７０１に実装されている。電源回路３００は、プリント配線板７００の表層７０１に実装され、バイパスコンデンサ４００は、プリント配線板７００の表層７０４に実装されている。
プリント配線板７００は、内層７０２に形成され、半導体パッケージ６００の電源端子及びグラウンド端子のうち一方の端子、本第７実施形態では電源端子に電気的に導通する第１導体パターンである電源導体パターン７４１を有している。また、プリント配線板７００は、内層７０３に形成され、半導体パッケージ６００の電源端子及びグラウンド端子のうち他方の端子、本第７実施形態ではグラウンド端子に電気的に導通するグラウンド導体パターン７４６を有している。
具体的に説明すると、プリント配線板７００には、内層７０２の電源導体パターン７４１に電気的に接続された貫通ヴィア７１１，７２１と、内層７０３のグラウンド導体パターン７４６に電気的に接続された貫通ヴィア７１２，７２２とが形成されている。貫通ヴィア７１１，７１２は、半導体パッケージ６００の近傍に配置され、貫通ヴィア７２１，７２２は、電源回路３００の近傍に配置されている。半導体パッケージ６００の電源端子は、表層７０１の不図示の導体パターンを介して貫通ヴィア７１１に電気的に接続され、半導体パッケージ６００のグラウンド端子は、表層７０１の不図示の導体パターンを介して貫通ヴィア７１２に電気的に接続される。これにより、半導体パッケージ６００の電源端子は、電源導体パターン７４１に電気的に導通し、半導体パッケージ６００のグラウンド端子は、グラウンド導体パターン７４６に電気的に導通する。
また、電源回路３００の電源端子は、表層７０１の不図示の導体パターンを介して貫通ヴィア７２１に電気的に接続され、電源回路３００のグラウンド端子は、表層７０１の不図示の導体パターンを介して貫通ヴィア７２２に電気的に接続されている。
したがって、電源回路３００の電源端子と半導体パッケージ６００の電源端子とは、プリント配線板７００の電源配線を構成する、貫通ヴィア７１１，７２１、電源導体パターン７４１等を介して電気的に導通している。また、電源回路３００のグラウンド端子と半導体パッケージ６００のグラウンド端子とは、プリント配線板７００のグラウンド配線を構成する、貫通ヴィア７１２，７２２、グラウンド導体パターン７４６等を介して電気的に導通している。
バイパスコンデンサ４００は、半導体パッケージ６００の近傍、即ちヴィア７１１，７１２の近傍に配置されている。バイパスコンデンサ４００は、一方の端子がプリント配線板７００の電源配線（図１２（ａ）ではヴィア７１１）に電気的に接続され、他方の端子がプリント配線板７００のグラウンド配線（図１２（ａ）ではヴィア７１２）に電気的に接続されている。
本第７実施形態では、プリント配線板７００は、内層７０２に形成され、電源導体パターン７４１に対して離間して配置された第２導体パターンである導体パターン７４３を有している。また、プリント配線板７００は、内層７０２に導体パターン７４３よりも細い配線幅に形成され、電源導体パターン７４１と導体パターン７４３とを電気的に接続する第３導体パターンである導体パターン７４４を有している。内層７０３に形成されたグラウンド導体パターン７４６は、誘電体７０６を介して導体パターン７４３に対向し、半導体パッケージ６００の電源端子及びグラウンド端子のうち他方の端子に電気的に導通する第４導体パターンである導体パターン７４５を有する。つまり、導体パターン７４５は、グラウンド導体パターン７４６の一部である。
導体パターン７４５は、導体パターン７４３を内層７０３に投影した投影領域に形成された導体パターンである。これら一対の導体パターン７４３，７４５により、主に容量成分（Ｃ成分）及び抵抗成分（Ｒ成分）を持つ平行平板コンデンサとして機能する。
また、導体パターン７４４は、線状の導体パターンであり、配線幅が、導体パターン７４３の配線幅よりも狭い。したがって、導体パターン７４４は、主にインダクタンス成分（Ｌ成分）及び抵抗成分（Ｒ成分）をもつインダクタとして機能する。
つまり、プリント配線板７００は、導体パターン７４３，７４４，７４５からなるＬＣＲ成分を持つ直列共振回路を構成したパターンユニット７８０を有している。
本第７実施形態では、導体パターン７４３は、ＬＳＩ６００に対向する位置に配置されている。即ち、導体パターン７４３の一部又は全部（図１２（ａ）では全部）が、ＬＳＩ６００を内層７０２に投影した投影領域Ｒｂに配置されている。これにより、内層７０２において、投影領域Ｒｂ以外の領域に導体パターン７４３を設ける領域を確保しなくて済み、プリント配線板７００、ひいてはプリント回路板１０００のサイズの小型化を維持することができる。
以上の直列共振回路となるパターンユニット７８０の共振周波数を、半導体パッケージ６００、プリント配線板７００及びバイパスコンデンサ４００による***振周波数に近づけることによって、***振時の電源インピーダンスを低減することができる。これにより、電源電位の変動を抑制することができる。
また、本第７実施形態において、上記第１実施形態と同様、***振周波数に対する自己共振周波数の比を、０．５以上かつ１．５以下とすると、電源インピーダンスの低減率が１０％以上、つまり電源電位変動の低減率が１０％以上の効果を得ることができる。
また、本第７実施形態において、誘電体７０６の誘電率を、誘電体７０７の誘電率よりも大きくしてもよい。これにより、単位面積当りの導体パターン７４３，７４５間の容量値を大きくする効果が得られる。従って、導体パターン７４３，７４５の面積を小さくでき、省スペース化を図っても、所望の容量値を確保することができる。
また、導体パターン７４３，７４５間の容量Ｃ２を高める効果を得るため、導体パターン間の誘電体の誘電率を異ならせる代わりに、内層７０２と内層７０３との間隔を、内層７０３と表層７０４との間隔よりも狭くしてもよい。また、より効果的に容量Ｃ２を高めるために、誘電体７０６の誘電率を相対的に高くし、かつ内層７０２と内層７０３との間隔を相対的に狭くしてもよい。
［第８実施形態］
次に本発明の第８実施形態に係るプリント回路板について説明する。図１３は、本発明の第８実施形態に係るプリント回路板のプリント配線板を示す模式図である。なお、本第８実施形態において、上記第７実施形態と同様の構成については、同一符号を付して説明を省略する。図１３（ａ）は、プリント配線板の第１導体層である内層７０２の平面図、図１３（ｂ）は、プリント配線板の第２導体層である内層７０３の平面図である。
上記第７実施形態では、パターンユニット７８０を１つ形成されている場合について説明したが、パターンユニット７８０が複数形成されていてもよい。本第８実施形態では、２つのパターンユニット７８０１，７８０２が形成されている。
パターンユニット７８０１は、第２導体パターンとしての導体パターン７４３１と、第３導体パターンとしての導体パターン７４４１と、第４導体パターンとしての導体パターン７４５１とを有している。また、パターンユニット７８０２は、第２導体パターンとしての導体パターン７４３２と、第３導体パターンとしての導体パターン７４４２と、第４導体パターンとしての導体パターン７４５２とを有している。
各パターンユニット７８０１，７８０２は、共振周波数が互いに異なるように形成されているのが好ましい。例えば、各パターンユニット７８０１，７８０２の容量Ｃ２を異ならせてもよいし、各パターンユニット７８０１，７８０２のインダクタンスＬ２を異ならせてもよいし、両方を異ならせてもよい。詳述すると、導体パターン７４３１と導体パターン７４５１との対向面積と、導体パターン７４３２と導体パターン７４５２との対向面積とを異ならせてもよいし、導体パターンの間隔を異ならせてもよいし、導体パターン間の誘電体の誘電率を異ならせてもよい。また、導体パターン７４４１の配線長と導体パターン７４４２の配線長とを異ならせてもよい。
このように、各パターンユニット７８０１，７８０２の共振周波数を互いに異ならせることで、電源インピーダンスを低減する帯域を広く確保することができ、電源電位の変動をより効果的に抑制することができる。なお、本第８実施形態ではパターンユニット７８０を２つとしたが、３つ以上存在しても良い。
また、本第８実施形態では、複数の導体パターン７４５１，７４５２が１つのプレーン状の導体で一体に形成されている。より具体的には、複数の導体パターン７４５１，７４５２が１つのグラウンド導体パターン７４６に一体に形成されている。したがって、各導体パターン７４５１，７４５２における電位（グラウンド電位）が安定し、効果的に電源電位の変動を抑制することができる。
［第９実施形態］
次に本発明の第９実施形態に係るプリント回路板について説明する。図１４は、本発明の第９実施形態に係るプリント回路板のプリント配線板を示す模式図である。なお、本第９実施形態において、上記第７実施形態と同様の構成については、同一符号を付して説明を省略する。
上記第７実施形態では、導体パターン７４４が１つ形成されている場合について説明したが、導体パターン７４４が複数形成されていてもよい。
本第９実施形態では、電源導体パターン７４１と導体パターン７４３とが、複数（２つ）の導体パターン７４４１，７４４２で電気的に接続されている。
このように、同電位の複数の導体パターン７４４１，７４４２（配線）を並走させることにより、単位長当りのインダクタンスに対する配線抵抗を低減することができる。よって、より電源インピーダンスを効果的に低減することができ、より効果的に電源電位の変動を抑制することができる。
また、本第９実施形態では、導体パターン７４４１，７４４２がミアンダ状に形成されている。したがって、小さな専有面積で効果的にインダクタンスＬ２を高くすることができる。
なお、本第９実施形態では２本の導体パターン７４４である場合について説明したが、３本以上でも良い。
本発明は、以上説明した実施形態に限定されるものではなく、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能である。
上記第１、第７実施形態では、導体パターン１４４，７４４を直線状に形成したが、ミアンダ状に形成してもよい。
また、上記第１〜第６実施形態では、第１導体層が表層１３１である場合について説明したが、内層であってもよい。同様に、上記第７〜第９実施形態では、第１導体層が内層７０２である場合について説明したが、表層であってもよい。
また、上記第１〜第６実施形態では、第３導体パターンである導体パターン１４４が電源導体パターン１４１に接続される場合について説明したが、導体パターン１４４がグラウンド導体パターン１４２に接続される場合であってもよい。この場合、グラウンド導体パターン１４２が第１導体パターンであり、第１導体層に隣接する第２導体層には、電源導体パターン１４１にヴィア等で接続される第４導体パターンが配置されることになる。
また、上記第７〜第９実施形態では、第３導体パターンである導体パターン７４４が電源導体パターン７４１に接続される場合について説明したが、これに限定するものではない。導体パターン７４４が半導体パッケージ６００のグラウンド端子に電気的に導通するグラウンド導体パターンに接続される場合であってもよい。この場合、グラウンド導体パターンが第１導体パターンであり、第１導体層に隣接する第２導体層には、半導体パッケージ６００の電源端子に電気的に導通する第４導体パターンが配置されることになる。
また、上記第１〜第６実施形態では、インターポーザ（パッケージ基板）及びプリント配線板がそれぞれ４層の場合について説明したが、それぞれ２層以上、１層以上あれば良い。また、上記第７〜第９実施形態では、プリント配線板が４層の場合について説明したが、２層以上あれば良い。
また、上記第１〜第９実施形態では、１つの電源電位に対して、パターンユニットを形成する場合について説明したが、複数の電源電位各々に対してパターンユニットを形成しても良い。
また、上記第７〜第９実施形態では、半導体パッケージとしてＱＦＰ型の半導体パッケージを例に挙げて説明したが、これに限定するものではない。ＱＦＮ（Quad Flat Nolead Package）型やＤＩＰ（Dual Inline Package）型など、接続端子が半導体パッケージ本体の外周に存在する半導体パッケージに適用可能である。
１００…半導体パッケージ、１３０…基板（インターポーザ）、１３１…表層（第１導体層）、１３２…内層（第２導体層）、１３５…誘電体（第１誘電体）、１３６…誘電体（第２誘電体）、１４１…電源導体パターン（第１導体パターン）、１４３…導体パターン（第２導体パターン）、１４４…導体パターン（第３導体パターン）、１４５…導体パターン（第４導体パターン）、１６０…ＬＳＩ（半導体素子）、１６１…電源端子、１６２…グラウンド端子、１８０…パターンユニット、２００…プリント配線板、４００…バイパスコンデンサ、５００…プリント回路板

Claims (21)

  1. インターポーザと、
    前記インターポーザに実装された半導体素子と、を備え、
    前記インターポーザは、複数の導体層を有しており、
    第１導体層には、前記半導体素子の電源端子及びグラウンド端子のうち一方の端子に電気的に導通する第１導体パターンと、
    前記第１導体パターンに対して離間して配置された第２導体パターンと、
    前記第２導体パターンよりも細い配線幅に形成され、前記第１導体パターンと前記第２導体パターンとを接続する第３導体パターンとが形成されており、
    前記第１導体層に第１誘電体を介して隣接する第２導体層には、前記第１誘電体を介して前記第２導体パターンに対向し、前記半導体素子の電源端子及びグラウンド端子のうち他方の端子に電気的に導通する第４導体パターンが形成されており、
    前記第２導体パターン、前記第３導体パターン及び前記第４導体パターンからなるパターンユニットで直列共振回路が構成されていることを特徴とする半導体パッケージ。
  2. 前記第２導体パターンが、前記半導体素子を前記第１導体層に投影した投影領域に配置されていることを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記パターンユニットが、共振周波数が互いに異なるように複数形成されていることを特徴とする請求項１又は２に記載の半導体パッケージ。
  4. 前記複数の第４導体パターンが、１つのプレーン状の導体で一体に形成されていることを特徴とする請求項３に記載の半導体パッケージ。
  5. 前記第１導体パターンと前記第２導体パターンとが複数の前記第３導体パターンで接続されていることを特徴とする請求項１に記載の半導体パッケージ。
  6. 前記第３導体パターンがミアンダ状に形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体パッケージ。
  7. 前記インターポーザは、
    前記第２導体層と前記第２導体層に隣接する第３導体層との間に介在させた第２誘電体を有し、
    前記第１誘電体は、前記第２誘電体よりも誘電率が大きいことを特徴とする請求項１乃至６のいずれか１項に記載の半導体パッケージ。
  8. 前記第１導体層と前記第２導体層との間隔が、前記第２導体層と前記第３導体層との間隔よりも狭いことを特徴とする請求項７に記載の半導体パッケージ。
  9. 前記インターポーザは、
    前記第２導体層と前記第２導体層に隣接する第３導体層との間に介在させた第２誘電体を有し、
    前記第１導体層と前記第２導体層との間隔が、前記第２導体層と前記第３導体層との間隔よりも狭いことを特徴とする請求項１乃至６のいずれか１項に記載の半導体パッケージ。
  10. プリント配線板と、
    前記プリント配線板に実装された、請求項１乃至９のいずれか１項に記載の半導体パッケージと、を備えたことを特徴とするプリント回路板。
  11. 前記プリント配線板に実装され、前記プリント配線板における電源配線とグラウンド配線との間に接続されたバイパスコンデンサを備え、
    前記バイパスコンデンサにより生じる***振の***振周波数に対する、前記パターンユニットにより生じる共振の共振周波数の比が、０．５以上かつ１．５以下であることを特徴とする請求項１０に記載のプリント回路板。
  12. プリント配線板と、
    前記プリント配線板に実装された半導体パッケージと、を備え、
    前記プリント配線板は、複数の導体層を有しており、
    第１導体層には、前記半導体パッケージの電源端子及びグラウンド端子のうち一方の端子に電気的に導通する第１導体パターンと、
    前記第１導体パターンに対して離間して配置された第２導体パターンと、
    前記第２導体パターンよりも細い配線幅に形成され、前記第１導体パターンと前記第２導体パターンとを接続する第３導体パターンとが形成されており、
    前記第１導体層に第１誘電体を介して隣接する第２導体層には、前記第１誘電体を介して前記第２導体パターンに対向し、前記半導体パッケージの電源端子及びグラウンド端子のうち他方の端子に電気的に導通する第４導体パターンが形成されており、
    前記第２導体パターン、前記第３導体パターン及び前記第４導体パターンからなるパターンユニットで直列共振回路が構成されていることを特徴とするプリント回路板。
  13. 前記第２導体パターンが、前記半導体パッケージを前記第１導体層に投影した投影領域に配置されていることを特徴とする請求項１２に記載のプリント回路板。
  14. 前記パターンユニットが、共振周波数が互いに異なるように複数形成されていることを特徴とする請求項１２又は１３に記載のプリント回路板。
  15. 前記複数の第４導体パターンが、１つのプレーン状の導体で一体に形成されていることを特徴とする請求項１４に記載のプリント回路板。
  16. 前記第１導体パターンと前記第２導体パターンとが複数の前記第３導体パターンで接続されていることを特徴とする請求項１２に記載のプリント回路板。
  17. 前記第３導体パターンがミアンダ状に形成されていることを特徴とする請求項１２乃至１６のいずれか１項に記載のプリント回路板。
  18. 前記プリント配線板は、
    前記第２導体層と前記第２導体層に隣接する第３導体層との間に介在させた第２誘電体を有し、
    前記第１誘電体は、前記第２誘電体よりも誘電率が大きいことを特徴とする請求項１２乃至１７のいずれか１項に記載のプリント回路板。
  19. 前記第１導体層と前記第２導体層との間隔が、前記第２導体層と前記第３導体層との間隔よりも狭いことを特徴とする請求項１８に記載のプリント回路板。
  20. 前記プリント配線板は、
    前記第２導体層と前記第２導体層に隣接する第３導体層との間に介在させた第２誘電体を有し、
    前記第１導体層と前記第２導体層との間隔が、前記第２導体層と前記第３導体層との間隔よりも狭いことを特徴とする請求項１２乃至１７のいずれか１項に記載のプリント回路板。
  21. 前記プリント配線板に実装され、前記プリント配線板における電源配線とグラウンド配線との間に接続されたバイパスコンデンサを備え、
    前記バイパスコンデンサにより生じる***振の***振周波数に対する、前記パターンユニットにより生じる共振の共振周波数の比が、０．５以上かつ１．５以下であることを特徴とする請求項１２乃至２０のいずれか１項に記載のプリント回路板。
JP2013049835A 2013-03-13 2013-03-13 半導体パッケージ及びプリント回路板 Active JP6108887B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013049835A JP6108887B2 (ja) 2013-03-13 2013-03-13 半導体パッケージ及びプリント回路板
US14/198,718 US9345126B2 (en) 2013-03-13 2014-03-06 Semiconductor package and printed circuit board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013049835A JP6108887B2 (ja) 2013-03-13 2013-03-13 半導体パッケージ及びプリント回路板

Publications (2)

Publication Number Publication Date
JP2014175628A JP2014175628A (ja) 2014-09-22
JP6108887B2 true JP6108887B2 (ja) 2017-04-05

Family

ID=51526171

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013049835A Active JP6108887B2 (ja) 2013-03-13 2013-03-13 半導体パッケージ及びプリント回路板

Country Status (2)

Country Link
US (1) US9345126B2 (ja)
JP (1) JP6108887B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9761544B1 (en) 2015-11-13 2017-09-12 Noda Screen Co., Ltd. Semiconductor device
JP6631212B2 (ja) * 2015-12-07 2020-01-15 株式会社村田製作所 積層コンデンサの実装構造
WO2018186154A1 (ja) * 2017-04-04 2018-10-11 株式会社村田製作所 高周波モジュール及び通信装置
US10355661B1 (en) * 2018-08-28 2019-07-16 Advanced Micro Devices, Inc. Anti-resonance structure for dampening die package resonance
CN110941156B (zh) * 2018-09-25 2023-08-25 富士胶片商业创新有限公司 图像形成装置及基板
US11848656B2 (en) 2021-06-24 2023-12-19 Ati Technologies Ulc Anti-resonance structure for dampening die package resonance

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259720A (ja) * 1992-03-12 1993-10-08 Ngk Insulators Ltd マイクロ波用共振器内蔵配線基板
JP2606116B2 (ja) * 1993-12-28 1997-04-30 日本電気株式会社 半導体装置
JP2734447B2 (ja) * 1995-09-14 1998-03-30 日本電気株式会社 多層プリント基板
JP3267274B2 (ja) * 1999-08-13 2002-03-18 日本電気株式会社 多層プリント基板
JP2002222892A (ja) * 2001-01-26 2002-08-09 Kyocera Corp 多層配線基板
JP2002329976A (ja) * 2001-04-26 2002-11-15 Kyocera Corp 多層配線基板
US7317622B2 (en) * 2002-12-31 2008-01-08 Intel Corporation Method and apparatus for supplying power to a semiconductor device using a capacitor DC shunt
JP4937495B2 (ja) * 2003-12-25 2012-05-23 新光電気工業株式会社 キャパシタ装置、電子部品実装構造及びキャパシタ装置の製造方法
JP4273098B2 (ja) * 2004-09-07 2009-06-03 キヤノン株式会社 多層プリント回路板
JP5196868B2 (ja) * 2006-06-16 2013-05-15 キヤノン株式会社 プリント回路板
US7336501B2 (en) * 2006-06-26 2008-02-26 Ibiden Co., Ltd. Wiring board with built-in capacitor
JP5165912B2 (ja) * 2007-03-15 2013-03-21 株式会社日立製作所 低ノイズ半導体装置
JP2009111132A (ja) * 2007-10-30 2009-05-21 Kyocera Corp 多層配線基板
JP2010182792A (ja) * 2009-02-04 2010-08-19 Yamaha Corp 電子回路装置
JP2010251373A (ja) 2009-04-10 2010-11-04 Aica Kogyo Co Ltd プリント基板の電源プレーン共振抑制方法
WO2011111313A1 (ja) * 2010-03-08 2011-09-15 日本電気株式会社 電子装置、配線基板およびノイズ遮蔽方法
JP2011216522A (ja) * 2010-03-31 2011-10-27 Renesas Electronics Corp 半導体装置

Also Published As

Publication number Publication date
US9345126B2 (en) 2016-05-17
US20140268586A1 (en) 2014-09-18
JP2014175628A (ja) 2014-09-22

Similar Documents

Publication Publication Date Title
JP6108887B2 (ja) 半導体パッケージ及びプリント回路板
JP4273098B2 (ja) 多層プリント回路板
US9326370B2 (en) Printed circuit board
US7672112B2 (en) Component-embedded substrate and component package using component-embedded substrate
US7684204B2 (en) Circuit board for mounting multilayer chip capacitor and circuit board apparatus including the multilayer chip capacitor
US8199522B2 (en) Printed circuit board
US8913401B2 (en) Multilayer wiring board
JP6267326B2 (ja) 多層プリント基板
US8547681B2 (en) Decoupling capacitor
JP2007250928A (ja) 多層プリント配線板
US8332790B1 (en) Capacitive decoupling method and module
US9565762B1 (en) Power delivery network in a printed circuit board structure
US8027170B2 (en) Substrate and electronic device using the same
US8829648B2 (en) Package substrate and semiconductor package
US8848386B2 (en) Electronic circuit
US20100202123A1 (en) Circuit board
JP6804261B2 (ja) 中継用印刷配線板
US9893701B1 (en) Power filtering circuit and method
JP6425632B2 (ja) プリント基板
US9648739B2 (en) Electronic component mounting structure and printed wiring board
JP2011035124A (ja) キャパシタ実装方法及びプリント基板
JP2014229679A (ja) 半導体装置
JP2006059955A (ja) 半導体装置
JP2005310895A (ja) 多層配線板
KR20180063781A (ko) 적층 세라믹 전자부품 및 그 실장 기판

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160310

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170131

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170207

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170307

R151 Written notification of patent or utility model registration

Ref document number: 6108887

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151