JP6107682B2 - 半導体記憶装置及び半導体記憶装置の制御方法 - Google Patents

Description

本願開示は、半導体記憶装置及び半導体記憶装置の制御方法に関する。

あるタイプの半導体メモリにおいては、メモリセルの抵抗値の変化により情報を記憶する。例えばフラッシュメモリやスピン注入型ＭＲＡＭ（磁気抵抗メモリ：magnetoresistive random access memory）等がそのようなタイプの半導体メモリである。データ読み出し時には、読み出し電流をメモリセルとリファレンスセルとに流し、メモリセルの端子間電圧とリファレンスセルの端子間電圧とを比較することにより、メモリセルのデータが０であるのか１であるのかを判定している。

理想的には、リファレンスセルの抵抗値は、０又は１の一方に相当するメモリセルの高抵抗値と０又は１の他方に相当するメモリセルの低抵抗値との中間の抵抗値となるように設定される。製品ばらつき等により、リファレンスセルの抵抗値が中間の抵抗値からずれ、メモリセルの高抵抗値又は低抵抗値の何れか一方に近い値となると、読み出しマージンが狭くなる。読み出しマージンが狭いと、電圧値の比較判定に時間がかかったり、場合によっては読み出しデータが誤ったりしてしまう。

特開２００３−２０３４７４号公報 特開２００４−２０３２５号公報 特開２００４−６２９２２号公報

以上を鑑みると、リファレンスセルの抵抗値が中間抵抗値からずれている場合でも適切にデータ読み出しができる半導体記憶装置が望まれる。

半導体記憶装置は、メモリセルと、リファレンスセルと、前記メモリセルに第１の電流を流す第１の電流源と、前記リファレンスセルに第２の電流を流す、電流量の可変な第２の電流源と、前記メモリセルの端子間電圧に応じた電圧と前記リファレンスセルの端子間電圧に応じた電圧とを比較するセンスアンプと、前記第２の電流源の前記電流量を定める電流量設定回路とを含み、データ値が０の前記メモリセルの端子間電圧とデータ値が１の前記メモリセルの端子間電圧との間に前記リファレンスセルの端子間電圧が設定されるように、前記第２の電流源の前記電流量が前記電流量設定回路により定められる。

半導体記憶装置の制御方法は、メモリセルに第１の電流を流し、リファレンスセルに第２の電流を流し、前記メモリセルの端子間電圧に応じた電圧と前記リファレンスセルの端子間電圧に応じた電圧とを比較し、前記比較の結果に応じて前記第２の電流の量を調整し、前記調整した電流の量を指定するデータを不揮発性のレジスタに格納する各段階を含む。

少なくとも１つの実施例によれば、リファレンスセルの抵抗値が中間抵抗値からずれている場合でも適切にデータ読み出しができる。具体的には、リファレンスセルの読み出し電流を調整することにより、読み出し電圧を適切な値に設定して、読み出しマージンを十分に確保することができる。

半導体記憶装置の構成の一例を示す図である。 メインメモリセルアレイ及びリファレンスセルの回路構成の一例を示す図である。 スピン注入型ＭＲＡＭに対する書き込み動作及び読み出し動作について説明するための図である。 書き込み動作及び読み出し動作を説明するための図である。 書き込み動作時の各信号波形を示す図である。 読み出し動作時の各信号波形を示す図である。 センスアンプ及びその周辺の回路構成の一例を示す図である。 磁気トンネル接合素子の理想的な抵抗値の分布の一例を示す図である。 磁気トンネル接合素子の抵抗値の分布の一例を示す図である。 読み出し時の電圧値に対するメモリセルの分布を示す図である。 リファレンスセルの電流源及び電流量設定回路の回路構成の一例を示す図である。 論理回路の入出力関係を示す真理値表である。 リファレンスセルの読み出し電流量を調整する処理の流れを示すフローチャートである。 リファレンスセルの抵抗値が理想的な値である場合のシミュレーション波形である。 リファレンスセルの抵抗値が理想的な値からずれた場合のシミュレーション波形である。 リファレンスセルの抵抗値が理想的な値からずれた条件において電流量調整した場合のシミュレーション波形である。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。異なる図面において、同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。

図１は、半導体記憶装置の構成の一例を示す図である。図１に示す半導体記憶装置１０は、コントローラ１１、書き込み＆読み出し回路１２、不揮発性レジスタ１３Ａ、テスト用レジスタ１３Ｂ、行デコーダ１４、列デコーダ１５、及びメモリセルアレイ１６を含む。図１において、各ボックスで示される各回路又は機能ブロックと他の回路又は機能ブロックとの境界は、基本的には機能的な境界を示すものであり、物理的な位置の分離、電気的な信号の分離、制御論理的な分離等に対応するとは限らない。各回路又は機能ブロックは、他のブロックと物理的にある程度分離された１つのハードウェアモジュールであってもよいし、或いは他のブロックと物理的に一体となったハードウェアモジュール中の１つの機能を示したものであってもよい。

メモリセルアレイ１６は、メインメモリセルアレイ１７とリファレンスセル１８とを含む。メインメモリセルアレイ１７には、複数のメモリセルが縦横に配置され、各メモリセルに対して１ビットのデータを読み書きするためのアドレス指定やデータ伝送等のための回路や配線が設けられている。ＭＲＡＭの場合であれば、磁気トンネル接合素子が各メモリセルのメモリ素子であり、フラッシュメモリの場合であれば、フローティングゲートを有する電界効果トランジスタが各メモリセルのメモリ素子である。

コントローラ１１は、外部からクロック信号及びコントロール信号を受け取り種々の内部制御信号を生成することにより、半導体記憶装置１０の各部の動作及びそのタイミングを制御する。コントローラ１１は、コントロール信号で示されるコマンドを解釈し、クロック信号に基づいたタイミングで上記の内部制御信号を生成する。即ちコントローラ１１が、内部制御用のクロック信号やタイミング信号を半導体記憶装置１０の各ユニットに供給し、各ユニットが適切なタイミングで動作することによって、半導体記憶装置１０のデータ書き込み及びデータ読み出し動作が実現される。

行デコーダ１４は、外部から供給されるアドレスのうちのローアドレスをデコードし、ローアドレスに対応するワード線を選択活性化する。列デコーダ１５は、外部から供給されるアドレスのうちのコラムアドレスをデコードし、コラムアドレスに対応するコラム線を選択活性化する。これによって対応するコラムトランジスタが導通され、メインメモリセルアレイ１７の選択されたビット線と書き込み＆読み出し回路１２とが接続される。書き込み＆読み出し回路１２により、活性化ワード線及び活性化コラム線により選択されたメモリセルに対するデータ書き込み動作又はデータ読み出し動作が実行される。

以下においては、ＭＲＡＭを例としてメモリセルアレイ１６の構成及び動作について説明する。但し、本願開示の構成を適用可能な半導体記憶装置は、ＭＲＡＭに限定されるものではなく、メモリセルの抵抗値の変化により情報を記憶するタイプの半導体記憶装置であればよい。

図２は、メインメモリセルアレイ１７及びリファレンスセル１８の回路構成の一例を示す図である。図２において、図１と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。

メインメモリセルアレイ１７においては、セルトランジスタ２０及び磁気トンネル接合素子２１とを含むメモリセルが縦横に配置されている。各磁気トンネル接合素子２１の一端は、ワード線ＷＬによりオン・オフが制御されるセルトランジスタ２０を介してソース線ＳＬに接続される。また各磁気トンネル接合素子２１の他端はビット線ＢＬに接続されている。このビット線ＢＬが前述のように列デコーダ１５を介して書き込み＆読み出し回路１２に接続される。

リファレンスセル１８においては、セルトランジスタ２２及び磁気トンネル接合素子２３とを含むリファレンスセルが一列に配置されている。各磁気トンネル接合素子２３の一端は、ワード線ＷＬによりオン及びオフが制御されるセルトランジスタ２０を介してソース線ＳＬに接続される。また各磁気トンネル接合素子２３の他端はビット線ＢＬに接続されている。このビット線ＢＬは書き込み＆読み出し回路１２に接続されている。

書き込み＆読み出し回路１２は、コラムアドレス及びローアドレスにより選択されたメモリセルと、ローアドレスにより選択されたリファレンスセルとに電流を流す。書き込み＆読み出し回路１２のセンスアンプが、メモリセルの端子間電圧に応じた電圧とリファレンスセルの端子間電圧に応じた電圧とを比較することにより、メモリセルの記憶データを検出する。

図３は、スピン注入型ＭＲＡＭに対する書き込み動作及び読み出し動作について説明するための図である。図３において、図２と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。

磁気トンネル接合素子２１は、自由層２１Ａ、バリア層２１Ｂ、及び固定層２１Ｃを含む。前述のように、磁気トンネル接合素子２１の一端は、ワード線ＷＬによりオン・オフが制御されるセルトランジスタ２０を介してソース線ＳＬに接続される。また各磁気トンネル接合素子２１の他端はビット線ＢＬに接続されている。ビット線ＢＬは図１に示す列デコーダ１５を介して書き込み＆読み出しバイアス生成回路２５及びＰＭＯＳトランジスタ２６に接続される。列デコーダ１５は、図３において図示を省略してある。書き込み＆読み出しバイアス生成回路２５及びセンスアンプ２６は、書き込み＆読み出し回路１２の一部であってよい。センスアンプ２６が、磁気トンネル接合素子２１の端子間電圧に応じた電圧とリファレンスセル１８の磁気トンネル接合素子２３の端子間電圧に応じた電圧とを比較することにより、メモリセルの記憶データを検出する。

書き込み動作時には、書き込み＆読み出しバイアス生成回路２５が、磁気トンネル接合素子２１に電圧を印可することにより、０又は１のデータを書き込む。書き込み＆読み出しバイアス生成回路２５により電圧を印加する方向を変えることにより、磁気トンネル接合素子２１に流れる電流の向きを変え、書き込むデータが０であるか１であるかを制御する。

図４は、書き込み動作及び読み出し動作を説明するための図である。図５は、書き込み動作時の各信号波形を示す図である。図６は、読み出し動作時の各信号波形を示す図である。図３乃至図６を用いて、書き込み動作及び読み出し動作について説明する。

書き込み動作時には、図５に示すようにワード線ＷＬ及びコラム活性化信号ＣＯＬを電源電圧ＶＤＤに設定し、磁気トンネル接合素子２１を書き込み＆読み出しバイアス生成回路２５に接続する。書き込み＆読み出しバイアス生成回路２５は、磁気トンネル接合素子２１に電源電圧ＶＤＤ（例えば１．２Ｖ）の書き込み信号ＷＤを印可する。この時、図４（ａ）に示す矢印の方向に電流が流れるように電圧印加された場合には、自由層２１Ａと固定層２１Ｃとで電子のスピンの向きが平行となる。これにより、磁気トンネル接合素子２１の抵抗値が小となり、データ０が書き込まれたことになる。また図４（ｂ）に示す矢印の方向に電流が流れるように電圧印加された場合には、自由層２１Ａと固定層２１Ｃとで電子のスピンの向きが反平行となる。これにより、磁気トンネル接合素子２１の抵抗値が大となり、データ１が書き込まれたことになる。

読み出し動作時には、図６に示すように、ワード線ＷＬ及びコラム活性化信号ＣＯＬを電源電圧ＶＤＤに設定し、磁気トンネル接合素子２１を書き込み＆読み出しバイアス生成回路２５に接続する。書き込み＆読み出しバイアス生成回路２５は更に、クランプ信号ＶＣＬＡＭＰを電圧Ｖｃｌａｍｐに設定するとともに、センスアンプ活性化信号ＳＥを電源電圧ＶＤＤに設定してセンスアンプ２６（図３）を活性化する。クランプ信号ＶＣＬＡＭＰ及びセンスアンプ活性化信号ＳＥについては後程説明する。書き込み＆読み出しバイアス生成回路２５の内部のクランプトランジスタのゲートに印可されるクランプ信号ＶＣＬＡＭＰを電圧Ｖｃｌａｍｐに設定することで、磁気トンネル接合素子２１に印可される電圧を「電圧Ｖｃｌａｍｐ−閾値電圧」に設定する。これにより磁気トンネル接合素子２１に流れる電流量を書き込み時の電流量以下に制限して、スピン反転が発生しないようにしながら、データ読み出しを行うことができる。即ち、センスアンプ２６が、磁気トンネル接合素子２１の端子間電圧に応じた電圧とリファレンスセル１８の磁気トンネル接合素子２３の端子間電圧に応じた電圧とを比較することにより、メモリセルの記憶データを検出する。磁気トンネル接合素子２１の抵抗値が小のときにはデータ０が読み出され、磁気トンネル接合素子２１の抵抗値が大のときにはデータ１が読み出される。

図７は、センスアンプ及びその周辺の回路構成の一例を示す図である。図７において、センスアンプは、ＰＭＯＳトランジスタ３７乃至４１及びＮＭＯＳトランジスタ４２乃至４７を含む。信号ｓｅ１及びｓｅ２が前述のセンスアンプ活性化信号ＳＥに相当し、これらの信号がＨＩＧＨとなることにより、センスアンプが活性化されてセンス動作を実行する。ＰＭＯＳトランジスタ３１及び３２並びにＮＭＯＳトランジスタ３３及び３４は、書き込み＆読み出しバイアス生成回路２５の一部であってよい。トランスファーゲート３５及び３６は、列デコーダ１５の一部であってよい。

ＰＭＯＳトランジスタ３１は、磁気トンネル接合素子２１及びセルトランジスタ２０を含むメモリセルに第１の電流を流す第１の電流源である。ＰＭＯＳトランジスタ３２は、磁気トンネル接合素子２３及びセルトランジスタ２２を含むリファレンスセルに第２の電流を流す、電流量の可変な第２の電流源である。センスアンプは、メモリセルの端子間電圧に応じた電圧（ＮＭＯＳトランジスタ４４のゲートの電圧）とリファレンスセルの端子間電圧に応じた電圧（ＮＭＯＳトランジスタ４５のゲートの電圧）とを比較する。比較結果は、ＲｅａｄＯｕｔ（及びｒｅｆ）として出力される。

コラム信号ＣＳは、コラム活性化信号ＣＯＬとコラムアドレスとにより生成される信号であり、コラム毎（ビット線毎）に設けられる。コラムアドレスが指定するコラムに対応するコラム信号ＣＳは、コラム活性化信号ＣＯＬがＨＩＧＨになるとＨＩＧＨに設定される。書き込み及び読み出し動作時には、トランスファーゲート３５及び３６が導通して、メモリセルとリファレンスセルとがそれぞれの電流源であるＰＭＯＳトランジスタ３１及び３２に接続される。読み出し時には、前述のように、クランプトランジスタ３３及び３４のゲートに印可されるクランプ信号ＶＣＬＡＭＰを電圧Ｖｃｌａｍｐに設定することで、磁気トンネル接合素子２１及び２３に印可される電圧を「電圧Ｖｃｌａｍｐ−閾値電圧」に設定する。これにより電流量を制限して、スピン反転が発生しないようにしながら、データ読み出しを行うことができる。

図８は、磁気トンネル接合素子の理想的な抵抗値の分布の一例を示す図である。図８において、横軸は抵抗値、縦軸はメモリセルの数である。多数のメモリセルにデータ０を書き込みをしたとき、各抵抗値を有するメモリセルの数は分布曲線５０のように分布する。また多数のメモリセルにデータ１を書き込みをしたとき、各抵抗値を有するメモリセルの数は分布曲線５２のように分布する。分布曲線５１は、各抵抗値を有するリファレンスセルの数の分布である。理想的には、図８に示すように、リファレンスセルの分布曲線５１の分布の中心の抵抗値は、分布曲線５０の分布の中心の抵抗値と分布曲線５２の分布の中心の抵抗値との中間の値となることが好ましい。

リファレンスセルの磁気トンネル接合素子２３は、メモリセルの磁気トンネル接合素子２１よりも面積を大きく設計する。リファレンスセルを高抵抗状態（反平行化状態）に書込んだ状態で、リファレンスセルの抵抗値がメモリセルの高抵抗値と低抵抗値との中間の抵抗値となるように、リファレンスセルの磁気トンネル接合素子２３の面積を設定する。

図２に示すように、一本のワード線ＷＬにはメモリセルが複数個（例えば２５６個）接続されており、それら複数個のメモリセルは、同一のワード線ＷＬに接続される１つのリファレンスセルと比較される。磁気トンネル接合素子は微細な素子であり、その面積を正確に製造することは困難である。従って、リファレンスセルの抵抗の値を、メモリセルの高抵抗値と低抵抗値との丁度中間の値に設定するのは、実際には困難である。

図９は、磁気トンネル接合素子の抵抗値の分布の一例を示す図である。図９において、横軸は抵抗値、縦軸はメモリセルの数である。図９の例では、製造誤差等の影響により、各抵抗値を有するリファレンスセルの数の分布を示す分布曲線５１Ａは、抵抗値が理想的な値よりも低い状態となっている。即ち、リファレンスセルの分布曲線５１Ａの分布の中心の抵抗値は、分布曲線５０の分布の中心の抵抗値と分布曲線５２の分布の中心の抵抗値との中間の値よりも低くなっている。このような状態では、読み出しのマージンが狭くなり、データの読み出し判定に時間がかかり、所定時間内にデータを判定できない場合がある。また分布曲線５０の右端近くのメモリセルと分布曲線５１Ａの左端近くのリファレンスセルとでは、メモリセルの抵抗値よりもリファレンスセルの抵抗値のほうが低くなっている。この場合、読み出しデータが本来はデータ０であるのにも関わらず、データ１であると誤判定されることになる。

図７に示すリファレンスセル側の電流源であるＰＭＯＳトランジスタ３２は、電流量を可変に設定できる構成となっている。この電流量可変の電流源によりリファレンスセルに流す電流を調整することにより、比較対象の電圧に関しては、データ０の電圧とデータ１の電圧との中間にリファレンスセルの電圧が位置するように設定することができる。

図１０は、読み出し時の電圧値に対するメモリセルの分布を示す図である。図１０において、横軸は読み出し時にセンスアンプによる比較対象となる読み出し電圧値（或いはセルの端子間電圧の値）、縦軸はメモリセルの数である。多数のメモリセルにデータ０を書き込みをしたとき、各読み出し電圧値を有するメモリセルの数は分布曲線５５のように分布する。また多数のメモリセルにデータ１を書き込みをしたとき、各読み出し電圧値を有するメモリセルの数は分布曲線５７のように分布する。分布曲線５６は、各読み出し電圧値を有するリファレンスセルの数の分布である。リファレンスセルの分布曲線５６の分布の中心の読み出し電圧値は、分布曲線５５の分布の中心の読み出し電圧値と分布曲線５７の分布の中心の読み出し電圧値との中間の値となっており、理想的な状態である。図９に示すような特性を有するリファレンスセル群であっても、読み出し動作時にリファレンスセルに流す電流量を増加させることにより読み出し電圧を高くすれば、図１０に示すような理想的な状態で読み出し動作を実行することができる。

図１１は、リファレンスセルの電流源及び電流量設定回路の回路構成の一例を示す図である。図１１の回路は、フリップフロップ６０及び６１、論理回路６２、及びＰＭＯＳトランジスタ３２−１乃至３２−４を含む。これらＰＭＯＳトランジスタ３２−１乃至３２−４が、図７に示すＰＭＯＳトランジスタ３２に相当する。図７に示すＰＭＯＳトランジスタ３１のゲート幅が例えば１μｍであるとき、ＰＭＯＳトランジスタ３２−１のゲート幅が例えば０．８μｍであり、残りのＰＭＯＳトランジスタ３２−２乃至３２−４の各ゲート幅が例えば０．２μｍであってよい。読み出し動作時には、ＰＭＯＳトランジスタ３２−１は常に導通状態とし、残りのＰＭＯＳトランジスタ３２−２乃至３２−４を導通又は非導通とすることで、リファレンスセルに供給する電流量を調整する。

このように、リファレンスセルの電流源は、リファレンスセルに直列に接続され、互いに並列に接続された複数のＭＯＳトランジスタ３２−１乃至３２−４を含む。複数のＭＯＳトランジスタ３２−１乃至３２−４のうちで導通状態となるＭＯＳトランジスタの数に応じて、電流源の電流量が定まる。なお図７の回路を、ＰＭＯＳトランジスタ側とＮＭＯＳトランジスタ側とを逆に構成した場合、電流源としてＮＭＯＳトランジスタを用いることができる。また並列接続のＭＯＳトランジスタは４個である必要はなく、２個以上の任意の数であってよい。またこの例のように１つ以外の全てのＭＯＳトランジスタのゲート幅が同一である必要はなく、それぞれ異なるゲート幅を有していてもよい。

ＰＭＯＳトランジスタ３２−１乃至３２−４のいずれを導通状態とするかは、論理回路６２の出力ＴＲＩＭ＜０＞乃至ＴＲＩＭ＜３＞により制御する。論理回路６２は、フリップフロップ６０及び６１からの入力ＶＬＯＡＤ＿ＲＥＧ＜０＞及びＶＬＯＡＤ＿ＲＥＧ＜１＞に応じて、出力ＴＲＩＭ＜０＞乃至ＴＲＩＭ＜３＞を生成する。フリップフロップ６０及び６１の出力ＶＬＯＡＤ＿ＲＥＧ＜０＞及びＶＬＯＡＤ＿ＲＥＧ＜１＞は、トリガ信号ＴＲＥＧＷＥに応答してフリップフロップ６０及び６１に取り込まれた信号ＴＲＥＧＤ＜０＞及びＴＲＥＧＤ＜１＞に等しい。なおフリップフロップ６０及び６１は、図１のテスト用レジスタ１３Ｂに相当する。

図１２は、論理回路６２の入出力関係を示す真理値表である。図１２に示されるように、出力ＴＲＩＭ＜０＞は常に１（ＨＩＧＨ）である。また出力ＴＲＩＭ＜１＞乃至ＴＲＩＭ＜３＞のうちで１（ＨＩＧＨ）になる信号の数は、ＶＬＯＡＤ＿ＲＥＧ＜０＞及びＶＬＯＡＤ＿ＲＥＧ＜１＞により表現される２進数が示す数に等しい。

図１３は、リファレンスセルの読み出し電流量を調整する処理の流れを示すフローチャートである。半導体記憶装置１０を工場から出荷する前に試験を行い、この出荷前試験において、図１３に示す電流量調整を実行する。

試験が開始されると、ステップＳ１において、等価的なゲート幅Ｗが１．０μｍとなるように、コントローラ１１がテスト用レジスタ１３Ｂの値を設定する。即ち、ＶＬＯＡＤ＿ＲＥＧ＜０＞及びＶＬＯＡＤ＿ＲＥＧ＜１＞がそれぞれ０及び１となるように、コントローラ１１がフリップフロップ６０及び６１の値を設定する。これにより、ステップＳ２において、図１１に示すＰＭＯＳトランジスタ３２−１及び３２−２が導通状態となり、等価的なゲート幅Ｗが１．０μｍとなる。

ステップＳ３において、外部のテスタから半導体記憶装置１０に対する読み出し試験を行う。具体的には、データ０を書き込み、書き込み後に読み出したデータが０であるか否かを外部テスタにより判定する。またデータ１を書き込み、書き込み後に読み出したデータが１であるか否かを外部テスタにより判定する。即ち、書き込み後、メモリセルに第１の電流を流し、リファレンスセルに第２の電流を流し、メモリセルの端子間電圧に応じた電圧とリファレンスセルの端子間電圧に応じた電圧とを比較して判定したデータを外部に出力し、外部テスタでデータの正誤を判定する。この試験を全てのアドレスに対して実行する。その後、以下に説明するように、上記の比較の結果に応じて、リファレンスセルに流す第２の電流の量を調整する。

ステップＳ３の試験においてデータ１の読み出しに失敗した場合、ステップＳ４に進む。ステップＳ４で、外部のテスタからコマンドを半導体記憶装置１０に入力し、このコマンドに応じてコントローラ１１が等価的なゲート幅を減少させる。即ち、リファレンスセルに流す第２の電流の量を減少させる。図１１の例であれば、０．２μｍだけ等価的なゲート幅Ｗを減少させる。その後、ステップＳ２に戻り以降の処理を繰り返す。

ステップＳ３の試験においてデータ０の読み出しに失敗した場合、ステップＳ５に進む。ステップＳ５で、外部のテスタからコマンドを半導体記憶装置１０に入力し、このコマンドに応じてコントローラ１１が等価的なゲート幅を増加させる。即ち、リファレンスセルに流す第２の電流の量を増加させる。図１１の例であれば、０．２μｍだけ等価的なゲート幅Ｗを増加させる。その後、ステップＳ２に戻り以降の処理を繰り返す。

ステップＳの試験において、全てのメモリセルに対して試験をパスしたら、処理を終了する。なお処理の終了後或いは終了前に、コントローラ１１は、テスト用レジスタ１３Ｂに設定されてるデータと同一のデータを不揮発性レジスタ１３Ａに書き込む。即ち、調整した電流の量を指定するデータを、不揮発性のレジスタに格納する。ここで不揮発性のレジスタは、フラッシュメモリ等のＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）やフューズ等であってよい。

出荷後に通常のメモリ動作を実行する場合、コントローラ１１及び書き込み＆読み出し回路１２は、不揮発性レジスタ１３Ａに設定されているデータを論理回路６２に入力することにより、出荷前試験により設定された電流量による読み出し動作を実行する。即ち、不揮発性レジスタ１３Ａに保持するデータにより、複数のＭＯＳトランジスタのうちで導通状態となるＭＯＳトランジスタを指定する。

なお上記の試験では、読み出しデータの正誤に基づいて、全ての読み出しデータが正しくなるように、リファレンスセルに流す読み出し電流の量を調整している。これは調整動作の一例にすぎない。例えば、広い範囲に亘りリファレンスセルに流す電流量を調整可能としておき、データ０の読み出しデータを正しく判定できる確率が５０％であるゲート幅Ｗ１と、データ１の読み出しデータを正しく判定できる確率が５０％であるゲート幅Ｗ２とを求めてよい。そして、Ｗ１とＷ２との中間の値にゲート幅を設定するように調整してもよい。

以下に、電流調整の効果を回路シミュレーションにより確認した結果について説明する。このシミュレーションにおいて、読み出し回路は、ＰＭＯＳトランジスタの電流源からメモリセルとリファレンスセルとに読み出し電流を供給し、それぞれセルの信号電圧をラッチ型センスアンプにより比較して、データ判定している。

抵抗をＲとし面積をＡとしてＲＡが７Ωμｍ^２のＭｇＯ膜を用い、直径が５０ｎｍの磁気トンネル接合素子をメモリセルとして用いる。この磁気トンネル接合素子を用いてＭＲ比を１００％とした場合、データ０の低抵抗値は３．６ｋΩとなり、データ１の高抵抗値は７．２ｋΩとなる。リファレンスセルの磁気トンネル接合素子は、メモリセルと同一の７Ωμｍ^２のＭｇＯ膜を用い、メモリセルの磁気トンネル接合素子よりも面積を大きくして、高抵抗状態に設定する。

図１４は、リファレンスセルの抵抗値が理想的な値である場合のシミュレーション波形である。このシミュレーションでは、直径が５８ｎｍの磁気トンネル接合素子をリファレンスセルとして用い、高抵抗状態に書き込むことで、データ０とデータ１の中間の抵抗値である５．４ｋΩを実現している。この場合、図７に示すワード線ＷＬ並びにセンスアンプ活性化信号ｓｅ１及びｓｅ２を活性化することにより、読み出しデータＲｅａｄＯｕｔ及びｒｅｆが適切な電圧値に直ちに収束している。

図１５は、リファレンスセルの抵抗値が理想的な値からずれた場合のシミュレーション波形である。このシミュレーションでは、リファレンスセルの磁気トンネル接合素子の抵抗値が３．７ｋΩに設定されている。この場合、図７に示すワード線ＷＬ並びにセンスアンプ活性化信号ｓｅ１及びｓｅ２を活性化すると、読み出しデータＲｅａｄＯｕｔ及びｒｅｆが適切な電圧値に収束するまでに時間がかかる。実動作条件では、タイミングの制約があるので、読み出しエラーとなる。

図１６は、リファレンスセルの抵抗値が理想的な値からずれた条件において電流量調整した場合のシミュレーション波形である。このシミュレーションでは、リファレンスセルの磁気トンネル接合素子の抵抗値が３．７ｋΩに設定されている。但し、リファレンスセル側の電流源であるＰＭＯＳトランジスタのゲート幅Ｗを、標準値である１．０μｍから１．２μｍに変更するよう調整してある。図７に示すワード線ＷＬ並びにセンスアンプ活性化信号ｓｅ１及びｓｅ２を活性化することにより、読み出しデータＲｅａｄＯｕｔ及びｒｅｆが、図１４の場合と同様に適切な電圧値に直ちに収束している。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

１０ 半導体記憶装置
１１ コントローラ
１２ 書き込み＆読み出し回路
１３Ａ 不揮発性レジスタ
１３Ｂ テスト用レジスタ
１４ 行デコーダ
１５ 列デコーダ
１６ メモリセルアレイ

Claims (7)

1. メモリセルと、
   リファレンスセルと、
   前記メモリセルに第１の電流を流す第１の電流源と、
   前記リファレンスセルに第２の電流を流す、電流量の可変な第２の電流源と、
   前記メモリセルの端子間電圧に応じた電圧と前記リファレンスセルの端子間電圧に応じた電圧とを比較するセンスアンプと、
   前記第２の電流源の前記電流量を定める電流量設定回路と
   を含み、データ値が０の前記メモリセルの端子間電圧とデータ値が１の前記メモリセルの端子間電圧との間に前記リファレンスセルの端子間電圧が設定されるように、前記第２の電流源の前記電流量が前記電流量設定回路により定められる半導体記憶装置。
2. 前記第２の電流源は、
   前記リファレンスセルに直列に接続され、互いに並列に接続された複数のＭＯＳトランジスタ
   を含み、前記複数のＭＯＳトランジスタのうちで導通状態となるＭＯＳトランジスタの数に応じて前記第２の電流源の前記電流量が定まる請求項１記載の半導体記憶装置。
3. 前記電流量設定回路は不揮発性のレジスタであり、前記不揮発性のレジスタに保持するデータにより、前記複数のＭＯＳトランジスタのうちで導通状態となるＭＯＳトランジスタを指定する請求項２記載の半導体記憶装置。
4. 前記メモリセル及び前記リファレンスセルは、磁気トンネル接合素子を含むスピン注入型のＭＲＡＭである請求項１乃至３いずれか一項記載の半導体記憶装置。
5. 前記リファレンスセルの前記磁気トンネル接合素子は、前記メモリセルの前記磁気トンネル接合素子よりも面積が大きく、高抵抗状態に書き込まれている請求項４記載の半導体記憶装置。
6. メモリセルに第１の電流を流し、
   リファレンスセルに第２の電流を流し、
   前記メモリセルの端子間電圧に応じた電圧と前記リファレンスセルの端子間電圧に応じた電圧とを比較し、
   前記比較の結果に応じて前記第２の電流の量を調整し、
   前記調整した電流の量を指定するデータを不揮発性のレジスタに格納する
   各段階を含む半導体記憶装置の制御方法。
7. 前記第２の電流の量を調整する段階は、前記リファレンスセルに直列に接続され、互いに並列に接続された複数のＭＯＳトランジスタのうちで、導通状態となるＭＯＳトランジスタの数を調整する請求項６記載の半導体記憶装置の制御方法。

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