JP6100268B2 - 電流パルスを電圧パルスに変換するための装置 - Google Patents

Description

本発明は、特に、電離性電磁放射線の検出のためのシステムに用いることができる、電流パルスを電圧パルスへ変換するための装置に関する。

図１は、電離性電磁放射線の検出のためのシステムを示す。このようなシステムは、通常、入射光子ｐｈを受光する半導体検出器１と、検出器１によって出力された信号を測定する電荷前置増幅器２と、電子回路２によって出力された信号を処理する電子処理部３と、これらの信号のヒストグラムを得るために、電子システム３によって出力された信号をデジタル化するアナログ・デジタル変換回路４とで構成されている。受光した入射光子ｐｈのエネルギースペクトルは、このヒストグラムから得ることができる。

電離性電磁放射線の検出のためのシステムは、第一に、高いエネルギー分解能を、第二に、高い検出効率を有していなければならない。

半導体検出器は、これら２つの基準を満たしている。電磁放射線の検出のために半導体を用いることの利点は、同じ出願人によって出願された仏国特許出願第２９５１０３７号明細書に開示されている。半導体検出器は、強い放射線に曝された場合、単位時間当たりに非常に大量のパルスを発生させる。したがって、半導体検出器を用いる電離性電磁放射線検出システムは、高計数率の高速分光分析システムを有していなければならない。

一般に、高計数率では、毎秒１０００００個の光子（または、毎秒１０００００回）が検出されると考えられている。

最高性能の低雑音電荷前置増幅器は、電流積分器を用いている。図２は、半導体検出器１に関連するそのようなアセンブリを示す。

検出器１は、半導体材料Ｍで形成された要素と、要素Ｍを高電圧ＨＶに接続する抵抗器Ｒとを備えている。その電流積分器回路は、コンデンサＣ１と、増幅器Ａ１と、コンデンサＣｉｎｔと、抵抗器Ｒｐとを備えている。コンデンサＣ１は、増幅器Ａ１の反転入力に実装され、Ｃｉｎｔおよび抵抗器Ｒｐは、増幅器Ａ１からの反転入力と出力との間に並列に実装されている。

図示されているように、光子が、十分なエネルギーを伴って半導体素子Ｍを貫通すると、材料中にキャリアを発生させることができる。そして、半導体素子Ｍは、光子ｐｈの検出時間中に、検出電流ｉ（ｔ）を生じさせる。より正確には、十分なエネルギーによって吸収された各光子ｐｈに対して、電流パルスが生成される。

電荷前置増幅器は、検出器１からの出力に実装され、増幅器は、電流ｉ（ｔ）を受け取り、それに応じて、

で示される電圧Ｖｏｕｔ（ｔ）を生じさせる。ただし、Ｑは、半導体材料と相互に作用する光子ｐｈによって生成された電荷の量である。

電荷前置増幅器からの出力における、電圧パルスのかたちでの電圧Ｖｏｕｔ（ｔ）は、前置増幅器がコンデンサＣｉｎｔを介して放電するため、断続的である。そのため、この電圧Ｖｏｕｔ（ｔ）は、検出電流ｉ（ｔ）の消失後にすぐに保存しなければならない。同時に、その出力電圧は相殺し、緩和がない場合には、前置増幅器は、すぐに飽和するため、電荷前置増幅器の緩和は、高計数率を補正することができる。

電子回路２によって出力された電圧Ｖｏｕｔ（ｔ）は、電子処理回路３への入力電圧に相当する。

特許出願第２９５１０３７号明細書は、高計数率を実現できるような遅延線Ｌｒを備える処理回路３を開示している。

このような電子回路の図を図３に示す。

電荷前置増幅器２からの出力Ｖｏｕｔ（ｔ）は、遅延線Ｌｒと、減衰器Ａｔｔ（利得１未満）と、減算器Ｄと、増幅器Ａ２とで構成されたアセンブリに直接接続されている。増幅器Ａ２からの出力は、アナログ・デジタル変換回路４に直接接続されている。減衰器Ａｔｔに直列に実装された遅延線Ｌｒは、電荷前置増幅器からの出力に接続された第１の端子と、減算器Ｄへの負の入力に接続された第２の端子とを有している。減算器Ｄへの正の入力は、電荷前置増幅器からの出力に直接接続されている。

この構成の結果として、電荷前置増幅器から出力された信号Ｖｏｕｔ（ｔ）は、遅延線によって、遅延Δだけ遅延される。遅延Δは、減算器からの出力が、エネルギー情報を変えることなく、入力パルスと同じ振幅を有するパルスから成るように、信号Ｖｏｕｔ（ｔ）の立ち上がり時間よりも長くなるように選択される。

図４は、遅延線からの出力電圧Ｖｏｕｔｌａｒ（ｔ）および増幅器Ａ２からの出力電圧Ｅ（ｔ）とともに、電荷前置増幅器からの出力電圧Ｖｏｕｔ（ｔ）の変動を時間の関数として示すものである。

減算器Ｄは、電圧Ｖｏｕｔ（ｔ）から遅延電圧Ｖｏｕｔｌａｒ（ｔ）を減算する。そして、この減算から生じる信号Ｖｓｕｂ（ｔ）＝Ｖｏｕｔｐａ（ｔ）−Ｖｏｕｔｌａｒ（ｔ）は、増幅器Ａ２によって増幅される。その後、この増幅器は、検出器端子で生じたパルスに比例する高さを有する、換言すれば、光子ｐｈによって半導体材料に伝達されたエネルギーを有する電圧パルスＥ（ｔ）を出力する。

次いで、この電圧パルスＥ（ｔ）は、アナログ・デジタルコンバータ４によってデジタル化される。このようにして得られたデジタル値は、所定のエネルギー閾値よりも高いエネルギー値を識別するようにプログラムされたコンピュータに供給される。一旦、そのエネルギー値が識別されると、アルゴリズムが対応する光子エネルギー値を計算する。

電荷前置増幅器２と処理回路３とで構成された装置が、電流パルスを電圧パルスへ変換するための装置を構成することを理解することができる。

半導体検出器を用いると、計数率を、１０００万入射光子／秒以上にすることができるが、それには、電流パルスを電圧パルスへ変換するための適切な装置の構造を要する。

電荷移動遅延線と同様に、電流パルスを電圧パルスへ変換するための装置に組み込まれた遅延線Ｌｒは、そのような計数率に適合されない。

それらは、低い信号体雑音比と、技術的ばらつきおよび環境に対する高い感度とを有している。

さらに、電流パルスを電圧パルスへ変換するための装置への、そのような遅延線の実装は、図３に示すもののような減衰器Ａｔｔの使用を要する。

減衰器Ａｔｔの機能は、電荷前置増幅器の極性を補正することである。

電荷前置増幅器２の極性が補正されない場合、信号Ｖｓｕｂ（ｔ）の振幅は、電荷前置増幅器２によって受け取られた各電流パルスに対してオフセットを有する。

この現象は、パルスが、特に、高計数率に対して互いに近い場合に累積される。オフセットの蓄積は、飽和する傾向があり、そのため、電流パルスを電圧パルスへ変換するための装置を、その結果として、電離性電磁放射線検出システムを、無効にする傾向がある。

電荷前置増幅器の極性は、減衰器Ａｔｔの利得が、Ｇ＝ｅ−^{Δ／ＲｐＣｉｎｔ}に等しい場合に補正される。指数項の計算を考慮すると、通常、０．９９５〜０．９９９であるこの利得は調節するのが難しく、また、このような減衰器は、実際に作るのが困難である可能性がある。そのため、特許出願第２９５１０３７号明細書で提示されているものと同様の遅延線は、超高計数率に対しては適切ではない。

この発明の目的は、超短波で作動する、電流パルスを電圧パルスへ変換するための装置を開示することである。

この発明の副次的目的は、高計数率および高精度の半導体電磁放射線検出器を開示することである。

この目的は、
演算増幅器の出力と反転入力との間に並列に配置された第１のコンデンサと第１の抵抗器を備える積分器回路であって、前記演算増幅器への前記反転入力が電流パルスを受け取る積分器回路と、
前記積分器回路からの前記出力を受け取り、遅延を発生させる遅延線と、
前記積分器回路からの前記出力を正端子で受け取り、前記遅延線からの前記出力を負端子で受け取る減算器回路と、
を備える、電流パルスを電圧パルスへ変換するための装置であって、
前記遅延線は、少なくとも１つのメモリセルを備え、前記メモリセルは、
前記遅延線の前記入力と前記出力との間の直列の第１および第２のスイッチであって、前記第１のスイッチは、前記積分器回路から前記出力に接続され、前記第２のスイッチは、前記減算器回路の前記負端子に接続される第１および第２のスイッチと、
前記２つのスイッチの共通ノードと、第１の基準電位との間に配置された第２のコンデンサと、
前記第２のコンデンサ（Ｃｅ）と前記第２のスイッチの共通ノードと、第２の基準電位との間に配置された第２の抵抗器と、
を備え、前記第１の抵抗器と前記第１のコンデンサの積が、前記第２の抵抗器と前記第２のコンデンサの積に等しいことを特徴とする装置によって定義されるこの発明によって実現される。

この装置は、第１のスイッチを導通させるための第１のスイッチへの第１の信号を、および第２のスイッチを導通させるための第２のスイッチへの第２の信号を、順次、メモリセルの各々に送ることが可能な論理手段をさらに備え、第２の信号は、第１の信号と時間がずれており、その時間オフセットは、選択された遅延の関数として定義される。

有利には、第２の基準電位は、前記演算増幅器への前記反転入力の連続電位に等しい。

遅延は、集積回路からの出力における信号の立ち上がり時間よりも長くなるように選択される。

電流パルスを電圧パルスへ変換するためのこの装置は、特定用途向け集積回路（ＡＳＩＣ）に集積することができる。有利には、装置は、ＣＭＯＳ技術を用いて形成される。

また、本発明は、電離性電磁放射線の検出のためのシステムであって、システムが、入射光子を受光することが可能で、その出力において電流パルスを放射することが可能な電離性電磁放射線検出器と、前記検出器からの出力に接続された、前述のクレームのいずれか一項に記載の電流パルスを電圧パルスへ変換するための装置と、電流パルスを電圧パルスへ変換するための前記装置からの出力におけるデジタル・アナログコンバータとを備えることを特徴とするシステムにも関する。

電離性電磁放射線検出器は、半導体検出器とすることができる。

そして、本発明による電離性電磁放射線検出システムは、手荷物の中の爆発物の検出に用いることができる。

本発明の他の特徴および利点は、添付図面を参照して本発明の好適な実施形態を理解すれば明らかになるであろう。
図１は、最新式の、電離性電磁放射線の検出のための一般に用いられているシステムのブロック図を示す。 図２は、図１の電離性電磁放射線検出システムにおける放射線検出器に付随する電荷前置増幅器のアセンブリを示す。 図３は、図１の検出システムにおける電子処理回路の略図を示す。 図４は、図２の電荷前置増幅器からの出力電圧および図３の処理回路からの出力の変動を時間の関数として示す。 図５Ａは、本発明の第１の実施形態による電流パルスを電圧パルスへ変換するための装置の略図を示す。 図５Ｂは、本発明の第２の実施形態による電流パルスを電圧パルスへ変換するための装置の略図を示す。 図６Ａは、図５Ａの変換装置に組み込まれた、スイッチドキャパシタを有するアナログ遅延線のブロック図を示す。 図６Ｂは、図５Ｂの変換装置に組み込まれた、スイッチドキャパシタを有するアナログ遅延線のブロック図を示す。 図７は、図５Ａに示す電流パルスを電圧パルスへ変換するための２つの装置からの出力で得られる信号を示す。 図８は、図５Ａによるパルス変換装置の制御信号の時間ダイアグラムを示す。 図９は、図５Ａに示すパルス変換装置を用いた電離性電磁放射線の検出のためのシステムのブロック図を示す。

図５Ａは、本発明の第１の実施形態による電流パルスを電圧パルスへ変換するための装置の略図を示す。装置は、電荷前置増幅器２と電子処理部３を備えている。

図５Ａの装置は、積分器として設けられた電荷前置増幅器２を備えている。電流積分器回路は、コンデンサＣ１と、増幅器Ａ１と、コンデンサＣｉｎｔと、抵抗器Ｒｐとを備えている。コンデンサＣ１は、増幅器Ａ１の反転入力に設けられ、コンデンサＣｉｎｔおよび抵抗器Ｒｐは、増幅器Ａ１の反転入力と出力との間に並列に設けられている。

電荷前置増幅器２は、電流パルスｉ（ｔ）に応答して、電圧パルスＶｏｕｔ（ｔ）を発生させる。電荷前置増幅器２からの出力は、遅延線ＤＬと、減算手段Ｄと、増幅器Ａ２とで構成されたアセンブリに直接接続されている。

遅延線ＤＬは、電荷前置増幅器２からの出力に接続された第１の端子と、減算手段Ｄへの負入力に接続された第２の端子とを有している。減算手段Ｄへの正入力は、電荷前置増幅器２からの出力に直接接続されている。減算手段Ｄは、例えば、それ自体が公知の方法で、差動増幅器の形で形成されてもよい。

本発明による装置は、Ｎ個のスイッチドキャパシタ（Ｎ≧１であり、Ｎ個の抵抗素子が並列に設けられている）を用いて形成された、制御された損失の遅延線ＤＬを備えているという点で優れている。順次および周期的に切り替えられるＮ個のコンデンサは、信号のＮ個の連続するサンプルのメモリを構成する。

後述するように、装置は、それ自体が、抵抗素子の存在によって用いられる遅延線の遅延に自動的に適応するという意味で自己適応可能である。

図５Ｂは、本発明の第２の実施形態による電流パルスを電圧パルスへ変換するための装置の略図を示す。図５Ａと同じ参照符号を有する要素は、上述したものと同一である。

図５Ｂに示すパルス変換装置は、図６Ｂに関連して後述するように、それが、減算手段を含む遅延線ＤＬＤを備えているという点で、図５Ａに示すものと異なっている。遅延線ＤＬＤからの出力Ｓは、増幅器Ａ２への入力に直接接続されている。

第１の実施形態と同様に、遅延線ＤＬＤは、制御された損失の遅延線であり、Ｎ個のスイッチドキャパシタ（Ｎ≧１であり、Ｎ個の抵抗素子が並列に設けられている）によって形成され、順次および周期的に切り替えられるＮ個のコンデンサは、ここでもまた、信号のＮ個の連続するサンプルのメモリを構成している。

図６Ａは、図５Ａで用いられている遅延線ＤＬの一実施形態のブロック図を含む。遅延線ＤＬは、各々が基本的なメモリセルを備えているＮ個の段を並列に配置することによって形成されている。

遅延線ＤＬは、電荷前置増幅器２から信号Ｖｏｕｔ（ｔ）を入力として受け取り、遅延信号Ｖｏｕｔｌａｒ（ｔ）を発生させる。

各基本的なメモリセルは、遅延線の入力と出力との間の直列の第１のスイッチ１ａ，２ａ，…Ｎａおよび第２のスイッチ１ｂ，２ｂ，…Ｎｂと、２つのスイッチの共通ノードと、第１の基準電位Ｖｒｅｆ１との間に配置されたコンデンサＣｅとで構成されている。さらに、抵抗器Ｒｅが、２つのスイッチの共通ノードと、第２の基準電位Ｖｒｅｆ２との間に配置されている。このような結果が、スイッチドキャパシタアナログ遅延線（ＬＡＲＡＣＣ）である。

当然のことながら、遅延線の遅延は、本質的には、スイッチ１ａ，１ｂ間、スイッチ２ａ，２ｂ間、…スイッチＮａ，Ｎｂ間の差によってもたらされる。

積分器回路２の出力に接続された書込みスイッチ１ａ，２ａ，…Ｎａと、減算器Ｄへの第１の入力に接続された読取りスイッチ１ｂ，２ｂ，…Ｎｂは区別されている。

これらのメモリセルは同一である。したがって、抵抗器の値と、コンデンサの値は、各メモリセルで同じである。

各メモリセルにおいて、抵抗器Ｒｅは、コンデンサＣｅの放電要素として作用する。Ｒｅは、時定数Ｒｅ・ＣｅがＲｐ・Ｃｉｎｔと同じになるように、換言すれば、コンデンサＣｅの放電速度が、コンデンサＣｉｎｔの放電速度と同じになるように選択される。そして、電荷前置増幅器２の極性が補正されて、変換装置は、遅延が、信号Ｖｏｕｔ（ｔ）の立ち上がり時間よりも大きければ、選択された遅延とは無関係に、遅延に自動的に適応する。そのため、遅延ループ内の減衰器の存在は、もはや不必要である。各メモリセルにおいて、抵抗器Ｒｅは、コンデンサＣｅへの共通ノードと、読取りスイッチへの共通ノードとの間に配置されている。また、抵抗器は、第２の基準電位Ｖｒｅｆ２にも接続されている。抵抗器Ｒｅは、電荷前置増幅器の極性を単純かつ効果的に補正するように設計されている。

より正確に、抵抗器Ｒｅの動作および選択を、本発明による単一のメモリセルの動作を考慮して説明する。当然のことながら、この実施例は、Ｎ＞１の場合には、他のメモリセルに対して一般化することができる。

メモリセルの書込みスイッチが閉じられている場合、メモリセルは、電圧Ｖｏｕｔ（ｔ）を受け取る。コンデンサＣｅが充電される。

メモリセルの書込みスイッチが開いている場合、換言すれば、サンプルが取得されたとき、コンデンサＣｅは、Ｒｅを介して放電し始める。

電荷前置増幅器２の極性を補正するために、読取り時に、コンデンサＣｅに記憶された電圧は、コンデンサＣｉｎｔの端子におけるのと同じ量を失うことが必要である。

そのため、コンデンサＣｅは、同じ時定数τで放電しなければならない。この条件は、Ｒｐ・Ｃｉｎｔ＝Ｒｅ・Ｃｅの場合に満たされる。

より効果的にするには、第一に、コンポーネントＲｐおよびＲｅが、第二には、コンポーネントＣｉｎｔおよびＣｅが、技術的変化および環境変化を克服するように適合される。

本発明の好適な一実施形態において、電位Ｖｒｅｆ２は、電荷前置増幅器２への反転入力と同じ連続電位となるように形成される。このことは、コンデンサＣｅおよび読取りスイッチに対する共通ノードに接続されていないＲｅの電極を、それ自体にループバックされている演算増幅器に接続することによって行うことができる。このことは、コンデンサの充電および放電を歪める永久電流の循環を防ぐ。この特徴の効果は、高速で現れる。

図６Ｂは、図５Ｂで用いられる遅延線ＤＬＤの実施形態のブロック図を示す。遅延線ＤＬＤは、Ｎ≧１個の段を並列に配置することによって形成され、各段は、１つの基本的なメモリセルを備えている。

より正確には、各基本的なメモリセルは、第１の共通ノードＢ１と、第２の共通ノードＢ２との間の抵抗器Ｒｅに並列に設けられたコンデンサＣｅを備えている。ＲｅおよびＣｅの値は、Ｒｐ・Ｃｉｎｔ＝Ｒｅ・Ｃｅとなるように選択される。

各メモリセルには、書込みスイッチおよび読取りスイッチも備えられている。異なるセルの書込みスイッチは、符号１ｃ，２ｃ，…Ｎｃで、読取りスイッチは、１ｄ，２ｄ，…，Ｎｄで示されている。

各セルの場合、第１の共通ノード（Ｂ１）は、まず書込みスイッチ（１ｃ，…，Ｎｃ）に、次いで読取りスイッチ（１ｄ，…，Ｎｄ）に接続されている。セルの第２の共通ノード（Ｂ２）は、電荷前置増幅器２からの出力に接続されている。書込みスイッチは、それが導通している場合、第１の共通ノードをアースに接続する。読取りスイッチは、それが導通している場合、第１の共通ノードＢ１を、遅延線からの出力Ｓに接続する。

異なる基本的なセルの第２の共通ノードＢ２は、全て直接、電荷前置増幅器２からの出力に接続され、一方、異なる基本的なセルの第１の共通ノードは、それらの対応する読取りスイッチを介して、遅延線ＤＬＤからの出力Ｓに接続されていることに留意する。

基本的なセルに書き込まれるステップにおいては、書込みスイッチが導通されて、読取りスイッチが高インピーダンス状態になる。そして、コンデンサＣｅは、電圧Ｖｏｕｔ（ｔ_１）で充電する。ｔ_１は、書込みステップの終了時である。

書込みスイッチが開くと、メモリセルは、電荷前置増幅器２からの出力および出力Ｓから遮断される。そして、コンデンサＣｅは、電荷前置増幅器と同じ時定数τを有する抵抗器Ｒｅを介して、非常にゆっくりと放電する。コンデンサの端子間に残っている電圧をＶ_ｃ（ｔ）とすると、第２の共通端子の電圧は、Ｖ_ｏｕｔ（ｔ）−Ｖ_ｃ（ｔ）に等しく、換言すれば、放電損失により、Ｖ_ｏｕｔ（ｔ）−Ｖ_ｏｕｔ（ｔ_１）にほぼ等しい。Ｖ_ｏｕｔ（ｔ）は、電荷前置増幅器からの出力における瞬時電圧である。

読取りステップにおいては、書込みスイッチが高インピーダンス状態になっている間に、読取りスイッチが導通される。その場合、出力Ｓの電圧は、Ｖ_ｏｕｔ（ｔ_２）−Ｖ_ｏｕｔ（ｔ_１）に等しい。ｔ_２は、読取り時間である。

メモリセルの具体的な設定は、読取りステップにおける電圧差Ｖ_ｏｕｔ（ｔ_２）−Ｖ_ｏｕｔ（ｔ_１）を直接与えることができ、書込みスイッチの高インピーダンスへの変化は、記憶された電圧Ｖ_ｏｕｔ（ｔ_１）の入力電圧Ｖ_ｏｕｔ（ｔ）からの減算を強制する。

図７は、図５Ａによる電流パルスを電圧パルスへ変換するための２つの装置からの出力で得られた信号を示す。

パルスｉ（ｔ）に応答して、電流パルスを電圧パルスへ変換するための第１の装置が信号Ｖｓｕｂ１（ｔ）を生成し、電流パルスを電圧パルスへ変換するための第２の装置が信号Ｖｓｕｂ２（ｔ）を発生させる。

オシロスコープによって測定された、これらの信号Ｖｓｕｂ１（ｔ）およびＶｓｕｂ２（ｔ）は、各パルスの後、それらのパルスが近接していても、オフセットを何ら有していない。したがって、電流パルスを電圧パルスへ変換するための装置の飽和が回避され、そのため、検出器１によって受光された光子ｐｈのエネルギーの測定は高精度である。

図５Ａに示すような遅延線ＤＬのデザインの別の利点は、メモリセル間での電荷移動がないため、信号の劣化を回避できることであり、これは、バケツリレー素子（ｂｕｃｋｅｔ−ｂｒｉｇａｄｅ ｄｅｖｉｃｅ：ＢＢＤ）遅延線等の従来用いられている技術の動作原理と異なっている。

したがって、本発明による遅延線ＤＬは、電流パルスを電圧パルスへ変換するための装置に適応性のある制御された損失の遅延線であり、この場合、電流パルスが現れる周波数は非常に高い。

次に、遅延線ＤＬの動作を、図５Ａおよび図６を参照して説明する。当業者は、遅延線ＤＬＤの動作が同じであり、そのため、単独の説明はなされていないことを理解するであろう。

遅延線ＤＬは、単一の基本的なメモリセルで、換言すれば、Ｎ＝１で形成することができる。

しかし、信号体雑音比を向上させるためには、信号は、オーバーサンプリングされるのが好ましい。

遅延線ＤＬの基本的な動作原理は、遅延信号のサンプリングが、書込みの後、遅延を伴って信号を読み取ることによって得られることである。

書込みは、書込みスイッチ１ａが導通されて、他の書込みスイッチが開かれている期間θ１の間に、第１のメモリセルのコンデンサＣｅで、および、書込みスイッチ２ａが導通されて、他の書込みスイッチが開かれている期間θ２の間に、第２のメモリセルのコンデンサＣｅで、等、Ｎ番目のコンデンサまで行われる。そして、そのサイクルが完了すると、再び、コンデンサ１において始まる。

メモリセル間のいかなる矛盾も防ぐために、各期間θ１，θ２，…，θＮは、前後の期間と重なっていない。

読取りは、書込みと全く同じプロセスをたどる。すなわち、読取りは、読取りスイッチ１ｂが導通されて、他の書込みスイッチが開かれている期間θ１’の間に、第１のメモリセルのコンデンサＣｅの放電によって、および、読取りスイッチ２ｂが導通されて、他の読取りスイッチが開かれている期間θ２’の間に、第２のメモリセルのコンデンサＣｅの放電によって、等、Ｎ番目のコンデンサまで行われる。そして、そのサイクルが完了すると、再び、コンデンサ１において始まる。

メモリセル間のいかなる矛盾も防ぐために、各期間θ１’，θ２’，…，θＮ’は、前後の期間と重なっていない。

特定の基本的なセルの場合、読取りスイッチが導通している期間は、書込みスイッチが導通している期間と、ｘで示す時間オフセットだけ時間がずれている。そのため、読取りスイッチは、書込みスイッチの後に、順次切り替えられる。

期間は、次のように制御される。

シーケンサーは、２^ｎ非重複位相を持続期間Ｔｃｋで発生させる。各制御位相は、Ｔｃｋと等しい遅延だけ、前のものよりも遅延されている。遅延Ｔｃｋは、周波数クロックｆｃｋ、例えば、クォーツクロックから導出される。

カウンタは、例えば、ｎ−ｔｏ−２^ｎ符号器に関連しているｎビットの２進カウンタとすることができる。

より効果的には、ｎは、シンプルな二値論理に当てはめるために、２^ｎ＝Ｎであるように選択されるであろう。この等式は、この説明の残りの部分で用いられる。その場合、時間オフセットｘは、１〜Ｎ個の期間の間にできることを理解することができる。

本発明によるシステムは、高周波数で作動するように設計されているため、カウンタは、より効果的なのは同期的であることである。

シーケンサーは、時間基準に接続されたカウンタと、カウンタからの出力における復号器と、復号器からの出力におけるフロップフロップＲＳとで構成されている。

フリップフロップＲＳは、２^ｎの位相が重ならないことを確実にする。

次に、制御期間の時系列について、Ｎ＝４の場合の図６による遅延線ＤＬを示す図９を参照して説明する。

この遅延線は、４つの書込みスイッチ１ａ，２ａ，３ａ，４ａと、４つの読取りスイッチ１ｂ，２ｂ，３ｂ，４ｂとを備えている。図８に示す時間ダイアグラムは、読取りスイッチおよび書込みスイッチの変化を、変換サイクルの関数として示している。

第１の基本的なメモリセルの場合、書込みスイッチ１ａが導通している期間θ１は、Ｔｃｋに等しい。期間θ１の始まりは、第１のクロック位相φ１の立ち上がりエッジに一致し、期間θ１の終わりは、第１のクロック位相１の立ち下がりエッジに一致している。この原理は、他の３つの基本的なメモリセルに対しても当てはまる。

第１の基本的なセルの場合、その間に、読取りスイッチ１ｂが導通している期間θ１’は、Ｔｃｋに等しく、期間θ１’の始まりは、この実施例においては、３つの期間だけずれている、第１のクロック位相φ１の立ち上がりエッジに一致している。期間θ１’の終わりは、３つの期間だけずれている、第１のクロック位相φ１の立ち下がりエッジに一致している。この原理は、他の３つの基本的なメモリセルに対しても当てはまる。

本発明による変換装置において、時間オフセットｘの値は、読取りスイッチで、遅延クロック位相を切り替えることによって得てもよい。したがって、値ｘは、クロックの周波数ｆｃｋと、選択したスイッチングとに依存する。クロック位相は、スイッチング回路を用いて切り替えられる。

より効果的なのは、オフセットｘの値を変化させるために、このスイッチング回路が制御可能なことである。

シーケンサーと、クロックと、スイッチング回路は、本発明による変換装置のための論理制御手段を構成している。

遅延線ＤＬによって生じた遅延Δは、約５ｎｓ±１ｎｓと等しい一定の伝播時間に、遅延線ＤＬの書込みと読取りの間の時間オフセットｘを足したものに相当する。

したがって、遅延は、次の式、すなわち、

Δ＝ｔｐｄ＋ｘ

によって定義される。ｔｐｄは、５ｎｓ±１ｎｓと等しい伝播時間であり、ｘは、時間オフセットである。

遅延は、このように、クロック周波数ｆｃｋを変化させることにより、および／またはスイッチング回路を制御することによって調節することができる。

遅延Δは、エネルギー情報を変更することなく、減算器からの出力における入力パルスと同じ振幅のパルスを有するために、信号Ｖｏｕｔ（ｔ）の立ち上がり時間よりも必然的に大きくなっている。

図５Ａ（または、図５Ｂ）に示すような変換装置は、ＣＯＴＳコンポーネント（民生部品）を備えた個別の電子装置で形成してもよい。

より効果的にするには、連続時間フィルタを、遅延線ＤＬ（または、ＤＬＤ）からの出力に設けてもよい。例えば、バターワース（Ｂｕｔｔｅｒｗｏｒｔｈ）またはチェビチェフ（Ｃｈｅｂｙｃｈｅｖ）タイプの連続時間フィルタは、スイッチングノイズをさらに低減することができる。

本発明による装置は、マイクロ電子機器に一体化することができ、安価であり、特に電力消費に関して優れた性能を備えた装置が得られるという利点があるＣＭＯＳ技術におけるマイクロ電子集積化に適応されるのが好ましい。

スイッチは、ＭＯＳＦＥＴトランジスタであるのが好ましく、この場合、コンデンサの値Ｃｅの増加が、ｋＴ／Ｃノイズを低減することができる。

現在の０．３５μｍＣＭＯＳ技術を用いるレイアウトが選択されるのが好ましい。そのような技術を用いて形成した場合、装置は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に組み込むことができる。

その場合、装置は、以下の制約、すなわち、
・マイクロ電子集積化に適合するサイズ、換言すれば、１ｍｍ^２より小さいサイズ；
・１つの回路から別の回路への分散を限定する技術的変化に対する低い感度；
・環境変化（温度、電源、電圧等）に対する低い感度；
・最大で１００μＶ程度の低雑音性；
・１Ｖ程度の高ダイナミクス；
・最大で２０ｍＷ程度の低電力消費；
を満たすことができる。

スイッチのスイッチングを制御する論理手段は、ＡＳＩＣに実装されるのが好ましい。クロックは、電流パルスを電圧パルスへ変換するための装置がその上に設けられているＡＳＩＣの外部にある。

次に、図５Ａによる装置の一実施例の実施形態について説明する。この実施例において、遅延線ＤＬは、１６個のコンデンサと、期間Ｔのクロックによって作動される４ビット同期カウンタとで構成されている。

以下の特性値、すなわち、
Ｔｃｋ＝１／ｆｃｋ＝５ｎｓまたは１０ｎｓ
Ｃｉｎｔ＝５０ｆＦ；Ｒｐ＝１０Ｍオーム、すなわち、τ＝５００ｎｓ
ただし、Ｃｅ＝１ｐＦ、その結果は、Ｒｅ＝５００ｋオーム
が選択される。

値Ｃｅが、１ｐＦになるように選択された場合、１３０ｅ−に等しいｋＴ／Ｃノイズを得ることができ、それは、３５０ｅ−と６５０ｅ−との間の電荷前置増幅器の同等のノイズ負荷と比較して、２次方程式の加法において無視できるほどにわずかであり、クロック周波数ｆ＝２００ＭＨｚの場合の測定消費電力は、２０ｍＷ未満である。

スイッチング回路の構造は、選択した値を用いて、５ｎｓのクロック期間で、２５ｎｓ〜５０ｎｓの間で変化する遅延を得ることを可能にする。クロック期間を１０ｎｓに増加させることにより、このようにして形成された変換装置は、４５ｎｓ〜９５ｎｓの間で変化する遅延を与えることができる。クロック期間を増加させることにより、および／またはスイッチング回路の構造を変更することにより、より長い遅延を得ることができる。

この実施例において、装置は、現在の０．３５μｍＣＭＯＳ技術における４００×６００μｍ^２のサイズが、他の機能のサイズに適合しているマイクロ電子集積化に適応されている。

一実施形態において、上記で開示した変換のための装置は、電離性電磁放射線検出システムに組み込まれている。

より正確には、図９は、本発明の一実施形態による電離性電磁放射線検出システムの模擬略図を示す。

本発明によれば、システムは、半導体検出器９１０を備えている。検出器９１０は、例えば、ＣｄＺｎＴｅ検出器、ＣｄＴｅ：Ｃｌ検出器またはＣｄＴｅ：Ｉｎ検出器等の半導体材料Ｍで形成された要素と、要素Ｍを高電圧ＨＶに接続する抵抗器Ｒとを備えている。半導体検出器９１０からの出力は、図５Ａを参照して説明した装置のような電流パルスを電圧パルスへ変換するための装置に接続されている。

アナログ・デジタルコンバータ９４０は、電流パルスを電圧パルスへ変換するための装置９００からの出力に接続され、コンバータは、電圧パルスＥ（ｔ）を受け取る。

アナログ・デジタルコンバータ９４０と、変換装置９００のカウンタは、同じクロックによって同期されるのが好ましい。これにより、アナログ・デジタルコンバータ９４０における信号のサンプリングを容易にする。

当業者は、電離性電磁放射線の検出のためのシステムを、図５Ｂに示す電流パルスを電圧パルスへ変換するための装置を起点とした同じ方法で形成できることを理解するであろう。

電離性電磁放射線検出システムは、何らかの電離放射線、特に前記放射線が強い場合には、Ｘ線またはガンマ線の測定のための分光分析の用途に対する有用性を見出されるであろう。

システムは、手荷物の中の爆発物の検出に用いてもよい。手荷物検査の他には、この装置は、原子核場での用途、例えば、廃棄物または燃料の放射能の測定に用いることができる。

Claims (11)

1. 電流パルスを電圧パルスへ変換するための装置であって、
   演算増幅器（Ａ１）の出力と反転入力との間に並列に設けられた第１のコンデンサ（Ｃｉｎｔ）および第１の抵抗器（Ｒｐ）を備える積分器回路と、
   前記積分器回路から前記出力（ｖｏｕｔ）を受け取り、遅延（Δ）を発生させる遅延線（ＤＬ）と、
   を備える装置であって、
   前記演算増幅器（Ａ１）への前記反転入力が前記電流パルスを受け取り、
   前記遅延線（ＤＬ）は、少なくとも１つのメモリセルを備え、前記メモリセルは、
   並列に設けられた第２のコンデンサ（Ｃｅ）および第２の抵抗器（Ｒｅ）と、前記第２のコンデンサおよび前記第２の抵抗器への第１の共通ノードに接続された書込みスイッチであって、前記書込みスイッチが導通しているときに前記積分器回路からの出力から前記第２のコンデンサを充電すること、及び、高インピーダンスになっているときに前記第２のコンデンサの端子の電圧を記憶することが可能な前記書込みスイッチと、
   前記第１の共通ノードに接続され、読取りスイッチが導通しているときのノードの電圧を読み取ることが可能な読取りスイッチと、
   を備え、
   前記第１の抵抗器（Ｒｐ）と前記第１のコンデンサ（Ｃｉｎｔ）の積が、前記第２の抵抗器（Ｒｅ）と前記第２のコンデンサ（Ｃｅ）の積に等しく、
   前記変換装置は、前記第２のコンデンサの端子で記憶した電圧を、前記積分器回路からの出力で減算し、前記減算して得られた電圧差を発生させる減算手段も備えることを特徴とする、電流パルスを電圧パルスへ変換するための装置。
2. 前記第２のコンデンサおよび前記第２の抵抗器は、前記積分器回路からの出力で接続された第２の共通ノードに接続され、前記書込みスイッチは、それが導通している場合、前記第１の共通ノードをアースに接続することを特徴とする請求項１に記載の電流パルスを電圧パルスへ変換するための装置。
3. 前記書込みスイッチは、それが導通している場合、前記第１の共通ノードを、前記積分器回路からの出力に接続し、前記読取りスイッチは、それが導通している場合、前記第１の共通ノードを、前記減算手段への第１の負入力に接続し、前記積分器回路からの出力は、前記減算手段への第２の負入力に接続されることを特徴とする請求項１に記載の電流パルスを電圧パルスへ変換するための装置。
4. 前記第２のコンデンサは、前記第１の共通ノードと、第１の参照電位（Ｖｒｅｆ１）との間に設けられ、前記第２の抵抗器は、前記第１の共通ノードと、第２の参照電位（Ｖｒｅｆ２）との間に設けられることを特徴とする請求項３に記載の電流パルスを電圧パルスへ変換するための装置。
5. 前記装置は、前記書込みスイッチへの第１の信号、および前記読取りスイッチへの第２の信号を前記メモリセルの各々に送ることが可能な論理手段を備え、前記信号は、前記第１の信号と時間オフセットがあり、前記時間オフセット（ｘ）は、選択された前記遅延（Δ）の関数として定義されることを特徴とする請求項１に記載の電流パルスを電圧パルスへ変換するための装置。
6. 前記第２の参照電位（Ｖｒｅｆ２）は、前記演算増幅器（Ａ１）への前記反転入力の前記連続電位に等しいことを特徴とする請求項４に記載の電流パルスを電圧パルスへ変換するための装置。
7. 前記遅延（Δ）は、前記積分器回路からの出力（ｖｏｕｔ）における前記信号の立ち上がり時間よりも長くなるように選択されることを特徴とする前述の請求項１ないし６の何れか一項に記載の電流パルスを電圧パルスへ変換するための装置。
8. 前記装置は、特定用途向けＩＣ（ＡＳＩＣ）に組み込むことができることを特徴とする前述の請求項１ないし７の何れか一項に記載の電流パルスを電圧パルスへ変換するための装置。
9. 前記装置は、ＣＭＯＳ技術を用いて形成できることを特徴とする前述の請求項１ないし８の何れか一項に記載の電流パルスを電圧パルスへ変換するための装置。
10. 電離性電磁放射線の検出のためのシステムであって、前記システムは、入射光子（ｐｈ）を受光し、出力において電流パルスを放射することが可能な電離性電磁放射線検出器（９１０）と、前記検出器（１）からの出力に接続された、前述の請求項１ないし９の何れか一項に記載の、電流パルスを電圧パルスへ変換するための装置と、電流パルスを電圧パルスへ変換するための前記装置からの出力におけるデジタル・アナログコンバータ（９４０）とを備えることを特徴とするシステム。
11. 前記電離性電磁放射線検出器（９１０）は、半導体検出器であることを特徴とする請求項１０に記載の電離性電磁放射線の検出のためのシステム。
    

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