JP6096491B2 - ヘテロ接合バイポーラトランジスタ - Google Patents

Description

本発明は、ＩｎＰ系の化合物半導体を用いたヘテロ接合バイポーラトランジスタに関する。

ＩｎＰ系の化合物半導体を用いたヘテロ接合バイポーラトランジスタ（heterojunction bipolar transistor：ＨＢＴ）は、高速動作および高耐圧動作に優れていることから、ニオブ酸リチウム（ＬｉＮｂＯ₃）を用いた光通信用変調器（ＬＮ変調器）ドライバー向けのポストアンプへの応用が期待されている。ＬＮ変調器ドライバー向けポストアンプでは、光変調器を駆動するために、７Ｖ以上の高い出力電圧が求められる。このような高い出力電圧を実現するために必要なトランジスタの性能は、一般的に電流利得遮断周波数ｆ_T＞１００ＧＨｚかつ耐圧ＢＶ_CEO＞１０Ｖと言われている。このような性能が要求されるドライバー向けポストアンプは、まさに、高速性と高耐圧特性に優れたＩｎＰ系ＨＢＴには、最適なアプリケーションと言える。

ＩｎＰ系ＨＢＴの実用化には、デバイス表面を安定化させ、半導体における表面再結合をいかに低減するかが重要となる。図４に、一般的なＩｎＰ系ＨＢＴ構造を示す（非特許文献１参照）。このＨＢＴは、半絶縁性基板３０１の上に形成されたＩｎＰからなるサブコレクタ層３０２と、サブコレクタ層３０２上に形成されたＩｎＧａＡｓからなるコレクタ層３０３と、コレクタ層３０３の上に形成されたｐ⁺−ＩｎＧａＡｓからなるベース層３０４と、ベース層３０４上に形成されたＩｎＰからなるエミッタ層３０５とを備える。

また、エミッタ層３０５上には、ｎ⁺−ＩｎＧａＡｓからなるエミッタキャップ層３０６を介してタングステンを主材料とした下部エミッタ電極３０９が形成され、下部エミッタ電極３０９上には、Ｔｉ／Ｐｔ／Ａｕ構造の上部エミッタ電極３１０が形成されている。また、ベース層３０４には、ベース電極３０８が接続され、サブコレクタ層３０２にはコレクタ電極３０７が接続されている。加えて、エミッタ層３０５およびエミッタキャップ層３０６は、表面が窒化シリコン（ＳｉＮ）からなる保護膜３１１で覆われ、また素子全体はベンゾシクロブテン（ＢＣＢ）からなる保護層３１２で覆われている。

上述したＨＢＴは、ベース層３０４はエミッタ層３０５で被覆されており、エミッタ層３０５は保護膜３１１で被覆されており、ベース層３０４上のエミッタ層３０５は、空乏化されるため、ベース層３０４表面における再結合電流が抑制され、５０以上の高い電流利得が得られている。更に、デバイス温度１２５℃において１×１０⁸時間以上という実用に足る高いデバイス寿命も実現されている（非特許文献１参照）。

また、上述したＨＢＴ構造において、ベース層３０４とコレクタ層３０３の側面は、低誘電率の有機材料であるＢＣＢからなる保護層３１２で覆われている。保護層３１２は、半導体表面層にダメージを与えないスピンコート法で形成可能であり、メサ形状とされているベース・コレクタ（ＢＣ）メサのリーク電流を低減することが可能であるともに、配線間の寄生容量を低減することができるため、優れた高周波特性を実現することができる。

また、有機材料ではなく、無機材料から保護層を形成する技術も提案されている（非特許文献２参照）。この技術によるＩｎＰ系ＨＢＴについて、図５の断面図を用いて説明する。このＩｎＰ系ＨＢＴは、半絶縁性基板４０１上に形成された、ＩｎＧａＡｓからなるサブコレクタ層４０２と、サブコレクタ層４０２上に形成されたＩｎＧａＡｓからなるコレクタ層４０３と、コレクタ層４０３上に形成されたＩｎＧａＡｓからなるベース層４０４と、ベース層４０４上に形成されたＩｎＰエミッタ層４０５とを備える。

また、ＩｎＰエミッタ層４０５上には、ＩｎＧａＡｓからなるエミッタコンタクト層４０６を介してエミッタ電極４０９が形成されている。また、ベース電極４０８は、エミッタ層４０５内を拡散（シンタ）することでベース層４０４と接続している。また、サブコレクタ層４０２の上にはコレクタ電極４０７が形成されている。

このＩｎＰ系ＨＢＴは、素子全体がプラズマＣＶＤ法で堆積した窒化シリコンからなる保護膜４１０で覆われている。このＩｎＰ系ＨＢＴは、前述したｎＰ系ＨＢＴと同様に、ベース層４０４がＩｎＰエミッタ層４０５で覆われているため、ベース層４０４の表面における再結合電流が抑制され、実用に足るデバイス寿命の実現が可能となっている。また、ベース層４０４およびコレクタ層４０３の側面は、窒化シリコンからなる保護膜４１０で覆われているため、半導体表面が安定化され、通電時間に対してもＢＣリーク電流はほとんど変化しない。

N. Kashio,K.Kurishima,Y. K. Fukai,M. Ida, and S. Yamahata, "High-Speed and High-Reliability InP-Based HBTs With a Novel Emitter", IEEE TRANSACTIONS ON ELECTRON DEVICES, vol.57, no.2, pp.373-379, 2010. M. Yanagisawa et al. , "A Robust All-Wet-Etching Process for Mesa Formation of InGaAs.InP HBT Featuring High Uniformity and High Reproducibility", IEEE TRANSACTIONS ON ELECTRON DEVICES, vol.51, no.8, pp.1234-1240 ,2004. D. Caffin et al. , "PASSIVATION OF INP-BASED HBT'S FOR HIGH BIT RATE CIRCUIT APPLICATIONS", Conference Proceedings of 1997 International Conference on Indium Phosphide and Related Materials, pp. 637-640, 1997.

しかしながら、上述した技術では、実用的な信頼性が得られるが、以下に説明するように、高速動作と耐圧特性との両立が容易ではないという問題がある。

図３を用いて説明したＩｎＰ系ＨＢＴでは、半導体表面にダメージを与えないスピンコート法により形成するＢＣＢからなる保護膜で、ＩｎＰ系ＨＢＴのベース・コレクタ層側面が覆われている。このため、初期特性におけるＢＣリーク電流は低い。しかしながら、ＢＣＢの保護膜は、ＢＣメサ表面を不活性化させるわけではなく、通電時間の増加と伴にＢＣメサ表面が劣化し、ＢＣリーク電流が増大する。このため、通電に伴うＢＣリーク電流の増加分を見越した上で、十分な厚さのコレクタ層を設ける必要がある。しかし、コレクタ層の厚膜化は電子走行時間の増加を招くため、結果としてＨＢＴにおけるｆ_Tの低下を引き起こす。

一方、図５を用いて説明したＩｎＰ系ＨＢＴでは、素子の表面を、プラズマＣＶＤ法により堆積した窒化シリコンよりなる保護膜で覆っている。保護膜を窒化シリコンから構成することにより、ＢＣＢを用いた場合に比較して、ＢＣリーク電流は若干増加するものの、素子の半導体表面は安定化する。このため、窒化シリコンから保護膜を構成した場合、通電時間の増加に対してもＢＣリーク電流はほとんど変化しない。従って、この構成とする場合、過度にコレクタ層を厚くする必要はなく、耐圧特性は非常に優れている。

しかしながら、図５を用いて説明したＩｎＰ系ＨＢＴでは、ベース電極をエミッタ層内に拡散させることで形成しており、ベース電極は垂直方向だけでなく水平方向，言い換えると、エミッタメサ方向に対しても、少なくともエミッタ層の厚さ以上に拡散する。このため、エミッタメサとベース電極の距離を十分設けなければ、エミッタメサ・ベース電極間でのリーク電流が増大し、電流利得の劣化を招く。また、エミッタメサ・ベース電極間の距離を十分に設けることは、ベース・コレクタ容量の増大につながり、結果としてｆ_Tの低下を引き起こしてしまう。

また、図４を用いて説明したＩｎＰ系ＨＢＴにおいて、ＢＣＢではなく、全ての保護膜を窒化シリコンから構成することも考えられる。この場合、上述したように、ＢＣリーク電流の安定化が期待される。しかし、図４を用いて説明したＩｎＰ系ＨＢＴでは、全てのベース層表面がエミッタで覆われていないので、一部のベース層表面に保護膜が接して形成されることになる。ＩｎＧａＡｓからなるベース層の表面に、窒化シリコンが接触した状態では、ベース層の表面における再結合電流が増加するため、電流利得が劣化してしまう（非特許文献３参照）。

以上に説明したように、上述した構成のＩｎＰ系ＨＢＴでは，高い電流利得、高速動作および高耐圧特性を同時に実現することが、容易ではないという問題があった。

本発明は、以上のような問題点を解消するためになされたものであり、ＩｎＰ系のＨＢＴで、高い電流利得、高速動作および高耐圧特性が同時に実現できるようにすることを目的とする。

本発明に係るヘテロ接合バイポーラトランジスタは、半絶縁性のＩｎＰからなる基板と、基板の上に形成された化合物半導体からなるサブコレクタ層と、サブコレクタ層の上にサブコレクタ層より小さな面積で形成された化合物半導体からなるコレクタ層と、コレクタ層の上に形成された化合物半導体からなるベース層と、ベース層の上にベース層より小さな面積で形成されたベース層とは異なる化合物半導体からなるエミッタ層と、エミッタ層の上にエミッタ層より小さな面積で形成された化合物半導体からなるエミッタコンタクト層と、コレクタ層の周囲のサブコレクタ層の上に形成されたコレクタ電極と、エミッタ層の周囲のベース層の上に形成されたベース電極と、エミッタコンタクト層の上に形成されたエミッタ電極と、エミッタコンタクト層の側面，エミッタコンタクト層の形成領域より外側のエミッタ層の上面を覆って形成された窒化シリコンからなる第１保護層と、第１保護層の外側側面，エミッタ層の形成領域およびベース電極の形成領域以外のベース層の上面を覆って形成されたベンゾシクロブテンからなる第２保護層と、第２保護層の外側側面，コレクタ層の側面，ベース層の側面を覆って形成された窒化シリコンからなる第３保護層とを少なくとも備える。

上記ヘテロ接合バイポーラトランジスタにおいて、コレクタ層は、基板側の第１コレクタ層と、第１コレクタ層の上に形成された第２コレクタ層と、第２コレクタ層の上に形成された第３コレクタ層とから構成され、第１コレクタ層，第２コレクタ層，第３コレクタ層の順に、バンドギャップエネルギーが小さくなる状態とされて、第２コレクタ層および第３コレクタ層は、ベース層と同じ面積に形成され、第１コレクタ層は、第２コレクタ層より小さな面積に形成されているようにしてもよい。この場合、ベース層は、ＩｎＧａＡｓから構成され、第１コレクタ層は、ＩｎＰから構成され、第２コレクタ層はＩｎＧａＡｌＡｓまたはＩｎＧａＡｓＰから構成され、第３コレクタ層は、ＩｎＧａＡｓから構成されていればよい。

上記ヘテロ接合バイポーラトランジスタにおいて、コレクタ層は、ベース層の側から基板の側にかけて面積が小さくなる状態に形成されていてもよい。この場合、ベース層は、ＧａＡｓＳｂ，ＡｌＧａＡｓＳｂ，およびＩｎＧａＡｓＳｂのなかから選択された化合物半導体から構成され、コレクタ層は、ＩｎＰから構成されていればよい。

以上説明したことにより、本発明によれば、ＩｎＰ系のＨＢＴで、高い電流利得、高速動作および高耐圧特性が同時に実現できるようになるという優れた効果が得られる。

図１は、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの構成を示す断面図である。 図２Ａは、本発明の実施の形態１におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。 図２Ｂは、本発明の実施の形態１におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。 図２Ｃは、本発明の実施の形態１におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。 図２Ｄは、本発明の実施の形態１におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。 図２Ｅは、本発明の実施の形態１におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。 図２Ｆは、本発明の実施の形態１におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。 図２Ｇは、本発明の実施の形態１におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。 図２Ｈは、本発明の実施の形態１におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。 図２Ｉは、本発明の実施の形態１におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。 図２Ｊは、本発明の実施の形態１におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。 図３Ａは、本発明の実施の形態２におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。 図３Ｂは、本発明の実施の形態２におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。 図３Ｃは、本発明の実施の形態２におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。 図３Ｄは、本発明の実施の形態２におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。 図３Ｅは、本発明の実施の形態２におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。 図３Ｆは、本発明の実施の形態２におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。 図３Ｇは、本発明の実施の形態２におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。 図３Ｈは、本発明の実施の形態２におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。 図３Ｉは、本発明の実施の形態２におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。 図３Ｊは、本発明の実施の形態２におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。 図４は、ＩｎＰ系ＨＢＴ構造を示す断面図である。 図５は、ＩｎＰ系ＨＢＴ構造を示す断面図である。

以下、本発明の実施の形態について図を参照して説明する。

［実施の形態１］
はじめに、本発明の実施の形態１について図１を用いて説明する。図１は、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの構成を示す断面図である。

このヘテロ接合バイポーラトランジスタは、まず、半絶縁性ＩｎＰからなる基板１０１上に形成されたｎ⁺−ＩｎＰからなるサブコレクタ層１０２と、サブコレクタ層１０２の上に形成されたｎ−ＩｎＰからなる第１コレクタ層１０３と、第１コレクタ層１０３の上に形成されたアンドープＩｎＡｌＧａＡｓからなる第２コレクタ層１０４と、第２コレクタ層１０４の上に形成されたアンドープＩｎＧａＡｓからなる第３コレクタ層１０５とを備える。なお、第２コレクタ層１０４は、ＩｎＧａＡｓＰから構成してもよい。

また、第３コレクタ層１０５の上に形成されたｐ⁺−ＩｎＧａＡｓからなるベース層１０６と、ベース層１０６の上に形成されたアンドープＩｎＰからなるエミッタ層１０７と、エミッタ層１０７の上に形成されたｎ⁺−ＩｎＧａＡｓからなるエミッタコンタクト層１０８とを備える。

上述した各層は、よく知られたエピタキシャル成長法などにより上記順序で成長させて積層することで形成したものである。また、平面視で、各コレクタ層およびベース層１０６は、サブコレクタ層１０２より小さい面積とされ、エミッタ層１０７は、ベース層１０６より小さい面積とされ、エミッタコンタクト層１０８は、エミッタ層１０７より小さい面積とされたメサ形状とされている。

なお、実施の形態１では、第２コレクタ層１０４，第３コレクタ層１０５，およびベース層１０６は、同一の面積とし、また、これらの面積は、第１コレクタ層１０３より大きく、サブコレクタ層１０２より小さい範囲としている。従って、第２コレクタ層１０４，第３コレクタ層１０５，およびベース層１０６は、周辺部に、第１コレクタ層１０３の終端部より外側に差し出た庇状の部分を備える。

また、このヘテロ接合バイポーラトランジスタは、エミッタコンタクト層１０８の上に、タングステンを主成分とする第１エミッタ電極１０９が形成され、第１エミッタ電極１０９の上には、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ構造の第２エミッタ電極１１２が形成され、第２エミッタ電極１１２には、配線１１７が接続している。

また、ベース層１０６には、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ構造のベース電極１１０が接続して形成され、サブコレクタ層１０２には、コレクタ電極１１５が接続して形成されている。エミッタ層１０７形成領域より外側の領域のベース層１０６上にベース電極１１０が形成されている。また、ベース層１０６（第１コレクタ層１０３）形成領域より外側のサブコレクタ層１０２上にコレクタ電極１１５が形成されている。

加えて、実施の形態１のヘテロ接合バイポーラトランジスタは、まず、エミッタコンタクト層１０８の側面、エミッタコンタクト層１０８形成領域より外側のエミッタ層１０７上面を覆って形成された窒化シリコンからなる第１保護層１１１を備える。

また、第１保護層１１１の外側側面、エミッタ層１０７形成領域およびベース電極１１０形成領域以外のベース層１０６の上面を覆って形成されたベンゾシクロブテン（ＢＣＢ）からなる第２保護層１１３を備える。加えて、第２保護層１１３の外側側面、第１コレクタ層１０３，第２コレクタ層１０４，第３コレクタ層１０５，ベース層１０６の側面、第２コレクタ層１０４の庇部の基板１０１側の下面を覆って形成された窒化シリコンからなる第３保護層１１４を備える。なお、実施の形態１では、上記保護層を含めた素子全体を埋め込む状態に第４保護層１１６を形成している。第４保護層１１６は、例えば、ＢＣＢから構成している。

このように、実施の形態１では、まず、素子自体が完成した状態で露出しているエミッタ層１０７の表面（上面）が窒化シリコンからなる第１保護層１１１に被覆されている。実施の形態１では、エミッタ層１０７の上にエミッタコンタクト層１０８を形成しており、エミッタコンタクト層１０８の形成領域以外のエミッタ層１０７の上面が、素子自体が完成した状態で露出しているエミッタ層１０７の上面となる。

また、素子自体が完成した状態で露出している、エミッタ層１０７の側面，ベース層１０６の上面が、ＢＣＢから構成された第２保護層１１３に被覆されている。ベース層１０６の上面には、エミッタ層１０７およびベース電極１１０が形成されており、これらの形成領域以外のベース層１０６の上面が、素子自体が完成した状態で露出しているベース層１０６の上面となる。

また、素子自体が完成した状態で露出しているベース層１０６および各コレクタ層の側面、および庇部の下面が、窒化シリコンからなる第３保護層１１４に被覆されている。

このように、まず、ベース層１０６および各コレクタ層の側面が窒化シリコンからなる保護層で被覆されているので、ベース・コレクタメサの表面（側面）は、安定化されたものとなる。この結果、耐圧向上のためにコレクタ層を厚く形成する必要がなくなり、電子走行時間の増加を招くことが無く、ｆ_Tの低下を引き起こすことがない。実施の形態１によれば、コレクタ層の全層厚を４００ｎｍにすればＢＶ_CEO＞１０Ｖとなることが予測される。

また、ベース電極１１０は、エミッタ層１０７と接触することなく完全に分離して形成されているので、電流利得の大きな劣化を伴うことなく、エミッタメサ・ベース間距離を、例えば、０．２５μｍと非常に小さくすることができ、ベース・コレクタ容量を低減することができる。このことにより、ｆ_Tの向上が実現できる。例えば、ベース層の層厚を３０ｎｍ、ＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ／ＩｎＰの構造としたコレクタ層の層厚を４００ｎｍとし、エミッタ・ベース間距離を０．２５μｍとした場合、電流利得＞６０，電流利得遮断周波数ｆ_T＞１７０ＧＨｚ，最大発振周波数ｆ_max＞２５０ＧＨｚを実現することが可能となり、変調器ドライバーのポストアンプに必要な耐圧（ＢＶ_CEO＞１０Ｖ）を維持しつつ、高電流利得と高速動作に優れたトランジスタ特性が実現できる。

また、ベース層１０６の表面には、第１保護層１１１および第３保護層１１４が接触することがなく、ベース層１０６の表面に窒化シリコンが接触することがない。このため、窒化シリコンが直接堆積されたことによるベース層１０６の表面における再結合電流の増加が発生せず、電流利得の劣化が発生しない。

以上に説明したように、実施の形態１によれば、ＩｎＰ系のＨＢＴで、高い電流利得、高速動作および高耐圧特性が同時に実現できるようになる。

以下、実施の形態１におけるヘテロバイポーラトランジスタの製造方法について、図２Ａ〜図２Ｊを用いて説明する。図２Ａ〜図２Ｊは、本発明の実施の形態１におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。

まず、図２Ａに示すように、半絶縁性ＩｎＰからなる基板１０１の上に、ｎ⁺−ＩｎＰ層１０２ａ、ｎ−ＩｎＰ層１０３ａ、アンドープのＩｎＡｌＧａＡｓ層１０４ａ、アンドープのＩｎＧａＡｓ層１０５ａ、ｐ⁺−ＩｎＧａＡｓ層１０６ａ、アンドープのＩｎＰ層１０７ａ、ｎ⁺−ＩｎＧａＡｓ層１０８ａを、例えば、公知の有機金属気相成長法により上記順序でエピタキシャル成長して形成する。また、ｎ⁺−ＩｎＧａＡｓ層１０８ａの上に、例えばスパッタ法および真空蒸着法などにより、タングステンを主成分とする金属を堆積して電極金属層１０９ａを形成する。

次に、公知のリソグラフィ技術およびエッチング技術により電極金属層１０９ａおよびｎ⁺−ＩｎＧａＡｓ層１０８ａをメサ形状にパタニングし、図２Ｂに示すように、ＩｎＰ層１０７ａの上にエミッタコンタクト層１０８および第１エミッタ電極１０９を形成する。

例えば、まず、平面視で１辺が０．５μｍ程度の矩形のレジストパタンを電極金属層１０９ａの上に形成する。次いで、形成したレジストパタンをマスクとしてＳＦ₆ガスを用いた反応性イオンエッチング（Reactive ion etching：ＲＩＥ）により、電極金属層１０９ａを選択的にエッチングすることで、第１エミッタ電極１０９が形成できる。

また、引き続き、レジストパタンおよび第１エミッタ電極１０９をマスクとし、Ｃｌ₂ガスを用いた反応性イオンエッチングにより、層厚方向に一部のｎ⁺−ＩｎＧａＡｓ層１０８ａを選択的にエッチング除去し、更に、ウエットエッチングにより層厚方向に残りのｎ⁺−ＩｎＧａＡｓ層１０８ａをエッチング除去することで、エミッタコンタクト層１０８が形成できる。Ｃｌ₂ガスを用いた反応性イオンエッチングでは、層厚方向に８割程度ｎ⁺−ＩｎＧａＡｓ層１０８ａをエッチングすればよい。以上のことにより、所定のメサ形状に、第１エミッタ電極１０９およびエミッタコンタクト層１０８が形成できる。この段階で形成されたメサ形状を第１メサとする。

次に、第１メサを含むＩｎＰ層１０７ａの上に、スパッタ法またはプラズマＣＶＤ法などの堆積法により、窒化シリコンを堆積して窒化シリコン膜を形成する。例えば、膜厚１５０ｎｍ程度に窒化シリコン膜を形成する。次に、上記第１メサより広い面積のフォトレジストパタンを、上記第１メサの部分の上部にあたる窒化シリコン膜の上に形成する。このフォトレジストパタンの形成領域は、第１メサの周囲の外部ベースの領域を覆う範囲とする。従って、上記フォトレジストパタンは、第１エミッタ電極１０９の上部にあたる中央部に、開口部を備えたものとなる。

上述したフォトレジストパタンを形成した後、このフォトレジストパタンをマスクとし、ＳＦ₆ガスを用いた反応性イオンエッチングにより窒化シリコン膜を選択的にエッチング除去し、図２Ｃに示すように、第１保護層１１１を形成する。第１保護層１１１により、エミッタコンタクト層１０８の側面、エミッタコンタクト層１０８形成領域より外側のエミッタ層１０７上面が覆われた状態とする。また、上記フォトレジストパタンを用い、塩酸系エッチャントを用いたウエットエッチングによりＩｎＰ層１０７ａを選択的にエッチングしてパタニングし、図２Ｃに示すように、エミッタ層１０７を形成する。以上のことにより、所定のメサ形状に、エミッタ層１０７が形成できる。この段階で形成されたメサ形状を第２メサとする。

次に、エミッタ層１０７形成などに用いたフォトレジストパタンを除去した後、新たに、第２エミッタ電極１１２およびベース電極１１０の形成領域に開口部を備えるマスクパタンを形成し、この上に、Ａｕ，Ｐｔ，Ｔｉ，Ｐｔを順次に蒸着して堆積し、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ構造の金属層を形成する。次いで、金属層の下に形成してあるマスクパタンを除去するリフトオフにより開口部に金属を残すことで、図２Ｃに示すように、ベース電極１１０および第２エミッタ電極１１２を形成する。ｐ⁺−ＩｎＧａＡｓ層１０６ａ表面のベース電極１１０が形成される箇所の近傍には、エミッタ層１０７および第１保護層１１１による段差があり、上述したリフトオフが比較的容易に行える。

次に、第１保護層１１１で覆われた第１メサ，第２メサの部分、およびベース電極１１０，第２エミッタ電極１１２を含むｐ⁺−ＩｎＧａＡｓ層１０６ａの上に、ＢＣＢをスピンコート法またはスプレーコート法により塗布して熱硬化することで、図２Ｄに示すように、第２保護層１１３を形成する。第２保護層１１３は、例えば、層厚５０ｎｍ程度とすればよい。

次に、ベース電極１１０が形成されている領域を含む所定の範囲を覆うフォトレジストパタンを形成し、このフォトレジストパタンをマスクとし、まず、第２保護層１１３を選択的に除去して所定の領域を覆う状態に形成する。また、ｐ⁺−ＩｎＧａＡｓ層１０６ａ，ＩｎＧａＡｓ層１０５ａ，ＩｎＡｌＧａＡｓ層１０４ａを選択的に除去し、図２Ｅに示すように、ベース層１０６，第３コレクタ層１０５，および第２コレクタ層１０４を形成する。以上のことにより、所定のメサ形状に、ベース層１０６，第３コレクタ層１０５，および、第２コレクタ層１０４が形成できる。この段階で形成されたメサ形状を第３メサとする。

また、ｎ−ＩｎＰ層１０３ａを選択的に除去し、図２Ｅに示すように、第１コレクタ層１０３を形成する。ここで、例えば、ｎ−ＩｎＰ層１０３ａを、いわゆるオーバーエッチングすることで、第１コレクタ層１０３を、ベース層１０６，第３コレクタ層１０５，および、第２コレクタ層１０４より小さい面積に形成する。以上のことにより、所定のメサ形状に、第１コレクタ層１０３が形成できる。この段階で形成されたメサ形状を第４メサとする。

ここで、上述したように、第１コレクタ層１０３は、ベース層１０６（第３コレクタ層１０５，第２コレクタ層１０４）より小さな面積としている。例えば、第１〜第４メサは、平面視矩形に形成され、各メサの１辺の長さが、第１メサ＜第２メサ＜第３メサ＞第４メサとされている。このように、第１コレクタ層１０３の平面視の面積を第３コレクタ層１０５，第２コレクタ層１０４より小さくすることで、ＢＣメサ（第３メサ，第４メサ）端のＩｎＧａＡｓからなる第３コレクタ層１０５にかかる電界強度が緩和されるようになる。

上述したようにＩｎＧａＡｓ／ＩｎＡｌＧａＡｓ／ＩｎＰの積層構造としたコレクタの場合、バンドギャップの小さいＩｎＧａＡｓコレクタ層におけるトンネル電流で耐圧が決定され、特にＢＣメサ端のＩｎＧａＡｓコレクタ層の電界強度を下げることが重要となるからである。

以上のように第３メサおよび第４メサを形成した後、図２Ｆに示すように、第２保護層１１３の外側側面、第１コレクタ層１０３，第２コレクタ層１０４，第３コレクタ層１０５，ベース層１０６の側面、第２コレクタ層１０４の庇部の基板１０１側の下面を覆う状態に、窒化シリコンからなる第３保護層１１４を形成する。この段階では、第３保護層１１４は、ｎ⁺−ＩｎＰ層１０２ａの表面の全域に形成される。例えば、プラズマＣＶＤ法により窒化シリコンを厚さ１００ｎｍ程度に堆積することで、第３保護層１１４を形成すればよい。

次いで、公知のフォトリソグラフィ技術およびエッチング技術により第３保護層１１４をパタニングし、図２Ｇに示すように、各メサが形成されている領域より大きな面積の所定の領域の周囲を除去し、ｎ⁺−ＩｎＰ層１０２ａの表面を露出させる。次に、図２Ｇに示すように、露出させたｎ⁺−ＩｎＰ層１０２ａの表面に、オーミック接続するコレクタ電極１１５を形成する。例えば、よく知られたリフトオフ法によりコレクタ電極１１５を形成すればよい。

次に、公知のフォトリソグラフィ技術およびエッチング技術によりｎ⁺−ＩｎＰ層１０２ａをパタニングし、図２Ｈに示すように、サブコレクタ層１０２を形成する。サブコレクタ層１０２は、ベース層１０６（第３メサ）より大きな面積のメサ形状とする。この段階で形成されたメサ形状を、第５メサとする。

次に、図２Ｉに示すように、第５メサ，第４メサ，第３メサ，第２メサ，および第１メサからなる素子部を埋め込む状態に第４保護層１１６を形成する。例えば、ＢＣＢをスピンコート法により塗布して塗布膜を形成し、この塗布膜を熱硬化させ、ＣＦ系ガスによるＲＩＥによりエッチバックし、第２エミッタ電極１１２上部の第３保護層１１４の上面を露出させた状態とすればよい。第４保護層１１６は、第１保護層１１１，第２保護層１１３，第３保護層１１４が形成された素子部を埋め込む状態に形成する。

次に、第４保護層１１６，第３保護層１１４をこれらの上面よりエッチバックして第２エミッタ電極１１２上部の第２保護層１１３の上面を露出させ、引き続き、第４保護層１１６，第３保護層１１４，および第２保護層１１３をこれらの上面よりエッチバックし、図２Ｊに示すように、第２エミッタ電極１１２の上部を露出させる。この後、図１に示すように、第２エミッタ電極１１２に接続する配線１１７を形成すれば、実施の形態１におけるヘテロ接合バイポーラトランジスタが得られる。

［実施の形態２］
次に、本発明の実施の形態２について図３Ａ〜図３Ｊを用いて説明する。図３Ａ〜図３Ｊは、本発明の実施の形態２におけるヘテロバイポーラトランジスタの製造方法を説明する各製造工程における断面の状態を示す構成図である。

まず、図３Ａに示すように、半絶縁性ＩｎＰからなる基板２０１の上に、ｎ⁺−ＩｎＰ層２０２ａ、ｎ−ＩｎＰ層２０３ａ、ｐ⁺−ＧａＡｓＳｂ層２０４ａ、アンドープのＩｎＰ層２０５ａ、ｎ⁺−ＩｎＧａＡｓ層２０６ａを、例えば、公知の有機金属気相成長法により上記順序でエピタキシャル成長して形成する。また、ｎ⁺−ＩｎＧａＡｓ層２０６ａの上に、例えばスパッタ法および真空蒸着法などにより、タングステンを主成分とする金属を堆積して電極金属層２０７ａを形成する。

次に、公知のリソグラフィ技術およびエッチング技術により電極金属層２０７ａおよびｎ⁺−ＩｎＧａＡｓ層２０６ａをメサ形状にパタニングし、図３Ｂに示すように、ＩｎＰ層２０５ａの上にエミッタコンタクト層２０６および第１エミッタ電極２０７を形成する。

例えば、まず、平面視で１辺が０．５μｍ程度の矩形のレジストパタンを電極金属層２０７ａの上に形成する。次いで、形成したレジストパタンをマスクとしてＳＦ₆ガスを用いたＲＩＥにより、電極金属層２０７ａを選択的にエッチングすることで、第１エミッタ電極２０７が形成できる。

また、引き続き、レジストパタンおよび第１エミッタ電極２０７をマスクとし、Ｃｌ₂ガスを用いた反応性イオンエッチングにより、層厚方向に一部のｎ⁺−ＩｎＧａＡｓ層２０６ａを選択的にエッチング除去し、更に、ウエットエッチングにより層厚方向に残りのｎ⁺−ＩｎＧａＡｓ層２０６ａをエッチング除去することで、エミッタコンタクト層２０６が形成できる。Ｃｌ₂ガスを用いた反応性イオンエッチングでは、層厚方向に８割程度ｎ⁺−ＩｎＧａＡｓ層２０６ａをエッチングすればよい。以上のことにより、所定のメサ形状に、第１エミッタ電極２０７およびエミッタコンタクト層２０６が形成できる。この段階で形成されたメサ形状を第１メサとする。

次に、第１メサを含むＩｎＰ層２０５ａの上に、スパッタ法またはプラズマＣＶＤ法などの堆積法により、窒化シリコンを堆積して窒化シリコン膜を形成する。例えば、膜厚１５０ｎｍ程度に窒化シリコン膜を形成する。次に、上記第１メサより広い面積のフォトレジストパタンを、上記第１メサの部分の上部にあたる窒化シリコン膜の上に形成する。このフォトレジストパタンの形成領域は、第１メサの周囲の外部ベースの領域を覆う範囲とする。従って、上記フォトレジストパタンは、第１エミッタ電極２０７の上部にあたる中央部に、開口部を備えたものとなる。

上述したフォトレジストパタンを形成した後、このフォトレジストパタンをマスクとし、ＳＦ₆ガスを用いた反応性イオンエッチングにより窒化シリコン膜を選択的にエッチング除去し、図３Ｃに示すように、第１保護層２０９を形成する。第１保護層２０９により、エミッタコンタクト層２０６の側面、エミッタコンタクト層２０６形成領域より外側のエミッタ層２０５上面が覆われた状態とする。また、上記フォトレジストパタンを用い、塩酸系エッチャントを用いたウエットエッチングによりＩｎＰ層２０５ａを選択的にエッチングしてパタニングし、図３Ｃに示すように、エミッタ層２０５を形成する。以上のことにより、所定のメサ形状に、エミッタ層２０５が形成できる。この段階で形成されたメサ形状を第２メサとする。

次に、エミッタ層２０５形成などに用いたフォトレジストパタンを除去した後、新たに、第２エミッタ電極およびベース電極の形成領域に開口部を備えるマスクパタンを形成し、この上に、Ａｕ，Ｐｔ，Ｔｉ，Ｐｔを順次に蒸着して堆積し、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ構造の金属層を形成する。次いで、金属層の下に形成してあるマスクパタンを除去するリフトオフにより開口部に金属を残すことで、図３Ｃに示すように、ベース電極２０８および第２エミッタ電極２１０を形成する。ｐ⁺−ＧａＡｓＳｂ層２０４ａ表面のベース電極２０８が形成される箇所の近傍には、エミッタ層２０５および第１保護層２０９による段差があり、上述したリフトオフが比較的容易に行える。

次に、第１保護層２０９で覆われた第１メサ，第２メサの部分、およびベース電極２０８，第２エミッタ電極２１０を含むｐ⁺−ＧａＡｓＳｂ層２０４ａの上に、ＢＣＢをスピンコート法またはスプレーコート法により塗布して熱硬化することで、図３Ｄに示すように、第２保護層２１１を形成する。第２保護層２１１は、例えば、層厚５０ｎｍ程度とすればよい。

次に、ベース電極２０８が形成されている領域を含む所定の範囲を覆うフォトレジストパタンを形成し、このフォトレジストパタンをマスクとし、まず、第２保護層２１１を選択的に除去して所定の領域を覆う状態に形成する。また、ｐ⁺−ＧａＡｓＳｂ層２０４ａを選択的に除去し、図３Ｅに示すように、ベース層２０４を形成する。実施の形態２では、ベース層２０４は、ＧａＡｓＳｂから構成されることになる。以上のことにより、所定のメサ形状に、ベース層２０４が形成できる。この段階で形成されたメサ形状を第３メサとする。

また、ｎ−ＩｎＰ層２０３ａを選択的に除去し、図３Ｅに示すように、コレクタ層２０３を形成する。コレクタ層２０３は、平面視で基板２０１の側に行くほど面積が小さくなる逆テーパ形状に形成する。例えば、ｎ−ＩｎＰ層２０３ａをウエットエッチングすることで、ウエットエッチングにおける結晶異方性により、コレクタ層２０３は、基板１０１の平面に対して垂直な断面視で逆テーパ形状にすることができる。以上のことにより、所定のメサ形状に、コレクタ層２０３が形成できる。この段階で形成されたメサ形状を第４メサとする。なお、このように逆テーパ形状とすることで、ＢＣメサ端におけるＩｎＰからなるベース側のコレクタ層２０３にかかる電界強度を緩和させることができ、耐圧特性が向上できる。

以上のように第３メサおよび第４メサを形成した後、図３Ｆに示すように、第２保護層２１１の外側側面、コレクタ層２０３の側面、ベース層２０４の側面を覆う状態に、窒化シリコンからなる第３保護層２１２を形成する。この段階では、第３保護層２１２は、ｎ⁺−ＩｎＰ層２０２ａの表面の全域に形成される。例えば、プラズマＣＶＤ法により窒化シリコンを厚さ１００ｎｍ程度堆積することで、第３保護層２１２を形成すればよい。

次いで、公知のフォトリソグラフィ技術およびエッチング技術により第３保護層２１２をパタニングし、図３Ｇに示すように、各メサが形成されている領域より大きな面積の所定の領域の周囲を除去し、ｎ⁺−ＩｎＰ層２０２ａの表面を露出させる。次に、図３Ｇに示すように、露出させたｎ⁺−ＩｎＰ層２０２ａの表面に、オーミック接続するコレクタ電極２１３を形成する。例えば、よく知られたリフトオフ法によりコレクタ電極２１３を形成すればよい。

次に、公知のフォトリソグラフィ技術およびエッチング技術によりｎ⁺−ＩｎＰ層２０２ａをパタニングし、図３Ｈに示すように、サブコレクタ層２０２を形成する。サブコレクタ層２０２は、ベース層２０４（第３メサ）より大きな面積のメサ形状とする。この段階で形成されたメサ形状を、第５メサとする。

次に、図３Ｈに示すように、第５メサ，第４メサ，第３メサ，第２メサ，および第１メサからなる素子部を埋め込む状態に第４保護層２１４を形成する。例えば、ＢＣＢをスピンコート法により塗布して塗布膜を形成し、この塗布膜を熱硬化させ、ＣＦ系ガスによるＲＩＥによりエッチバックし、第２エミッタ電極２１０上部の第３保護層２１２の上面を露出させた状態とすればよい。第４保護層２１４は、第１保護層２０９，第２保護層２１１，第３保護層２１２が形成された素子部を埋め込む状態に形成する。

次に、第４保護層２１４，第３保護層２１２をこれらの上面よりエッチバックして第２エミッタ電極２１０上部の第２保護層２１１の上面を露出させ、引き続き、第４保護層２１４，第３保護層２１２，および第２保護層２１１をこれらの上面よりエッチバックし、図３Ｉに示すように、第２エミッタ電極２１０の上部を露出させる。この後、図３Ｊに示すように、第２エミッタ電極２１０に接続する配線２１５を形成すれば、実施の形態２におけるヘテロ接合バイポーラトランジスタが得られる。

上述した実施の形態２におけるヘテロ接合バイポーラトランジスタは、まず、半絶縁性ＩｎＰからなる基板２０１上に形成されたｎ⁺−ＩｎＰからなるサブコレクタ層２０２と、サブコレクタ層２０２の上に形成されたｎ−ＩｎＰからなるコレクタ層２０３と、コレクタ層２０３の上に形成されたｐ⁺−ＧａＡｓＳｂからなるベース層２０４と、ベース層２０４の上に形成されたアンドープＩｎＰからなるエミッタ層２０５と、エミッタ層２０５の上に形成されたｎ⁺−ＩｎＧａＡｓからなるエミッタコンタクト層２０６とを備える。なお、ベース層２０４は、ＧａＡｓＳｂに限らず、ＡｌＧａＡｓＳｂまたはＩｎＧａＡｓＳｂから構成しても同様である。

上述した各層は、前述したように、よく知られたエピタキシャル成長法などにより上記順序で成長させて積層することで形成したものである。また、平面視で、コレクタ層２０３およびベース層２０４は、サブコレクタ層２０２より小さい面積とされ、エミッタ層２０５は、ベース層２０４より小さい面積とされ、エミッタコンタクト層２０６は、エミッタ層２０５より小さい面積とされたメサ形状とされている。なお、実施の形態２では、コレクタ層２０３を断面視逆テーパ形状としている。

また、このヘテロ接合バイポーラトランジスタは、エミッタコンタクト層２０６の上に、タングステンを主成分とする第１エミッタ電極２０７が形成され、第１エミッタ電極２０７の上には、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ構造の第２エミッタ電極２１０が形成され、第２エミッタ電極２１０には、配線２１５が接続している。

また、ベース層２０４には、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ構造のベース電極２０８が接続して形成され、サブコレクタ層２０２には、コレクタ電極２１３が接続して形成されている。エミッタ層２０５形成領域より外側の領域のベース層２０４上にベース電極２０８が形成されている。また、ベース層２０４（コレクタ層２０３）形成領域より外側のサブコレクタ層２０２上にコレクタ電極２１３が形成されている。

加えて、実施の形態２のヘテロ接合バイポーラトランジスタは、まず、エミッタコンタクト層２０６の側面、エミッタコンタクト層２０６形成領域より外側のエミッタ層２０５上面を覆って形成された窒化シリコンからなる第１保護層２０９を備える。

また、第１保護層２０９の外側側面、エミッタ層２０５形成領域およびベース電極２０８形成領域以外のベース層２０４の上面を覆って形成されたＢＣＢからなる第２保護層２１１を備える。加えて、第２保護層２１１の外側側面、コレクタ層２０３の側面、ベース層２０４の側面を覆って形成された窒化シリコンからなる第３保護層２１２を備える。なお、実施の形態２では、上記保護層を含めた素子全体を埋め込む状態に第４保護層２１４を形成している。第４保護層２１４は、例えば、ＢＣＢから構成している。

このように、実施の形態２でも、まず、素子自体が完成した状態で露出しているエミッタ層２０５の表面（上面）が窒化シリコンからなる第１保護層２０９に被覆されている。実施の形態２でも、エミッタ層２０５の上にエミッタコンタクト層２０６を形成しており、エミッタコンタクト層２０６の形成領域以外のエミッタ層２０５の上面が、素子自体が完成した状態で露出しているエミッタ層２０５の上面となる。

また、素子自体が完成した状態で露出している、エミッタ層２０５の側面，ベース層２０４の上面が、ＢＣＢから構成された第２保護層２１１に被覆されている。ベース層２０４の上面には、エミッタ層２０５およびベース電極２０８が形成されており、これらの形成領域以外のベース層２０４の上面が、素子自体が完成した状態で露出しているベース層２０４の上面となる。

また、素子自体が完成した状態で露出しているベース層２０４およびコレクタ層２０３の側面が、窒化シリコンからなる第３保護層２１２に被覆されている。

このように、まず、ベース層２０４およびコレクタ層２０３の側面が窒化シリコンからなる保護層で被覆されているので、ベース・コレクタメサの表面（側面）は、安定化されたものとなる。この結果、耐圧向上のためにコレクタ層を厚く形成する必要がなくなり、電子走行時間の増加を招くことが無く、ｆ_Tの低下を引き起こすことがない。

また、ベース電極２０８は、エミッタ層２０５と接触することなく完全に分離して形成されているので、電流利得の大きな劣化を伴うことなく、エミッタメサ・ベース間距離を、例えば、０．２５μｍと非常に小さくすることができ、ベース・コレクタ容量を低減することができる。このことにより、ｆ_Tの向上が実現できる。

また、ベース層２０４の表面には、第１保護層２０９および第３保護層２１２が接触することがなく、ベース層２０４の表面に窒化シリコンが接触することがない。このため、窒化シリコンが直接堆積されたことによるベース層２０４の表面における再結合電流の増加が発生せず、電流利得の劣化が発生しない。

上述したように、実施の形態２においても、ＩｎＰ系のＨＢＴで、高い電流利得、高速動作および高耐圧特性が同時に実現できるようになる。

以上に説明した本発明は、半絶縁性のＩｎＰからなる基板と、基板の上に形成された化合物半導体からなるサブコレクタ層と、サブコレクタ層の上にサブコレクタ層より小さな面積で形成された化合物半導体からなるコレクタ層と、コレクタ層の上に形成された化合物半導体からなるベース層と、ベース層の上にベース層より小さな面積で形成されたベース層とは異なる化合物半導体からなるエミッタ層と、エミッタ層の上にエミッタ層より小さな面積で形成された化合物半導体からなるエミッタコンタクト層と、コレクタ層の周囲のサブコレクタ層の上に形成されたコレクタ電極と、エミッタ層の周囲のベース層の上に形成されたベース電極と、エミッタコンタクト層の上に形成されたエミッタ電極とを備えるＩｎＰ系のヘテロ接合バイポーラトランジスタに対してなされたものである。

上述した構成のヘテロ接合バイポーラトランジスタにおいて、本発明では、エミッタコンタクト層の側面，エミッタコンタクト層の形成領域より外側のエミッタ層の上面を覆って形成された窒化シリコンからなる第１保護層と、第１保護層の外側側面，エミッタ層の形成領域およびベース電極の形成領域以外のベース層の上面を覆って形成されたベンゾシクロブテンからなる第２保護層と、第２保護層の外側側面，コレクタ層の側面，ベース層の側面を覆って形成された窒化シリコンからなる第３保護層とを設けたところに特徴がある。

このような特徴を備える本発明によれば、まず、ベース層およびコレクタ層の側面が窒化シリコンからなる第３保護層で被覆されているので、ベース・コレクタメサの表面（側面）は、安定化されたものとなる。この結果、耐圧向上のためにコレクタ層を厚く形成する必要がなくなり、電子走行時間の増加を招くことが無く、ｆ_Tの低下を引き起こすことがない。

また、ベース電極は、エミッタ層と接触することなく完全に分離して形成されているので、電流利得の大きな劣化を伴うことなく、エミッタメサ・ベース間距離を非常に小さくすることができ、ベース・コレクタ容量を低減することができる。このことにより、ｆ_Tの向上が実現できる。

また、ベース層の表面には、窒化シリコンからなる第１保護層および第３保護層が接触することがなく、ベース層の表面に窒化シリコンが接触することがないので、ベース層の表面における再結合電流の増加が発生せず、電流利得の劣化が発生しない。

以上のことにより、本発明によれば、ＩｎＰ系のＨＢＴで、高い電流利得、高速動作および高耐圧特性が同時に実現できるようになる。

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、ＩｎＰ系の各化合物半導体層は、有機金属気相成長法に限らず、分子線エピタキシャル成長により形成してもよい。実施の形態１では、第２コレクタ層および第３コレクタ層を設けるようにしたが、これらを第１コレクタ層からベース層にかけて組成が変化する１つの組成遷移層としてもよい。また、実施の形態２における逆テーパ形状としたコレクタ層においても、基板側からベース層の側にかけてバンドギャップエネルギーが小さくなるような組成遷移の状態としてもよい。

１０１…基板、１０２…サブコレクタ層、１０３…第１コレクタ層、１０４…第２コレクタ層、１０５…第３コレクタ層、１０６…ベース層、１０７…エミッタ層、１０８…エミッタコンタクト層、１０９…第１エミッタ電極、１１０…ベース電極、１１１…第１保護層、１１２…第２エミッタ電極、１１３…第２保護層、１１４…第３保護層、１１５…コレクタ電極、１１６…第４保護層、１１７…配線。

Claims (5)

1. 半絶縁性のＩｎＰからなる基板と、
   前記基板の上に形成された化合物半導体からなるサブコレクタ層と、
   前記サブコレクタ層の上に前記サブコレクタ層より小さな面積で形成された化合物半導体からなるコレクタ層と、
   前記コレクタ層の上に形成された化合物半導体からなるベース層と、
   前記ベース層の上に前記ベース層より小さな面積で形成された前記ベース層とは異なる化合物半導体からなるエミッタ層と、
   前記エミッタ層の上に前記エミッタ層より小さな面積で形成された化合物半導体からなるエミッタコンタクト層と、
   前記コレクタ層の周囲の前記サブコレクタ層の上に形成されたコレクタ電極と、
   前記エミッタ層の周囲の前記ベース層の上に形成されたベース電極と、
   前記エミッタコンタクト層の上に形成されたエミッタ電極と、
   前記エミッタコンタクト層の側面，前記エミッタコンタクト層の形成領域より外側の前記エミッタ層の上面を覆って形成された窒化シリコンからなる第１保護層と、
   前記第１保護層の外側側面，前記エミッタ層の形成領域および前記ベース電極の形成領域以外の前記ベース層の上面を覆って形成されたベンゾシクロブテンからなる第２保護層と、
   前記第２保護層の外側側面，前記コレクタ層の側面，前記ベース層の側面を覆って形成された窒化シリコンからなる第３保護層と
   を少なくとも備えることを特徴とするヘテロ接合バイポーラトランジスタ。
2. 請求項１記載のヘテロ接合バイポーラトランジスタにおいて、
   前記コレクタ層は、前記基板側の第１コレクタ層と、前記第１コレクタ層の上に形成された第２コレクタ層と、前記第２コレクタ層の上に形成された第３コレクタ層とから構成され、
   前記第１コレクタ層，前記第２コレクタ層，前記第３コレクタ層の順に、バンドギャップエネルギーが小さくなる状態とされて、
   前記第２コレクタ層および前記第３コレクタ層は、前記ベース層と同じ面積に形成され、
   前記第１コレクタ層は、前記第２コレクタ層より小さな面積に形成されている
   ことを特徴とするヘテロ接合バイポーラトランジスタ。
3. 請求項２記載のヘテロ接合バイポーラトランジスタにおいて、
   前記ベース層は、ＩｎＧａＡｓから構成され、前記第１コレクタ層は、ＩｎＰから構成され、前記第２コレクタ層はＩｎＧａＡｌＡｓまたはＩｎＧａＡｓＰから構成され、前記第３コレクタ層は、ＩｎＧａＡｓから構成されていることを特徴とするヘテロ接合バイポーラトランジスタ。
4. 請求項１記載のヘテロ接合バイポーラトランジスタにおいて、
   前記コレクタ層は、前記ベース層の側から前記基板の側にかけて面積が小さくなる状態に形成されていることを特徴とするヘテロ接合バイポーラトランジスタ。
5. 請求項４記載のヘテロ接合バイポーラトランジスタにおいて、
   前記ベース層は、ＧａＡｓＳｂ，ＡｌＧａＡｓＳｂ，およびＩｎＧａＡｓＳｂのなかから選択された化合物半導体から構成され、前記コレクタ層は、ＩｎＰから構成されていることを特徴とするヘテロ接合バイポーラトランジスタ。

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