JP6089656B2 - Display device and display method - Google Patents
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- 238000000034 method Methods 0.000 title description 4
- 238000001514 detection method Methods 0.000 claims description 383
- 238000003860 storage Methods 0.000 claims description 37
- 238000012937 correction Methods 0.000 claims description 16
- 238000013500 data storage Methods 0.000 description 35
- 229920005994 diacetyl cellulose Polymers 0.000 description 23
- 239000003990 capacitor Substances 0.000 description 20
- 238000005070 sampling Methods 0.000 description 17
- 230000008859 change Effects 0.000 description 11
- 230000007704 transition Effects 0.000 description 11
- 230000001360 synchronised effect Effects 0.000 description 8
- 230000006866 deterioration Effects 0.000 description 7
- 238000012546 transfer Methods 0.000 description 7
- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006266 hibernation Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
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- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
- G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
- G09G3/3275—Details of drivers for data electrodes
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/18—Timing circuits for raster scan displays
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0421—Structural details of the set of electrodes
- G09G2300/0426—Layout of electrodes and connections
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
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- G09G2320/00—Control of display operating conditions
- G09G2320/04—Maintaining the quality of display appearance
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- G—PHYSICS
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Description
本開示の技術は、トランジスタを通じて駆動電流が供給される発光素子を備える表示装置、および、表示方法に関する。 The technology of the present disclosure relates to a display device including a light emitting element to which a driving current is supplied through a transistor, and a display method.
マトリクス状に配置された複数のエレクトロルミネッセンス素子(EL素子)を走査線の走査によって順次駆動する表示装置が知られている(例えば、特許文献1、2参照)。特許文献1に記載の表示装置では、1つの走査線に接続される複数の有機EL素子への駆動電流の供給が、有機EL素子ごとの2つのトランジスタである電流制御トランジスタとサンプリングトランジスタとによって制御される。そして、サンプリングトランジスタが導通状態に切り替わるごとに、電流制御トランジスタのゲート‐ソース間には、表示データに応じたレベルで電圧が印加される。これによって、電流制御トランジスタのゲート‐ソース間電圧に基づくドレイン電流が駆動電流として有機EL素子に供給され、発光輝度の階調が有機EL素子ごとに制御される。
There is known a display device that sequentially drives a plurality of electroluminescent elements (EL elements) arranged in a matrix by scanning a scanning line (see, for example,
しかしながら、電流制御トランジスタにおけるしきい値電圧等の素子特性は経時などによって変るため、電流制御トランジスタを通じて供給される駆動電流は、電流制御トランジスタのゲート‐ソース間電圧が同じである場合であっても短い期間で異なる値となる場合がある。結果として、電流駆動トランジスタの素子特性の変化に応じて、有機EL素子の発光輝度に対する階調制御の精度が低下し、表示装置が表示する画像の輝度、コントラスト、色調などの画質が変ってしまう。 However, since device characteristics such as threshold voltage in the current control transistor vary with time, the drive current supplied through the current control transistor is the same even when the gate-source voltage of the current control transistor is the same. It may become different value in a short period. As a result, the accuracy of gradation control with respect to the light emission luminance of the organic EL element decreases according to the change in the element characteristics of the current drive transistor, and the image quality such as the luminance, contrast, and color tone of the image displayed by the display device changes. .
本開示の技術は、発光素子に駆動電流を供給する画素回路での素子特性の変化によって画質が変化することを抑えることの可能な表示装置を提供することを目的とする。 An object of the technology of the present disclosure is to provide a display device capable of suppressing a change in image quality due to a change in element characteristics in a pixel circuit that supplies a drive current to a light emitting element.
本開示における表示装置の一態様は、発光素子に駆動電流を供給するトランジスタを各々が含む複数の画素回路と、複数の走査線のいずれか1つを選択対象として選択する選択ドライバと、前記選択ドライバの駆動を制御する制御部と、を備える。前記制御部は、階調表示動作と非階調表示動作と検出動作とをこの順に繰り返す。前記階調表示動作では、各走査線を順に選択させ、各選択対象に接続される前記画素回路に対しデータ線を通じて階調表示電圧を印加して前記発光素子を階調表示状態にする。前記非階調表示動作では、各走査線を順に選択させ、各選択対象に接続される前記画素回路に対しデータ線を通じて
非階調表示電圧を印加して前記発光素子を非階調表示状態にする。前記検出動作では、すべての前記発光素子が前記非階調表示状態であるときに前記複数の走査線の一部を選択させ、前記選択対象に接続された前記画素回路に対しデータ線を通じて前記トランジスタの特性を検出する。前記制御部はさらに、前記画素回路が含むトランジスタの特性に基づいて前記階調表示電圧の補正を行い、前記補正に用いられるトランジスタの特性は、前記検出動作によって得られた前記トランジスタの特性である。
One embodiment of the display device according to the present disclosure includes a plurality of pixel circuits each including a transistor that supplies a driving current to a light emitting element, a selection driver that selects any one of a plurality of scanning lines as a selection target, and the selection A control unit that controls driving of the driver. The control unit repeats the gradation display operation, the non-gradation display operation, and the detection operation in this order. In the gray scale display operation, each scanning line is sequentially selected, and a gray scale display voltage is applied to the pixel circuit connected to each selection target through a data line to bring the light emitting element into a gray scale display state. In the non-gradation display operation, each scanning line is sequentially selected, and a non-gradation display voltage is applied to the pixel circuit connected to each selection target through a data line so that the light emitting element is in a non-gradation display state. To do. In the detection operation, when all the light emitting elements are in the non-gradation display state , a part of the plurality of scanning lines is selected, and the pixel circuit connected to the selection target is connected to the transistor through the data line. Detect the characteristics of The control unit further corrects the gradation display voltage based on the characteristics of the transistors included in the pixel circuit, and the characteristics of the transistors used for the correction are the characteristics of the transistors obtained by the detection operation. .
本開示における表示方法の一態様は、発光素子に駆動電流を供給するトランジスタを含む複数の画素回路が接続された複数の走査線のいずれか1つを選択対象として設定する。そして、階調表示動作と非階調表示動作と検出動作とを、この順に繰り返す。階調表示動作では、各走査線を順に選択し、各選択対象に接続される前記画素回路に対しデータ線を通じて階調表示電圧を印加して前記発光素子を階調表示状態にする。非階調表示動作では、各走査線を順に選択し、各選択対象に接続される前記画素回路に対しデータ線を通じて非階調表示電圧を印加して前記発光素子を非階調表示状態にする。検出動作では、すべての前記発光素子が前記非階調表示状態であるときに前記複数の走査線の一部を選択させ、前記選択対象に接続された前記画素回路に対しデータ線を通じて前記トランジスタの特性を検出する。さらに、前記画素回路が含むトランジスタの特性に基づいて前記階調表示電圧の補正を行い、前記補正に用いられるトランジスタの特性は、前記検出動作によって得られた前記トランジスタの特性である。 In one embodiment of the display method in the present disclosure, any one of a plurality of scanning lines to which a plurality of pixel circuits including a transistor that supplies a driving current to a light emitting element is connected is set as a selection target. Then, the gradation display operation, the non-gradation display operation, and the detection operation are repeated in this order. In the gray scale display operation, each scanning line is sequentially selected, and a gray scale display voltage is applied to the pixel circuit connected to each selection target through a data line to bring the light emitting element into a gray scale display state. In the non-gradation display operation, each scanning line is sequentially selected, and a non-gradation display voltage is applied to the pixel circuit connected to each selection target through a data line so that the light emitting element is in a non-gradation display state. . In the detection operation, when all the light emitting elements are in the non-grayscale display state , a part of the plurality of scanning lines is selected, and the pixel circuit connected to the selection target is connected to the selection target through the data line. Detect characteristics. Further, the gradation display voltage is corrected based on the characteristics of the transistors included in the pixel circuit, and the characteristics of the transistors used for the correction are the characteristics of the transistors obtained by the detection operation .
上記構成によれば、画素回路におけるトランジスタの特性が検出動作によって検出され、画素回路に供給される階調表示電圧が検出結果に基づいて補正される。それゆえに、トランジスタの特性が変動したときには、トランジスタの特性の変動に合わせて階調表示電圧が補正される。結果として、トランジスタの特性が変動することによって画質が変動すること、ひいては、トランジスタの特性が変動することによって画質が劣化することが抑えられる。 According to the above configuration, the characteristics of the transistor in the pixel circuit are detected by the detection operation, and the gradation display voltage supplied to the pixel circuit is corrected based on the detection result. Therefore, when the characteristics of the transistor change, the gradation display voltage is corrected in accordance with the change in the characteristics of the transistor. As a result, it is possible to suppress the image quality from being changed due to the change in the characteristics of the transistor, and hence the image quality from being deteriorated due to the change in the characteristics of the transistor.
また、階調表示動作と非階調表示動作と検出動作とがこの順に繰り返されるため、例えば、表示装置の始動時にのみ検出動作が行われる構成と比較して、階調表示動作のタイミングと検出動作のタイミングとの時間差が短くなる。したがって、トランジスタの特性が短い期間で大きく変るときには、画質の劣化が効果的に抑えられる。しかも、一部の走査線に接続された画素回路に対してのみ検出動作が行われるため、1回の検出動作で全ての画素回路に対して検出動作が行われる構成と比較して、1回の検出動作に必要とされる時間が短くなる。それゆえに、検出動作に必要とされる時間によって非表示状態が必要以上に長くなることが抑えられる。結果として、表示装置における画像の表示性能そのものに検出動作が影響を与えることが抑えられる。 In addition, since the gradation display operation, the non-gradation display operation, and the detection operation are repeated in this order, for example, the timing and detection of the gradation display operation are compared with the configuration in which the detection operation is performed only when the display device is started. The time difference from the operation timing is shortened. Therefore, when the characteristics of the transistor change greatly in a short period, deterioration of image quality can be effectively suppressed. In addition, since the detection operation is performed only on the pixel circuits connected to some of the scanning lines, the detection operation is performed once compared to the configuration in which the detection operation is performed on all the pixel circuits in one detection operation. The time required for the detection operation is shortened. Therefore, it is possible to prevent the non-display state from becoming longer than necessary due to the time required for the detection operation. As a result, it is possible to suppress the detection operation from affecting the image display performance itself in the display device.
本開示における表示装置の他の態様では、前記制御部は、前記検出動作における前記選択対象を前記検出動作ごとに変える。
上記構成によれば、トランジスタの特性を検出される画素回路は、検出対象として設定され、検出対象は検出動作ごとに変る。そのため、検出対象が検出動作ごとに同じである構成と比較して、検出対象の範囲が広がる。それゆえに、トランジスタの特性が検出される画素回路と、補正された階調表示電圧が印加される画素回路とが同一であるときには、画質の劣化の抑えられる範囲が広げられる。
In another aspect of the display device according to the present disclosure, the control unit changes the selection target in the detection operation for each detection operation.
According to the above configuration, the pixel circuit that detects the characteristics of the transistor is set as a detection target, and the detection target changes for each detection operation. Therefore, the range of the detection target is expanded compared to a configuration in which the detection target is the same for each detection operation. Therefore, when the pixel circuit in which the characteristics of the transistor are detected is the same as the pixel circuit to which the corrected gradation display voltage is applied, the range in which the deterioration in image quality can be suppressed is widened.
また、トランジスタの特性の変動が、トランジスタの製造過程やトランジスタの動作温度に依存するとき、その変動の程度は、相互に異なる複数の画素回路間において近くなる場合がある。そのため、1つの画素回路に対してそれの階調表示電圧が補正される際には、他の画素回路における検出結果が用いられる場合もある。この点で、上述の構成であれば、検出対象の範囲が広がるため、1つの画素回路に対してそれの階調表示電圧が補正される際には、その補正に用いられる検出結果の候補が増える。結果として、トランジスタの特性の変動が相互に近しいと想定される画素回路間での検出結果の共有が可能にもなるため、階調表示電圧の補正の精度を高めることが可能にもなる。 Further, when the variation in the characteristics of the transistor depends on the manufacturing process of the transistor and the operating temperature of the transistor, the degree of the variation may be close between a plurality of different pixel circuits. Therefore, when the gradation display voltage of one pixel circuit is corrected, the detection result in another pixel circuit may be used. In this respect, with the above-described configuration, since the range of the detection target is expanded, when the gradation display voltage is corrected for one pixel circuit, detection result candidates used for the correction are not found. Increase. As a result, it becomes possible to share detection results between pixel circuits that are assumed to be close to variations in transistor characteristics, so that it is possible to improve the accuracy of correction of the gradation display voltage.
本開示における表示装置の他の態様では、前記制御部は、1回の前記検出動作における前記選択対象の本数を1本に設定する。
上記構成によれば、1回の検出動作では、1本の走査線に接続された画素回路に対してのみ、トランジスタの特性が検出される。それゆえに、1回の検出動作にて選択される選択対象の本数が2本以上に設定される構成と比較して、1回の検出動作に必要とされる時間が短くなる。結果として、表示装置としての画像の表示性能に検出動作が影響を与えることを抑えることができる。
In another aspect of the display device according to the present disclosure, the control unit sets the number of selection targets in one detection operation to one.
According to the above configuration, the transistor characteristics are detected only for the pixel circuit connected to one scanning line in one detection operation. Therefore, the time required for one detection operation is shortened compared to the configuration in which the number of selection targets selected in one detection operation is set to two or more. As a result, it is possible to suppress the detection operation from affecting the display performance of the image as the display device.
本開示における表示装置の他の態様では、前記検出動作における前記選択対象を前記検出動作ごとに1本ずつ変位させる。
上記構成によれば、トランジスタの特性を検出される画素回路の位置が、検出動作ごとに1本の走査線分ずつ変るため、検出動作における選択対象が、検出動作ごとに2本以上変位する構成と比較して、画質の劣化がきめ細やかに抑えられる。
In another aspect of the display device according to the present disclosure, the selection target in the detection operation is displaced by one for each detection operation.
According to the above configuration, since the position of the pixel circuit for detecting the characteristics of the transistor changes by one scanning line for each detection operation, the selection target in the detection operation is displaced by two or more for each detection operation. Compared to the above, deterioration of image quality can be suppressed finely.
本開示における表示装置の他の態様では、前記検出動作における前記選択対象を前記検出動作ごとに複数本ずつ等間隔で変位させる。
上記構成によれば、選択対象が検出動作ごとに1本ずつ変位する構成と比較して、トランジスタの特性が検出される画素回路の位置は、単位時間あたりに分散される。それゆえに、トランジスタの特性の変動が広い範囲に点在する場合には、選択対象が検出動作ごとに1本ずつ変位する構成と比較して、画質の劣化を効果的に抑えられる。
In another aspect of the display device according to the present disclosure, a plurality of the selection targets in the detection operation are displaced at equal intervals for each detection operation.
According to the above configuration, the position of the pixel circuit where the characteristics of the transistor are detected is dispersed per unit time as compared with a configuration in which the selection target is displaced by one for each detection operation. Therefore, in the case where variations in transistor characteristics are scattered over a wide range, image quality deterioration can be effectively suppressed as compared with a configuration in which the selection target is displaced by one for each detection operation.
本開示における表示装置の他の態様では、前記制御部は、前記複数の走査線を、相互に隣り合う複数の走査線からなる複数の走査線群に区画し、前記検出動作によって得られた検出結果に関するデータを前記選択対象が含まれる前記走査線群に対応づけて記憶する記憶部を備える。そして、前記制御部は、前記検出動作における前記選択対象を前記検出動作ごとに前記走査線群ずつ変位させ、前記走査線群に対応づけられた前記データを用いて該走査線群に接続された前記画素回路への前記階調表示電圧を補正する。 In another aspect of the display device according to the present disclosure, the control unit divides the plurality of scanning lines into a plurality of scanning line groups including a plurality of scanning lines adjacent to each other, and the detection obtained by the detection operation is performed. A storage unit is provided that stores data related to the results in association with the scanning line group including the selection target. Then, the control unit displaces the selection target in the detection operation by the scanning line group for each detection operation, and is connected to the scanning line group using the data associated with the scanning line group. The gradation display voltage to the pixel circuit is corrected.
上記構成によれば、トランジスタの特性の検出結果に関するデータが、走査線群ごとに記憶される。そのため、トランジスタの特性の検出結果に関するデータが、走査線ごとに記憶される構成と比較して、記憶部に必要とされる記憶容量が小さくなり、また、そのデータの更新される周期も短くなる。 According to the above configuration, the data related to the detection result of the transistor characteristics is stored for each scanning line group. Therefore, the storage capacity required for the storage unit is reduced and the data update cycle is also shortened as compared with the configuration in which the data relating to the detection result of the transistor characteristics is stored for each scanning line. .
本開示の表示装置における他の態様では、前記選択ドライバは、前記複数の走査線の中で前記選択対象の候補を順に切り替える。そして、前記制御部は、前記階調表示動作における前記切り替えの周期、および、前記非階調表示動作における前記切り替えの周期よりも、前記検出動作における前記切り替えの周期を短くする。 In another aspect of the display device of the present disclosure, the selection driver sequentially switches the selection target candidates among the plurality of scanning lines. Then, the control unit shortens the switching period in the detection operation compared to the switching period in the gradation display operation and the switching period in the non-gradation display operation.
上記構成によれば、1本の走査線が選択対象として選択される際に、選択対象の候補の切り替えが複数の走査線の中で順に進められる。この際に、検出動作における切り替えの周期は、他の動作における切り替えの周期よりも短いため、特定の選択対象が選択されるまでに必要とされる時間は、他の動作と比較して短くなる。結果として、1回の検出動作に必要とされる時間が短くなるため、検出動作に必要とされる時間によって非表示状態が必要以上に長くなることがさらに抑えられる。 According to the above configuration, when one scanning line is selected as a selection target, the selection target candidates are sequentially switched among the plurality of scanning lines. At this time, since the switching cycle in the detection operation is shorter than the switching cycle in other operations, the time required until a specific selection target is selected is shorter than in other operations. . As a result, since the time required for one detection operation is shortened, it is further suppressed that the non-display state becomes longer than necessary due to the time required for the detection operation.
本開示の表示装置によれば、発光素子に駆動電流を供給する画素回路での素子特性の変化によって画質が変化することが抑えられる。 According to the display device of the present disclosure, it is possible to suppress a change in image quality due to a change in element characteristics in a pixel circuit that supplies a drive current to a light emitting element.
(第1の実施形態)
図1〜図11を参照して第1の実施形態における表示装置について説明する。
本実施形態の表示装置は、アクティブマトリクス駆動方式を用い、発光素子としての有機EL素子を発光させる。表示装置における1つのフレームの表示動作は、表示データに基づく画像が表示される階調表示動作と、黒色の画像が表示される黒表示動作とから構成される。この際に、黒表示動作が行われる期間では、特定の走査線に接続される複数の画素の各々に対し、画素回路に含まれる電流制御トランジスタのしきい値電圧に関する電圧が検出され、表示データに基づいて印加される画素回路への表示用電圧は、しきい値電圧に関する検出結果を用いて補正される。すなわち、1つのフレームが表示される期間には、階調表示動作と黒表示動作とが交互に繰り返される表示動作と、しきい値電圧に関する電圧を検出するしきい値検出動作とが含まれる。なお、黒表示動作が非階調表示動作であり、しきい値検出動作が検出動作である。以下では、これらの表示動作としきい値検出動作とを中心に説明する。
(First embodiment)
The display device according to the first embodiment will be described with reference to FIGS.
The display device of the present embodiment uses an active matrix driving method and causes an organic EL element as a light emitting element to emit light. The display operation of one frame in the display device includes a gradation display operation in which an image based on display data is displayed and a black display operation in which a black image is displayed. At this time, during the period during which the black display operation is performed, the voltage related to the threshold voltage of the current control transistor included in the pixel circuit is detected for each of the plurality of pixels connected to the specific scanning line, and the display data The display voltage applied to the pixel circuit based on is corrected using the detection result relating to the threshold voltage. That is, the period during which one frame is displayed includes a display operation in which the gradation display operation and the black display operation are alternately repeated, and a threshold detection operation for detecting a voltage related to the threshold voltage. Note that the black display operation is a non-gradation display operation, and the threshold detection operation is a detection operation. Below, these display operations and threshold value detection operations will be mainly described.
[表示装置の構成]
図1を参照して、表示装置の全体構成について説明する。
図1に示されるように、表示パネル10には、複数の画素Pxがm行×n列のマトリクス状に配置されている。mは1以上の整数であり、また、nも1以上の整数である。複数の画素Pxの各々には、1つの有機EL素子とその有機EL素子に駆動電流を供給する1つの画素回路とが配置されている。
[Configuration of display device]
The overall configuration of the display device will be described with reference to FIG.
As shown in FIG. 1, the
複数の画素Pxの各々は、行方向に沿って延びるm本の走査線Lsと、列方向に沿って延びるn本のデータ線Ldとが平面視にて交点する付近に配置されている。行方向に沿って並ぶn個の画素Pxの各々は、共通する1本の走査線Lsと、共通する1本の電源線Laとに接続されている。列方向に沿って並ぶm個の画素Pxの各々は、共通する1本のデータ線Ldに接続されている。 Each of the plurality of pixels Px is arranged in the vicinity of an intersection of m scanning lines Ls extending along the row direction and n data lines Ld extending along the column direction in plan view. Each of the n pixels Px arranged in the row direction is connected to a common scanning line Ls and a common power supply line La. Each of the m pixels Px arranged in the column direction is connected to a common data line Ld.
m本の走査線Lsの各々は選択ドライバ回路20に接続され、m本の電源線Laの各々は電源ドライバ30に接続され、n本のデータ線Ldの各々はデータドライバ回路40に接続されている。選択ドライバ回路20、電源ドライバ30、および、データドライバ回路40の各々は、制御部50によって駆動される。制御部50は、中央処理装置や記憶部を有するマイクロコンピューターを中心に構成され、制御部50に入力される画像データを用いて表示データを生成する。
Each of the m scanning lines Ls is connected to the
選択ドライバ回路20は、例えば、シフトレジスタやバッファ等から構成される。選択ドライバ回路20は、制御部50からの制御信号に応じ、ハイレベルである選択電圧VgHとローレベルである非選択電圧VgLとのいずれかを走査線Lsごとに印加する。選択ドライバ回路20は、選択電圧VgHの印加される走査線Lsを選択対象として設定し、選択対象の候補を1行目の走査線Lsから最終行であるm行目の走査線Lsまで順に切り替える。
The
電源ドライバ30は、例えば、シフトレジスタやバッファ等から構成される。電源ドライバ30は、制御部50からの制御信号に応じ、ハイレベルである駆動電圧ELVDDとローレベルである書き込み電圧WDVSSとのいずれかを各電源線Laに印加する。電源ドライバ30は、駆動電圧ELVDDの印加の対象行を1行目の電源線Laから最終行であるm行目の電源線Laまで走査線Lsの選択に合わせて切り替える。
The
データドライバ回路40は、階調表示動作において、制御部50から入力される制御信号に応じ、階調表示用の表示データに基づく表示用電圧Vdを階調表示電圧としてデータ線Ldごとに生成する。データドライバ回路40は、制御部50から入力される制御信号に応じ、n本のデータ線Ldの各々に対し一斉に階調表示用の表示用電圧Vdを印加する。
In the gradation display operation, the
データドライバ回路40は、黒表示動作において、制御部50から入力される制御信号に応じ、黒表示用の表示データに基づく表示用電圧Vdを非階調表示電圧としてデータ線Ldごとに生成する。データドライバ回路40は、制御部50から入力される制御信号に応じ、n本のデータ線Ldの各々に対し一斉に黒表示用の表示用電圧Vdを印加する。
In the black display operation, the
データドライバ回路40は、しきい値検出動作において、制御部50から入力される制御信号に応じ、n本のデータ線Ldの各々に対し一斉に共通する検出用電圧Vmを印加する。データドライバ回路40は、制御部50から入力される制御信号に応じ、n本のデータ線Ldの各々の電圧の検出結果を1本目のデータ線Ldから順に制御部50へ出力する。
In the threshold detection operation, the
[制御部50の構成]
図2を参照して制御部50の構成について説明する。
図2に示されるように、調整部51は、調整部51に入力される画像データを画素Pxごとの階調データとして取り扱う。調整部51は、画素Pxごとの階調データに各種の調整を行うためのルックアップテーブルと、調整部51に入力される画像データとを用い、画素Pxごとの階調データに対し、ガンマ補正、輝度調整、色度調整等の各種の調整を行う。
[Configuration of Control Unit 50]
The configuration of the
As shown in FIG. 2, the
データ記憶部52は、複数の画素Pxの各々に対応づけられたm行×n列の記憶領域を備えている。データ記憶部52は、画素Pxごとのしきい値電圧Vthに関するデータである検出データDoutをデータドライバ回路40から入力する。データ記憶部52は、データ記憶部52に入力された画素Pxごとの検出データDoutをその画素Pxが対応づけられた記憶領域に記憶する。データ記憶部52は、画素Pxごとの検出データDoutが入力されるごとに、その画素Pxに対応づけられた検出データDoutを更新する。
The
補正部53は、データ記憶部52に記憶された画素Pxごとの検出データDoutと、調整部51から入力される画素Pxごとの階調データとを読み込む。補正部53は、画素Pxごとの階調データに対し、画素Pxごとの検出データDoutに基づく加減演算を施して画素Pxごとの表示データDinとして出力する。
The
クロック生成部54は、データシフトクロック信号Clkd、表示用シフトクロック信号Clks、および、検出用シフトクロック信号Clkrを生成する。クロック生成部54は、データシフトクロック信号Clkdをデータドライバ回路40へ出力し、表示用シフトクロック信号Clksと検出用シフトクロック信号Clkrとを相互に異なるタイミングで選択ドライバ回路20へ出力する。
The
データシフトクロック信号Clkdは、画素Pxごとの表示データDinが補正部53からデータドライバ回路40に入力されるタイミングを定める。データドライバ回路40は、データシフトクロック信号Clkdが立ち上がるごとに、1列目の画素Pxに対応する表示データDin、2列目の画素に対応する表示データDin、…、n列面の画素Pxに対応する表示データDinの順に、画素Pxごとの表示データDinを入力する。データドライバ回路40は、データシフトクロック信号Clkdのクロック周期で、画素Pxごとの表示データDinをその画素Pxの接続されたデータ線Ldに対応づける。
The data shift clock signal Clkd determines the timing at which the display data Din for each pixel Px is input from the
表示用シフトクロック信号Clksは、階調表示動作において、選択対象の候補の切り替わる周期を定める。また、表示用シフトクロック信号Clksは、黒表示動作において、これもまた選択対象の候補の切り替わる周期を定める。選択ドライバ回路20は、表示用シフトクロック信号Clksが立ち上がるごとに、1行目の走査線Ls、2行目の走査線Ls、…、m行目の走査線Lsの順に、走査線Lsを1本ずつ選択する。表示用シフトクロック信号Clksのクロック周期である表示用クロック周期は、データシフトクロック信号Clkdのクロック周期よりも十分に長い。例えば、表示用クロック周期は、データシフトクロック信号Clkdのクロック周期のn倍である。
The display shift clock signal Clks determines a cycle in which candidates for selection are switched in the gradation display operation. In addition, the display shift clock signal Clks determines a cycle in which candidates for selection are switched in the black display operation. Each time the display shift clock signal Clks rises, the
検出用シフトクロック信号Clkrは、しきい値検出動作において、選択対象の候補の切り替わる周期を定める。選択ドライバ回路20は、検出用シフトクロック信号Clkrが立ち上がるごとに、1行目の走査線Ls、2行目の走査線Ls、…、m行目の走査線Lsの順に、選択電圧VgHの印加される候補を1本ずつ切り替える。検出用シフトクロック信号Clkmのクロック周期である検出用クロック周期は、表示用周期よりも十分に短い。
The detection shift clock signal Clkr determines a cycle in which selection candidates are switched in the threshold detection operation. Each time the detection shift clock signal Clkr rises, the
例えば、検出用クロック周期は、データシフトクロック信号Clkdのクロック周期と同じである。そして、選択ドライバ回路20は、階調表示動作では、選択電圧VgHの印加される候補を表示用クロック周期で走査し、黒表示動作でも、選択電圧VgHの印加される候補を表示用クロック周期で走査する。一方で、しきい値検出動作では、表示用クロック周期よりも短い検出用クロック周期で、選択電圧VgHの印加される候補を走査する。
For example, the detection clock cycle is the same as the clock cycle of the data shift clock signal Clkd. The
検出用シフトクロック信号Clkrは、ハイレベルとローレベルとが検出用クロック周期で繰り返されるなかに、ローレベルがしきい値検出期間だけ維持されるシフト待機部分を含む。シフト待機部分の出力されるタイミングは、検出用シフトクロック信号Clkrの出力される機会ごとに、すなわち、しきい値検出動作が行われるごとにシフトする。 The detection shift clock signal Clkr includes a shift standby portion in which the low level is maintained for the threshold detection period while the high level and the low level are repeated in the detection clock cycle. The timing at which the shift standby portion is output is shifted every time the detection shift clock signal Clkr is output, that is, every time a threshold detection operation is performed.
例えば、今回のしきい値検出動作では、検出用シフトクロック信号Clkrにて、ハイレベルとローレベルとがクロック周期でq回繰り返され(1≦q≦m)、その後に、シフト待機部分が出力される。一方で、次回のしきい値検出動作では、検出用シフトクロック信号Clkrにて、ハイレベルとローレベルとがq+1回繰り返され(1≦q≦m)、その後に、シフト待機部分が出力される。これによって、今回のしきい値検出動作では、1本目の走査線Lsからq本目の走査線Lsまでが、選択対象の候補として検出用クロック周期で順に切り替わる。そして、しきい値検出期間が経過した後に、再び、q+1本目の走査線かLsからm本目の走査線Lsまでが、選択対象の候補として検出用クロック周期で順に切り替わる。また、次回のしきい値検出動作では、1本目の走査線Lsからq+1本目の走査線Lsまでが、選択対象の候補として検出用クロック周期で切り替わる。そして、しきい値検出期間が経過した後に、再び、q+2本目の走査線Lsからm本目の走査線Lsまでが、選択対象の候補として検出用クロック周期で走査される。 For example, in this threshold value detection operation, the high level and the low level are repeated q times in the clock cycle (1 ≦ q ≦ m) in the detection shift clock signal Clkr, and then the shift standby part is output. Is done. On the other hand, in the next threshold detection operation, the high level and the low level are repeated q + 1 times (1 ≦ q ≦ m) in the detection shift clock signal Clkr, and then the shift standby portion is output. . As a result, in the current threshold detection operation, the first scanning line Ls to the qth scanning line Ls are sequentially switched in the detection clock cycle as candidates for selection. Then, after the threshold detection period elapses, the q + 1-th scanning line or Ls to the m-th scanning line Ls are sequentially switched in the detection clock cycle as selection candidates. In the next threshold value detection operation, the first scanning line Ls to the (q + 1) th scanning line Ls are switched as selection candidates at the detection clock cycle. Then, after the threshold detection period elapses, the scan from the (q + 2) th scanning line Ls to the mth scanning line Ls is again scanned with a detection clock cycle as a candidate for selection.
パルス生成部55は、スタートパルス信号SP1、ラッチパルス信号LP、スタートパルス信号SP2、および、マスクパルス信号MPを生成する。パルス生成部55は、スタートパルス信号SP1とラッチパルス信号LPとをデータドライバ回路40へ出力する。パルス生成部55は、スタートパルス信号SP2とマスクパルス信号MPとの各々を選択ドライバ回路20とクロック生成部54とへ出力する。
The
スタートパルス信号SP1は、1行分の表示データDinが補正部53からデータドライバ回路40に入力されるタイミングを制御する制御信号である。データドライバ回路40は、スタートパルス信号SP1が入力されるごとに、1列目の画素Pxに対応する表示データDinからn列目の画素Pxに対応する表示データDinまで、画素Pxごとの表示データDinを1行分だけ入力する。
The start pulse signal SP1 is a control signal for controlling the timing at which the display data Din for one row is input from the
ラッチパルス信号LPは、1行分の表示データDinがデータドライバ回路40に保持されるタイミングを制御する制御信号である。データドライバ回路40は、ラッチパルス信号LPが入力されるごとに、1列目の画素Pxに対応する表示データDinからn列目の画素Pxに対応する表示データDinまで、1行分の表示データDinを保持する。
The latch pulse signal LP is a control signal that controls the timing at which the display data Din for one row is held in the
スタートパルス信号SP2は、選択対象の候補の切り替えを開始するタイミングを制御する制御信号である。選択ドライバ回路20は、スタートパルス信号SP2が入力されるごとに、選択対象の候補として、1行目の走査線Lsからm行目の走査線Lsまでを順に切り替える。
The start pulse signal SP2 is a control signal that controls the timing for starting the selection of candidates for selection. Each time the start pulse signal SP2 is input, the
スタートパルス信号SP2は、選択対象の候補の切り替えに用いられるシフトクロック信号を表示用クロック周期と検出用クロック周期とに切り替える制御信号である。クロック生成部54は、スタートパルス信号SP2を切り替え対象回数だけ入力するごとに、選択対象の候補の切り替えに用いられるシフトクロック信号を表示用クロック周期から検出用クロック周期へ切り替える。
The start pulse signal SP2 is a control signal for switching a shift clock signal used for switching a candidate to be selected between a display clock cycle and a detection clock cycle. The
本実施形態では、切り替え対象回数が3回に設定され、クロック生成部54は、スタートパルス信号SP2が3回入力されるごとに、シフトクロック信号を表示用クロック周期から検出用クロック周期へ変更する。これによって、階調表示動作では、m本の走査線Lsが選択対象の候補として表示用クロック周期で順に切り替えられる。黒表示動作では、まず、m本の走査線Lsが選択対象の候補として表示用クロック周期で順に切り替えられ、その後に、しきい値検出動作では、m本の走査線Lsが選択対象の候補として検出用クロック周期で順に切り替えられる。
In the present embodiment, the number of times of switching is set to 3 times, and the
マスクパルス信号MPは、選択ドライバ回路20にて生成されるシフト信号の出力を制御する制御信号である。マスクパルス信号MPがハイレベルであるとき、選択ドライバ回路20では、選択ドライバ回路20にて生成されるシフト信号に基づき、走査線Lsのいずれかに選択電圧VgHが印加される。一方で、マスクパルス信号MPがローレベルであるとき、選択ドライバ回路20では、選択ドライバ回路20にて生成されるシフト信号にかかわらず、全ての走査線Lsに非選択電圧VgLが印加される。
The mask pulse signal MP is a control signal that controls the output of the shift signal generated by the
マスクパルス信号MPは、通常はハイレベルに設定され、スタートパルス信号SP2が切り替え対象回数だけ出力されるごとに、ハイレベルからローレベルに切り替わり、且つ、ハイレベルがしきい値検出期間だけ維持されるマスク解除部分を含む。マスク解除部分の出力されるタイミングは、上記シフト待機部分の出力と同期され、しきい値検出動作が行われるごとにシフトする。 The mask pulse signal MP is normally set to a high level, and is switched from a high level to a low level each time the start pulse signal SP2 is output for the number of times of switching, and the high level is maintained for the threshold detection period. Including an unmasking part. The timing at which the mask release portion is output is synchronized with the output of the shift standby portion, and is shifted each time a threshold detection operation is performed.
例えば、今回のしきい値検出動作では、検出用シフトクロック信号Clkrにてハイレベルとローレベルとがq回繰り返され(1≦q≦m)、その後にマスク解除部分が出力される。一方で、次回のしきい値検出動作では、検出用シフトクロック信号Clkrにてハイレベルとローレベルとがq+1回繰り返され(1≦q≦m)、その後にマスク解除部分が出力される。これによって、今回のしきい値検出動作では、まず、1本目の走査線Lsからq本目の走査線Lsまでが、選択対象の候補として、検出用クロック周期で順に切り替えられる。そして、この期間では、走査線Lsに対する選択電圧VgHの印加が禁止される。次いで、選択対象の候補の切り替えが止められるしきい値検出期間にて、そのときの候補であるq行目の走査線Lsに対し、選択電圧VgHが印加される。一方で、次回のしきい値検出動作では、まず、1本目の走査線Lsからq+1本目の走査線Lsまでが、選択対象の候補として、検出用クロック周期で走査される。そして、この期間では、走査線Lsに対する選択電圧VgHの印加が禁止される。次いで、選択対象の候補の切り替えが止められるしきい値検出期間にて、そのときの候補であるq+1行目の走査線Lsに対し、選択電圧VgHが印加される。 For example, in this threshold value detection operation, the high level and the low level are repeated q times (1 ≦ q ≦ m) in the detection shift clock signal Clkr, and then the mask release portion is output. On the other hand, in the next threshold detection operation, the high level and the low level are repeated q + 1 times (1 ≦ q ≦ m) in the detection shift clock signal Clkr, and then the mask release portion is output. Thus, in the current threshold detection operation, first, the first scanning line Ls to the qth scanning line Ls are sequentially switched in the detection clock cycle as candidates for selection. During this period, application of the selection voltage VgH to the scanning line Ls is prohibited. Next, in the threshold detection period in which the selection of the candidate to be selected is stopped, the selection voltage VgH is applied to the q-th scanning line Ls that is the candidate at that time. On the other hand, in the next threshold value detection operation, first, the scanning line from the first scanning line Ls to the q + 1th scanning line Ls is scanned as a selection target candidate in a detection clock cycle. During this period, application of the selection voltage VgH to the scanning line Ls is prohibited. Next, in the threshold detection period in which the selection of the candidate to be selected is stopped, the selection voltage VgH is applied to the q + 1-th scanning line Ls that is the candidate at that time.
[選択ドライバ回路20の構成]
図2を参照して選択ドライバ回路20の構成について説明する。
図2に示されるように、シフトレジスタ回路21は、制御部50からスタートパルス信号SP2、表示用シフトクロック信号Clks、および、検出用シフトクロック信号Clkrを入力する。シフトレジスタ回路21は、スタートパルス信号SP2を入力するごとに、1つの選択対象ビットが含まれるmビットのパラレル信号をシフト信号として生成する。シフトレジスタ回路21は、表示用シフトクロック信号Clksを入力するごとに、シフト信号における1つの選択対象ビットを1行目からm行目まで1行ずつ順にシフトさせる。シフトレジスタ回路21は、検出用シフトクロック信号Clkrを入力するごとに、これもまた、シフト信号における1つの選択対象ビットを1行目からm行目までずつ順にシフトさせる。
[Configuration of Selected Driver Circuit 20]
The configuration of the
As shown in FIG. 2, the
シフトレジスタ回路21は、シフトレジスタ回路21に入力されるマスクパルス信号MPがハイレベルであるとき、シフトレジスタ回路21で生成されるシフト信号を出力する。一方で、シフトレジスタ回路21は、シフトレジスタ回路21に入力されるマスクパルス信号MPがローレベルであるとき、シフトレジスタ回路21で生成されたシフト信号にかかわらず、選択対象ビットが含まれないシフト信号を出力する。そして、シフトクロック信号が表示用シフトクロック信号Clksであるとき、シフトレジスタ回路21は、ハイレベルのマスクパルス信号MPの入力に基づいて、選択対象ビットが含まれるシフト信号を出力する。一方で、シフトクロック信号が検出用シフトクロック信号Clkrであるとき、シフトレジスタ回路21は、しきい値検出期間以外において、ローレベルのマスクパルス信号MPの入力に基づいて、選択対象ビットが含まれないシフト信号を出力する。こうしたシフト信号の出力の制御は、例えば、シフトレジスタ回路21の出力端にシフト信号の各ビットに対応するm個の論理積回路が備えられ、m個の論理積回路の各々にマスクパルス信号MPが入力されることによって実現される。
The
レベルシフタ回路22は、低耐圧回路から高耐圧回路への電圧調整回路であり、シフトレジスタ回路21からシフト信号を入力してシフト信号の電圧をバッファ回路23の駆動レベルに調整する。バッファ回路23は、電圧の調整されたシフト信号をレベルシフタ回路22から入力してシフト信号の電圧を画素の駆動レベルに調整する。
The
[データドライバ回路40の構成]
図3を参照して、データドライバ回路40の構成について説明する。
図3に示されるように、シフトレジスタ回路41と、データレジスタ回路42およびデータラッチ回路43は、低耐圧回路として構成され、これらの回路には、ロジック電源60から、ハイレベルのロジック電源電圧LVDDおよびローレベルのロジック基準電圧LVSSが印加される。DAC/ADC回路44およびバッファ回路45は、高耐圧回路として構成され、これらの回路には、アナログ電源70から、ハイレベルのアナログ電源電圧DVSSおよびローレベルのアナログ基準電圧VEEが印加される。アナログ電源電圧DVSSは、書き込み電圧WDVSSおよび基準電圧ELVSSと等電位に設定される。
[Configuration of Data Driver Circuit 40]
The configuration of the
As shown in FIG. 3, the
シフトレジスタ回路41は、制御部50からスタートパルス信号SP1とデータシフトクロック信号Clkdとを入力する。シフトレジスタ回路41は、スタートパルス信号SP1を入力するごとに、1つの選択対象ビットが含まれるnビットのパラレル信号としてシフト信号を出力する。シフトレジスタ回路41は、データシフトクロック信号Clkdを入力するごとに、シフト信号における1つの選択対象ビットを順にシフトさせて出力する。
The
データレジスタ回路42は、シフト信号の各ビットに対応づけられたn個のレジスタを備え、1つのレジスタは、例えば8ビットの階調データを制御部50から入力する。データレジスタ回路42は、1つの選択対象ビットによって選択される1つのレジスタに階調データを入力する。データレジスタ回路42では、1つの選択対象ビットのシフトにより全てのレジスタが選択されて、1行分の表示データDinが制御部50から取り込まれる。
The data register
データラッチ回路43は、データレジスタ回路42の各レジスタに対応づけられたn個のデータラッチ43aを備え、n個のデータラッチ43aの各々に対し共通するラッチパルス信号LPを制御部50から入力する。
The
n個のデータラッチ43aの各々の入力端は、階調表示動作および黒表示動作において、データレジスタ回路42における対応するレジスタに接続される。n個のデータラッチ43aの各々は、対応するレジスタに記憶された階調データを保持し、その保持をラッチパルス信号LPに同期させる。n個のデータラッチ43aの各々は、そのデータラッチ43aに保持される階調データをDAC/ADC回路44へ出力する。これによって、データラッチ回路43は、データレジスタ回路42に取り込まれた1行分の表示データDinをラッチパルス信号LPの入力ごとに保持し、保持された1行分の表示データDinをDAC/ADC回路44へ出力する。
Each input terminal of the n data latches 43a is connected to a corresponding register in the
n個のデータラッチ43aの各々の入力端は、しきい値検出動作において、表示用DAC/ADC44における対応する検出用ADC44bに接続される。n個のデータラッチ43aの各々は、対応する検出用ADC44bから出力されるデータを検出データDoutとして保持し、その保持をラッチパルス信号LPに同期させる。
Each input terminal of the n data latches 43a is connected to a
p列目(1≦p≦n)のデータラッチ43aの入力端は、しきい値検出動作において、p+1列目のデータラッチ43aの出力端に接続される。p列目のデータラッチ43aの各々は、p+1列目のデータラッチ43aに保持されるデータを検出データDoutとして保持し、その保持をラッチパルス信号LPに同期させる。
The input terminal of the
1列目のデータラッチ43aの出力端は、しきい値検出動作において、制御部50に接続され、1列目のデータラッチ43aに保持される検出データDoutを制御部50へ出力する。これによって、1列目のデータラッチ43aは、p+1列目のデータラッチ43aに保持される全てのデータを2列目のデータラッチ43aから順に保持し、その保持されたデータを順に制御部50へ出力する。
The output terminal of the
データラッチ回路43は、n個のデータラッチ43aと、n個のデータラッチ43aの各々の入力端に接続されたn個の入力スイッチSW1と、n個のデータラッチ43aの各々の出力端に接続されたn個の出力スイッチSW2とを備えている。また、データラッチ回路43は、1列目の出力スイッチSW2と制御部50とに接続された転送スイッチSWtrsとを備えている。
The
入力スイッチSW1は、制御部50からの制御信号に基づいて駆動され、p列目のデータラッチ43aの入力端を、データレジスタ回路42におけるp列目のレジスタと、p列目の検出用ADC44bと、p+1列目のデータラッチ43aの出力端とのいずれか1つに接続する。
The input switch SW1 is driven based on a control signal from the
データラッチ43aの入力端とデータレジスタ回路42とが接続されるとき、データラッチ43aは、ラッチパルス信号LPに同期したタイミングで、データレジスタ回路42に記憶される表示データDinを保持する。
When the input end of the
データラッチ43aの入力端と検出用ADC44bとが接続されるとき、データラッチ43aは、ラッチパルス信号LPに同期したタイミングで、検出用ADC44bから出力されるデータを検出データDoutとして保持する。
When the input end of the
p列目のデータラッチ43aの入力端とp+1列目のデータラッチ43aの出力端とが接続されるとき、p列目のデータラッチ43aは、ラッチパルス信号LPに同期したタイミングで、p+1列目のデータラッチ43aが保持する検出データDoutを保持する。なお、最後列であるn列目のデータラッチ43aは、ロジック電源60に接続され、n列目のデータラッチ43aにはロジック基準電圧LVSSが印加される。
When the input terminal of the
出力スイッチSW2は、制御部50からの制御信号に基づいて駆動され、p+1列目のデータラッチ43aの出力端を、DAC/ADC回路44の表示用DAC44aと、p列目のデータラッチ43aの入力端とのいずれか1つに接続する。
The output switch SW2 is driven based on a control signal from the
データラッチ43aの出力端とDAC/ADC回路44の表示用DAC44aとが接続されるとき、データラッチ43aに保持された表示データDinは、ラッチパルス信号LPに同期したタイミングで、表示用DAC44aに入力される。
When the output terminal of the
p+1列目のデータラッチ43aの出力端とp列目のデータラッチ43aの入力端とが接続されるとき、p+1列目のデータラッチ43aの保持する検出データDoutは、ラッチパルス信号LPに同期したタイミングで、p列目のデータラッチ43aに保持される。
When the output terminal of the
転送スイッチSWtrsは、制御部50からの制御信号に基づいて駆動され、1列目のデータラッチ43aと制御部50との接続と切断とを切り替える。1列目のデータラッチ43aと制御部50とが接続されるとき、1列目のデータラッチ43aに保持された検出データDoutは制御部50へ出力される。
The transfer switch SWtrs is driven based on a control signal from the
DAC/ADC回路44は、リニア電圧デジタル−アナログ変換回路であるn個の表示用DAC44aと、アナログ−デジタル変換回路であるn個の検出用ADC44bとを備えている。n個の表示用DAC44aの各々は、その表示用DAC44aに接続されるデータラッチ43aに保持された表示データDinをアナログ信号電圧に変換し、その表示用DAC44aに接続されるバッファ回路45へ出力する。n個の検出用ADC44bの各々は、その検出用ADC44bに接続されるバッファ回路45から出力されるアナログ信号電圧を例えば8ビットの検出データDoutに変換し、その検出用ADC44bに接続されるデータラッチ43aに検出データDoutを出力する。
The DAC /
表示用DAC44aにおいては、入力されるデジタルデータに対して出力されるアナログ信号電圧の入出力特性が線形性を有している。変換されるアナログ信号電圧は、アナログ電源70から印加されるアナログ電源電圧DVSSからアナログ基準電圧VEEの範囲内で設定される。また、検出用ADC44bにおいても、入力されるアナログ信号電圧に対して出力されるデジタルデータの入出力特性が線形性を有している。表示用DAC44aと検出用ADC44bとでは、電圧変換時のデジタルデータのビット長が同一のビット長である例えば8ビットに設定されている。
In the display DAC 44a, the input / output characteristics of the analog signal voltage output with respect to the input digital data are linear. The analog signal voltage to be converted is set within the range from the analog power supply voltage DVSS applied from the
出力スイッチSW2と表示用DAC44aとの間には、低耐圧回路から高耐圧回路への電圧調整回路であるレベルシフタ46aが設けられている。また、検出用ADC44bと入力スイッチSW1との間には、高耐圧回路から低耐圧回路への電圧調整回路であるレベルシフタ46bが設けられている。
Between the output switch SW2 and the display DAC 44a, a
バッファ回路45は、データ線Ldに表示用電圧Vdを印加するデータ線Ldごとのバッファ45aと、データ線Ldの電圧を取り込むデータ線Ldごとのバッファ45bと、データ線Ldとバッファ45aとの接続と切断とを切り替えるデータ線Ldごとの表示用スイッチSWdとを備えている。また、バッファ回路45は、データ線Ldとバッファ45bとの接続と切断とを切り替えるデータ線Ldごとの検出用スイッチSWmと、データ線Ldとアナログ電源70との接続と切断とを切り替えるデータ線Ldごとの検出用電圧スイッチSWsとを備えている。
The
バッファ45aは、表示用DAC44aから入力されたアナログ信号電圧を画素回路の駆動レベルに増幅して表示用電圧Vdを生成する。表示用スイッチSWdは、制御部50からの制御信号に基づいて駆動され、バッファ45aとデータ線Ldとを接続してバッファ45aからデータ線Ldへ表示用電圧Vdを印加する。
The
バッファ45bは、データ線Ldの電圧を取り込み、取り込まれた電圧を検出用ADC44bの駆動レベルに増幅して検出用ADC44bへ出力する。検出用スイッチSWmは、制御部50からの制御信号に基づいて駆動され、バッファ45bとデータ線Ldとを接続してデータ線Ldの電圧をバッファ45bへ取り込む。
The
検出用電圧スイッチSWsは、アナログ電源70からデータ線Ldへの検出用電圧Vmの印加を制御する。
[画素回路PCCの構成]
図3を参照して、画素回路PCCの構成について説明する。
The detection voltage switch SWs controls application of the detection voltage Vm from the
[Configuration of Pixel Circuit PCC]
The configuration of the pixel circuit PCC will be described with reference to FIG.
図3に示されるように、画素Pxは、有機EL素子OELと、有機EL素子OELを発光させる画素回路PCCとを備えている。画素回路PCCは、薄膜トランジスタである3つのトランジスタTr1〜Tr3と保持容量Csとを備えている。トランジスタTr1〜Tr3は、アモルファス薄膜トランジスタでもよく、ポリシリコン薄膜トランジスタでもよい。本実施形態では、トランジスタTr1〜Tr3は、nチャネル型のアモルファス薄膜トランジスタである。 As shown in FIG. 3, the pixel Px includes an organic EL element OEL and a pixel circuit PCC that causes the organic EL element OEL to emit light. The pixel circuit PCC includes three transistors Tr1 to Tr3 that are thin film transistors and a storage capacitor Cs. The transistors Tr1 to Tr3 may be amorphous thin film transistors or polysilicon thin film transistors. In this embodiment, the transistors Tr1 to Tr3 are n-channel amorphous thin film transistors.
サンプリングトランジスタTr1では、ソース端子がデータ線Ldに接続され、ドレイン端子が有機EL素子OELのアノードに接続され、ゲート端子が走査線Lsに接続されている。サンプリングトランジスタTr1は、走査線Lsにハイレベルの選択電圧VgHが印加されるときに導通状態になり、走査線Lsにローレベルの非選択電圧VgLが印加されるときに非導通状態になる。 In the sampling transistor Tr1, the source terminal is connected to the data line Ld, the drain terminal is connected to the anode of the organic EL element OEL, and the gate terminal is connected to the scanning line Ls. The sampling transistor Tr1 becomes conductive when the high-level selection voltage VgH is applied to the scanning line Ls, and becomes non-conductive when the low-level non-selection voltage VgL is applied to the scanning line Ls.
スイッチングトランジスタTr2では、ソース端子が電流制御トランジスタTr3のゲート端子に接続され、ドレイン端子が電源線Laに接続され、ゲート端子がサンプリングトランジスタTr1のゲート端子に接続されている。スイッチングトランジスタTr2は、走査線Lsにハイレベルの選択電圧VgHが印加されるときに導通状態になり、走査線Lsにローレベルの非選択電圧VgLが印加されるときに非導通状態になる。 In the switching transistor Tr2, the source terminal is connected to the gate terminal of the current control transistor Tr3, the drain terminal is connected to the power supply line La, and the gate terminal is connected to the gate terminal of the sampling transistor Tr1. The switching transistor Tr2 becomes conductive when the high-level selection voltage VgH is applied to the scanning line Ls, and becomes non-conductive when the low-level non-selection voltage VgL is applied to the scanning line Ls.
電流制御トランジスタTr3では、ソース端子が有機EL素子OELのアノードに接続され、ドレイン端子がスイッチングトランジスタTr2のドレイン端子に接続され、ゲート端子がスイッチングトランジスタTr2のソース端子に接続されている。本実施形態では、電流制御トランジスタTr3におけるドレイン電流のしきい値電圧Vthが、しきい値検出動作における検出の対象となる。 In the current control transistor Tr3, the source terminal is connected to the anode of the organic EL element OEL, the drain terminal is connected to the drain terminal of the switching transistor Tr2, and the gate terminal is connected to the source terminal of the switching transistor Tr2. In the present embodiment, the threshold voltage Vth of the drain current in the current control transistor Tr3 is a detection target in the threshold detection operation.
保持容量Csは、電流制御トランジスタTr3のゲート端子とソース端子との間に接続されている。保持容量Csは、電流制御トランジスタTr3のゲート端子とソース端子との間に形成される寄生容量であってもよく、寄生容量に加えて他の容量素子が並列に接続されてもよい。 The storage capacitor Cs is connected between the gate terminal and the source terminal of the current control transistor Tr3. The holding capacitor Cs may be a parasitic capacitor formed between the gate terminal and the source terminal of the current control transistor Tr3, and other capacitor elements may be connected in parallel to the parasitic capacitor.
有機EL素子OELのカソード端子には、基準電圧ELVSSが印加され、基準電圧ELVSSは、アナログ基準電圧VEEよりも高電位である例えば接地電位である。なお、画素Pxでは、有機EL素子OELに画素容量Ceが含まれ、データ線Ldに寄生容量Cpが含まれている。 A reference voltage ELVSS is applied to the cathode terminal of the organic EL element OEL, and the reference voltage ELVSS is, for example, a ground potential that is higher than the analog reference voltage VEE. In the pixel Px, the organic EL element OEL includes the pixel capacitance Ce, and the data line Ld includes the parasitic capacitance Cp.
表示動作において、q行目の電源線Laに書き込み電圧WDVSSが印加され、q行目の走査線Lsにハイレベルの選択信号が供給されるとき、q行目のサンプリングトランジスタTr1とq行目のスイッチングトランジスタTr2とが導通状態になる。q行目のサンプリングトランジスタTr1とq行目のスイッチングトランジスタTr2とが導通状態であるとき、q行目の電流制御トランジスタTr3は飽和領域で駆動する。この状態にてn本のデータ線Ldの各々に表示用電圧Vdが印加されると、書き込み電圧WDVSSと表示用電圧Vdとの差に応じ、q行目の電流制御トランジスタTr3の各々のゲート‐ソース間電圧Vgsは、書き込み電圧として保持容量Csに保持される。 In the display operation, when the write voltage WDVSS is applied to the q-th power line La and a high-level selection signal is supplied to the q-th scanning line Ls, the q-th sampling transistor Tr1 and the q-th sampling transistor Tr1 are supplied. The switching transistor Tr2 becomes conductive. When the sampling transistor Tr1 in the q row and the switching transistor Tr2 in the q row are in a conductive state, the current control transistor Tr3 in the q row is driven in a saturation region. In this state, when the display voltage Vd is applied to each of the n data lines Ld, each gate − of the current control transistor Tr3 in the q-th row is set according to the difference between the write voltage WDVSS and the display voltage Vd. The inter-source voltage Vgs is held in the holding capacitor Cs as a write voltage.
q行目の保持容量Csに書き込み電圧が保持された後に、q行目の走査線Lsに非選択電圧VgLが印加されるとき、q行目のサンプリングトランジスタTr1とq行目のスイッチングトランジスタTr2とが非導通状態になる。q行目のサンプリングトランジスタTr1とq行目のスイッチングトランジスタTr2とが非導通状態であるとき、q行目の電源線Laに駆動電圧ELVDDが印加されると、q行目の電流制御トランジスタTr3は、そのゲート‐ソース間電圧Vgsに基づいて、ドレイン電流を有機EL素子OELに流す。この際に、q行目の電流制御トランジスタTr3におけるドレイン電流は、その飽和領域において、ゲート‐ソース間電圧Vgsと、電流制御トランジスタTr3におけるしきい値電圧Vthとの差に応じて変る。すなわち、保持容量Csに保持された書き込み電圧と、電流制御トランジスタTr3におけるしきい値電圧Vthとの差に応じたドレイン電流が、有機EL素子OELに流れる。 When the non-selection voltage VgL is applied to the q-th scanning line Ls after the write voltage is held in the q-th holding capacitor Cs, the q-th sampling transistor Tr1 and the q-th switching transistor Tr2 Becomes non-conductive. If the driving voltage ELVDD is applied to the q-th power supply line La when the q-th sampling transistor Tr1 and the q-th switching transistor Tr2 are non-conductive, the q-th current control transistor Tr3 is Based on the gate-source voltage Vgs, a drain current is passed through the organic EL element OEL. At this time, the drain current in the current control transistor Tr3 in the q-th row changes in the saturation region according to the difference between the gate-source voltage Vgs and the threshold voltage Vth in the current control transistor Tr3. That is, a drain current corresponding to the difference between the write voltage held in the holding capacitor Cs and the threshold voltage Vth in the current control transistor Tr3 flows in the organic EL element OEL.
そして、階調表示用の表示データに基づく表示用電圧Vdがデータ線Ldに印加された場合には、その表示用電圧Vdに相当するドレイン電流が有機EL素子OELに流れて、有機EL素子OELが階調表示状態になる。また、黒表示用の表示データに基づく表示用電圧Vdがデータ線Ldに印加された場合には、ドレイン電流の流れが有機EL素子OELにて抑えられ、有機EL素子OELが非階調表示状態、すなわち、黒表示状態になる。なお、電流制御トランジスタTr3のしきい値電圧Vthとは、電流制御トランジスタTr3のドレイン電流が流れ始めるときの電流制御トランジスタTr3におけるゲート‐ソース間電圧Vgsを示す。 When a display voltage Vd based on display data for gradation display is applied to the data line Ld, a drain current corresponding to the display voltage Vd flows to the organic EL element OEL, and the organic EL element OEL Becomes a gradation display state. Further, when the display voltage Vd based on the display data for black display is applied to the data line Ld, the flow of the drain current is suppressed by the organic EL element OEL, and the organic EL element OEL is in the non-gradation display state. That is, a black display state is obtained. The threshold voltage Vth of the current control transistor Tr3 indicates the gate-source voltage Vgs in the current control transistor Tr3 when the drain current of the current control transistor Tr3 starts to flow.
[表示装置の作用]
図4〜図7を参照して、しきい値検出動作と表示動作とについて説明する。まず、図4を参照して、電流制御トランジスタTr3のドレイン電流に対する表示用電圧Vdの依存性について説明する。なお、図4では、電流制御トランジスタTr3のしきい値電圧Vthが相互に異なる2つの場合を例示する。
[Operation of display device]
The threshold value detection operation and the display operation will be described with reference to FIGS. First, the dependence of the display voltage Vd on the drain current of the current control transistor Tr3 will be described with reference to FIG. FIG. 4 illustrates two cases in which the threshold voltage Vth of the current control transistor Tr3 is different from each other.
図4にて実線で示される曲線L1は、電流制御トランジスタTr3のドレイン電流Idに対する表示用電圧Vdの依存性を示し、電流制御トランジスタTr3のしきい値電圧Vthと、画素回路PCCにおける電流増幅率βとが初期値であるときを示す。しきい値電圧Vthの初期値をVth0とすると、初期状態での画素回路PCCを流れるドレイン電流Idは、下記式(1)で示される。なお、V0は、書き込み電圧WDVSSである。 A curve L1 indicated by a solid line in FIG. 4 shows the dependency of the display voltage Vd on the drain current Id of the current control transistor Tr3, and the threshold voltage Vth of the current control transistor Tr3 and the current amplification factor in the pixel circuit PCC. It shows when β is an initial value. Assuming that the initial value of the threshold voltage Vth is Vth 0 , the drain current Id flowing through the pixel circuit PCC in the initial state is expressed by the following formula (1). V 0 is the write voltage WDVSS.
Id=β(V0−Vd−Vth0)2 ・・・(1)
図4にて破線で示される曲線L2は、電流制御トランジスタTr3のドレイン電流Idに対する表示用電圧Vdの依存性を示し、電流制御トランジスタTr3のドレイン電流Idが経時によって初期状態から変動したときを示す。しきい値電圧VthをVth1(=Vth0+ΔVth)とすると、この状態での画素回路PCCを流れるドレイン電流Idは、下記式(2)で示される。
Id = β (V 0 −Vd−Vth 0 ) 2 (1)
A curve L2 indicated by a broken line in FIG. 4 shows the dependency of the display voltage Vd on the drain current Id of the current control transistor Tr3, and shows when the drain current Id of the current control transistor Tr3 fluctuates from the initial state over time. . When the threshold voltage Vth is Vth 1 (= Vth 0 + ΔVth), the drain current Id flowing through the pixel circuit PCC in this state is expressed by the following equation (2).
Id=β(V0−Vd−Vth1)2 ・・・(2)
図4および上記式(1),(2)に示されるように、曲線L2は、曲線L1がシフト量ΔVthだけ並進された形状を示し、しきい値電圧Vthの変動の前後では、これら曲線L1と曲線L2との形状はほぼ変わらない。これは、しきい値電圧Vthの変動に比べて電流増幅率βの変動が無視される程度であること、そして、電流制御トランジスタTr3におけるシフト量ΔVthを用いて表示用電圧Vdが補正されることによって、電流制御トランジスタTr3のドレイン電流Idが補正されることを示唆する。本実施形態では、しきい値電圧Vth検出動作においてこうした電流制御トランジスタTr3のしきい値電圧Vthを検出し、データ線Ldを介して画素回路PCCに印加される表示用電圧Vdの補正を行う。
Id = β (V 0 −Vd−Vth 1 ) 2 (2)
As shown in FIG. 4 and the above formulas (1) and (2), the curve L2 shows a shape in which the curve L1 is translated by the shift amount ΔVth, and before and after the fluctuation of the threshold voltage Vth, these curves L1 And the shape of the curve L2 are almost the same. This is because the variation of the current amplification factor β is negligible compared to the variation of the threshold voltage Vth, and the display voltage Vd is corrected using the shift amount ΔVth in the current control transistor Tr3. This suggests that the drain current Id of the current control transistor Tr3 is corrected. In the present embodiment, the threshold voltage Vth of the current control transistor Tr3 is detected in the threshold voltage Vth detection operation, and the display voltage Vd applied to the pixel circuit PCC via the data line Ld is corrected.
[しきい値検出動作]
図5を参照して、しきい値検出動作のうち上記しきい値検出期間での各ドライバ回路20,30,40の駆動状態の推移について説明する。しきい値検出動作では、電圧保持動作と、電圧飽和動作と、電圧測定動作と、電圧出力動作とがこの順に行われる。なお、図5は、q行目の各画素Pxがしきい値電圧Vthの検出対象行であるときの各ドライバ回路20,30,40の駆動の状態を示すタイミングチャートである。
[Threshold detection operation]
With reference to FIG. 5, the transition of the driving state of each
図5の下側に示されるように、しきい値検出動作がq行目の各画素Pxに対して行われる期間では、q行目の電源線Laには書き込み電圧WDVSSが印加され続ける。また、表示用スイッチSWdはオフに維持され、q行目の各画素回路PCCは、データドライバ回路40におけるシフトレジスタ回路41およびデータレジスタ回路42から切断される。また、出力スイッチSW2は隣接する他のデータラッチ43aに接続され続ける。
As shown in the lower side of FIG. 5, the write voltage WDVSS is continuously applied to the q-th power supply line La in the period in which the threshold detection operation is performed for each pixel Px in the q-th row. Further, the display switch SWd is kept off, and each pixel circuit PCC in the q-th row is disconnected from the
まず、タイミングt1では、入力スイッチSW1は検出用ADC44bに接続され、転送スイッチSWtrsはオフに維持される。この状態にて、q行目の走査線Lsに選択電圧VgHが印加されることによって、q行目の各スイッチングトランジスタTr2とq行目の各サンプリングトランジスタTr1とが導通状態になり、q行目の各電流制御トランジスタTr3が飽和領域で駆動する。また、検出用電圧スイッチSWsがオンに切り替えられることによって、アナログ電源70から各データ線Ldに対し一斉に検出用電圧Vmが印加される。
First, at timing t1, the input switch SW1 is connected to the
この際に、電流制御トランジスタTr3のゲート‐ソース間に想定されるしきい値電圧Vthよりも大きい電圧が印加されるように、検出用電圧Vmは設定される。すなわち、電流制御トランジスタTr3のゲート‐ソース間には、書き込み電圧WDVSSと検出用電圧Vmとの差が想定されるしきい値電圧Vthよりも大きくなるように、検出用電圧Vmは設定される。なお、検出用電圧Vmの印加される各データ線Ldの電位は、書き込み電圧WDVSSの印加される電源線Laの電位よりも低く、且つ、有機EL素子OELのカソード端子よりも低い。 At this time, the detection voltage Vm is set so that a voltage higher than the threshold voltage Vth assumed between the gate and the source of the current control transistor Tr3 is applied. That is, the detection voltage Vm is set between the gate and source of the current control transistor Tr3 so that the difference between the write voltage WDVSS and the detection voltage Vm is larger than the assumed threshold voltage Vth. Note that the potential of each data line Ld to which the detection voltage Vm is applied is lower than the potential of the power supply line La to which the write voltage WDVSS is applied and lower than the cathode terminal of the organic EL element OEL.
検出用電圧Vmが各データ線Ldに印加されると、検出用電圧Vmと書き込み電圧WDVSSとの差に応じた画素Pxごとの電流が、q行目の各電流制御トランジスタTr3とq行目の各サンプリングトランジスタTr1とを介してアナログ電源70へ流れる。これに伴い、q行目の各保持容量Csには、それが接続される電流制御トランジスタTr3のゲート‐ソース間電圧Vgsが保持され、これによって電圧保持動作が終了する。なお、有機EL素子OELのアノードの電位がカソード側の電位以下であるため、有機EL素子OELは発光しない。
When the detection voltage Vm is applied to each data line Ld, the current for each pixel Px corresponding to the difference between the detection voltage Vm and the write voltage WDVSS is changed between each current control transistor Tr3 in the qth row and each qth row. It flows to the
タイミングt2では、q行目の走査線Lsに対する選択電圧VgHの印加が維持され、また、検出用スイッチSWmがオフに維持された状態で、検出用電圧スイッチSWsのみがオフに切り替えられる。これによって、各データ線Ldでは、サンプリングトランジスタTr1と接続される部位よりもデータドライバ回路40側の部位がハイインピーダンス状態に切り替えられる。
At timing t2, application of the selection voltage VgH to the q-th scanning line Ls is maintained, and only the detection voltage switch SWs is switched off while the detection switch SWm is maintained off. As a result, in each data line Ld, the part closer to the
この際に、q行目の各電流制御トランジスタTr3のゲート‐ソース間電圧Vgsが、q行目の各保持容量Csに保持されている。そのため、q行目の各電流制御トランジスタTr3におけるソース端子の電位が、q行目の各電流制御トランジスタTr3のドレイン端子の電位に近づくように、q行目の各電流制御トランジスタTr3にてドレイン電流は流れ続ける。そして、タイミングt2から経過した時間である緩和時間tが進むほど、q行目の各保持容量Csに蓄積された電荷は放電され、各保持容量Csの両端子間の電圧は、すなわち、q行目の各電流制御トランジスタTr3におけるゲート‐ソース間電圧Vgsは、ドレイン電流が流れなくなるしきい値電圧Vthまで低下する。そして、q行目の各電流制御トランジスタTr3のしきい値電圧Vthに相当する電圧がq行目の各保持容量Csに保持されて、電圧飽和動作が終了する。なお、各データ線Ldに検出用電圧Vmを印加するための検出用スイッチSWmは、タイミングt2以降においてオフに維持される。 At this time, the gate-source voltage Vgs of each current control transistor Tr3 in the q-th row is held in each holding capacitor Cs in the q-th row. Therefore, the drain current in each current control transistor Tr3 in the q row is adjusted so that the potential of the source terminal in each current control transistor Tr3 in the q row approaches the potential of the drain terminal in each current control transistor Tr3 in the q row. Continues to flow. Then, as the relaxation time t, which is the time elapsed from the timing t2, progresses, the charge accumulated in each storage capacitor Cs in the qth row is discharged, and the voltage between both terminals of each storage capacitor Cs is q rows. The gate-source voltage Vgs in each eye current control transistor Tr3 drops to a threshold voltage Vth at which the drain current stops flowing. Then, a voltage corresponding to the threshold voltage Vth of each current control transistor Tr3 in the q-th row is held in each holding capacitor Cs in the q-th row, and the voltage saturation operation ends. Note that the detection switch SWm for applying the detection voltage Vm to each data line Ld is kept off after the timing t2.
タイミングt3では、q行目の走査線Lsに対する選択電圧VgHの印加が維持され、また、検出用スイッチSWmのみがオンに切り替えられる。これによって、各データ線Ldと各検出用ADC44bとが接続され、ハイインピーダンス状態であった各データ線Ldの電位が各検出用ADC44bに取り込まれる。
At timing t3, application of the selection voltage VgH to the q-th scanning line Ls is maintained, and only the detection switch SWm is turned on. Thus, each data line Ld and each
この際に、q行目の各保持容量Csには、q行目の各電流制御トランジスタTr3のしきい値電圧Vthに相当する電圧が保持されている。それゆえに、各検出用ADC44bに取り込まれる電位と書き込み電圧WDVSSとの電位差から、q行目の各電流制御トランジスタTr3におけるゲート‐ソース間電圧Vgs、すなわち、q行目の各電流制御トランジスタTr3のしきい値電圧Vthに対応する電圧が検出される。検出された各データ線Ldの電位は、各検出用ADC44bによってデジタルデータである検出データDoutに変換されて、レベルシフタ46bを介して各データラッチ43aへ出力される。そして、各データラッチ43aは、出力された検出データDoutを保持し、これによって、電圧測定動作が終了する。
At this time, each holding capacitor Cs in the q-th row holds a voltage corresponding to the threshold voltage Vth of each current control transistor Tr3 in the q-th row. Therefore, the gate-source voltage Vgs in each current control transistor Tr3 in the q-th row, that is, the current control transistor Tr3 in the q-th row is determined from the potential difference between the potential taken in each
タイミングt4では、q行目の走査線Lsに非選択電圧VgLが印加され、q行目の各スイッチングトランジスタTr2とq行目の各サンプリングトランジスタTr1とが非導通状態に切り替わる。この状態で、各検出用スイッチSWmがオフに切り替えられ、転送スイッチSWtrsがオンに切り替えられる。さらに、入力スイッチSW1は隣接するデータラッチ43aに接続されて各データラッチ43aが直列に接続される。
At timing t4, the non-selection voltage VgL is applied to the q-th scanning line Ls, and each switching transistor Tr2 in the q-th row and each sampling transistor Tr1 in the q-th row are switched to a non-conductive state. In this state, each detection switch SWm is turned off, and the transfer switch SWtrs is turned on. Further, the input switch SW1 is connected to the
この際に、制御部50からデータドライバ回路40にラッチパルス信号LPが出力され、各データラッチ43aに保持されている検出データDoutは、ラッチパルス信号LPのタイミングに同期して制御部50に順に転送される。これによって、q行目に並ぶn個の電流制御トランジスタTr3の各々のしきい値電圧Vthに関するデータが制御部50に順に転送される。なお、図5では、説明の便宜上、ラッチパルス信号LPの繰り返される回数が省略されている。
At this time, the latch pulse signal LP is output from the
タイミングt5では、q行目の走査線Lsに対する非選択電圧VgLの印加が維持され、且つ、転送スイッチSWtrsがオフに切り替えられ、また、入力スイッチSW1は、データラッチ43aの入力端をデータレジスタ回路42におけるレジスタに接続する。これによって、電圧出力動作が終了し、q行目に並んだn個の電流制御トランジスタTr3に対し、しきい値検出動作が終了する。 At timing t5, application of the non-selection voltage VgL to the q-th scanning line Ls is maintained, and the transfer switch SWtrs is turned off. The input switch SW1 connects the input terminal of the data latch 43a to the data register circuit. Connect to the register at 42. As a result, the voltage output operation ends, and the threshold value detection operation ends for the n current control transistors Tr3 arranged in the q-th row.
図6を参照して、上記タイミングt2から上記タイミングt3までの期間におけるデータ線Ldの電位であるデータ線電位VLdの推移について説明する。
図6に示されるように、タイミングt2から経過した時間である緩和時間tが進むと、データ線電位VLdは、そのデータ線Ldに接続された保持容量Csでの蓄積電荷の放電に従って、検出用電圧Vmから書き込み電圧WDVSSに近づく。そして、緩和時間tが飽和時間tsまで進むと、データ線電位VLdは、飽和電圧VLdsにて飽和し、ドレイン電流が流れなくなる。この際に、書き込み電圧WDVSSと飽和電圧VLdsとの差がしきい値電圧Vthとして設定される。なお、飽和時間tsは、例えば、3nsecから10nsecであって、タイミングt2からタイミングt3までの期間は、こうした飽和時間ts以上に設定されている。
With reference to FIG. 6, the transition of the data line potential VLd which is the potential of the data line Ld in the period from the timing t2 to the timing t3 will be described.
As shown in FIG. 6, when the relaxation time t, which is the time elapsed from the timing t2, progresses, the data line potential VLd is detected according to the discharge of the accumulated charge in the storage capacitor Cs connected to the data line Ld. The voltage Vm approaches the write voltage WDVSS. When the relaxation time t advances to the saturation time ts, the data line potential VLd is saturated at the saturation voltage VLds, and the drain current does not flow. At this time, the difference between the write voltage WDVSS and the saturation voltage VLds is set as the threshold voltage Vth. The saturation time ts is, for example, 3 nsec to 10 nsec, and the period from timing t2 to timing t3 is set to be equal to or longer than the saturation time ts.
[表示動作]
図7を参照して、階調表示動作における各ドライバ回路20,30,40の駆動状態の推移について説明する。階調表示動作では、書き込み動作と発光動作とがこの順に行われる。なお、黒表示動作における各ドライバ回路20,30,40の駆動状態の推移は、その開始からしきい値検出動作が行われるまでの期間において階調表示動作と同様である。
[Display operation]
With reference to FIG. 7, the transition of the driving state of each of the
図7の下側に示されるように、階調表示動作が行われる期間では、各検出用スイッチSWm、各検出用電圧スイッチSWs、および、転送スイッチSWtrsは、オフに維持される。また、各出力スイッチSW2の各々は、データラッチ43aと表示用DAC44aとを接続する状態に維持され、各入力スイッチSW1の各々は、データラッチ43aとデータレジスタ回路42とを接続する状態に維持される。
As shown in the lower side of FIG. 7, each detection switch SWm, each detection voltage switch SWs, and the transfer switch SWtrs are kept off during the period in which the gradation display operation is performed. Each output switch SW2 is maintained in a state of connecting the data latch 43a and the display DAC 44a, and each of the input switches SW1 is maintained in a state of connecting the data latch 43a and the data register
まず、タイミングtd1では、各表示用スイッチSWdがオンに切り替えられることによって、シフトレジスタ回路41、データレジスタ回路42、データラッチ43a、表示用DAC44a、バッファ45a、および、データ線Ldが直列に接続される。次いで、スタートパルス信号SP1がデータドライバ回路40に入力されることによって、シフト信号がシフトレジスタ回路41からデータレジスタ回路42に入力され、これによって、1行目の表示データDinが制御部50からデータレジスタ回路42へ取り込まれる。
First, at timing td1, each display switch SWd is turned on, so that the
タイミングtd2では、1行目の走査線Lsに選択電圧VgHが印加され、且つ、1行目の電源線Laに書き込み電圧WDVSSが印加されて、1行目の各サンプリングトランジスタTr1と1行目の各スイッチングトランジスタTr2とが導通状態になる。また、1行目の各電流制御トランジスタTr3の各々が飽和領域で駆動できる状態となる。 At timing td2, the selection voltage VgH is applied to the scanning line Ls of the first row, and the writing voltage WDVSS is applied to the power supply line La of the first row, so that each sampling transistor Tr1 in the first row and the first row Each switching transistor Tr2 becomes conductive. In addition, each current control transistor Tr3 in the first row can be driven in the saturation region.
この際に、ラッチパルス信号LPがデータドライバ回路40へ出力されることによって、各データラッチ43aに1行目の表示データDinが一斉に保持される。n個のデータラッチ43aに保持された1行目の表示データDinは、n個のレベルシフタ46aを介してn個の表示用DAC44aによりアナログ信号電圧に変換されて、各列の表示用電圧Vdとして各データ線Ldへ出力される。そして、1行目の各電流制御トランジスタTr3のゲート‐ソース間電圧Vgsは、書き込み電圧WDVSSと表示用電圧Vdとの差に応じた値となり、書き込み電圧として保持容量Csに保持される。これによって、1行目の各画素Pxに対する書き込み動作が終了する。なお、各データ線Ldに印加される表示用電圧Vdは、1行目の各画素Pxに対応づけられた検出データDoutと基準となるしきい値電圧Vthとの差分が、調整後の階調データに加減演算されることによって得られる電圧値である。
At this time, the latch pulse signal LP is output to the
なお、この際に、スタートパルス信号SP1が再びデータドライバ回路40へ出力されることによって、シフト信号がシフトレジスタ回路41からデータレジスタ回路42へ出力される。これによって、2行目の表示データDinが制御部50からデータレジスタ回路42へ取り込まれる。
At this time, the start pulse signal SP1 is output to the
タイミングtd3では、1行目の走査線Lsに非選択電圧VgLが印加され、且つ、1行目の電源線Laに駆動電圧ELVDDが印加されて、1行目の各サンプリングトランジスタTr1と1行目の各スイッチングトランジスタTr2とが非導通状態となる。そして、1行目の各電流制御トランジスタTr3の各々は、1行目の各保持容量Csに保持された書き込み電圧と、それが接続された電流制御トランジスタTr3におけるしきい値電圧Vthとの差に応じたドレイン電流を、対応する有機EL素子OELに供給する。この際に、各データ線Ldに印加される表示用電圧Vdでは、しきい値電圧Vthの変動分が補正されているため、有機EL素子OELに供給されるドレイン電流も、しきい値電圧Vthの変動分が補正されたものとなる。これによって、1行目の各画素Pxに対する発光動作が行われる。 At timing td3, the non-selection voltage VgL is applied to the scanning line Ls of the first row, and the driving voltage ELVDD is applied to the power supply line La of the first row, so that each sampling transistor Tr1 in the first row and the first row Each of the switching transistors Tr2 becomes non-conductive. Each current control transistor Tr3 in the first row has a difference between the write voltage held in each holding capacitor Cs in the first row and the threshold voltage Vth in the current control transistor Tr3 to which it is connected. A corresponding drain current is supplied to the corresponding organic EL element OEL. At this time, in the display voltage Vd applied to each data line Ld, the fluctuation amount of the threshold voltage Vth is corrected, so that the drain current supplied to the organic EL element OEL is also the threshold voltage Vth. The fluctuation amount is corrected. As a result, a light emission operation is performed on each pixel Px in the first row.
なお、この際に、2行目の走査線Lsに選択電圧VgHが印加され、且つ、2行目の電源線Laに書き込み電圧WDVSSが印加されて、2行目の各サンプリングトランジスタTr1と2行目の各スイッチングトランジスタTr2とが導通状態になる。また、2行目の各電流制御トランジスタTr3は、飽和領域で駆動できる状態となる。また、ラッチパルス信号LPが再びデータドライバ回路40へ出力されることによって、各データラッチ43aに2行目の表示データDinが保持される。各データラッチ43aに保持された2行目の表示データDinは、各レベルシフタ46aを介して各表示用DAC44aによりアナログ信号電圧に変換されて、各列の表示用電圧Vdとして各データ線Ldへ出力される。そして、2行目の各電流制御トランジスタTr3のゲート‐ソース間電圧Vgsは、書き込み電圧WDVSSと表示用電圧Vdとの差に応じた値となり、2行目の各保持容量Csに書き込み電圧として保持される。これによって、2行目の各画素Pxに対する書き込み動作が終了する。
At this time, the selection voltage VgH is applied to the scanning line Ls of the second row, and the write voltage WDVSS is applied to the power supply line La of the second row. The switching transistors Tr2 in the eye are brought into conduction. In addition, each current control transistor Tr3 in the second row is in a state where it can be driven in the saturation region. Further, the latch pulse signal LP is output again to the
書き込み動作と発光動作とが行ごとにこの順で行われ、こうした階調表示動作が1行目からn行目まで順に表示用クロック周期で行われる。これによって、1つのフレームとして画像が表示される。なお、表示動作として、黒色の画像を表示する黒表示が行われる場合には、黒色の画像を表示するための画像データである黒表示データが用いられる。 The writing operation and the light emitting operation are performed in this order for each row, and such gradation display operation is performed in order from the first row to the nth row in the display clock cycle. As a result, an image is displayed as one frame. When black display for displaying a black image is performed as the display operation, black display data that is image data for displaying a black image is used.
[検出動作タイミング]
図8〜図10を参照して、黒表示動作のなかで行われるしきい値検出動作のタイミングについて説明する。なお、以下では、1つの例として、画素Pxが540行×960列に配置され、フレームレートが60fpsである場合について説明する。また、図8は、第1フレームでの黒表示動作におけるしきい値検出動作のタイミングを示し、図9は、第2フレームでの黒表示動作におけるしきい値検出動作のタイミングを示し、図10は、第540フレームでの黒表示動作におけるしきい値検出動作のタイミングを示す。
[Detection operation timing]
With reference to FIGS. 8 to 10, the timing of the threshold detection operation performed in the black display operation will be described. Hereinafter, as an example, a case where the pixels Px are arranged in 540 rows × 960 columns and the frame rate is 60 fps will be described. 8 shows the timing of the threshold detection operation in the black display operation in the first frame. FIG. 9 shows the timing of the threshold detection operation in the black display operation in the second frame. Indicates the timing of the threshold detection operation in the black display operation in the 540th frame.
図8に示されるように、まず、タイミングTf1aでは、階調表示動作における書き込み動作が1行目の各画素Pxにて開始される。階調表示動作における書き込み動作が1行目の各画素Pxにて終了すると、階調表示動作における発光動作が1行目の各画素Pxにて開始されるとともに、階調表示動作における書き込み動作が2行目の各画素Pxにて開始される。こうして、階調表示動作における書き込み動作が1行目から540行目まで順に表示用クロック周期で開始され、階調表示動作における書き込み動作が終了した行から順に、階調表示動作における発光動作が開始される。 As shown in FIG. 8, first, at the timing Tf1a, the writing operation in the gradation display operation is started at each pixel Px in the first row. When the writing operation in the gradation display operation is completed at each pixel Px in the first row, the light emission operation in the gradation display operation is started at each pixel Px in the first row, and the writing operation in the gradation display operation is performed. It starts at each pixel Px in the second row. Thus, the writing operation in the gradation display operation is started in the display clock cycle in order from the first row to the 540th row, and the light emission operation in the gradation display operation is started in order from the row in which the writing operation in the gradation display operation is completed. Is done.
タイミングTf1bでは、階調表示動作における書き込み動作が最終行である540行目まで終了して、黒表示動作における書き込み動作が1行目の各画素Pxにて開始される。黒表示動作における書き込み動作が1行目の各画素Pxにて終了すると、黒表示動作における非発光動作が1行目の各画素Pxにて開始されるとともに、黒表示動作における書き込み動作が2行目の各画素Pxにて開始される。こうして、黒表示動作における書き込み動作が1行目から540行目まで順に表示用クロック周期で開始され、黒表示動作における書き込み動作が終了した行から順に、黒表示動作における非発光動作が開始される。 At timing Tf1b, the writing operation in the gradation display operation is completed up to the 540th row, which is the last row, and the writing operation in the black display operation is started at each pixel Px in the first row. When the writing operation in the black display operation is completed at each pixel Px in the first row, the non-light emission operation in the black display operation is started at each pixel Px in the first row, and the writing operation in the black display operation is performed in two rows. Start at each pixel Px of the eye. Thus, the writing operation in the black display operation is started in order from the first line to the 540th line in the display clock cycle, and the non-light emission operation in the black display operation is started in order from the line in which the writing operation in the black display operation is completed. .
タイミングTf1cでは、黒表示動作における非発光動作の開始が最終行である540行目まで終了し、選択電圧VgHの印加される候補が1行目から540行目まで順に検出用クロック周期で走査される。この際に、まず、選択電圧VgHの印加される候補、すなわち、しきい値電圧Vthの検出される検出対象行として1行目が設定され、1行目の各画素Pxに対するしきい値検出動作がしきい値検出期間に行われる。 At the timing Tf1c, the start of the non-light emission operation in the black display operation is completed up to the 540th row as the final row, and the candidates to which the selection voltage VgH is applied are sequentially scanned from the first row to the 540th row in the detection clock cycle. The In this case, first, the first row is set as a candidate to which the selection voltage VgH is applied, that is, the detection target row from which the threshold voltage Vth is detected, and the threshold detection operation for each pixel Px in the first row. Is performed during the threshold detection period.
これによって、1行目の各電流制御トランジスタTr3に関する検出データDoutが制御部50のデータ記憶部52に記憶される。そして、1行目の各画素Pxに対するしきい値検出動作が終了すると、検出用クロック周期での選択対象ビットのシフトが、2行目から540行目まで順に繰り返される一方で、全ての走査線Lsに対しては非選択電圧VgLが印加される。結果として、全ての画素Pxは黒表示の状態で待機する。
As a result, the detection data Dout regarding each current control transistor Tr3 in the first row is stored in the
タイミングTf2aでは、検出用クロック周期での選択対象ビットのシフトが検出用シフトクロック信号Clkrの入力によって最終行である540行目まで進み、1行目の各画素Pxに対して、再び、階調表示動作における書き込み動作が開始される。
At timing Tf2a, the shift of the selection target bit in the detection clock cycle proceeds to the
図9に示されるように、タイミングTf2aでは、階調表示動作における書き込み動作が1行目から540行目まで順に再び開始され、階調表示動作における書き込み動作が終了した行から順に、階調表示動作における発光動作が開始される。 As shown in FIG. 9, at the timing Tf2a, the writing operation in the gradation display operation is started again from the first row to the 540th row, and the gradation display is performed in order from the row where the writing operation in the gradation display operation is completed. The light emission operation in the operation is started.
タイミングTf2bでは、階調表示動作における書き込み動作が最終行である540行目まで表示用クロック周期で進められ、階調表示動作における書き込み動作が終了した行から順に、階調表示動作における発光動作が開始される。次いで、黒表示動作における書き込み動作が1行目から540行目まで順に表示用クロック周期で再び進められ、黒表示動作における書き込み動作が終了した行から順に、黒表示動作における非発光動作が開始される。 At the timing Tf2b, the writing operation in the gradation display operation is advanced in the display clock cycle up to the 540th row, which is the last row, and the light emission operation in the gradation display operation is sequentially performed from the row where the writing operation in the gradation display operation is completed. Be started. Next, the writing operation in the black display operation is sequentially advanced again in the display clock cycle from the first row to the 540th row, and the non-light emission operation in the black display operation is started in order from the row in which the writing operation in the black display operation is completed. The
タイミングTf2cでは、黒表示動作における非発光動作の開始が最終行である540行目まで終了して、選択電圧VgHの印加される候補が1行目から540行目まで順に検出用クロック周期で走査される。この際に、しきい値電圧Vthの検出される検出対象行として2行目が設定され、まず、検出用クロック周期での選択対象ビットのシフトが、2行目まで進められる。なお、選択電圧VgHの印加される候補が1行目であるとき、走査線Lsに対しては非選択電圧VgLが印加される。そして、選択電圧VgHの印加される候補が2行目であるとき、2行目の各画素Pxに対するしきい値検出動作がしきい値検出期間に行われる。 At the timing Tf2c, the start of the non-light emission operation in the black display operation is finished up to the 540th row, which is the final row, and the candidates to which the selection voltage VgH is applied are sequentially scanned in the detection clock cycle from the first row to the 540th row. Is done. At this time, the second row is set as the detection target row from which the threshold voltage Vth is detected. First, the selection target bit is shifted to the second row in the detection clock cycle. When the candidate to which the selection voltage VgH is applied is the first row, the non-selection voltage VgL is applied to the scanning line Ls. When the candidate to which the selection voltage VgH is applied is the second row, the threshold detection operation for each pixel Px in the second row is performed during the threshold detection period.
これによって、2行目の各電流制御トランジスタTr3に関する検出データDoutが制御部50のデータ記憶部52に記憶される。そして、2行目の各画素Pxに対するしきい値検出動作が終了すると、検出用クロック周期での選択対象ビットのシフトが、3行目から540行目まで順に繰り返される一方で、全ての走査線Lsに対しては非選択電圧VgLが印加される。結果として、全ての画素Pxは黒表示の状態で待機する。
As a result, the detection data Dout relating to each current control transistor Tr3 in the second row is stored in the
タイミングTf3aでは、検出用クロック周期での選択対象ビットのシフトが検出用シフトクロック信号Clkrの入力によって最終行である540行目まで進み、1行目の各画素Pxに対して、再び、階調表示動作における書き込み動作が開始される。
At timing Tf3a, the shift of the selection target bit in the detection clock cycle proceeds to the
図10に示されるように、タイミングTfmaでは、階調表示動作における書き込み動作が1行目から540行目まで順に再び開始され、階調表示動作における書き込み動作が終了した行から順に、階調表示動作における発光動作が開始される。 As shown in FIG. 10, at the timing Tfma, the writing operation in the gradation display operation is started again from the first row to the 540th row, and the gradation display is performed in order from the row where the writing operation in the gradation display operation is completed. The light emission operation in the operation is started.
タイミングTfmbでは、階調表示動作における書き込み動作が最終行である540行目まで表示用クロック周期で進められ、階調表示動作における書き込み動作が終了した行から順に、階調表示動作における発光動作が開始される。次いで、黒表示動作における書き込み動作が1行目から540行目まで順に表示用クロック周期で再び進められ、黒表示動作における書き込み動作が終了した行から順に、黒表示動作における非発光動作が開始される。 At the timing Tfmb, the writing operation in the gradation display operation is advanced in the display clock cycle up to the 540th row, which is the last row, and the light emission operation in the gradation display operation is sequentially performed from the row where the writing operation in the gradation display operation is completed. Be started. Next, the writing operation in the black display operation is sequentially advanced again in the display clock cycle from the first row to the 540th row, and the non-light emission operation in the black display operation is started in order from the row in which the writing operation in the black display operation is completed. The
タイミングTfmcでは、黒表示動作における非発光動作の開始が最終行である540行目まで終了して、選択電圧VgHの印加される候補が1行目から540行目まで順に検出用クロック周期で走査される。この際に、しきい値電圧Vthの検出される検出対象行として540行目が設定され、選択電圧VgHの印加される候補が1行目から539目であるとき、走査線Lsに対しては非選択電圧VgLが印加される。そして、選択電圧VgHの印加される候補が540行目であるとき、540行目の各画素Pxに対するしきい値検出動作がしきい値検出期間に行われる。これによって、540行目の各電流制御トランジスタTr3に関する検出データDoutが制御部50のデータ記憶部52に記憶される。
At the timing Tfmc, the start of the non-light emission operation in the black display operation is completed up to the 540th row, which is the last row, and the candidates to which the selection voltage VgH is applied are sequentially scanned in the detection clock cycle from the first row to the 540th row. Is done. At this time, when the detection target row from which the threshold voltage Vth is detected is set as the detection target row, and the candidates to which the selection voltage VgH is applied are from the first row to the 539th row, for the scanning line Ls, A non-selection voltage VgL is applied. When the candidate to which the selection voltage VgH is applied is the 540th row, the threshold detection operation for each pixel Px in the 540th row is performed during the threshold detection period. As a result, the detection data Dout regarding each current control transistor Tr3 in the 540th row is stored in the
タイミングTfmeでは、540行目の各画素Pxに対するしきい値検出動作が終了し、1行目の各画素Pxに対して、再び、階調表示動作における書き込み動作が開始される。 At timing Tfme, the threshold value detection operation for each pixel Px in the 540th row is completed, and the writing operation in the gradation display operation is started again for each pixel Px in the first row.
このように、1つのフレームが表示される期間では、540行目まで黒表示動作における非発光動作が開始された後に、特定の行の画素Pxに対してしきい値検出動作が行われる。しきい値電圧Vthの検出対象行は、フレームごとに、1行目の画素Pxから走査方向に沿って順に1行ずつずらされる。すなわち、第kフレーム(kは1以上の整数)において、q行目(1≦q≦539)の画素Pxに対するしきい値検出動作が行われると、第k+1フレームでは、q+1行目の画素Pxに対するしきい値検出動作が行われる。検出対象行が最終行まで到達すると、検出対象行は1行目に戻る。 As described above, in the period in which one frame is displayed, the threshold detection operation is performed on the pixels Px in a specific row after the non-light emission operation in the black display operation is started up to the 540th row. The detection target row of the threshold voltage Vth is shifted by one row in order along the scanning direction from the pixel Px in the first row for each frame. That is, when the threshold detection operation is performed on the pixel Px in the q-th row (1 ≦ q ≦ 539) in the k-th frame (k is an integer equal to or greater than 1), the pixel Px in the q + 1-th row is performed in the k + 1-th frame. A threshold value detection operation is performed for. When the detection target line reaches the last line, the detection target line returns to the first line.
この際に、検出対象行がq行目であるときに得られた検出データDoutは、制御部50におけるデータ記憶部52にて、q行目の各画素Pxが対応づけられた記憶領域に記憶されて更新される。それゆえに、第k+1フレームでは、制御部50は、表示動作において表示データDinを生成する際に、q行目の検出データDoutとして最新の検出データDoutが用いられる。そして、制御部50は、q行目以外の検出データDoutについては第kフレームで用いられた以前の検出データDoutを用いる。これによって、各行の検出データDoutは、フレームの表示が540回繰り返されるごとに更新される。
At this time, the detection data Dout obtained when the detection target row is the q-th row is stored in a storage area associated with each pixel Px in the q-row by the
図11を参照して、1つのフレームが表示される期間における各制御信号の推移について詳しく説明する。なお、以下では、第kフレームにおける検出対象行がq行目の各画素Pxである場合について説明する。 With reference to FIG. 11, the transition of each control signal in a period during which one frame is displayed will be described in detail. Hereinafter, a case where the detection target row in the k-th frame is each pixel Px in the q-th row will be described.
選択ドライバ回路20では、まず、スタートパルス信号SP2の入力に応じ、表示用クロック周期でシフト信号が生成され、シフト信号に基づくタイミングで各走査線Lsに順に選択電圧VgHが印加される。この際に、1行目の走査線Lsから540行目の走査線Lsまで順に、表示用クロック周期で選択電圧VgHが印加される。また、1行目の電源線Laから540行目の電源線Laまで順に、これもまた表示用クロック周期で、書き込み電圧WDVSSが各電源線Laに印加される。そして、q行目の走査線Lsに選択電圧VgHが印加され、q行目の電源線Laに書き込み電圧WDVSSが印加されているとき、q行目の各画素回路PCCには、階調表示用の表示データDinに基づく表示用電圧Vdが、各データ線Ldを介して印加される。また、選択電圧VgHが印加された行から順に、走査線Lsに非選択電圧VgLが印加され、書き込み電圧WDVSSが印加された行から順に、電源線Laに駆動電圧ELVDDが印加される。そして、q行目の走査線Lsに非選択電圧VgLが印加され、q行目の電源線Laに駆動電圧ELVDDが印加されているとき、q行目の各画素回路PCCでは、階調表示用の表示データDinに基づくドレイン電流が有機EL素子OELに供給される。
In the
最終行である540行目まで書き込み動作が終了すると、スタートパルス信号SP2の入力に応じ、再び、1行目の走査線Lsから540行目の走査線Lsまで順に、表示用クロック周期で選択電圧VgHが各走査線Lsに印加される。また、1行目の電源線Laから540行目の電源線Laまで順に、これもまた表示用クロック周期で書き込み電圧WDVSSが各電源線Laに印加される。そして、q行目の走査線Lsに選択電圧VgHが印加され、q行目の電源線Laに書き込み電圧WDVSSが印加されているとき、q行目の各画素回路PCCには、黒表示用の表示データDinに基づく表示用電圧Vdが各データ線Ldを介して印加される。また、選択電圧VgHが印加された行から順に、走査線Lsに非選択電圧VgLが印加され、書き込み電圧WDVSSが印加された行から順に、電源線Laに駆動電圧ELVDDが印加される。そして、q行目の走査線Lsに非選択電圧VgLが印加され、q行目の電源線Laに駆動電圧ELVDDが印加されているとき、q行目の各画素回路PCCでは、黒表示用の表示データDinに基づき、有機EL素子OELに対しドレイン電流の供給が抑えられる。 When the writing operation is completed up to the 540th row, which is the last row, the selection voltage is again displayed in the display clock cycle in order from the first scanning line Ls to the 540th scanning line Ls again in response to the input of the start pulse signal SP2. VgH is applied to each scanning line Ls. Further, the write voltage WDVSS is also applied to each power supply line La in order from the first power supply line La to the 540th power supply line La in the display clock cycle. Then, when the selection voltage VgH is applied to the q-th scanning line Ls and the write voltage WDVSS is applied to the q-th power line La, each pixel circuit PCC in the q-th row is used for black display. A display voltage Vd based on the display data Din is applied via each data line Ld. Further, the non-selection voltage VgL is applied to the scanning line Ls in order from the row to which the selection voltage VgH is applied, and the driving voltage ELVDD is applied to the power supply line La in order from the row to which the write voltage WDVSS is applied. When the non-selection voltage VgL is applied to the q-th scanning line Ls and the drive voltage ELVDD is applied to the q-th power line La, each pixel circuit PCC in the q-th row displays a black display. Based on the display data Din, supply of drain current to the organic EL element OEL is suppressed.
最終行である540行目まで黒表示動作の開始が進められると、各電源線Laに書き込み電圧WDVSSが印加される。また、スタートパルス信号SP2の入力が切り替え対象回数になり、走査線Lsの走査に用いられるシフトクロック信号が表示用クロック周期から検出用クロック周期へ切り替える。そして、選択ドライバ回路20のシフトレジスタ回路21では、検出用クロック周期でシフト信号が生成され、シフト信号における選択対象ビットがq−1行目までシフトされる。この期間では、マスクパルス信号MPがローレベルに維持されて、選択ドライバ回路20のシフトレジスタ回路21では、生成されたシフト信号にかかわらず、選択対象ビットの含まれないシフト信号が出力され続ける。
When the start of the black display operation is advanced to the
選択対象ビットがq行目までシフトされるタイミングで、マスクパルス信号MPがハイレベルに切り替えられて、q行目の走査線Lsに選択電圧VgHが印加される。そして、q行目の各画素Pxに対し、しきい値電圧Vthの検出が開始される。q行目の各画素Pxに対する検出データDoutがデータドライバ回路40から出力され、マスクパルス信号MPのハイレベルへの切り替わりからしきい値検出期間が経過すると、マスクパルス信号MPが、再び、ローレベルに切り替えられる。そして、選択ドライバ回路20のシフトレジスタ回路21では、検出用クロック周期でシフト信号が生成され、シフト信号における選択対象ビットが540行目までシフトされる。この期間では、マスクパルス信号MPがローレベルに維持されるため、選択ドライバ回路20のシフトレジスタ回路21では、生成されたシフト信号にかかわらず、選択対象ビットの含まれないシフト信号が出力され続ける。
At the timing when the selection target bit is shifted to the q-th row, the mask pulse signal MP is switched to the high level, and the selection voltage VgH is applied to the q-th scanning line Ls. Then, detection of the threshold voltage Vth is started for each pixel Px in the q-th row. When the detection data Dout for each pixel Px in the q-th row is output from the
シフト信号における選択対象ビットが540行目までシフトされると、スタートパルス信号SP2の入力に応じ、再び、マスクパルス信号MPがハイレベルに切り替えられる。そして、1行目の走査線Lsから540行目の走査線Lsまで順に、表示用クロック周期で選択電圧VgHが各走査線Lsに印加されて、1行目の画素Pxから順に、再び、階調表示動作における書き込み動作が開始される。 When the selection target bits in the shift signal are shifted to the 540th row, the mask pulse signal MP is switched to the high level again according to the input of the start pulse signal SP2. Then, the selection voltage VgH is applied to each scanning line Ls in the display clock cycle in order from the first scanning line Ls to the 540th scanning line Ls. The writing operation in the tone display operation is started.
上記第1の実施形態によれば、以下に列挙する効果が得られる。
(1)しきい値検出動作によって、画素回路PCCにおける電流制御トランジスタTr3のしきい値電圧Vthが測定される。そして、測定されたしきい値電圧Vthに基づく検出データDoutを用いて画像データが補正されて、表示データDinが生成される。画素回路PCCには、表示データDinに基づく表示用電圧Vdが印加される。したがって、電流制御トランジスタTr3のしきい値電圧Vthが変動するとしても、変動後のしきい値電圧Vthに応じて画像データが補正されるため、表示される画質の劣化を抑えることが可能となる。
According to the first embodiment, the effects listed below can be obtained.
(1) The threshold voltage Vth of the current control transistor Tr3 in the pixel circuit PCC is measured by the threshold detection operation. Then, the image data is corrected using the detection data Dout based on the measured threshold voltage Vth, and display data Din is generated. A display voltage Vd based on the display data Din is applied to the pixel circuit PCC. Therefore, even if the threshold voltage Vth of the current control transistor Tr3 fluctuates, the image data is corrected in accordance with the threshold voltage Vth after the fluctuation, so that it is possible to suppress deterioration in the displayed image quality. .
(2)1つのフレームが表示される期間にしきい値検出動作が行われるため、しきい値検出動作が表示装置の起動時や休止状態からの復帰時等にのみ行われる場合と比較して、検出データDoutの更新される周期が短くなる。すなわち、検出データDoutの取得時と、補正されたデータである表示データDinの出力時との時間差が短くなる。したがって、コントラストの高い画像を表示する場合等、電流制御トランジスタTr3のしきい値電圧Vthの変動が短い期間で大きくなる場合であっても、表示される画質の劣化が抑えられる。 (2) Since the threshold value detection operation is performed during a period in which one frame is displayed, compared to the case where the threshold value detection operation is performed only when the display device is started up or returned from the hibernation state, The update period of the detection data Dout is shortened. That is, the time difference between when the detection data Dout is acquired and when the display data Din, which is corrected data, is output is shortened. Therefore, even when a change in the threshold voltage Vth of the current control transistor Tr3 increases in a short period, such as when displaying an image with high contrast, deterioration of the displayed image quality can be suppressed.
(3)1回のしきい値検出動作では、しきい値電圧Vthに関するデータの検出が、1本の走査線Lsに接続されているn個の画素Pxに対してのみ行われる。したがって、しきい値電圧Vthに関するデータの検出が、全ての画素Px、あるいは、複数行の画素Pxに対して1度に行われる場合と比較して、1度のしきい値検出動作に要する時間が短くなる。そのため、1つのフレームが表示される期間にしきい値検出動作が組み込まれたとしても、しきい値検出動作が表示装置としての画像の表示性能に影響を与えることが抑えられる。 (3) In a single threshold detection operation, data relating to the threshold voltage Vth is detected only for n pixels Px connected to one scanning line Ls. Therefore, the time required for one threshold detection operation is compared with the case where the detection of the data related to the threshold voltage Vth is performed once for all the pixels Px or the pixels Px in a plurality of rows. Becomes shorter. Therefore, even if the threshold detection operation is incorporated in a period during which one frame is displayed, it is possible to suppress the threshold detection operation from affecting the image display performance as the display device.
(4)特に、動画の表示を鮮明にするために挿入される黒表示動作が行われている期間にしきい値検出動作が行われるため、しきい値検出動作が画像の表示性能に与える影響が効果的に抑えられる。 (4) In particular, the threshold value detection operation is performed during the period in which the black display operation inserted to make the display of the moving image clear is performed. Therefore, the influence of the threshold value detection operation on the image display performance is affected. Effectively suppressed.
(5)また、しきい値検出動作では、検出対象行の候補が、1行目から最終行まで順に切り替えられる。すなわち、しきい値検出動作においても、階調表示動作や黒表示動作と同様に、選択対象の候補の切り替えは進められる。そのため、選択ドライバ回路20は、1つのフレームが表示されるごとに検出対象行を変える構成としても機能する。
(5) In the threshold value detection operation, detection target row candidates are sequentially switched from the first row to the last row. That is, in the threshold value detection operation, the selection target candidates are switched similarly to the gradation display operation and the black display operation. Therefore, the
(6)また、しきい値検出動作では、検出対象行の候補の切り替わる周期が、表示用クロック周期よりも短い検出用クロック周期である。それゆえに、検出対象行の候補の切り替わる周期が表示用クロック周期である場合と比較して、しきい値検出動作に要する時間が短くなる。 (6) In the threshold detection operation, the detection cycle of the detection target row candidate is a detection clock cycle shorter than the display clock cycle. Therefore, the time required for the threshold detection operation is shortened as compared with the case where the detection target line candidate switching period is the display clock period.
(7)しきい値電圧Vthの検出対象行は、1つのフレームが表示されるごとに、1行目の画素Pxから走査方向に順に1行ずつずらされる。したがって、しきい値電圧Vthの検出対象行が走査方向に沿って間欠的に設定される構成と比較して、しきい値電圧Vthに基づく表示データDinの補正が、走査方向においてきめ細やかとなる。 (7) The detection target row of the threshold voltage Vth is shifted one row at a time in the scanning direction from the pixel Px of the first row every time one frame is displayed. Therefore, the correction of the display data Din based on the threshold voltage Vth is finer in the scanning direction than in the configuration in which the detection target row of the threshold voltage Vth is intermittently set along the scanning direction. .
(第2の実施形態)
図12から図14を参照して、第2の実施形態における表示装置について、第1の実施形態の表示装置との相違点を中心に説明する。第2の実施形態では、m行の走査線が相互に隣り合う10行の走査線からなる複数の走査線群に区画される。第2の実施形態では、フレームごとのしきい値検出対象が第1の実施形態とは異なり、走査線群ごとに設定され、その他の基本的な構成は第1の実施形態と同様である。そのため、第1の実施形態と実質的に同一の構成要素にはそれぞれ同一の符号を付して示して重複する説明は省略する。
(Second Embodiment)
With reference to FIG. 12 to FIG. 14, the display device according to the second embodiment will be described focusing on differences from the display device according to the first embodiment. In the second embodiment, m scanning lines are divided into a plurality of scanning line groups each consisting of 10 scanning lines adjacent to each other. In the second embodiment, unlike the first embodiment, the threshold detection target for each frame is set for each scanning line group, and the other basic configuration is the same as that of the first embodiment. For this reason, components that are substantially the same as those in the first embodiment are denoted by the same reference numerals, and redundant description is omitted.
図12に示されるように、第1フレームでは、まず、1行目から順に階調表示動作における書き込み動作が開始され、階調表示動作における書き込み動作が終了した行から順に、階調表示動作における発光動作が開始される。最終行まで階調表示動作における書き込み動作が終了すると、1行目から順に、黒表示動作における書き込み動作が開始される。そして、黒表示動作における書き込み動作が終了した行から順に、黒表示動作における非発光動作が開始される。 As shown in FIG. 12, in the first frame, first, the writing operation in the gradation display operation is started in order from the first row, and in the gradation display operation in order from the row in which the writing operation in the gradation display operation is completed. The light emission operation is started. When the writing operation in the gradation display operation is completed up to the last row, the writing operation in the black display operation is started in order from the first row. Then, the non-light emitting operation in the black display operation is started in order from the row where the writing operation in the black display operation is completed.
黒表示動作における非発光動作の開始が最終行まで行われると、しきい値検出動作が開始される。しきい値検出動作では、1番目の走査線群から検出対象行として1行目が設定され、1行目の各画素Pxに対する検出データDoutが制御部50のデータ記憶部52に記憶される。この間、全ての行の画素Pxについて、黒表示が行われている。
When the non-light emission operation in the black display operation is started up to the last row, the threshold value detection operation is started. In the threshold detection operation, the first row is set as the detection target row from the first scanning line group, and the detection data Dout for each pixel Px in the first row is stored in the
第2フレームでは、第1フレームと同様に、1行目から順に階調表示動作と黒表示動作とが行われる。黒表示動作における非発光動作の開始が最終行まで行われると、しきい値検出動作が開始される。第2フレームにおけるしきい値検出動作では、2番目の走査線群から検出対象行として11行目が設定され、11行目の各画素Pxに対する検出データDoutが制御部50のデータ記憶部52に記憶される。この間、全ての行の画素Pxについて、黒表示が行われている。
In the second frame, as in the first frame, a gradation display operation and a black display operation are performed in order from the first row. When the non-light emission operation in the black display operation is started up to the last row, the threshold value detection operation is started. In the threshold value detection operation in the second frame, the eleventh row is set as the detection target row from the second scanning line group, and the detection data Dout for each pixel Px in the eleventh row is stored in the
このように、1つのフレームが表示されるごとに、1行目の画素Pxから531行目の画素Pxまで10行おきに検出対象行がシフトされる。この際に、検出対象行に対する検出データDoutは、制御部50におけるデータ記憶部52にて、検出対象行に対応づけられた記憶領域に記憶される。そして、次のフレームの表示動作において表示データDinが生成される際に、先の検出対象行の検出データDoutとして更新された検出データDoutが用いられる。
In this way, every time one frame is displayed, the detection target row is shifted every ten rows from the pixel Px in the first row to the pixel Px in the 531 row. At this time, the detection data Dout for the detection target row is stored in the storage area associated with the detection target row in the
図13に示されるように、第55フレームでは、1番目の走査線群から検出対象行として2行目が設定され、2行目の各画素Pxに対する検出データDoutが制御部50のデータ記憶部52に記憶される。そして、しきい値検出動作が終了すると、第56フレームの表示動作が開始される。第56フレームでは、2番目の走査線群から検出対象行として12行目が設定され、12行目の各画素Pxに対する検出データDoutが制御部50のデータ記憶部52に記憶される。
As shown in FIG. 13, in the 55th frame, the second row is set as the detection target row from the first scanning line group, and the detection data Dout for each pixel Px in the second row is the data storage unit of the
このように、1つのフレームが表示されるごとに、2行目の画素Pxから532行目の画素Pxまで10行おきに検出対象行がシフトされる。この際に、検出対象行に対する検出データDoutは、制御部50におけるデータ記憶部52にて、検出対象行に対応づけられた記憶領域に記憶される。そして、次のフレームの表示動作において表示データDinが生成される際に、先の検出対象行の検出データDoutとして更新された検出データDoutが用いられる。
In this way, every time one frame is displayed, the detection target row is shifted every ten rows from the pixel Px in the second row to the pixel Px in the 532 row. At this time, the detection data Dout for the detection target row is stored in the storage area associated with the detection target row in the
図14に示されるように、第487フレームでは、1番目の走査線群から検出対象行として10行目が設定され、10行目の各画素Pxに対する検出データDoutが制御部50のデータ記憶部52に記憶される。そして、しきい値検出動作が終了すると、第488フレームの表示動作が開始される。第488フレームでは、2番目の走査線群から検出対象行として20行目が設定され、20行目の各画素Pxに対する検出データDoutが制御部50のデータ記憶部52に記憶される。
As shown in FIG. 14, in the 487th frame, the 10th row is set as the detection target row from the first scanning line group, and the detection data Dout for each pixel Px in the 10th row is the data storage unit of the
このように、1つのフレームが表示されるごとに、10行目の画素Pxから540行目の画素Pxまで10行おきに検出対象行がシフトされる。この際に、検出対象行に対する検出データDoutは、制御部50におけるデータ記憶部52にて、検出対象行に対応づけられた記憶領域に記憶される。そして、次のフレームの表示動作において表示データDinが生成される際に、先の検出対象行の検出データDoutとして更新された検出データDoutが用いられる。これによって、各行の検出データDoutは、フレームがm回表示されるごとに1回更新される。
Thus, every time one frame is displayed, the detection target row is shifted every ten rows from the pixel Px on the 10th row to the pixel Px on the 540th row. At this time, the detection data Dout for the detection target row is stored in the storage area associated with the detection target row in the
上記第2の実施形態によれば、上記(1)〜(6)の効果の他に下記効果が得られる。
(8)1つのフレームが表示されるごとに、走査方向に沿って10行おきに検出対象行がシフトされる。検出対象行が1行おきにずらされる場合には、例えば、フレームの表示が10回繰り返される間に、しきい値電圧Vthの検出された行の範囲が表示パネルにおいて1行目から10行目までに偏る。一方で、検出対象行が10行おきにずらされる場合、例えば、フレームの表示が10回繰り返される間に、しきい値電圧Vthの検出された行の含まれる範囲が表示パネルにおいて1行目から100行目までにわたる。それゆえに、検出対象行の含まれる範囲が短い期間で広げられるため、しきい値電圧Vthの変動が表示パネルにおいて広い範囲にわたる場合には、表示される画質の劣化が効果的に抑えられる。
According to the second embodiment, in addition to the effects (1) to (6), the following effects can be obtained.
(8) Every time one frame is displayed, detection target rows are shifted every 10 rows along the scanning direction. When the detection target row is shifted every other row, for example, while the display of the frame is repeated 10 times, the range of the row where the threshold voltage Vth is detected is changed from the first row to the tenth row on the display panel. Biased up to. On the other hand, when the detection target row is shifted every 10 rows, for example, while the display of the frame is repeated 10 times, the range in which the row where the threshold voltage Vth is detected is included in the display panel from the first row. It extends to the 100th line. Therefore, the range in which the detection target row is included is widened in a short period. Therefore, when the variation of the threshold voltage Vth extends over a wide range in the display panel, deterioration of displayed image quality is effectively suppressed.
(第3の実施形態)
第3の実施形態における表示装置について、第2の実施形態との相違点を中心に説明する。本実施形態は、しきい値検出動作によって得られた検出データDoutの記憶の形式が第2の実施形態と異なり、その他の基本的な構成は第2の実施形態と同様である。そのため、第2の実施形態と実質的に同一の構成要素にはそれぞれ同一の符号を付して示し、重複する説明は省略する。
(Third embodiment)
A display device according to the third embodiment will be described focusing on differences from the second embodiment. This embodiment is different from the second embodiment in the storage format of the detection data Dout obtained by the threshold detection operation, and the other basic configuration is the same as that of the second embodiment. For this reason, components that are substantially the same as those in the second embodiment are denoted by the same reference numerals, and redundant descriptions are omitted.
第3の実施形態においても、第2の実施形態と同様に、1つのフレームが表示される期間において、最終行まで黒表示動作が開始された後に、特定の行の画素Pxがしきい値電圧Vthの検出対象行として取り扱われる。そして、しきい値電圧Vthの検出対象行は、1つのフレームが表示されるごとに、走査方向に沿って10行おきにずらされる。 Also in the third embodiment, as in the second embodiment, after the black display operation is started up to the last row in the period in which one frame is displayed, the pixel Px in a specific row is set to the threshold voltage. It is handled as a Vth detection target line. The detection target row of the threshold voltage Vth is shifted every 10 rows along the scanning direction every time one frame is displayed.
制御部50におけるデータ記憶部52は、m/10行×n列の記憶領域を備え、列方向に沿って並ぶ10個の画素Pxの各々を1つの記憶領域に対応づけている。すなわち、データ記憶部52は、各走査線群において列方向に沿って並ぶ画素Pxの各々を1つの記憶領域に対応づけている。データ記憶部52は、データ記憶部52に入力された画素Pxごとの検出データDoutをその画素Pxが対応づけられた記憶領域に記憶する。データ記憶部52は、画素Pxごとの検出データDoutが入力されるごとに、その画素Pxに対応づけられた検出データDoutを更新する。
The
例えば、データ記憶部52は、1番目の走査線群における1列目の各画素Pxを、1行目1列目の記憶領域に対応づけ、2番目の走査線群における2列目の各画素Pxを、2行目2列目の記憶領域に対応づけている。また、データ記憶部52は、54番目の走査線群における959列目の画素Pxを、54行目959列目の記憶領域に対応づけ、54番目の走査線群における960列目の各画素Pxを、54行目960列目の記憶領域に対応づけている。
For example, the
そして、データ記憶部52は、1行目の各画素Pxに対する検出データDoutが入力されるとき、1行目の記憶領域における検出データDoutをそれによって更新する。また、データ記憶部52は、2行目の各画素Pxに対する検出データDoutが入力されるときも、1行目の記憶領域における検出データDoutをそれによって更新する。データ記憶部52は、539行目の各画素Pxに対する検出データDoutが入力されるとき、54行目の記憶領域における検出データDoutをそれによって更新する。また、データ記憶部52は、540行目の各画素Pxに対する検出データDoutが入力されるときも、54行目の記憶領域における検出データDoutをそれによって更新する。
When the detection data Dout for each pixel Px in the first row is input, the
制御部50における補正部53は、表示データDinの生成に際し、調整部51から入力される画素Pxごとの階調データと、その画素Pxが対応づけられた検出データDoutとを読み込む。補正部53は、画素Pxごとの階調データに対し、その画素Pxが対応づけられた検出データDoutに基づく加減演算を施して画素Pxごとの表示データDinとして出力する。
The
上記第3の実施形態によれば、上記(1)〜(6)(8)の他に下記効果が得られる。
(9)データ記憶部52がm行×n列の記憶領域を備える構成と比較して、データ記憶部52の記憶容量が抑えられる。
According to the said 3rd Embodiment, the following effect is acquired other than said (1)-(6) (8).
(9) Compared with a configuration in which the
(10)電流制御トランジスタTr3を構成する各薄膜の膜特性は、しきい値電圧Vthの変動量を支配することは少なくなく、こうした薄膜の膜特性は、相互に隣り合う行において近しい。それゆえに、相互に隣り合う行においては、しきい値電圧Vthの変動量が近くなる場合が少なくない。この点で、第3の実施形態によれば、相互に隣り合う行において、一方の行に対する検出データDoutが、他の行に対する検出データDoutとしても用いられる。結果として、全ての画素Pxに対して検出データDoutを更新することに際し、検出データDoutの更新される周期が短くなる。したがって、しきい値電圧Vthの変動量が単位時間あたりに大きい場合には、表示される画質の劣化が効果的に抑えられる。 (10) The film characteristics of each thin film constituting the current control transistor Tr3 do not often dominate the variation amount of the threshold voltage Vth, and the film characteristics of these thin films are close to each other in adjacent rows. Therefore, in the rows adjacent to each other, the variation amount of the threshold voltage Vth is often close. In this regard, according to the third embodiment, the detection data Dout for one row is also used as the detection data Dout for the other row in adjacent rows. As a result, when the detection data Dout is updated for all the pixels Px, the update period of the detection data Dout is shortened. Accordingly, when the variation amount of the threshold voltage Vth is large per unit time, the degradation of the displayed image quality can be effectively suppressed.
(変形例)
上記各実施形態は、以下のように変更して実施することが可能である。
・第2の実施形態および第3の実施形態における検出対象行は、1つのフレームが表示されるごとに走査方向に沿って2行以上ずれていればよい。この場合に、1つのフレームが表示されるごとの検出対象行のシフト量がSfとして設定されるとき、第3の実施形態でのデータ記憶部52は、m/Sf行×n列の記憶領域を備え、列方向に沿って並ぶSf個の画素Pxの各々が1つの記憶領域に対応づけられる。
(Modification)
The above embodiments can be implemented with the following modifications.
-The detection object row | line in 2nd Embodiment and 3rd Embodiment should just be shifted | deviated 2 lines or more along a scanning direction, whenever one flame | frame is displayed. In this case, when the shift amount of the detection target row every time one frame is displayed is set as Sf, the
・列方向に沿って並ぶSf個の画素Pxが1つのグループとして設定され、第3の実施形態において、各グループの最初の行のみが検出対象行として設定されてもよい。すなわち、検出対象行は、1行目、11行目、21行目、…、511行目、521行目、531行目の順にフレームごとに繰り返しシフトする構成であってもよい。また、各グループの最初の行に限らず、各グループ内の特定の行が検出対象行として設定され、グループ内の各行の検出データDoutが、常に特定の行の検出データDoutによって代表する構成であってもよい。 The Sf pixels Px arranged along the column direction may be set as one group, and in the third embodiment, only the first row of each group may be set as a detection target row. That is, the configuration may be such that the detection target rows are repeatedly shifted for each frame in the order of the first row, the eleventh row, the twenty-first row,..., The 511th row, the 521st row, and the 531st row. Further, not only the first row of each group but also a specific row in each group is set as a detection target row, and the detection data Dout of each row in the group is always represented by the detection data Dout of the specific row. There may be.
・第1の実施形態および第2の実施形態において、今回のフレームが表示される期間にて得られる検出データDoutが、次回のフレームが表示される期間にて、全ての行の検出データDoutとして取り扱われてもよい。この場合に、データ記憶部52は、1行×n列の記憶領域を備え、列方向に沿って並ぶm個の画素Pxの各々を1つの記憶領域に対応づけている。例えば、電流制御トランジスタTr3の動作温度がしきい値電圧Vthの変動量を支配するときには、全ての電流制御トランジスタTr3においてしきい値電圧Vthの変動量が近くなる。この点で、上述の構成によれば、1つの行に対する検出データDoutが、他の行に対する検出データDoutとしても用いられるため、上記(9)(10)に準ずる効果が顕著になる。
In the first embodiment and the second embodiment, the detection data Dout obtained in the period in which the current frame is displayed is detected as the detection data Dout in all rows in the period in which the next frame is displayed. May be handled. In this case, the
・検出対象行は、フレームごとに同一行に設定されてもよい。また、検出対象行は、フレームごとに不規則に設定されてもよい。なお、検出対象行がフレームごとに不規則に設定される場合には、例えば、1からmまでの間でフレームごとに乱数を発生させるランダム関数が制御部50にて用いられる。そして、検出用シフトクロック信号Clkrにてシフト待機部分の出力されるタイミングと、マスクパルス信号MPにてマスク解除部分の出力されるタイミングとが同期し、且つ、発生された乱数に応じた時間だけこれらがスタートパルス信号SP2から遅れる構成であればよい。
The detection target line may be set to the same line for each frame. The detection target line may be set irregularly for each frame. When the detection target row is set irregularly for each frame, for example, the
・検出対象行は、フレームごとに2以上設定されてもよい。この際に、検出用シフトクロック信号Clkrでは、相互に異なるタイミングで2つのシフト待機部分が出力され、マスクパルス信号MPでも、相互に異なるタイミングで2つのマスク解除部分が出力される。そして、2つのシフト待機部分の各々が出力されるタイミングと、2つのマスク解除部分の各々が出力されるタイミングとが同期する。 -Two or more detection target rows may be set for each frame. At this time, the detection shift clock signal Clkr outputs two shift standby portions at different timings, and the mask pulse signal MP outputs two mask release portions at different timings. The timing at which each of the two shift standby portions is output is synchronized with the timing at which each of the two mask release portions is output.
・例えば、表示装置が起動されるとき、表示装置が休止してから復帰するとき等、1つのフレームが表示される期間以外において、全ての行、もしくは、一部の行の各画素回路PCCに対して、しきい値検出動作が行われてもよい。 -For example, when the display device is activated, when the display device is paused and then returned, the pixel circuits PCC in all rows or some rows are not included in a period other than one frame is displayed. On the other hand, a threshold detection operation may be performed.
・1回のしきい値検出動作において印加される検出用電圧Vmは、データ線Ldごとに相互に異なる構成であってもよい。この際に、しきい値検出動作では、複数のデータ線Ldの各々は、相互に異なる配線を通じてアナログ電源70に接続されてもよい。あるいは、検出用電圧Vmは、デジタルデータとしてデータドライバ回路40からデータ線Ldに供給されてもよい。
The detection voltage Vm applied in one threshold detection operation may have a different configuration for each data line Ld. At this time, in the threshold detection operation, each of the plurality of data lines Ld may be connected to the
・1回のしきい値検出動作において検出用電圧Vmの印加されるデータ線Ldは、全てのデータ線Ldにおける一部であってもよい。この際に、1回のしきい値検出動作では、検出用電圧Vmの印加の対象となる一部のデータ線Ldのみが、検出用電圧スイッチSWsを介してアナログ電源70と接続される。
The data line Ld to which the detection voltage Vm is applied in one threshold detection operation may be a part of all the data lines Ld. At this time, in one threshold value detection operation, only a part of the data lines Ld to which the detection voltage Vm is applied is connected to the
・上記実施形態では、電流制御トランジスタTr3の特性としてしきい値電圧Vthが検出され、検出されたしきい値電圧Vthに基づいて表示用電圧Vdが補正される。これに限らず、電流制御トランジスタTr3の特性として電流増幅率βが検出され、検出された電流増幅率βに基づいて表示用電圧Vdが補正されてもよい。また、電流制御トランジスタTr3の特性としてしきい値電圧Vthと電流増幅率βとの両方が検出されてもよい。要するに、しきい値検出動作における検出対象は、電流制御トランジスタTr3の素子特性のうち、有機EL素子OELに供給される駆動電流に対し影響を与えるパラメータであれよい。 In the above embodiment, the threshold voltage Vth is detected as a characteristic of the current control transistor Tr3, and the display voltage Vd is corrected based on the detected threshold voltage Vth. Not limited to this, the current amplification factor β may be detected as a characteristic of the current control transistor Tr3, and the display voltage Vd may be corrected based on the detected current amplification factor β. Further, both the threshold voltage Vth and the current amplification factor β may be detected as the characteristics of the current control transistor Tr3. In short, the detection target in the threshold detection operation may be a parameter that affects the drive current supplied to the organic EL element OEL among the element characteristics of the current control transistor Tr3.
・表示用電圧Vdの補正に際しては、電流制御トランジスタTr3の素子特性に加えて、発光輝度などの有機EL素子OELの発光特性が用いられてもよい。
・画素回路PCCの構成は、上述の構成に限られない。電流制御トランジスタを通じて有機EL素子OELに駆動電流が供給される回路であれば、画素回路PCCに備えられる素子の種類や回路の構成は任意である。また、発光素子は、有機EL素子に限らず、無機EL素子やLED等であってもよく、電流制御トランジスタを通じて駆動電流の供給によって発光する素子であればよい。
In the correction of the display voltage Vd, in addition to the element characteristics of the current control transistor Tr3, the light emission characteristics of the organic EL element OEL such as light emission luminance may be used.
The configuration of the pixel circuit PCC is not limited to the above configuration. As long as the driving current is supplied to the organic EL element OEL through the current control transistor, the type of elements provided in the pixel circuit PCC and the circuit configuration are arbitrary. The light emitting element is not limited to an organic EL element, and may be an inorganic EL element, an LED, or the like, and may be any element that emits light by supplying a drive current through a current control transistor.
β…電流増幅率、t…緩和時間、Ce…画素容量、Cp…寄生容量、Cs…保持容量、Id…ドレイン電流、L1,L2…曲線、La…電源線、Ld…データ線、LP…ラッチパルス信号、Ls…走査線、MP…マスクパルス信号、Px…画素、t1,t2,t3,t4,t5,td1,td2,td3,td4…タイミング、ts…飽和時間、Vd…表示用電圧、Vm…検出用電圧、Din…表示データ、OEL…有機EL素子、PCC…画素回路、SP1,SP2…スタートパルス信号、SW1…入力スイッチ、SW2…出力スイッチ、SWd…表示用スイッチ、SWm…検出用スイッチ、SWs…検出用電圧スイッチ、Tr1…サンプリングトランジスタ、Tr2…スイッチングトランジスタ、Tr3…電流制御トランジスタ、VEE…アナログ基準電圧、VgH…選択電圧、VgL…非選択電圧、Vgs…ゲート‐ソース間電圧、VLd…データ線電位、Vth…しきい値電圧、ΔVth…シフト量、Clkd…データシフトクロック信号、Clks…表示用シフトクロック信号、Clkr…検出用シフトクロック信号、Dout…検出データ、DVSS…アナログ電源電圧、LVDD…ロジック電源電圧、LVSS…ロジック基準電圧、VLds…飽和電圧、ELVDD…駆動電圧、ELVSS…基準電圧、SWtrs…転送スイッチ、WDVSS…書き込み電圧、10…表示パネル、20…選択ドライバ回路、21…シフトレジスタ回路、22…レベルシフタ回路、23…バッファ回路、30…電源ドライバ、40…データドライバ回路、41…シフトレジスタ回路、42…データレジスタ回路、43…データラッチ回路、43a…データラッチ、44…DAC/ADC回路、45…バッファ回路、46…レベルシフタ、50…制御部、51…調整部、52…データ記憶部、53…補正部、54…クロック生成部、55…パルス生成部、60…ロジック電源、70…アナログ電源。
β ... current amplification factor, t ... relaxation time, Ce ... pixel capacitance, Cp ... parasitic capacitance, Cs ... retention capacitance, Id ... drain current, L1, L2 ... curve, La ... power supply line, Ld ... data line, LP ... latch Pulse signal, Ls ... scanning line, MP ... mask pulse signal, Px ... pixel, t1, t2, t3, t4, t5, td1, td2, td3, td4 ... timing, ts ... saturation time, Vd ... display voltage, Vm ... Detection voltage, Din ... Display data, OEL ... Organic EL element, PCC ... Pixel circuit, SP1, SP2 ... Start pulse signal, SW1 ... Input switch, SW2 ... Output switch, SWd ... Display switch, SWm ... Detection switch SWs ... voltage switch for detection, Tr1 ... sampling transistor, Tr2 ... switching transistor, Tr3 ... current control transistor, VEE Analog reference voltage, VgH ... selection voltage, VgL ... non-selection voltage, Vgs ... gate-source voltage, VLd ... data line potential, Vth ... threshold voltage, ΔVth ... shift amount, Clkd ... data shift clock signal, Clks ... Display shift clock signal, Clkr ... detection shift clock signal, Dout ... detection data, DVSS ... analog power supply voltage, LVDD ... logic power supply voltage, LVSS ... logic reference voltage, VLds ... saturation voltage, ELVDD ... drive voltage, ELVSS ... reference Voltage, SWtrs ... Transfer switch, WDVSS ... Write voltage, 10 ... Display panel, 20 ... Select driver circuit, 21 ... Shift register circuit, 22 ... Level shifter circuit, 23 ... Buffer circuit, 30 ... Power supply driver, 40 ... Data driver circuit, 41. Shift register circuit, 4
Claims (8)
複数の走査線のいずれか1つを選択対象として選択する選択ドライバと、
前記選択ドライバの駆動を制御する制御部と、を備え、
前記制御部は、
各走査線を順に選択させ、各選択対象に接続される前記画素回路に対しデータ線を通じて階調表示電圧を印加して前記発光素子を階調表示状態にする階調表示動作と、
各走査線を順に選択させ、各選択対象に接続される前記画素回路に対しデータ線を通じて非階調表示電圧を印加して前記発光素子を非階調表示状態にする非階調表示動作と、
すべての前記発光素子が前記非階調表示状態であるときに前記複数の走査線の一部を選択させ、前記選択対象に接続された前記画素回路に対しデータ線を通じて前記トランジスタの特性を検出する検出動作と、
をこの順に繰り返し、
前記制御部はさらに、
前記画素回路が含むトランジスタの特性に基づいて前記階調表示電圧の補正を行い、
前記補正に用いられるトランジスタの特性は、前記検出動作によって得られた前記トランジスタの特性である
表示装置。 A plurality of pixel circuits each including a transistor for supplying a driving current to the light emitting element;
A selection driver for selecting any one of a plurality of scanning lines as a selection target;
A control unit for controlling the driving of the selection driver,
The controller is
A gray scale display operation for sequentially selecting each scanning line and applying a gray scale display voltage to the pixel circuit connected to each selection target through a data line to bring the light emitting element into a gray scale display state;
A non-grayscale display operation in which each scanning line is sequentially selected and a non-grayscale display voltage is applied to the pixel circuit connected to each selection target through a data line so that the light emitting element is in a non-grayscale display state;
When all the light emitting elements are in the non-grayscale display state , a part of the plurality of scanning lines is selected, and the characteristics of the transistors are detected through the data lines for the pixel circuits connected to the selection target. Detection operation,
Repeat in this order,
The control unit further includes:
Correcting the gradation display voltage based on the characteristics of the transistors included in the pixel circuit;
The characteristic of the transistor used for the correction is the characteristic of the transistor obtained by the detection operation.
前記検出動作における前記選択対象を前記検出動作ごとに変える
請求項1に記載の表示装置。 The controller is
The display device according to claim 1, wherein the selection target in the detection operation is changed for each detection operation.
1回の前記検出動作における前記選択対象の本数を1本に設定する
請求項1または2に記載の表示装置。 The controller is
The display device according to claim 1, wherein the number of selection targets in one detection operation is set to one.
前記検出動作における前記選択対象を前記検出動作ごとに1本ずつ変位させる
請求項3に記載の表示装置。 The controller is
The display device according to claim 3, wherein the selection target in the detection operation is displaced by one for each detection operation.
前記検出動作における前記選択対象を前記検出動作ごとに複数本ずつ等間隔で変位させる
請求項3に記載の表示装置。 The controller is
The display device according to claim 3, wherein a plurality of the selection targets in the detection operation are displaced at equal intervals for each detection operation.
前記複数の走査線を、相互に隣り合う複数の走査線からなる複数の走査線群に区画し、
前記検出動作によって得られた検出結果に関するデータを前記選択対象が含まれる前記走査線群に対応づけて記憶する記憶部を備え、
前記検出動作における前記選択対象を前記検出動作ごとに前記走査線群ずつ変位させ、
前記走査線群に対応づけられた前記データを用いて該走査線群に接続された前記画素回路への前記階調表示電圧を補正する
請求項5に記載の表示装置。 The controller is
Dividing the plurality of scanning lines into a plurality of scanning line groups composed of a plurality of scanning lines adjacent to each other;
A storage unit that stores data related to the detection result obtained by the detection operation in association with the scanning line group including the selection target;
Displacing the selection target in the detection operation by the scanning line group for each detection operation;
The display device according to claim 5, wherein the gradation display voltage to the pixel circuit connected to the scan line group is corrected using the data associated with the scan line group.
前記複数の走査線の中で前記選択対象の候補を順に切り替え、
前記制御部は、
前記階調表示動作における前記切り替えの周期、および、前記非階調表示動作における前記切り替えの周期よりも、前記検出動作における前記切り替えの周期を短くする
請求項1から6のいずれか1つに記載の表示装置。 The selected driver is
Sequentially switching the candidates for selection among the plurality of scanning lines;
The controller is
7. The switching period in the detection operation is made shorter than the switching period in the gradation display operation and the switching period in the non-gradation display operation. 8. Display device.
各走査線を順に選択し、各選択対象に接続される前記画素回路に対しデータ線を通じて階調表示電圧を印加して前記発光素子を階調表示状態にする階調表示動作と、
各走査線を順に選択し、各選択対象に接続される前記画素回路に対しデータ線を通じて非階調表示電圧を印加して前記発光素子を非階調表示状態にする非階調表示動作と、
すべての前記発光素子が前記非階調表示状態であるときに前記複数の走査線の一部を選択させ、前記選択対象に接続された前記画素回路に対しデータ線を通じて前記トランジスタの特性を検出する検出動作と、
をこの順に繰り返し、
さらに、
前記画素回路が含むトランジスタの特性に基づいて前記階調表示電圧の補正を行い、
前記補正に用いられるトランジスタの特性は、前記検出動作によって得られた前記トランジスタの特性である
表示方法。 One of a plurality of scanning lines connected to a pixel circuit including a transistor that supplies a driving current to the light emitting element is set as a selection target,
A gradation display operation for sequentially selecting each scanning line and applying a gradation display voltage to the pixel circuit connected to each selection target through a data line to bring the light emitting element into a gradation display state;
A non-grayscale display operation in which each scanning line is sequentially selected and a non-grayscale display voltage is applied to the pixel circuit connected to each selection target through a data line to place the light emitting element in a non-grayscale display state;
When all the light emitting elements are in the non-grayscale display state , a part of the plurality of scanning lines is selected, and the characteristics of the transistors are detected through the data lines for the pixel circuits connected to the selection target. Detection operation,
Repeat in this order,
further,
Correcting the gradation display voltage based on the characteristics of the transistors included in the pixel circuit;
The characteristic of the transistor used for the correction is the characteristic of the transistor obtained by the detection operation.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012268292A JP6089656B2 (en) | 2012-12-07 | 2012-12-07 | Display device and display method |
KR1020157010366A KR20150093654A (en) | 2012-12-07 | 2013-11-22 | Display device and display method |
PCT/JP2013/081493 WO2014087853A1 (en) | 2012-12-07 | 2013-11-22 | Display device and display method |
CN201380058445.9A CN104769663A (en) | 2012-12-07 | 2013-11-22 | Display device and display method |
US14/728,581 US20150262546A1 (en) | 2012-12-07 | 2015-06-02 | Display device and display method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012268292A JP6089656B2 (en) | 2012-12-07 | 2012-12-07 | Display device and display method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014115392A JP2014115392A (en) | 2014-06-26 |
JP6089656B2 true JP6089656B2 (en) | 2017-03-08 |
Family
ID=50883276
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012268292A Expired - Fee Related JP6089656B2 (en) | 2012-12-07 | 2012-12-07 | Display device and display method |
Country Status (5)
Country | Link |
---|---|
US (1) | US20150262546A1 (en) |
JP (1) | JP6089656B2 (en) |
KR (1) | KR20150093654A (en) |
CN (1) | CN104769663A (en) |
WO (1) | WO2014087853A1 (en) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015043030A (en) * | 2013-08-26 | 2015-03-05 | 凸版印刷株式会社 | Display device and display method |
WO2016009993A1 (en) * | 2014-07-15 | 2016-01-21 | 凸版印刷株式会社 | Current driving device and method for inspecting current driving device |
US10937360B2 (en) * | 2016-01-20 | 2021-03-02 | Silicon Works Co., Ltd. | Source driver for display apparatus |
KR102586459B1 (en) * | 2016-01-20 | 2023-10-10 | 주식회사 엘엑스세미콘 | Source driver for display apparatus |
JP6828247B2 (en) * | 2016-02-19 | 2021-02-10 | セイコーエプソン株式会社 | Display devices and electronic devices |
TWI571849B (en) * | 2016-05-13 | 2017-02-21 | 友達光電股份有限公司 | Display device |
KR102517810B1 (en) | 2016-08-17 | 2023-04-05 | 엘지디스플레이 주식회사 | Display device |
JP6293320B1 (en) * | 2017-01-27 | 2018-03-14 | レノボ・シンガポール・プライベート・リミテッド | Brightness correction device, display device, information processing device, and brightness correction program |
CN106935190B (en) * | 2017-02-22 | 2019-02-05 | 上海天马有机发光显示技术有限公司 | A kind of organic light emitting display panel, organic light-emitting display device, organic light emitting display panel driving method |
KR102653683B1 (en) * | 2018-09-12 | 2024-04-01 | 엘지디스플레이 주식회사 | Organic light emitting display apparatus |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3988707B2 (en) * | 1997-03-12 | 2007-10-10 | セイコーエプソン株式会社 | Pixel circuit, display device, and electronic device |
KR100714513B1 (en) * | 2001-09-07 | 2007-05-07 | 마츠시타 덴끼 산교 가부시키가이샤 | El display, el display driving circuit and image display |
JP4378087B2 (en) * | 2003-02-19 | 2009-12-02 | 奇美電子股▲ふん▼有限公司 | Image display device |
JP2004361753A (en) * | 2003-06-05 | 2004-12-24 | Chi Mei Electronics Corp | Image display device |
JP4798342B2 (en) * | 2005-03-31 | 2011-10-19 | カシオ計算機株式会社 | Display drive device and drive control method thereof, and display device and drive control method thereof |
JP2009053382A (en) * | 2007-08-27 | 2009-03-12 | Panasonic Corp | Image display device and method of driving the same |
JP5073547B2 (en) * | 2008-03-27 | 2012-11-14 | ラピスセミコンダクタ株式会社 | Display drive circuit and display drive method |
KR20100034560A (en) * | 2008-09-24 | 2010-04-01 | 삼성전자주식회사 | Display device and driving method thereof |
JP2010113050A (en) * | 2008-11-05 | 2010-05-20 | Rohm Co Ltd | Driving circuit and driving method for organic el panel, and display device using these |
JP5012775B2 (en) * | 2008-11-28 | 2012-08-29 | カシオ計算機株式会社 | Pixel drive device, light emitting device, and parameter acquisition method |
JP5182382B2 (en) * | 2011-01-11 | 2013-04-17 | カシオ計算機株式会社 | Display device |
-
2012
- 2012-12-07 JP JP2012268292A patent/JP6089656B2/en not_active Expired - Fee Related
-
2013
- 2013-11-22 WO PCT/JP2013/081493 patent/WO2014087853A1/en active Application Filing
- 2013-11-22 CN CN201380058445.9A patent/CN104769663A/en active Pending
- 2013-11-22 KR KR1020157010366A patent/KR20150093654A/en not_active Application Discontinuation
-
2015
- 2015-06-02 US US14/728,581 patent/US20150262546A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
CN104769663A (en) | 2015-07-08 |
JP2014115392A (en) | 2014-06-26 |
US20150262546A1 (en) | 2015-09-17 |
WO2014087853A1 (en) | 2014-06-12 |
KR20150093654A (en) | 2015-08-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20151120 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |