JP6085942B2 - 情報処理装置、画像形成装置、データ処理方法 - Google Patents
情報処理装置、画像形成装置、データ処理方法 Download PDFInfo
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Description
「1ラインの読取速度×バンドのライン数」
従来は、この時間内に次バンドのアドレスポイントの設定を行えることが制御の前提であった。ところが、スキャナの読取線速をさらに速くしたいという要請や、RAMのサイズを少容量化したいという要請がある。これらの要請に応えるために1バンドの処理ライン単位を少なくした場合、「1ラインの読取速度×バンドのライン数」の時間内に次バンドのアドレスポイントの設定が困難になることが懸念される。この場合、アドレスポイントが設定されないので割込みが発生せず、読取処理が停止してしまう。
(1)CPUはスキャナに読み取り開始を指示する前に、バンドがメモリフルとなるアドレスポイントを算出するために必要なパラメータをレジスタ制御回路に設定しておく。パラメータは、最初のアドレスポイント、バンドのライン数や主走査幅などである。
(2)レジスタ制御回路はアドレス比較回路にアドレスポイントを設定する。
(3)アドレス比較回路はアドレスポイントとスキャナのライトアドレスを比較して、一致するとレジスタ制御回路に割り込みする。
(4)レジスタ制御回路は、割込みがある毎にパラメータからハード的にアドレスポイントを算出し、アドレス比較回路に設定する。
(1)スキャナに読み取り開始を指示する前に、CPUは全てのアドレスポイントと次ディスクリプタポインタを予め算出し、メモリに記憶しておく。また、最初のアドレスポイントのディスクリプタポインタをディスクリプタ制御回路に設定する。
(2)ディスクリプタ制御回路はディスクリプタポインタに従いメモリからアドレスポイントと次ディスクリプタポインタを読み出す。ディスクリプタ制御回路は次ディスクリプタポインタを保持しておく。
(3)ディスクリプ制御回路はレジスタ制御回路を介してアドレス比較回路にアドレスポイントを設定する。
(4)アドレス比較回路はアドレスポイントとスキャナのライトアドレスを比較して、一致するとレジスタ制御回路に割り込みする。
(5)レジスタ制御回路は、アドレス比較回路が割込みを発生させる毎に、ディスクリプタ制御回路に通知して、メモリからアドレスポイントと次のディスクリプタポインタを読み出させる。
図3は、画像形成装置の概略構成図の一例を示す。画像形成装置100はエンジン側とコントローラ側とに分かれており、両者はPCI Expressなどの高速なバスで接続されている。エンジン側にはスキャナ11とプロッタ12が配置されているが、この他にFAXエンジン等が配置されてもよい。
図5は、スキャナ11が生成した画像データをメインメモリ18に書き出す動作を説明する図の一例である。図5では主に従来の書き込み制御について説明する。
0.4〔ms〕×256=102.4〔ms〕
しかし、高速機や両面読み取りなどでスキャナ11による読み取りの生産性を向上させるために、1ラインの読み取り時間を40〔us〕、1バンドのライン数を256ラインとした場合、アドレスポイントの設定に許容される時間は以下のようになる。
0.04〔ms〕×256=10.24〔ms〕
さらにコストダウンなどでメインメモリのサイズを少容量化し、それに伴い1バンドのライン数を半分にした場合は、以下のようになる。
0.04〔ms〕×128=5.12〔ms〕
今後、アドレスポイントの設定に許容される時間はますます短くなっていくことが予想され、短時間にアドレスポイントの設定が完了することが要請される。
図6は、PCIe Root22の構成図の一例を示す。PCIe Root22はPCIe論理回路221、及び、PCIeインタフェース回路222を有し、PCIeインタフェース回路222はダイレクトビデオ入力I/F制御部41、ビデオ入力I/F制御部42、及び、ビデオ出力I/F制御部43を有している。
図7は、ダイレクトビデオ入力I/F制御部41の構成図の一例を示す。ダイレクトビデオ入力I/F制御部41は、アドレス比較回路401、レジスタ制御回路30、及び、ディスクリプタ制御回路403を有している。
S1:CPU15は、ダイレクトビデオ入力I/F制御部41に後述するパラメータを設定する。これにより、アドレス比較回路401にはアドレスポイントが設定される。
S2:CPU15は、スキャナ11に原稿の読み取り開始を指示する。
S3:スキャナ11は読み取った画像データを転送単位でダイレクトビデオ入力I/F制御部41に送信する。
S4:ダイレクトビデオ入力I/F制御部41は、画像データと共に送信されたラインアドレスをアドレスポイントと比較する。
S5:ラインアドレスをアドレスポイントが一致すると、ダイレクトビデオ入力I/F制御部41はCPU15に割り込みする。
S6:CPU15は、バンド分の画像データに対し次に行うべき処理を制御する。
S7:ダイレクトビデオ入力I/F制御部41は次バンドのアドレスポイントを設定する。以降はS3〜S7の繰り返しである。
アドレスポイント=先頭アドレス+(主走査幅×ライン数)
から、1バンド目のアドレスポイントを算出し(S15)、アドレス比較回路401へ設定する。
アドレスポイント=1バンド目のアドレスポイント+主走査幅×ライン数
すなわち、乗算回路412は「主走査幅×ライン数」を計算し、加算回路411が乗算結果に1バンド目のアドレスポイントを加算する。加算結果は現在のアドレスポイントとしてレジスタ413に記憶される。次回の割込みでは、次のアドレスポイントは、現在のアドレスポイントに「主走査幅×ライン数」を加算することで求められる。
12 プロッタ
13 画像処理ASIC
14 コントローラASIC
15 CPU
16 チップセット
17 I/O ASIC
18 メインメモリ
22 PCIe Root
29 PCIe EndPoint
30 レジスタ制御回路
31 DMAC
41 ダイレクトビデオ入力I/F制御部
100 画像形成装置
401 アドレス比較回路
403 ディスクリプタ制御回路
Claims (7)
- 周辺機器が生成するデータのうち所定量がデータ記憶手段に記憶される毎に所定量の前記データに対し処理を施す情報処理装置において、
前記データ記憶手段を複数の領域に区分した際の各領域の終了アドレスを、ソフトウェア処理を経ることなく、終了アドレス記憶手段から取得するアドレス情報取得手段と、
前記周辺機器が前記データと共に出力する記憶先アドレスと、前記終了アドレスを比較して、所定の範囲内で一致した場合に一致検出信号を出力する比較手段と、
前記比較手段が一致検出信号を出力した場合、ソフトウェア処理により起動され、前記データ記憶手段の前記領域に記憶された前記データに処理を施す処理手段と、
1つの前記領域当たりのデータサイズを記憶するデータサイズ記憶手段と、
前記終了アドレスを記憶する終了アドレス記憶手段と、
前記比較手段が一致検出信号を出力した場合、前記周辺機器が前記データの書き込みを開始する前に前記終了アドレス記憶手段に記憶されている前記終了アドレスに前記データサイズを加算して、前記周辺機器が次に前記データを書き込む前記領域の前記終了アドレスを算出する算出手段と、を有し、
前記アドレス情報取得手段は、前記比較手段が一致検出信号を出力した時、前記算出手段が算出した前記終了アドレスを前記比較手段に供給すると共に、前記終了アドレス記憶手段の前記終了アドレスを更新する、ことを特徴とする情報処理装置。 - 周辺機器が生成するデータのうち所定量がデータ記憶手段に記憶される毎に所定量の前記データに対し処理を施す情報処理装置において、
前記データ記憶手段を複数の領域に区分した際の各領域の終了アドレスを、ソフトウェア処理を経ることなくハードウェア回路の計算結果から取得するアドレス情報取得手段と、
前記周辺機器が前記データと共に出力する記憶先アドレスと、前記終了アドレスを比較して、所定の範囲内で一致した場合に一致検出信号を出力する比較手段と、
前記比較手段が一致検出信号を出力した場合、ソフトウェア処理により起動され、前記データ記憶手段の前記領域に記憶された前記データに処理を施す処理手段と、
前記データを前記領域に分割して記憶した場合の各領域の前記終了アドレスを、前記周辺機器が前記データ記憶手段への前記データの書き込みを開始する前に算出するアドレス算出手段と、を有し
前記周辺機器が前記データ記憶手段への前記データの書き込みを開始した場合、前記アドレス情報取得手段は前記周辺機器が前記データの書き込みを開始する前記領域の前記終了アドレスを取得して前記比較手段に供給すると共に、アドレス記憶手段から前記領域の次に前記データが書き込まれる次領域の前記終了アドレスの記憶場所を取得し、
前記比較手段が一致検出信号を出力した場合、前記アドレス情報取得手段は、前記アドレス記憶手段における次領域の前記終了アドレスの記憶場所から、次領域の前記終了アドレスを取得して前記比較手段に供給すると共に、該次領域の次に前記データが書き込まれる次領域の前記終了アドレスの記憶場所を読み出す、
ことを特徴とする情報処理装置。 - 前記処理手段は、前記比較手段が出力する一致検出信号を検出して、ソフトウェア処理により起動されることなく、前記データ記憶手段の前記領域に記憶された所定量のデータに処理を施す請求項1又は2に記載の情報処理装置。
- 前記比較手段は、前記周辺機器が前記データと共に出力する前記記憶先アドレスの所定数の下位ビットをマスクして、前記終了アドレスと一致するか否かを比較する、
ことを特徴とする請求項1〜3のいずれか1項記載の情報処理装置。 - 請求項1〜4のいずれか1項記載の情報処理装置と、
原稿を光学的に読み取って画像データを生成する画像データ生成手段と、を有し、
前記比較手段は、前記周辺機器である前記画像データ生成手段から前記データと共に出力される前記記憶先アドレスと前記終了アドレスを比較する、
ことを特徴とする画像形成装置。 - 周辺機器が生成するデータのうち所定量がデータ記憶手段に記憶される毎に所定量の前記データに対し処理を施す情報処理装置のデータ処理方法において、
アドレス情報取得手段が、前記データ記憶手段を複数の領域に区分した際の各領域の終了アドレスを、ソフトウェア処理を経ることなく、終了アドレス記憶手段から取得するステップと、
比較手段が、前記周辺機器が前記データと共に出力する記憶先アドレスと、前記終了アドレスを比較して、所定の範囲内で一致した場合に一致検出信号を出力するステップと、
前記比較手段が一致検出信号を出力した場合、ソフトウェア処理により起動される処理手段が、前記データ記憶手段の前記領域に記憶された前記データに処理を施すステップと、
算出手段が、前記比較手段が一致検出信号を出力した場合、前記周辺機器が前記データの書き込みを開始する前に前記終了アドレスを記憶する前記終了アドレス記憶手段に記憶されている前記終了アドレスに、1つの前記領域当たりのデータサイズを加算して、前記周辺機器が次に前記データを書き込む前記領域の前記終了アドレスを算出するステップと、
前記アドレス情報取得手段が、前記比較手段が一致検出信号を出力した時、前記算出手段が算出した前記終了アドレスを前記比較手段に供給すると共に、前記終了アドレス記憶手段の前記終了アドレスを更新するステップと、を有するデータ処理方法。 - 周辺機器が生成するデータのうち所定量がデータ記憶手段に記憶される毎に所定量の前記データに対し処理を施す情報処理装置のデータ処理方法において、
アドレス情報取得手段が、前記データ記憶手段を複数の領域に区分した際の各領域の終了アドレスを、ソフトウェア処理を経ることなくハードウェア回路の計算結果から取得するステップと、
比較手段が、前記周辺機器が前記データと共に出力する記憶先アドレスと、前記終了アドレスを比較して、所定の範囲内で一致した場合に一致検出信号を出力するステップと、
前記比較手段が一致検出信号を出力した場合、ソフトウェア処理により起動される処理手段が、前記データ記憶手段の前記領域に記憶された前記データに処理を施すステップと、
アドレス算出手段が、前記データを前記領域に分割して記憶した場合の各領域の前記終了アドレスを、前記周辺機器が前記データ記憶手段への前記データの書き込みを開始する前に算出するステップと、
前記周辺機器が前記データ記憶手段への前記データの書き込みを開始した場合、前記アドレス情報取得手段は前記周辺機器が前記データの書き込みを開始する前記領域の前記終了アドレスを取得して前記比較手段に供給すると共に、アドレス記憶手段から前記領域の次に前記データが書き込まれる次領域の前記終了アドレスの記憶場所を取得するステップと、
前記比較手段が一致検出信号を出力した場合、前記アドレス情報取得手段は、前記アドレス記憶手段における次領域の前記終了アドレスの記憶場所から、次領域の前記終了アドレスを取得して前記比較手段に供給すると共に、該次領域の次に前記データが書き込まれる次領域の前記終了アドレスの記憶場所を読み出すステップと、
を有するデータ処理方法。
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JP2012228661A JP6085942B2 (ja) | 2012-10-16 | 2012-10-16 | 情報処理装置、画像形成装置、データ処理方法 |
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JP2012228661A JP6085942B2 (ja) | 2012-10-16 | 2012-10-16 | 情報処理装置、画像形成装置、データ処理方法 |
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JP2014081760A JP2014081760A (ja) | 2014-05-08 |
JP6085942B2 true JP6085942B2 (ja) | 2017-03-01 |
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JP2012228661A Active JP6085942B2 (ja) | 2012-10-16 | 2012-10-16 | 情報処理装置、画像形成装置、データ処理方法 |
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2012
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