JP6076268B2

JP6076268B2 - パイプラインａｄｃ内部ステージ誤差キャリブレーション

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Inventors: シークン; セストックチャールズ; サターザデーパトリック; ジェイレドファーンアーサー
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Description

本願は、概してパイプラインアナログデジタルコンバータ（ＡＤＣ）に関し、更に特定して言えば、各ステージにおいて内部ステージ（inter-stage）利得誤差又はデジタルアナログコンバータ（ＤＡＣ）利得誤差を補償するため分割（split）ＡＤＣアーキテクチャを用いるパイプラインＡＤＣに関連する。

パイプラインＡＤＣは、（例えば）高性能デジタル通信システム、波形取得、及び計測において幅広く用いられてきている。最新のパイプラインＡＤＣの速度は１００ＭＳＰＳを超えるが、解像度は概して、回路非理想値（即ち、キャパシタミスマッチ及び有限演算増幅器（オペアンプ）利得など）に起因する内部ステージ利得誤差及び／又はＤＡＣ利得誤差により制限される。そのため、１２ビットより高い解像度の大抵のパイプラインＡＤＣは通常、何らかの線形性向上手法を必要とする。

バックグラウンドキャリブレーションを実行するために用いることができる、分割ＡＤＣアーキテクチャとして知られているアーキテクチャもあり、図１に移ると、分割ＡＤＣアーキテクチャを用いる従来のＡＤＣ１００の一例を見ることができる。このＡＤＣ１００は、チャネル又はＡＤＣ１０２−１及び１０２−２、加算器１０４−１及び１０４−２、及び分周器１０６を概して含む。典型的に、ＡＤＣ１０２−１及び１０２−２は、同じ全般的構造を有し、オペレーションにおいて、ほぼ同時にデータ変換を実行するように（それぞれ、デジタル出力信号ＤＡ及びＤＢを生成する）同じアナログ入力信号ＡＩＮを受け取る。加算器１０４−２（これは相殺器として動作する）により生成される、これらの出力信号ＤＡ及びＤＢ間の差ΔＤは、ＡＤＣ１０２−１及び１０２−２をキャリブレーションするために用いることができ、一方、出力信号ＤＡ及びＤＢの平均（加算器１０４−１及び分周器１０６により生成される）は、ＡＤＣ１００のデジタル出力に対応し得る。しかし、ＡＤＣ１０２−１及び１０２−２がパイプラインＡＤＣであるとき、内部ステージ利得誤差及び／又はＤＡＣ利得誤差を補償することが困難である。

従って、パイプラインＡＤＣにおいて内部ステージ利得誤差及び／又はＤＡＣ利得誤差を補償する方法及び／又は装置が求められている。

従来の回路の幾つかの例は下記文献に記載されている。
Park et al,"A 10-b lOOMS/s CMOS pipelined ADC with 1.8V power supply," Proc.ISSCC Digest Technical Papers, pp. 130-131, Feb. 2001 McNeill et al,"Split ADC Architecture for Deterministic Digital Background Calibrationof a 16-bit 1-MS/s ADC," IEEE Journal of Solid State Circuits, vol. 40,pp. 2437-2445, Dec. 2005 Li et al,"Background calibration techniques for multistage pipelined ADCs withdigital redundancy," IEEE Trans. Circuits Syst. II, Analog Digit. SignalProcess., vol. 50, no. 9, pp. 531-538, Sep. 2003 米国特許番号第６，０８１，２１５号米国特許番号第６，４４５，３１７号米国特許番号第６，４５２，５１８号米国特許番号第７，３１２，７３４号米国特許公開番号２００６／０１７６１９７

従って、例示の一実施例は或る装置を提供する。この装置は、複数のパイプラインアナログデジタルコンバータ（ＡＤＣ）であって、各パイプラインＡＤＣがアナログ入力信号を受け取るように適合され、各パイプラインＡＤＣが調節可能な伝達関数を有し、各パイプラインＡＤＣが補償器を含む、複数のパイプラインＡＤＣ、及び各パイプラインＡＤＣに結合される調節回路を含む。調節回路は、推定曖昧性を概してなくすように各パイプラインＡＤＣに対し伝達関数を調節する。調節回路は、少なくとも一つの内部ステージ利得誤差及びデジタルアナログコンバータ（ＤＡＣ）利得誤差を含む内部ステージ誤差を推定し、内部ステージ誤差を補償するため各パイプラインＡＤＣに対し補償器を調節する。

例示の一実施例において、各パイプラインＡＤＣが、シーケンスに互いに結合される複数のステージ、及びシーケンスの最終ステージに結合されるバックエンドサブＡＤＣを更に含む。

例示の一実施例において、各補償器が、そのパイプラインＡＤＣのシーケンスの各ステージに結合されるデジタル加算器、及びバックエンドサブＡＤＣとデジタル加算器との間に結合され、且つ、調節回路に結合されるデジタル乗算器を更に含む。調節回路は、内部ステージ誤差を補償するようにデジタル乗算器に対し利得を調節する。

例示の一実施例において、各パイプラインＡＤＣのための各ステージが、入力端子、入力端子に結合されるサブＡＤＣ、サブＡＤＣに結合されるＤＡＣ、入力端子及びＤＡＣに結合される相殺器、及び相殺器に結合される残存増幅器を更に含む。

例示の一実施例において、各サブＡＤＣが、そのパイプラインＡＤＣの伝達関数を調節するようにシフトされるように適合される複数のコンパレータを更に含む。

例示の一実施例において、調節回路は、パイプラインＡＤＣの少なくとも１つの第１のステージのサブＡＤＣを最下位ビット（ＬＳＢ）の４分の１シフトする。

例示の一実施例において、パイプラインＡＤＣのための各ステージが、入力端子とサブＡＤＣとの間に結合されるアナログ乗算器を更に含み、アナログ乗算器の利得が調節回路により調節される。

例示の一実施例において、第１のパイプラインＡＤＣ及び第２のパイプラインＡＤＣを有するＡＤＣをキャリブレーションするための方法が提供される。この方法は、第１のパイプラインＡＤＣの第１のステージの第１のサブＡＤＣのコンパレータの第１のセットを、第１のパイプラインＡＤＣの第１の伝達関数を調節するため第１の量シフトする工程、第２のパイプラインＡＤＣの第１のステージ第１のサブＡＤＣのコンパレータの第２のセットを、第２のパイプラインＡＤＣの第２の伝達関数を調節するため第２の量シフトする工程、コンパレータの第１のセット及びコンパレータの第２のセットがシフトされるとＡＤＣに対する内部ステージ誤差を推定する工程であって、内部ステージ誤差が、内部ステージ誤差及びＤＡＣ利得誤差のうち少なくとも一つを含むこと、及び内部ステージ誤差を補償するため第１のパイプラインＡＤＣの第１の補償器及び第２のパイプラインＡＤＣの第２の補償器を調節する工程を含む。

例示の一実施例において、調節する工程は、第１のパイプラインＡＤＣの第１のデジタル乗算器の第１の利得を調節すること、第１のパイプラインＡＤＣの第１のバックエンドサブＡＤＣからのデジタル出力を第１の利得で乗算すること、第２のパイプラインＡＤＣの各ステージに対する及び第１のデジタル乗算器に対するデジタル出力を共に加算すること、第２のパイプラインＡＤＣの第２のデジタル乗算器の第２の利得を調節すること、第２のパイプラインＡＤＣの第２のバックエンドサブＡＤＣからのデジタル出力を第２の利得で乗算すること、及び第２のパイプラインＡＤＣの各ステージに対する及び第２のデジタル乗算器に対するデジタル出力を共に加算することを更に含む。

例示の一実施例において、この方法は、第１及び第２のパイプラインＡＤＣ間の利得ミスマッチを推定すること、第１及び第２のパイプラインＡＤＣ間のオフセットミスマッチを推定すること、及び利得及びオフセットミスマッチを補償することを更に含む。

例示の一実施例において、第１及び第２の量がＬＳＢの４分の１である。

例示の一実施例において或る装置が提供される。この装置は、第１の伝達関数を有する第１のパイプラインＡＤＣ、第２の伝達関数を有する第２のパイプラインＡＤＣ、並びに、第１及び第２の伝達関数を調節するように第１及び第２のパイプラインＡＤＣに結合され、且つ、第１及び第２の補償器に結合される調節回路を含む。第１のパイプラインＡＤＣは、アナログ入力信号を受け取るように適合される第１のトラックアンドホールド（Ｔ／Ｈ）回路と、第１のシーケンスに互いに結合されるステージの第１のセットであって、第１のシーケンスの第１のステージが第１のＴ／Ｈ回路に結合され、ステージの第１のセットからのステージの少なくとも１つが第１の伝達関数を調節するように調節可能である、ステージの第１のセットと、第１のシーケンスの最終ステージに結合される第１のバックエンドサブＡＤＣと、ステージの第１のセット及び第１のバックエンドサブＡＤＣから各ステージに結合される第１の補償器とを有する。第２のパイプラインＡＤＣは、アナログ入力信号を受け取るように適合される第２のＴ／Ｈ回路と、第２のシーケンスに互いに結合されるステージの第２のセットであって、第２のシーケンスの第１のステージが第２のＴ／Ｈ回路に結合され、ステージの第２のセットからのステージの少なくとも１つが、第２の伝達関数を調節するように調節可能である、ステージの第２のセットと、第２のシーケンスの最終ステージに結合される第２のバックエンドサブＡＤＣと、ステージの第２のセット及び第２のバックエンドサブＡＤＣから各ステージに結合される第２の補償器とを有する。調節回路は、内部ステージ利得誤差及びＤＡＣ利得誤差のうち少なくとも一つを含む内部ステージ誤差を推定し、内部ステージ誤差を補償するように第１及び第２の補償器を調節する。

例示の一実施例において、第１の補償器は、ステージの第１のセットから各ステージに結合される第１のデジタル加算器、及び第１のバックエンドサブＡＤＣと第１のデジタル加算器との間に結合され、且つ、調節回路に結合される第１のデジタル乗算器を更に含む。

例示の一実施例において、第１の補償器は、ステージの第２のセットから各ステージに結合される第２のデジタル加算器、及び第２のバックエンドサブＡＤＣと第２のデジタル加算器との間に結合され、且つ、調節回路に結合される第１のデジタル乗算器を更に含む。

例示の一実施例において、ステージの第１及び第２のセットからの各ステージが、入力端子、入力端子に結合されるサブＡＤＣ、サブＡＤＣに結合されるＤＡＣ、入力端子及びＤＡＣに結合される相殺器、及び相殺器に結合される残存増幅器を更に含む。

例示の一実施例において、各サブＡＤＣが、複数のコンパレータを有するフラッシュＡＤＣを更に含み、コンパレータの各々がシフトされるように適合される。

例示の一実施例に従って、この装置は、第１及び第２のデジタル加算器に結合される出力回路を更に含む。

例示の一実施例において、第１のパイプラインＡＤＣは、第１のＴ／Ｈ回路とステージの第１のセットの第１のステージとの間に結合される第１のミスマッチ補償器を更に含み、第２のパイプラインＡＤＣは、第２のＴ／Ｈ回路とステージの第２のセットの第１のステージとの間に結合される第２のミスマッチ補償器を更に含み、調節回路は、第１及び第２のパイプラインＡＤＣ間の利得及びオフセットミスマッチを推定し、第１及び第２のミスマッチ回路を調節する。

例示の一実施例において、調節回路は、最小二乗平均（ＬＭＳ）アルゴリズムを用いて、内部ステージ誤差、利得ミスマッチ、及びオフセットミスマッチを推定する。

図１は従来のＡＤＣの例を示す。

図２は、例示の一実施例に従ったＡＤＣの例を示す。

図３は、図２のパイプラインＡＤＣの例を示す。

図４は、図３のステージの例を示す。図５は、図３のステージの例を示す。

図６は、図４及び図５のサブＡＤＣの例を示す。

図７Ａは、図２のパイプラインＡＤＣの伝達関数に対する調節を示す。図７Ｂは、図２のパイプラインＡＤＣの伝達関数に対する調節を示す。

図８Ａは、キャリブレーション有りの図２のＡＤＣのスプリアスフリーダイナミックレンジ（ＳＦＤＲ）を示す。図８Ｂは、キャリブレーションなしの図２のＡＤＣのスプリアスフリーダイナミックレンジ（ＳＦＤＲ）を示す。

図９は、図２ＡＤＣにより用いられるキャリブレーション方法の収束を示す。

図２は、パイプラインＡＤＣ２０２−１及び２０２−２、調節回路２０４、及び出力回路２０６を概して含むＡＤＣ２００の例を図示する。ここでは、簡潔にするため２つのパイプラインＡＤＣが示されているが、付加的なパイプラインＡＤＣ又はＡＤＣツリーが用いられてもよい。オペレーションにおいて、ＡＤＣ２０２−１及び２０２−２の各々は、概して同じ構造を有し、アナログ入力信号ＡＩＮを受け取り、出力回路２０６（これはこれらの信号を平均化し得、デジタル補正を実行することができる）に対し出力信号Ｄａ及びＤｂを生成する。調節回路２０４は、内部ステージ利得誤差及び／又はＤＡＣ利得誤差（ＡＤＣ２０２−１及び２０２−２内）及び利得／オフセットミスマッチ（ＡＤＣ２０２−１及び２０２−２間）を補償するように、ＡＤＣ２０２−１及び２０２−２に調節を提供する。

図３において、各パイプラインＡＤＣ２０２−１及び２０２−２（後述では、図３の２０２）を更に詳細に見ることができる。図示するように、パイプラインＡＤＣ２０２は、補償器３１４（これは概してデジタル乗算器又はデジタル利得ブロック３１２及び加算器又は結合器（combiner）３１０を含む）及びパイプライン３０１（これはトラックアンドホールド（Ｔ／Ｈ）回路３０２、ミスマッチ補償器３０８、シーケンスに共に結合されるステージ３０４−１〜３０４−Ｎのセット、及びバックエンドサブＡＤＣ３０６を含む）を概して含む。オペレーションにおいて、調節回路２０６は、加算器３１０（これはステージ３０４−１〜３０４−Ｎ及びバックエンドサブＡＤＣ３０６からのデジタル出力を組み合わせる）からの出力を受け取り、デジタル乗算器３１２（これは、加算器３１０とバックエンドサブＡＤＣ３０６との間に結合される）に対して調節を実行すること（即ち、利得を調節すること）により内部ステージ利得誤差及び／又はＤＡＣ利得誤差を補償することができる。しかし、これらの状況下では、概して正確な推定を妨げる推定曖昧性が存在する。

簡潔にするため、１つのステージ（即ち、３０４−１）及びバックエンドサブＡＤＣ（即ち、３０６）があると仮定することができる。出力信号Ｄａ及びＤｂは下記となり得る。
（１）Ｄ_ａ＝Ｄ_１，ａ＋ｇ_ａＤ_２，ａ
（２）Ｄ_ｂ＝Ｄ_１，ｂ＋ｇ_ｂＤ_２，ｂ
ここで、Ｄ_１，ａ及びＤ_１，ｂはステージ（即ち３０４−１）からの出力であり、Ｄ_２，ａ及びＤ_２，ｂはバックエンドサブＡＤＣ（即ち、３０６）からの出力であり、ｇ_ａ及びｇ_ｂはデジタル乗算器（即ち、３１２）の利得である。ステージ（即ち、３０４−１）からの出力Ｄ_１，ａ及びＤ_１，ｂは同じであるべきであり、そのため、差ΔＤは下記となり得る。
（３） ΔＤ＝Ｄ_ａ−Ｄ_ｂ＝ｇ_ａＤ_２，ａ−ｇ_ｂＤ_２，ｂ
デジタル乗算器（即ち、３０６）に対する最適な解は次の通りである。

ここで、Ｇ_１，ａ及びＧ_１，ｂは内部ステージ利得及び／又はＤＡＣ利得誤差を示し、そのため、差が最小二乗平均（ＬＭＳ）アルゴリズムを用いて最小化されるとき、変数の数がシステムの式の数を超えるため推定曖昧性がある。即ち、推定曖昧性は下記の通りである。

この推定曖昧性に対処するため、調節回路２０４は、パイプラインＡＤＣ（即ち、図２の２０４−１及び２０４−２）の各々の伝達関数を調節することができ、これらの伝達関数を調節するための方式が幾つかある。

図４及び図５は、調節回路２０４により調節され得るステージ３０４−１〜３０４−Ｎ（これ以降では、それぞれ、図４及び図５で３０４−Ａ及び３０４−Ｂ）の一つの例を図示する。ステージ３０４−Ａは、サブＡＤＣ４０２−１、ＤＡＣ４０４、加算器４０８（これは相殺器として動作する）、及び残存増幅器４０６を概して含み、ステージ３０４−Ｂは、サブＡＤＣ４０２−２、及びアナログ乗算器５０２を含む。典型的に、（Ｔ／Ｈ回路３０２又は前のステージのいずれかからの）アナログ信号は、サブＡＤＣ４０２−１（又は４０２−２）によってデジタル信号に変換される。このデジタル信号は加算器３１０及びＤＡＣ４０４に提供される。ＤＡＣ４０４はこの信号をアナログ信号に変換し、ＤＡＣ４０４（これはＤＡＣ利得を導入し得る）からのアナログ信号は、加算器４０８によりＴ／Ｈ回路３０２又は前のステージからのアナログ信号から減算されて、残存信号を生成する。この残存信号は残存増幅器４０６（これは内部ステージ利得を導入し得る）により増幅される。

図６に示すように、サブＡＤＣ４０２−１又は４０２−２（後述では、４０２）は、種々のタイプのＡＤＣの一つであってよいが、典型的には、（図示するような）フラッシュＡＤＣである。このフラッシュＡＤＣ４０２は、分圧器６０４（これは概して、互いに直列に結合されるレジスタＲｌ〜Ｒ（Ｍ＋１）を含む）及びコンパレータ６０２−１〜６０２−Ｍを概して含む。概して、各コンパレータ６０２−１〜６０２−Ｍは、分圧器６０４に結合され、デジタル出力信号を生成するためアナログ入力信号を受け取る。

図４に戻ると、伝達関数に対する調節は、サブＡＤＣ４０２−１に対し直に調節をすることにより達成され得る。好ましくは、伝達関数に対する調節は、コンパレータ６０２−１〜６０２−ＭをサブＡＤＣ４０２−１内で調節信号ＡＤＪでシフトさせること（即ち、基準電圧ＲＥＦをシフトすること）により実行され得る。通常、パイプラインＡＤＣ２０２−１及び２０２−２の各々に対する伝達関数は、（図７Ａに図示するように）合致すると考えられるが、上述の推定曖昧性を解決するため、パイプラインＡＤＣの各々の１つ又は複数のステージに対するコンパレータ６０２−１〜６０２−Ｍは、所定の量シフトされ得る。例えば、図７Ｂに示すように、パイプラインＡＤＣ２０２−１に対する第１のステージ（即ち、３０４−１）のためのコンパレータ６０２−１〜６０２−Ｍは、最下位ビット（ＬＳＢ）の＋４分の１シフトされ得、一方、パイプラインＡＤＣ２０２−２に対する第１のステージ（即ち、３０４−１）のためのコンパレータ６０２−１〜６０２−Ｍは、ＬＳＢの−４分の１シフトされ得る。しかしながら、これを行うことにより、デジタル冗長性における解像度が幾らか失われる。

代替として、図５に示すように、Ｔ／Ｈ回路３０２から又は前のステージからのアナログ信号は、変換される前に修正され得る。図示するように、乗算器５０２が信号経路に含まれ得る。調節回路２０６は、上述のＡＤＣ４０２−１を直接的に調節するのと実質的に同一の目的を達成するため、利得ＭＵＬ（又は代替として信号）を提供することができる。

マルチパイプラインＡＤＣ（即ち、ＡＤＣ２００）では、チャネル間の利得及びオフセットミスマッチがあることにも注意されたい。これらのミスマッチは、乗算器（即ち、３１２）が実質的に最適であるように調節されるとき、概してゼロとならない。そのため、推定は、利得及びオフセットミスマッチを考慮すべきである。ここでも、（説明を簡潔にするため）各々２つのステージを有する（図２に図示するような）２つのパイプラインＡＤＣがあり、ここで、Ｋ_ａ及びＫ_ｂが（それぞれ）パイプラインＡＤＣ２０２−１及び２０２−２に対する全体的な利得を示し、ＯＳ_ａ及びＯＳ_ｂが（それぞれ）パイプラインＡＤＣ２０２−１及び２０２−２に対するオフセットを示し、Ｄ_０が理想的な出力であると仮定する。内部ステージ利得及びＤＡＣ利得誤差を無視すると、出力信号Ｄ_ａ及びＤ_ｂは下記となり得る。
（８）Ｄ_ａ＝Ｋ_ａＤ_０＋ＯＳ_ａ
（９）Ｄ_ｂ＝Ｋ_ｂＤ_０＋ＯＳ_ｂ
重み付された差δＤは、上記式（８）及び（９）を用いて次のように定義することができる。
（１０） δＤ≡ＫＤ_ａ−Ｄ_ｂ＋ＯＳ＝（ＫＫ_ａ−Ｋ_ｂ）Ｄ_０＋（ＯＳ＋ＯＳ_ａ−ＯＳ_ｂ）
ここで、Ｋ及びＯＳはミスマッチ補償器３０８に対する利得及びオフセット調節である。その結果のコスト関数Ｊは下記となり得る。
（１１）Ｊ＝δＤ^２
ミスマッチ補償器に対する利得調節Ｋ及びオフセット調節ＯＳは、下記のように収束する。
（１２）Ｋ＝Ｋ_ｂ／Ｋ_ａ
（１３）ＯＳ＝ＯＳ_ｂ−ＯＳ_ａ
コスト関数Ｊの最小化はゼロとなり得、利得及びオフセットミスマッチが補償され得ることを示す。このコスト関数を適応性推定（これは内部ステージ利得誤差及び／又はＤＡＣ利得誤差に対する推定を含む）に展開すると、出力信号Ｄ_ａ及びＤ_ｂは下記となる。
（１４）Ｄ_ａ＝Ｋ_ａ（Ｄ_１，ａ＋ｇ_ａＤ_２，ａ）＋ＯＳ_ａ
（１５）Ｄ_ｂ＝Ｋ_ｂ（Ｄ_１，ｂ＋ｇ_ａＤ_２，ｂ）＋ＯＳ_ｂ
その後、ＬＭＳアルゴリズムが（式（１４）及び（１５）の出力信号Ｄ_ａ及びＤ_ｂを用いる上記式（１１）の）コスト関数Ｊに適用され得、下記式となる。
そのため、上記式（１６）〜（１９）を用いて、調節回路２０４は、ほぼ同時に内部ステージ利得誤差、ＤＡＣ利得誤差及び利得／オフセットミスマッチを推定（及び補償）することができる。

図８Ａ〜図９は、幾つかの例示シミュレーションの結果を示す。この例では、パイプラインＡＤＣ２０２−１及び２０２−２の各々が、４つのステージを有する１６ビットパイプラインＡＤＣである。この例のパイプラインにおける４つのステージの各々は、それぞれ、各ステージに対し、４、５、５、及び５ビットを有する。これに対応して、最適な内部ステージ利得は、第１及び第２のステージでは８及び１６である。この例では、両方のパイプラインが最初の２ステージにおいて利得誤差を有すると仮定し、パイプラインＡＤＣ２０２−１及び２０２−２に対して実装される利得を下記表１に示す。

チャネルミスマッチをモデル化するため、０．０５％利得ミスマッチ及び１０ＬＳＢオフセットミスマッチが導入された。図８Ａ及び図８Ｂにおいて、キャリブレーション前後のＳＦＤＲが示されており、ＳＦＤＲは７４ｄＢから１１３ｄＢまで改善されることが分かる。また、パイプラインＡＤＣ２０２−１及び２０２−２の各々に対するデジタル乗算器（即ち、３１２）の収束曲線を図９において見ることができ、４分の１ＬＳＢシフト（これは一層長い収束時間となる）の代わりに１／１０ＬＳＢシフトを用いるときの約４０，０００個のサンプルでの収束を示し、これは、任意の他の既知のアプローチより約１００倍速く、（幾つかのエネルギーフリーアプローチとは異なり）制約がない。

本発明に関連する技術に習熟した者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び他の実施例を実装し得ることが分かるであろう。

Claims

装置であって、
複数のパイプラインアナログデジタルコンバータ（ＡＤＣ）であって、各パイプラインＡＤＣがアナログ入力信号を受け取るように適合され、各パイプラインＡＤＣが調節可能な伝達関数を有し、各パイプラインＡＤＣが、補償器と、シーケンスに互いに結合される複数のステージと、前記シーケンスの最終ステージに結合されるバックエンドサブＡＤＣとを含む、前記複数のパイプラインＡＤＣと、
各パイプラインＡＤＣに結合される調節回路であって、推定曖昧性を概してなくすように各パイプラインＡＤＣに対して前記伝達関数を調節し、デジタルアナログコンバータ（ＤＡＣ）利得誤差を含む内部ステージ誤差を推定し、前記内部ステージ誤差を補償するため各パイプラインＡＤＣに対して前記補償器を調節する、前記調節回路と、
を含む、装置。
請求項１に記載の装置であって、
各補償器が、
そのパイプラインＡＤＣの前記シーケンスの各ステージに結合されるデジタル加算器と、
前記バックエンドサブＡＤＣと前記デジタル加算器との間に結合され、前記調節回路に結合されるデジタル乗算器と、
を更に含み、
前記調節回路が、前記内部ステージ誤差を補償するように前記デジタル乗算器に対して利得を調節する、装置。
請求項２に記載の装置であって、
各パイプラインＡＤＣのための各ステージが、
入力端子と、
前記入力端子に結合されるサブＡＤＣと、
前記サブＡＤＣに結合されるＤＡＣと、
前記入力端子と前記ＤＡＣとに結合される相殺器と、
前記相殺器に結合される残存増幅器と、
を更に含む、装置。
請求項３に記載の装置であって、
各サブＡＤＣが、そのパイプラインＡＤＣの前記伝達関数を調節するように、シフトされるように適合される複数のコンパレータを更に含む、装置。
請求項４に記載の装置であって、
前記調節回路が、前記パイプラインＡＤＣの少なくとも１つの前記第１のステージの前記サブＡＤＣを最下位ビット（ＬＳＢ）の４分の１シフトする、装置。
請求項３に記載の装置であって、
前記パイプラインＡＤＣのための各ステージが、前記入力端子と前記サブＡＤＣとの間に結合されるアナログ乗算器を更に含み、前記アナログ乗算器の利得が前記調節回路により調節される、装置。
第１のパイプラインＡＤＣと第２のパイプラインＡＤＣとを有するＡＤＣをキャリブレーションするための方法であって、前記方法が、
前記第１のパイプラインＡＤＣ内のステージの第１のセットの第１のステージの第１のサブＡＤＣのコンパレータの第１のセットを、前記第１のパイプラインＡＤＣの第１の伝達関数を調節するために第１の量シフトする工程と、
前記第２のパイプラインＡＤＣ内のステージの第２のセットの第１のステージの第１のサブＡＤＣのコンパレータの第２のセットを、前記第２のパイプラインＡＤＣの第２の伝達関数を調節するために第２の量シフトする工程と、
コンパレータの前記第１のセットとコンパレータの前記第２のセットとがシフトされると前記ＡＤＣに対する内部ステージ誤差を推定する工程であって、前記内部ステージ誤差が、内部ステージ誤差とＤＡＣ利得誤差とのうちの少なくとも１つを含む、前記推定する工程と、
前記内部ステージ誤差を補償するために前記第１のパイプラインＡＤＣの第１の補償器と前記第２のパイプラインＡＤＣの第２の補償器とを調節する工程であって、前記第１の補償器が前記ステージの第１のセット内のステージの各々に結合され、前記第２の補償器が前記ステージの第２のセット内のステージの各々に結合される、前記調節する工程と、
を含む、方法。
請求項７に記載の方法であって、
前記調節する工程が、
前記第１のパイプラインＡＤＣの第１のデジタル乗算器の第１の利得を調節することと、
前記第１のパイプラインＡＤＣの第１のバックエンドサブＡＤＣからのデジタル出力を前記第１の利得で乗算することと、
前記第２のパイプラインＡＤＣの各ステージに対する及び前記第１のデジタル乗算器に対するデジタル出力を共に加算することと、
前記第２のパイプラインＡＤＣの第２のデジタル乗算器の第２の利得を調節することと、
前記第２のパイプラインＡＤＣの第２のバックエンドサブＡＤＣからのデジタル出力を前記第２の利得で乗算することと、
前記第２のパイプラインＡＤＣの各ステージに対する及び前記第２のデジタル乗算器に対するデジタル出力を共に加算することと、
を更に含む、方法。
請求項８に記載の方法であって、
前記方法が、
前記第１及び第２のパイプラインＡＤＣ間の利得ミスマッチを推定することと、
前記第１及び第２のパイプラインＡＤＣ間のオフセットミスマッチを推定することと、
前記利得及びオフセットミスマッチを補償することと、
を更に含む、方法。
請求項９に記載の方法であって、
前記第１及び第２の量がＬＳＢの４分の１である、方法。
装置であって、
第１の伝達関数を有する第１のパイプラインＡＤＣであって、
アナログ入力信号を受け取るように適合される第１のトラックアンドホールド（Ｔ／Ｈ）回路と、
第１のシーケンスに互いに結合されるステージの第１のセットであって、前記第１のシーケンスの第１のステージが前記第１のＴ／Ｈ回路に結合され、前記ステージの第１のセットからの前記ステージの少なくとも１つが第１の伝達関数を調節するように調節可能である、前記ステージの第１のセットと、
前記第１のシーケンスの最終ステージに結合される第１のバックエンドサブＡＤＣと、
前記ステージの第１のセットから各ステージと前記第１のバックエンドサブＡＤＣとに結合される第１の補償器と、
を有する、前記第１のパイプラインＡＤＣと、
第２の伝達関数を有する第２のパイプラインＡＤＣであって、
前記アナログ入力信号を受け取るように適合される第２のＴ／Ｈ回路と、
第２のシーケンスに互いに結合されるステージの第２のセットであって、前記第２のシーケンスの第１のステージが前記第２のＴ／Ｈ回路に結合され、前記ステージの第２のセットからの前記ステージの少なくとも１つが、第２の伝達関数を調節するように調節可能である、前記ステージの第２のセットと、
前記第２のシーケンスの最終ステージに結合される第２のバックエンドサブＡＤＣと、
前記ステージの第２のセットから各ステージと前記第２のバックエンドサブＡＤＣとに結合される第２の補償器と、
を有する、前記第２のパイプラインＡＤＣと、
前記第１及び第２の伝達関数を調節するように前記第１及び第２のパイプラインＡＤＣに結合され、且つ、前記第１及び第２の補償器に結合される調節回路であって、内部ステージ利得誤差とＤＡＣ利得誤差とのうちの少なくとも１つを含む内部ステージ誤差を推定し、前記内部ステージ誤差を補償するように前記第１及び第２の補償器を調節する、前記調節回路と、
を含む、装置。
請求項１１に記載の装置であって、
前記第１の補償器が、
前記ステージの第１のセットから各ステージに結合される第１のデジタル加算器と、
前記第１のバックエンドサブＡＤＣと前記第１のデジタル加算器との間に結合され、前記調節回路に結合される、第１のデジタル乗算器と、
を更に含む、装置。
請求項１２に記載の装置であって、
前記第２の補償器が、
前記ステージの第２のセットから各ステージに結合される第２のデジタル加算器と、
前記第２のバックエンドサブＡＤＣと前記第２のデジタル加算器との間に結合され、前記調節回路に結合される、第２のデジタル乗算器と、
を更に含む、装置。
請求項１３に記載の装置であって、
前記ステージの第１及び第２のセットからの各ステージが、
入力端子と、
前記入力端子に結合されるサブＡＤＣと、
前記サブＡＤＣに結合されるＤＡＣと、
前記入力端子と前記ＤＡＣとに結合される相殺器と、
前記相殺器に結合される残存増幅器と、
を更に含む。
請求項１４に記載の装置であって、
各サブＡＤＣが複数のコンパレータを有するフラッシュＡＤＣを更に含み、前記コンパレータの各々がシフトされるように適合される、装置。
請求項１５に記載の装置であって、
前記調節回路が、前記パイプラインＡＤＣの少なくとも１つの前記第１のステージの前記サブＡＤＣをＬＳＢの４分の１シフトする、装置。
請求項１６に記載の装置であって、
前記第１及び第２のデジタル加算器に結合される出力回路を更に含む、装置。
請求項１７に記載の装置であって、
前記第１のパイプラインＡＤＣが、前記第１のＴ／Ｈ回路と前記ステージの第１のセットの前記第１のステージとの間に結合される第１のミスマッチ補償器を更に含み、
前記第２のパイプラインＡＤＣが、前記第２のＴ／Ｈ回路と前記ステージの第２のセットの前記第１のステージとの間に結合される第２のミスマッチ補償器を更に含み、
前記調節回路が、前記第１及び第２のパイプラインＡＤＣ間の利得及びオフセットのミスマッチを推定し、前記第１及び第２のミスマッチ補償器を調節する、装置。
請求項１８に記載の装置であって、
前記調節回路が、最小二乗平均（ＬＭＳ）を用いて、前記内部ステージ誤差と前記利得ミスマッチと前記オフセツトミスマッチとを推定する、装置。