JP3865109B2 - オフセットミスマッチの校正方法及びこれを用いたa/d変換回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、パイプラインA/D変換器に関し、特にパイプラインA/D変換器を2系統インターリーブして高速変換動作を行うA/D変換回路におけるオフセットミスマッチの校正方法及びこの方法を用いたA/D変換回路に関する。
【0002】
【従来の技術】
従来のパイプラインA/D変換器は入力信号を1ビット等の低分解能のA/D変換器で量子化すると共に入力信号から量子化した分のアナログ値を減算して適宜増幅して後段に出力するパイプラインステージを複数個直列に接続することによりA/D変換器を構成するものである。
【0003】
さらに、このようなパイプラインA/D変換器を2系統設けて、これらをインターリーブして動作させることにより、高速変換動作を実現することが可能になる。
【0004】
但し、2系統のパイプラインA/D変換器のオフセットが不一致の場合には変換結果に誤差を生じてしまうため、これらのオフセットミスマッチを校正する必要がある。
【0005】
図11はこのような従来の2系統のパイプラインA/D変換器のオフセットミスマッチを校正方法の一例を示す構成ブロック図である。図11において1及び2は従来のパイプラインA/D変換器、3及び4はアナログ加算器、5及び6は出力が可変の電圧源である。
【0006】
また、100は校正に用いる基準電圧、101及び102はパイプラインA/D変換器1及び2のディジタル出力信号である。
【0007】
基準電圧100はアナログ加算器3及び4の一方の入力端子に接続され、アナログ加算器3の他方の入力端子には電圧源5の一端が接続される。また、アナログ加算器4の他方の入力端子には電圧源6の一端が接続される。
【0008】
アナログ加算器3及び4の出力端子はパイプラインA/D変換器1及び2のアナログ入力端子にそれぞれ接続され、パイプラインA/D変換器1及び2のディジタル出力端子からはディジタル出力信号101及び102が出力される。さらに、電圧源5及び6の他端は接地される。
【0009】
ここで、図11に示す従来例の校正方法について説明する。校正時には既知の基準電圧をアナログ加算器3及び4を介してパイプラインA/D変換器1及び2に入力してA/D変換を行う。
【0010】
このA/D変換結果が等しくない場合には、電圧源5及び6の出力電圧値を調整して2つのA/D変換結果が等しくなるように、アナログ的にオフセット校正値を加算する。
【0011】
そして、実際の変換動作時には電圧源5及び6の先に決定した出力電圧値を保持して、基準電圧100の代わりに被変換電圧を入力信号としてパイプラインA/D変換器1及び2に入力する。
【0012】
この結果、入力信号にアナログ的にオフセット校正値を加算することにより、2系統のパイプラインA/D変換器のオフセットミスマッチを校正することが可能になる。
【0013】
また、図12は従来の2系統のパイプラインA/D変換器のオフセットミスマッチを校正方法の他の例を示す構成ブロック図である。図12において1,2及び100は図11と同一符号を付してあり、3a及び4aはディジタル加算器、101a及び102aはディジタル出力信号、103及び104はディジタル校正値である。
【0014】
基準電圧100はパイプラインA/D変換器1及び2のアナログ入力端子にそれぞれ接続され、パイプラインA/D変換器1及び2のディジタル出力端子はディジタル加算器3a及び4aの一方の入力端子にそれぞれ接続される。
【0015】
ディジタル加算器3aの他方の入力端子にはディジタル校正値103が入力され、ディジタル加算器4aの他方の入力端子にはディジタル校正値104が入力される。さらに、ディジタル加算器3a及び4aの出力端子からはディジタル出力信号101a及び102aがそれぞれ出力される。
【0016】
ここで、図12に示す従来例の校正方法について説明する。校正時には既知の基準電圧をパイプラインA/D変換器1及び2に入力してA/D変換を行う。
【0017】
このA/D変換結果が等しくない場合には、ディジタル校正値103及び104の値を調整して2つのA/D変換結果が等しくなるように、ディジタル的にオフセット校正値を加算する。
【0018】
そして、実際の変換動作時には先に決定したディジタル校正値103及び104の値を保持して、基準電圧100の代わりに被変換電圧を入力信号としてパイプラインA/D変換器1及び2に入力する。
【0019】
この結果、入力信号にディジタル的にオフセット校正値を加算することにより、2系統のパイプラインA/D変換器のオフセットミスマッチを校正することが可能になる。
【0020】
【発明が解決しようとする課題】
しかし、図11及び図12に示す従来例ではA/D変換の分解能を用いて精度良くオフセットを調整するためにはA/D変換器に冗長なビット数を必要としてしまう。言い換えれば、所望の分解能以上のA/D変換器を製作しなければならないと言った問題点があった。
【0021】
また、図12の場合にはA/D変換動作と同時に動作するディジタル加算器等の高速ディジタル回路が回路構成上多くの割合を占めて、消費電力やディジタルノイズが増加してしまうと言った問題点があった。
従って本発明が解決しようとする課題は、低消費電力・低ディジタルノイズで高精度のオフセットミスマッチ校正が可能なオフセットミスマッチの校正方法及びこれを用いたA/D変換回路を実現することにある。
【0022】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項1記載の発明は、
パイプラインA/D変換器を2系統インターリーブして高速変換動作を行うA/D変換回路のオフセットミスマッチの校正方法において、
校正値検出動作時に前記パイプラインA/D変換器を構成する各ステージのD/A変換器の入力値を固定し、前記ステージの一のA/D変換器の閾値における入力値を2系統で測定しておき、変換動作時に2系統の測定値の差分を入力換算されたオフセットミスマッチとしてアナログ入力信号に加算することにより、低消費電力・低ディジタルノイズで高精度のオフセットミスマッチ校正が可能になる。
【0023】
請求項2記載の発明は、
請求項1記載の発明であるオフセットミスマッチの校正方法において、
前記校正値検出動作時に複数回前記差分を測定してその平均値を入力換算されたオフセットミスマッチとしてアナログ入力信号に加算することにより、A/D変換器のノイズが平均化されるのでA/D変換器のノイズを抑圧することが可能である。
【0024】
請求項3記載の発明は、
請求項1記載の発明であるオフセットミスマッチの校正方法において、
変換動作時に前記差分を1/2にして一方の系統の前記パイプラインA/D変換器に加算し、他方の系統のパイプラインA/D変換器に減算することにより、低消費電力・低ディジタルノイズで高精度のオフセットミスマッチ校正が可能になる。
【0025】
請求項4記載の発明は、
請求項1乃至請求項3記載の発明であるオフセットミスマッチの校正方法において、
前記校正値検出動作と前記変換動作とを交互に行うことにより、より精度の高いオフセットミスマッチの校正をすることができる。
【0026】
請求項5記載の発明は、
パイプラインA/D変換器を2系統インターリーブして高速変換動作を行うA/D変換回路において、
校正値検出動作時に前記パイプラインA/D変換器を構成する各ステージのD/A変換器の入力値を固定し、前記ステージの一のA/D変換器の閾値における入力値を2系統でカウントしておき、変換動作時に2系統のカウント値の差分を入力換算されたオフセットミスマッチとしてアナログ入力信号に加算する校正手段を備えたことにより、低消費電力・低ディジタルノイズで高精度のオフセットミスマッチ校正が可能になる。
【0027】
請求項6記載の発明は、
請求項5記載の発明であるA/D変換回路において、
前記校正手段が、
2系統の前記パイプラインA/D変換器を構成する各ステージの一のA/D変換器の出力の一方を選択する第1のマルチプレクサ回路と、第1のマルチプレクサ回路を制御信号としてアップカウント若しくはダウンカウントを行うアップダウンカウンタ回路と、このアップダウンカウンタ回路の2系統のカウント値をそれぞれ記憶する2つのレジスタ回路と、これらのカウント値の差分を演算する演算回路と、校正値検出動作時に前記アップダウンカウンタ回路の出力、変換動作時に前記演算回路の出力を選択する第2のマルチプレクサ回路と、第2のマルチプレクサ回路の出力に基づきアナログ信号を出力するD/A変換器と、このD/A変換器の出力をアナログ入力信号に加算する加算器とを備え、前記校正値検出動作時に前記第1のマルチプレクサ回路を切り換えて2系統のカウントを行い、前記変換動作時に前記D/A変換器の出力をアナログ入力信号に加算することにより、低消費電力・低ディジタルノイズで高精度のオフセットミスマッチ校正が可能になる。
【0028】
請求項7記載の発明は、
請求項6記載の発明であるA/D変換回路において、
前記校正値検出動作時に複数回前記差分を測定して、
前記演算回路がその平均値演算して出力することにより、A/D変換器のノイズが平均化されるのでA/D変換器のノイズを抑圧することが可能である。
【0029】
請求項8記載の発明は、
請求項6及び請求項7記載の発明であるA/D変換回路において、
変換動作時に前記差分を1/2にして一方の系統の前記パイプラインA/D変換器に加算し、他方の系統のパイプラインA/D変換器に減算することにより、低消費電力・低ディジタルノイズで高精度のオフセットミスマッチ校正が可能になる。
【0030】
請求項9記載の発明は、
請求項6乃至請求項8記載の発明であるA/D変換回路において、
前記校正値検出動作と前記変換動作とを交互に行うことにより、より精度の高いオフセットミスマッチの校正をすることができる。
【0031】
請求項10記載の発明は、
請求項6乃至請求項8記載の発明であるA/D変換回路において、
前記パイプラインA/D変換器を差動入力としたことにより、差動信号をA/D変換することができる。
【0032】
請求項11記載の発明は、
請求項6記載の発明であるA/D変換回路において、
前記第1のマルチプレクサ回路の出力が一方の状態の時に、前記アップダウンカウンタ回路のカウント値をレジスタ回路に格納することにより、誤差を低減することができる。
【0033】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図1は本発明に係る2系統のパイプラインA/D変換器のオフセットミスマッチを校正するA/D変換回路の一例を示す構成ブロック図である。
【0034】
図1において1及び2は図11と同一符号を付してあり、3b及び4bはアナログ加算器、7及び9はマルチプレクサ回路、8はアップダウンカウンタ回路、10は非反転出力端子及び反転出力端子を有する校正値出力用のD/A変換器、11はスイッチ回路、12及び13はレジスタ回路、14はディジタル減算器、15は入力信号を1/2倍する演算回路、105はアナログ入力信号、106はパイプラインA/D変換器1への入力信号である。さらに、3b,4b,7〜15は校正手段を構成している。
【0035】
図1中50はパイプラインA/D変換器1の詳細を示す構成ブロック図であり、16は1.5ビットA/D変換器、17は利得1倍の増幅器、18はアナログ減算器、19はマルチプレクサ回路、20は1.5ビットD/A変換器、21は利得2倍の増幅器、22はD/A変換器20に基準電圧を供給するD/A変換器、23は前記基準電圧を分圧する分圧抵抗である。
【0036】
また、他段のパイプラインステージも同一構成であるので符号は付さず、入力側から順に”ステージ#3”、”ステージ#2”及び”ステージ#1”と呼び、各々のステージの出力電圧である残差出力をそれぞれ”Vr3”,”Vr2”及び”Vr1”と呼ぶ。
【0037】
アナログ入力信号105はアナログ加算器3b及び4bの一方の入力端子に接続され、アナログ加算器3b及び4bの出力端子はパイプラインA/D変換器1及び2のアナログ入力端子にそれぞれ接続される。
【0038】
パイプラインA/D変換器1及び2の各”ステージ#1”のA/D変換器の出力はマルチプレクサ回路7の2つの入力端子にそれぞれ接続され、マルチプレクサ回路7の出力はアップダウンカウンタ回路8のアップダウン制御端子に接続される。
【0039】
アップダウンカウンタ回路8のカウント出力はマルチプレクサ回路9の一方の入力端子とレジスタ回路12及び13の入力端子にそれぞれ接続され、レジスタ回路12及び13の出力はディジタル減算器14の加算入力端子及び減算入力端子にそれぞれ接続される。
【0040】
ディジタル減算器14の出力は演算回路15に接続され、演算回路15の出力はマルチプレクサ回路9の他方の入力端子に接続される。また、マルチプレクサ回路9の出力はD/A変換器10の入力端子に接続される。
【0041】
D/A変換器10の非反転出力端子はアナログ加算器3bの他方の入力端子及びスイッチ回路11の一方の入力端子に接続され、D/A変換器10の反転出力端子はスイッチ回路11の他方の入力端子に接続される。さらに、スイッチ回路11の出力はアナログ加算器4bの他方の入力端子に接続される。
【0042】
一方、パイプラインA/D変換器1の詳細を示す構成ブロック図において、アナログ加算器3bの出力である入力信号106は”ステージ#3”を構成する1.5ビットA/D変換器16の入力端子及び増幅器17の入力端子にそれぞれ接続され、増幅器17の出力はアナログ減算器18の加算入力端子に接続される。
【0043】
1.5ビットA/D変換器16の出力はディジタル信号として取り出されると共にマルチプレクサ回路19の一方の入力端子に接続され、マルチプレクサ回路19の他方の入力端子には固定データ”TD3”が印加される。
【0044】
マルチプレクサ回路19の出力は1.5ビットD/A変換器20に接続され、1.5ビットD/A変換器20の出力はアナログ減算器18の減算入力端子に接続される。アナログ減算器18の出力は増幅器21に接続され、増幅器21の出力は残差出力”Vr3”として後段の”ステージ#2”に供給される。
【0045】
また、基準電圧発生用のD/A変換器22の出力は分圧抵抗23の両端に印加され、分圧抵抗23で生じた分圧電圧が各ステージの1.5ビットD/A変換器の基準電圧として供給される。
【0046】
ここで、図1に示す実施例の動作を説明する。先ず、図2は”ステージ#3”等のパイプラインステージを構成する1.5ビットA/D変換器16の入出力を示す表である。入力信号を”Vin”、入力信号のフルスケールを”FS”とすれば、”−FS≦Vin<−FS/8”の場合には2ビットのコード”00(=0)”を、”−FS/8≦Vin<+FS/8”の場合には2ビットのコード”01(=1)”を、”+FS/8≦Vin<+FS”の場合には2ビットのコード”10(=2)”をそれぞれ出力する。
【0047】
一方、図3は1.5ビットD/A変換器20の入出力を示す表である。2ビットの入力コードが”00(=0)”の場合には”−FS/4”の電圧を出力し、2ビットの入力コードが”01(=1)”の場合には”0”の電圧を出力し、2ビットの入力コードが”10(=2)”の場合には”+FS/4”の電圧を出力する。
【0048】
そして、図4はこのような入出力特性を示す1.5ビットD/A変換器の入力を固定にした場合の入力電圧と残差出力”Vr2”との関係を示す特性曲線図である。
【0049】
図4中(A)中の、例えば、”(1,1)”の表現は”ステージ#3”を構成する1.5ビットD/A変換器の入力の値が”TD3=01(=1)”に固定され、”ステージ#2”を構成する1.5ビットD/A変換器の入力の値が”TD2=01(=1)”に固定されていることを示す。
【0050】
このような条件では、図3に示す表から明らかなように”ステージ#3”及び”ステージ#2”を構成する1.5ビットD/A変換器の出力はそれぞれ”0V”になる。
【0051】
このため、入力信号は”ステージ#3”及び”ステージ#2”で各々2倍(4倍)に増幅されることなり、図4中”CH01”に示すように原点を通過して傾きが4倍の直線になる。
【0052】
同様に、”ステージ#3”及び”ステージ#2”を構成する1.5ビットD/A変換器の入力の値に対して図3に示す表の”00”〜”10”を適合することにより、図4(A)に示すような複数の直線に示されるような特性曲線になる。
【0053】
また、図4(B)は”(1,1)”の直線を拡大したものであり、図4(B)中”CH02”に示す直線は前述のように”(1,1)”に示す直線は理想的には原点を通過するものであるが、オフセットが存在する場合には図4(B)中”CH03”に示すようにそのオフセットの値により直線が上下にシフトする。
【0054】
さらに、このオフセットの値は2系統のパイプラインA/D変換器の間で異なるものであるから、例えば、図5に示すような特性曲線になる。
【0055】
図5は2系統のパイプラインA/D変換器の入力電圧と残差出力”Vr2”との関係を示す特性曲線図である。例えば、パイプラインA/D変換器1及び2の”(1,1)”の直線の特性がそれぞれ図5中”CH11”及び”CH12”であるとすると図5中”ΔV”に示すような入力換算されたオフセットミスマッチが存在することになる。
【0056】
従って、本願発明は図5中”ΔV”に示すような入力換算されたオフセットミスマッチを求めて変換動作時に”ΔV”を解消するようにD/A変換器10からパイプラインA/D変換器1及び2の入力信号に校正値を加算して校正するものである。
【0057】
さらに、オフセットミスマッチの検出動作を図6を用いて説明する。図6は校正値検出動作を説明するフロー図である。但し、アップダウンカウンタ回路8はアップダウン制御端子の入力値が”ハイレベル”の場合にダウンカウント、”ローレベル”の場合にアップカウントするものとする。
【0058】
先ず第1に、アナログ入力信号105として”0V”の基準電圧を供給し、図6中”S001”において制御手段(図示せず。)は初期化としてスイッチ回路11の図1中”1”側入力端子を選択し、”ステージ#3”及び”ステージ#2”のマルチプレクサ回路19等を制御して固定値”TD3”及び”TD2”を選択させる。また、マルチプレクサ回路9を制御してアップダウンカウンタ回路8の出力を選択させる。
【0059】
図6中”S002”において制御手段はアップダウンカウンタ回路8を初期化する。例えば、D/A変換器10がほぼ”0V”を出力するカウント値”80H”を設定する。
【0060】
また、図6中”S003”において制御手段は制御してパイプラインA/D変換器1及び2の双方の”ステージ#3”及び”ステージ#2”の1.5ビットD/A変換器の入力の固定値”TD3”及び”TD2”をそれぞれ”01(=1)”及び”01(=1)”に設定する。
【0061】
図6中”S004”において制御手段はマルチプレクサ回路7を制御してパイプラインA/D変換器1の側の”ステージ#1”の1.5ビットA/D変換器の出力を選択する。
【0062】
そして、図6中”S005”において制御手段はアップダウンカウンタ回路8のカウント値が収束した否かを判断し、カウント値が収束するまで待機する。
【0063】
ここで、カウント値の収束に関して更に詳細に説明する。ステージ#3”及び”ステージ#2”の1.5ビットD/A変換器の入力値がそれぞれ”01(=1)”及び”01(=1)”に固定されるのでパイプラインA/D変換器1の側の”ステージ#1”の1.5ビットA/D変換器には前述のように入力信号を4倍に値が入力され、例えば、図7に示すような特性曲線図になる。図7はD/A変換器の入力固定時の入力電圧と残差出力との関係を示す特性曲線図である。
【0064】
この状態で、D/A変換器10はほぼ”0V”を出力し、アナログ入力信号100も”0V”であるので、パイプラインA/D変換器1の側の”ステージ#1”の1.5ビットA/D変換器の入力である残差出力”Vr2”もまたほぼ”0V”となる。例えば、図8中”PT01”に示すような状態になる。図8はカウント値の収束の過程を示す説明図である。
【0065】
このため、入力信号ほぼ”0V”である場合、図2に示す表から分かるようにパイプラインA/D変換器1の側の”ステージ#1”の1.5ビットA/D変換器の出力は”01”となり、”ハイレベル”となる。
【0066】
従って、アップダウンカウンタ回路8はダウンカウントを行ない、D/A変換器10に入力するディジタル値を図9に示すように減少させて行く。図9はカウント値の収束の過程を示すタイミング図であり、D/A変換器10に入力するディジタル値が減少することにより、D/A変換器10は”0V”近傍からアナログ値を減少させる、言い換えれば、負の値を出力することになる。
【0067】
このため、アナログ加算器3bを介してパイプラインA/D変換器1に加算される電圧が減少(負の電圧が加算される)するので、残差出力”Vr2”もまた図8中”PT02”に示すように減少して変化する。
【0068】
残差出力”Vr2”がさらに減少して1.5ビットA/D変換器の閾値(−FS/8)よりも小さな値に達すると図2に示す表から分かるようにパイプラインA/D変換器1の側の”ステージ#1”の1.5ビットA/D変換器の出力は”01”から”00”となり、”ローレベル”となる。
【0069】
従って、アップダウンカウンタ回路8はアップカウントを開始するが、図9に示すようにアップカウントによりD/A変換器10に入力するディジタル値が1カウント増加すると、D/A変換器10の出力もまた増加して閾値(−FS/8)を超えてダウンカウントになってしまう。
【0070】
このため、図9中”CR01”に示す領域においてD/A変換器10の1LSB分の変動が生じるようになり、アップダウンカウンタ回路8のカウント値が収束することになる。また、残差出力”Vr2”もまた図8中”PT03”に示す位置に停止する。
【0071】
このような収束が発生した時点で、図6中”S006”において制御手段はアップダウンカウンタ回路8のカウント値をレジスタ回路12に格納する。例えば、図5中”V1”に示すような値として格納される。
【0072】
図6中”S007”において制御手段はマルチプレクサ回路7を制御してパイプラインA/D変換器2の側の”ステージ#1”の1.5ビットA/D変換器の出力を選択する。
【0073】
そして、図6中”S008”において制御手段はアップダウンカウンタ回路8のカウント値が収束した否かを判断し、カウント値が収束するまで待機し、収束が発生した時点で、図6中”S009”において制御手段はアップダウンカウンタ回路8のカウント値をレジスタ回路13に格納して検出動作を終了する。例えば、図5中”V2”に示すような値として格納される。
【0074】
すなわち、図5中”V1”及び”V2”に相当するオフセットミスマッチ”ΔV”を求める為の値を取得したことになる。
【0075】
通常の変換動作では、制御手段はスイッチ回路11を制御してスイッチ回路11の図1中”1”側入力端子を選択し、各ステージのマルチプレクサ回路を制御して1.5ビットD/A変換器に同一ステージの1.5ビットA/D変換器の出力を入力する。さらに、マルチプレクサ回路9を制御して演算回路15の出力をD/A変換器10に供給する。
【0076】
この状態でディジタル減算器14の出力は図5中”ΔV(=V1−V2)”に相当する値であり、この値を演算回路15で”1/2”にして、”ΔV/2”をパイプラインA/D変換器1に加算し、”−ΔV/2”をパイプラインA/D変換器2に加算する。
【0077】
すなわち、図5中”CH11”に示す直線はプラス側にオフセットして上にシフトし、一方、図5中”CH12”に示す直線はマイナス側にオフセットして下にシフトする。このため、図5中”V1”及び”V2”に示す点の中点で2つの直線は一致することになり、オフセットミスマッチが解消されることになる。
【0078】
したがって、この状態でアナログ入力信号100を入力して通常のA/D変換動作を行えばオフセットミスマッチが校正された状態でA/D変換を行うことが可能になる。
【0079】
この結果、各ステージのD/A変換器の入力値を固定し、特定ステージのA/D変換器の閾値における入力値を2系統でカウントし両者の差分を入力換算されたオフセットミスマッチとしてアナログ入力信号に加算することにより、オフセットミスマッチ校正が可能になる。
【0080】
また、アナログ入力信号に加算する校正値は校正値検出回路であるD/A変換器10等精度により決定するので、A/D変換器の分解能以下のオフセットミスマッチも検出可能であり、A/D変換器自体の精度を上げることなく高精度のオフセットミスマッチ校正が可能になる。
【0081】
さらに、ほとんどの校正手段は通常の変換動作時には動作しないので低消費電力・低ディジタルノイズとなる。
【0082】
なお、図1に示す実施例では2系統の双方のパイプラインA/D変換器に対して校正値の1/2を加算若しくは減算しているが、一方のパイプラインA/D変換器にのみ校正値を加算若しくは減算するものであっても構わない。
【0083】
例えば、図1におけるパイプラインA/D変換器1若しくは2に”ΔV”を加算若しくは減算すれば、前者の場合は図5中”CH11”に示す直線のみが上にシフトして図5中”CH12”に一致し、後者の場合は図5中”CH12”に示す直線のみが下にシフトして図5中”CH11”に一致してオフセットミスマッチが解消される。
【0084】
また、図1に示す実施例では校正値を演算回路15により1/2にしてD/A変換器10に供給しているが、D/Aのスパンを調整して出力を1/2しても構わない。
【0085】
また、実施例の説明に際しては説明の簡単のために1回の校正値検出の後に常の変換動作を行うように説明しているが、時分割で校正値検出動作と変換動作を交互に行うことにより、より精度の高いオフセットミスマッチの校正をすることができる。
【0086】
また、複数回の校正値検出動作の後に変換動作を行い、前記複数回の動作で検出された校正値を平均して校正値として用いても良い。また、逆に、複数回の変換動作の後に校正値検出動作を行っても構わない。
【0087】
図10はこのような累算器を用いた場合の本発明に係る2系統のパイプラインA/D変換器のオフセットミスマッチを校正するA/D変換回路の他の例を示す構成ブロック図である。
【0088】
図10において1,2,3b,4b及び7〜14は図1と同一符号を付してあり、24は累算器である。接続関係についても演算回路15が累算器24に置換された以外は同一であるので説明は省略する。
【0089】
累算器24は複数回の校正値検出動作で得られた複数個の校正値(ΔV)を累算して平均して出力する。この場合には、A/D変換器のノイズが平均化されるのでA/D変換器のノイズを抑圧することが可能である。
【0090】
また、図1に示す実施例ではシングルエンド入力であったが、差動入力にしても構わない。校正値(ΔV)の加算方法としては一方の系統の差動入力に対して校正値(ΔV)そのものを加算若しくは減算しても良く、校正値(ΔV)の1/2を双方の系統の差動入力に対して加算若しくは減算しても構わない。
【0091】
また、図1に示す実施例では説明の簡単のため校正値(ΔV)を演算するディジタル減算器14と1/2演算を行う演算回路を分離して記載しているが、勿論、1つの演算回路により差分をとり1/2演算をしても構わない。
【0092】
また、カウント値の収束に関しては図9中”CR01”に示す領域においてD/A変換器10の1LSB分の変動が生じる時を収束としているが、この場合、アップダウンカウンタ回路8のカウント値は2値の間を行き来することになる。
【0093】
このため、レジスタ回路12及び13に格納される値が大きい側の値か、小さい側の値かはレジスタ回路12及び13への格納タイミングによって変化してしまう。
【0094】
例えば、レジスタ回路12に大きい側の値が格納され、レジスタ回路13に小さい側の値が格納された場合、また逆に、レジスタ回路12に小さい側の値が格納され、レジスタ回路13に大きい側の値が格納された場合には誤差が大きくなってしまう。
【0095】
この場合には、アップダウンカウンタ回路8のアップダウン制御端子に印加される信号の状態に基づき格納信号を発生させ、収束した2値のカウント値の内大きい側の値のみ、若しくは、小さい側の値のみを選択すれば誤差を低減することができる。
【0096】
言い換えれば、アップダウン制御信号であるマルチプレクサ回路7の出力が”ハイレベル”の時のみ、若しくは、”ローレベル”の時のみにアップダウンカウンタ回路8のカウント値をレジスタ回路12及び13に格納すれば良い。
【0097】
すなわち、格納信号発生回路の具体的な構成としてはアップダウンカウンタ回路8のアップダウン制御端子に印加される信号に同期して格納信号を発生させレジスタ回路に印加すれば良い。
【0098】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項1,3,5,6及び請求項8の発明によれば、各ステージのD/A変換器の入力値を固定し、特定ステージのA/D変換器の閾値における入力値を2系統でカウントし両者の差分を入力換算されたオフセットミスマッチとしてアナログ入力信号に加算することにより、低消費電力・低ディジタルノイズで高精度のオフセットミスマッチ校正が可能になる。
【0099】
また、請求項2及び請求項7の発明によれば、複数回の校正値検出動作の後に変換動作を行い、前記複数回の動作で検出された校正値を平均して校正値とすることにより、A/D変換器のノイズが平均化されるのでA/D変換器のノイズを抑圧することが可能である。
【0100】
また、請求項4及び請求項9の発明によれば、時分割で校正値検出動作と変換動作を交互に行うことにより、より精度の高いオフセットミスマッチの校正をすることができる。
【0101】
また、請求項10の発明によれば、パイプラインA/D変換器を差動入力としたことにより、差動信号をA/D変換することができる。
【0102】
また、請求項11の発明によれば、収束した2値のカウント値の内大きい側の値のみ、若しくは、小さい側の値のみを選択することにより誤差を低減することができる。
【図面の簡単な説明】
【図1】本発明に係る2系統のパイプラインA/D変換器のオフセットミスマッチを校正するA/D変換回路の一例を示す構成ブロック図である。
【図2】1.5ビットA/D変換器の入出力を示す表である。
【図3】1.5ビットD/A変換器の入出力を示す表である。
【図4】入力電圧と残差出力との関係を示す特性曲線図である。
【図5】2系統のパイプラインA/D変換器の入力電圧と残差出力との関係を示す特性曲線図である。
【図6】校正値検出動作を説明するフロー図である。
【図7】入力電圧と残差出力との関係を示す特性曲線図である。
【図8】カウント値の収束の過程を示す説明図である。
【図9】カウント値の収束の過程を示すタイミング図である。
【図10】累算器を用いた場合の本発明に係る2系統のパイプラインA/D変換器のオフセットミスマッチを校正するA/D変換回路の他の例を示す構成ブロック図である。
【図11】従来の2系統のパイプラインA/D変換器のオフセットミスマッチを校正方法の一例を示す構成ブロック図である。
【図12】従来の2系統のパイプラインA/D変換器のオフセットミスマッチを校正方法の他の例を示す構成ブロック図である。
【符号の説明】
1,2 パイプラインA/D変換器
3,3a,3b,4,4a,4b アナログ加算器
5,6 電圧源
7,9,19 マルチプレクサ回路
8 アップダウンカウンタ回路
10,22 D/A変換器
11 スイッチ回路
12,13 レジスタ回路
14 ディジタル減算器
15 演算回路
16 1.5ビットA/D変換器
17,21 増幅器
18 アナログ減算器
20 1.5ビットD/A変換器
23 分圧抵抗
24 累算器
100 基準電圧
101,101a,102,102a ディジタル出力信号
103,104 ディジタル校正値
105 アナログ入力信号
106 入力信号
Claims (11)
- パイプラインA/D変換器を2系統インターリーブして高速変換動作を行うA/D変換回路のオフセットミスマッチの校正方法において、
校正値検出動作時に前記パイプラインA/D変換器を構成する各ステージのD/A変換器の入力値を固定し、
前記ステージの一のA/D変換器の閾値における入力値を2系統で測定しておき、
変換動作時に2系統の測定値の差分を入力換算されたオフセットミスマッチとしてアナログ入力信号に加算する
ことを特徴とするオフセットミスマッチの校正方法。 - 前記校正値検出動作時に複数回前記差分を測定してその平均値を入力換算されたオフセットミスマッチとしてアナログ入力信号に加算することを特徴とする
請求項1記載のオフセットミスマッチの校正方法。 - 変換動作時に前記差分を1/2にして一方の系統の前記パイプラインA/D変換器に加算し、
他方の系統のパイプラインA/D変換器に減算することを特徴とする
請求項1及び請求項2記載のオフセットミスマッチの校正方法。 - 前記校正値検出動作と前記変換動作とを交互に行うことを特徴とする
請求項1乃至請求項3記載のオフセットミスマッチの校正方法。 - パイプラインA/D変換器を2系統インターリーブして高速変換動作を行うA/D変換回路において、
校正値検出動作時に前記パイプラインA/D変換器を構成する各ステージのD/A変換器の入力値を固定し、前記ステージの一のA/D変換器の閾値における入力値を2系統でカウントしておき、変換動作時に2系統のカウント値の差分を入力換算されたオフセットミスマッチとしてアナログ入力信号に加算する校正手段を備えたことを特徴とするA/D変換回路。 - 前記校正手段が、
2系統の前記パイプラインA/D変換器を構成する各ステージの一のA/D変換器の出力の一方を選択する第1のマルチプレクサ回路と、
第1のマルチプレクサ回路を制御信号としてアップカウント若しくはダウンカウントを行うアップダウンカウンタ回路と、
このアップダウンカウンタ回路の2系統のカウント値をそれぞれ記憶する2つのレジスタ回路と、
これらのカウント値の差分を演算する演算回路と、
校正値検出動作時に前記アップダウンカウンタ回路の出力、変換動作時に前記演算回路の出力を選択する第2のマルチプレクサ回路と、
第2のマルチプレクサ回路の出力に基づきアナログ信号を出力するD/A変換器と、
このD/A変換器の出力をアナログ入力信号に加算する加算器とを備え、
前記校正値検出動作時に前記第1のマルチプレクサ回路を切り換えて2系統のカウントを行い、前記変換動作時に前記D/A変換器の出力をアナログ入力信号に加算することを特徴とする。
請求項5記載のA/D変換回路。 - 前記校正値検出動作時に複数回前記差分を測定して、
前記演算回路がその平均値演算して出力することを特徴とする
請求項6記載のA/D変換回路。 - 変換動作時に前記差分を1/2にして一方の系統の前記パイプラインA/D変換器に加算し、
他方の系統のパイプラインA/D変換器に減算することを特徴とする
請求項6及び請求項7記載のA/D変換回路。 - 前記校正値検出動作と前記変換動作とを交互に行うことを特徴とする
請求項6乃至請求項8記載のA/D変換回路。 - 前記パイプラインA/D変換器を差動入力としたことを特徴とする
請求項6乃至請求項8記載のA/D変換回路。 - 前記第1のマルチプレクサ回路の出力が一方の状態の時に、前記アップダウンカウンタ回路のカウント値をレジスタ回路に格納することを特徴とする
請求項6記載のA/D変換回路。
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