JP6073512B1 - 差圧検出素子、流量計測装置、及び、差圧検出素子の製造方法 - Google Patents

差圧検出素子、流量計測装置、及び、差圧検出素子の製造方法 Download PDF

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Abstract

【課題】オフセット状態でのカンチレバー部の初期そり量を低減することでオフセット電圧を小さくした差圧検出素子を提供する。【解決手段】開口１１１を有する支持基板１１と、開口１１１に突出するように支持基板１１に片持ち支持されたカンチレバー部１２と、カンチレバー部１２の固定端１２１に設けられたピエゾ抵抗部１３１，１３２を含む拡散層１３と、拡散層１３に電気的に接続された一対の配線部１６，１７と、拡散層１３を覆う第１の絶縁層１４と、第１の絶縁層１４に積層された第２の絶縁層１５と、を備えており、第１の絶縁層１４の線膨張係数は、カンチレバー部１２を構成する材料の線膨張係数に対して相対的に小さく、第２の絶縁層１５の線膨張係数は、第１の絶縁層１４の線膨張係数に対して相対的に大きい。【選択図】図３

Description

本発明は、圧力差を検出するための差圧検出素子、その差圧検出素子を用いて流路内の上流と下流の圧力差から流量を求める流量計測装置、及び、その差圧検出素子の製造方法に関するものである。
連通開口が形成されたセンサ本体と、センサ本体に片持ち状に支持された状態で連通開口の内側に配設されたカンチレバーと、カンチレバーの基端部に形成されたピエゾ抵抗と、ピエゾ抵抗に接続された配線部と、ピエゾ抵抗及び配線部を被覆する絶縁膜と、を備えた圧力センサが知られている（例えば特許文献１（段落［００２９］）参照）。
特開２０１３−２３４８５３号公報
上記の圧力センサのカンチレバーは、ＳＯＩ基板のシリコン活性層から構成されている。一方、酸化シリコンの線膨張係数はシリコンの線膨張係数と比較して小さいため、上述の絶縁膜をシリコン酸化膜で形成すると、成膜後の冷却過程において、カンチレバーが絶縁膜と比較して大きく収縮してしまう。そのため、オフセット状態（カンチレバーに圧力が印加されていない状態）においてカンチレバーが大きく反ってしまい、カンチレバーの根元に形成されたピエゾ抵抗に大きな初期応力が生じることで、オフセット電圧（オフセット状態における差圧検出素子の出力電圧）が大きくなってしまう、という問題がある。
本発明が解決しようとする課題は、オフセット状態でのカンチレバー部の初期そり量を低減することでオフセット電圧を小さくした差圧検出素子、その差圧検出素子を用いた流量計測装置、及び、その差圧検出素子の製造方法を提供することである。
［１］本発明に係る差圧検出素子は、開口を有する支持部と、前記開口に突出するように前記支持部に片持ち支持されたカンチレバー部と、前記カンチレバー部の固定端に設けられたピエゾ抵抗部を含む拡散層と、前記拡散層に電気的に接続された一対の配線部と、前記拡散層を覆う第１の絶縁層と、前記第１の絶縁層に積層された第２の絶縁層と、を備えており、前記第１の絶縁層の線膨張係数は、前記カンチレバー部を構成する材料の線膨張係数に対して相対的に小さく、前記第２の絶縁層の線膨張係数は、前記第１の絶縁層の線膨張係数に対して相対的に大きい差圧検出素子である。
［２］上記発明において、前記カンチレバー部は、シリコンから構成されており、前記第１の絶縁層は、シリコン酸化層であり、前記第２の絶縁層は、シリコン窒化層であってもよい。
［３］上記発明において、下記の（１）式を満たしてもよい。
Figure 0006073512
但し、上記の（１）式において、ｗ１は第１の絶縁層の厚さであり、ｗ２は前記第２の絶縁層の厚さである。
［４］上記発明において、前記拡散層は、一対の前記配線部と前記ピエゾ抵抗部を電気的に直列接続するリード部を含んでおり、前記リード部における不純物の濃度は、前記ピエゾ抵抗部における不純物の濃度に対して相対的に高くてもよい。
［５］本発明に係る流量計測装置は、主流路を流れる流体の流量を検出する流量計測装置であって、上記の差圧検出素子と、一対の連通口を介して前記主流路に連通していると共に、前記差圧検出素子が設けられたバイパス路と、前記差圧検出素子の出力に基づいて前記流体の流量を演算する流量演算部と、を備えた流量計測装置である。
［６］本発明に係る差圧検出素子の製造方法は、上記の差圧検出素子の製造方法であって、ＳＯＩ基板の一方のシリコン層に不純物をドーピングすることで、前記拡散層を形成する第１のステップと、前記拡散層の上に前記第１の絶縁層を形成する第２のステップと、前記第１の絶縁層上に前記第２の絶縁層を形成する第３のステップと、を備えており、前記第２のステップの成膜温度は、１２００℃以下であり、前記第３のステップの成膜温度は、８００℃以下である差圧検出素子の製造方法である。
［７］上記発明において、下記の（２）式を満たしてもよい。
Figure 0006073512
但し、上記の（２）式において、α０は前記カンチレバー部を構成する材料の線膨張係数であり、α１は前記第１の絶縁層の線膨張係数であり、ｖ１は前記第１の絶縁層のポアソン比であり、Ｅ１は前記第１の絶縁層のヤング率であり、ｄＴ１は前記第１の絶縁層の成膜後の冷却過程における温度差であり、ｗ１は前記第１の絶縁層の厚さであり、α２は前記第２の絶縁層の線膨張係数であり、ｖ２は前記第２の絶縁層のポアソン比であり、Ｅ２は前記第２の絶縁層のヤング率であり、ｄＴ２は前記第２の絶縁層の成膜後の冷却過程における温度差であり、ｗ２は前記第２の絶縁層の厚さである。
［８］上記発明において、前記第１のステップは、前記シリコン層に対して熱酸化処理を行うことで熱シリコン酸化層を形成することを含み、前記第２のステップは、ＣＶＤ法によって前記熱シリコン酸化層上に堆積シリコン酸化層を形成することと、前記熱シリコン酸化層及び前記堆積シリコン酸化層に対してアニール処理を行うことで、前記第１の絶縁層を形成することと、を含み、前記第３のステップは、ＣＶＤ法によって前記シリコン窒化層を形成することを含んでおり、前記第２のステップの成膜温度は、前記第２のステップでの前記アニール処理の温度であり、前記第３のステップの成膜温度は、前記第３のステップでの前記ＣＶＤ法の温度であってもよい。
本発明では、差圧検出素子は、第１の絶縁層に積層された第２の絶縁層を備えており、第１の絶縁層の線膨張係数は、カンチレバー部を構成する材料の線膨張係数に対して相対的に小さく、第２の絶縁層の線膨張係数は、第１の絶縁層の線膨張係数に対して相対的に大きくなっている。このため、オフセット状態でカンチレバー部に発生する初期そりが低減するので、差圧検出素子のオフセット電圧を小さくすることができる。
図１は、本発明の実施形態における差圧検出素子を用いた流量計測装置の構成を示す図である。 図２は、本発明の実施形態における差圧検出素子の平面図である。 図３は、図２のIII-III線に沿った断面図である。 図４（ａ）及び図４（ｂ）は、本発明の実施形態における差圧検出素子の反り量を示すグラフであり、図４（ｃ）は、従来の差圧検出素子の反り量を示すグラフである。 図５は、本発明の実施形態におけるバイパス路の変形例を示す図である。 図６は、本発明の実施形態における差圧検出素子の製造方法を示す工程図である。 図７（ａ）〜図７（ｇ）は、図６の各ステップを示す断面図である。 図８（ａ）〜図８（ｆ）は、図６の各ステップを示す断面図である。
以下、本発明の実施形態を図面に基づいて説明する。
図１は本実施形態における差圧検出素子を用いた流量計測装置の構成を示す図である。
本実施形態における流量計測装置１は、図１に示すように、主流路２を流れる流体の流量を計測する装置である。この流量計測装置１は、主流路２から分岐するバイパス路４に設けられた差圧検出素子１０と、当該差圧検出素子１０に電気的に接続された流量演算部２０と、を備えている。主流路２内を流れる流体の具体例としては、例えば、空気などの気体や、水などの液体を例示することができる。
なお、図１では、流体が主流路２内を右側から左側に向かって流れている状況を図示しているが、流体の流通方向は特にこれに限定されない。流体が主流路２内を左側から右側に向かって流れる場合もある。
この流量計測装置１は、差圧検出素子１０のカンチレバー部１２の弾性変形によって、バイパス路４の上流開口５と下流開口６との間の圧力差を検出し、流量演算部２０がその圧力差に基づいて主流路２を流れる流体の流量を演算する。
なお、図１に示す例では、当該圧力差を積極的に発生させるために、オリフィス３を有する絞り機構が主流路２に設けられているが、特にこれに限定されない。例えば、こうした絞り機構に代えて、整流ガイドを主流路２に設けてもよいし、或いは、絞り機構を省略してもよい。
図２及び図３は本実施形態における差圧検出素子の平面図及び断面図である。また、図４（ａ）及び図４（ｂ）は本実施形態における差圧検出素子の反り量を示すグラフ、図４（ｃ）は従来の差圧検出素子の反り量を示すグラフである。
差圧検出素子１０は、図２及び図３に示すように、支持基板１１と、カンチレバー部１２と、拡散層１３と、第１の絶縁層１４と、第２の絶縁層１５と、配線部１６，１７と、を備えたＭＥＭＳ（Micro Electro Mechanical Systems）素子である。本実施形態における支持基板１１が、本発明における支持部の一例に相当する。
後述するように、支持基板１１とカンチレバー部１２は、ＳＯＩ（Silicon on Insulator）ウェハ３０を加工することで一体的に形成されている。支持基板１１は、第１のシリコン層３１、シリコン酸化層３２、及び、第２のシリコン層３３からなる積層体で構成されている。この支持基板１１には、当該支持基板１１を貫通する矩形形状の開口１１１が形成されている。
一方、カンチレバー部１２は、第１のシリコン層３１のみから構成されている。このカンチレバー部１２は、支持基板１１の開口１１１に突出するように当該カンチレバー部１２の固定端１２１で支持基板１１に片持ち支持されている。このため、カンチレバー部１２の固定端１２１を除いて、カンチレバー部１２の外縁と貫通孔１１１の内壁面との間に、隙間（ギャップ）１２２が確保されている。特に限定されないが、この隙間１２２は、例えば、１μｍ〜１００μｍ程度の幅を有している。
拡散層１３は、ピエゾ抵抗部１３１，１３２とリード部１３３〜１３５を含んでおり、リード部１３３〜１３５によって、一対のピエゾ抵抗部１３１，１３２が、後述する配線部１６，１７と電気的に直列接続されている。ピエゾ抵抗部１３１，１３２は、ｐ型の不純物を第１のシリコン層３１（ｎ型半導体）にドーピングすることで形成されている。このピエゾ抵抗部１３１，１３２は、圧力印加時にカンチレバー部１２において応力が最大となる固定端１２１に設けられており、カンチレバー部１２の弾性変形に伴って当該ピエゾ抵抗部１３１，１３２の抵抗値が変化する。
拡散層１３の配線部１３３〜１３５も、ｐ型の不純物を第１のシリコン層３１にドーピングすることで形成されているが、このリード部１３３〜１３５における不純物の濃度は、ピエゾ抵抗部１３１，１３２における不純物の濃度に対して相対的に高くなっている。すなわち、本実施形態では、拡散層１３のピエゾ抵抗部１３１，１３２は、ｐ−型の半導体で構成されているのに対し、当該拡散層１３のリード部１３３〜１３５は、ｐ＋型の半導体で構成されている。これにより、ピエゾ抵抗部１３１，１３２の電気的な抵抗値が、リード部１３３〜１３５の電気的な抵抗値に対して相対的に高くなっている。
第１のリード部１３３は、一方のピエゾ抵抗部１３１の一端（図２における上端）と、他方のピエゾ抵抗部１３２の一端（図２における上端）とを電気的に接続している。一方、第２のリード部１３４は、一方のピエゾ抵抗部１３１の他端（図２における下端）と、第１の配線部１６とを電気的に接続している。また、第３のリード部１３５は、他方のピエゾ抵抗部１３２の他端（図２の下端）と、第２の配線部１７とを電気的に接続している。
なお、ｎ型の不純物を第１のシリコン層３１（ｐ型半導体）にドーピングすることで、拡散層１３を形成してもよい。この場合には、ピエゾ抵抗部１３１，１３２は、ｎ−型の半導体で構成され、配線部１３３〜１３５は、ｎ＋型の半導体で構成される。
この拡散層１３は、第１の絶縁層１４によって覆われており、ピエゾ抵抗部１３１，１３２、リード部１３３〜１３５、及び、配線部１６，１７の電気絶縁性が確保されている。この第１の絶縁層１４は、シリコンの線膨張係数よりも小さな線膨張係数を有する層から構成されており、具体的にはシリコン酸化（ＳｉＯ２）層から構成されている。この第１の絶縁層１４は、例えば、０．５ｎｍ〜２００ｎｍ程度の厚さｗ１を有している。本実施形態では、この第１の絶縁層１４は、拡散層１３を含むカンチレバー部１２の固定端１２１と支持基板１１上に形成されている。
さらに、本実施形態では、この第１の絶縁層１４の上に第２の絶縁層１５が積層されている。この第２の絶縁層１５は、第１の絶縁層１４の線膨張係数よりも大きな線膨張係数を有する層から構成されており、具体的にシリコン窒化（ＳｉＮ）層から構成されている。この第２の絶縁層１５は、例えば、３ｎｍ〜１００ｎｍ程度の厚さｗ２を有している。
上述のように、シリコンの線膨張係数よりも小さな線膨張係数を有するシリコン酸化層で絶縁膜を構成すると、当該絶縁膜の成膜後の冷却過程において、カンチレバーが絶縁膜と比較して大きく収縮してしまう。このため、第２の絶縁層を有しない従来構造の差圧検出素子では、カンチレバーが絶縁膜とは反対側に反ってしまう。このようにオフセット状態においてカンチレバーが大きく反ってしまうと、カンチレバーの根元に形成されたピエゾ抵抗部に大きな初期応力が生じることで、オフセット電圧（オフセット状態における差圧検出素子の出力電圧）が大きくなってしまう。オフセット電圧が大きくなると、差圧検出素子の出力の補正等に悪影響を及ぼし、差圧検出素子の検出精度が劣ってしまう場合がある。
これに対し、本実施形態では、第１の絶縁層１４の上に第２の絶縁層１５が積層されており、この第２の絶縁層１５の線膨張係数は第１の絶縁層１４の線膨張係数よりも大きくなっている。このため、第２の絶縁層１５の成膜後の冷却過程において、第２の絶縁層１５も第１の絶縁層１４と比較して大きく収縮する。これにより、カンチレバー部１２の反りを相殺することができるので、差圧検出素子１０のオフセット電圧を小さくすることができる。
この際、本実施形態では、第１の絶縁層１４の厚さｗ１と第２の絶縁層１５の厚さｗ２との関係が、下記の（３）式を満たしている。このため、第２の絶縁層１５によってカンチレバー部１２の反りをより適切に相殺することができ、差圧検出素子１０の圧力印加方向に対する感度の対称性の一層の向上を図ることができる。
Figure 0006073512
具体的には、図４（ｃ）に示すように、厚さ２００ｎｍのシリコン酸化層を有し、シリコン窒化層を有しない従来構造の差圧検出素子の場合には、オフセット状態（常温においてカンチレバー部に圧力を印加しない状態）において、カンチレバー部の先端が−Ｚ方向に６μｍ程度反っている。
これに対し、図４（ａ）に示すように、差圧検出素子１０が、厚さ１００ｎｍのシリコン酸化層１４と、厚さ５０ｎｍのシリコン窒化層１５を有する場合（ｗ２／ｗ１＝１／２）には、オフセット状態において、カンチレバー部１２の先端の反りは、＋Ｚ方向に６μｍ程度となる。
さらに、図４（ｂ）に示すように、厚さ１００ｎｍのシリコン酸化層１４と、厚さ２５ｎｍのシリコン窒化層１５を有する場合（ｗ２／ｗ１＝１／４）には、オフセット状態において、カンチレバー部１２の先端の反りは、＋Ｚ方向に１μｍ程度となり、カンチレバー部１２の反りをほとんど抑えることができる。
なお、図４（ａ）〜図４（ｃ）において、縦軸は、オフセット状態でのカンチレバー部１２のＺ軸（図２及び図３参照）に沿った変位量を示す。また、同図において、横軸は、カンチレバー部１２の先端からの−Ｙ方向（図２及び図３参照）に沿った距離を示している。
第１の配線部１６は、第２のリード部１３４の端部（図２における下端）と接するように、第１及び第２の絶縁層１４，１５の開口１４１，１５１を介して、支持基板１１の上面１１２に設けられており、第２のリード部１３４と電気的に接続されている。第２の配線部１７も、第３のリード部１３５の端部（図２における下端）と接するように、第１及び第２の絶縁層１４，１５の開口１４２，１５２を介して、支持基板１１の上面１１２に設けられており、第３のリード部１３５と電気的に接続されている。これらの配線部１６，１７は、特に図示しない配線部等を介して、上述の流量演算部２０に電気的に接続されている。なお、複数の配線部、リード部、及び、ピエゾ抵抗部を用いてブリッジ回路を構成してもよい。この場合、少ない抵抗値変化を大きな出力として取り出すことが可能となる。
以上に説明した差圧検出素子１０は、図１に示すように、カンチレバー部１２の延在方向がバイパス路４の延在方向（すなわち、バイパス路４内における流体の流通方向）に対して実質的に直交すると共に、支持基板１１の開口１１１の軸方向がバイパス路４の延在方向に対して実質的に平行となるように、バイパス路４内に設置されている。なお、図１に示す例では、バイパス路４が途中で折れ曲がっているが、バイパス路４の形状は特にこれに限定されない。例えば、図５に示すように、バイパス路４が途中で折れ曲がっていない形状を有してもよい。図５はバイパス路４の変形例を示す図である。
主流路２を流体が流れている場合、壁面との摩擦等に起因して圧力損失が生じ、下流側ほど圧力が小さくなるので、バイパス路４の下流開口６の圧力が上流開口５の圧力と比較して低くなる。一方、差圧検出素子１０の隙間１２２は流体がほとんど流れない程度に狭くなっている。そのため、カンチレバー部１２の上流側には上流開口５の圧力が加わるのに対し、カンチレバー部１２の下流側には下流開口６の圧力が加わる。そして、この開口５，６間の圧力差に応じて差圧検出素子１０のカンチレバー部１２が弾性変形し、ピエゾ抵抗部１３１，１３２に歪みが生じる。
流量演算部２０は、上記の差圧に対応したピエゾ抵抗部１３１，１３２の抵抗値の変化を、配線部１６，１７を介して検出する。そして、当該流量演算部２０は、流体の圧力損失と流量との間に相関関係があることを利用して、主流路２内の差圧に基づいて流体の流量を演算する。この流量演算部２０は、例えば、コンピュータやアナログ回路等で構成することができる。
以下に、本実施形態における差圧検出素子１０の製造方法について、図６〜図８を参照しながら説明する。
図６は本実施形態における差圧検出素子の製造方法を示す工程図、図７（ａ）〜図８（ｆ）は図６の各ステップを示す断面図である。
先ず、図６のステップＳ１１において、図７（ａ）に示すように、ＳＯＩウェハ３０を準備する。このＳＯＩウェハ３０は、第１のシリコン層３１（活性層）と、シリコン酸化層３２（ＢＯＸ（Buried Oxide）層）と、第２のシリコン層３３（ハンドル層）と、を有しており、２つのシリコン層３１，３３の間にシリコン酸化層３２を挟むように３つの層３１〜３３が積層されている。本実施形態におけるＳＯＩウェハ３０が、本発明におけるＳＯＩ基板の一例に相当する。
こうしたＳＯＩウェハ３０を形成する手法としては、例えば、シリコン酸化層が形成されたシリコン基板に別のシリコン基板を貼り合わせる方法や、ＳＩＭＯＸ（Separation by Implanted Oxygen）法、スマートカット法等を例示することができる。
次いで、図６のステップＳ１２において、ＳＯＩウェハ３０の第１のシリコン層３１に拡散層１３を形成する。
具体的には、図７（ｂ）に示すように、ＳＯＩウェハ３０に対して熱酸化処理を行うことで、第１のシリコン層３１に熱シリコン酸化層４１を形成する。なお、この熱シリコン酸化層４１は、上述の第１の絶縁層１６の一部を構成することになると共に、後述の拡散層１３の形成時のイオン注入時のイオンのチャネリングを抑制する機能と、イオン注入後のアニール処理時のイオンの外方拡散を抑制する機能と、を有する。
次いで、図７（ｃ）に示すように、熱シリコン酸化層４１上に第１のレジスト層５１を形成する。この第１のレジスト層５１は、拡散層１３のリード部１３３〜１３５の形状に対応した開口を有している。
次いで、同図に示すように、第１のレジスト層５１の開口を介して、ｐ型の不純物を第１のシリコン層３１にドーピングすることで、リード部１３３〜１３５を形成し、その後、第１のレジスト層５１を除去する。
次いで、図７（ｄ）に示すように、ＳＯＩウェハ３０上に第２のレジスト層５２を形成する。この第２のレジスト層５２は、ピエゾ抵抗部１３１，１３２を含めた拡散層１３全体の形状に対応した開口を有している。
次いで、同図に示すように、第１のレジスト層５１の開口を介して、ｐ型の不純物を第１のシリコン層３１にドーピングすることで、ピエゾ抵抗部１３１，１３２を形成し、その後、第１のシリコン層３１を除去する。
ＳＯＩウェハ３０の第１のシリコン層３１に不純物をドーピングする手法としては、例えば、イオン注入法（Ion Implantation）等を例示することができる。この際、配線部１３３〜１３５における不純物の濃度が、ピエゾ抵抗部１３１，１３２における不純物の濃度よりも高くなるように、イオン注入を制御する。
次いで、図６のステップＳ１３に示すように、拡散層１３を覆う第１の絶縁層１４をＳＯＩウェハ３０の全面に形成する。
具体的には、図７（ｅ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法によって、熱シリコン酸化層４１の上にシリコン酸化膜をさらに堆積させて、堆積シリコン酸化層４２を形成する。
次いで、図７（ｆ）に示すように、相互に積層された熱シリコン酸化層４１と堆積シリコン酸化層４２に対してアニール処理を行って、これら２つのシリコン酸化層４１，４２を一体化することで、第１の絶縁層１４を形成する。このステップＳ１３におけるアニール処理では、例えば、９００℃〜１２００℃程度まで上昇させる。なお、このアニール処理の温度が、本発明における第１の絶縁層の成膜温度の一例に相当する。
次いで、図６のステップＳ１４において、図７（ｇ）に示すように、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によって、第１の絶縁層１４の上にシリコン窒化膜を堆積させることで、第２の絶縁層１５を形成する。このステップＳ１４におけるＬＰＣＶＤ法では、例えば、５００℃〜８００℃程度まで上昇させる。なお、このＬＰＣＶＤ法の温度が、本発明における第２の絶縁層の成膜温度の一例に相当する。
ここで、線膨張係数が温度に対して一定であると仮定すると、第１の絶縁層１４の成膜後（すなわち、上述のステップＳ１３におけるアニール処理後）の冷却過程において第１の絶縁層１４に生じる熱応力σ１は、下記の（４）式で表すことができる。
Figure 0006073512
但し、上記の（４）式において、α０はカンチレバー部１２を構成する材料の線膨張係数であり、α１は第１の絶縁層１４の線膨張係数であり、ｖ１は第１の絶縁層１４のポアソン比であり、Ｅ１は第１の絶縁層１４のヤング率であり、ｄＴ１は第１の絶縁層１４の成膜後の冷却過程における温度差（すなわち、上述のステップＳ１３におけるアニール処理での最高温度と室温との差）である。
一方、第２の絶縁層１５の成膜後（すなわち、上述のステップＳ１４におけるＬＰＣＶＤ法によって第２の絶縁層１５を形成した後）の冷却過程において第２の絶縁層１５に生じる熱応力σ２は、下記の（５）式で表すことができる。
Figure 0006073512
但し、上記の（５）式において、α２は第２の絶縁層１５の線膨張係数であり、ｖ２は第２の絶縁層１５のポアソン比であり、Ｅ２は第２の絶縁層１５のヤング率であり、ｄＴ２は第２の絶縁層１５の成膜後の冷却過程における温度差（すなわち、上述のステップＳ１４におけるＬＰＣＶＤ法での最高温度と室温との差）である。
そして、第１及び第２の絶縁層１４，１５はいずれも薄膜であるので、膜応力が膜断面に一様に分布していると近似すると、以下の（６）式のようなつり合いの式が導かれる。この（６）式が満たされる場合に、膜応力のつり合いによりカンチレバー部１２の反り量がゼロになる。
Figure 0006073512
そこで、本実施形態では、上記の（３）〜（６）式に基づいて、下記の（７）式を満たすように、上記のステップＳ１３，Ｓ１４を実行する。これにより、第２の絶縁層１５によってカンチレバー部１２の反りをより適切に相殺することができ、差圧検出素子１０の圧力印加方向に対する感度の対称性の一層の向上を図ることができる。
Figure 0006073512
なお、本実施形態では、上記の（６）式及び（７）式における第１の絶縁層１４の厚さｗ１は、上述のステップＳ１２で形成された熱シリコン酸化層４１の厚さと、上述のステップＳ１３で形成された堆積シリコン酸化層４２の厚さと、を合計した厚さである。
次いで、図６のステップＳ１５において、配線部１６，１７を形成する。
具体的には、図８（ａ）に示すように、第２の絶縁層１５上に第３のレジスト層５３を形成する。この第３のレジスト層５３は、配線部１６，１７の形状に対応した開口を有している。
次いで、同図に示すように、第３のレジスト層５３の開口を介して、第１及び第２の絶縁層１４，１５に対してエッチング処理を行うことで、第１及び第２の絶縁層１４，１５の開口１４１，１４２，１５１，１５２を形成する。
次いで、図８（ｂ）に示すように、第１及び第２の絶縁層１４，１５の開口１４１，１４２，１５１，１５２の中に導電性材料を充填し、その後、第３のレジスト層５３を除去する。これにより、配線部１６，１７が形成される。こうした導電性材料としては、例えば、銅、アルミニウム、金等の金属材料を例示することができる。また、導電性材料を充填する手法としては、例えば、スパッタリング、真空蒸着、めっき等を例示することができる。
次いで、図６のステップＳ１６において、カンチレバー部１２を形成する。
具体的には、図８（ｃ）に示すように、第２の絶縁層１５と配線部１６，１７の上に、第４のレジスト層５４を形成する。この第４のレジスト層５４は、第１のシリコン層３１において固定端１２１を除くカンチレバー部１２を包含する領域に対応した開口を有している。
次いで、同図に示すように、第４のレジスト層５４の開口を介して、第１及び第２の絶縁層１４，１５に対してエッチング処理を行う。これにより、第１のシリコン層３１において固定端１２１を除くカンチレバー部１２を包含する領域が、第１及び第２の絶縁層１４，１５から露出する。
次いで、図８（ｄ）に示すように、第１のシリコン層３１、第２の絶縁層１５及び配線部１６，１７の上に、第５のレジスト層５５を形成する。この第５のレジスト層５５は、支持基板１１とカンチレバー部１２との間の上述の隙間１２２の形状に対応した開口を有している。
次いで、同図に示すように、第５のレジスト層５５の開口を介して、第１のシリコン層３１に対してエッチング処理を行う。これにより、隙間１２２によってカンチレバー部１２が画定される。この際、ＳＯＩウェハ３０のシリコン酸化層３２がエッチングストッパとして機能する。
次いで、図６のステップＳ１７において、支持基板１１を形成する。
具体的には、図８（ｅ）に示すように、ＳＯＩウェハ３０の下面に第６のレジスト層５６を形成する。この第６のレジスト層５６は、上述の支持基板１１の開口１１１の形状に対応した開口を有している。
次いで、同図に示すように、第２のシリコン層３３に対して下方からエッチング処理を行う。この際、ＳＯＩウェハ３０のシリコン酸化層３２がエッチングストッパとして機能する。
次いで、第６のレジスト層５６を除去した後、図８（ｆ）に示すように、シリコン酸化層３２に対して下方からエッチング処理を行うことで、開口１１１を有する支持基板１１が形成される。
以上に説明したステップＳ１１〜Ｓ１７を実行することで、一枚のＳＯＩウェハ３０に多数の差圧検出素子１０が一括で形成される。このため、図６のステップＳ１８において、当該多数の差圧検出素子１０をダイシングによって個片化することで、個々の差圧検出素子１０が完成する。
以上のように、本実施形態では、第１の絶縁層１４の上に第２の絶縁層１５が積層されており、この第２の絶縁層１５の線膨張係数は第１の絶縁層１４の線膨張係数よりも大きくなっている。このため、カンチレバー部１２の反りを相殺することができ、差圧検出素子１０のオフセット電圧を小さくすることができる。
また、本実施形態では、シリコン酸化層１４の上にシリコン窒化層１５が積層されていることで、湿気がシリコン酸化層１４に浸透し、シリコン酸化層が膨張することで、カンチレバー部が経時的に撓んでしまう現象を防ぐことができる。これにより、例えば、オフセット状態におけるカンチレバー部１２の位置が経時的に変動してしまうのを抑制することができる。
本実施形態における図６のステップＳ１２が本発明における第１のステップの一例に相当し、本実施形態における図６のステップＳ１３が本発明における第２のステップの一例に相当し、本実施形態における図６のステップＳ１４が本発明における第３のステップの一例に相当する。
なお、以上説明した実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記の実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
例えば、上述の実施形態では、熱酸化処理によって形成した熱シリコン酸化層４１と、ＣＶＤ法によって形成した堆積シリコン酸化層４２と、の２層をアニール処理することで、第１の絶縁層１４を形成したが、第１の絶縁層１４を形成する方法は特にこれに限定されない。例えば、熱酸化法、ＣＶＤ法、又は、スピンコート法等のいずれかの手法によって形成された１層のシリコン酸化層によって第１の絶縁層１４を構成してもよい。
１…流量計測装置
２…主流路
３…オリフィス
４…バイパス路
５…上流開口
６…下流開口
１０…差圧検出素子
１１…支持基板
１１１…貫通孔
１１２…上面
１２…カンチレバー部
１２１…固定端
１２２…隙間
１３…拡散層
１３１，１３２…ピエゾ抵抗部
１３３〜１３５…リード部
１４…第１の絶縁層
１４１，１４２…開口
１５…第２の絶縁層
１５１，１５２…開口
１６，１７…配線部
２０…流量演算部
３０…ＳＯＩウェハ
３１…第１のシリコン層
３２…シリコン酸化層
３３…第２のシリコン層
４１…熱シリコン酸化層
４２…堆積シリコン酸化層
５１〜５６…第１〜第６のレジスト層

Claims (8)

  1. 開口を有する支持部と、
    前記開口に突出するように前記支持部に片持ち支持されたカンチレバー部と、
    前記カンチレバー部の固定端に設けられたピエゾ抵抗部を含む拡散層と、
    前記拡散層に電気的に接続された一対の配線部と、
    前記拡散層を覆う第１の絶縁層と、
    前記第１の絶縁層に積層された第２の絶縁層と、を備えており、
    前記第１の絶縁層の線膨張係数は、前記カンチレバー部を構成する材料の線膨張係数に対して相対的に小さく、
    前記第２の絶縁層の線膨張係数は、前記第１の絶縁層の線膨張係数に対して相対的に大きい差圧検出素子。
  2. 請求項１に記載の差圧検出素子であって、
    前記カンチレバー部は、シリコンから構成されており、
    前記第１の絶縁層は、シリコン酸化層であり、
    前記第２の絶縁層は、シリコン窒化層である差圧検出素子。
  3. 請求項１又は２に記載の差圧検出素子であって、
    下記の（１）式を満たす差圧検出素子。
    Figure 0006073512
     但し、上記の（１）式において、ｗ１は第１の絶縁層の厚さであり、ｗ２は前記第２の絶縁層の厚さである。
  4. 請求項１〜３のいずれか一項に記載の差圧検出素子であって、
    前記拡散層は、一対の前記配線部と前記ピエゾ抵抗部を電気的に直列接続するリード部を含んでおり、
    前記リード部における不純物の濃度は、前記ピエゾ抵抗部における不純物の濃度に対して相対的に高い差圧検出素子。
  5. 主流路を流れる流体の流量を検出する流量計測装置であって、
    請求項１〜４のいずれか一項に記載の差圧検出素子と、
    一対の連通口を介して前記主流路に連通していると共に、前記差圧検出素子が設けられたバイパス路と、
    前記差圧検出素子の出力に基づいて前記流体の流量を演算する流量演算部と、を備えた流量計測装置。
  6. 請求項１〜４のいずれか一項に記載の差圧検出素子の製造方法であって、
    ＳＯＩ基板の一方のシリコン層に不純物をドーピングすることで、前記拡散層を形成する第１のステップと、
    前記拡散層の上に前記第１の絶縁層を形成する第２のステップと、
    前記第１の絶縁層上に前記第２の絶縁層を形成する第３のステップと、を備えており、
    前記第２のステップの成膜温度は、１２００℃以下であり、
    前記第３のステップの成膜温度は、８００℃以下である差圧検出素子の製造方法。
  7. 請求項６に記載の差圧検出素子の製造方法であって、
    下記の（２）式を満たす差圧検出素子の製造方法。
    Figure 0006073512
     但し、上記の（２）式において、
    α０は前記カンチレバー部を構成する材料の線膨張係数であり、
    α１は前記第１の絶縁層の線膨張係数であり、
    ｖ１は前記第１の絶縁層のポアソン比であり、
    Ｅ１は前記第１の絶縁層のヤング率であり、
    ｄＴ１は前記第１の絶縁層の成膜後の冷却過程における温度差であり、
    ｗ１は前記第１の絶縁層の厚さであり、
    α２は前記第２の絶縁層の線膨張係数であり、
    ｖ２は前記第２の絶縁層のポアソン比であり、
    Ｅ２は前記第２の絶縁層のヤング率であり、
    ｄＴ２は前記第２の絶縁層の成膜後の冷却過程における温度差であり、
    ｗ２は前記第２の絶縁層の厚さである。
  8. 請求項６又は７に記載の差圧検出素子の製造方法であって、
    前記第１のステップは、前記シリコン層に対して熱酸化処理を行うことで熱シリコン酸化層を形成することを含み、
    前記第２のステップは、
    ＣＶＤ法によって前記熱シリコン酸化層上に堆積シリコン酸化層を形成することと、
    前記熱シリコン酸化層及び前記堆積シリコン酸化層に対してアニール処理を行うことで、前記第１の絶縁層を形成することと、を含み、
    前記第３のステップは、ＣＶＤ法によって前記シリコン窒化層を形成することを含んでおり、
    前記第２のステップの成膜温度は、前記第２のステップでの前記アニール処理の温度であり、
    前記第３のステップの成膜温度は、前記第３のステップでの前記ＣＶＤ法の温度である差圧検出素子の製造方法。
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