JP6065555B2 - 半導体装置 - Google Patents

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Description

本発明は、セル領域とこのセル領域の周囲の周辺領域とにＰＮカラムからなるスーパージャンクション（以下、ＳＪという）構造を備えた半導体装置に関するものである。
従来より、耐圧とオン抵抗とを改善する半導体デバイスとして、ＳＪ構造のＭＯＳトランジスタ（以下、ＳＪＭＯＳという）が知られている。このＳＪＭＯＳには、短冊状のＮ型カラム領域とＰ型カラム領域とが半導体基板の面方向に交互に繰り返し配列された繰り返し構造ＰＮカラムからなるＳＪ構造が備えられている。このＳＪ構造により、電流が流れやすい通電経路が形成されるので低オン抵抗化が図れると共に、電界集中が回避されるので高耐圧を得ることが可能となる。
また、耐圧を確保するためには、周辺領域の耐圧構造も重要である。このため、従来では、周辺領域に備えられたＰＮカラムの上に、比較的不純物濃度の薄いＰ型層をエピタキシャル成長させ、Ｐ型層を介してＰ型カラム領域をソース電極と接続させている。これにより、周辺領域を空乏化させ、高耐圧が得られるようにしている。
しかしながら、エピタキシャル成長工程は時間が掛かり、コストが高くなるという課題があった。このため、特許文献１において、周辺領域にＰ型不純物をイオン注入することでＰ型のリサーフ（RESURF：Reduced Surface Field）層を形成し、周辺領域のＰ型カラム領域とソース電極とを電気的に接続させる構造が提案されている。さらに、リサーフ層にスリットを入れてストライプ状にしたり、Ｎ型カラム領域の表層部を狙ってリサーフ層を形成することで、リサーフ層が空乏化し易くなるようにしている。
特許第４８４４６０５号公報
しかしながら、リサーフ層のＰ型不純物濃度がＮ型カラム領域に含まれるＮ型不純物を打ち返してＰ型化させるのに十分な濃度でなければならない。このため、単にリサーフ層にスリットを加えるのみではリサーフ層の空乏化に必要な電界が不十分となり、耐圧を十分に確保することができない。すなわち、高耐圧を確保する為にはリサーフ層の濃度が十分に低い必要がある一方で、性能向上に伴って濃度が高くなったＮ型カラム領域に含まれるＮ型不純物を打ち返してＰ型化させるためには高い不純物濃度が必要となるため、これらが両立しない。
具体的には、図８に示すように、リサーフ層Ｊ１のＰ型不純物濃度が濃すぎると、Ｐ型カラム領域Ｊ２の内部側が空乏化しない。このため、周辺領域における最外周まで低電位が届き、電界集中が生じて耐圧が確保できない。
また、図９Ａ、図９Ｂに示すように、リサーフ層Ｊ１のＰ型不純物濃度が薄すぎると、Ｎ型カラム領域Ｊ３の上層部をＰ型に反転させられなくなる。このため、ＰＮカラムの繰り返し方向においてはＮ型カラム領域Ｊ３の表層部がＰ型になっていないために周辺領域のＰ型カラム領域Ｊ２がフローティング状態となる。したがって、Ｐ型カラム領域Ｊ２の長手方向ではＰ型カラム領域Ｊ２がソース電極に接続されていことから、図９Ａのように外周方向に向けて広範囲に空乏層が広がるが、ＰＮカラムの繰り返し方向では、図９Ｂのように外周方向への空乏層の広がりが小さくなる。このため、方向によって空乏層の広がり方が異なるために、周辺領域のうちセル領域のコーナ部に対応する位置において電界集中が発生し、耐圧が確保できなくなる。
一方、Ｎ型カラム領域Ｊ３の表層部を狙ってリサーフ層Ｊ１を形成する場合、Ｐ型カラム領域Ｊ２の表層部のＰ型不純物が濃くなり過ぎないようにできる。ところが、ＰＮカラムの表面側ではリサーフ層Ｊ１が形成されずに残ったＮ型カラム領域Ｊ３からリサーフ層Ｊ１側に空乏層が広がるようにしなければならない。このため、リサーフ層Ｊ１のピッチや幅によっては、本来はＮ型カラム領域Ｊ３からＰ型カラム領域Ｊ２に広がる空乏層によって耐圧設計を行っているのに、Ｎ型カラム領域Ｊ３からリサーフ層Ｊ１に広がる空乏層によって耐圧が律則してしまうことになる。
本発明は上記点に鑑みて、高耐圧を確保しつつ、周辺領域のうちセル領域のコーナ部に対応する位置において電界集中が発生することを抑制し、さらにＰＮカラムに広がる空乏層によって耐圧が律則される半導体装置を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、ドリフト領域としての一方向を長手方向とする第１導電型カラム領域（４）および第２導電型カラム領域（５）が第１導電型層（３）の上に形成されていると共に、第１導電型カラム領域および第２導電型カラム領域が前記一方向と垂直な方向を繰り返し方向として所定ピッチで交互に繰り返し形成されることによってＳＪ構造が構成された半導体基板（６）を備え、半導体素子（９）が形成されたセル領域（１）の外周に設けられた周辺領域（２）では、ＳＪ構造のうち第１導電型カラム領域の表層部に、隣り合う第２導電型カラム領域を連結し、前記一方向と同方向において、第１導電型カラム領域および第２導電型カラム領域が繰り返し形成されたピッチよりも小さなピッチで配置された第２導電型層（７）が備えられており、第２導電型層は、セル領域の外周方向に向かって徐々にピッチが広くされていることを特徴としている。
このように、第１導電型カラム領域の表層部に第２導電型不純物をイオン注入することでリサーフ層を構成する第２導電型層を形成している。これにより、第２導電型カラム領域の表層部には第２導電型不純物が注入されないようにできる。このため、第２導電型カラム領域の表層部の濃度が濃くなり過ぎることを抑制できると共に、第１導電型カラム領域に含まれる第１導電型不純物を打ち返して第２導電型化させるのに十分な第２導電型不純物をイオン注入できる。したがって、高耐圧を確保しつつ、周辺領域のうちセル領域のコーナ部に対応する位置において電界集中が発生することを抑制できる。
また、第１導電型カラム領域および第２導電型カラム領域が繰り返し形成されたピッチ、つまりＰＮカラムのピッチと比較して、第２導電型層のピッチの方が小さくなるようにしている。これにより、ＰＮカラムに広がる空乏層によって耐圧が律則され、ＰＮカラムによる耐圧設計に基づく十分な耐圧を得ることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
本発明の第１実施形態にかかる半導体装置の上面レイアウト図である。 図１のＡ−Ａ断面図である。 ＰＮカラムおよびＰ型層７の上面レイアウト図である。 Ｐ型層７のピッチをＰＮカラムのピッチよりも狭くした場合における各ピッチと電界強度Ｅとの関係を模式的に示した図である。 Ｐ型層７のピッチをＰＮカラムのピッチよりも広くした場合における各ピッチと電界強度Ｅとの関係を模式的に示した図である。 他の実施形態で説明する半導体装置におけるＰＮカラムおよびＰ型層７の上面レイアウト図である。 他の実施形態で説明する半導体装置におけるＰＮカラムおよびＰ型層７の上面レイアウト図である。 他の実施形態で説明する半導体装置におけるＰＮカラムおよびＰ型層７の上面レイアウト図である。 リサーフ層のＰ型不純物濃度が濃すぎる場合の電位分布のシミュレーション結果を示した図である。 リサーフ層のＰ型不純物濃度が薄すぎる場合のＰ型カラム領域の長手方向と同方向における電位分布のシミュレーション結果を示した図である。 リサーフ層のＰ型不純物濃度が薄すぎる場合のＰ型カラム領域とＮ型カラム領域の繰り返し方向と同方向における電位分布のシミュレーション結果を示した図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
以下、本発明の第１実施形態について図１〜図４を参照して説明する。ここでは、半導体装置としてトレンチゲート型のＭＯＳＦＥＴを備えたものを例に挙げて説明するが、他の縦型半導体素子が備えられるものであっても良い。なお、図３や図４Ａ、図４Ｂは断面図ではないが、図を見やすくするためにｐ型の部分をハッチングで示してある。
図１に示されるように、本実施形態にかかる半導体装置は、半導体素子が形成されたセル領域１と、周辺領域２とを備えた構成とされている。セル領域１が四角形状で構成されており、このセル領域１を囲うように周辺領域２が設けられている。図２に示されるように、セル領域１には多数のＭＯＳＦＥＴが形成されている。
図２に示すように、半導体装置は、Ｎ+型のドレイン層３の上に、ドリフト領域としてＮ型カラム領域４およびＰ型カラム領域５を有するＳＪ構造が構成された半導体基板６を備えている。Ｎ型カラム領域４およびＰ型カラム領域５は、ドレイン層３の面方向と平行な一方向を長手方向として延設され、その長手方向に対する垂直方向を繰り返し方向として交互に繰り返し配置されている。Ｎ型カラム領域４やＰ型カラム領域５のピッチや幅および不純物濃度についてはチャージバランスを考慮して設定されている。このＳＪ構造の詳細については後で説明する。
また、ＳＪ構造の表面側において、周辺領域２にはＰ型層７が形成されており、ドレイン層３の裏面側、つまりＳＪ構造とは反対側にはドレイン電極８が形成されている。Ｐ型層７は、ＳＪ構造の表面側の全域に形成されているのではなく、セル領域１には形成されず、周辺領域２にのみ形成されており、エピタキシャル成長ではなくイオン注入によって形成されている。このＰ型層７が本発明の特徴となるものであり、このＰ型層７の詳細構造については後で説明する。
セル領域１においては、半導体素子９としてトレンチゲート型のＭＯＳＦＥＴが形成されている。ＭＯＳＦＥＴの構造については一般的だが、簡単に説明すると、次の通りである。ＳＪ構造の表層部において、Ｎ+型ソース領域およびＰ型チャネル層が形成されていると共に、これらを貫通してＮ型カラム領域４に達するトレンチ１０が形成されている。このトレンチ１０の内表面にゲート絶縁膜とゲート層とが順に形成されることでトレンチゲート構造が構成されている。また、Ｐ型チャネル層にはＰ型ボディ領域も形成されている。
トレンチ１０は、Ｎ型カラム領域４やＰ型カラム領域５の長手方向と同方向を長手方向として延設されている。さらに、１つのＮ型カラム領域４と当該Ｎ型カラム領域４に隣接する１つのＰ型カラム領域５とを一組のカラム構造と定義すると、トレンチゲート構造は一組のカラム構造毎に設けられており、Ｎ型カラム領域４と対応する位置に形成されている。
なお、本実施形態では、トレンチ１０の長手方向をＮ型カラム領域４やＰ型カラム領域５の長手方向と同方向としているが、トレンチ１０の長手方向をＮ型カラム領域４やＰ型カラム領域５の長手方向に対して交差させることもできる。
また、ゲート層上には、当該ゲート層を覆うと共にＮ+型ソース領域およびＰ型チャネル層が露出するコンタクトホールが設けられた層間絶縁膜１１が形成されている。層間絶縁膜１１は例えば酸化膜などによって構成されている。この層間絶縁膜１１を覆うようにソース電極１２が形成されており、層間絶縁膜１１のコンタクトホールを介してＮ+型ソース領域およびＰ型チャネル層に接触させられている。
このような構造によりセル領域１が構成されている。そして、セル領域１に備えられたＭＯＳＦＥＴは、ゲート層に対してゲート電圧が印加されると、ｐ型チャネル層のうちトレンチ１０の側面に接している部分にチャネルを形成し、ソース−ドレイン間に電流を流すという動作を行う。なお、ここで説明したＭＯＳＦＥＴの構造は一例であり、他の構造でも良い。
一方、周辺領域２には、ＳＪ構造およびＰ型層７の上にＬＯＣＯＳ酸化膜などで構成された絶縁膜１３ａが形成されている。この絶縁膜１３ａの上にも絶縁膜１３ｂが形成されており、さらに絶縁膜１３ｂの上に、例えば４００ｎｍの厚さのポリシリコン層１４が形成されている。ポリシリコン層１４は配線としてパターニングされており、セル領域１側から順に、ゲート配線１５とフィールドプレート１６とが配置されたレイアウトとされている。
ゲート配線１５はゲート層と電気的に接続されており、ゲート配線１５の上にはゲート電極１７が形成されている。フィールドプレート１６の上にはソース電極１２と電気的に接続された中継電極１８が形成されている。
ポリシリコン層１４のうちフィールドプレート１６よりも外側には、複数のガードリング１９がセル領域１とは反対側に向かって等間隔でレイアウトされている。ガードリング１９は、例えば導電領域としてセル領域１を囲うように多段に連ねられて並べられている。なお、ガードリング１９として、例えばＮ型の導電領域、Ｐ型の導電領域、または金属等を採用しても良い。
さらに、ポリシリコン層１４のうち最も外側に最外周リング２０がレイアウトされ、この最外周リング２０の上に最外周電極（ＥＱＲ）２１が形成されている。最外周リング２０は、複数のガードリング１９のうち最も最外周電極２１側のガードリング１９と電気的に接続されている。この最外周電極２１は、半導体装置の外縁部側すなわち周辺領域２の最外縁部に位置している。そして、最外周電極２１は、半導体基板６の表層部に設けられたＮ+型領域２２を介してＳＪ構造の周囲に位置するＮ型のエピタキシャル領域に電気的に接続されている。
ゲート配線１５、フィールドプレート１６、複数のガードリング１９、および最外周リング２０は層間絶縁膜１１に覆われていると共に、ゲート配線１５、フィールドプレート１６、および最外周リング２０の一部が層間絶縁膜１１から露出している。ゲート電極１７や中継電極１８は、層間絶縁膜１１の開口部を介してゲート配線１５やフィールドプレート１６に接続されている。
また、最外周電極２１は、半導体基板６の厚み方向（基板法線方向）から見てＳＪ構造と重なるように設けられている。これにより、ＳＪ構造の電位分布の広がりが最外周電極２１によって抑えられる。
上記のように周辺領域２においてポリシリコン層１４がレイアウトされた領域のうち、複数のガードリング１９がレイアウトされた領域が電位分割領域２３とされている。電位分割領域２３は、Ｐ型層７の上方（絶縁膜１３ａ側）における領域であり、ソース電極１２（中継電極１８）と最外周電極２１とを電気的に接続すると共にソース電極１２（中継電極１８）と最外周電極２１との間の電圧を複数段に分割する。電圧を複数段に分割するために、各ガードリング１９は所望の耐圧を確保したツェナーダイオード２４によってそれぞれ接続されている。
また、複数のガードリング１９は電位分割領域２３においてソース電極１２（中継電極１８）側から最外周電極２１側に向かって等間隔で配置されている。このため、電位分割領域２３は、ソース電極１２（中継電極１８）側から最外周電極２１側に向かって、等間隔でソース電極１２（中継電極１８）と最外周電極２１との間の電圧を複数段に分割する。これにより、電位分割領域２３においてソース電極１２（中継電極１８）側から最外周電極２１側に向かって等間隔で電位を固定できる。
次に、半導体基板６のＳＪ構造の詳細構造について説明する。本実施形態では、ＳＪ構造を構成するＮ型カラム領域４およびＰ型カラム領域５は、セル領域１から周辺領域２にわたって繰り返し配置されている。Ｎ型カラム領域４およびＰ型カラム領域５の深さは例えば４７μｍ、ピッチは７μｍとされている。
そして、セル領域１では、Ｎ型カラム領域４とＰ型カラム領域５の幅および不純物濃度を同じにしてある。このため、ＰＮカラムはＰキャリア数、Ｎキャリア数が一致しており、ＰＮカラムのチャージバランスが取られている。例えば、Ｎ型カラム領域４およびＰ型カラム領域５の不純物濃度をそれぞれ２．５×１０15〜５×１０16ｃｍ-3にしてある。
一方、周辺領域２では、Ｎ型カラム領域４とＰ型カラム領域５との不純物濃度のバランスがセル領域１から外周方向に向かって連続的に変化する領域となるチャージバランス変化領域２５とされている。なお、最外周電極２１は、このチャージバランス変化領域２５の周囲に位置している。
チャージバランス変化領域２５では、セル領域１から外周方向に向かって、徐々にＮ型カラム領域４の体積がＰ型カラム領域５の体積よりも大きくされ、Ｎキャリア数がＰキャリア数よりも多くなるようにしてある。つまり、周辺領域２のＳＪ構造がＮリッチ領域となるようにしている。そして、このＮリッチとされたＳＪ構造を囲むように、ドリフト領域の周囲のＮ型のエピタキシャル領域（以下、Ｎエピ領域という）が形成されている。
具体的には、図３に示すように、周辺領域２では、ＰＮカラムの繰り返し方向において、Ｐ型カラム領域５の幅をセル領域１と同じままにしつつ、Ｎ型カラム領域４の幅をセル領域１の幅よりも外周方向に向かって徐々に大きくなるようにしている。
また、ＰＮカラムの繰り返し方向に垂直な方向において、Ｐ型カラム領域５の幅が当該Ｐ型カラム領域５の端部５ａに向かって、つまりセル領域１の外周方向に向かって連続的に狭くなるようにしている。言い換えると、Ｐ型カラム領域５の端部５ａを当該垂直な方向で先細りにしており、当該垂直な方向におけるＮ型カラム領域４の幅が連続的に広くなっている。これにより、周辺領域２ではセル領域１から離れるほどＮ型カラム領域４の体積が連続的に増えるので、繰り返し方向およびそれと垂直方向の両方向において、Ｎ型寄りに不純物濃度のバランスが崩れる。すなわち、Ｎ型が支配的になり、周辺領域２の最外縁部側に向かってＮリッチとなる。このように、Ｐ型カラム領域５の平面レイアウトによって、チャージバランス変化領域２５における不純物濃度のバランスを連続的に変化させている。
このようなチャージバランス変化領域２５を設けていることから、周辺領域２における余剰濃度は、セル領域１から外周方向に向かうに連れて減少していく。このため、セル領域１内よりも周辺領域２の方の電界集中が疎になる。したがって、周辺領域２においてセル領域１よりも耐圧が高くなるようにすることが可能となる。
続いて、本実施形態にかかる半導体装置の特徴となるＰ型層７の詳細構造について説明する。
図３に示すように、Ｐ型層７は、周辺領域２において各Ｐ型カラム領域５を連結させるように形成され、連結させたＰ型カラム領域５の表層部と共にＰ型のリサーフ層を構成する。Ｐ型層７の不純物濃度は、Ｎ型カラム領域４を打ち返して導電型を反転させてｐ型化できる程度、かつ、濃くなり過ぎて空乏層が十分に広がらなくならない程度とされている。具体的には、Ｐ型層７の不純物濃度はＮ型カラム領域４の不純物濃度の１倍より多く２倍以下とされており、例えば、Ｎ型カラム領域４のＮ型不純物濃度を６×１０15ｃｍ-3とする場合、Ｐ型層７のＰ型不純物濃度を９×１０15ｃｍ-3としている。
このＰ型層７は、図３に示すように、Ｐ型層７は、周辺領域２におけるＮ型カラム領域４の表層部にメッシュ状に点在させられており、本実施形態では、Ｐ型カラム領域５の長手方向と垂直な複数の平行直線上に並ぶようにＰ型層７が点在させられている。つまり、周辺領域２におけるＮ型カラム領域４の表面にＰ型層７を形成しつつ、Ｐ型層７にスリットを入れてＰ型カラム領域５の長手方向と同方向においてＰ型層７を複数に分割したレイアウトとしている。
Ｐ型カラム領域５の長手方向と同方向において分割された各Ｐ型層７の幅は同じに設定しているが、各Ｐ型層７の間に残るＮ型カラム領域４の同方向での幅以下になるようにしている。このように、各Ｐ型層７の幅が各Ｐ型層７の間に残るＮ型カラム領域４の同方向での幅以下となるようにしているため、Ｐ型層７の空乏化に必要な電界が不十分になることを抑制でき、それによる耐圧低下を抑制することができる。
また、ＰＮカラムの繰り返し方向において、Ｐ型層７の幅がセル領域１の外周方向に向かって連続的に狭くなるようにしている。つまり、Ｐ型層７を当該繰り返し方向において先細りにしている。言い換えると、Ｐ型層７の間に残るＮ型カラム領域４の表面の幅が、ＰＮカラムの繰り返し方向において連続的に広くなっている。これにより、ＰＮカラムの繰り返し方向において、周辺領域２での余剰濃度がＰリッチとなることを防ぐことができ、空乏層がＰＮカラムの終端位置に届いて耐圧が低下することを防ぐことができる。
また、Ｐ型層７のピッチは、セル領域１の外周方向に向かうに連れて大きくなるように設定されている。つまり、ＰＮカラムの長手方向において、Ｐ型層７の間に残るＮ型カラム領域４の表面の幅が連続的に広くなっている。これにより、ＰＮカラムの長手方向においても、周辺領域２での余剰濃度がＰリッチとなることを防ぐことができ、空乏層がＰＮカラムの終端位置に届いて耐圧が低下することを防ぐことができる。
さらに、Ｐ型層７のピッチは、セル領域１の中心から外周方向に向かった距離が等距離の場所で比較して、ＰＮカラムのピッチよりも小さくされている。これにより、ＰＮカラムに広がる空乏層によって耐圧が律則されるようにすることを可能としている。この理由について、図４Ａおよび図４Ｂを参照して説明する。
図４Ａおよび図４Ｂに示すように、Ｐ型層７のピッチについては適宜調整可能であるが、Ｐ型層７のピッチやＰＮカラムのピッチに応じて、各部での電界強度が規定されることになる。具体的には、Ｎ型半導体（Ｎ型カラム領域４）内における電界強度Ｅの変化量ｄＥ／ｄｘやＰ型半導体（Ｐ型カラム領域５やＰ型層７）内における電界強度Ｅの変化量ｄＥ／ｄｘは、次式で示される。
Figure 0006065555
Figure 0006065555
 数式中、ＮDはドナー濃度（密度）、ＮAはアクセプタ濃度（密度）、εは半導体の誘電率、ｑは電荷を示している。
これらの数式に示されるように、電界強度Ｅの変化量ｄＥ／ｄｘは電荷ｑ、ドナー濃度ＮDもしくはアクセプタ濃度ＮAおよび半導体の誘電率εによって決まる一定値である。このため、Ｐ型半導体の幅やＮ型半導体の幅に応じて電界強度Ｅのピーク値が決まり、これらの幅が大きくなるほど電界強度Ｅのピーク値が大きくなる。
したがって、ＰＮカラムの繰り返し方向においては、Ｎ型カラム領域４とＰ型カラム領域５それぞれの幅、つまりＰＮカラムのピッチによって電界強度Ｅのピーク値が決まる。また、ＰＮカラムの繰り返し方向に対する垂直方向となるＰ型層７とＮ型カラム領域４との間においては、Ｐ型層７と各Ｐ型層７の間に残るＮ型カラム領域４それぞれの幅、つまりＰ型層７のピッチによって電界強度Ｅのピーク値が決まる。このため、図４Ｂに示すように、ＰＮカラムのピッチと比較して、Ｐ型層７のピッチの方が大きいと、Ｐ型層７とＮ型カラム領域４との間における電界強度Ｅのピーク値がＰＮカラムにおける電界強度Ｅのピーク値よりも大きくなってしまう。これにより、本来はＮ型カラム領域４からＰ型カラム領域５に広がる空乏層によって耐圧設計を行っているのにもかかわらず、Ｎ型カラム領域４からＰ型層７に広がる空乏層によって耐圧が律則してしまうことになる。
これを抑制すべく、本実施形態では、図４Ａに示すように、ＰＮカラムのピッチと比較して、Ｐ型層７のピッチの方が小さくなるようにしている。つまり、このような構成とすることで、Ｐ型層７とＮ型カラム領域４とにおける電界強度Ｅのピーク値がＰＮカラムにおける電界強度Ｅのピーク値よりも小さくなるようにしている。これにより、ＰＮカラムに広がる空乏層によって耐圧が律則され、ＰＮカラムによる耐圧設計に基づく十分な耐圧を得ることが可能となる。
次に、本実施形態の半導体装置の製造方法について説明する。まず、ＳＪ構造を備えた半導体基板６を用意する。ここで、周辺領域２に対応するＳＪ構造が例えば図３の平面レイアウトになっていることにより、周辺領域２におけるチャージバランス変化領域２５の不純物濃度のバランスが連続的に変化しているものを用意する。
そして、セル領域１の半導体素子を通常の半導体プロセスにより形成する。また、半導体基板６のうち周辺領域２におけるＮ型カラム領域４の表層部を部分的に開口するマスクを配置したのち、そのマスク上からＰ型不純物をイオン注入することでＰ型層７を形成する。
その後、半導体素子やＰ型層７およびＰＮカラムのうちの露出表面上に絶縁膜１３ａを形成したのち、絶縁膜１３ａの上に絶縁膜１３ｂおよびポリシリコン層１４を形成する。そして、ポリシリコン層１４をゲート配線１５とフィールドプレート１６と複数のガードリング１９と最外周リング２０にレイアウトする。また、各ガードリング１９の間を連結するようにポリシリコン層１４を残す。
そして、各ガードリング１９の間のポリシリコン層１４にイオン注入を行うことでＮ型領域とＰ型領域とを形成してツェナーダイオード２４を構成する。続いて、各ガードリング１９やツェナーダイオード２４を覆うようにさらに層間絶縁膜１１を形成したのちコンタクトホールを開口する。さらに、層間絶縁膜１１の上に金属層の成膜およびパターニングを行うことで、ソース電極１２、ゲート電極１７、中継電極１８、および最外周電極２１をまとめて形成する。こうして本実施形態の半導体装置が完成する。
以上説明したように、本実施形態では、Ｎ型カラム領域４の表層部にＰ型不純物をイオン注入することでリサーフ層を構成するＰ型層７を形成している。これにより、Ｐ型カラム領域５の表層部にはＰ型不純物が注入されないようにできる。このため、Ｐ型カラム領域５の表層部の濃度が濃くなり過ぎることを抑制できると共に、Ｎ型カラム領域４に含まれるＮ型不純物を打ち返してＰ型化させるのに十分なＰ型不純物をイオン注入できる。したがって、高耐圧を確保しつつ、周辺領域のうちセル領域のコーナ部に対応する位置において電界集中が発生することを抑制できる。
また、ＰＮカラムのピッチと比較して、Ｐ型層７のピッチの方が小さくなるようにしている。これにより、ＰＮカラムに広がる空乏層によって耐圧が律則され、ＰＮカラムによる耐圧設計に基づく十分な耐圧を得ることが可能となる。
なお、Ｐ型層７の最大幅についてはＰＮカラムのピッチおよびＮ型カラム領域４の幅によって決まり、Ｐ型層７のピッチがＰＮカラムのピッチよりも小さく、かつ、Ｎ型カラム領域４の幅以下であれば良い。Ｐ型層７の最小幅については、Ｐ型層７によってＰ型カラム領域５が連結されさえすれば良いため特に規定は無く、細ければ細いほど空乏化が容易になるため良いが、プロセス的にイオン注入によって形成できる最小幅に決まることになる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、図５に示すように、セル領域１の外周方向に向かって、Ｐ型層７の幅を変化させずに一定としても良いし、Ｐ型カラム領域５の幅を変化させずに一定としても良い。ただし、上記実施形態のように、ＰＮカラムの繰り返し方向においてＰ型層７の幅が連続的に狭くなるようにすれば、セル領域１の外周方向に向かって周辺領域２での余剰濃度がＰリッチになることを防げる為、より耐圧向上が図れる。同様に、Ｐ型カラム領域５についてもセル領域１の外周方向に向かって端部５ａが先細りとなるようにすることで、より耐圧向上が図れる。
また、Ｐ型層７は、Ｐ型カラム領域５を連結させるように形成されていれば良いため、Ｐ型カラム領域５に対して直行する直線上に配置されていなくても良い。例えば、図６に示すように、Ｐ型カラム領域５に対して斜めに交差する直線上にＰ型層７が配置された構造であっても良い。
また、図７に示すように、Ｐ型カラム領域５に対して直行する直線上であっても、隣接する各Ｎ型カラム領域４すべてにＰ型層７が形成されている必要は無く、１つおきに配置されたレイアウト、つまり入れ子状にＰ型層７が配置された構造であっても良い。
また、半導体素子はＭＯＳＦＥＴに限らず、ダイオード等でも良い。また、ＭＯＳＦＥＴはトレンチゲート型ではなく、プレーナ型でも良い。さらに、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型とした半導体装置を例に挙げて説明して有るが、各部の導電型を反転させた半導体装置としても良い。
１ セル領域
２ 周辺領域
３ ドレイン層
４ Ｎ型カラム領域
５ Ｐ型カラム領域
６ 半導体基板
７ Ｐ型層
９ 半導体素子
１２ ソース電極
２５ チャージバランス変化領域

Claims (6)

  1. ドリフト領域としての一方向を長手方向とする第１導電型カラム領域（４）および第２導電型カラム領域（５）が第１導電型層（３）の上に形成されていると共に、前記第１導電型カラム領域および前記第２導電型カラム領域が前記一方向と垂直な方向を繰り返し方向として所定ピッチで交互に繰り返し形成されることによってスーパージャンクション構造が構成された半導体基板（６）を備え、
    前記半導体基板のうち半導体素子（９）が形成された領域がセル領域（１）とされ、当該セル領域の外周に設けられた領域が周辺領域（２）とされている半導体装置であって、
    前記周辺領域には、前記スーパージャンクション構造のうち前記第１導電型カラム領域の表層部に、隣り合う前記第２導電型カラム領域を連結し、前記一方向と同方向において、前記第１導電型カラム領域および前記第２導電型カラム領域が繰り返し形成されたピッチよりも小さなピッチで配置された第２導電型層（７）が備えられており、
    前記第２導電型層は、前記セル領域の外周方向に向かって徐々にピッチが広くされていることを特徴とする半導体装置。
  2. 前記繰り返し方向において、前記第２導電型層の幅が前記第２導電型層の間に配置される前記第１導電型カラム領域の幅以下となっていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２導電型層は、前記セル領域の中心から外周方向に向かった距離が等距離の場所で比較して、前記第１導電型カラム領域および前記第２導電型カラム領域が繰り返し形成されたピッチよりも小さなピッチで配置されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第２導電型層は、前記セル領域の外周方向に向かって幅が徐々に狭くされていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
  5. 前記周辺領域では、前記第１導電型層の面方向において前記繰り返し方向に垂直な方向における前記第２導電型カラム領域の幅が当該第２導電型カラム領域の端部（５ａ）に向かって連続的に狭くされていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
  6. 前記周辺領域では、前記繰り返し方向において、前記セル領域から離れるほど、前記第１導電型カラム領域の幅が広くされていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
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