JP6040895B2 - マイクロコンピュータ及び不揮発性メモリのブロック管理方法 - Google Patents
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Description
技術が提案されている。例えば、特許文献1には、データをID単位で管理し、更新されたデータのみを追記することで消去回数を低減する技術が開示されている。
以下、第1実施形態について図1から図9を参照して説明する。図4に示すように、マイクロコンピュータ1は、CPU2(書込み処理手段,書込みチェック手段,消去処理手段,消去チェック手段),プログラム記憶用のフラッシュメモリ(FLASH)3,データ記憶用のフラッシュメモリ4(不揮発性半導体メモリ),RAM(Random Access Memory)5,周辺回路6,フラッシュ用電源7,低電圧検出回路8を備えている。CPU2は、フラッシュメモリ3からプログラムデータを読み出して実行することで、フラッシュメモリ4のデータ書込み及び書き換え(更新)、ブロックの消去及び書込み対象ブロックの切替えなどを制御するメモリコントローラの機能を有している。
ビット0:書込み中フラグメモリ9Wのフラグの読み出し/リセット
1:レジスタ10bにデータ「1/0」書込み
そして、ビット2〜7は不使用である。また、アドレス0x0001(第2バイト)のビット0,1には、消去中フラグメモリ9Eに対応して上記と同じ機能が割り当てられている。
以下、第2実施形態について図10を参照して説明する。尚、第1実施形態と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第1実施形態では、各ブロック4Bに対応してフラグメモリ9(W,E)及び制御ロジック10(W,E)を個別に設けたが、第2実施形態では、フラッシュメモリ4に対してフラグメモリ9(W,E)及び制御ロジック10(W,E)を1組だけ設ける。したがって、フラッシュ電源7の電圧低下が発生することで、複数のうち何れか1つのブロック4Bに書込み不良や消去不良が生じたとしても、共通のフラグメモリ9にフラグがセットされる。
ブロック4Bの容量は、2kバイトに限らない。
フラグメモリ9や制御ロジック10にアクセスするためのアドレスは、必ずしもブロック4Bのアドレスの先頭部分に配置する必要はない。
フラグメモリ9及び制御ロジック10を、フラッシュメモリ4と独立したデバイスとして、フラッシュメモリ4の外部に配置しても良い。
書込み可能な電圧や低電圧検出のための閾値電圧等は、個別の設計に応じて適宜変更すれば良い。
フラッシュメモリに限ることなく、書き換え可能な不揮発性メモリであれば適用が可能である。
Claims (16)
- データを一括して消去可能な単位である所定サイズのブロック(4B)を複数有し、更新された複数種類のデータが、前記種類を示すIDと共に空き領域に書き込まれて記憶される不揮発性メモリ(4)を内蔵するマイクロコンピュータ(1)であって、
電源電圧が、前記不揮発性メモリへの書込みが不能となるレベルに低下したことを検出すると、低電圧検出信号を出力する低電圧検出回路(8)と、
前記低電圧検出信号により書込み中フラグがセットされる、不揮発性の書込み中フラグメモリ(9W)と、
この書込み中フラグメモリに対する前記書込み中フラグのセットの可否を制御する制御ロジック(10W)と、
前記不揮発性メモリの各ブロックに対応して設けられ、現在データの書込みが行われているブロックを示すため、所定値が書き込まれるステータス領域と、
書込み対象とするブロックに書込みを行う際に、前記制御ロジックにより前記フラグをセット可能な状態としてから、前記ブロックにID及びデータの書込みを行い、その後、前記制御ロジックにより前記フラグをセット不能な状態とする書込み処理手段(2)と、
リセットが解除されると、前記書込み中フラグメモリを読み出し、書込み中フラグがセットされていると、最後に書込みが行われていたID及びデータを無効化し、その後に前記書込み中フラグメモリを消去する書込みチェック手段(2)とを備えることを特徴とするマイクロコンピュータ。 - 前記書込み中フラグメモリと、前記制御ロジックとを、前記不揮発性メモリの内部に配置したことを特徴とする請求項1記載のマイクロコンピュータ。
- 前記書込み中フラグメモリ及び前記制御ロジックにアクセスするためのアドレスを、前記不揮発性メモリに割り当てられるアドレスの先頭部分に設定したことを特徴とする請求項2記載のマイクロコンピュータ。
- 前記書込み中フラグメモリと、前記制御ロジックとを、前記不揮発性メモリが備える各ブロックに対応して設けたことを特徴とする請求項1から3の何れか一項に記載のマイクロコンピュータ。
- 各ブロックに対応する書込み中フラグメモリ及び前記制御ロジックにアクセスするためのアドレスを、それぞれ各ブロックに割り当てられるアドレスの先頭部分に設定したことを特徴とする請求項1又は2を引用する請求項4記載のマイクロコンピュータ。
- 前記低電圧検出信号により消去中フラグがセットされる、不揮発性の消去中フラグメモリ(9E)と、
この消去中フラグメモリに対する前記消去中フラグのセットの可否を制御する制御ロジック(10E)と、
消去対象とするブロックを消去する際に、前記制御ロジックにより前記フラグをセット可能な状態としてから、前記ブロックを消去し、その後、前記制御ロジックにより前記フラグをセット不能な状態とする消去処理手段(2)と、
リセットが解除されると、前記消去中フラグメモリを読み出し、消去中フラグがセットされていると、最後に書込みが行われていたブロックの次に書込み対象となる予定であったブロックを消去して、その後に前記消去中フラグメモリを消去する消去チェック手段(2)とを備えることを特徴とする請求項1から5の何れか一項に記載のマイクロコンピュータ。 - 前記消去中フラグメモリと、当該フラグメモリに対応する制御ロジックとを、前記不揮発性メモリの内部に配置したことを特徴とする請求項6記載のマイクロコンピュータ。
- 前記消去中フラグメモリ及び前記制御ロジックにアクセスするためのアドレスを、前記不揮発性メモリに割り当てられるアドレスの先頭部分に設定したことを特徴とする請求項7記載のマイクロコンピュータ。
- 前記消去中フラグメモリと、当該フラグメモリに対応する制御ロジックとを、前記不揮発性メモリが備える各ブロックに対応して設けたことを特徴とする請求項6又は7記載のマイクロコンピュータ。
- 各ブロックに対応する消去中フラグメモリ及び前記制御ロジックにアクセスするためのアドレスを、それぞれ各ブロックに割り当てられるアドレスの先頭部分に設定したことを特徴とする請求項9記載のマイクロコンピュータ。
- 最初に、前記消去チェック手段により消去チェックを行い、続いて、前記書込みチェック手段により書込みチェックを行うことを特徴とする請求項6から10の何れか一項に記載のマイクロコンピュータ。
- データを一括して消去可能な単位である所定サイズのブロックを複数有し、更新された複数種類のデータが、前記種類を示すIDと共に空き領域に書き込まれて記憶される不揮発性メモリのブロック管理方法であって、
前記不揮発性メモリの各ブロックに対応して設けられているステータス領域に、現在データの書込みが行われているブロックを示すために所定値を書込み、
書込み対象とするブロックに書込みを行う際に、不揮発性の書込み中フラグメモリに、電源電圧が、前記不揮発性メモリへの書込みが不能となるレベルに低下したことを検出した際に出力される低電圧検出信号による書込み中フラグのセットを可能な状態としてから、前記ブロックにID及びデータの書込みを行い、その後、前記フラグをセット不能な状態にして、
リセットが解除されると、前記書込み中フラグメモリを読み出し、書込み中フラグがセットされていると、最後に書込みが行われていたID及びデータを無効化し、その後に前記書込み中フラグメモリを消去することを特徴とする不揮発性メモリのブロック管理方法。 - 前記書込み中フラグメモリを、前記不揮発性メモリが備える各ブロックに対応して設けておき、
リセットが解除されると、各ブロックに対応する書込み中フラグメモリをそれぞれ読み出して、書込み中フラグがセットされているか否かを判断することを特徴とする請求項12記載の不揮発性メモリのブロック管理方法。 - 消去対象とするブロックを消去する際に、不揮発性の消去中フラグメモリに、前記低電圧検出信号による消去中フラグのセットを可能な状態としてから前記ブロックを消去し、その後、前記フラグをセット不能な状態にして、
リセットが解除されると、前記消去中フラグメモリを読み出し、消去中フラグがセットされていると、最後に書込みが行われていたブロックの次に書込み対象となる予定であったブロックを消去して、その後に前記消去中フラグメモリを消去することを特徴とする請求項12又は13記載の不揮発性メモリのブロック管理方法。 - 前記消去中フラグメモリを、前記不揮発性メモリが備える各ブロックに対応して設けておき、
リセットが解除されると、各ブロックに対応する消去中フラグメモリをそれぞれ読み出して、消去中フラグがセットされているか否かを判断することを特徴とする請求項14記載の不揮発性メモリのブロック管理方法。 - 最初に、消去中フラグがセットされているか否かを判断し、
続いて、書込み中フラグがセットされているか否かを判断することを特徴とする請求項14又は15記載の不揮発性メモリのブロック管理方法。
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