JP6036961B2 - Differential amplifier - Google Patents
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Description
本発明は、差動対を備える差動増幅器に関する。 The present invention relates to a differential amplifier including a differential pair.
差動対を備える差動増幅器に関する先行技術文献として、例えば特許文献1が知られている。図1は、特許文献1に開示された演算増幅器10の回路図である。演算増幅器10は、トランジスタQ1〜Q6と、電流源I1〜I3と、抵抗R1,R2とを備える構成に、トランジスタQA1,QA2を追加した回路である。演算増幅器10は、非反転入力端子IN+に入力される電圧が低電位から高電位に又は高電位から低電位に遷移する過渡状態のとき、トランジスタQA1又はQA2が一時的にオンすることで、その入力電圧の変化に対する応答速度を高速化させるものである。
For example,
ところが、そのような過渡状態が開始する直後や終了する直前では、トランジスタQA1又はQA2のベース−エミッタ間の電圧は低く、トランジスタQA1又はQA2はオフ状態になっているため、応答速度を高速化できない。 However, immediately after such a transient state starts or immediately before it ends, the voltage between the base and the emitter of the transistor QA1 or QA2 is low and the transistor QA1 or QA2 is in an off state, so that the response speed cannot be increased. .
図2は、図1の演算増幅器10の反転入力端子IN−と出力端子OUTとを直結した構成において、パルス状の入力電圧VIN+が非反転入力端子IN+に入力されたときの応答波形である。
FIG. 2 shows a response waveform when the pulsed input voltage VIN + is input to the non-inverting input terminal IN + in the configuration in which the inverting input terminal IN− and the output terminal OUT of the
入力電圧VIN+が低電位VLから高電位VHへ上昇する過渡状態の開始時点t1では、トランジスタQA1のエミッタ電圧は、(VIN+)+VBE(Q1)=VL+0.7であり、トランジスタQA1のベース電圧は、(VIN−)+VBE(Q2)+VBE(Q4)=VL+1.4である。ただし、VBE(Q*)は、トランジスタQ*のベース−エミッタ間の電圧を表し、便宜上、0.7Vと仮定する。したがって、トランジスタはそのトランジスタのベース−エミッタ間の電圧が0.7V以上確保されたときにオンすると便宜上仮定すると、過渡状態の開始時点t1の直後では、トランジスタQA1のエミッタ電圧はベース電圧よりも0.7V低いため、トランジスタQA1はオフしている。 At the start time t1 of the transient state where the input voltage VIN + rises from the low potential VL to the high potential VH, the emitter voltage of the transistor QA1 is (VIN +) + VBE (Q1) = VL + 0.7, and the base voltage of the transistor QA1 is (VIN −) + VBE (Q2) + VBE (Q4) = VL + 1.4. However, VBE (Q *) represents the voltage between the base and the emitter of the transistor Q *, and is assumed to be 0.7 V for convenience. Therefore, assuming that the transistor is turned on when the voltage between the base and the emitter of the transistor is ensured to be 0.7V or more, for convenience, the emitter voltage of the transistor QA1 is less than the base voltage immediately after the transient start time t1. Transistor QA1 is off because .7V is low.
トランジスタQA1がオンするためには、トランジスタQA1のエミッタ電圧がベース電圧よりも0.7V以上高くなる必要があるため、トランジスタQA1のエミッタ電圧は、過渡状態の開始時点t1よりも1.4V以上高くなる必要がある。つまり、非反転入力端子IN+の電圧が反転入力端子IN−の電圧よりも1.4V以上高いことが、トランジスタQA1がオンする条件(すなわち、応答性を上げる条件)である。このように、過渡状態の開始時点t1から、過渡状態において非反転入力端子IN+と反転入力端子IN−との電位差が1.4V以上確保され始める時点t2まで、トランジスタQA1はオンしないため、応答性を上げることができない。 In order for the transistor QA1 to turn on, the emitter voltage of the transistor QA1 needs to be higher than the base voltage by 0.7V or more, and therefore the emitter voltage of the transistor QA1 is 1.4V or more higher than the transient start time t1. Need to be. That is, the voltage at the non-inverting input terminal IN + is higher than the voltage at the inverting input terminal IN− by 1.4 V or more is a condition for turning on the transistor QA1 (that is, a condition for increasing the response). Thus, since the transistor QA1 is not turned on from the start time t1 of the transient state to the time t2 at which the potential difference between the non-inverting input terminal IN + and the inverting input terminal IN− starts to be secured at 1.4 V or more in the transient state, the transistor QA1 is not turned on. Can not raise.
同様の理由により、入力電圧VIN+が上昇するときの過渡状態の終了直前の期間(t3からt4まで)、入力電圧VIN+が低下するときの過渡状態の開始直後の期間(t6からt7まで)、入力電圧VIN+が低下するときの過渡状態の終了直前の期間(t7aからt8まで)でも、応答性を上げることができない。 For the same reason, the period immediately before the end of the transient state when the input voltage VIN + increases (from t3 to t4), the period immediately after the start of the transient state when the input voltage VIN + decreases (from t6 to t7), the input Even in a period (from t7a to t8) immediately before the end of the transient state when the voltage VIN + decreases, the responsiveness cannot be improved.
本発明は、過渡状態の開始直後や終了直前において、入力に対する出力の応答性を上げることができる、差動増幅器の提供を目的とする。 An object of the present invention is to provide a differential amplifier that can improve the response of an output to an input immediately after the start and end of a transient state.
上記課題を達成するため、本発明は、
第1の入力ノードに接続される制御電極を有する第1のトランジスタと、第2の入力ノードに接続される制御電極を有する第2のトランジスタとを含んで構成される差動対と、前記差動対に接続されるカレントミラー回路とを有する差動段と、
前記第1のトランジスタの一方の主電極と前記第2のトランジスタの一方の主電極に接続される定電流源と、
前記第1のトランジスタの他方の主電極と前記第2のトランジスタの他方の主電極の少なくとも一方の側に設けられる出力ノードとを備える差動増幅器であって、
前記第1の入力ノードに接続される制御電極と、前記定電流源に接続される一方の主電極と、第1の電流供給部に接続される他方の主電極とを有する第3のトランジスタと、
前記第2の入力ノードに接続される制御電極と、前記定電流源に接続される一方の主電極と、第2の電流供給部に接続される他方の主電極とを有する第4のトランジスタとを備え、
前記カレントミラー回路は、
前記第1のトランジスタの前記他方の主電極に接続される主電極を有するトランジスタと、前記第2のトランジスタの前記他方の主電極に接続される主電極を有するトランジスタとを備え、
前記第4のトランジスタがオフのとき、前記第1の電流供給部の電流は遮断されずに前記第2の電流供給部の電流は遮断され、
前記第3のトランジスタがオフのとき、前記第2の電流供給部の電流は遮断されずに前記第1の電流供給部の電流は遮断される、差動増幅器を提供するものである。
To achieve the above object, the present invention provides:
A differential pair comprising a first transistor having a control electrode connected to a first input node and a second transistor having a control electrode connected to a second input node; A differential stage having a current mirror circuit connected to the dynamic pair;
A constant current source connected to one main electrode of the first transistor and one main electrode of the second transistor;
A differential amplifier comprising: the other main electrode of the first transistor; and an output node provided on at least one side of the other main electrode of the second transistor,
A third transistor having a control electrode connected to the first input node, one main electrode connected to the constant current source, and the other main electrode connected to the first current supply unit ; ,
A fourth transistor having a control electrode connected to the second input node, one main electrode connected to the constant current source, and the other main electrode connected to a second current supply unit ; With
The current mirror circuit is:
A transistor having a main electrode connected to the other main electrode of the first transistor, and a transistor having a main electrode connected to the other main electrode of the second transistor ,
When the fourth transistor is off, the current of the first current supply unit is not cut off and the current of the second current supply unit is cut off,
When the third transistor is off, the current of the second current supply unit is not cut off, and the current of the first current supply unit is cut off .
本発明によれば、過渡状態の開始直後や終了直前において、入力に対する出力の応答性を上げることができる。 According to the present invention, the responsiveness of the output to the input can be improved immediately after the start of the transient state and immediately before the end.
図3は、第1の実施形態に係る差動増幅器100の構成を示した回路図である。差動増幅器100は、集積回路によって構成されてもよいし、ディスクリート部品によって構成されてもよい。
FIG. 3 is a circuit diagram showing a configuration of the
差動増幅器100は、第1の入力ノードに接続される制御電極を有する第1のトランジスタと、第2の入力ノードに接続される制御電極を有する第2のトランジスタとを含んで構成される差動対を有する差動段を備えている。図3には、そのような差動対を有する差動段として、入力段21を有する差動段20が例示され、第1の入力ノードとして、ノードN1が例示され、第1のトランジスタとして、トランジスタTr1が例示され、第2の入力ノードとして、ノードN2が例示され、第2のトランジスタとして、トランジスタTr2が例示されている。
The
入力段21は、一対のトランジスタTr1とトランジスタTr2とによって差動入力対を構成する差動入力回路である。トランジスタTr1は、ノードN1に接続される制御電極であるベース(B)と、後述の定電流源C1に接続される一方の主電極であるエミッタ(E)と、後述のカレントミラー回路22に接続される他方の主電極であるコレクタ(C)とを備えた、NPN型のバイポーラ素子である。同様に、トランジスタTr2は、ノードN2に接続される制御電極であるベース(B)と、後述の定電流源C1に接続される一方の主電極であるエミッタ(E)と、後述のカレントミラー回路22に接続される他方の主電極であるコレクタ(C)とを備えた、NPN型のバイポーラ素子である。
The
差動増幅器100が例えば演算増幅回路(オペアンプ)に使用される場合、ノードN1は、演算増幅器の非反転入力端子に相当し、ノードN2は、演算増幅器の反転入力端子に相当する。
When the
また、差動段20は、入力段21の他に、カレントミラー回路22を備えた回路である。カレントミラー回路22は、入力段21の上流側に接続される回路であり、入力段21と高電位電源部VDDとの間に挿入されている。カレントミラー回路22は、PNP型のバイポーラ素子であるトランジスタTr3,Tr4を備えている。
The
差動増幅器100は、第1のトランジスタの一方の主電極と第2のトランジスタの一方の主電極に接続される定電流源を備えている。図3には、そのような定電流源として、定電流源C1が例示されている。
The
定電流源C1は、差動段20の入力段21の下流側に接続される定電流回路であって、入力段21とグランド等の低電位電源部VSSとの間に挿入される回路である。定電流源C1は、トランジスタTr1,Tr2,Tr5,Tr6の各エミッタに共通に接続されている(トランジスタTr5,Tr6については後述する)。定電流源C1には、差動増幅器100の差動段20が安定状態を確保できる電流値I1以上の一定の電流値(I1+I2+I3)が流れる。差動段20が安定状態のときには、ノードN1とN2は同電位であり、トランジスタTr1,Tr2は共にオン状態が継続している。
The constant current source C1 is a constant current circuit connected to the downstream side of the
差動増幅器100は、第1のトランジスタの他方の主電極と第2のトランジスタの他方の主電極の少なくとも一方の側に設けられる出力ノードを備えている。図3には、そのような出力ノードとして、ノードN4が例示されている。ただし、ノードN3を出力ノードとしてもよいし、差動増幅器100の出力を図示のようなシングルエンド出力ではなく差動出力に設定する場合には、ノードN3とノードN4の両方を出力ノードとしてもよい。ノードN3は、トランジスタTr3のコレクタとトランジスタTr1のコレクタとの接続点であり、ノードN4は、トランジスタTr4のコレクタとトランジスタTr2のコレクタとの接続点である。
The
差動増幅器100は、第1の入力ノードに接続される制御電極と、定電流源に接続される一方の主電極と、第1の電流供給部に接続される他方の主電極とを有する第3のトランジスタを備えている。図3には、第3のトランジスタとして、トランジスタTr5が例示され、第1の電流供給部として、定電流源C2が例示されている。
The
トランジスタTr5は、ノードN1に接続される制御電極であるベース(B)と、定電流源C1に接続される一方の主電極であるエミッタ(E)と、定電流源C2に接続される他方の主電極であるコレクタ(C)とを備えた、NPN型のバイポーラ素子である。定電流源C2は、トランジスタTr5の上流側に接続される定電流回路であって、トランジスタTr5のコレクタと高電位電源部VDDとの間に挿入される回路である。定電流源C2は、トランジスタTr5のコレクタに一定のバイアス電流I2を流す。 The transistor Tr5 includes a base (B) that is a control electrode connected to the node N1, an emitter (E) that is one main electrode connected to the constant current source C1, and the other connected to the constant current source C2. An NPN-type bipolar device including a collector (C) as a main electrode. The constant current source C2 is a constant current circuit connected to the upstream side of the transistor Tr5, and is a circuit inserted between the collector of the transistor Tr5 and the high potential power supply unit VDD. The constant current source C2 supplies a constant bias current I2 to the collector of the transistor Tr5.
差動増幅器100は、第2の入力ノードに接続される制御電極と、定電流源に接続される一方の主電極と、第2の電流供給部に接続される他方の主電極とを有する第4のトランジスタを備えている。図3には、第4のトランジスタとして、トランジスタTr6が例示され、第2の電流供給部として、定電流源C3が例示されている。
The
トランジスタTr6は、ノードN2に接続される制御電極であるベース(B)と、定電流源C1に接続される一方の主電極であるエミッタ(E)と、定電流源C3に接続される他方の主電極であるコレクタ(C)とを備えた、NPN型のバイポーラ素子である。定電流源C3は、トランジスタTr6の上流側に接続される定電流回路であって、トランジスタTr6のコレクタと高電位電源部VDDとの間に挿入される回路である。定電流源C3は、トランジスタTr6のコレクタに一定のバイアス電流I3を流す。 The transistor Tr6 includes a base (B) that is a control electrode connected to the node N2, an emitter (E) that is one main electrode connected to the constant current source C1, and the other connected to the constant current source C3. An NPN-type bipolar device including a collector (C) as a main electrode. The constant current source C3 is a constant current circuit connected to the upstream side of the transistor Tr6, and is a circuit inserted between the collector of the transistor Tr6 and the high potential power supply unit VDD. The constant current source C3 supplies a constant bias current I3 to the collector of the transistor Tr6.
第3及び第4のトランジスタは、第1及び第2のトランジスタと並列接続される同じ導電型のトランジスタである。図3の構成の場合、トランジスタTr5,Tr6は、トランジスタTr1,Tr2と同じ導電型のNPN型のトランジスタである。また、第3及び第4のトランジスタは、第1及び第2のトランジスタと特性相似でなくてもよい。 The third and fourth transistors are transistors of the same conductivity type that are connected in parallel with the first and second transistors. In the configuration of FIG. 3, the transistors Tr5 and Tr6 are NPN transistors having the same conductivity type as the transistors Tr1 and Tr2. Further, the third and fourth transistors may not be similar in characteristics to the first and second transistors.
図3の構成によれば、差動増幅器100の安定状態では、トランジスタTr5,Tr6にベース電流が流れると、トランジスタTr5,Tr6を両方ともオンさせることができる。一方、差動増幅器100の過渡状態では、ノードN1とN2との間の電位差が大きくなるので、トランジスタTr5,Tr6のどちらか一方をオフさせることができる。このように、差動増幅器100の安定状態と過渡状態のいずれかの状態を、入力段21と共に差動増幅器100の入力部に構成されたトランジスタTr5,Tr6によって判定(検知)できる。
According to the configuration of FIG. 3, in the stable state of the
つまり、ノードN1がトランジスタTr1,Tr5のベースに共通接続され、ノードN2がトランジスタTr2,Tr6のベースに共通接続されているため、トランジスタTr1,Tr5(又は、トランジスタTr2,Tr6)は同時にオン状態になる。よって、ノードN4を流れる電流量及び電流方向の決定動作(トランジスタTr1又はTr2のオン動作)の開始と同時に、ノードN4を流れる電流量の増幅動作(トランジスタTr5又はTr6のオン動作)が開始する。 That is, since the node N1 is commonly connected to the bases of the transistors Tr1 and Tr5 and the node N2 is commonly connected to the bases of the transistors Tr2 and Tr6, the transistors Tr1 and Tr5 (or the transistors Tr2 and Tr6) are simultaneously turned on. Become. Therefore, simultaneously with the start of the operation for determining the amount of current flowing through the node N4 and the current direction (the ON operation of the transistor Tr1 or Tr2), the amplification operation of the current amount flowing through the node N4 (the ON operation of the transistor Tr5 or Tr6) is started.
このように、トランジスタTr5,Tr6の動作が差動段20に流れる電流を直接変化させることができるため、安定状態から過渡状態への遷移又は過渡状態から安定状態への遷移を速やかに判定できる。その結果、差動増幅器100の過渡状態の開始直後や終了直前でも、差動増幅器100の入力に対する出力の応答性を上げる(すなわち、ノードN1又はN2における入力電圧又は入力電流の変化に対するノードN4における出力電圧又は出力電流の応答速度を上げる)ことができる。また、応答性を向上させるために追加される素子がトランジスタTr5,Tr6等の回路素子に抑えることができるため、差動増幅器100の回路規模やコストの増大を抑えたまま、応答性を向上できる。
Thus, since the operation of the transistors Tr5 and Tr6 can directly change the current flowing through the
例えば、何らかの原因でノードN1の電圧が上昇又はノードN2の電圧が低下することにより、ノードN1,N2が同電位の安定状態から異なる電位の過渡状態に遷移する場合、トランジスタTr2,Tr6それぞれのベース−エミッタ間の電圧は下がるため、トランジスタTr2,Tr6は共にオフする。この場合、定電流源C3の電流I3は、トランジスタTr6のオフにより遮断され、定電流源C1に流れない。これにより、ノードN1の電圧が上昇している過渡状態又はノードN2の電圧が低下している過渡状態を速やかに判定でき、差動段20を速やかに制御できる。
For example, when the voltage at the node N1 increases or the voltage at the node N2 decreases for some reason, the nodes N1 and N2 transition from a stable state with the same potential to a transient state with a different potential. Since the voltage between the emitters decreases, the transistors Tr2 and Tr6 are both turned off. In this case, the current I3 of the constant current source C3 is interrupted by turning off the transistor Tr6 and does not flow to the constant current source C1. As a result, a transient state in which the voltage at the node N1 is increasing or a transient state in which the voltage at the node N2 is decreasing can be quickly determined, and the
つまり、ノードN2にベースが接続される入力部であるトランジスタTr6が直接差動段20を制御するため、過渡状態の開始直後及び終了直前の応答性を高速化できる。また、トランジスタTr6がオフのときに差動段20に流れる電流の電流値は、定電流源C1に流れる電流の定電流値(I1+I2+I3)から、定電流源C2によってトランジスタTr5のコレクタ−エミッタ間に流れる電流の電流値I2を引いた電流値(I1+I3)に等しい。すなわち、過渡状態で差動段20に流れる電流は、トランジスタTr6のオフによって、安定状態で差動段20に流れる電流の電流値I1よりも大きい電流値(I1+I3)に増大するため、過渡状態での差動段20の動作を高速化できる。
That is, since the transistor Tr6, which is an input section whose base is connected to the node N2, directly controls the
逆に、何らかの原因でノードN1の電圧が低下又はノードN2の電圧が上昇することにより、ノードN1,N2が同電位の安定状態から異なる電位の過渡状態に遷移する場合、トランジスタTr1,Tr5それぞれのベース−エミッタ間の電圧は下がるため、トランジスタTr1,Tr5は共にオフする。この場合、定電流源C2の電流I2は、トランジスタTr5のオフにより遮断され、定電流源C1に流れない。これにより、ノードN1の電圧が低下している過渡状態又はノードN2の電圧が上昇している過渡状態を速やかに判定でき、差動段20を速やかに制御できる。
On the other hand, when the voltage at the node N1 decreases or the voltage at the node N2 increases for some reason, the nodes N1 and N2 transition from a stable state with the same potential to a transient state with a different potential. Since the voltage between the base and the emitter is lowered, both the transistors Tr1 and Tr5 are turned off. In this case, the current I2 of the constant current source C2 is interrupted by turning off the transistor Tr5 and does not flow to the constant current source C1. Thereby, the transient state in which the voltage of the node N1 is decreasing or the transient state in which the voltage of the node N2 is increasing can be quickly determined, and the
つまり、ノードN1にベースが接続される入力部であるトランジスタTr5が直接差動段20を制御するため、過渡状態の開始直後及び終了直前の応答性を高速化できる。また、トランジスタTr5がオフのときに差動段20に流れる電流の電流値は、定電流源C1に流れる電流の定電流値(I1+I2+I3)から、定電流源C3によってトランジスタTr6のコレクタ−エミッタ間に流れる電流の電流値I3を引いた電流値(I1+I2)に等しい。すなわち、過渡状態で差動段20に流れる電流は、トランジスタTr5のオフによって、安定状態で差動段20に流れる電流の電流値I1よりも大きい電流値(I1+I2)に増大するため、過渡状態での差動段20の動作を高速化できる。
That is, since the transistor Tr5, which is an input section whose base is connected to the node N1, directly controls the
図4は、第2の実施形態に係る差動増幅器200の構成を示した回路図である。差動増幅器200は、図3の差動増幅器100の構成を反転させた回路であるので、その詳細説明は省略又は簡略する。
FIG. 4 is a circuit diagram showing a configuration of a
差動増幅器200は、第1の入力ノードに接続される制御電極を有する第1のトランジスタと、第2の入力ノードに接続される制御電極を有する第2のトランジスタとを含んで構成される差動対を有する差動段を備えている。図4には、そのような差動対を有する差動段として、入力段26を有する差動段25が例示され、第1の入力ノードとして、ノードN11が例示され、第1のトランジスタとして、PNP型のバイポーラ素子であるトランジスタTr11が例示され、第2の入力ノードとして、ノードN12が例示され、PNP型のバイポーラ素子である第2のトランジスタとして、トランジスタTr12が例示されている。
The
差動増幅器200は、第1のトランジスタの一方の主電極と第2のトランジスタの一方の主電極に接続される定電流源を備えている。図4には、そのような定電流源として、定電流源C11が例示されている。
The
差動増幅器200は、第1のトランジスタの他方の主電極と第2のトランジスタの他方の主電極の少なくとも一方の側に設けられる出力ノードを備えている。図4には、そのような出力ノードとして、ノードN13が例示されている。
The
差動増幅器200は、第1の入力ノードに接続される制御電極と、定電流源に接続される一方の主電極と、第1の電流供給部に接続される他方の主電極とを有する第3のトランジスタを備えている。図4には、第3のトランジスタとして、PNP型のバイポーラ素子であるトランジスタTr15が例示され、第1の電流供給部として、定電流源C12が例示されている。
The
差動増幅器200は、第2の入力ノードに接続される制御電極と、定電流源に接続される一方の主電極と、第2の電流供給部に接続される他方の主電極とを有する第4のトランジスタを備えている。図4には、第4のトランジスタとして、PNP型のバイポーラ素子であるトランジスタTr16が例示され、第2の電流供給部として、定電流源C13が例示されている。
The
図4の差動増幅器200の動作は、図3の差動増幅器100と同様であるため、その説明を省略する。このように、図3の差動増幅器100又は図4の差動増幅器200によれば、差動増幅器100又は200の過渡状態の開始直後や終了直前でも、差動増幅器100又は200の入力に対する出力の応答性を上げる(すなわち、入力の変化に対する出力の応答速度を上げる)ことができる。
The operation of the
図5は、差動増幅器を演算増幅器11に使用した例を示している。差動増幅器100又は200を演算増幅器11に使用する場合、図1と同様に、Gm増幅器1と、位相補償用コンデンサCcと、バッファ回路2とが、差動増幅器100のノードN4又は差動増幅器200のノードN13と演算増幅器11の出力端子OUTとの間に挿入されて接続される。このように構成される演算増幅器11を、図5に示すように、反転入力端子IN−と出力端子OUTとを直結してボルテージホロワを構成し、非反転入力端子IN+に、低電位VLと高電位HLを有するパルス状の入力電圧VIN+が入力されるように接続した。
FIG. 5 shows an example in which a differential amplifier is used for the
図6は、演算増幅器11を図5のボルテージホロワで動作させたときの差動増幅器の出力電流の変化を示した図である。図6において、実線は、図4の差動増幅器200のトランジスタTr13のコレクタ電流を示し、破線は、図1の従来回路のトランジスタQ5のコレクタ電流IC5を示す。図7は、演算増幅器11を図5のボルテージホロワで動作させたときの応答波形を示した図である。図7において、一点鎖線は、入力電圧VIN+を表し、実線は、演算増幅器11に図4の差動増幅器200を使用した場合の出力端子OUTにおける出力電圧Voutを表し、破線は、演算増幅器11に図1の従来回路を使用した場合の出力端子OUTにおける出力電圧Voutを表す。
FIG. 6 is a diagram showing a change in the output current of the differential amplifier when the
図6,7に示されるように、従来技術の場合(破線)、高速動作を開始させるためには(図1のトランジスタQA1又はQA2をオンさせるためには)、過渡状態の開始時点t1(又はt6)から時点t2(又はt7)まで待つ必要がある。これに対し、図3,図4の本実施形態の差動増幅器の場合(実線)、過渡状態が開始すると、時点t2(又はt7)まで待たずに、高速動作を開始させることができる(トランジスタTr5,Tr6(Tr15,Tr16)をオフさせることができる)。 As shown in FIGS. 6 and 7, in the case of the prior art (broken line), in order to start high-speed operation (to turn on the transistor QA1 or QA2 in FIG. 1), the transient start time t1 (or It is necessary to wait from t6) to time t2 (or t7). In contrast, in the case of the differential amplifier of this embodiment shown in FIGS. 3 and 4 (solid line), when the transient state starts, high-speed operation can be started without waiting until time t2 (or t7) (transistor). Tr5, Tr6 (Tr15, Tr16) can be turned off).
また、従来技術では、入力電圧VIN+とVIN−との間に電圧差が1.4V以上なければ、高速動作を開始することができない。これに対し、本実施形態の場合、入力電圧VIN+とVIN−との間に電圧差が少しでもあれば、高速動作を開始できる。よって、本実施形態によれば、過渡状態の終了直前を含む過渡状態の全期間で高速動作が可能となる。すなわち、図6の電流の上昇速度及び図7の電圧の上昇速度を、過渡状態の全期間で、従来技術に比べて高速化できる。言い換えれば、過渡状態の期間を短縮できる。 In the prior art, high-speed operation cannot be started unless the voltage difference between the input voltages VIN + and VIN− is 1.4 V or more. On the other hand, in the case of this embodiment, if there is even a small voltage difference between the input voltages VIN + and VIN−, high-speed operation can be started. Therefore, according to the present embodiment, high-speed operation is possible in the entire period of the transient state including immediately before the end of the transient state. That is, the current rising speed in FIG. 6 and the voltage rising speed in FIG. 7 can be increased over the entire period of the transient state as compared with the conventional technique. In other words, the period of the transient state can be shortened.
図8は、図3の差動増幅器100の第1の変形例を示した差動増幅器101の構成を示した回路図である。差動増幅器101は、差動増幅器100に対して、抵抗R11,R15,R12,R16を追加した回路である。
FIG. 8 is a circuit diagram showing a configuration of a
ノードN1は、抵抗R11を介して、トランジスタTr1のベースに接続され、抵抗R15を介して、トランジスタTr5のベースに接続される。ノードN2は、抵抗R12を介して、トランジスタTr2のベースに接続され、抵抗R16を介して、トランジスタTr6のベースに接続される。 The node N1 is connected to the base of the transistor Tr1 through the resistor R11, and is connected to the base of the transistor Tr5 through the resistor R15. The node N2 is connected to the base of the transistor Tr2 through the resistor R12, and is connected to the base of the transistor Tr6 through the resistor R16.
これらの抵抗が構成されていない図3の差動増幅器100のトランジスタTr5又はTr6は、過渡状態のとき、ベース電流の上昇によって、コレクタ−エミッタ間の電圧が低下し、ベースが過度に低インピーダンス化する場合がある。また、トランジスタTr5又はTr6のコレクタ−エミッタ間の電圧低下によって、トランジスタTr5又はTr6のコレクタ−エミッタ間に流れる電流が増加し、過渡状態で差動段20に流れる電流が過度に低下する場合がある。
In the transistor Tr5 or Tr6 of the
これに対し、図8のように抵抗R11,R12,R15,R16を追加することによって、ベース電流が上昇しても、トランジスタTr5又はTr6のベース−エミッタ間の電圧を下げることができるため、コレクタ−エミッタ間の電圧を上昇させ、ベースが過度に低インピーダンス化することを防止できる。また、コレクタ−エミッタ間の電圧を上昇させることができるので、コレクタ−エミッタ間に流れる電流が減少し、過渡状態で差動段20に流れる電流が過度に低下することを防止できる。
On the other hand, by adding the resistors R11, R12, R15, and R16 as shown in FIG. 8, the voltage between the base and the emitter of the transistor Tr5 or Tr6 can be lowered even if the base current rises. -The voltage between the emitters can be raised to prevent the base from becoming too low in impedance. Further, since the voltage between the collector and the emitter can be increased, the current flowing between the collector and the emitter can be reduced, and the current flowing in the
図9は、図3の差動増幅器100の第2の変形例を示した差動増幅器102の構成を示した回路図である。図8では、ベースに抵抗を追加したが、図9に示されるように、定電流源C1と各トランジスタのエミッタとの間に配置してもよい。
FIG. 9 is a circuit diagram showing a configuration of the
抵抗R21,R22,R25,R26を追加することによって、トランジスタTr5又はTr6のコレクタ−エミッタ間の電圧を減少させてコレクタ−エミッタ間に流れる電流を減少させることができるので、過渡状態で差動段20に流れる電流が過度に低下することを防止できる。 By adding the resistors R21, R22, R25, and R26, the voltage between the collector and the emitter of the transistor Tr5 or Tr6 can be reduced to reduce the current flowing between the collector and the emitter. It can prevent that the electric current which flows into 20 falls too much.
図10は、図3の差動増幅器100の第3の変形例を示した差動増幅器103の構成を示した回路図である。図3では、各トランジスタはバイポーラ素子で構成したが、MOSで構成してもよい。つまり、NPN型のバイポーラトランジスタは、Nチャネル型のMOSFETに置き換えてもよいし、PNP型のバイポーラトランジスタは、Pチャネル型のMOSFETに置き換えてもよい。
FIG. 10 is a circuit diagram showing a configuration of a differential amplifier 103 showing a third modification of the
図11は、図8の差動増幅器101を構成に含んだ電子回路の一例であるユニティゲインバッファ(1倍アンプ)12の構成を示した回路図である。ユニティゲインバッファ12は、差動増幅器101の他に、動作安定化のための位相補償コンデンサC1と、出力電流能力アップのための出力段30とを備えている。出力段30には、ノードN4に接続されるベースを有するトランジスタTr7が構成されている。ユニティゲインバッファ12は、基準電圧生成回路等の任意の回路40から出力される電圧Vrefと同じ電圧を生成してノードN2から出力する回路である。
FIG. 11 is a circuit diagram showing a configuration of a unity gain buffer (1 × amplifier) 12 which is an example of an electronic circuit including the
安定時には、差動段20の各トランジスタTr1,Tr2,Tr3,Tr4のエミッタ電流は、直流増幅率hFEが極めて高いとすれば、0.5×I1に近似できる。位相補償コンデンサC1の容量値と差動段20に流れる電流I1を、ユニティゲインバッファ12がこの安定状態で安定的に動作できるように設定する。
When stable, the emitter currents of the transistors Tr1, Tr2, Tr3, Tr4 of the
例えば、何らかの原因でノードN1の電圧が上昇又はノードN2の電圧が低下することにより、ノードN1,N2が同電位の安定状態から異なる電位の過渡状態に遷移する場合、トランジスタTr2,Tr6それぞれのベース−エミッタ間の電圧は下がるため、トランジスタTr2,Tr6は共にオフする。この場合、定電流源C3の電流I3は、トランジスタTr6のオフにより遮断され、定電流源C1に流れない。 For example, when the voltage at the node N1 increases or the voltage at the node N2 decreases for some reason, the nodes N1 and N2 transition from a stable state with the same potential to a transient state with a different potential. Since the voltage between the emitters decreases, the transistors Tr2 and Tr6 are both turned off. In this case, the current I3 of the constant current source C3 is interrupted by turning off the transistor Tr6 and does not flow to the constant current source C1.
しかしながら、定電流源C1は一定の電流値(I1+I2+I3)で電流を流し続け、トランジスタTr5から定電流源C1に流れる電流値I2には変化はないため、トランジスタTr1のコレクタ−エミッタ間には、(I1+I3)の電流が流れる。その結果、カレントミラー回路22のトランジスタTr3,Tr4を介して、差動段20のノードN4から出力段30のトランジスタTr7のベースに向けて、(I1+I3)の電流が流れ出る。
However, since the constant current source C1 keeps flowing a current at a constant current value (I1 + I2 + I3) and the current value I2 flowing from the transistor Tr5 to the constant current source C1 does not change, the collector-emitter of the transistor Tr1 is ( A current of I1 + I3) flows. As a result, a current of (I1 + I3) flows from the node N4 of the
(I1+I3)のベース電流で、出力段30のトランジスタTr7が駆動されるため、過渡状態において、トランジスタTr7のエミッタから供給される出力電流Ie7を増やすことができる。このように、差動段20の過渡状態の出力電流が安定状態の電流値I1よりも増えるため、ユニティゲインバッファ12を高速に動作できる。
Since the transistor Tr7 of the
逆に、何らかの原因でノードN1の電圧が低下又はノードN2の電圧が上昇することにより、ノードN1,N2が同電位の安定状態から異なる電位の過渡状態に遷移する場合、トランジスタTr1,Tr5それぞれのベース−エミッタ間の電圧は下がるため、トランジスタTr1,Tr5は共にオフする。この場合、定電流源C2の電流I2は、トランジスタTr5のオフにより遮断され、定電流源C1に流れない。 On the other hand, when the voltage at the node N1 decreases or the voltage at the node N2 increases for some reason, the nodes N1 and N2 transition from a stable state with the same potential to a transient state with a different potential. Since the voltage between the base and the emitter is lowered, both the transistors Tr1 and Tr5 are turned off. In this case, the current I2 of the constant current source C2 is interrupted by turning off the transistor Tr5 and does not flow to the constant current source C1.
しかしながら、定電流源C1は一定の電流値(I1+I2+I3)で電流を流し続け、トランジスタTr6から定電流源C1に流れる電流値I3には変化はないため、トランジスタTr2のコレクタ−エミッタ間には、(I1+I2)の電流が流れる。 However, since the constant current source C1 keeps flowing a current at a constant current value (I1 + I2 + I3) and the current value I3 flowing from the transistor Tr6 to the constant current source C1 does not change, the collector-emitter of the transistor Tr2 is ( A current of I1 + I2) flows.
トランジスタTr1はオフしているため、カレントミラー回路22のトランジスタTr3,Tr4のコレクタ−エミッタ間には電流が流れない。したがって、(I1+I2)のベース電流で、出力段30のトランジスタTr7が駆動されるため、過渡状態において、トランジスタTr7のエミッタから供給される出力電流Ie7を減らすことができる。このように、差動段20の過渡状態の出力電流が安定状態の電流値I1よりも増えるため、ユニティゲインバッファ12を高速に動作できる。
Since the transistor Tr1 is off, no current flows between the collector and emitter of the transistors Tr3 and Tr4 of the
図12は、図11のユニティバッファ12の第1の変形例を示したユニティゲインバッファ13の構成を示した回路図である。ユニティゲインバッファ13は、図9の差動増幅器102を構成に含んだ電子回路の一例である。
FIG. 12 is a circuit diagram showing a configuration of the
図13は、図11のユニティバッファ12の第2の変形例を示したユニティバッファ14の構成を示した回路図である。ユニティゲインバッファ14は、図10の差動増幅器103を構成に含んだ電子回路の一例である。
FIG. 13 is a circuit diagram showing a configuration of the unity buffer 14 showing a second modification of the
以上、差動増幅器を実施形態例により説明したが、本発明は上記実施形態例に限定されるものではない。他の実施形態例の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。 Although the differential amplifier has been described above by way of the embodiment, the present invention is not limited to the above embodiment. Various modifications and improvements, such as combinations and substitutions with part or all of other example embodiments, are possible within the scope of the present invention.
例えば、上述の実施形態例では、第1の電流供給部として、定電流源C2,C12を示し、第2の電流供給部として、定電流源C3,C13を示した。しかし、第1の電流供給部及び第2の電流供給部は、図示の定電流源C2,C12,C3,C13を抵抗に置き換えた回路でもよい。 For example, in the above-described embodiment, the constant current sources C2 and C12 are shown as the first current supply unit, and the constant current sources C3 and C13 are shown as the second current supply unit. However, the first current supply unit and the second current supply unit may be circuits in which the illustrated constant current sources C2, C12, C3, and C13 are replaced with resistors.
10,11 演算増幅器
12,13,14 ユニティゲインバッファ
20,25 差動段
21,26 入力段
22,27 カレントミラー回路
100,101,102,103,200 差動増幅器
C1,C2,C3,C11,C12,C13 定電流源
N* ノード
Tr* トランジスタ
10, 11
Claims (1)
前記第1のトランジスタの一方の主電極と前記第2のトランジスタの一方の主電極に接続される定電流源と、
前記第1のトランジスタの他方の主電極と前記第2のトランジスタの他方の主電極の少なくとも一方の側に設けられる出力ノードとを備える差動増幅器であって、
前記第1の入力ノードに接続される制御電極と、前記定電流源に接続される一方の主電極と、第1の電流供給部に接続される他方の主電極とを有する第3のトランジスタと、
前記第2の入力ノードに接続される制御電極と、前記定電流源に接続される一方の主電極と、第2の電流供給部に接続される他方の主電極とを有する第4のトランジスタとを備え、
前記カレントミラー回路は、
前記第1のトランジスタの前記他方の主電極に接続される主電極を有するトランジスタと、前記第2のトランジスタの前記他方の主電極に接続される主電極を有するトランジスタとを備え、
前記第4のトランジスタがオフのとき、前記第1の電流供給部の電流は遮断されずに前記第2の電流供給部の電流は遮断され、
前記第3のトランジスタがオフのとき、前記第2の電流供給部の電流は遮断されずに前記第1の電流供給部の電流は遮断される、差動増幅器。
A differential pair comprising a first transistor having a control electrode connected to a first input node and a second transistor having a control electrode connected to a second input node; A differential stage having a current mirror circuit connected to the dynamic pair;
A constant current source connected to one main electrode of the first transistor and one main electrode of the second transistor;
A differential amplifier comprising: the other main electrode of the first transistor; and an output node provided on at least one side of the other main electrode of the second transistor,
A third transistor having a control electrode connected to the first input node, one main electrode connected to the constant current source, and the other main electrode connected to the first current supply unit; ,
A fourth transistor having a control electrode connected to the second input node, one main electrode connected to the constant current source, and the other main electrode connected to a second current supply unit; With
The current mirror circuit is:
A transistor having a main electrode connected to the other main electrode of the first transistor, and a transistor having a main electrode connected to the other main electrode of the second transistor,
When the fourth transistor is off, the current of the first current supply unit is not cut off and the current of the second current supply unit is cut off,
When the third transistor is off, the current of the second current supply unit is not cut off, and the current of the first current supply unit is cut off.
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