JP5014910B2 - Output circuit - Google Patents
Output circuit Download PDFInfo
- Publication number
- JP5014910B2 JP5014910B2 JP2007196076A JP2007196076A JP5014910B2 JP 5014910 B2 JP5014910 B2 JP 5014910B2 JP 2007196076 A JP2007196076 A JP 2007196076A JP 2007196076 A JP2007196076 A JP 2007196076A JP 5014910 B2 JP5014910 B2 JP 5014910B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- idling
- emitter
- base
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Amplifiers (AREA)
Description
本発明は、出力回路に係り、特に、IC内に設けられ、主に低周波領域の信号をフルスイング出力する機能を有するものにあって、構成の簡素化等を図ったものに関する。 The present invention relates to an output circuit, and more particularly, to an output circuit provided in an IC, which mainly has a function of outputting a signal in a low frequency region in a full swing, and has a simplified configuration.
従来、この種の出力回路としては、例えば、図2に示された構成のものなどが知られている(特許文献1等参照)。
以下、図2に示された従来回路について、同図を参照しつつ説明する。
この出力回路は、コンダクタンスアンプgm AMPと、このコンダクタンスアンプgm AMPの出力信号を電流変換する第1のトランジスタQ1と、プッシュプル出力段を構成する第8及び第9のトランジスタQ8、Q9とを具備して構成されたものとなっている。さらに、この出力回路は、第8及び第9のトランジスタQ8、Q9に流れる直流アイドリング電流を設定するための回路が構成されており、その主たる構成要素として、第1及び第2のトランジスタQ1、Q2、定電流源I3、I4、I6、I11、I12などを有するものとなっている。
なお、図2において、「I3」、「I4」、「I6」、「I11」及び「I12」は、便宜上、定電流源を表すと共に、出力される定電流値を表すものとする。
Conventionally, as this type of output circuit, for example, the one having the configuration shown in FIG. 2 is known (see Patent Document 1, etc.).
The conventional circuit shown in FIG. 2 will be described below with reference to FIG.
The output circuit includes a conductance amplifier gm AMP, a first transistor Q1 that converts the output signal of the conductance amplifier gm AMP, and eighth and ninth transistors Q8 and Q9 that constitute a push-pull output stage. It is configured as follows. Further, this output circuit is configured as a circuit for setting a DC idling current flowing through the eighth and ninth transistors Q8 and Q9, and the first and second transistors Q1 and Q2 are the main components. , Constant current sources I3, I4, I6, I11, I12, and the like.
In FIG. 2, “I3”, “I4”, “I6”, “I11”, and “I12” represent a constant current source and an output constant current value for convenience.
かかる出力回路において、信号入力端子31Aに印加された信号は、コンダクタンスアンプgm AMPを介して第3のトランジスタQ3のベースへ入力され、電流変換されて、第3のトランジスタQ3のエミッタに出力され、第8のトランジスタQ8が動作し、そのコレクタから信号出力端子32Aに出力信号が出力されるか、又は、第1及び第2のトランジスタQ1、Q2を介して第9のトランジスタQ9が動作し、そのコレクタから信号出力端子32Aに出力信号が出力されるものとなっている。
In such an output circuit, the signal applied to the
そして、この従来回路において、第8及び第9のトランジスタQ8、Q9に流れる直流アイドリング電流I8、I9は、次述するように定まるものとなっている。
まず、電流I6が流れることにより、第6及び第7のトランジスタQ6、Q7のベース・エミッタ間に生ずるベース・エミッタ間電圧を、それぞれQ6Vbe、Q7Vbeとする。同様に、電流I4が流れることにより、第4及び第5のトランジスタQ4、Q5のベース・エミッタ間に生ずるベース・エミッタ間電圧を、Q4Vbe、Q5Vbeとする。また、電流I1が流れることにより、第1のトランジスタQ1のベース・エミッタ間に生ずるベース・エミッタ間電圧をQ1Vbe、電流I2が流れることにより、第2のトランジスタQ2のベース・エミッタ間に生ずるベース・エミッタ間電圧をQ2Vbeと、それぞれ定義する。
In this conventional circuit, the DC idling currents I8 and I9 flowing in the eighth and ninth transistors Q8 and Q9 are determined as described below.
First, when the current I6 flows, the base-emitter voltages generated between the base and emitter of the sixth and seventh transistors Q6 and Q7 are Q6Vbe and Q7Vbe, respectively. Similarly, the base-emitter voltages generated between the base and emitter of the fourth and fifth transistors Q4 and Q5 due to the current I4 flowing are Q4Vbe and Q5Vbe. Further, when the current I1 flows, the base-emitter voltage generated between the base and emitter of the first transistor Q1 is Q1Vbe, and when the current I2 flows, the base-emitter generated between the base and emitter of the second transistor Q2 The emitter-to-emitter voltage is defined as Q2Vbe.
そして、第8及び第9のトランジスタQ8、Q9の、それぞれのベース・エミッタ間電圧Q8Vbe、Q9Vbeは、下記する式のように表すことができる。 The base-emitter voltages Q8Vbe and Q9Vbe of the eighth and ninth transistors Q8 and Q9 can be expressed by the following equations.
Q8Vbe=Q4Vbe+Q5Vbe−Q2Vbe Q8Vbe = Q4Vbe + Q5Vbe-Q2Vbe
Q9Vbe=Q3Vbe+Q6Vbe−Q1Vbe Q9Vbe = Q3Vbe + Q6Vbe-Q1Vbe
かかる式より、Q8Vbeを決定するには、トランジスタQ2、Q4及びQ5の各ベース・エミッタ間電圧Vbeが定まれば良いことが理解できる。すなわち、電流I2とI4により、トランジスタQ2、Q4及びQ5の各ベース・エミッタ間電圧Vbeが決定されることになる。
同様に、Q9beを決定するには、トランジスタQ1、Q6及びQ7の各ベース・エミッタ間電圧Vbeが定まれば良く、電流I1と電流I6により、トランジスタQ1、Q6及びQ7の各ベース・エミッタ間電圧Vbeが決定されるものとなっている。
また、電流I11と電流I12は、等しく設定されると共に、電流I1と電流I2も等しく設定されるものとなっている。
From this equation, it can be understood that the base-emitter voltage Vbe of the transistors Q2, Q4, and Q5 may be determined in order to determine Q8Vbe. That is, the base-emitter voltages Vbe of the transistors Q2, Q4, and Q5 are determined by the currents I2 and I4.
Similarly, in order to determine Q9be, the base-emitter voltages Vbe of the transistors Q1, Q6, and Q7 only need to be determined. Vbe is determined.
Further, the currents I11 and I12 are set to be equal, and the currents I1 and I2 are also set to be equal.
なお、定電流源I6は、例えば、図3に示されたような構成を有してなるものが用いられる。
すなわち、この例では、pnp型トランジスタQ10のエミッタには、抵抗器Rを介して電源電圧VCCが印加され、ベースには、定電圧V2が印加されて、エミッタに定電流が得られる構成となっている。
、また、電流源I4は、例えば、図4に示されたような構成を有してなるものが用いられる。
この例では、npn型トランジスタQ11のエミッタは抵抗器Rを介してグランドに接続され、ベースには、定電圧V3が印加されて、コレクタに定電流が得られる構成となっている。
That is, in this example, the power supply voltage VCC is applied to the emitter of the pnp transistor Q10 via the resistor R, and the constant voltage V2 is applied to the base, so that a constant current is obtained at the emitter. ing.
Further, as the current source I4, for example, a current source having a configuration as shown in FIG. 4 is used.
In this example, the emitter of the npn transistor Q11 is connected to the ground via a resistor R, and a constant voltage V3 is applied to the base so that a constant current is obtained at the collector.
しかしながら、上述の従来回路にあっては多くの定電流源を要するが、かかる定電流源は、上述したように複数の回路素子から構成されるため、使用される定電流源の数が多い程、回路全体としての部品点数をより増加させる結果となるため、特に、集積回路化にあたっては、チップ面積の増大や、コストの上昇を招くという問題がある。 However, the above-described conventional circuit requires a large number of constant current sources. Since the constant current source is composed of a plurality of circuit elements as described above, the larger the number of constant current sources used, the greater the number of constant current sources used. As a result, the number of parts as a whole circuit is further increased, and therefore there is a problem that an increase in chip area and a cost are caused particularly in the case of an integrated circuit.
本発明は、上記実状に鑑みてなされたもので、定電流源を必要最小限として、回路の簡素化を図ったフルスイング出力を可能とする出力回路を提供するものである。 The present invention has been made in view of the above-described circumstances, and provides an output circuit that enables full swing output with a constant current source required and a simplified circuit.
上記本発明の目的を達成するため、本発明に係る出力回路は、
2つのトランジスタがプッシュプル接続されて、増幅信号を出力するよう構成されてなるプッシュプル出力段を有すると共に、前記プッシュプル出力段のアイドリング電流を設定するアイドリング電流設定部を有してなる出力回路であって、
前記アイドリング電流設定部は、npn型のアイドリング用第1のトランジスタとpnp型のアイドリング用第2のトランジスタが、前記アイドリング用第1のトランジスタのコレクタと前記アイドリング用第2のトランジスタのエミッタとが相互に接続される一方、前記アイドリング用第1のトランジスタのエミッタと前記アイドリング用第2のトランジスタのコレクタとが相互に接続されて設けられ、前記アイドリング用第1のトランジスタのコレクタと前記アイドリング用第2のトランジスタのエミッタとの接続点と電源との間に、アイドリング用第1の定電流源が、前記アイドリング用第1のトランジスタのエミッタと前記アイドリング用第2のトランジスタのコレクタとの接続点とグランドとの間に、アイドリング用第2の定電流源が、それぞれ設けられ、前記アイドリング用第1のトランジスタのコレクタと前記アイドリング用第2のトランジスタのエミッタの相互の接続点と、前記アイドリング用第1のトランジスタのエミッタと前記アイドリング用第2のトランジスタのコレクタの相互の接続点からそれぞれ前記プッシュプル出力段へ制御電流の供給がなされる一方、
前記アイドリング用第1のトランジスタのベースは第1の抵抗器の一端に、前記アイドリング用第2のトランジスタのベースは前記第1の抵抗器の他端に、それぞれ接続され、
前記第1の抵抗器の一端とグランドとの間及び前記第1の抵抗器の他端と電源との間には、それぞれ複数のダイオードが直列接続されて設けられてなるものである。
In order to achieve the above object of the present invention, an output circuit according to the present invention includes:
An output circuit having a push-pull output stage configured to output an amplified signal by two transistors being push-pull connected, and having an idling current setting unit for setting an idling current of the push-pull output stage Because
The idling current setting unit includes a second transistor for idling of the first transistor motor and a pnp-type for idling of the npn type, and the emitter of the collector and the second transistor for the idling of the first transistor for idling On the other hand, the emitter of the first idling transistor and the collector of the second idling transistor are connected to each other, and the collector of the first idling transistor and the idling second transistor are provided. A first constant current source for idling between a connection point between the emitter of the two transistors and the power source; and a connection point between the emitter of the first transistor for idling and the collector of the second transistor for idling. Second constant current for idling between ground Are connected to each other between the collector of the first transistor for idling and the emitter of the second transistor for idling, the emitter of the first transistor for idling, and the second transistor for idling. While the control current is supplied to the push-pull output stage from the mutual connection point of the collectors,
The base of the first idling transistor is connected to one end of the first resistor, and the base of the second idling transistor is connected to the other end of the first resistor, respectively.
A plurality of diodes are respectively connected in series between one end of the first resistor and the ground and between the other end of the first resistor and the power source.
本発明によれば、電源とグランドとの間に、複数のダイオードを直列接続して設け、その抵抗器の抵抗値によって所望の電流が得られるようにしたので、従来に比して、定電流源を削減することで、回路全体の部品点数の削減ができ、より安価なフルスイング出力を可能とする出力回路を提供することができるという効果を奏するものである。 According to the present invention, a plurality of diodes are connected in series between the power source and the ground, and a desired current can be obtained by the resistance value of the resistor. By reducing the number of sources, it is possible to reduce the number of parts of the entire circuit and to provide an output circuit that enables a cheaper full swing output.
以下、本発明の実施の形態について、図1を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における出力回路の構成例について、図1を参照しつつ説明する。
この出力回路は、前段増幅部101と、プリドライバ部102と、プッシュプル出力段103と、アイドリング電流設定部104とに大別されてなるものである。
Hereinafter, an embodiment of the present invention will be described with reference to FIG.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, a configuration example of the output circuit in the embodiment of the present invention will be described with reference to FIG.
This output circuit is roughly divided into a
前段増幅部101は、コンダクタンスアンプ(図1においては「gm AMP」と表記)14を用いてなり、その入力段は、信号入力端子31に接続される一方、その出力端子は、プリドライバ部102を構成するpnp型の第3のトランジスタ(図1においては「Q3」と表記)3のベースに接続されている。
The pre-amplifier 101 includes a conductance amplifier (indicated as “gm AMP” in FIG. 1) 14, and its input stage is connected to the
プリドライバ部102は、コンダクタンスアンプ14の出力信号を電流変換するためのもので、pnp型の第3のトランジスタ3と第3の定電流源13を有して構成されたものとなっている。
すなわち、第3のトランジスタ3のエミッタには、第3の定電流源13が接続されており、この第3の定電流源13は、電源電圧Vccが印加されて、定電流I3を出力するものとなっている一方、コレクタは、グランドに接続されたものとなっている。
また、第3のトランジスタ3のコレクタは、後述するプッシュプル出力段103を構成する第8のトランジスタ8のベースに接続されている。
The
That is, the third constant
The collector of the third transistor 3 is connected to the base of an
プッシュプル出力段103は、プッシュプル接続されたpnp型の第8のトランジスタ8とnpn型の第9のトランジスタ9とから構成されたものとなっている。
すなわち、第8のトランジスタ8のエミッタには、電源電圧Vccが印加されるようになっている一方、コレクタは、第9のトランジスタ9のコレクタと相互に接続されると共に、信号出力端子32に接続されている。そして、第9のトランジスタ9のエミッタは、グランドに接続される一方、ベースは、次述するアイドリング電流設定部104に接続されたものとなっている。
The push-
That is, the power supply voltage Vcc is applied to the emitter of the
アイドリング電流設定部104は、プッシュプル出力段103の制御電流を生成し、それをプッシュプル出力段103へ供給するためのもので、npn型の第1,第6及び第7のトランジスタ(図1においては、それぞれ「Q1」、「Q6」、「Q7」と表記)1、6、7と、pnp型の第2、第4及び第5のトランジスタ(図1においては、それぞれ「Q2」、「Q4」、「Q5」と表記)2、4、5と、第1及び第2の定電流源11、12とを有して構成されたものとなっている。
The idling
具体的には、まず、第1のトランジスタ1(アイドリング用第1のトランジスタ)のコレクタと、第2のトランジスタ2(アイドリング用第2のトランジスタ)のエミッタは、共に第3のトランジスタ3のエミッタと第8のトランジスタ8のベースに接続されると共に、その相互の接続点と図示されない電源との間に、第1の定電流源11が設けられたものとなっている。
そして、第1のトランジスタ1のエミッタと第2のトランジスタ2のコレクタが相互に接続され、その接続点は、第9のトランジスタ9のベースに接続されると共に、当該接続点とグランドとの間に第2の定電流源12が設けられたものとなっている。
Specifically, first, the collector of the first transistor 1 (first transistor for idling) and the emitter of the second transistor 2 (second transistor for idling) are both the emitter of the third transistor 3. The first constant
The emitter of the first transistor 1 and the collector of the
一方、第6のトランジスタ6のエミッタは、第7のトランジスタ7のコレクタとベースに接続され、第7のトランジスタ7のエミッタは、グランドに接続されている。また、第6のトランジスタ6は、ベースとコレクタとが相互に接続されて、第1のトランジスタ1のベースに接続されると共に、第1の抵抗器(図1においては「R1」と表記)10の一端に接続されている。すなわち、第6及び第7のトランジスタ6、7は、それぞれいわゆるダイオード接続状態とされて直列接続されたものとなっている。
また、第4のトランジスタ4のエミッタには、電源電圧Vccが印加されるようになっている一方、ベースとコレクタとが相互に接続されて第5のトランジスタ5のエミッタに接続されている。
そして、第5のトランジスタ5は、ベースとコレクタとが相互に接続されると共に、第1の抵抗器10の他端に接続され、この第1の抵抗器10の他端には、第2のトランジスタ2のベースが接続されたものとなっている。すなわち、第4及び第5のトランジスタ4、5は、それぞれいわゆるダイオード接続状態とされて直列接続されたものとなっている。
On the other hand, the emitter of the sixth transistor 6 is connected to the collector and base of the seventh transistor 7, and the emitter of the seventh transistor 7 is connected to the ground. The sixth transistor 6 has a base and a collector connected to each other, and is connected to the base of the first transistor 1 and a first resistor (denoted as “R1” in FIG. 1) 10. It is connected to one end. That is, the sixth and seventh transistors 6 and 7 are in a so-called diode connection state and connected in series.
The power supply voltage Vcc is applied to the emitter of the fourth transistor 4, while the base and collector are connected to each other and connected to the emitter of the
The
なお、第1乃至第3の定電流源11〜13は、より具体的には、従来から用いられている回路構成を有してなるものなどを用いるのが好適である。
例えば、第1及び第3の定電流源11、13としては、従来回路として説明した図3に示された構成のものなどを用いるのが好適であり、また、第2の定電流源12としては、同じく従来回路として説明した図4に示された構成のものなどが好適である。
More specifically, as the first to third constant
For example, as the first and third constant
次に、上記構成における動作について説明する。
信号入力端子31に印加された信号は、コンダクタンスアンプ14を介して第3のトランジスタ3のベースへ入力され、電流変換されて、第3のトランジスタ3のエミッタに出力され、第8のトランジスタ8が動作し、そのコレクタに出力信号が出力されるか、又は、第1及び第2のトランジスタ1、2を介して第9のトランジスタ9が動作し、そのコレクタに出力信号が出力されるものとなっている。かかる増幅動作自体は、従来回路と基本的に同一である。
Next, the operation in the above configuration will be described.
The signal applied to the
ここで、第8及び第9のトランジスタ8、9に流れる直流アイドリング電流I8、I9は、次述するように定まる。
まず、第1の抵抗器10に電流I10が流れることにより、第6及び第7のトランジスタ6、7のベース・エミッタ間に生ずるベース・エミッタ間電圧を、それぞれQ6Vbe、Q7Vbeとする。同様に、電流I10が流れることにより、第4及び第5のトランジスタ4、5のベース・エミッタ間に生ずるベース・エミッタ間電圧を、それぞれQ4Vbe、Q5Vbeとする。また、第1のトランジスタ1に電流I1が流れることにより、第1のトランジスタ1のベース・エミッタ間に生ずるベース・エミッタ間電圧をQ1Vbe、第2のトランジスタ2に電流I2が流れることにより、第2のトランジスタ2のベース・エミッタ間に生ずるベース・エミッタ間電圧をQ2Vbeと、それぞれ定義する。
そして、第8及び第9のトランジスタ8、9の、それぞれのベース・エミッタ間電圧Q8Vbe、Q9Vbeは、下記する式のように表すことができる。
Here, the DC idling currents I8 and I9 flowing through the eighth and
First, when the current I10 flows through the
The base-emitter voltages Q8Vbe and Q9Vbe of the eighth and
Q8Vbe=Q4Vbe+Q5Vbe−Q2Vbe Q8Vbe = Q4Vbe + Q5Vbe-Q2Vbe
Q9Vbe=Q7Vbe+Q6Vbe−Q1Vbe Q9Vbe = Q7Vbe + Q6Vbe-Q1Vbe
かかる式より、Q8Vbeを決定するには、第2、第4及び第5のトランジスタ2、4、5の各ベース・エミッタ間電圧Vbeが定まれば良いことが理解できる。すなわち、電流I2とI10により、第2、第4及び第5のトランジスタ2、4、5の各ベース・エミッタ間電圧Vbeが決定されることになる。
また、同様に、Q9Vbeを決定するには、第1、第6及び第7のトランジスタ1、6、7の各ベース・エミッタ間電圧Vbeが定まれば良く、電流I1とI10により、第1、第6及び第7のトランジスタ1、6、7の各ベース・エミッタ間電圧Vbeが決定されるものとなっている。
そして、Q8VbeとQ9Vbeが決定されてI8、I9が定まることが理解できる。
From this equation, it can be understood that the base-emitter voltage Vbe of the second, fourth, and
Similarly, in order to determine Q9Vbe, the base-emitter voltage Vbe of the first, sixth, and seventh transistors 1, 6, and 7 need only be determined, and the first, The base-emitter voltages Vbe of the sixth and seventh transistors 1, 6, and 7 are determined.
It can be understood that Q8Vbe and Q9Vbe are determined and I8 and I9 are determined.
ここで、上述のように、プッシュプル出力段103及びアイドリング電流設定部104の各トランジスタのベース・エミッタ間電圧Vbeを決定する要素となる電流I10は、下記する式で決定されるものである。
Here, as described above, the current I10 serving as an element for determining the base-emitter voltage Vbe of each transistor of the push-
I10={Vcc−(Q4Vbe+Q5Vbe+Q6Vbe+Q7Vbe)}/R1 I10 = {Vcc- (Q4Vbe + Q5Vbe + Q6Vbe + Q7Vbe)} / R1
ここで、R1は、第1の抵抗器10の抵抗値とする。
このように、電流I10は、僅か1つの素子、すなわち、第1の抵抗器10の抵抗値だけで決定することができるものとなっている。
Here, R1 is the resistance value of the
Thus, the current I10 can be determined by only one element, that is, the resistance value of the
8…第8のトランジスタ
9…第9のトランジスタ
14…コンダクタンスアンプ
101…前段増幅部
102…プリドライバ部
103…プッシュプル出力段
104…アイドリング電流設定部
8 ... 8th transistor 9 ...
Claims (1)
前記アイドリング電流設定部は、npn型のアイドリング用第1のトランジスタとpnp型のアイドリング用第2のトランジスタが、前記アイドリング用第1のトランジスタのコレクタと前記アイドリング用第2のトランジスタのエミッタとが相互に接続される一方、前記アイドリング用第1のトランジスタのエミッタと前記アイドリング用第2のトランジスタのコレクタとが相互に接続されて設けられ、前記アイドリング用第1のトランジスタのコレクタと前記アイドリング用第2のトランジスタのエミッタとの接続点と電源との間に、アイドリング用第1の定電流源が、前記アイドリング用第1のトランジスタのエミッタと前記アイドリング用第2のトランジスタのコレクタとの接続点とグランドとの間に、アイドリング用第2の定電流源が、それぞれ設けられ、前記アイドリング用第1のトランジスタのコレクタと前記アイドリング用第2のトランジスタのエミッタの相互の接続点と、前記アイドリング用第1のトランジスタのエミッタと前記アイドリング用第2のトランジスタのコレクタの相互の接続点からそれぞれ前記プッシュプル出力段へ制御電流の供給がなされる一方、
前記アイドリング用第1のトランジスタのベースは第1の抵抗器の一端に、前記アイドリング用第2のトランジスタのベースは前記第1の抵抗器の他端に、それぞれ接続され、
前記第1の抵抗器の一端とグランドとの間及び前記第1の抵抗器の他端と電源との間には、それぞれ複数のダイオードが直列接続されて設けられてなることを特徴とする出力回路。 An output circuit having a push-pull output stage configured to output an amplified signal by two transistors being push-pull connected, and having an idling current setting unit for setting an idling current of the push-pull output stage Because
The idling current setting unit includes a second transistor for idling of the first transistor motor and a pnp-type for idling of the npn type, and the emitter of the collector and the second transistor for the idling of the first transistor for idling On the other hand, the emitter of the first idling transistor and the collector of the second idling transistor are connected to each other, and the collector of the first idling transistor and the idling second transistor are provided. A first constant current source for idling between a connection point between the emitter of the two transistors and the power source; and a connection point between the emitter of the first transistor for idling and the collector of the second transistor for idling. Second constant current for idling between ground Are connected to each other between the collector of the first transistor for idling and the emitter of the second transistor for idling, the emitter of the first transistor for idling, and the second transistor for idling. While the control current is supplied to the push-pull output stage from the mutual connection point of the collectors,
The base of the first idling transistor is connected to one end of the first resistor, and the base of the second idling transistor is connected to the other end of the first resistor, respectively.
A plurality of diodes connected in series are provided between one end of the first resistor and the ground and between the other end of the first resistor and the power source, respectively. circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007196076A JP5014910B2 (en) | 2007-07-27 | 2007-07-27 | Output circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007196076A JP5014910B2 (en) | 2007-07-27 | 2007-07-27 | Output circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009033537A JP2009033537A (en) | 2009-02-12 |
JP5014910B2 true JP5014910B2 (en) | 2012-08-29 |
Family
ID=40403529
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007196076A Active JP5014910B2 (en) | 2007-07-27 | 2007-07-27 | Output circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5014910B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7116590B2 (en) * | 2018-05-18 | 2022-08-10 | 日清紡マイクロデバイス株式会社 | output circuit |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS622818Y2 (en) * | 1979-02-28 | 1987-01-22 | ||
US5311145A (en) * | 1993-03-25 | 1994-05-10 | North American Philips Corporation | Combination driver-summing circuit for rail-to-rail differential amplifier |
JP3435292B2 (en) * | 1996-08-29 | 2003-08-11 | 富士通株式会社 | Operational amplifier circuit |
JP3827654B2 (en) * | 2003-06-23 | 2006-09-27 | 株式会社 沖マイクロデザイン | Operational amplifier |
JP4408715B2 (en) * | 2003-09-26 | 2010-02-03 | Necエレクトロニクス株式会社 | Driving circuit and processing circuit |
JP2005328464A (en) * | 2004-05-17 | 2005-11-24 | Toshiba Corp | Amplifier and liquid crystal display device using the same |
JP2006066984A (en) * | 2004-08-24 | 2006-03-09 | Mitsumi Electric Co Ltd | Output circuit and semiconductor device |
JP2007104358A (en) * | 2005-10-05 | 2007-04-19 | Matsushita Electric Ind Co Ltd | Cmos amplifying device |
-
2007
- 2007-07-27 JP JP2007196076A patent/JP5014910B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2009033537A (en) | 2009-02-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3697679B2 (en) | Stabilized power circuit | |
US7501893B2 (en) | Variable gain amplifier circuit | |
US20050179496A1 (en) | Operational amplifier | |
JPS6212692B2 (en) | ||
JPS6212691B2 (en) | ||
JP5014910B2 (en) | Output circuit | |
EP1763131A1 (en) | Operational amplifier | |
JP4966054B2 (en) | Differential amplifier circuit | |
JP5465548B2 (en) | Level shift circuit | |
JP4549274B2 (en) | Driver output circuit | |
JP2004032619A (en) | Operational amplifier circuit | |
JPH09105763A (en) | Comparator circuit | |
JPS6123689B2 (en) | ||
JP3922906B2 (en) | Wideband differential amplifier circuit | |
JP6036961B2 (en) | Differential amplifier | |
JP2623954B2 (en) | Variable gain amplifier | |
JP4054829B2 (en) | Amplifier circuit | |
JP4221685B2 (en) | Amplifier circuit | |
JP2007019850A (en) | Dc offset canceling circuit and display device using this | |
JP5857931B2 (en) | Differential amplifier | |
JP4494231B2 (en) | Video signal output circuit | |
JP4774707B2 (en) | Amplifier circuit and input circuit | |
JP4654609B2 (en) | Load drive circuit | |
JPH08204477A (en) | Limiter circuit | |
JP2008166905A (en) | Current mirror circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100531 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110727 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110823 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111013 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120529 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120606 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150615 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5014910 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |