JP6031948B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、半導体素子の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.
従来、基板上にグラフェンが形成された半導体素子が知られている。この半導体素子は、まず、ＣＶＤ（化学気相成長法）等の方法で、基板とは別体の触媒膜上にグラフェンを形成し、次に、触媒膜上のグラフェンを基板上に転写する方法で製造される（特許文献１参照）。 Conventionally, a semiconductor element in which graphene is formed on a substrate is known. In this semiconductor element, first, graphene is formed on a catalyst film separate from the substrate by a method such as CVD (chemical vapor deposition), and then the graphene on the catalyst film is transferred onto the substrate. (See Patent Document 1).
しかしながら、特許文献１記載の方法では、転写の際にグラフェンにシワや破れが生じ、グラフェンの特性が劣化してしまうおそれがあった。本発明は以上の点に鑑みなされたものであり、グラフェンの特性が劣化しにくい半導体素子の製造方法を提供することを目的とする。 However, in the method described in Patent Document 1, there is a possibility that the graphene is wrinkled or broken during transfer, and the characteristics of the graphene are deteriorated. The present invention has been made in view of the above, and an object thereof is to provide a method of manufacturing a hard semiconductor device characteristics of graphene is deteriorated.
本発明の半導体素子の製造方法は、基板上に触媒層を形成する触媒層形成工程と、基板のうち、触媒層の裏面の一部に対向する部分を除去し、裏面の一部を露出させる露出工程と、裏面の一部にグラフェンを形成するグラフェン形成工程と、裏面の一部を基板側に近接させ、グラフェンを基板上に転写する転写工程と、触媒層の少なくとも一部を除去する触媒層除去工程とを含むことを特徴とする。 The method for manufacturing a semiconductor device according to the present invention includes a catalyst layer forming step of forming a catalyst layer on a substrate, and removing a portion of the substrate facing a part of the back surface of the catalyst layer to expose a part of the back surface. An exposure process, a graphene forming process for forming graphene on a part of the back surface, a transfer process for transferring a part of the back surface to the substrate side and transferring the graphene onto the substrate, and a catalyst for removing at least a part of the catalyst layer And a layer removing step.
本発明の半導体素子の製造方法によれば、基板上に転写されたグラフェンにシワや破れが生じにくく、グラフェンの特性が劣化しにくい。 According to the method for manufacturing a semiconductor element of the present invention, the graphene transferred onto the substrate is unlikely to be wrinkled or broken, and the characteristics of the graphene are not easily deteriorated .
本発明の実施形態を説明する。前記基板は、例えば、単一の組成を有する基板本体のみから成るものであってもよいし、基板本体上に、基板本体とは異なる組成を有する１又は複数の層を形成したものであってもよい。そのような層として、例えば、中間層、下地層等が挙げられる。中間層とは、基板のうち、触媒層を形成する側の表面に設けられ、露出工程において、その一部又は全部が除去される層である。また、下地層とは、その上にグラフェンが転写される層である。下地層は、露出工程においてその一部が除去されてもよい。なお、基板が中間層や下地層を備えない場合、例えば、基板本体が、上述した中間層や下地層の機能を奏することができる。 An embodiment of the present invention will be described. For example, the substrate may be composed of only a substrate body having a single composition, or one or a plurality of layers having a composition different from that of the substrate body may be formed on the substrate body. Also good. Examples of such a layer include an intermediate layer and an underlayer. An intermediate | middle layer is a layer which is provided in the surface by the side of forming a catalyst layer among a board | substrate, and the one part or all part is removed in an exposure process. The underlayer is a layer onto which graphene is transferred. A part of the underlayer may be removed in the exposure step. In addition, when a board | substrate is not provided with an intermediate | middle layer and a base layer, a board | substrate body can show | play the function of the intermediate | middle layer and base layer which were mentioned above, for example.
前記露出工程において、例えば、触媒層に孔又は切欠部を形成し、その孔又は切欠部から、「基板のうち、触媒層の裏面の一部に対向する部分」を除去することができる。露出工程では、例えば、ウエット又はドライのエッチングにより、「基板のうち、触媒層の裏面の一部に対向する部分」を除去することができる。ウエットエッチングの場合、エッチング液は、基板のうち、除去する部分の組成、及び残す部分の組成に応じて適宜選択できる。 In the exposing step, for example, holes or notches can be formed in the catalyst layer, and “a portion of the substrate facing a part of the back surface of the catalyst layer” can be removed from the holes or notches. In the exposure step, for example, “a portion of the substrate facing a part of the back surface of the catalyst layer” can be removed by wet or dry etching. In the case of wet etching, the etching solution can be appropriately selected according to the composition of the portion to be removed and the composition of the remaining portion of the substrate.
前記露出工程の後、触媒層は、例えば、その片側において基板に支持される。この場合、前記片側以外の方向から、「基板のうち、触媒層の裏面の一部に対向する部分」を除去することができる。 After the exposing step, the catalyst layer is supported on the substrate on one side, for example. In this case, “a part of the substrate facing a part of the back surface of the catalyst layer” can be removed from directions other than the one side.
前記露出工程の後、触媒層は、例えば、その両側において基板に支持される。この場合、例えば、触媒層のうち、裏面が露出している部分の重心は、裏面が露出している部分の中心から外れた位置とすることができる。こうすることにより、転写工程において、グラフェンを、その端部から徐々に基板上へ転写することができる。 After the exposing step, the catalyst layer is supported on the substrate on both sides, for example. In this case, for example, the center of gravity of the portion of the catalyst layer where the back surface is exposed can be a position deviated from the center of the portion where the back surface is exposed. By doing so, graphene can be gradually transferred from the end portion onto the substrate in the transfer step.
また、前記露出工程の後、触媒層の両側を基板で支持し、触媒層のうち、裏面が露出している部分の形状を、裏面が露出している部分の中心に関して非対称とすることができる。この場合も、転写工程において、グラフェンを、その端部から徐々に基板上へ転写することができる。 Further, after the exposing step, both sides of the catalyst layer are supported by the substrate, and the shape of the portion of the catalyst layer where the back surface is exposed can be asymmetric with respect to the center of the portion where the back surface is exposed. . Also in this case, the graphene can be gradually transferred from the end portion onto the substrate in the transfer step.
前記転写工程では、例えば、基板と触媒層との間に液体を充填し、その液体を除去することで、表面張力を利用し、触媒層（特に、露出工程により裏面が露出した部分）を基板側に近接させることができる。 In the transfer step, for example, a liquid is filled between the substrate and the catalyst layer, and the liquid is removed to utilize the surface tension, and the catalyst layer (particularly, the portion where the back surface is exposed by the exposure step) is placed on the substrate. Can be close to the side.
また、前記転写工程では、例えば、触媒層の位置を基板より上側としておき、触媒層を加熱することで、触媒層（特に、露出工程により裏面が露出した部分）を下方に垂れさせ、基板側に近接させることができる。 In the transfer step, for example, the position of the catalyst layer is set on the upper side of the substrate, and the catalyst layer is heated, so that the catalyst layer (particularly, the portion where the back surface is exposed by the exposure step) hangs downward. Can be close.
また、前記転写工程では、例えば、触媒層と基板との間に電圧を印加することで、静電気力により、触媒層（特に、露出工程により裏面が露出した部分）を基板側に近接させることができる。 In the transfer step, for example, by applying a voltage between the catalyst layer and the substrate, the catalyst layer (particularly, the portion where the back surface is exposed in the exposure step) can be brought close to the substrate side by electrostatic force. it can.
前記グラフェン形成工程よりも前に、例えば、触媒層を加熱する触媒層加熱工程を行うことができる。この場合、触媒層の結晶性が向上し、グラフェンの特性が向上する。
本発明の半導体素子の製造方法では、例えば、触媒層の表面に付着したグラフェンを除去するグラフェン除去工程を行うことができる。この場合、不要なグラフェンを除くことができる。グラフェン除去工程は、例えば、転写工程よりも後に行うことができる。この場合、グラフェン除去工程によって触媒層の裏面に形成されたグラフェンへダメージを与えてしまうことを防止できる。
Prior to the graphene forming step, for example, a catalyst layer heating step of heating the catalyst layer can be performed. In this case, the crystallinity of the catalyst layer is improved and the characteristics of graphene are improved.
In the method for manufacturing a semiconductor element of the present invention, for example, a graphene removal step of removing graphene attached to the surface of the catalyst layer can be performed. In this case, unnecessary graphene can be removed. The graphene removal process can be performed after the transfer process, for example. In this case, it is possible to prevent the graphene formed on the back surface of the catalyst layer from being damaged by the graphene removal step.
本発明の半導体素子の製造方法では、例えば、グラフェン形成工程よりも前に、触媒層の表面に保護層を形成する保護層形成工程を行うことができる。この場合、触媒層の表面にグラフェンが付着することを防止できる。保護層は、グラフェン形成工程よりも後のいずれかのタイミングで除去することができる。 In the method for manufacturing a semiconductor element of the present invention, for example, a protective layer forming step of forming a protective layer on the surface of the catalyst layer can be performed before the graphene forming step. In this case, it is possible to prevent graphene from adhering to the surface of the catalyst layer. The protective layer can be removed at any timing after the graphene formation step.
前記基板のうち、転写工程においてグラフェンを転写する面は、平坦であってもよいし、凹凸を有していてもよい。
前記グラフェン形成工程において、原子層堆積法又はＣＶＤを用いてグラフェンを形成することができる。
＜実施例１＞
１．半導体素子の製造方法
図１Ａ〜１Ｉ及び図２Ａ〜２Ｉに基づいて半導体素子の製造方法を説明する。なお、図１Ａ〜１Ｉは、それぞれ、図２Ａ〜２ＩにおけるＩ−Ａ〜Ｉ−Ｉ断面における断面図である。
Of the substrate, the surface on which the graphene is transferred in the transfer step may be flat or uneven.
In the graphene formation step, graphene can be formed using an atomic layer deposition method or CVD.
<Example 1>
1. Method for Manufacturing Semiconductor Device A method for manufacturing a semiconductor device will be described with reference to FIGS. 1A to 1I and FIGS. 1A to 1I are cross-sectional views taken along lines IA to II in FIGS. 2A to 2I, respectively.
まず、図１Ａ及び図２Ａに示すように、Ｓｉから成る基板１上に、下地層３及び中間層５を形成する。下地層３は、熱酸化により形成される、ＳｉＯ2から成る層であり、その膜厚は数百ｎｍである。なお、本件明細書における膜厚は、電子顕微鏡の断面観察等の方法で測定した値を意味する。中間層５はプラズマＣＶＤにより形成される、ＳｉＮから成る層であり、その膜厚は数百〜数千ｎｍである。なお、下地層３の材質はＢＮであってもよい。 First, as shown in FIGS. 1A and 2A, a base layer 3 and an intermediate layer 5 are formed on a substrate 1 made of Si. The underlayer 3 is a layer made of SiO 2 formed by thermal oxidation and has a film thickness of several hundred nm. In addition, the film thickness in this specification means the value measured by methods, such as cross-sectional observation of an electron microscope. The intermediate layer 5 is a layer made of SiN and formed by plasma CVD, and has a film thickness of several hundred to several thousand nm. The material of the underlayer 3 may be BN.
次に、図１Ｂ及び図２Ｂに示すように、中間層５の上に触媒層７をスパッタ又は蒸着により形成する（触媒層形成工程）。触媒層７の材質は、Ｎｉ、Ｃｏ、Ｆｅ、Ｃｕ、Ａｌ2Ｏ3等である。なお、これらの材質は、後述するグラフェン１１の形成において触媒能を有する。触媒層７の膜厚は数十〜数千ｎｍである。 Next, as shown in FIGS. 1B and 2B, a catalyst layer 7 is formed on the intermediate layer 5 by sputtering or vapor deposition (catalyst layer forming step). The material of the catalyst layer 7 is Ni, Co, Fe, Cu, Al 2 O 3 or the like. Note that these materials have catalytic ability in the formation of graphene 11 described later. The film thickness of the catalyst layer 7 is several tens to several thousand nm.
次に、図１Ｃ及び図２Ｃに示すように、触媒層７を貫通する一対の孔９を、リソグラフィー又はエッチングにより形成する。その結果、孔９において、中間層５が露出する。孔９をエッチングで形成する場合、エッチング液は、塩化第二鉄水溶液、又は硝酸鉄水溶液である。 Next, as shown in FIGS. 1C and 2C, a pair of holes 9 penetrating the catalyst layer 7 is formed by lithography or etching. As a result, the intermediate layer 5 is exposed in the hole 9. When the holes 9 are formed by etching, the etching solution is a ferric chloride aqueous solution or an iron nitrate aqueous solution.
次に、図１Ｄ及び図２Ｄに示すように、孔９を通じて、中間層５の一部をエッチングする（露出工程）。中間層５のうち、エッチングされる部分は、孔９に面する部位を含む中央部であり、両側は残存する。エッチングは、１８０℃のリン酸に浸すことで行う。 Next, as shown in FIGS. 1D and 2D, a part of the intermediate layer 5 is etched through the hole 9 (exposure process). Of the intermediate layer 5, the part to be etched is a central part including the part facing the hole 9, and both sides remain. Etching is performed by immersing in 180 ° C. phosphoric acid.
エッチングの結果、中間層５のうち、触媒層７の裏面の一部７Ａに対向する部分が除去され、裏面の一部７Ａが露出する。また、エッチングの結果、中間層５が除去された部分では、下地層３が露出する。裏面の一部７Ａと下地層３との間には空洞１０が生成する。この空洞１０は、孔９を介して外部に連通している。触媒層７は、その両側において、残存した中間層５によって支持される。 As a result of the etching, a portion of the intermediate layer 5 facing the part 7A on the back surface of the catalyst layer 7 is removed, and a part 7A on the back surface is exposed. Further, as a result of the etching, the base layer 3 is exposed in the portion where the intermediate layer 5 is removed. A cavity 10 is generated between a part 7 </ b> A on the back surface and the underlayer 3. The cavity 10 communicates with the outside through the hole 9. The catalyst layer 7 is supported by the remaining intermediate layer 5 on both sides thereof.
次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図１Ｅ及び図２Ｅに示すように、触媒層７の裏面の一部７Ａにグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件は、Ｈ2雰囲気、数百〜１０００℃の温度という条件である。グラフェン１１を形成するときのＣＶＤの条件は、ＣＨ4雰囲気、数百〜１０００℃の温度という条件である。 Next, after increasing the crystallinity of the catalyst layer 7 by heat treatment (catalyst layer heating step), the graphene 11 is formed on a part 7A on the back surface of the catalyst layer 7 by CVD, as shown in FIGS. 1E and 2E. (Graphene formation step). The conditions for the heat treatment are a H 2 atmosphere and a temperature of several hundred to 1000 ° C. The CVD conditions for forming the graphene 11 are a CH 4 atmosphere and a temperature of several hundred to 1000 ° C.
グラフェン１１は、単原子層のカーボン結晶構造であってもよく、複数の原子層のカーボン結晶構造であってもよい。複数の原子層とは、例えば一桁数の原子層である。複数原子層のカーボン結晶構造は、一般にグラフェン多層膜（multi-layer graphene）またはグラフェン積層膜（stacked graphene）と称されることもある。なお、触媒層７の結晶性が当初から高い場合は、熱処理を行わなくてもよい。 The graphene 11 may have a carbon crystal structure with a single atomic layer or a carbon crystal structure with a plurality of atomic layers. The plurality of atomic layers are, for example, single-digit atomic layers. The carbon crystal structure of a multi-atomic layer is sometimes called a graphene multilayer film (multi-layer graphene) or a graphene stacked film (stacked graphene). In addition, when the crystallinity of the catalyst layer 7 is high from the beginning, it is not necessary to perform heat treatment.
次に、図１Ｆ及び図２Ｆに示すように、触媒層７のうち、グラフェン１１を形成した部分（裏面の一部７Ａに該当する部分）を、下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。ここで、触媒層７のうち、グラフェン１１を形成した部分を下地層３に近接させる方法として、次の方法α〜γのいずれかを用いることができる。 Next, as shown in FIGS. 1F and 2F, the portion of the catalyst layer 7 where the graphene 11 is formed (the portion corresponding to the part 7A on the back surface) is brought close to the base layer 3, and the graphene 11 is placed under the base layer. 3 is transferred (transfer process). Here, any of the following methods α to γ can be used as a method of bringing the portion of the catalyst layer 7 where the graphene 11 is formed into proximity to the base layer 3.
方法α：下地層３と触媒層７との間（空洞１０の中）に液体を充填し、その液体を除去することで、表面張力を利用し、触媒層７を下地層３側に近接させる。このとき、グラフェン１１が下地層３に接触し、下地層３上に転写される。ここで、使用する液体は水である。また、液体の除去は、雰囲気温度を１００〜１５０℃とすることで行う。 Method α: Filling the space between the underlayer 3 and the catalyst layer 7 (in the cavity 10) and removing the liquid, the surface tension is utilized to bring the catalyst layer 7 close to the underlayer 3 side. . At this time, the graphene 11 comes into contact with the base layer 3 and is transferred onto the base layer 3. Here, the liquid used is water. The removal of the liquid is performed by setting the ambient temperature to 100 to 150 ° C.
方法β：触媒層７の位置を下地層３より上側としておき、触媒層７を加熱する。すると、触媒層７のうち、グラフェン１１を形成した部分は、中間層５に支持されていないので、下方に垂れ下がり、下地層３に接する。このとき、グラフェン１１が下地層３上に転写される。ここで、触媒層７を加熱するときの温度は数百℃であり、そのときの雰囲気はＡｒ雰囲気である。 Method β: The position of the catalyst layer 7 is set above the base layer 3, and the catalyst layer 7 is heated. Then, the portion of the catalyst layer 7 where the graphene 11 is formed is not supported by the intermediate layer 5, so it hangs down and contacts the base layer 3. At this time, the graphene 11 is transferred onto the underlayer 3. Here, the temperature when heating the catalyst layer 7 is several hundred degrees Celsius, and the atmosphere at that time is an Ar atmosphere.
方法γ：触媒層７と基板１との間に電圧を印加することで、静電気力により、触媒層７のうち、グラフェン１１を形成した部分を、下地層３側に近接させる。このとき、グラフェン１１が下地層３に接触し、下地層３上に転写される。ここで、触媒層７と基板１との間に印加する電圧は数十Ｖである。 Method γ: By applying a voltage between the catalyst layer 7 and the substrate 1, the portion of the catalyst layer 7 where the graphene 11 is formed is brought close to the base layer 3 side by electrostatic force. At this time, the graphene 11 comes into contact with the base layer 3 and is transferred onto the base layer 3. Here, the voltage applied between the catalyst layer 7 and the substrate 1 is several tens of volts.
次に、触媒層７の裏面の一部７Ａにグラフェン１１を形成したとき、触媒層７の表面にも形成されていたグラフェンを、Ｏ2アッシングにより除去する（グラフェン除去工程）。このように、触媒層７の表面に形成されていたグラフェンを除去する工程を、グラフェン１１の下地層３への転写よりも後で実施することにより、グラフェン１１へのダメージを抑制することができる。 Next, when the graphene 11 is formed on a part 7A on the back surface of the catalyst layer 7, the graphene formed on the surface of the catalyst layer 7 is removed by O 2 ashing (graphene removal step). Thus, the damage to the graphene 11 can be suppressed by performing the step of removing the graphene formed on the surface of the catalyst layer 7 after the transfer of the graphene 11 to the base layer 3. .
次に、図１Ｇ及び図２Ｇに示すように、触媒層７をエッチングにより除去する（触媒層除去工程）。このときのエッチングでは、塩化第二鉄水溶液、又は硝酸鉄水溶液をエッチング液として用いる。 Next, as shown in FIGS. 1G and 2G, the catalyst layer 7 is removed by etching (catalyst layer removal step). In this etching, a ferric chloride aqueous solution or an iron nitrate aqueous solution is used as an etching solution.
次に、図１Ｈ及び図２Ｈに示すように、残りの中間層５をエッチングにより除去する。このエッチングは、１８０℃のリン酸に浸すことで行う。
次に、図１Ｉ及び図２Ｉに示すように、電極１３を形成する等の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）１５が完成する。
Next, as shown in FIGS. 1H and 2H, the remaining intermediate layer 5 is removed by etching. This etching is performed by immersing in phosphoric acid at 180 ° C.
Next, as shown in FIGS. 1I and 2I, a semiconductor element (electronic device) 15 using the graphene 11 is completed by performing a semiconductor process such as forming the electrode 13.
２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、下地層３上に転写されたグラフェン１１にシワや破れが生じにくく、グラフェン１１の特性が劣化しにくい。
（２）本実施例の半導体素子１５の製造方法によれば、グラフェン１１を転写する位置を高精度に制御できる。
（３）本実施例の半導体素子１５の製造方法によれば、グラフェン１１を転写する際に、グラフェン１１と下地層３との間にバーティクルが入りにくい。
＜実施例２＞
１．半導体素子の製造方法
図３Ａ〜３Ｈ及び図４Ａ〜４Ｈに基づいて半導体素子の製造方法を説明する。図３Ａ〜３Ｈは、それぞれ、図４Ａ〜４ＨにおけるIII−Ａ〜III−Ｈ断面における断面図である。なお、前記実施例１と同様の部分については説明を省略乃至簡略化する。
2. Advantages of the Invention (1) According to the manufacturing method of the semiconductor element 15 of the present embodiment, the graphene 11 transferred onto the underlayer 3 is unlikely to be wrinkled or torn, and the characteristics of the graphene 11 are unlikely to deteriorate.
(2) According to the manufacturing method of the semiconductor element 15 of the present embodiment, the position where the graphene 11 is transferred can be controlled with high accuracy.
(3) According to the method for manufacturing the semiconductor element 15 of the present embodiment, when transferring the graphene 11, it is difficult for the verticle to enter between the graphene 11 and the underlayer 3.
<Example 2>
1. Method for Manufacturing Semiconductor Device A method for manufacturing a semiconductor device will be described with reference to FIGS. 3A to 3H and FIGS. 3A to 3H are cross-sectional views taken along lines III-A to III-H in FIGS. 4A to 4H, respectively. The description of the same parts as those in the first embodiment will be omitted or simplified.
まず、図３Ａ及び図４Ｂに示すように、Ｓｉから成る基板１上に、下地層３を形成する。下地層３の材質、膜厚、形成方法は前記実施例１と同様である。
次に、図３Ｂ及び図４Ｂに示すように、下地層３の上に触媒層７を形成する（触媒層形成工程）。触媒層７の材質、膜厚、形成方法は前記実施例１と同様である。
First, as shown in FIGS. 3A and 4B, a base layer 3 is formed on a substrate 1 made of Si. The material, film thickness, and formation method of the underlayer 3 are the same as those in the first embodiment.
Next, as shown in FIGS. 3B and 4B, the catalyst layer 7 is formed on the base layer 3 (catalyst layer forming step). The material, film thickness, and formation method of the catalyst layer 7 are the same as in Example 1.
次に、図３Ｃ及び図４Ｃに示すように、触媒層７を貫通する一対の孔９を、リソグラフィー又はエッチングにより形成する。その結果、孔９において、下地層３が露出する。
次に、図３Ｄ及び図４Ｄに示すように、孔９を通じて、下地層３の一部をエッチングする（露出工程）。下地層３のうち、エッチングされる部分は、孔９に面する部位を含む中央部であり、両側は残存する。下地層３のエッチングに用いるエッチング液はフッ酸である。
Next, as shown in FIGS. 3C and 4C, a pair of holes 9 penetrating the catalyst layer 7 is formed by lithography or etching. As a result, the underlying layer 3 is exposed in the holes 9.
Next, as shown in FIGS. 3D and 4D, a part of the base layer 3 is etched through the holes 9 (exposure process). Of the underlayer 3, the etched part is a central part including the part facing the hole 9, and both sides remain. The etchant used for etching the underlayer 3 is hydrofluoric acid.
エッチングの結果、下地層３のうち、触媒層７の裏面の一部７Ａに対向する部分が除去され、裏面の一部７Ａが露出する。また、エッチングの結果、裏面の一部７Ａと下地層３との間には空洞１０が生成する。この空洞１０は、孔９を介して外部に連通している。触媒層７は、その両側において、エッチングされなかった下地層３によって支持される。 As a result of the etching, a portion of the underlayer 3 that faces the part 7A on the back surface of the catalyst layer 7 is removed, and a part 7A on the back surface is exposed. Further, as a result of the etching, a cavity 10 is generated between the part 7 </ b> A on the back surface and the base layer 3. The cavity 10 communicates with the outside through the hole 9. The catalyst layer 7 is supported on both sides by the base layer 3 that has not been etched.
次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図３Ｅ及び図４Ｅに示すように、触媒層７の裏面の一部７Ａにグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件、及びグラフェン１１の形成条件は前記実施例１と同様である。 Next, after the crystallinity of the catalyst layer 7 is improved by heat treatment (catalyst layer heating step), the graphene 11 is formed on a part 7A on the back surface of the catalyst layer 7 by CVD, as shown in FIGS. 3E and 4E. (Graphene formation step). The conditions for the heat treatment and the conditions for forming the graphene 11 are the same as in the first embodiment.
次に、図３Ｆ及び図４Ｆに示すように、触媒層７のうち、グラフェン１１を形成した部分（裏面の一部７Ａに該当する部分）を、下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。転写方法は前記実施例１と同様である。 Next, as shown in FIGS. 3F and 4F, the portion of the catalyst layer 7 where the graphene 11 is formed (the portion corresponding to the part 7A on the back surface) is brought close to the base layer 3, and the graphene 11 is placed under the base layer. 3 is transferred (transfer process). The transfer method is the same as in Example 1.
次に、触媒層７の裏面の一部７Ａにグラフェン１１を形成したとき、触媒層７の表面にも形成されていたグラフェンを、Ｏ2アッシングにより除去する（グラフェン除去工程）。 Next, when the graphene 11 is formed on a part 7A on the back surface of the catalyst layer 7, the graphene formed on the surface of the catalyst layer 7 is removed by O 2 ashing (graphene removal step).
次に、図３Ｇ及び図４Ｇに示すように、触媒層７をエッチングにより除去する（触媒層除去工程）。このときのエッチングの条件は前記実施例１と同様である。
次に、図３Ｈ及び図４Ｈに示すように、電極１３を形成する等の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）１５が完成する。
Next, as shown in FIGS. 3G and 4G, the catalyst layer 7 is removed by etching (catalyst layer removal step). The etching conditions at this time are the same as those in the first embodiment.
Next, as shown in FIGS. 3H and 4H, a semiconductor element (electronic device) 15 using the graphene 11 is completed by performing a semiconductor process such as forming the electrode 13.
２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、前記実施例１と同様の効果を奏することができる。
（２）本実施例の半導体素子１５の製造方法によれば、中間層の形成及び除去の工程が不要であるので、製造工程を簡略化できる。
＜実施例３＞
１．半導体素子の製造方法
図５Ａ〜５Ｉ及び図６Ａ〜６Ｉに基づいて半導体素子の製造方法を説明する。図５Ａ〜５Ｉは、それぞれ、図６Ａ〜６ＩにおけるV−Ａ〜V−Ｉ断面における断面図である。なお、前記実施例１と同様の部分については説明を省略乃至簡略化する。
2. Advantages of the Invention (1) According to the method of manufacturing the semiconductor element 15 of the present embodiment, the same advantages as those of the first embodiment can be obtained.
(2) According to the manufacturing method of the semiconductor element 15 of the present embodiment, the process of forming and removing the intermediate layer is unnecessary, and thus the manufacturing process can be simplified.
<Example 3>
1. Semiconductor Device Manufacturing Method A semiconductor device manufacturing method will be described with reference to FIGS. 5A to 5I and FIGS. 6A to 6I. 5A to 5I are cross-sectional views taken along lines VA to VI in FIGS. 6A to 6I, respectively. The description of the same parts as those in the first embodiment will be omitted or simplified.
まず、図５Ａ及び図６Ａに示すように、Ｓｉから成る基板１上に、下地層３及び中間層５を形成する。下地層３及び中間層５の材質、膜厚、形成方法は前記実施例１と同様である。 First, as shown in FIGS. 5A and 6A, an underlayer 3 and an intermediate layer 5 are formed on a substrate 1 made of Si. The material, film thickness, and formation method of the underlayer 3 and the intermediate layer 5 are the same as those in the first embodiment.
次に、図５Ｂ及び図６Ｂに示すように、下地層３の上に触媒層７を形成し（触媒層形成工程）、さらにその上層に保護層１７を形成する（保護層形成工程）。触媒層７の材質、膜厚、形成方法は前記実施例１と同様である。また、保護層１７の材質はＳｉＯ2であり、保護層１７の膜厚は数十〜数千ｎｍであり、保護層１７の形成方法はプラズマＣＶＤである。 Next, as shown in FIGS. 5B and 6B, the catalyst layer 7 is formed on the base layer 3 (catalyst layer forming step), and the protective layer 17 is further formed thereon (protective layer forming step). The material, film thickness, and formation method of the catalyst layer 7 are the same as in Example 1. The protective layer 17 is made of SiO 2 , the protective layer 17 has a film thickness of several tens to several thousand nm, and the protective layer 17 is formed by plasma CVD.
次に、図５Ｃ及び図６Ｃに示すように、保護層１７及び触媒層７を貫通する一対の孔９を、リソグラフィー又はエッチングにより形成する。その結果、孔９において、中間層５が露出する。 Next, as shown in FIGS. 5C and 6C, a pair of holes 9 penetrating the protective layer 17 and the catalyst layer 7 are formed by lithography or etching. As a result, the intermediate layer 5 is exposed in the hole 9.
次に、図５Ｄ及び図６Ｄに示すように、孔９を通じて、中間層５の一部をエッチングする（露出工程）。中間層５のうち、エッチングされる部分は、孔９に面する部位を含む中央部であり、両側は残存する。中間層５のエッチング条件は前記実施例１と同様である。 Next, as shown in FIGS. 5D and 6D, a part of the intermediate layer 5 is etched through the hole 9 (exposure process). Of the intermediate layer 5, the part to be etched is a central part including the part facing the hole 9, and both sides remain. The etching conditions for the intermediate layer 5 are the same as those in Example 1.
エッチングの結果、中間層５のうち、触媒層７の裏面の一部７Ａに対向する部分が除去され、裏面の一部７Ａが露出する。また、エッチングの結果、中間層５が除去された部分では、下地層３が露出する。裏面の一部７Ａと下地層３との間には空洞１０が生成する。この空洞１０は、孔９を介して外部に連通している。触媒層７は、その両側において、残存した中間層５によって支持される。 As a result of the etching, a portion of the intermediate layer 5 facing the part 7A on the back surface of the catalyst layer 7 is removed, and a part 7A on the back surface is exposed. Further, as a result of the etching, the base layer 3 is exposed in the portion where the intermediate layer 5 is removed. A cavity 10 is generated between a part 7 </ b> A on the back surface and the underlayer 3. The cavity 10 communicates with the outside through the hole 9. The catalyst layer 7 is supported by the remaining intermediate layer 5 on both sides thereof.
次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図５Ｅ及び図６Ｅに示すように、触媒層７の裏面の一部７Ａにグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件、及びグラフェン１１の形成条件は前記実施例１と同様である。 Next, after the crystallinity of the catalyst layer 7 is improved by heat treatment (catalyst layer heating step), the graphene 11 is formed on a part 7A on the back surface of the catalyst layer 7 by CVD, as shown in FIGS. 5E and 6E. (Graphene formation step). The conditions for the heat treatment and the conditions for forming the graphene 11 are the same as in the first embodiment.
また、グラフェン１１の形成後、保護層１７を除去する。その除去方法は、ＣＦ４でのドライエッチングである。なお、保護層１７の除去は、グラフェン１１の形成後における任意のタイミングで行うことができる。 Further, after the formation of the graphene 11, the protective layer 17 is removed. The removal method is dry etching with CF4. Note that the removal of the protective layer 17 can be performed at an arbitrary timing after the formation of the graphene 11.
次に、図５Ｆ及び図６Ｆに示すように、触媒層７のうち、グラフェン１１を形成した部分（裏面の一部７Ａに該当する部分）を、下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。転写方法は前記実施例１と同様である。 Next, as shown in FIG. 5F and FIG. 6F, the portion of the catalyst layer 7 where the graphene 11 is formed (the portion corresponding to the part 7A on the back surface) is brought close to the base layer 3, and the graphene 11 is placed under the base layer. 3 is transferred (transfer process). The transfer method is the same as in Example 1.
次に、図５Ｇ及び図６Ｇに示すように、触媒層７をエッチングにより除去する（触媒層除去工程）。このときのエッチングの条件は前記実施例１と同様である。
次に、図５Ｈ及び図６Ｈに示すように、残りの中間層５をエッチングにより除去する。このときのエッチングの条件は前記実施例１と同様である。
Next, as shown in FIGS. 5G and 6G, the catalyst layer 7 is removed by etching (catalyst layer removal step). The etching conditions at this time are the same as those in the first embodiment.
Next, as shown in FIGS. 5H and 6H, the remaining intermediate layer 5 is removed by etching. The etching conditions at this time are the same as those in the first embodiment.
次に、図５Ｉ及び図６Ｉに示すように、電極１３を形成する等の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）１５が完成する。
２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、前記実施例１と同様の効果を奏することができる。
（２）本実施例の半導体素子１５の製造方法によれば、保護層１７を形成するので、触媒層７の表側にグラフェンが付着することがない。そのため、触媒層７の表側のグラフェンを除去する際に、グラフェン１１にダメージを与えてしまうようなことがない。また、保護層１７により、触媒層７を熱から保護することができる。
＜実施例４＞
１．半導体素子の製造方法
図７Ａ〜７Ｉ及び図８Ａ〜８Ｉに基づいて半導体素子の製造方法を説明する。図７Ａ〜７Ｉは、それぞれ、図８Ａ〜８ＩにおけるVII−Ａ〜VII−Ｉ断面における断面図である。なお、前記実施例１と同様の部分については説明を省略乃至簡略化する。
Next, as shown in FIGS. 5I and 6I, a semiconductor element (electronic device) 15 using the graphene 11 is completed by performing a semiconductor process such as forming the electrode 13.
2. Advantages of the Invention (1) According to the method of manufacturing the semiconductor element 15 of the present embodiment, the same advantages as those of the first embodiment can be obtained.
(2) According to the method for manufacturing the semiconductor element 15 of the present embodiment, the protective layer 17 is formed, so that graphene does not adhere to the front side of the catalyst layer 7. Therefore, the graphene 11 is not damaged when the graphene on the front side of the catalyst layer 7 is removed. Moreover, the catalyst layer 7 can be protected from heat by the protective layer 17.
<Example 4>
1. Method for Manufacturing Semiconductor Device A method for manufacturing a semiconductor device will be described with reference to FIGS. 7A to 7I and FIGS. 7A to 7I are cross-sectional views taken along lines VII-A to VII-I in FIGS. 8A to 8I, respectively. The description of the same parts as those in the first embodiment will be omitted or simplified.
まず、図７Ａ及び図８Ａに示すように、Ｓｉから成る基板１上に、下地層３及び中間層５を形成する。下地層３及び中間層５の材質、膜厚、形成方法は前記実施例１と同様である。 First, as shown in FIGS. 7A and 8A, a base layer 3 and an intermediate layer 5 are formed on a substrate 1 made of Si. The material, film thickness, and formation method of the underlayer 3 and the intermediate layer 5 are the same as those in the first embodiment.
次に、図７Ｂ及び図８Ｂに示すように、中間層５の上に触媒層７を形成する（触媒層形成工程）。触媒層７の材質、膜厚、形成方法は前記実施例１と同様である。
次に、図７Ｃ及び図８Ｃに示すように、触媒層７を貫通する一対の孔９を、リソグラフィー又はエッチングにより形成する。その結果、孔９において、中間層５が露出する。
Next, as shown in FIGS. 7B and 8B, the catalyst layer 7 is formed on the intermediate layer 5 (catalyst layer forming step). The material, film thickness, and formation method of the catalyst layer 7 are the same as in Example 1.
Next, as shown in FIGS. 7C and 8C, a pair of holes 9 penetrating the catalyst layer 7 is formed by lithography or etching. As a result, the intermediate layer 5 is exposed in the hole 9.
次に、図７Ｄ及び図８Ｄに示すように、孔９を通じて、中間層５の一部をエッチングする（露出工程）。中間層５のエッチング条件は前記実施例１と同様である。
エッチングの結果、中間層５のうち、触媒層７の裏面の一部７Ａに対向する部分が除去され、裏面の一部７Ａが露出する。また、エッチングの結果、中間層５が除去された部分では、下地層３が露出する。裏面の一部７Ａと下地層３との間には空洞１０が生成する。この空洞１０は、孔９を介して外部に連通している。触媒層７は、その両側において、残存した中間層５によって支持される。
Next, as shown in FIGS. 7D and 8D, a part of the intermediate layer 5 is etched through the hole 9 (exposure process). The etching conditions for the intermediate layer 5 are the same as those in Example 1.
As a result of the etching, a portion of the intermediate layer 5 facing the part 7A on the back surface of the catalyst layer 7 is removed, and a part 7A on the back surface is exposed. Further, as a result of the etching, the base layer 3 is exposed in the portion where the intermediate layer 5 is removed. A cavity 10 is generated between a part 7 </ b> A on the back surface and the underlayer 3. The cavity 10 communicates with the outside through the hole 9. The catalyst layer 7 is supported by the remaining intermediate layer 5 on both sides thereof.
次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図７Ｅ及び図８Ｅに示すように、触媒層７の裏面の一部７Ａにグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件、及びグラフェン１１の形成条件は前記実施例１と同様である。 Next, after the crystallinity of the catalyst layer 7 is enhanced by heat treatment (catalyst layer heating step), the graphene 11 is formed on a part 7A on the back surface of the catalyst layer 7 by CVD, as shown in FIGS. 7E and 8E. (Graphene formation step). The conditions for the heat treatment and the conditions for forming the graphene 11 are the same as in the first embodiment.
次に、図７Ｆ及び図８Ｆに示すように、触媒層７のうち、グラフェン１１を形成した部分（裏面の一部７Ａに該当する部分）を、下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。転写方法は前記実施例１と同様である。 Next, as shown in FIGS. 7F and 8F, the portion of the catalyst layer 7 where the graphene 11 is formed (the portion corresponding to the part 7A on the back surface) is brought close to the base layer 3, and the graphene 11 is placed under the base layer. 3 is transferred (transfer process). The transfer method is the same as in Example 1.
次に、触媒層７の裏面の一部７Ａにグラフェン１１を形成したとき、触媒層７の表面にも形成されていたグラフェンを、Ｏ2アッシングにより除去する（グラフェン除去工程）。 Next, when the graphene 11 is formed on a part 7A on the back surface of the catalyst layer 7, the graphene formed on the surface of the catalyst layer 7 is removed by O 2 ashing (graphene removal step).
次に、図７Ｇ及び図８Ｇに示すように、触媒層７をパターニングし、その一部を残す。残した触媒層７は電極とする（触媒層除去工程）。このときのエッチングの条件は前記実施例１と同様である。 Next, as shown in FIGS. 7G and 8G, the catalyst layer 7 is patterned to leave a part thereof. The remaining catalyst layer 7 is used as an electrode (catalyst layer removing step). The etching conditions at this time are the same as those in the first embodiment.
次に、図７Ｈ及び図８Ｈに示すように、残りの中間層５をエッチングにより除去する。このときのエッチングの条件は前記実施例１と同様である。
次に、図７Ｉ及び図８Ｉに示すように、周知の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）１５が完成する。
Next, as shown in FIGS. 7H and 8H, the remaining intermediate layer 5 is removed by etching. The etching conditions at this time are the same as those in the first embodiment.
Next, as shown in FIGS. 7I and 8I, a semiconductor element (electronic device) 15 using the graphene 11 is completed by performing a known semiconductor process.
２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、前記実施例１と同様の効果を奏することができる。
（２）本実施例の半導体素子１５の製造方法によれば、触媒層７の一部をそのまま電極として用いることができるので、製造工程を簡略化できる。
＜実施例５＞
１．半導体素子の製造方法
図９Ａ〜９Ｉ及び図１０Ａ〜１０Ｉに基づいて半導体素子の製造方法を説明する。図９Ａ〜９Ｉは、それぞれ、図１０Ａ〜１０ＩにおけるIX−Ａ〜IX−Ｉ断面における断面図である。なお、前記実施例１と同様の部分については説明を省略乃至簡略化する。
2. Advantages of the Invention (1) According to the method of manufacturing the semiconductor element 15 of the present embodiment, the same advantages as those of the first embodiment can be obtained.
(2) According to the method for manufacturing the semiconductor element 15 of the present embodiment, a part of the catalyst layer 7 can be used as an electrode as it is, so that the manufacturing process can be simplified.
<Example 5>
1. Semiconductor Device Manufacturing Method A semiconductor device manufacturing method will be described based on FIGS. 9A to 9I and FIGS. 10A to 10I. 9A to 9I are cross-sectional views taken along sections IX-A to IX-I in FIGS. 10A to 10I, respectively. The description of the same parts as those in the first embodiment will be omitted or simplified.
まず、図９Ａ及び図１０Ａに示すように、Ｓｉから成る基板１上に、下地層３及び中間層５を形成する。下地層３の材質、膜厚、形成方法は前記実施例１と同様である。また、中間層５は、ＳｉＮから成る中央部５Ａと、ＳｉＯ2から成る周辺部５Ｂとにパターニングされている。中間層５の膜厚は数百〜数千ｎｍであり、プラズマＣＶＤにより形成できる。なお、中間層５のパターニングには周知のパターニング方法を用いることができる。 First, as shown in FIGS. 9A and 10A, a base layer 3 and an intermediate layer 5 are formed on a substrate 1 made of Si. The material, film thickness, and formation method of the underlayer 3 are the same as those in the first embodiment. The intermediate layer 5 is patterned into a central portion 5A made of SiN and a peripheral portion 5B made of SiO 2 . The thickness of the intermediate layer 5 is several hundred to several thousand nm and can be formed by plasma CVD. A known patterning method can be used for patterning the intermediate layer 5.
次に、図９Ｂ及び図１０Ｂに示すように、中間層５の上に触媒層７を形成する（触媒層形成工程）。触媒層７の材質、膜厚、形成方法は前記実施例１と同様である。
次に、図９Ｃ及び図１０Ｃに示すように、触媒層７を貫通する一対の孔９を、リソグラフィー又はエッチングにより形成する。その結果、孔９において、中間層５の中央部５Ａが露出する。
Next, as shown in FIGS. 9B and 10B, the catalyst layer 7 is formed on the intermediate layer 5 (catalyst layer forming step). The material, film thickness, and formation method of the catalyst layer 7 are the same as in Example 1.
Next, as shown in FIGS. 9C and 10C, a pair of holes 9 penetrating the catalyst layer 7 is formed by lithography or etching. As a result, the central portion 5 </ b> A of the intermediate layer 5 is exposed in the hole 9.
次に、図９Ｄ及び図１０Ｄに示すように、孔９を通じて、中間層５の中央部５Ａをエッチングし、周辺部５Ｂは残存させる（露出工程）。中間層５のエッチングは、１８０℃のリン酸に浸すことで行う。 Next, as shown in FIGS. 9D and 10D, the central portion 5A of the intermediate layer 5 is etched through the hole 9, and the peripheral portion 5B is left (exposure process). Etching of the intermediate layer 5 is performed by immersing it in phosphoric acid at 180 ° C.
エッチングの結果、中央部５Ａが除去され、触媒層７における裏面の一部７Ａが露出する。また、エッチングの結果、中央部５Ａが除去された部分では、下地層３が露出する。裏面の一部７Ａと下地層３との間には空洞１０が生成する。この空洞１０は、孔９を介して外部に連通している。触媒層７は、その両側において、残存した周辺部５Ｂによって支持される。 As a result of the etching, the central portion 5A is removed, and a part 7A on the back surface of the catalyst layer 7 is exposed. Further, as a result of the etching, the base layer 3 is exposed in the portion where the central portion 5A is removed. A cavity 10 is generated between a part 7 </ b> A on the back surface and the underlayer 3. The cavity 10 communicates with the outside through the hole 9. The catalyst layer 7 is supported by the remaining peripheral portion 5B on both sides thereof.
次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図９Ｅ及び図１０Ｅに示すように、触媒層７の裏面の一部７Ａにグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件、及びグラフェン１１の形成条件は前記実施例１と同様である。 Next, after increasing the crystallinity of the catalyst layer 7 by heat treatment (catalyst layer heating step), the graphene 11 is formed on a part 7A on the back surface of the catalyst layer 7 by CVD, as shown in FIGS. 9E and 10E. (Graphene formation step). The conditions for the heat treatment and the conditions for forming the graphene 11 are the same as in the first embodiment.
次に、図９Ｆ及び図１０Ｆに示すように、触媒層７のうち、グラフェン１１を形成した部分（裏面の一部７Ａに該当する部分）を、下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。転写方法は前記実施例１と同様である。 Next, as shown in FIGS. 9F and 10F, the portion of the catalyst layer 7 where the graphene 11 is formed (the portion corresponding to the part 7A on the back surface) is brought close to the base layer 3, and the graphene 11 is placed under the base layer. 3 is transferred (transfer process). The transfer method is the same as in Example 1.
次に、触媒層７の裏面の一部７Ａにグラフェン１１を形成したとき、触媒層７の表面にも形成されていたグラフェンを、Ｏ2アッシングにより除去する（グラフェン除去工程）。 Next, when the graphene 11 is formed on a part 7A on the back surface of the catalyst layer 7, the graphene formed on the surface of the catalyst layer 7 is removed by O 2 ashing (graphene removal step).
次に、図９Ｇ及び図１０Ｇに示すように、触媒層７をエッチングにより除去する。触媒層除去工程）。このときのエッチングの条件は前記実施例１と同様である。
次に、図９Ｈ及び図１０Ｈに示すように、残りの周辺部５Ｂをエッチングにより除去する。このときのエッチングは、１８０℃のリン酸に浸すことで行う。
Next, as shown in FIGS. 9G and 10G, the catalyst layer 7 is removed by etching. Catalyst layer removal step). The etching conditions at this time are the same as those in the first embodiment.
Next, as shown in FIGS. 9H and 10H, the remaining peripheral portion 5B is removed by etching. The etching at this time is performed by dipping in phosphoric acid at 180 ° C.
次に、図９Ｉ及び図１０Ｉに示すように、電極１３を形成する等の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）１５が完成する。
２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、前記実施例１と同様の効果を奏することができる。
（２）本実施例では、中間層５を、ＳｉＮから成る中央部５Ａと、ＳｉＯ2から成る周辺部５Ｂとにパターニングすることで、中間層５をエッチングするとき、中央部５Ａが選択的に除去される。そして、触媒層７のうち、中央部５Ａが選択的に除去された部分が、裏面の一部７Ａとなる。そのため、中間層５のパターニングを調整することで、裏面の一部７Ａの面積及び形状を任意に制御できる。その結果、裏面の一部７Ａのパターン（すなわちグラフェン１１のパターン）を様々な形状にすることができ、微細化も可能になる。さらに、グラフェン１１を形成した後に、グラフェン１１をパターン化する工程を省略できる。
＜実施例６＞
１．半導体素子の製造方法
図１１Ａ〜１１Ｉ及び図１２Ａ〜１２Ｉに基づいて半導体素子の製造方法を説明する。図１１Ａ〜１１Ｉは、それぞれ、図１２Ａ〜１２ＩにおけるXI−Ａ〜XI−Ｉ断面における断面図である。なお、前記実施例１と同様の部分については説明を省略乃至簡略化する。
Next, as shown in FIGS. 9I and 10I, a semiconductor element (electronic device) 15 using the graphene 11 is completed by performing a semiconductor process such as forming the electrode 13.
2. Advantages of the Invention (1) According to the method of manufacturing the semiconductor element 15 of the present embodiment, the same advantages as those of the first embodiment can be obtained.
(2) In the present embodiment, when the intermediate layer 5 is etched by patterning the intermediate layer 5 into the central portion 5A made of SiN and the peripheral portion 5B made of SiO 2 , the central portion 5A is selectively Removed. And the part from which the center part 5A was selectively removed among the catalyst layers 7 becomes a part 7A of the back surface. Therefore, by adjusting the patterning of the intermediate layer 5, the area and shape of the part 7A on the back surface can be arbitrarily controlled. As a result, the pattern of the part 7A on the back surface (that is, the pattern of the graphene 11) can be made into various shapes, and miniaturization is also possible. Further, after the graphene 11 is formed, the step of patterning the graphene 11 can be omitted.
<Example 6>
1. Semiconductor Device Manufacturing Method A semiconductor device manufacturing method will be described based on FIGS. 11A to 11I and FIGS. 12A to 12I. 11A to 11I are cross-sectional views taken along lines XI-A to XI-I in FIGS. 12A to 12I, respectively. The description of the same parts as those in the first embodiment will be omitted or simplified.
まず、図１１Ａ及び図１２Ａに示すように、Ｓｉから成る基板１上に、下地層３及び中間層５を形成する。下地層３及び中間層５の材質、膜厚、形成方法は前記実施例１と同様である。 First, as shown in FIGS. 11A and 12A, a base layer 3 and an intermediate layer 5 are formed on a substrate 1 made of Si. The material, film thickness, and formation method of the underlayer 3 and the intermediate layer 5 are the same as those in the first embodiment.
次に、図１１Ｂ及び図１２Ｂに示すように、中間層５の上に触媒層７を形成する（触媒層形成工程）。触媒層７は、まず、中間層５の全領域のうち、中央部を除く領域にＡｌから成る第１層７Ｃを形成し、次に、中間層５の全領域にＮｉから成る第２層７Ｂを形成することで得られる。従って、触媒層７は、第１層７Ｃと第２層７Ｂとから成り、触媒層７を中間層５の側から見ると、中央部には第２層７Ｂが存在し、周辺部には第１層７Ｃが存在する。 Next, as shown in FIGS. 11B and 12B, the catalyst layer 7 is formed on the intermediate layer 5 (catalyst layer forming step). The catalyst layer 7 first forms a first layer 7C made of Al in the entire region of the intermediate layer 5 except for the central portion, and then forms a second layer 7B made of Ni in the entire region of the intermediate layer 5. Can be obtained by forming Therefore, the catalyst layer 7 is composed of the first layer 7C and the second layer 7B. When the catalyst layer 7 is viewed from the intermediate layer 5 side, the second layer 7B exists in the central portion, and the second layer 7B exists in the peripheral portion. There is one layer 7C.
次に、図１１Ｃ及び図１２Ｃに示すように、触媒層７を貫通する一対の孔９を、リソグラフィー又はエッチングにより形成する。その結果、孔９において、中間層５が露出する。 Next, as shown in FIGS. 11C and 12C, a pair of holes 9 penetrating the catalyst layer 7 is formed by lithography or etching. As a result, the intermediate layer 5 is exposed in the hole 9.
次に、図１１Ｄ及び図１２Ｄに示すように、孔９を通じて、中間層５をエッチングする（露出工程）。中間層５のエッチング条件は前記実施例１と同様である。
エッチングの結果、中間層５の一部が除去され、触媒層７における裏面の一部７Ａが露出する。また、エッチングの結果、中間層５が除去された部分では、下地層３が露出する。裏面の一部７Ａと下地層３との間には空洞１０が生成する。この空洞１０は、孔９を介して外部に連通している。触媒層７は、その両側において、残存した中間層５によって支持される。
Next, as shown in FIGS. 11D and 12D, the intermediate layer 5 is etched through the holes 9 (exposure process). The etching conditions for the intermediate layer 5 are the same as those in Example 1.
As a result of the etching, a part of the intermediate layer 5 is removed, and a part 7A on the back surface of the catalyst layer 7 is exposed. Further, as a result of the etching, the base layer 3 is exposed in the portion where the intermediate layer 5 is removed. A cavity 10 is generated between a part 7 </ b> A on the back surface and the underlayer 3. The cavity 10 communicates with the outside through the hole 9. The catalyst layer 7 is supported by the remaining intermediate layer 5 on both sides thereof.
次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図１１Ｅ及び図１２Ｅに示すように、触媒層７の裏面の一部７Ａのうち、第２層７Ｂの部分に選択的にグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件、及びグラフェン１１の形成条件は前記実施例１と同様である。なお、触媒層７の裏面の一部７Ａのうち、第１層７Ｃの部分には、グラフェン１１は形成されない。 Next, after the crystallinity of the catalyst layer 7 is enhanced by heat treatment (catalyst layer heating step), the second layer of the back surface part 7A of the catalyst layer 7 is formed by CVD as shown in FIGS. 11E and 12E. The graphene 11 is selectively formed on the portion 7B (graphene forming step). The conditions for the heat treatment and the conditions for forming the graphene 11 are the same as in the first embodiment. Note that the graphene 11 is not formed in the portion of the first layer 7C in the portion 7A on the back surface of the catalyst layer 7.
次に、図１１Ｆ及び図１２Ｆに示すように、触媒層７のうち、空洞１０に面した部分を下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。転写方法は前記実施例１と同様である。 Next, as shown in FIGS. 11F and 12F, the portion of the catalyst layer 7 facing the cavity 10 is brought close to the base layer 3, and the graphene 11 is transferred onto the base layer 3 (transfer process). The transfer method is the same as in Example 1.
次に、触媒層７の裏面の一部７Ａにグラフェン１１を形成したとき、触媒層７の表面にも形成されていたグラフェンを、Ｏ2アッシングにより除去する（グラフェン除去工程）。 Next, when the graphene 11 is formed on a part 7A on the back surface of the catalyst layer 7, the graphene formed on the surface of the catalyst layer 7 is removed by O 2 ashing (graphene removal step).
次に、図１１Ｇ及び図１２Ｇに示すように、触媒層７をエッチングにより除去する。触媒層除去工程）。このときのエッチングでは、塩化第二鉄水溶液、又は硝酸鉄水溶液をエッチング液として用いる。 Next, as shown in FIGS. 11G and 12G, the catalyst layer 7 is removed by etching. Catalyst layer removal step). In this etching, a ferric chloride aqueous solution or an iron nitrate aqueous solution is used as an etching solution.
次に、図１１Ｈ及び図１２Ｈに示すように、残存していた中間層５をエッチングにより除去する。このときのエッチングの条件は、前記実施例１と同様である。
次に、図１１Ｉ及び図１２Ｉに示すように、電極１３を形成する等の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）１５が完成する。
Next, as shown in FIGS. 11H and 12H, the remaining intermediate layer 5 is removed by etching. The etching conditions at this time are the same as those in the first embodiment.
Next, as shown in FIGS. 11I and 12I, a semiconductor element (electronic device) 15 using the graphene 11 is completed by performing a semiconductor process such as forming the electrode 13.
２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、前記実施例１と同様の効果を奏することができる。
（２）本実施例では、触媒層７を上記のようにパターニングすることで、触媒層７のうち、第２層７Ｂの領域に選択的にグラフェン１１を形成することができる。そのため、触媒層７のパターニングを調整することで、グラフェン１１の面積及び形状を任意に制御できる。その結果、グラフェン１１を様々な形状にすることができ、微細化も可能になる。さらに、グラフェン１１を形成した後に、グラフェン１１をパターン化する工程を省略できる。
＜実施例７＞
１．半導体素子の製造方法
図１３Ａ〜１３Ｉ及び図１４Ａ〜１４Ｉに基づいて半導体素子の製造方法を説明する。図１３Ａ〜１３Ｉは、それぞれ、図１４Ａ〜１４ＩにおけるXIII−Ａ〜XIII−Ｉ断面における断面図である。なお、前記実施例１と同様の部分については説明を省略乃至簡略化する。
2. Advantages of the Invention (1) According to the method of manufacturing the semiconductor element 15 of the present embodiment, the same advantages as those of the first embodiment can be obtained.
(2) In the present embodiment, by patterning the catalyst layer 7 as described above, the graphene 11 can be selectively formed in the region of the second layer 7B in the catalyst layer 7. Therefore, the area and shape of the graphene 11 can be arbitrarily controlled by adjusting the patterning of the catalyst layer 7. As a result, the graphene 11 can have various shapes and can be miniaturized. Further, after the graphene 11 is formed, the step of patterning the graphene 11 can be omitted.
<Example 7>
1. Method for Manufacturing Semiconductor Device A method for manufacturing a semiconductor device will be described with reference to FIGS. 13A to 13I and FIGS. 13A to 13I are cross-sectional views taken along lines XIII-A to XIII-I in FIGS. 14A to 14I, respectively. The description of the same parts as those in the first embodiment will be omitted or simplified.
まず、図１３Ａ及び図１４Ａに示すように、Ｓｉから成る基板１上に、下地層３を形成し、下地層３の表面をエッチングする。エッチング後の下地層３は、中央に近づくほど徐々に深くなる形状の凹部３Ａを備えている。下地層３の材質、膜厚、形成方法は前記実施例１と同様である。なお、下地層３の上述した形状は、凹凸のある形状の一実施形態である。 First, as shown in FIGS. 13A and 14A, a base layer 3 is formed on a substrate 1 made of Si, and the surface of the base layer 3 is etched. The base layer 3 after the etching is provided with a recess 3A having a shape that gradually becomes deeper toward the center. The material, film thickness, and formation method of the underlayer 3 are the same as those in the first embodiment. Note that the above-described shape of the underlayer 3 is an embodiment of an uneven shape.
次に、図１３Ｂ及び図１４Ｂに示すように、凹部３Ａを中間層５で埋める。中間層５の材質、形成方法は前記実施例１と同様である。中間層５の表面は平坦になる。
次に、図１３Ｃ及び図１４Ｃに示すように、中間層５の上に触媒層７を形成する（触媒層形成工程）。触媒層７の材質、膜厚、形成方法は前記実施例１と同様である。
Next, as shown in FIGS. 13B and 14B, the recess 3 </ b> A is filled with the intermediate layer 5. The material and forming method of the intermediate layer 5 are the same as those in the first embodiment. The surface of the intermediate layer 5 becomes flat.
Next, as shown in FIGS. 13C and 14C, the catalyst layer 7 is formed on the intermediate layer 5 (catalyst layer forming step). The material, film thickness, and formation method of the catalyst layer 7 are the same as in Example 1.
次に、図１３Ｄ及び図１４Ｄに示すように、触媒層７を貫通する一対の孔９を、リソグラフィー又はエッチングにより形成する。その結果、孔９において、中間層５が露出する。 Next, as shown in FIGS. 13D and 14D, a pair of holes 9 penetrating the catalyst layer 7 is formed by lithography or etching. As a result, the intermediate layer 5 is exposed in the hole 9.
次に、図１３Ｅ及び図１４Ｅに示すように、孔９を通じて、中間層５の全てをエッチングにより除去する（露出工程）。中間層５のエッチング条件は前記実施例１と同様である。 Next, as shown in FIGS. 13E and 14E, all of the intermediate layer 5 is removed by etching through the holes 9 (exposure process). The etching conditions for the intermediate layer 5 are the same as those in Example 1.
エッチングの結果、中間層５が全て除去され、裏面の一部７Ａが露出する。また、エッチングの結果、下地層３のうち、触媒層７と接していない部分が露出する。裏面の一部７Ａと下地層３との間には空洞１０が生成する。この空洞１０は、孔９を介して外部に連通している。触媒層７は、その両側において、下地層３によって支持される。 As a result of the etching, all of the intermediate layer 5 is removed, and a part 7A on the back surface is exposed. Further, as a result of the etching, a portion of the underlayer 3 that is not in contact with the catalyst layer 7 is exposed. A cavity 10 is generated between a part 7 </ b> A on the back surface and the underlayer 3. The cavity 10 communicates with the outside through the hole 9. The catalyst layer 7 is supported by the underlayer 3 on both sides thereof.
次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図１３Ｆ及び図１４Ｆに示すように、触媒層７の裏面の一部７Ａにグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件、及びグラフェン１１の形成条件は前記実施例１と同様である。 Next, after the crystallinity of the catalyst layer 7 is improved by heat treatment (catalyst layer heating step), the graphene 11 is formed on a part 7A on the back surface of the catalyst layer 7 by CVD, as shown in FIGS. 13F and 14F. (Graphene formation step). The conditions for the heat treatment and the conditions for forming the graphene 11 are the same as in the first embodiment.
次に、図１３Ｇ及び図１４Ｇに示すように、触媒層７のうち、グラフェン１１を形成した部分（裏面の一部７Ａに該当する部分）を、下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。転写方法は前記実施例１と同様である。なお、下地層３のうち、グラフェン１１が転写される領域は、凹部３Ａの内部であり、凹凸を有する部分である。 Next, as shown in FIGS. 13G and 14G, a portion of the catalyst layer 7 where the graphene 11 is formed (a portion corresponding to the part 7A on the back surface) is brought close to the base layer 3, and the graphene 11 is placed under the base layer. 3 is transferred (transfer process). The transfer method is the same as in Example 1. In addition, the area | region where the graphene 11 is transcribe | transferred among the base layers 3 is an inside of the recessed part 3A, and is a part which has an unevenness | corrugation.
次に、触媒層７の裏面の一部７Ａにグラフェン１１を形成したとき、触媒層７の表面にも形成されていたグラフェンを、Ｏ2アッシングにより除去する（グラフェン除去工程）。 Next, when the graphene 11 is formed on a part 7A on the back surface of the catalyst layer 7, the graphene formed on the surface of the catalyst layer 7 is removed by O 2 ashing (graphene removal step).
次に、図１３Ｈ及び図１４Ｈに示すように、触媒層７をエッチングにより除去する。（触媒層除去工程）。このときのエッチングの条件は前記実施例１と同様である。
次に、図１３Ｉ及び図１４Ｉに示すように、電極１３を設ける等の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）１５が完成する。
Next, as shown in FIGS. 13H and 14H, the catalyst layer 7 is removed by etching. (Catalyst layer removal step). The etching conditions at this time are the same as those in the first embodiment.
Next, as shown in FIGS. 13I and 14I, a semiconductor element (electronic device) 15 using the graphene 11 is completed by performing a semiconductor process such as providing the electrode 13.
２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、前記実施例１と同様の効果を奏することができる。
（２）本実施例の半導体素子１５の製造方法によれば、凹凸を有する部分（凹部３Ａの内部）の上に、シワや破れを生じることなく、グラフェン１１を形成することができる。このことにより、曲面や３次元構造を有した半導体素子（例えば３次元ホール素子や懸架構造を有するデバイス）を製造することが可能になる。なお、３次元ホール素子は、１個のホール素子では得られない３軸の磁場を検出することができるものであり、磁場を受ける面の異なるホール素子が３個配置されているものである。
2. Advantages of the Invention (1) According to the method of manufacturing the semiconductor element 15 of the present embodiment, the same advantages as those of the first embodiment can be obtained.
(2) According to the manufacturing method of the semiconductor element 15 of the present embodiment, the graphene 11 can be formed on the uneven portion (inside the recess 3A) without causing wrinkles or tears. This makes it possible to manufacture a semiconductor element having a curved surface or a three-dimensional structure (for example, a device having a three-dimensional Hall element or a suspended structure). The three-dimensional Hall element can detect a three-axis magnetic field that cannot be obtained by a single Hall element, and includes three Hall elements having different surfaces for receiving the magnetic field.
３．変形例
本実施例において、下地層３は、エッチングにより、図２３Ａに示す形状としてもよい。すなわち、エッチング後の下地層３は、外周側の大突起３Ｂと、その内側に設けられた小突起３Ｃとから成るものであってもよい。この場合、図２３Ａに示すように、大突起３Ｂの内側において、小突起３Ｃを埋めるように中間層５を形成し、その上に触媒層７を形成することができる。触媒層７は、その両側において、大突起３Ｂにより支持されている。
3. Modified Example In this example, the base layer 3 may have a shape shown in FIG. 23A by etching. That is, the base layer 3 after etching may be composed of a large protrusion 3B on the outer peripheral side and a small protrusion 3C provided on the inner side. In this case, as shown in FIG. 23A, the intermediate layer 5 can be formed inside the large protrusion 3B so as to fill the small protrusion 3C, and the catalyst layer 7 can be formed thereon. The catalyst layer 7 is supported by the large protrusions 3B on both sides thereof.
そして、中間層５を全て除去してから、大突起３Ｂにより支持されている触媒層７の下面にグラフェン１１を形成し、そのグラフェン１１を小突起３Ｃの上に転写することで、図２３Ｂに示すように、グラフェン１１が小突起３Ｃで懸架された構造とすることができる。
＜実施例８＞
１．半導体素子の製造方法
図１５Ａ〜１５Ｇ及び図１６Ａ〜１６Ｇに基づいて半導体素子の製造方法を説明する。図１５Ａ〜１５Ｇは、それぞれ、図１６Ａ〜１６ＧにおけるXV−Ａ〜XV−Ｇ断面における断面図である。なお、前記実施例１と同様の部分については説明を省略乃至簡略化する。
And after removing all the intermediate | middle layers 5, the graphene 11 is formed in the lower surface of the catalyst layer 7 supported by the large protrusion 3B, and the graphene 11 is transcribe | transferred on the small protrusion 3C, FIG. As shown, the graphene 11 may be suspended by a small protrusion 3C.
<Example 8>
1. Semiconductor Device Manufacturing Method A semiconductor device manufacturing method will be described with reference to FIGS. 15A to 15G and FIGS. 15A to 15G are cross-sectional views taken along lines XV-A to XV-G in FIGS. 16A to 16G, respectively. The description of the same parts as those in the first embodiment will be omitted or simplified.
まず、図１５Ａ及び図１６Ａに示すように、Ｓｉから成る基板１上に、下地層３を形成し、下地層３の表面をエッチングする。エッチング後の下地層３は、その中央に、幅が一定の凹部３Ａを備えている。下地層３の材質、形成方法は前記実施例１と同様である。なお、下地層３の上述した形状は、凹凸のある形状の一実施形態である。 First, as shown in FIGS. 15A and 16A, a base layer 3 is formed on a substrate 1 made of Si, and the surface of the base layer 3 is etched. The base layer 3 after etching is provided with a recess 3A having a constant width at the center. The material and forming method of the underlayer 3 are the same as those in the first embodiment. Note that the above-described shape of the underlayer 3 is an embodiment of an uneven shape.
次に、図１５Ｂ及び図１６Ｂに示すように、一定の膜厚の中間層５を、凹部３Ａの内部に選択的に形成する。中間層５の材質、膜厚、形成方法は前記実施例１と同様である。下地層３のうち、凹部３Ａ以外の部分には、中間層５は形成されない。 Next, as shown in FIGS. 15B and 16B, the intermediate layer 5 having a constant film thickness is selectively formed inside the recess 3A. The material, film thickness, and formation method of the intermediate layer 5 are the same as those in the first embodiment. The intermediate layer 5 is not formed on the base layer 3 other than the recess 3A.
次に、図１５Ｃ及び図１６Ｃに示すように、下地層３及び中間層５の上に触媒層７を形成する（触媒層形成工程）。触媒層７の材質、膜厚、形成方法は前記実施例１と同様である。 Next, as shown in FIGS. 15C and 16C, the catalyst layer 7 is formed on the base layer 3 and the intermediate layer 5 (catalyst layer forming step). The material, film thickness, and formation method of the catalyst layer 7 are the same as in Example 1.
次に、図１５Ｄ及び図１６Ｄに示すように、触媒層７のうち、凹部３Ａを含む領域に、触媒層７を貫通する一対の孔９を、リソグラフィー又はエッチングにより形成する。その結果、孔９において、中間層５が露出する。 Next, as shown in FIGS. 15D and 16D, a pair of holes 9 penetrating the catalyst layer 7 is formed in the catalyst layer 7 in a region including the recess 3A by lithography or etching. As a result, the intermediate layer 5 is exposed in the hole 9.
次に、図１５Ｅ及び図１６Ｅに示すように、孔９を通じて、中間層５の全てをエッチングにより除去する（露出工程）。中間層５のエッチング条件は前記実施例１と同様である。 Next, as shown in FIGS. 15E and 16E, the entire intermediate layer 5 is removed by etching through the holes 9 (exposure process). The etching conditions for the intermediate layer 5 are the same as those in Example 1.
エッチングの結果、中間層５が全て除去され、裏面の一部７Ａが露出する。また、エッチングの結果、下地層３のうち、凹部３Ａ内の領域が露出する。凹部３Ａ内において、裏面の一部７Ａと下地層３との間に空洞１０が生成する。この空洞１０は、孔９を介して外部に連通している。触媒層７は、その両側において、下地層３（凹部３Ａ以外の部分）によって支持される。 As a result of the etching, all of the intermediate layer 5 is removed, and a part 7A on the back surface is exposed. In addition, as a result of the etching, a region in the recess 3 </ b> A of the base layer 3 is exposed. In the recess 3 </ b> A, a cavity 10 is generated between a part 7 </ b> A on the back surface and the base layer 3. The cavity 10 communicates with the outside through the hole 9. The catalyst layer 7 is supported by the base layer 3 (parts other than the recess 3A) on both sides thereof.
次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図１５Ｆ及び図１６Ｆに示すように、触媒層７の裏面の一部７Ａにグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件、及びグラフェン１１の形成条件は前記実施例１と同様である。 Next, after the crystallinity of the catalyst layer 7 is improved by heat treatment (catalyst layer heating step), the graphene 11 is formed on a part 7A on the back surface of the catalyst layer 7 by CVD, as shown in FIGS. 15F and 16F. (Graphene formation step). The conditions for the heat treatment and the conditions for forming the graphene 11 are the same as in the first embodiment.
次に、図１５Ｇ及び図１６Ｇに示すように、触媒層７のうち、グラフェン１１を形成した部分（裏面の一部７Ａに該当する部分）を、下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。転写方法は前記実施例１と同様である。なお、下地層３のうち、グラフェン１１が転写される領域は、凹部３Ａの内部であり、凹凸を有する部分である。 Next, as shown in FIGS. 15G and 16G, a portion of the catalyst layer 7 where the graphene 11 is formed (a portion corresponding to a part 7A on the back surface) is brought close to the base layer 3, and the graphene 11 is placed under the base layer. 3 is transferred (transfer process). The transfer method is the same as in Example 1. In addition, the area | region where the graphene 11 is transcribe | transferred among the base layers 3 is an inside of the recessed part 3A, and a part which has an unevenness | corrugation.
次に、触媒層７の裏面の一部７Ａにグラフェン１１を形成したとき、触媒層７の表面にも形成されていたグラフェンを、Ｏ2アッシングにより除去する（グラフェン除去工程）。 Next, when the graphene 11 is formed on a part 7A on the back surface of the catalyst layer 7, the graphene formed on the surface of the catalyst layer 7 is removed by O 2 ashing (graphene removal step).
次に、触媒層７をエッチングにより除去する。（触媒層除去工程）。このときのエッチングの条件は前記実施例１と同様である。
次に、電極１３を設ける等の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）が完成する。
Next, the catalyst layer 7 is removed by etching. (Catalyst layer removal step). The etching conditions at this time are the same as those in the first embodiment.
Next, a semiconductor element (electronic device) using the graphene 11 is completed by performing a semiconductor process such as providing the electrode 13.
２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、前記実施例１と同様の効果を奏することができる。
（２）本実施例の半導体素子１５の製造方法によれば、凹凸を有する部分（凹部３Ａの内部）の上に、シワや破れを生じることなく、グラフェン１１を形成することができる。このことにより、曲面や３次元構造を有した半導体素子（例えば３次元ホール素子や懸架構造を有するデバイス）を製造することが可能になる。
＜実施例９＞
１．半導体素子の製造方法
図１７Ａ〜１７Ｉ及び図１８Ａ〜１８Ｉに基づいて半導体素子の製造方法を説明する。図１７Ａ〜１７Ｉは、それぞれ、図１８Ａ〜１８ＩにおけるXVII−Ａ〜XVII−Ｉ断面における断面図である。なお、前記実施例１と同様の部分については説明を省略乃至簡略化する。
2. Advantages of the Invention (1) According to the method of manufacturing the semiconductor element 15 of the present embodiment, the same advantages as those of the first embodiment can be obtained.
(2) According to the manufacturing method of the semiconductor element 15 of the present embodiment, the graphene 11 can be formed on the uneven portion (inside the recess 3A) without causing wrinkles or tears. This makes it possible to manufacture a semiconductor element having a curved surface or a three-dimensional structure (for example, a device having a three-dimensional Hall element or a suspended structure).
<Example 9>
1. Semiconductor Device Manufacturing Method A semiconductor device manufacturing method will be described with reference to FIGS. 17A to 17I and FIGS. 18A to 18I. 17A to 17I are cross-sectional views taken along lines XVII-A to XVII-I in FIGS. 18A to 18I, respectively. The description of the same parts as those in the first embodiment will be omitted or simplified.
まず、図１７Ａ及び図１８Ａに示すように、Ｓｉから成る基板１上に、下地層３及び中間層５を形成する。下地層３及び中間層５の材質、膜厚、形成方法は前記実施例１と同様である。 First, as shown in FIGS. 17A and 18A, an underlayer 3 and an intermediate layer 5 are formed on a substrate 1 made of Si. The material, film thickness, and formation method of the underlayer 3 and the intermediate layer 5 are the same as those in the first embodiment.
次に、図１７Ｂ及び図１８Ｂに示すように、中間層５の上に触媒層７を形成する（触媒層形成工程）。触媒層７の材質、膜厚、形成方法は前記実施例１と同様である。
次に、図１７Ｃ及び図１８Ｃに示すように、触媒層７における一方の側を、リソグラフィー又はエッチングにより切り欠くことで、切欠部１６を形成する。その結果、切欠部１６において、中間層５が露出する。
Next, as shown in FIGS. 17B and 18B, the catalyst layer 7 is formed on the intermediate layer 5 (catalyst layer forming step). The material, film thickness, and formation method of the catalyst layer 7 are the same as in Example 1.
Next, as shown in FIGS. 17C and 18C, one side of the catalyst layer 7 is notched by lithography or etching, thereby forming the notch 16. As a result, the intermediate layer 5 is exposed at the notch 16.
次に、図１７Ｄ及び図１８Ｄに示すように、切欠部１６を通じて、中間層５の一部をエッチングする（露出工程）。中間層５のエッチング条件は前記実施例１と同様である。
エッチングの結果、中間層５のうち、切欠部１６、及びそこから触媒層７の下側に一定の距離入り込んだ部分が除去され、触媒層７の裏面の一部７Ａが露出する。また、エッチングの結果、中間層５が除去された部分では、下地層３が露出する。裏面の一部７Ａと下地層３との間には、外部と連通している空洞１０が生成する。触媒層７は、その片側７Ｄにおいて、残存した中間層５によって支持される。
Next, as shown in FIGS. 17D and 18D, a part of the intermediate layer 5 is etched through the notch 16 (exposure process). The etching conditions for the intermediate layer 5 are the same as those in Example 1.
As a result of the etching, the notched portion 16 and the portion that enters a certain distance below the catalyst layer 7 from the intermediate layer 5 are removed, and a part 7A on the back surface of the catalyst layer 7 is exposed. Further, as a result of the etching, the base layer 3 is exposed in the portion where the intermediate layer 5 is removed. A cavity 10 communicating with the outside is formed between a part 7 </ b> A on the back surface and the base layer 3. The catalyst layer 7 is supported by the remaining intermediate layer 5 on one side 7D.
次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図１７Ｅ及び図１８Ｅに示すように、触媒層７の裏面の一部７Ａにグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件、及びグラフェン１１の形成条件は前記実施例１と同様である。 Next, after increasing the crystallinity of the catalyst layer 7 by heat treatment (catalyst layer heating step), the graphene 11 is formed on a part 7A of the back surface of the catalyst layer 7 by CVD, as shown in FIGS. 17E and 18E. (Graphene formation step). The conditions for the heat treatment and the conditions for forming the graphene 11 are the same as in the first embodiment.
次に、図１７Ｆ及び図１８Ｆに示すように、触媒層７のうち、グラフェン１１を形成した部分（裏面の一部７Ａに該当する部分）を、下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。このとき、触媒層７のうち、片側７Ｄとは反対側の端部が先に下地層３に接し、その後、触媒層７と下地層３とが接する範囲が、徐々に片側７Ｄの方へ広がってゆく。 Next, as shown in FIGS. 17F and 18F, the portion of the catalyst layer 7 where the graphene 11 is formed (the portion corresponding to the part 7A on the back surface) is brought close to the base layer 3, and the graphene 11 is placed under the base layer. 3 is transferred (transfer process). At this time, the end of the catalyst layer 7 opposite to the one side 7D comes into contact with the base layer 3 first, and thereafter, the range where the catalyst layer 7 and the base layer 3 are in contact gradually expands toward the one side 7D. Go.
次に、触媒層７の裏面の一部７Ａにグラフェン１１を形成したとき、触媒層７の表面にも形成されていたグラフェンを、Ｏ2アッシングにより除去する（グラフェン除去工程）。 Next, when the graphene 11 is formed on a part 7A on the back surface of the catalyst layer 7, the graphene formed on the surface of the catalyst layer 7 is removed by O 2 ashing (graphene removal step).
次に、図１７Ｇ及び図１８Ｇに示すように、触媒層７をエッチングにより除去する。このときのエッチングの条件は前記実施例１と同様である。
次に、図１７Ｈ及び図１８Ｈに示すように、残りの中間層５をエッチングにより除去する。このときのエッチングの条件は前記実施例１と同様である。
Next, as shown in FIGS. 17G and 18G, the catalyst layer 7 is removed by etching. The etching conditions at this time are the same as those in the first embodiment.
Next, as shown in FIGS. 17H and 18H, the remaining intermediate layer 5 is removed by etching. The etching conditions at this time are the same as those in the first embodiment.
次に、図１７Ｉ及び図１８Ｉに示すように、電極１３を形成する等の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）１５が完成する。
２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、前記実施例１と同様の効果を奏することができる。
（２）本実施例の半導体素子１５の製造方法によれば、グラフェン１１を下地層３上に転写するとき、グラフェン１１を、その一方の端部から徐々に、下地層３に密着させることができる。そのことにより、転写されたグラフェン１１の平坦性が一層向上する。
＜実施例１０＞
１．半導体素子の製造方法
図１９Ａ〜１９Ｉ及び図２０Ａ〜２０Ｉに基づいて半導体素子の製造方法を説明する。図１９Ａ〜１９Ｉは、それぞれ、図２０Ａ〜２０ＩにおけるXIX−Ａ〜XIX−Ｉ断面における断面図である。なお、前記実施例１と同様の部分については説明を省略乃至簡略化する。
Next, as shown in FIGS. 17I and 18I, a semiconductor element (electronic device) 15 using the graphene 11 is completed by performing a semiconductor process such as forming the electrode 13.
2. Advantages of the Invention (1) According to the method of manufacturing the semiconductor element 15 of the present embodiment, the same advantages as those of the first embodiment can be obtained.
(2) According to the method for manufacturing the semiconductor element 15 of this embodiment, when transferring the graphene 11 onto the underlayer 3, the graphene 11 can be gradually brought into close contact with the underlayer 3 from one end thereof. it can. Thereby, the flatness of the transferred graphene 11 is further improved.
<Example 10>
1. Semiconductor Device Manufacturing Method A semiconductor device manufacturing method will be described with reference to FIGS. 19A to 19I and FIGS. 20A to 20I. 19A to 19I are cross-sectional views taken along lines XIX-A to XIX-I in FIGS. 20A to 20I, respectively. The description of the same parts as those in the first embodiment will be omitted or simplified.
まず、図１９Ａ及び図２０Ａに示すように、Ｓｉから成る基板１上に、下地層３及び中間層５を形成する。下地層３及び中間層５の材質、膜厚、形成方法は前記実施例１と同様である。 First, as shown in FIGS. 19A and 20A, a base layer 3 and an intermediate layer 5 are formed on a substrate 1 made of Si. The material, film thickness, and formation method of the underlayer 3 and the intermediate layer 5 are the same as those in the first embodiment.
次に、図１９Ｂ及び図２０Ｂに示すように、中間層５の上に触媒層７を形成する（触媒層形成工程）。触媒層７の材質、膜厚、形成方法は前記実施例１と同様である。
次に、図１９Ｃ及び図２０Ｃに示すように、触媒層７を貫通する一対の孔９を形成する。孔９の形状は、図２０Ｃに示すように、同図における左右方向に関して非対称である。孔９においては中間層５が露出する。
Next, as shown in FIGS. 19B and 20B, the catalyst layer 7 is formed on the intermediate layer 5 (catalyst layer forming step). The material, film thickness, and formation method of the catalyst layer 7 are the same as in Example 1.
Next, as shown in FIGS. 19C and 20C, a pair of holes 9 penetrating the catalyst layer 7 is formed. The shape of the hole 9 is asymmetric with respect to the left-right direction in FIG. In the hole 9, the intermediate layer 5 is exposed.
次に、図１９Ｄ及び図２０Ｄに示すように、孔９を通じて、中間層５の一部をエッチングする（露出工程）。中間層５のエッチング条件は前記実施例１と同様である。
エッチングの結果、中間層５のうち、触媒層７の裏面の一部７Ａに対向する部分が除去され、裏面の一部７Ａが露出する。また、エッチングの結果、中間層５が除去された部分では、下地層３が露出する。裏面の一部７Ａと下地層３との間には空洞１０が生成する。この空洞１０は、孔９を介して外部に連通している。触媒層７は、その両側において、残存した中間層５によって支持される。
Next, as shown in FIGS. 19D and 20D, a part of the intermediate layer 5 is etched through the hole 9 (exposure process). The etching conditions for the intermediate layer 5 are the same as those in Example 1.
As a result of the etching, a portion of the intermediate layer 5 facing the part 7A on the back surface of the catalyst layer 7 is removed, and a part 7A on the back surface is exposed. Further, as a result of the etching, the base layer 3 is exposed in the portion where the intermediate layer 5 is removed. A cavity 10 is generated between a part 7 </ b> A on the back surface and the underlayer 3. The cavity 10 communicates with the outside through the hole 9. The catalyst layer 7 is supported by the remaining intermediate layer 5 on both sides thereof.
触媒層７のうち、裏面の一部７Ａに該当する部分の重心は、裏面の一部７Ａに該当する部分の中心（左右方向の長さにおける中心）から、右側に外れた位置にある。また、触媒層７のうち、裏面の一部７Ａに該当する部分の形状は、裏面の一部７Ａに該当する部分の中心（左右方向の長さにおける中心）に関して非対称である。これらは、孔９の形状が左右非対称であることによる。なお、本実施例において右側とは、図１９Ａ〜１９Ｉ及び図２０Ａ〜２０Ｉにおける右側を意味し、左側とは、同図における左側を意味する。 In the catalyst layer 7, the center of gravity of the portion corresponding to the back surface part 7 </ b> A is located on the right side from the center of the portion corresponding to the back surface part 7 </ b> A (the center in the length in the left-right direction). Moreover, the shape of the part corresponding to the part 7A on the back surface of the catalyst layer 7 is asymmetric with respect to the center (the center in the length in the left-right direction) of the part corresponding to the part 7A on the back surface. These are because the shape of the hole 9 is asymmetrical. In this embodiment, the right side means the right side in FIGS. 19A to 19I and FIGS. 20A to 20I, and the left side means the left side in FIG.
次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図１９Ｅ及び図２０Ｅに示すように、触媒層７の裏面の一部７Ａにグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件、及びグラフェン１１の形成条件は前記実施例１と同様である。 Next, after increasing the crystallinity of the catalyst layer 7 by heat treatment (catalyst layer heating step), the graphene 11 is formed on a part 7A on the back surface of the catalyst layer 7 by CVD, as shown in FIGS. 19E and 20E. (Graphene formation step). The conditions for the heat treatment and the conditions for forming the graphene 11 are the same as in the first embodiment.
次に、図１９Ｆ及び図２０Ｆに示すように、触媒層７のうち、グラフェン１１を形成した部分（裏面の一部７Ａに該当する部分）を、下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。このとき、上述したとおり、孔９の形状が左右非対称であり、また、触媒層７のうち、裏面の一部７Ａに該当する部分の重心は、その中心から、右側に外れた位置にあるので、まず、触媒層７のうち、右側の端部が先に下地層３に接し、その後、触媒層７と下地層３とが接する範囲が、徐々に左側へと広がってゆく。 Next, as shown in FIG. 19F and FIG. 20F, the portion of the catalyst layer 7 where the graphene 11 is formed (the portion corresponding to the part 7A on the back surface) is brought close to the base layer 3, and the graphene 11 is placed under the base layer. 3 is transferred (transfer process). At this time, as described above, the shape of the hole 9 is asymmetrical, and the center of gravity of the portion corresponding to the part 7A on the back surface of the catalyst layer 7 is located on the right side from the center. First, the right end of the catalyst layer 7 comes into contact with the base layer 3 first, and then the range in which the catalyst layer 7 and the base layer 3 are in contact gradually expands to the left.
次に、触媒層７の裏面の一部７Ａにグラフェン１１を形成したとき、触媒層７の表面にも形成されていたグラフェンを、Ｏ2アッシングにより除去する（グラフェン除去工程）。 Next, when the graphene 11 is formed on a part 7A on the back surface of the catalyst layer 7, the graphene formed on the surface of the catalyst layer 7 is removed by O 2 ashing (graphene removal step).
次に、図１９Ｇ及び図２０Ｇに示すように、触媒層７をエッチングにより除去する。このときのエッチングの条件は前記実施例１と同様である。
次に、図１９Ｈ及び図２０Ｈに示すように、残りの中間層５をエッチングにより除去する。このときのエッチングの条件は前記実施例１と同様である。
Next, as shown in FIGS. 19G and 20G, the catalyst layer 7 is removed by etching. The etching conditions at this time are the same as those in the first embodiment.
Next, as shown in FIGS. 19H and 20H, the remaining intermediate layer 5 is removed by etching. The etching conditions at this time are the same as those in the first embodiment.
次に、図１９Ｉ及び図２０Ｉに示すように、電極１３を形成する等の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）１５が完成する。
２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、前記実施例１と同様の効果を奏することができる。
（２）本実施例の半導体素子１５の製造方法によれば、グラフェン１１を下地層３上に転写するとき、グラフェン１１を、その一方の端部から徐々に、下地層３に密着させることができる。そのことにより、転写されたグラフェン１１の平坦性が一層向上する。
＜実施例１１＞
１．半導体素子の製造方法
図２１Ａ〜２１Ｉ及び図２２Ａ〜２２Ｉに基づいて半導体素子の製造方法を説明する。図２１Ａ〜２１Ｉは、それぞれ、図２２Ａ〜２２ＩにおけるXXI−Ａ〜XXI−Ｉ断面における断面図である。なお、前記実施例１と同様の部分については説明を省略乃至簡略化する。
Next, as shown in FIGS. 19I and 20I, a semiconductor element (electronic device) 15 using the graphene 11 is completed by performing a semiconductor process such as forming the electrode 13.
2. Advantages of the Invention (1) According to the method of manufacturing the semiconductor element 15 of the present embodiment, the same advantages as those of the first embodiment can be obtained.
(2) According to the method for manufacturing the semiconductor element 15 of this embodiment, when transferring the graphene 11 onto the underlayer 3, the graphene 11 can be gradually brought into close contact with the underlayer 3 from one end thereof. it can. Thereby, the flatness of the transferred graphene 11 is further improved.
<Example 11>
1. Semiconductor Device Manufacturing Method A semiconductor device manufacturing method will be described with reference to FIGS. 21A to 21I and FIGS. 22A to 22I. 21A to 21I are cross-sectional views taken along lines XXI-A to XXI-I in FIGS. 22A to 22I, respectively. The description of the same parts as those in the first embodiment will be omitted or simplified.
まず、図２１Ａ及び図２２Ａに示すように、Ｓｉから成る基板１上に、下地層３及び中間層５を形成する。中間層５は膜厚差を有しており、右側では薄く、左側にゆくにつれて徐々に厚くなっている。下地層３の材質、膜厚、形成方法は前記実施例１と同様である。なお、本実施例において右側とは、図２１Ａ〜２１Ｉ及び図２２Ａ〜２２Ｉにおける右側を意味する。 First, as shown in FIGS. 21A and 22A, a base layer 3 and an intermediate layer 5 are formed on a substrate 1 made of Si. The intermediate layer 5 has a difference in film thickness, is thin on the right side, and gradually increases toward the left side. The material, film thickness, and formation method of the underlayer 3 are the same as those in the first embodiment. In the present embodiment, the right side means the right side in FIGS. 21A to 21I and FIGS.
次に、図２１Ｂ及び図２２Ｂに示すように、中間層５の上に触媒層７を形成する（触媒層形成工程）。触媒層７の材質、膜厚、形成方法は前記実施例１と同様である。
次に、図２１Ｃ及び図２２Ｃに示すように、触媒層７を貫通する一対の孔９を形成する。孔９においては中間層５が露出する。
Next, as shown in FIGS. 21B and 22B, the catalyst layer 7 is formed on the intermediate layer 5 (catalyst layer forming step). The material, film thickness, and formation method of the catalyst layer 7 are the same as in Example 1.
Next, as shown in FIGS. 21C and 22C, a pair of holes 9 penetrating the catalyst layer 7 is formed. In the hole 9, the intermediate layer 5 is exposed.
次に、図２１Ｄ及び図２２Ｄに示すように、孔９を通じて、中間層５の一部をエッチングする（露出工程）。中間層５のエッチング条件は前記実施例１と同様である。
エッチングの結果、中間層５のうち、触媒層７の裏面の一部７Ａに対向する部分が除去され、裏面の一部７Ａが露出する。また、エッチングの結果、中間層５が除去された部分では、下地層３が露出する。裏面の一部７Ａと下地層３との間には空洞１０が生成する。この空洞１０は、孔９を介して外部に連通している。触媒層７は、その両側において、残存した中間層５によって支持される。空洞１０の高さ（触媒層７と下地層３との距離）は、中間層５の膜厚差を反映して、右側では低く、左側にゆくにつれて徐々に高くなっている。
Next, as shown in FIGS. 21D and 22D, a part of the intermediate layer 5 is etched through the hole 9 (exposure process). The etching conditions for the intermediate layer 5 are the same as those in Example 1.
As a result of the etching, a portion of the intermediate layer 5 facing the part 7A on the back surface of the catalyst layer 7 is removed, and a part 7A on the back surface is exposed. Further, as a result of the etching, the base layer 3 is exposed in the portion where the intermediate layer 5 is removed. A cavity 10 is generated between a part 7 </ b> A on the back surface and the underlayer 3. The cavity 10 communicates with the outside through the hole 9. The catalyst layer 7 is supported by the remaining intermediate layer 5 on both sides thereof. The height of the cavity 10 (distance between the catalyst layer 7 and the base layer 3) reflects the film thickness difference of the intermediate layer 5, and is lower on the right side and gradually higher toward the left side.
次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図２１Ｅ及び図２２Ｅに示すように、触媒層７の裏面の一部７Ａにグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件、及びグラフェン１１の形成条件は前記実施例１と同様である。 Next, after increasing the crystallinity of the catalyst layer 7 by heat treatment (catalyst layer heating step), the graphene 11 is formed on a part 7A on the back surface of the catalyst layer 7 by CVD, as shown in FIGS. 21E and 22E. (Graphene formation step). The conditions for the heat treatment and the conditions for forming the graphene 11 are the same as in the first embodiment.
次に、図２１Ｆ及び図２２Ｆに示すように、触媒層７のうち、グラフェン１１を形成した部分（裏面の一部７Ａに該当する部分）を、下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。このとき、上述したとおり、空洞１０の高さは、右側では低く、左側にゆくにつれて徐々に高くなっているので、まず、触媒層７のうち、右側の端部が先に下地層３に接し、その後、触媒層７と下地層３とが接する範囲が、徐々に左側へと広がってゆく。 Next, as shown in FIGS. 21F and 22F, the portion of the catalyst layer 7 where the graphene 11 is formed (the portion corresponding to the part 7A on the back surface) is brought close to the base layer 3, and the graphene 11 is placed under the base layer. 3 is transferred (transfer process). At this time, as described above, since the height of the cavity 10 is low on the right side and gradually increases toward the left side, first, the right end of the catalyst layer 7 comes into contact with the base layer 3 first. Thereafter, the range in which the catalyst layer 7 and the underlayer 3 are in contact gradually expands to the left.
次に、触媒層７の裏面の一部７Ａにグラフェン１１を形成したとき、触媒層７の表面にも形成されていたグラフェンを、Ｏ2アッシングにより除去する（グラフェン除去工程）。 Next, when the graphene 11 is formed on a part 7A on the back surface of the catalyst layer 7, the graphene formed on the surface of the catalyst layer 7 is removed by O 2 ashing (graphene removal step).
次に、図２１Ｇ及び図２２Ｇに示すように、触媒層７をエッチングにより除去する。このときのエッチングの条件は前記実施例１と同様である。
次に、図２１Ｈ及び図２２Ｈに示すように、残りの中間層５をエッチングにより除去する。このときのエッチングの条件は前記実施例１と同様である。
Next, as shown in FIGS. 21G and 22G, the catalyst layer 7 is removed by etching. The etching conditions at this time are the same as those in the first embodiment.
Next, as shown in FIGS. 21H and 22H, the remaining intermediate layer 5 is removed by etching. The etching conditions at this time are the same as those in the first embodiment.
次に、図２１Ｉ及び図２２Ｉに示すように、電極１３を形成する等の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）１５が完成する。
２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、前記実施例１と同様の効果を奏することができる。
（２）本実施例の半導体素子１５の製造方法によれば、グラフェン１１を下地層３上に転写するとき、グラフェン１１を、その一方の端部から徐々に、下地層３に密着させることができる。そのことにより、転写されたグラフェン１１の平坦性が一層向上する。
Next, as shown in FIGS. 21I and 22I, a semiconductor element (electronic device) 15 using the graphene 11 is completed by performing a semiconductor process such as forming the electrode 13.
2. Advantages of the Invention (1) According to the method of manufacturing the semiconductor element 15 of the present embodiment, the same advantages as those of the first embodiment can be obtained.
(2) According to the method for manufacturing the semiconductor element 15 of this embodiment, when transferring the graphene 11 onto the underlayer 3, the graphene 11 can be gradually brought into close contact with the underlayer 3 from one end thereof. it can. Thereby, the flatness of the transferred graphene 11 is further improved.
尚、本発明は前記実施の形態になんら限定されるものではなく、本発明を逸脱しない範囲において種々の態様で実施しうることはいうまでもない。
例えば、前記実施例１〜１１のいずれかに記載された構成（例えば、保護層１７の使用、下地層３や中間層５のパターニング等）を適宜組み合わせて用いてもよい。
In addition, this invention is not limited to the said embodiment at all, and it cannot be overemphasized that it can implement with a various aspect in the range which does not deviate from this invention.
For example, the configurations described in any of Examples 1 to 11 (for example, use of the protective layer 17 and patterning of the base layer 3 and the intermediate layer 5) may be used in appropriate combination.
また、前記実施例１〜１１において、原子層堆積法を用いてグラフェン１１を形成してもよい。 Moreover, in the said Examples 1-11, you may form the graphene 11 using an atomic layer deposition method.
１・・・基板、３・・・下地層、３Ａ・・・凹部、５・・・中間層、
５Ａ・・・中央部、５Ｂ・・・周辺部、７・・・触媒層、７Ａ・・・裏面の一部、
７Ｂ・・・第２層、７Ｃ・・・第１層、９・・・孔、１０・・・空洞、
１１・・・グラフェン、１３・・・電極、１５・・・半導体素子、１６・・・切欠部、
１７・・・保護層
DESCRIPTION OF SYMBOLS 1 ... Substrate, 3 ... Underlayer, 3A ... Recess, 5 ... Intermediate layer,
5A ... center part, 5B ... peripheral part, 7 ... catalyst layer, 7A ... part of the back surface,
7B ... 2nd layer, 7C ... 1st layer, 9 ... hole, 10 ... cavity,
11 ... Graphene, 13 ... Electrode, 15 ... Semiconductor element, 16 ... Notch,
17 ... Protective layer
Claims (16)
前記基板のうち、前記触媒層の裏面の一部（７Ａ）に対向する部分を除去し、前記裏面の一部を露出させる露出工程と、
前記裏面の一部にグラフェン（１１）を形成するグラフェン形成工程と、
前記裏面の一部を前記基板側に近接させ、前記グラフェンを前記基板上に転写する転写工程と、
前記触媒層の少なくとも一部を除去する触媒層除去工程と、
を含むことを特徴とする半導体素子（１５）の製造方法。 A catalyst layer forming step of forming the catalyst layer (7) on the substrate (1, 3, 5);
An exposure step of removing a portion of the substrate facing a part (7A) of the back surface of the catalyst layer to expose a part of the back surface;
A graphene forming step of forming graphene (11) on a part of the back surface;
A transfer step of bringing a part of the back surface close to the substrate side and transferring the graphene onto the substrate;
A catalyst layer removing step of removing at least a part of the catalyst layer;
A method for manufacturing a semiconductor element (15), comprising:
前記露出工程において、前記中間層を除去することを特徴とする請求項１に記載の半導体素子の製造方法。 The substrate comprises an intermediate layer (5) on the side on which the catalyst layer is formed,
The method for manufacturing a semiconductor device according to claim 1, wherein the intermediate layer is removed in the exposing step.
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