JP6030923B2 - 半導体装置、及びその製造方法 - Google Patents
半導体装置、及びその製造方法 Download PDFInfo
- Publication number
- JP6030923B2 JP6030923B2 JP2012247117A JP2012247117A JP6030923B2 JP 6030923 B2 JP6030923 B2 JP 6030923B2 JP 2012247117 A JP2012247117 A JP 2012247117A JP 2012247117 A JP2012247117 A JP 2012247117A JP 6030923 B2 JP6030923 B2 JP 6030923B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- plate
- drain
- gate
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 159
- 238000004519 manufacturing process Methods 0.000 title claims description 36
- 238000007667 floating Methods 0.000 claims description 140
- 210000000746 body region Anatomy 0.000 claims description 82
- 230000002093 peripheral effect Effects 0.000 claims description 64
- 239000011229 interlayer Substances 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 42
- 238000000926 separation method Methods 0.000 claims description 34
- 239000010410 layer Substances 0.000 claims description 31
- 230000015572 biosynthetic process Effects 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 20
- 239000002344 surface layer Substances 0.000 claims description 17
- 239000007769 metal material Substances 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 description 82
- 230000005684 electric field Effects 0.000 description 38
- 238000010586 diagram Methods 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 9
- 238000002513 implantation Methods 0.000 description 8
- 239000012141 concentrate Substances 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- 238000001259 photo etching Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000006185 dispersion Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000005868 electrolysis reaction Methods 0.000 description 3
- 238000005457 optimization Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 101100169871 Fowlpox virus (strain NVSL) FPV059 gene Proteins 0.000 description 1
- 101100484379 Fowlpox virus (strain NVSL) FPV060 gene Proteins 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
半導体基板上に形成された第1導電型の第1半導体領域と、
前記第1半導体領域内の所定の領域に形成された前記第1導電型と逆導電型の第2導電型のボディ領域と、
前記ボディ領域内の前記半導体基板の表層に形成された高濃度の前記第1導電型のソース領域、及び、高濃度の前記第2導電型のボディコンタクト領域と、
前記第1半導体領域内の前記半導体基板の表層に形成され、前記ボディ領域と離間する位置に形成された高濃度の前記第1導電型のドレイン領域と、
前記半導体基板上に、前記ボディ領域と前記ドレイン領域との間に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜の下方の、前記第1半導体領域内の前記半導体基板の表層に形成された前記第2導電型の第2半導体領域と、
前記ボディ領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上の、前記ドレイン領域と前記ソース領域の間に挟まれる位置に形成されたゲート電極と、
前記ドレイン領域上に形成されたドレイン電極と、
前記ソース領域上、及び、前記ボディコンタクト領域上に形成されたソース電極と、を備え、
前記ドレイン領域と前記ソース領域の少なくとも何れか一方が、第1方向に延伸する細長部を有しているとともに、前記半導体基板に垂直な方向から見た前記細長部の端部の輪郭形状が円弧形状のフィンガー領域を有し、
前記ソース電極と電気的に接続し、前記ソース電極の形成領域を超えて前記ドレイン電極側に延伸する第1ソースプレート、及び、前記ドレイン電極と電気的に接続し、前記ドレイン電極の形成領域を越えて前記ソース電極側に延伸する第1ドレインプレート、及び、前記ゲート電極と電気的に接続し、前記第1ソースプレートと前記第1ドレインプレートに挟まれた領域に配置された第1ゲートプレートが、夫々、同一層の層間絶縁膜上に形成され、
前記第1ソースプレート、前記第1ドレインプレート、及び、前記第1ゲートプレートと同一層であって、前記第1ゲートプレートと前記第1ドレインプレートの間に挟まれた領域に、前記ソース電極、前記ドレイン電極、及び、前記ゲート電極の何れとも電気的に接続しない一又は複数の第1フローティングフィールドプレートが、前記第1ゲートプレートから前記第1ドレインプレートに向かう方向に並べて配置され、
前記第1方向における前記第1ゲートプレートと前記第1ドレインプレート間の離間距離が、前記第1方向に垂直な第2方向における前記第1ゲートプレートと前記第1ドレインプレート間の離間距離よりも長く、
前記フィンガー領域において、前記第1フローティングフィールドプレートの幅の前記第1ゲートプレートと前記第1ドレインプレートとの間の離間距離に対する割合、及び、前記第1フローティングフィールドプレートの離間距離の前記第1ゲートプレートと前記第1ドレインプレートとの間の離間距離に対する割合が、夫々、前記円弧の任意の半径方向について一定であることを第1の特徴とする。
前記ソース領域が前記細長部を有する場合、
前記フィンガー領域の前記円弧の中心と前記第1ドレインプレートの内周輪郭線上の一点とを結ぶ直線上において、当該直線と前記第1ゲートプレートの外周輪郭線との交点から当該直線と前記第1フローティングフィールドプレートの輪郭線との交点までの距離の、当該直線と前記第1ゲートプレートの前記外周輪郭線との交点から前記第1ドレインプレートの前記内周輪郭線上の前記一点までの距離に対する割合が、当該円弧の任意の半径方向について一定であり、
前記ドレイン領域が前記細長部を有する場合、
前記フィンガー領域の前記円弧の中心と前記第1ゲートプレートの内周輪郭線上の一点とを結ぶ直線上において、当該直線と前記第1ドレインプレートの外周輪郭線との交点から当該直線と前記第1フローティングフィールドプレートの輪郭線との交点までの距離の、当該直線と前記第1ドレインプレートの前記外周輪郭線との交点から前記第1ゲートプレートの前記内周輪郭線上の前記一点までの距離に対する割合が、当該円弧の任意の半径方向について一定であることを第2の特徴とする。
前記第2半導体領域が、前記フィールド絶縁膜の前記ソース領域側の端部を超えて前記ボディ領域に向かって延伸していることを第3の特徴とする。
前記第2半導体領域が、前記フィールド絶縁膜の前記ソース領域側の端部を0.5μm以上超えて前記ボディ領域に向かって延伸していることが好ましい。
前記第2半導体領域と前記ボディ領域の離間距離が3.5μm以上であることが好ましい。
前記第2半導体領域と前記ボディ領域の離間距離が6.0μm以下であることが好ましい。
前記ソース領域と前記ドレイン領域の両方が前記細長部を有し、
前記ドレイン領域と前記ソース領域が、前記第2方向に、一定距離を離間して繰り返し配置された構成とできる。
前記第1ソースプレート、前記第1ドレインプレート、前記第1ゲートプレート、及び、前記第1フローティングフィールドプレートが、前記フィンガー領域の周辺において、夫々、U字形状の輪郭線を有していることが好ましい。
前記第1ソースプレートと電気的に接続する第2ソースプレート、前記第1ドレインプレートと電気的に接続する第2ドレインプレート、前記第1ゲートプレートと電気的に接続し、前記第2ソースプレートと前記第2ドレインプレートに挟まれた領域に配置された第2ゲートプレートが、夫々、同一層の第2層間絶縁膜上に形成され、
前記第2ソースプレート、前記第2ドレインプレート、及び、前記第2ゲートプレートと同一層であって、前記第2ゲートプレートと前記第2ドレインプレートの間に挟まれた領域に、前記第1ソースプレート、前記第1ドレインプレート、前記第1ゲートプレート、及び、前記第1フローティングフィールドプレートの何れとも電気的に接続しない一又は複数の第2フローティングフィールドプレートが、前記第2ゲートプレートから前記第2ドレインプレートに向かう方向に並べて配置され、
前記ソース領域が前記細長部を有する場合、
前記フィンガー領域の前記円弧の中心と前記第2ドレインプレートの内周輪郭線上の一点とを結ぶ直線上において、当該直線と前記第2ゲートプレートの外周輪郭線との交点から当該直線と前記第2フローティングフィールドプレートの輪郭線との交点までの距離の、当該直線と前記第2ゲートプレートの前記外周輪郭線との交点から前記第2ドレインプレートの前記内周輪郭線上の前記一点までの距離に対する割合が、当該円弧の任意の半径方向について一定であり、
前記ドレイン領域が前記細長部を有する場合、
前記フィンガー領域の前記円弧の中心と前記第2ゲートプレートの内周輪郭線上の一点とを結ぶ直線上において、当該直線と前記第2ドレインプレートの外周輪郭線との交点から当該直線と前記第2フローティングフィールドプレートの輪郭線との交点までの距離の、当該直線と前記第2ドレインプレートの前記外周輪郭線との交点から前記第2ゲートプレートの前記内周輪郭線上の前記一点までの距離に対する割合が、当該円弧の任意の半径方向について一定であることを第4の特徴とする。
半導体基板上に、ソース領域とドレイン領域の少なくとも何れか一方が第1方向に延伸する細長部を有して形成され、前記細長部の端部側に、前記半導体基板に垂直な方向から見た当該端部の輪郭形状が円弧形状のフィンガー領域を有してなる半導体装置の製造方法であって、
半導体基板上の所定の領域に、第1導電型の第1半導体領域を形成する第1工程と、
ボディ領域の形成予定領域および前記ドレイン領域の形成予定領域を除く前記第1半導体領域の形成領域の一部の前記半導体基板の表層に、フィールド絶縁膜を形成する第2工程と、
前記第1半導体領域の形成領域内で前記フィールド絶縁膜が形成されていない所定の領域に、前記第1導電型と逆導電型の第2導電型のボディ領域を形成する第3工程と、
前記フィールド絶縁膜の形成領域の一部に、前記第2導電型の第2半導体領域を、前記フィールド絶縁膜の下方に形成する第4工程と、
前記ボディ領域上に、ゲート絶縁膜を介してゲート電極を、前記フィールド絶縁膜の一部に跨るようにパターニングし形成する第5工程と、
前記ボディ領域内に、高濃度の前記第1導電型の前記ソース領域、及び、前記ドレイン領域の前記形成予定領域に、高濃度の第1導電型の前記ドレイン領域を、前記ソース領域と前記ドレイン領域が前記ゲート電極を挟んで対向するように、前記半導体基板の表層に形成する第6工程と、
高濃度の前記第2導電型のボディコンタクト領域を、前記ボディ領域内の前記半導体基板の表層に形成する第7工程と、
層間絶縁膜を全面に堆積後、前記ソース領域、前記ボディコンタクト領域、前記ドレイン領域、及び、前記ゲート電極を開口する開口部を、夫々、前記層間絶縁膜上に形成する第8工程と、
前記第8工程後、金属材料を全面に堆積するとともに、前記金属材料をパターニングし、前記ソース領域および前記ボディコンタクト領域と電気的に接続するソース電極と第1ソースプレート、前記ドレイン領域と電気的に接続するドレイン電極と第1ドレインプレート、前記ゲート電極と電気的に接続する第1ゲートプレート、並びに、前記ソース電極、前記ドレイン電極、及び、前記ゲート電極の何れとも電気的に接続しない第1フローティングフィールドプレートを形成する第9工程と、を有し、
前記第9工程において、
一又は複数の前記第1フローティングフィールドプレートを、前記第1ゲートプレートから前記第1ドレインプレートに向かう方向に並べて配置し、
前記第1方向における前記第1ゲートプレートと前記第1ドレインプレート間の離間距離が、前記第1方向に垂直な第2方向における前記第1ゲートプレートと前記第1ドレインプレート間の離間距離よりも長く、且つ
前記フィンガー領域において、前記第1フローティングフィールドプレートの幅の前記第1ゲートプレートと前記第1ドレインプレートとの間の離間距離に対する割合、及び、前記第1フローティングフィールドプレートの離間距離の前記第1ゲートプレートと前記第1ドレインプレートとの間の離間距離に対する割合が、夫々、前記円弧の任意の半径方向について一定となるように、前記第1ソースプレート、前記第1ドレインプレート、前記第1ゲートプレート、及び、前記第1フローティングフィールドプレートをパターニングすることを第1の特徴とする。
前記ソース領域が前記細長部を有する場合、
前記フィンガー領域の前記円弧の中心と前記第1ドレインプレートの内周輪郭線上の一点とを結ぶ直線上において、当該直線と前記第1ゲートプレートの外周輪郭線との交点から当該直線と前記第1フローティングフィールドプレートの輪郭線との交点までの距離の、当該直線と前記第1ゲートプレートの前記外周輪郭線との交点から前記第1ドレインプレートの前記内周輪郭線上の前記一点までの距離に対する割合が、当該円弧の任意の半径方向について一定となるように、又は、
前記ドレイン領域が前記細長部を有する場合、
前記フィンガー領域の前記円弧の中心と前記第1ゲートプレートの内周輪郭線上の一点とを結ぶ直線上において、当該直線と前記第1ドレインプレートの外周輪郭線との交点から当該直線と前記第1フローティングフィールドプレートの輪郭線との交点までの距離の、当該直線と前記第1ドレインプレートの前記外周輪郭線との交点から前記第1ゲートプレートの前記内周輪郭線上の前記一点までの距離に対する割合が、当該円弧の任意の半径方向について一定となるように、前記第1ソースプレート、前記第1ドレインプレート、前記第1ゲートプレート、及び、前記第1フローティングフィールドプレートをパターニングすることを第2の特徴とする。
前記第4工程において、前記第2半導体領域を、前記フィールド絶縁膜の形成領域を超えて前記ボディ領域側に延伸するように形成することを第3の特徴とする。
前記第4工程において、前記第2半導体領域を、前記フィールド絶縁膜の形成領域を0.5μm以上超えて前記ボディ領域側に延伸するように形成することが好ましい。
前記第3及び第4工程において、前記第2半導体領域と前記ボディ領域の離間距離が3.5μm以上となるように、前記第2半導体領域と前記ボディ領域を位置決めすることが好ましい。
前記第3及び第4工程において、前記第2半導体領域と前記ボディ領域の離間距離が6.0μm以下となるように、前記第2半導体領域と前記ボディ領域を位置決めすることが好ましい。
前記第6工程において、
前記ソース領域と前記ドレイン領域の両方が前記細長部を有するように、前記ソース領域と前記ドレイン領域の両方を、細長く、前記第1方向に延伸して形成し、
前記ドレイン領域と前記ソース領域を、前記第2方向に、一定距離を離間して繰り返し配置する構成とできる。
前記第9工程後、第2層間絶縁膜を全面に堆積し、前記第1ソースプレート、前記第1ドレインプレート、前記第1ゲートプレート、及び、前記第1フローティングゲートプレートを開口する第2開口部を、夫々、前記第2層間絶縁膜上に形成する第10工程と、
前記第10工程後、第2金属材料を堆積するとともに、前記第2金属材料をパターニングし、前記第1ソースプレートと電気的に接続する第2ソースプレート、前記第1ドレインプレートと電気的に接続する第2ドレインプレート、前記第1ゲートプレートと電気的に接続する第2ゲートプレート、並びに、前記第1ソースプレート、前記第1ドレインプレート、前記第1ゲートプレート、及び、前記第1フローティングフィールドプレートの何れとも電気的に接続しない第2フローティングフィールドプレートを分離形成する第11工程と、を有し、
前記第11工程において、
一又は複数の前記第2フローティングフィールドプレートを、前記第2ゲートプレートと前記第2ドレインプレートの間の領域に、前記第2ゲートプレートから前記第2ドレインプレートに向かう方向に並べて配置し、
前記ソース領域が前記細長部を有する場合、
前記フィンガー領域の前記円弧の中心と前記第2ドレインプレートの内周輪郭線上の一点とを結ぶ直線上において、当該直線と前記第2ゲートプレートの外周輪郭線との交点から当該直線と前記第2フローティングフィールドプレートの輪郭線との交点までの距離の、当該直線と前記第2ゲートプレートの前記外周輪郭線との交点から前記第2ドレインプレートの前記内周輪郭線上の前記一点までの距離に対する割合が、当該円弧の任意の半径方向について一定となるように、又は、
前記ドレイン領域が前記細長部を有する場合、
前記フィンガー領域の前記円弧の中心と前記第2ゲートプレートの内周輪郭線上の一点とを結ぶ直線上において、当該直線と前記第2ドレインプレートの外周輪郭線との交点から当該直線と前記第2フローティングフィールドプレートの輪郭線との交点までの距離の、当該直線と前記第2ドレインプレートの前記外周輪郭線との交点から前記第2ゲートプレートの前記内周輪郭線上の前記一点までの距離に対する割合が、当該円弧の任意の半径方向について一定となるように、前記第2フローティングフィールドプレートをパターニングすることを第4の特徴とする。
以下において、本発明の一実施形態に係る半導体装置(以降、適宜「本発明装置1」と称す)につき、図面を参照して説明する。尚、以下に示される構造断面図は、適宜、要部が強調して示されており、図面上の各構成要素の寸法の縮尺と実際の寸法の縮尺とは必ずしも一致するものではない。これは以降の各実施形態においても同様とする。
2D領域では、ゲートプレートGP1及びドレインプレートDP1ともに、第1方向に平行に延伸しているため、フローティングフィールドプレートFP11〜FP13を、所定の離間距離、所定の幅に設定し、夫々第1方向に延伸させて平行に配置すればよい。
DF領域の円弧の中心をODとし、ODとゲートプレートGP1の内周輪郭線上の一点XGとを結ぶ、円弧の半径方向に平行な任意の直線を考える。かかる直線とドレインプレートDP1の外周輪郭線との交点をXDとする。かかる直線とフローティングフィールドプレートFP11〜FP13の輪郭線との交点の夫々について、XDからかかる交点までの距離の、XDからXGまでの距離に対する割合が、円弧の任意の半径方向において等しくなるように、フローティングフィールドプレートFP11〜FP13の形状を決定する。
(ai−a1)/(a8−a1)=(bi−b1)/(b8−b1)
=(ci−c1)/(c8−c1)
(但し、i=2〜7)
SF領域の円弧の中心をOSとし、OSとドレインプレートDP1の内周輪郭線上の一点XDとを結ぶ、円弧の半径方向に平行な任意の直線を考える。かかる直線とゲートプレートGP1の外周輪郭線との交点をXGとする。かかる直線とフローティングフィールドプレートFP11〜FP13の輪郭線との交点の夫々について、XGからかかる交点までの距離の、XGからXDまでの距離に対する割合が、円弧の任意の半径方向において等しくなるように、フローティングフィールドプレートFP11〜FP13の形状を決定する。
(ai’−a1’)/(a8’−a1’)=(di−d1)/(d8−d1)
=(ei−e1)/(e8−e1)
(但し、i=2〜7)
次に、本発明の一実施形態に係る半導体装置(以降、適宜「本発明装置2」と称す)につき、図面を参照して説明する。
以下に、本発明装置1及び2の製造方法について、図面を参照して詳細に説明する。図16〜図18は、本発明装置1及び2の製造方法を説明するための製造工程の断面図である。図16〜図18は、製造後の断面構造を図8、平面レイアウトを図9、図10として、図9のA−A’方向の製造時における断面構造を示す図である。
以下に、別実施形態について説明する。
11、101、201、301: 半導体基板
12、104、302: ドリフト領域
13、103、203、303: ボディ領域
15、105、205、305: ソース領域
16、106、206、306: ボディコンタクト領域
17、107、207、307: ドレイン領域
18、108、308: フィールド絶縁膜
19: P型半導体領域(第2半導体領域)
20: ゲート絶縁膜
21、110、210、310: ゲート電極
22、111、211、311: ドレイン電極
23、112、212、312: ソース電極
31〜33: 層間絶縁膜
202: N型層
204: N型拡散領域
309: P型拡散領域
DP1〜DP3: ドレインプレート
FP01〜FP04、FP11〜FP18、FP21〜FP26、FP31: フローティングフィールドプレート
GP1、GP2: ゲートプレート
SP1〜SP3: ソースプレート
Claims (17)
- 半導体基板上に形成された第1導電型の第1半導体領域と、
前記第1半導体領域内の所定の領域に形成された前記第1導電型と逆導電型の第2導電型のボディ領域と、
前記ボディ領域内の前記半導体基板の表層に形成された高濃度の前記第1導電型のソース領域、及び、高濃度の前記第2導電型のボディコンタクト領域と、
前記第1半導体領域内の前記半導体基板の表層に形成され、前記ボディ領域と離間する位置に形成された高濃度の前記第1導電型のドレイン領域と、
前記半導体基板上に、前記ボディ領域と前記ドレイン領域との間に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜の下方の、前記第1半導体領域内の前記半導体基板の表層に形成された前記第2導電型の第2半導体領域と、
前記ボディ領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上の、前記ドレイン領域と前記ソース領域の間に挟まれる位置に形成されたゲート電極と、
前記ドレイン領域上に形成されたドレイン電極と、
前記ソース領域上、及び、前記ボディコンタクト領域上に形成されたソース電極と、を備え、
前記ドレイン領域と前記ソース領域の少なくとも何れか一方が、第1方向に延伸する細長部を有しているとともに、前記半導体基板に垂直な方向から見た前記細長部の端部の輪郭形状が円弧形状のフィンガー領域を有し、
前記ソース電極と電気的に接続し、前記ソース電極の形成領域を超えて前記ドレイン電極側に延伸する第1ソースプレート、及び、前記ドレイン電極と電気的に接続し、前記ドレイン電極の形成領域を越えて前記ソース電極側に延伸する第1ドレインプレート、及び、前記ゲート電極と電気的に接続し、前記第1ソースプレートと前記第1ドレインプレートに挟まれた領域に配置された第1ゲートプレートが、夫々、同一層の層間絶縁膜上に形成され、
前記第1ソースプレート、前記第1ドレインプレート、及び、前記第1ゲートプレートと同一層であって、前記第1ゲートプレートと前記第1ドレインプレートの間に挟まれた領域に、前記ソース電極、前記ドレイン電極、及び、前記ゲート電極の何れとも電気的に接続しない一又は複数の第1フローティングフィールドプレートが、前記第1ゲートプレートから前記第1ドレインプレートに向かう方向に並べて配置され、
前記第1方向における前記第1ゲートプレートと前記第1ドレインプレート間の離間距離が、前記第1方向に垂直な第2方向における前記第1ゲートプレートと前記第1ドレインプレート間の離間距離よりも長く、
前記フィンガー領域において、前記第1フローティングフィールドプレートの幅の前記第1ゲートプレートと前記第1ドレインプレートとの間の離間距離に対する割合、及び、前記第1フローティングフィールドプレートの離間距離の前記第1ゲートプレートと前記第1ドレインプレートとの間の離間距離に対する割合が、夫々、前記円弧の任意の半径方向について一定であることを特徴とする半導体装置。 - 前記ソース領域が前記細長部を有する場合、
前記フィンガー領域の前記円弧の中心と前記第1ドレインプレートの内周輪郭線上の一点とを結ぶ直線上において、当該直線と前記第1ゲートプレートの外周輪郭線との交点から当該直線と前記第1フローティングフィールドプレートの輪郭線との交点までの距離の、当該直線と前記第1ゲートプレートの前記外周輪郭線との交点から前記第1ドレインプレートの前記内周輪郭線上の前記一点までの距離に対する割合が、当該円弧の任意の半径方向について一定であり、
前記ドレイン領域が前記細長部を有する場合、
前記フィンガー領域の前記円弧の中心と前記第1ゲートプレートの内周輪郭線上の一点とを結ぶ直線上において、当該直線と前記第1ドレインプレートの外周輪郭線との交点から当該直線と前記第1フローティングフィールドプレートの輪郭線との交点までの距離の、当該直線と前記第1ドレインプレートの前記外周輪郭線との交点から前記第1ゲートプレートの前記内周輪郭線上の前記一点までの距離に対する割合が、当該円弧の任意の半径方向について一定であることを特徴とする請求項1に記載の半導体装置。 - 前記第2半導体領域が、前記フィールド絶縁膜の前記ソース領域側の端部を超えて前記ボディ領域に向かって延伸していることを特徴とする請求項1又は2に記載の半導体装置。
- 前記第2半導体領域が、前記フィールド絶縁膜の前記ソース領域側の端部を0.5μm以上超えて前記ボディ領域に向かって延伸していることを特徴とする請求項3に記載の半導体装置。
- 前記第2半導体領域と前記ボディ領域の離間距離が3.5μm以上であることを特徴とする請求項1〜4の何れか一項に記載の半導体装置。
- 前記第2半導体領域と前記ボディ領域の離間距離が6.0μm以下であることを特徴とする請求項1〜5の何れか一項に記載の半導体装置。
- 前記ソース領域と前記ドレイン領域の両方が前記細長部を有し、
前記ドレイン領域と前記ソース領域が、前記第2方向に、一定距離を離間して繰り返し配置されていることを特徴とする請求項1〜6の何れか一項に記載の半導体装置。 - 前記第1ソースプレート、前記第1ドレインプレート、前記第1ゲートプレート、及び、前記第1フローティングフィールドプレートが、前記フィンガー領域の周辺において、夫々、U字形状の輪郭線を有していることを特徴とする請求項1〜7の何れか一項に記載の半導体装置。
- 前記第1ソースプレートと電気的に接続する第2ソースプレート、前記第1ドレインプレートと電気的に接続する第2ドレインプレート、前記第1ゲートプレートと電気的に接続し、前記第2ソースプレートと前記第2ドレインプレートに挟まれた領域に配置された第2ゲートプレートが、夫々、同一層の第2層間絶縁膜上に形成され、
前記第2ソースプレート、前記第2ドレインプレート、及び、前記第2ゲートプレートと同一層であって、前記第2ゲートプレートと前記第2ドレインプレートの間に挟まれた領域に、前記第1ソースプレート、前記第1ドレインプレート、前記第1ゲートプレート、及び、前記第1フローティングフィールドプレートの何れとも電気的に接続しない一又は複数の第2フローティングフィールドプレートが、前記第2ゲートプレートから前記第2ドレインプレートに向かう方向に並べて配置され、
前記ソース領域が前記細長部を有する場合、
前記フィンガー領域の前記円弧の中心と前記第2ドレインプレートの内周輪郭線上の一点とを結ぶ直線上において、当該直線と前記第2ゲートプレートの外周輪郭線との交点から当該直線と前記第2フローティングフィールドプレートの輪郭線との交点までの距離の、当該直線と前記第2ゲートプレートの前記外周輪郭線との交点から前記第2ドレインプレートの前記内周輪郭線上の前記一点までの距離に対する割合が、当該円弧の任意の半径方向について一定であり、
前記ドレイン領域が前記細長部を有する場合、
前記フィンガー領域の前記円弧の中心と前記第2ゲートプレートの内周輪郭線上の一点とを結ぶ直線上において、当該直線と前記第2ドレインプレートの外周輪郭線との交点から当該直線と前記第2フローティングフィールドプレートの輪郭線との交点までの距離の、当該直線と前記第2ドレインプレートの前記外周輪郭線との交点から前記第2ゲートプレートの前記内周輪郭線上の前記一点までの距離に対する割合が、当該円弧の任意の半径方向について一定であることを特徴とする請求項1〜8の何れか一項に記載の半導体装置。 - 半導体基板上に、ソース領域とドレイン領域の少なくとも何れか一方が第1方向に延伸する細長部を有して形成され、前記細長部の端部側に、前記半導体基板に垂直な方向から見た当該端部の輪郭形状が円弧形状のフィンガー領域を有してなる半導体装置の製造方法であって、
半導体基板上の所定の領域に、第1導電型の第1半導体領域を形成する第1工程と、
ボディ領域の形成予定領域および前記ドレイン領域の形成予定領域を除く前記第1半導体領域の形成領域の一部の前記半導体基板の表層に、フィールド絶縁膜を形成する第2工程と、
前記第1半導体領域の形成領域内で前記フィールド絶縁膜が形成されていない所定の領域に、前記第1導電型と逆導電型の第2導電型のボディ領域を形成する第3工程と、
前記フィールド絶縁膜の形成領域の一部に、前記第2導電型の第2半導体領域を、前記フィールド絶縁膜の下方に形成する第4工程と、
前記ボディ領域上に、ゲート絶縁膜を介してゲート電極を、前記フィールド絶縁膜の一部に跨るようにパターニングし形成する第5工程と、
前記ボディ領域内に、高濃度の前記第1導電型の前記ソース領域、及び、前記ドレイン領域の前記形成予定領域に、高濃度の第1導電型の前記ドレイン領域を、前記ソース領域と前記ドレイン領域が前記ゲート電極を挟んで対向するように、前記半導体基板の表層に形成する第6工程と、
高濃度の前記第2導電型のボディコンタクト領域を、前記ボディ領域内の前記半導体基板の表層に形成する第7工程と、
層間絶縁膜を全面に堆積後、前記ソース領域、前記ボディコンタクト領域、前記ドレイン領域、及び、前記ゲート電極を開口する開口部を、夫々、前記層間絶縁膜上に形成する第8工程と、
前記第8工程後、金属材料を全面に堆積するとともに、前記金属材料をパターニングし、前記ソース領域および前記ボディコンタクト領域と電気的に接続するソース電極と第1ソースプレート、前記ドレイン領域と電気的に接続するドレイン電極と第1ドレインプレート、前記ゲート電極と電気的に接続する第1ゲートプレート、並びに、前記ソース電極、前記ドレイン電極、及び、前記ゲート電極の何れとも電気的に接続しない第1フローティングフィールドプレートを形成する第9工程と、を有し、
前記第9工程において、
一又は複数の前記第1フローティングフィールドプレートを、前記第1ゲートプレートから前記第1ドレインプレートに向かう方向に並べて配置し、
前記第1方向における前記第1ゲートプレートと前記第1ドレインプレート間の離間距離が、前記第1方向に垂直な第2方向における前記第1ゲートプレートと前記第1ドレインプレート間の離間距離よりも長く、且つ
前記フィンガー領域において、前記第1フローティングフィールドプレートの幅の前記第1ゲートプレートと前記第1ドレインプレートとの間の離間距離に対する割合、及び、前記第1フローティングフィールドプレートの離間距離の前記第1ゲートプレートと前記第1ドレインプレートとの間の離間距離に対する割合が、夫々、前記円弧の任意の半径方向について一定となるように、前記第1ソースプレート、前記第1ドレインプレート、前記第1ゲートプレート、及び、前記第1フローティングフィールドプレートをパターニングすることを特徴とする半導体装置の製造方法。 - 前記ソース領域が前記細長部を有する場合、
前記フィンガー領域の前記円弧の中心と前記第1ドレインプレートの内周輪郭線上の一点とを結ぶ直線上において、当該直線と前記第1ゲートプレートの外周輪郭線との交点から当該直線と前記第1フローティングフィールドプレートの輪郭線との交点までの距離の、当該直線と前記第1ゲートプレートの前記外周輪郭線との交点から前記第1ドレインプレートの前記内周輪郭線上の前記一点までの距離に対する割合が、当該円弧の任意の半径方向について一定となるように、又は、
前記ドレイン領域が前記細長部を有する場合、
前記フィンガー領域の前記円弧の中心と前記第1ゲートプレートの内周輪郭線上の一点とを結ぶ直線上において、当該直線と前記第1ドレインプレートの外周輪郭線との交点から当該直線と前記第1フローティングフィールドプレートの輪郭線との交点までの距離の、当該直線と前記第1ドレインプレートの前記外周輪郭線との交点から前記第1ゲートプレートの前記内周輪郭線上の前記一点までの距離に対する割合が、当該円弧の任意の半径方向について一定となるように、前記第1ソースプレート、前記第1ドレインプレート、前記第1ゲートプレート、及び、前記第1フローティングフィールドプレートをパターニングすること特徴とする請求項10に記載の半導体装置の製造方法。 - 前記第4工程において、前記第2半導体領域を、前記フィールド絶縁膜の形成領域を超えて前記ボディ領域側に延伸するように形成することを特徴とする請求項10又は11に記載の半導体装置の製造方法。
- 前記第4工程において、前記第2半導体領域を、前記フィールド絶縁膜の形成領域を0.5μm以上超えて前記ボディ領域側に延伸するように形成することを特徴とする請求項12に記載の半導体装置の製造方法。
- 前記第3及び第4工程において、前記第2半導体領域と前記ボディ領域の離間距離が3.5μm以上となるように、前記第2半導体領域と前記ボディ領域を位置決めすることを特徴とする請求項10〜13の何れか一項に記載の半導体装置の製造方法。
- 前記第3及び第4工程において、前記第2半導体領域と前記ボディ領域の離間距離が6.0μm以下となるように、前記第2半導体領域と前記ボディ領域を位置決めすることを特徴とする請求項10〜14の何れか一項に記載の半導体装置の製造方法。
- 前記第6工程において、
前記ソース領域と前記ドレイン領域の両方が前記細長部を有するように、前記ソース領域と前記ドレイン領域の両方を、細長く、前記第1方向に延伸して形成し、
前記ドレイン領域と前記ソース領域を、前記第2方向に、一定距離を離間して繰り返し配置することを特徴とする請求項10〜15の何れか一項に記載の半導体装置の製造方法。 - 前記第9工程後、第2層間絶縁膜を全面に堆積し、前記第1ソースプレート、前記第1ドレインプレート、前記第1ゲートプレート、及び、前記第1フローティングゲートプレートを開口する第2開口部を、夫々、前記第2層間絶縁膜上に形成する第10工程と、
前記第10工程後、第2金属材料を堆積するとともに、前記第2金属材料をパターニングし、前記第1ソースプレートと電気的に接続する第2ソースプレート、前記第1ドレインプレートと電気的に接続する第2ドレインプレート、前記第1ゲートプレートと電気的に接続する第2ゲートプレート、並びに、前記第1ソースプレート、前記第1ドレインプレート、前記第1ゲートプレート、及び、前記第1フローティングフィールドプレートの何れとも電気的に接続しない第2フローティングフィールドプレートを分離形成する第11工程と、を有し、
前記第11工程において、
一又は複数の前記第2フローティングフィールドプレートを、前記第2ゲートプレートと前記第2ドレインプレートの間の領域に、前記第2ゲートプレートから前記第2ドレインプレートに向かう方向に並べて配置し、
前記ソース領域が前記細長部を有する場合、
前記フィンガー領域の前記円弧の中心と前記第2ドレインプレートの内周輪郭線上の一点とを結ぶ直線上において、当該直線と前記第2ゲートプレートの外周輪郭線との交点から当該直線と前記第2フローティングフィールドプレートの輪郭線との交点までの距離の、当該直線と前記第2ゲートプレートの前記外周輪郭線との交点から前記第2ドレインプレートの前記内周輪郭線上の前記一点までの距離に対する割合が、当該円弧の任意の半径方向について一定となるように、又は、
前記ドレイン領域が前記細長部を有する場合、
前記フィンガー領域の前記円弧の中心と前記第2ゲートプレートの内周輪郭線上の一点とを結ぶ直線上において、当該直線と前記第2ドレインプレートの外周輪郭線との交点から当該直線と前記第2フローティングフィールドプレートの輪郭線との交点までの距離の、当該直線と前記第2ドレインプレートの前記外周輪郭線との交点から前記第2ゲートプレートの前記内周輪郭線上の前記一点までの距離に対する割合が、当該円弧の任意の半径方向について一定となるように、前記第2フローティングフィールドプレートをパターニングすることを特徴とする請求項10〜16の何れか一項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012247117A JP6030923B2 (ja) | 2012-11-09 | 2012-11-09 | 半導体装置、及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012247117A JP6030923B2 (ja) | 2012-11-09 | 2012-11-09 | 半導体装置、及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014096470A JP2014096470A (ja) | 2014-05-22 |
JP6030923B2 true JP6030923B2 (ja) | 2016-11-24 |
Family
ID=50939325
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012247117A Active JP6030923B2 (ja) | 2012-11-09 | 2012-11-09 | 半導体装置、及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6030923B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6388509B2 (ja) * | 2014-08-19 | 2018-09-12 | ラピスセミコンダクタ株式会社 | 半導体装置および半導体装置の製造方法 |
JP6185440B2 (ja) * | 2014-09-16 | 2017-08-23 | 株式会社東芝 | 半導体装置 |
CN107452794A (zh) * | 2016-06-01 | 2017-12-08 | 北大方正集团有限公司 | 一种高压横向扩散金属氧化物半导体 ldmos |
CN107452628A (zh) * | 2016-06-01 | 2017-12-08 | 北大方正集团有限公司 | 一种超高压横向双扩散金属氧化物半导体及其制造方法 |
CN107546267A (zh) * | 2016-06-29 | 2018-01-05 | 北大方正集团有限公司 | 一种超高压横向双扩散金属氧化物半导体结构及方法 |
CN110612598B (zh) * | 2018-04-16 | 2023-02-14 | 新唐科技日本株式会社 | 半导体装置 |
CN111200006B (zh) * | 2018-11-19 | 2021-12-21 | 无锡华润上华科技有限公司 | 横向双扩散金属氧化物半导体场效应管及其制备方法 |
JP2020098883A (ja) * | 2018-12-19 | 2020-06-25 | 株式会社日立製作所 | 半導体装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001007339A (ja) * | 1999-06-25 | 2001-01-12 | Matsushita Electric Works Ltd | 横型半導体装置 |
JP2002270830A (ja) * | 2001-03-12 | 2002-09-20 | Fuji Electric Co Ltd | 半導体装置 |
JP4731816B2 (ja) * | 2004-01-26 | 2011-07-27 | 三菱電機株式会社 | 半導体装置 |
US7719076B2 (en) * | 2007-08-10 | 2010-05-18 | United Microelectronics Corp. | High-voltage MOS transistor device |
JP2010157582A (ja) * | 2008-12-26 | 2010-07-15 | Rohm Co Ltd | 半導体装置 |
JP2011159903A (ja) * | 2010-02-03 | 2011-08-18 | Rohm Co Ltd | 半導体装置 |
-
2012
- 2012-11-09 JP JP2012247117A patent/JP6030923B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2014096470A (ja) | 2014-05-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6030923B2 (ja) | 半導体装置、及びその製造方法 | |
JP4772843B2 (ja) | 半導体装置及びその製造方法 | |
JP5655255B2 (ja) | パワー集積回路デバイス | |
US8680615B2 (en) | Customized shield plate for a field effect transistor | |
JP5718627B2 (ja) | 半導体装置 | |
JP2011100847A (ja) | 半導体装置及びその製造方法 | |
JP6109931B2 (ja) | 高電圧接合型電界効果トランジスタ | |
US9385183B2 (en) | Semiconductor device | |
US9601627B2 (en) | Diode structure compatible with FinFET process | |
JP2014154596A (ja) | 半導体装置およびその製造方法 | |
JP2015523723A5 (ja) | ||
US9391190B2 (en) | Field effect transistor incorporating a Schottky diode | |
JP2015133385A (ja) | 半導体装置 | |
US9553187B2 (en) | Semiconductor device and related fabrication methods | |
JP2010258355A (ja) | 半導体装置及びその製造方法 | |
KR100877674B1 (ko) | Ldmos 소자 | |
TW201801289A (zh) | 半導體裝置以及半導體裝置的製造方法 | |
CN103000533B (zh) | 自对准超结功率晶体管的制作方法 | |
JP6338134B2 (ja) | 炭化ケイ素縦型mosfet及びその製造方法 | |
JP2012204378A (ja) | 半導体素子 | |
JP2012212842A (ja) | 半導体装置 | |
US10236284B2 (en) | Semiconductor device for preventing field inversion | |
CN103794477B (zh) | 碳化硅mosfet单元结构和用于形成碳化硅mosfet单元结构的方法 | |
US9035386B2 (en) | Semiconductor structure and method for manufacturing the same | |
US9704985B2 (en) | Semiconductor device including a channel region and method for manufacturing the semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150916 |
|
TRDD | Decision of grant or rejection written | ||
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160921 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160927 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20161021 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6030923 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |