JP6019106B2 - 材料中にクラックを形成するための方法 - Google Patents

材料中にクラックを形成するための方法 Download PDF

Info

Publication number
JP6019106B2
JP6019106B2 JP2014508753A JP2014508753A JP6019106B2 JP 6019106 B2 JP6019106 B2 JP 6019106B2 JP 2014508753 A JP2014508753 A JP 2014508753A JP 2014508753 A JP2014508753 A JP 2014508753A JP 6019106 B2 JP6019106 B2 JP 6019106B2
Authority
JP
Japan
Prior art keywords
lithium
substrate
implantation
hydrogen
donor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014508753A
Other languages
English (en)
Other versions
JP2014518010A (ja
JP2014518010A5 (ja
Inventor
オーレリー・トザン
フレデリック・マツェン
Original Assignee
コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ, コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ filed Critical コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
Publication of JP2014518010A publication Critical patent/JP2014518010A/ja
Publication of JP2014518010A5 publication Critical patent/JP2014518010A5/ja
Application granted granted Critical
Publication of JP6019106B2 publication Critical patent/JP6019106B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Physical Vapour Deposition (AREA)
  • Recrystallisation Techniques (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

本発明は、半導体基板などの基板中に破面(fracture)を作り出すための方法に関する。
該方法は、とりわけ、マイクロエレクトロニクス用薄膜の製造に応用される。
「スマートカット(商標)」法は、公知であり、薄膜を剥離してその薄膜を次のステップに従って補強材上に移転させるのに適しており、図1A〜図1Dを参照して説明される。
最初のステップ(図1A)において、1種(または複数)の気体種(例えば、水素、ヘリウムなど)のドナー基板2中へのイオン注入は、その表面2’を経由して実施される。これにより、注入ゾーン6が形成され、そのイオン濃度は、微小空孔の層(図1B)を作り出すのに十分である。注入は、一般に、10〜210keVのエネルギー、約1016〜1017/cmのドーズ量での水素またはヘリウム注入である。
次いで、ドナー基板2の表面2’を、受け基板8と完全接触の状態で配置する(図1C)。
次いで、熱処理および/または剥離歪みを適用することによって、微小空孔ゾーン6に破面を形成する。熱処理の場合、その処理は、実質上300℃〜700℃の範囲内の温度を適用することによって実施される。剥離歪みを適用するには、2つの基板2、8の間にブレードを挿入することができ、かつ/あるいは引張り負荷および/または曲げ負荷および/または剪断負荷および/またはさらに超音波もしくはマイクロ波を適用することができる。
図1Dに示すように、破面は、受け基板8上に取り付けられた、ドナー基板2に由来する材料の層4と一緒に得られる。
次いで、ドナー基板2の残りの部分2を再利用、とりわけ再使用して、同様のサイクルを繰り返すことができる。
この方法の種々の代替形態が、破面形成に必要とされる注入ドーズ量4を低減するために、または破面形成の処理温度を低下させるために、提案されている。
かくして、C.Lagahe−Blanchardらによる論文「Proceedings on the Semiconductor Wafer Bonding VII:Science,Technology and Appications」paris,France、2003年4月27日〜5月2日、Electrochemical Society、Pennington、ニュージャージー州、2003年、Vol.pv2003−19、346頁中に記載のように、He−Hの同時注入により、破面形成を達成するのに必要とされる破面形成温度および/またはドーズ量を低下させることが可能になることが知られている。
このHe−Hの同時注入は、破面形成に必要とされる総ドーズ量を低減するのに、または破面形成のアニーリング温度を低下させるのに、または破面形成後の層の粗さを低減するのに極めて有効である。
しかし、この技術は、注入パラメーターに高度に敏感である。とりわけ、それぞれ水素とヘリウムの注入ゾーンまたはピークの間の相対距離、あるいは注入を実施する順序、あるいはHe/Hドーズ量比までもが、総ドーズ量に対して、または破面アニーリング温度に対して、または破面形成に由来する膜の特性に対して、または破面自体を得ることに対してまでも顕著な影響を及ぼす。
最適注入条件は、現在までのところ、明らかになっていない。文献は、種々の指摘を含んでいるが、これらの条件に関して、必ずしも互いに一致していない。
さらに、He−H同時注入の機構は複雑であると思われ、このことが、この技術の使用を複雑にする。
文献、Appl.Phys.Lett.、72巻、49頁、1998年;または米国特許第5877077号に基づくさらなる方法によれば、ホウ素と水素の同時注入により、破面形成温度を200℃まで低下させることが可能になることが知られている。ホウ素注入は、多くの利点を有し、とりわけ、この元素は、マイクロエレクトロニクスで日常的に使用され、工業的方法に向けたその組み込みを容易にする。
しかし、ホウ素原子は、水素またはヘリウムの原子に比べてより重い。したがって、ホウ素は、それが注入される基板材料に対してより多くの損傷を引き起こし、その損傷は、層の特性に対して有害な効果を有する可能性がある。さらに、所定の注入エネルギーに対して、イオンの質量が増加すると、注入深さが減少する。したがって、通常の注入装置(エネルギーで制約される)を用いてホウ素を深く(典型的には、100nmを超えて)注入することはできない。
米国特許第5877077号
C.Lagahe−Blanchardらによる論文「Proceedings on the Semiconductor Wafer Bonding VII:Science,Technology and Appications」paris,France、2003年4月27日〜5月2日、Electrochemical Society、Pennington、ニュージャージー州、2003年、Vol.pv2003−19、346頁 Appl.Phys.Lett.、72巻、49頁、1998年 A.M.Mousaによる「Profiling of lithium and potassium into silicon」と題する論文、Turk J Phys、30巻、2006年、15〜20頁 A.Keffousらによる「Lithium diffusion profile onto highly resistive p−type silicon」と題する論文、Vacuum、81巻、2006年、417〜421頁 C.S.Fullerによる「Interactions between solutes in Germanium and silicon」
それゆえ、上記の制約を含まない新規な方法を見出す課題が生じる。
また、注入ドーズ量および/または破面形成のために使用されるサーマルバジェットを低減するための新規な方法を見出す課題が生じる。
高濃度リチウムゾーンの形成、それに続く水素注入を含む新規な方法を説明する。
この方法は、
・シリコン基板中での、濃度が5×1018原子/cm〜5×1020原子/cmである高濃度リチウムゾーンの形成、および
・高濃度リチウムゾーン中またはその近傍への水素注入を含む。
かくして、シリコン基板つまりドナー基板からシリコンの層を形成するための方法を実施することが可能であり、該方法は、
・前記ドナー基板中での、濃度が5×1018原子/cm〜5×1020原子/cmである高濃度リチウムゾーンの形成、
・次いで、ドナー基板中の、高濃度リチウムゾーン中またはその近傍への水素注入、
・ドナー基板への補強材の張り付け、
・注入によって画定された層の剥離を生じさせるための少なくとも1種のサーマルバジェットの適用を含む。
高濃度リチウムゾーンを形成すると、リチウムおよび水素に対してとりわけ強い化学親和性を有する状態で、水素の効果的なトラップを形成することが可能になる。
リチウム注入ゾーンの形成は、まず、例えば1×1013/cmを超える(または1013〜5×1015/cm)ドーズ量でのリチウムイオンの注入によって達成することができる。この場合、注入エネルギーは、好ましくは、LiおよびHのピークが相互に同一深さで配置されるか、あるいは互いに関して小さな間隔で置かれ、この間隔が実質的に200nmまたは150nm以下であるように選択される。
注入深さの差異は、注入の分野で多年にわたって通常的に利用されているシミュレーターを使用して評価することができる。例えば、インターネット上で入手可能なシミュレーションソフトウェア、SRIMを挙げることができる。この差異は、二次イオン化質量分析法(頭字語SIMSで知られる)によって測定することもできる。
注入ドーズ量は、
・リチウムのドーズ量が5×1015Li/cm未満であり、Si基板の非晶質化を防止するように(その場合、Liの最大濃度はほぼ4×1019/cm、非晶質化限界は4×1021/cmである)、
・水素のドーズ量が、4×1016〜1017/cmであるように、選択される。
別法として、リチウムは、例えば基板表面上へのリチウムの堆積(deposition)または蒸着(evaporation)の後の電気分解または拡散によって導入される。
次いで、水素注入を、好ましくは、水素ピーク(水素濃度が最大の部位)が、Si基板中のリチウム濃度が4×1019/cmまたは5×1018/cm〜1×1020/cmの領域にある深さに配置されるように実施する。ここでも、前述のツール(SRIMまたはSIMS)を使用して、要求される濃度が得られる距離を予測することが可能である。
この代替実施形態の1つの利点は、それが、電気分解または拡散による低コストのステップで先行される1回の注入を必要とするだけであることである。
この場合、リチウムの注入プロファイルは、表面から最大挿入深さまで実質上一定であり、目標は、ドナー基板中の平均水素注入深さがこのゾーン内に存在することである。
基板表面上への堆積または蒸着の後の拡散は、例えば、熱処理によって実施される。
一般則として、水素注入は、1016原子/cm〜5×1017原子/cmのドーズ量で実施することができる。
サーマルバジェットが低減されるので、単回注入の場合に関して、ドナー基板および補強材は、絶対値で3×10−6/K−1を超える熱膨張係数の差を有すればよい。
上記のような方法は、破面形成のための熱処理および/または注入総ドーズ量をかなり低減するのに適している。
上記のこの方法による注入は、He−H同時注入に比べてより容易であり、実際、まずリチウムを導入すること、およびLiおよびH種を互いに接近して存在させることが必要なだけである。さらに、リチウムは、軽い元素であり、ホウ素に比べてより軽く、移転される層は、優れた結晶特性の層であり、標準的な注入装置を用いて、ホウ素に比べてより厚い層を移転することが可能である(注入に関して1ミクロンまで容易に、かつ拡散の場合さえ超えて)。
既知法に基づくステップを表す図である。 既知法に基づくステップを表す図である。 既知法に基づくステップを表す図である。 既知法に基づくステップを表す図である。 新規注入法に基づくステップを表す図である。 新規注入法に基づくステップを表す図である。 新規注入法に基づくステップを表す図である。 新規注入法に基づくステップを表す図である。 新規注入法に基づくステップを表す図である。 新規注入法に基づくステップを表す図である。 水素注入のみによる泡形成を示す比較写真である。 水素注入のみによる泡形成を示す比較写真である。 リチウムと水素の同時注入、それに続く450℃で10分間のアニーリングによる泡形成を示す比較写真である。 リチウムと水素の同時注入、それに続く450℃で10分間のアニーリングによる泡形成を示す比較写真である。 Liの深さの関数としての、拡散されたリチウムの濃度を示すグラフである。 シリコンへの溶解度の関数としての、拡散されたリチウムの濃度を示すグラフである。
図2A〜図2Dを利用して、新規な二重注入形成法を説明する。
最初のステップ(図2A)では、熱酸化物SiOの表面層を備えていてもよいシリコン基板20が選択される。
この酸化物(図には具体的に示してはいない)は、数十〜数百nm、例えば50nm〜100nmの厚さを有することができる。
この基板において、リチウムの注入は、基板の表面20’に向けられたリチウムイオンビーム14を使用して実施される。これによって、リチウムを注入されたゾーン22が形成される(図2B)。実際には、参照番号22は、注入エネルギーが210keVである場合に、注入表面の下方960nmに位置する、リチウムの注入ピークまたは最大濃度ゾーンを表す。
次いで、水素イオンの注入18が、リチウム注入を実施した表面と同一の表面20’を通して実施される(図2C)。これによって、水素を注入されたゾーンが形成され、その注入ピークは、図2Cにおいて、参照番号24によって示され、リチウムの注入ピークと実質上同じ深さに位置する(図2D)。
次いで、基板20の注入表面20’を、例えばサファイア製の補強材19と密接な接触状態に置く(図2E)。
次いで、熱処理および/または剥離歪みを適用することによって、微小空孔層上で破面形成を実施することができる(図2F)。
熱処理の場合、温度は、実質上150℃〜700℃、典型的には200℃〜400℃の範囲内で適用される。
剥離歪みを適用するには、ブレードを、基板20の注入ゾーン22、24に挿入することができ、かつ/あるいは引張り負荷および/または曲げ負荷および/または剪断負荷を基板20に対して適用し、かつ/あるいはある出力および10〜100kHz、例えば10〜50kHzの範囲内の、例えば40kHzの振動数を有する超音波もしくはマイクロ波をさらに適用する。
破面は、図2Fに示すように、注入ゾーン22、24に沿って得られ、シリコン20および任意選択で酸化物層で作られた薄層34、および基板20の残りの部分20が形成され、次いで、残りの部分20は再利用、とりわけ再使用されて、同様のサイクルを繰り返すことができる。
別法として、高濃度リチウムゾーン22は、電気分解または拡散によりリチウムを導入するためのステップにより作り出すことができる。図2Aのステップは、したがって、この電気分解または拡散のステップによって置き換えられる。それゆえ、注入プロファイルは、表面直下から数ミクロン(10ミクロン)、またはさらには数十ミクロン(100ミクロン)まで一定である。
電気分解によるリチウム導入の場合には、A.M.Mousaによる「Profiling of lithium and potassium into silicon」と題する論文、Turk J Phys、30巻、2006年、15〜20頁に記載の手順を使用することができ:シリコン基板は、カソードとして使用され、電解質として使用されるリチウム塩(例えば、LiBr)の浴中にアノードと共に浸漬される。電気分解は、1mA〜数十mA、例えば30mAの電流で、例えば5分〜30分間実施される。基板中でのその深さによるリチウムの分布は、4点法を使用して抵抗を測定することによって評価することができる。これらの測定値は、SEM(走査電子顕微鏡法)観察によって事前較正することができる。
拡散によるリチウム導入の場合、A.Keffousらによる「Lithium diffusion profile onto highly resistive p−type silicon」と題する論文、Vacuum、81巻、2006年、417〜421頁に記載の手順を使用することができる。リチウムは、前以て、例えば約10−6Torrでの真空熱蒸着によってシリコン基板上に蒸着される。拡散は、本質的に、数百度、例えば300℃〜800℃で数分〜数十分、例えば5分〜30分間の真空アニーリングによって行われる。ここでも、基板におけるその深さによるリチウムの分布は、4点法を使用して抵抗を測定することによって評価することができる。ここでも、これらの測定値は、事前較正することができる。
これらの技術のどちらの実行にも、
・図2Dのような水素−リチウムの二重注入の形成をもたらす図2Cのような水素イオン注入18、
・補強材19との密接な接触(図2E)、および
・最終的に、熱処理および/または剥離歪みを適用することによる微小空孔層での破面形成(図2F)、
が後に続く。
これより、図3A〜図3Dを使用して説明される実験結果を示す:
・図3Aは、100keV、4.5×1016H/cmのドーズ量での水素単独注入後の被注入基板の表面写真であり、
・図3Bは、110keV、4.5×1016H/cmのドーズ量での水素単独注入後の被注入基板の表面写真であり、
・図3Cは、まず210keV、1015H/cmのドーズ量でのリチウム注入、それに続き次に100keV、4.5×1016H/cmのドーズ量での水素注入を含む二重注入後の被注入基板の表面写真であり
・図3Dは、まず210keV、1015H/cmのドーズ量でのリチウム注入、それに続き次に110keV、4.5×1016H/cmのドーズ量での水素注入を含む二重注入後の被注入基板の表面写真である。
ここで、基板が支持基板に接合されていない時に、被注入Si基板の表面上に形成さる泡の密度を調べる。
実際に、これらの泡は、その下に微小構造が存在することの証拠であり、気体(水素注入の場合にはH)の圧力は、表面の変形を引き起こし;それゆえ、それらの泡は、水素単独注入の場合には図1C〜図1Dのように、またはリチウム−水素同時注入の場合には図2E〜図2Fのように、取り付ける基板との組み付け体を製造する際に形成される微小構造と直接的に相関している。図3Aおよび図3Bの写真は、水素単独注入が、基板表面上での泡の形成を可能にしないことを立証している。
一方(図3Cおよび図3D)、水素注入に先立つ、注入によるLiの導入により、前と同様のアニーリング条件下で、高度に発達した泡、またはさらには剥離領域を得ることが可能になる。
したがって、このことは、本発明による二重注入の有益な影響を立証している。実際、満足できる方式で機能するような破面形成法には、空孔中での十分な圧力が求められる。注入深さが浅い場合、(接合または堆積された)補強材は、微小構造の横方向への膨張を促進するのを、および破面形成を達成するのを助ける。この補強材が存在しないと(本明細書中に示す結果中の事例である)、空孔中の圧力上昇は、表面またはさらには剥離されたゾーン上での泡の発生を引き起こす(これらの泡は、近くで破裂する)。補強材なしで、泡が、表面上に十分な密度で発生する場合、膜の移転を達成すために必要とされるのは、補強材を付加することのみである。
したがって、移転機構の研究を促進するために、補強材の不在下での泡の形成を研究する。
したがって、Li−H同時注入は、破面形成を達成するのに必要とされるサーマルバジェットおよび/または水素ドーズ量を低減するための極めて有効な手段である。
結果として、この同時注入は、とりわけ、最初の基板20のそれとかなりまたは極めて異なる熱膨張係数(TEC)を有する基板19上に移転させることを可能にする。例えば、この差異は、少なくとも2×10−6/K、または3×10−6/Kであり、一方がSi基板、および他方がサファイア基板である場合にとりわけ見出される(TEC(Si)=2.31×10−6/KおよびTFC(サファイア)=6.35×10−6/K)。
以下に実施形態の実施例を記載する。
厚さが100nmの熱酸化物SiO層を備えたシリコン(100)製の基板20を準備する。
それに、次の条件下で注入する。ステップは図2A〜図2Fのステップである:
・まず、210keVのエネルギー、および1015/cmのドーズ量でリチウム注入を実施し、
・次に、100keVのエネルギー、および4.5×1016/cmのドーズ量で水素注入を実施する。
次いで被注入基板を、サファイア基板19上に直接もしくは分子接合または組み付けによって接合する(図2E)。
接合後にSi/サファイアのヘテロ構造が得られる。Siとサファイアの熱膨張係数(TEC)は、極めて相違する(TEC Si=2.31×10−6/K、TEC サファイア=6.35×10−6/K)ので、Si/サファイアの接合は、約350℃を超える温度まで加熱してはならず、これを超える温度では構造の組織的な剥離が観察される。
そこで、破面形成処理は、例えば250℃で1時間アニーリングすることからなる。
破面を形成した後、サファイア基板上に取り付けられたSi膜が得られる。
比較すると、水素単独注入は、破面形成アニーリングのために、Si基板とサファイア基板との剥離を生じさせるより高い温度、または工業的に容認できないより長いアニーリング時間を必要とした。
p−型Si基板(111)は、次の条件下での拡散によるリチウム導入に付される:
・まず、周囲温度、2×10−6Torrでの真空蒸着により、Si基板上にLi層を蒸着し、
・次いで、800℃で10分間の真空アニーリング(1×10−5Torr)により、LiをSi中に拡散させる。
Si基板の表面上の過剰なLiを、メタノール中でウェーハをすすぎ洗うことによって除去する。
これによって、前に挙げたA.Keffousらによる論文から借用された図4Aに示すプロファイルに類似しているがLi濃度レベルがより高い、典型的な拡散プロファイルが得られる(この図で、*記号は、425℃の拡散温度および4分の拡散時間での実験値に相当し、黒丸の点は、同一条件下でのPCIDシミュレーションの結果に相当する)。実際、基板表面上(または図4Aにおいて深さがゼロの箇所)のLi濃度は、LiのSiに対する溶解度に相当し、図4Bには、第134回米国化学会(シカゴ、イリノイ州、1958年)の無機化学部門で発表された研究論文である、C.S.Fullerによる「Interactions between solutes in Germanium and silicon」と題する論文から借用した曲線が示されている。800℃で、Si基板中のLi濃度は、表面から表面下の数ミクロンの深さまで約4×1019/cmである。図4Bで、シリコンに関する結果は、曲線Iで与えられ、曲線IIは、ゲルマニウムに相当する。
次いで、水素注入を、次の条件下で実施する:
・水素のエネルギー:210keV
・ドーズ量:4×1016H/cm
次いで被注入基板を、基板上に厚さが400nmの酸化物層SiOを含むSiウェーハ19上に接合する。
破面形成は、500℃の範囲でのアニーリングを適用することによって、熱的に誘導される。
水素単独注入(210keVのエネルギーおよび4×1016H/cmのドーズ量)の場合、注入ドーズ量があまりにも少ないので、500℃で熱による破面形成を達成することは不可能である。
上に示した実施例は、1回だけの注入(Liを拡散によって、すなわち低コストの方法によって導入する)を実施するだけで、破面形成に必要とされる水素ドーズ量を低減することが可能であることを明らかに立証している。
この代替実施形態は、移転工程の総合的コストを低減するのにとりわけ好都合である。
2 ドナー基板
2’ 表面
残りの部分
4 層
6 注入ゾーン
6 微小空孔ゾーン
8 受け基板
14 リチウムイオンビーム
18 水素イオンの注入
19 補強材
20 シリコン基板
20’ 表面
20 残りの部分
22 注入ゾーン
24 注入ゾーン
34 薄層

Claims (14)

  1. 基板(20)またはドナー基板から、半導体材料の層(34)を形成するための方法であって、同一の半導体材料製であり、
    ・前記ドナー基板中での、濃度が5×1018原子/cm〜5×1020原子/cmである高濃度リチウムゾーン(22)の形成であって、前記高濃度リチウムゾーンは水素に対するトラップを形成するものである、高濃度リチウムゾーン(22)の形成
    ・次いで、ドナー基板中の、高濃度リチウムゾーン中またはその近傍への水素注入(18、24)、
    ・注入されたドナー基板と補強材(19)との組み付け、
    ・ドナー基板(20)中に注入によって画定された層(34)の剥離を生じさせるためのサーマルバジェットの適用を含む方法。
  2. サーマルバジェット温度が150℃〜700℃であり、前記温度の適用時間が1分〜1か月である、請求項1に記載の方法。
  3. リチウムが、イオン注入(14)によって導入される、請求項1または2に記載の方法。
  4. リチウムが、1×1013/cmを超える、または1013/cm〜5×1015/cmのドーズ量で導入される、請求項3に記載の方法。
  5. リチウムが、電気分解または拡散によって導入される、請求項1または2に記載の方法。
  6. リチウムが、基板表面上への堆積または蒸着後の拡散によって導入される、請求項5に記載の方法。
  7. 基板表面での堆積または蒸着後の拡散が、アニーリングによって実施される、請求項6に記載の方法。
  8. 水素イオンが、1016原子/cm〜5×1017原子/cmのドーズ量で注入される(18)、請求項1から7のいずれか一項に記載の方法。
  9. ドナー基板(20)における水素の平均注入深さ(24)が、リチウムの平均深さ(22)に対して200nm未満の値まで相違する、請求項1から8のいずれか一項に記載の方法。
  10. 注入されたドナー基板と補強材(19)との組み付けが、分子もしくは直接組み付け、または接合型である、請求項1から9のいずれか一項に記載の方法。
  11. ドナー基板(20)が、シリコン製である、請求項1から10のいずれか一項に記載の方法。
  12. シリコン基板が、表面上で酸化されている、請求項11に記載の方法。
  13. 補強材(19)が、サファイア製である、請求項1から11のいずれか一項に記載の方法。
  14. ドナー基板および補強材が、その差異が、絶対値で3×10−6/K−1を超える熱膨張係数を有する、請求項1から13のいずれか一項に記載の方法。
JP2014508753A 2011-05-02 2012-04-27 材料中にクラックを形成するための方法 Active JP6019106B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1153737 2011-05-02
FR1153737A FR2974944B1 (fr) 2011-05-02 2011-05-02 Procédé de formation d'une fracture dans un matériau
PCT/EP2012/057713 WO2012150184A1 (fr) 2011-05-02 2012-04-27 Procede de formation d'une fracture dans un materiau

Publications (3)

Publication Number Publication Date
JP2014518010A JP2014518010A (ja) 2014-07-24
JP2014518010A5 JP2014518010A5 (ja) 2016-05-26
JP6019106B2 true JP6019106B2 (ja) 2016-11-02

Family

ID=44262789

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014508753A Active JP6019106B2 (ja) 2011-05-02 2012-04-27 材料中にクラックを形成するための方法

Country Status (8)

Country Link
US (1) US9105688B2 (ja)
EP (1) EP2705529B1 (ja)
JP (1) JP6019106B2 (ja)
KR (1) KR101913174B1 (ja)
CN (1) CN103534800B (ja)
FR (1) FR2974944B1 (ja)
SG (1) SG194748A1 (ja)
WO (1) WO2012150184A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6454716B2 (ja) * 2014-01-23 2019-01-16 サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited 高抵抗率soiウエハおよびその製造方法
TW201603193A (zh) * 2014-06-19 2016-01-16 Gtat公司 增強用於離子佈植的施體基板的發射性
FR3043248B1 (fr) * 2015-10-30 2017-12-15 Commissariat Energie Atomique Procede d'elimination de defauts dans un film semiconducteur comprenant la formation d'une couche de piegeage d'hydrogene
JP6632462B2 (ja) * 2016-04-28 2020-01-22 信越化学工業株式会社 複合ウェーハの製造方法
FR3079658B1 (fr) * 2018-03-28 2021-12-17 Soitec Silicon On Insulator Procede de detection de la fracture d'un substrat fragilise par implantation d'especes atomiques
FR3091000B1 (fr) * 2018-12-24 2020-12-04 Soitec Silicon On Insulator Procede de fabrication d’un substrat pour un capteur d’image de type face avant
FR3091619B1 (fr) 2019-01-07 2021-01-29 Commissariat Energie Atomique Procédé de guérison avant transfert d’une couche semi-conductrice
FR3091620B1 (fr) * 2019-01-07 2021-01-29 Commissariat Energie Atomique Procédé de transfert de couche avec réduction localisée d’une capacité à initier une fracture
CN110341291B (zh) * 2019-08-16 2021-04-06 江阴市合助机械科技有限公司 一种复合板材自动剥离方法
CN113311309B (zh) * 2021-07-30 2021-10-12 度亘激光技术(苏州)有限公司 半导体结构的覆盖层剥除方法及半导体结构失效分析方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE504916C2 (sv) 1995-01-18 1997-05-26 Ericsson Telefon Ab L M Förfarande för att åstadkomma en ohmsk kontakt jämte halvledarkomponent försedd med dylik ohmsk kontakt
US6544862B1 (en) * 2000-01-14 2003-04-08 Silicon Genesis Corporation Particle distribution method and resulting structure for a layer transfer process
FR2847076B1 (fr) * 2002-11-07 2005-02-18 Soitec Silicon On Insulator Procede de detachement d'une couche mince a temperature moderee apres co-implantation
US20050181210A1 (en) 2004-02-13 2005-08-18 Doering Patrick J. Diamond structure separation
US7456080B2 (en) * 2005-12-19 2008-11-25 Corning Incorporated Semiconductor on glass insulator made using improved ion implantation process
FR2899378B1 (fr) * 2006-03-29 2008-06-27 Commissariat Energie Atomique Procede de detachement d'un film mince par fusion de precipites

Also Published As

Publication number Publication date
SG194748A1 (en) 2013-12-30
JP2014518010A (ja) 2014-07-24
FR2974944A1 (fr) 2012-11-09
KR101913174B1 (ko) 2018-10-30
WO2012150184A1 (fr) 2012-11-08
CN103534800B (zh) 2016-12-07
FR2974944B1 (fr) 2013-06-14
EP2705529A1 (fr) 2014-03-12
US20140113434A1 (en) 2014-04-24
KR20140040725A (ko) 2014-04-03
US9105688B2 (en) 2015-08-11
EP2705529B1 (fr) 2015-03-11
CN103534800A (zh) 2014-01-22

Similar Documents

Publication Publication Date Title
JP6019106B2 (ja) 材料中にクラックを形成するための方法
TWI567825B (zh) 製造絕緣體上矽結構之方法
US6429104B1 (en) Method for forming cavities in a semiconductor substrate by implanting atoms
TWI337762B (en) A method of fabricating a thin film
TWI324357B (en) Method for the manufacture of substrates, in particular for the optical, electronic or optoelectronic areas, and the substrate obtained in accordance with the said method
US20060270190A1 (en) Method of transferring a thin crystalline semiconductor layer
US20080064182A1 (en) Process for high temperature layer transfer
US20090042369A1 (en) Method and structure using selected implant angles using a linear accelerator process for manufacture of free standing films of materials
US8614501B2 (en) Method of producing a layer of cavities
JP2005505935A (ja) 超小型構成部品を含む薄膜層を製造するための方法
WO2009101979A1 (ja) Soi基板の表面処理方法
KR100890792B1 (ko) 결합 계면 안정화를 위한 열처리
JP2005533384A (ja) 電気的に活性な薄膜を移送するための方法
JP2008004900A (ja) 貼り合わせウェーハの製造方法
TW201145360A (en) Semiconductor structure made using improved ion implantation process
JP6250979B2 (ja) InP膜の硬化基板上への移転方法
JP2777783B2 (ja) シリコンウェハ内に埋込酸化層を形成するための方法
US20180315644A1 (en) Method of eliminating faults in a semiconductor film comprising the formation of a hydrogen trapping layer

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150422

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160104

A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A524

Effective date: 20160329

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160905

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161003

R150 Certificate of patent or registration of utility model

Ref document number: 6019106

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250