JP6012904B1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP6012904B1
JP6012904B1 JP2016509166A JP2016509166A JP6012904B1 JP 6012904 B1 JP6012904 B1 JP 6012904B1 JP 2016509166 A JP2016509166 A JP 2016509166A JP 2016509166 A JP2016509166 A JP 2016509166A JP 6012904 B1 JP6012904 B1 JP 6012904B1
Authority
JP
Japan
Prior art keywords
silicon carbide
layer
carbide layer
type
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016509166A
Other languages
English (en)
Other versions
JPWO2016113938A1 (ja
Inventor
寛 渡邊
寛 渡邊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of JP6012904B1 publication Critical patent/JP6012904B1/ja
Publication of JPWO2016113938A1 publication Critical patent/JPWO2016113938A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thyristors (AREA)
  • Bipolar Transistors (AREA)

Abstract

本技術は、温度係数が正である適切な抵抗値の抵抗を有する半導体装置及び温度係数が正である適切な抵抗値の抵抗を有する半導体装置の製造方法に関するものである。本技術に関する半導体装置は、ｐｎ接合を介して電流が流れるバイポーラデバイスである。半導体装置は、ｎ型の炭化珪素ドリフト層３と、炭化珪素ドリフト層３上に形成されたｐ型の第１炭化珪素層４と、第１炭化珪素層４上に形成されたｐ型の第２炭化珪素層５とを備える。そして、第２炭化珪素層５は、抵抗の温度係数が正である。

Description

本技術は、炭化珪素（ＳｉＣ）から構成された半導体層を有するバイポーラデバイスである半導体装置及びその製造方法に関するものである。
従来の、炭化珪素（ＳｉＣ）からなる半導体層を有するバイポーラデバイスでは、ｐｎ接合部を介して順方向に電流を流した際の抵抗の温度係数は負である。多数のデバイスを並列接続して動作させた場合、各デバイスにおける電圧降下にばらつきがあると、相対的に電圧降下の大きいデバイスに電流が集中することとなるが、順方向の通電時の抵抗の温度係数が負であるデバイスでは、電流が集中したデバイスにおいて温度上昇により抵抗が下がり、さらに電流が集中することとなる。その結果として、デバイスが破壊される場合がある。
一方、抵抗の温度係数が正であるデバイスにおいても、多数のデバイスを並列接続して動作させた場合に、各デバイスにおける電圧降下にばらつきがあると、相対的に電圧降下の大きいデバイスに電流が集中することとなるが、電流が集中したデバイスにおいて温度上昇により抵抗が上がれば、電流の集中が緩和される。その結果として、多数のデバイスを並列接続して動作させる場合に、安定した動作が期待できる。
上記のことから、多数のバイポーラデバイスを並列接続して動作させる場合に一部のデバイスに電流が集中することを防止する技術として、抵抗の温度係数が正である抵抗体がバイポーラデバイスと直列に接続された構成が開示されている（例えば特許文献１）。特許文献１では、デバイスのエピタキシャル層として、低濃度にドープされたｎ型の基板層が配置されている。このような構成とすることで、デバイス全体での電圧降下に基板層の抵抗分が寄与し、順方向に電流を流した際の抵抗の温度係数が正となる。
特表２０００−５１６４０２号公報
特許文献１に開示される、整流用半導体に用いられるエピタキシャル層は、カソード電極とのオーミックコンタクトを形成するため高濃度にドープされたｎ型層と、当該ｎ型層上に形成された低濃度にドープされたｎ型の基板層と、当該基板層上に形成された高濃度にドープされたｎ型層と、当該ｎ型層上に形成された極めて低濃度にドープされたｎ型のドリフト層と、当該ドリフト層の表層に形成されたアノード電極とのオーミックコンタクトを形成するため高濃度にドープされたｐ型層とから構成されている。温度係数が正である抵抗体として、上記の低濃度にドープされたｎ型の基板層が用いられる場合、ｎ型の基板層のドープ濃度又は膜厚の製造ばらつきにより、所望の抵抗値にばらつきが生じる。その結果、温度係数が正である抵抗体としての電流集中の緩和効果が発揮できない場合があるという問題があった。
また、ｎ型の基板層の成膜後にドリフト層が形成されるため、ドリフト層の形成後の、ドリフト層のドープ濃度又はドリフト層の膜厚の製造ばらつきに対応した適切な抵抗値を持つ、温度係数が正である抵抗体を形成することができないという問題があった。
本技術は、上記のような問題を解決するものであり、温度係数が正である適切な抵抗値の抵抗を有する半導体装置及びその製造方法に関するものである。
本技術の一態様に関する半導体装置は、ｐｎ接合を介して電流が流れるバイポーラデバイスであり、第１導電型の炭化珪素ドリフト層と、前記炭化珪素ドリフト層上に形成された第２導電型の第１炭化珪素層と、前記第１炭化珪素層上に形成された第２導電型の第２炭化珪素層と、前記第２炭化珪素層上に形成された第２導電型の第３炭化珪素層とを備え、前記第２炭化珪素層は、抵抗の温度係数が正であり、前記第２炭化珪素層は、前記第１炭化珪素層よりも不純物濃度が低く、前記第３炭化珪素層は、前記第２炭化珪素層よりも不純物濃度が高く、前記第２炭化珪素層の不純物濃度は、前記第３炭化珪素層側の領域よりも第１炭化珪素層側の領域のほうが低い。
本技術の一態様に関する半導体装置の製造方法は、ｐｎ接合を介して電流が流れるバイポーラデバイスの製造方法であり、第１導電型の炭化珪素ドリフト層を形成し、前記炭化珪素ドリフト層上に第２導電型の炭化珪素層を形成し、前記炭化珪素層の一部に第１導電型のイオンを注入することで、前記炭化珪素層のうち前記炭化珪素ドリフト層側の層を第１炭化珪素層として、前記炭化珪素層のうち前記炭化珪素ドリフト層側とは反対側の層を第２炭化珪素層としてそれぞれ形成し、前記第２炭化珪素層が、抵抗の温度係数が正である。
本技術の一態様に関する半導体装置は、ｐｎ接合を介して電流が流れるバイポーラデバイスであり、第１導電型の炭化珪素ドリフト層と、前記炭化珪素ドリフト層上に形成された第２導電型の第１炭化珪素層と、前記第１炭化珪素層上に形成された第２導電型の第２炭化珪素層と、前記第２炭化珪素層上に形成された第２導電型の第３炭化珪素層とを備え、前記第２炭化珪素層は、抵抗の温度係数が正であり、前記第２炭化珪素層は、前記第１炭化珪素層よりも不純物濃度が低く、前記第３炭化珪素層は、前記第２炭化珪素層よりも不純物濃度が高く、前記第２炭化珪素層の不純物濃度は、前記第３炭化珪素層側の領域よりも第１炭化珪素層側の領域のほうが低い。
このような構成によれば、第２炭化珪素層は、炭化珪素ドリフト層の形成後に形成されるため、形成された炭化珪素ドリフト層に合わせて第２炭化珪素層の抵抗値を調整することができる。
本技術の一態様に関する半導体装置の製造方法は、ｐｎ接合を介して電流が流れるバイポーラデバイスの製造方法であり、第１導電型の炭化珪素ドリフト層を形成し、前記炭化珪素ドリフト層上に第２導電型の炭化珪素層を形成し、前記炭化珪素層の一部に第１導電型のイオンを注入することで、前記炭化珪素層のうち前記炭化珪素ドリフト層側の層を第１炭化珪素層として、前記炭化珪素層のうち前記炭化珪素ドリフト層側とは反対側の層を第２炭化珪素層としてそれぞれ形成し、前記第２炭化珪素層が、抵抗の温度係数が正である。
このような構成によれば、第１導電型のイオン注入によって第２炭化珪素層を形成することができるため、所望の抵抗値に合わせて第２炭化珪素層の不純物濃度を適切に調整することができる。
本技術の目的、特徴、局面及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施形態に関する半導体装置の構造を示す断面図である。 実施形態に関する半導体装置の各製造工程における状態を示す断面図である。 実施形態に関する半導体装置の各製造工程における状態を示す断面図である。 実施形態に関する半導体装置の各製造工程における状態を示す断面図である。 実施形態に関する半導体装置の各製造工程における状態を示す断面図である。 実施形態に関する半導体装置の、アノード電極からの厚さ方向における炭化珪素層のｐ型及びｎ型の不純物濃度のプロファイルを示す図である。 実施形態に関する半導体装置の構造を示す断面図である。 実施形態に関する半導体装置の各製造工程における状態を示す断面図である。 実施形態に関する半導体装置の各製造工程における状態を示す断面図である。 実施形態に関する半導体装置の各製造工程における状態を示す断面図である。 実施形態に関する半導体装置の各製造工程における状態を示す断面図である。 実施形態に関する半導体装置の各製造工程における状態を示す断面図である。 実施形態に関する半導体装置の各製造工程における状態を示す断面図である。
以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズ及び位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称及び機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
また、以下の説明では、「上」、「下」、「側」、「底」、「表」又は「裏」などの特定の位置及び方向を意味する用語が用いられる場合があるが、これらの用語は、実施形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
＜第１実施形態＞
＜構成＞
図１は、本実施形態に関する半導体装置の構造を示す断面図である。
図１に示されるように、半導体装置は、ｎ型の炭化珪素（ＳｉＣ）基板１と、ｎ型の炭化珪素バッファ層２と、ｎ型の炭化珪素ドリフト層３と、ｐ型の終端領域７と、ｐ型の第１炭化珪素層４と、ｐ型の第２炭化珪素層５と、ｐ型の第３炭化珪素層６と、アノード電極８と、カソード電極９とを備える。
炭化珪素バッファ層２は、炭化珪素基板１上にエピタキシャル成長される層である。炭化珪素バッファ層２は、炭化珪素基板１より高濃度のｎ型層である。
炭化珪素ドリフト層３は、炭化珪素バッファ層２上にエピタキシャル成長される層である。炭化珪素ドリフト層３は、炭化珪素基板１より低濃度のｎ型層である。
終端領域７は、炭化珪素ドリフト層３の表層に形成される領域である。終端領域７は、アノード電極８の端部に生じる電界集中を緩和する。
第１炭化珪素層４は、炭化珪素ドリフト層３上の終端領域７に挟まれる領域にエピタキシャル成長される層である。
第２炭化珪素層５は、第１炭化珪素層４上にエピタキシャル成長される層である。第２炭化珪素層５は、第１炭化珪素層４及び第３炭化珪素層６より低濃度のｐ型層である。
第３炭化珪素層６は、第２炭化珪素層５上にエピタキシャル成長される層である。第３炭化珪素層６は、アノード電極８との低オーミックコンタクトを形成する。
カソード電極９は、炭化珪素基板１の裏面に形成される電極である。アノード電極８は、第３炭化珪素層６上に形成される電極である。
本実施形態に関する半導体装置はｐｎ接合を有しており、アノード側を正極、カソード側を負極した場合に順方向電流が流れる整流用半導体となる。ｐｎ接合は、炭化珪素ドリフト層３と第１炭化珪素層４とで形成されており、当該ｐｎ接合によれば、本実施形態に関する半導体装置は順方向通電時の抵抗の温度係数が負であるバイポーラデバイスとして動作する。すなわち、温度が上昇するにつれて抵抗が低下するため、電圧を一定とする条件下では温度の上昇にしたがって電流が増大することとなる。
第１炭化珪素層４に直列に接続された第２炭化珪素層５は、ｎ型の炭化珪素ドリフト層３、ｎ型の炭化珪素バッファ層２及びｎ型の炭化珪素基板１に接触していないため、バイポーラデバイスとしては動作しない。そして、第２炭化珪素層５は、順方向通電時に、温度が高くなるにつれて抵抗が大きくなる抵抗体、すなわち、抵抗の温度係数が正である抵抗体として機能する。これによって、半導体装置に順方向電流が流れる際の抵抗の温度係数が正となる。
＜第１製造方法＞
図２から図５は、本実施形態に関する半導体装置の各製造工程における状態を示す断面図である。
まず、図２に示されるように、炭化珪素基板１上に、ｎ型の炭化珪素バッファ層２と、ｎ型の炭化珪素ドリフト層３と、ｐ型の第１炭化珪素層４と、ｐ型の第２炭化珪素層５と、ｐ型の第３炭化珪素層６とが順に形成される。
次に、図３に示されるように、第１炭化珪素層４、ｐ型の第２炭化珪素層５及びｐ型の第３炭化珪素層６が、エッチングによって部分的に除去される。そして、炭化珪素ドリフト層３の表面が露出する。
次に、図４に示されるように、第１炭化珪素層４、ｐ型の第２炭化珪素層５及びｐ型の第３炭化珪素層６の端部において、露出された炭化珪素ドリフト層３の表層に例えばアルミニウム（Ａｌ）などのｐ型イオンが注入されることにより、ｐ型の終端領域７が形成される。
次に、図５に示されるように、第３炭化珪素層６上にアノード電極８が形成される。また、炭化珪素基板１の裏面にカソード電極９が形成される。これらの電極の形成は、例えば、第３炭化珪素層６上及び炭化珪素基板１の裏面にそれぞれ形成されたカーボン保護膜が、ドーパントの活性化のために１７００℃で１０分間熱処理された後、さらに除去されることによって行われる。
＜第２製造方法＞
次に、温度係数が正である抵抗体となる第２炭化珪素層５の別の製造方法について説明する。
まず、炭化珪素基板１上に、ｎ型の炭化珪素バッファ層２と、ｎ型の炭化珪素ドリフト層３と、ｐ型の第１炭化珪素層４と、ｐ型の第２炭化珪素層５と、ｐ型の第３炭化珪素層６とが順に形成される。
次に、第３炭化珪素層６上から、ドーパントとしてアルミニウム（Ａｌ）などを用いたｐ型イオンが注入される。このようにすることで、第２炭化珪素層５中のｐ型不純物濃度をエピタキシャル成膜後よりも高めることができる。
次に、第１炭化珪素層４、ｐ型の第２炭化珪素層５及びｐ型の第３炭化珪素層６が、エッチングによって部分的に除去される。そして、炭化珪素ドリフト層３の表面が露出する。
次に、第１炭化珪素層４、ｐ型の第２炭化珪素層５及びｐ型の第３炭化珪素層６の端部において、露出された炭化珪素ドリフト層３の表層に例えばアルミニウム（Ａｌ）などのｐ型イオンが注入されることにより、電界緩和構造としての、ｐ型の終端領域７が形成される。
次に、第３炭化珪素層６上にアノード電極８が形成される。また、炭化珪素基板１の裏面にカソード電極９が形成される。これらの電極の形成は、例えば、第３炭化珪素層６上及び炭化珪素基板１の裏面にそれぞれ形成されたカーボン保護膜が、ドーパントの活性化のために１７００℃で１０分間熱処理された後、さらに除去されることによって行われる。
上記の製造方法によれば、第２炭化珪素層５のｐ型不純物濃度を第３炭化珪素層６の形成後であっても調整することができるため、第２炭化珪素層５の抵抗値を高い精度で制御することができる。
＜不純物濃度のプロファイル＞
図６は、本実施形態に関する半導体装置の、アノード電極からの厚さ方向における炭化珪素層のｐ型及びｎ型の不純物濃度のプロファイルを示す図である。アノード電極側から見て、アノード電極とオーミックコンタクトを形成する第３炭化珪素層６、温度係数が正である抵抗体として機能する第２炭化珪素層５、第１炭化珪素層４及び炭化珪素ドリフト層３が順に積層されている。
各層の不純物濃度及び厚さは、以下のとおりである。すなわち、第３炭化珪素層６は、ｐ型不純物濃度が１×１０１９個／ｃｍ３であり膜厚が２０００ｎｍである。また、第２炭化珪素層５は、ｐ型不純物濃度が１×１０１３個／ｃｍ３であり膜厚が１０００ｎｍである。また、第１炭化珪素層４は、ｐ型不純物濃度が１×１０１８個／ｃｍ３であり膜厚が２０００ｎｍである。また、炭化珪素ドリフト層３は、ｎ型不純物濃度が１×１０１５個／ｃｍ３であり膜厚が６００００ｎｍ（図示せず）である。
各層はエピタキシャル成長によって形成される。第２炭化珪素層５は、他の炭化珪素層よりも膜厚が薄く、かつ、不純物濃度が低い。第２炭化珪素層５は、ｐ型の炭化珪素層、すなわち、第１炭化珪素層４、第２炭化珪素層５及び第３炭化珪素層６の中で不純物濃度が最も低く、ｐ型の不純物濃度のプロファイルにおいて極小値となる部分を含んでいる。
第２炭化珪素層５は、成膜後にｐ型の不純物（例えばアルミニウム）がイオン注入されることで、ｐ型不純物濃度が調整される。イオン注入条件は、例えば加速電圧が７００ｋｅＶであり、照射量が１×１０１３個／ｃｍ２である。
第２炭化珪素層５に対し、第３炭化珪素層６を通してイオン注入がなされることで、第２炭化珪素層５の第３炭化珪素層６側のｐ型不純物濃度を例えば１×１０１４個／ｃｍ３とし、反対側の第１炭化珪素層４側のｐ型不純物濃度を例えば２×１０１３個／ｃｍ３とすることができる（図６における点線参照）。このようにすることで、第２炭化珪素層５の不純物濃度のプロファイルが、アノード電極から離れるほど濃度が低くなる傾斜を有することとなり、第１炭化珪素層４側の不純物濃度が極小値となる。
このように、高濃度のｐ型炭化珪素層に挟まれた低濃度のｐ型炭化珪素層、すなわち第２炭化珪素層５が形成されることで、順方向通電時の抵抗の温度係数が正である抵抗体を備えることができる。また、イオン注入により不純物濃度が調整されるため、所望の抵抗値を有する第２炭化珪素層５を高い精度で製造することができる。よって、複数の半導体装置を並列に接続して駆動させる場合であっても、電流が集中することが抑制され、安定した動作を実現することができる。
＜効果＞
以下に、本実施形態による効果を例示する。
本実施形態によれば、半導体装置が、第１導電型（ｎ型）の炭化珪素ドリフト層３と、炭化珪素ドリフト層３上に形成された第２導電型（ｐ型）の第１炭化珪素層４と、第１炭化珪素層４上に形成されたｐ型の第２炭化珪素層５とを備える。そして、第２炭化珪素層５は、抵抗の温度係数が正である。
上記のような構成によれば、順方向通電時に半導体装置における温度が上昇すると、第２炭化珪素層５の抵抗が増大するため、電圧を一定とする条件下において半導体装置に流れる電流の増大を抑制することができる。
抵抗の温度係数が負である半導体装置では、複数の半導体装置が並列に接続されて駆動される場合に、相対的に温度の高い半導体装置の抵抗が小さくなるために電流が集中し、半導体装置が破壊されることもある。一方で、本実施形態に関する抵抗の温度係数が正である半導体装置を用いた場合では、複数の半導体装置のうちのいずれかの半導体装置における温度が上昇しても、当該温度が上昇した半導体装置においては抵抗が高くなるため、当該半導体装置への電流集中は緩和され、安定した動作を実現することができる。
ここで、炭化珪素ドリフト層３の不純物濃度及び膜厚と、第１炭化珪素層４の不純物濃度及び膜厚とは、要求される耐圧によって異なるが、例えば耐圧３３００Ｖ以上の半導体装置では、炭化珪素ドリフト層３のｎ型不純物濃度は３×１０１５個／ｃｍ３以下であり、膜厚は２５μｍ以上であることが望ましい。また、第１炭化珪素層４のｐ型不純物濃度は１×１０１７個／ｃｍ３以上であり、膜厚は１μｍ以上であることが望ましい。
第２炭化珪素層５は、順方向通電時に抵抗の温度係数が正である抵抗体として機能する。炭化珪素基板１及び第３炭化珪素層６も順方向通電時に抵抗の温度係数が正である抵抗体として寄与するが、炭化珪素基板１は、炭化珪素ドリフト層３の成膜前に形成されるため、炭化珪素ドリフト層３成膜後にその抵抗値を調整することが難しい。また、第３炭化珪素層６は、アノード電極８との低オーミックコンタクトを実現するため、高いｐ型不純物濃度（例えば、１×１０１８個／ｃｍ３）を必要とするため、通常の膜厚は０．５μｍ以上２μｍ以下程度であるが、第３炭化珪素層６を抵抗体として用いる場合には、１００μｍ以上の膜厚が必要となる。このように膜厚が厚い場合には、成膜時間が増加するために膜中に成膜時の異物が混入しやすく、膜品質が低下することにより正常なデバイス動作が期待できない場合がある。
そこで、第２炭化珪素層５の膜厚を薄くして膜品質を維持するとともに、不純物濃度を低くすることで、抵抗の温度係数が正である抵抗体を形成する。
第２炭化珪素層５の抵抗値は、膜厚及びｐ型不純物濃度で定められる。また、抵抗の温度係数は、キャリア濃度の温度依存性と移動度の温度依存性とによって決まる。炭化珪素の場合、キャリア濃度の温度依存性は温度係数の負の方向に働き、移動度の温度依存性は温度係数の正の方向に働くため、キャリア濃度による温度係数への寄与を減らすことで、抵抗の温度係数を正とすることができる。
第２炭化珪素層５の抵抗値は、ｐ型不純物濃度を高く、かつ、膜厚を厚くする場合も、ｐ型不純物濃度を低く、かつ、膜厚を薄くする場合も同じ値を得ることができる。ただし、極端に膜厚が厚い場合及び極端に膜厚が薄い場合には、以下に述べる問題が生じる場合がある。
極端に第２炭化珪素層５の膜厚が厚い場合、成膜時間が増加するために膜中に成膜時の異物が混入しやすくなり、膜品質が低下しやすい。そのため、膜品質を高めるためには、第２炭化珪素層５の膜厚は薄い方がよく、エピタキシャル成長された炭化珪素層の中で最も膜厚の厚い炭化珪素ドリフト層３よりも薄い方がよい。より望ましくは、第２炭化珪素層５の膜厚は、炭化珪素ドリフト層３の膜厚の１／１０以下であることが望ましい。
一方、極端に膜厚が薄い場合に同じ抵抗値を実現するには、不純物濃度を下げる必要がある。しかしながら、エピタキシャル成長では、成膜装置内で一定量の不純物がバックグランドとして存在するため、不純物濃度の下限が存在する。このために、膜厚を薄くできる限界がある。
その結果、第２炭化珪素層５の膜厚は、おおむね０．０１μｍ以上２５μｍ未満、より好ましくは０．０１μｍ以上４μｍ以下である。第２炭化珪素層５のｐ型不純物濃度は、１×１０１３個／ｃｍ３以上４×１０１６個／ｃｍ３以下、好ましくは１×１０１３個／ｃｍ３以上４×１０１５個／ｃｍ３以下である。第２炭化珪素層５の抵抗値は、シート抵抗として０．２ｍΩｃｍ２以上２ｍΩｃｍ２以下が好ましい。例として、第２炭化珪素層５のｐ型不純物濃度が１×１０１５個／ｃｍ３であり、第２炭化珪素層５の膜厚が１．５μｍであり、第２炭化珪素層５のシート抵抗が２ｍΩｃｍ２である場合、又は、第２炭化珪素層５のｐ型不純物濃度が２×１０１５個／ｃｍ３であり、第２炭化珪素層５の膜厚が０．３μｍであり、第２炭化珪素層５のシート抵抗が０．２ｍΩｃｍ２である場合が想定できる。
このようにすることで、ｐｎ接合を有する整流用半導体装置において、抵抗の温度係数を正にすることができる。
また、正の抵抗体として第２炭化珪素層５を用いた場合には、その膜厚が炭化珪素ドリフト層３よりも薄いため、成膜時の欠陥発生が抑制される。また、正の抵抗体として第２炭化珪素層５を用いた場合には、その膜厚が第１炭化珪素層４よりも薄いため、成膜時の欠陥発生が抑制される。
また、第２炭化珪素層５は、炭化珪素ドリフト層３の成膜後に形成されるため、炭化珪素ドリフト層３の抵抗値及び半導体装置の動作温度に合わせて、第２炭化珪素層５のｐ型不純物濃度と膜厚とを設定した上で成膜することにより、その抵抗値を調整することができる。
炭化珪素ドリフト層３を成膜する前の炭化珪素基板１上に、抵抗の温度係数が正である炭化珪素層が形成される場合には、炭化珪素ドリフト層３の不純物濃度及び膜厚が製造誤差によって所望の値から外れた場合に、半導体装置の全体の抵抗の温度係数が所望の値とできない場合が生じうる。また、半導体装置の全体の抵抗の温度係数を調整することが難しくなる。
しかし、本実施形態では、第２炭化珪素層５は炭化珪素ドリフト層３の成膜後に形成されるため、炭化珪素ドリフト層３のｎ型不純物濃度及び膜厚を測定しておくことによって、半導体装置の全体の抵抗の温度係数が所望の値となるように、第２炭化珪素層５のｐ型不純物濃度及び膜厚を調整して成膜することができる。すなわち、半導体装置の全体の抵抗の温度係数を高い精度で調整することができる。
また、第２炭化珪素層５のシート抵抗は、その値が所望の値から外れている場合には、成膜後の第２炭化珪素層５のｐ型不純物濃度及び膜厚を測定した結果を参照して、さらに調整することができる。
シート抵抗が高い場合には、第２炭化珪素層５の表面を研磨することにより、膜厚を薄くしてシート抵抗を下げることができる。また、シート抵抗が低い場合には、第２炭化珪素層５上にさらにｐ型の炭化珪素層を積層することで、膜厚を厚くしてシート抵抗を高くすることができる。第２炭化珪素層５と追加のｐ型の炭化珪素層とを合わせて、温度係数が正である抵抗体とみなすことができる。すなわち、第２炭化珪素層５は、ｐ型不純物濃度が異なる複数の炭化珪素層からなる多層構造であってもよい。
また、炭化珪素ドリフト層３を成膜した後に第２炭化珪素層５を形成するため、温度係数が正である抵抗体としての第２炭化珪素層５の不純物の伝導型は、炭化珪素ドリフト層３の不純物の伝導型とは逆となる。例えば、炭化珪素ドリフト層３がｎ型である場合には、温度係数が正である抵抗体の不純物はｐ型であり、一方で、炭化珪素ドリフト層３がｐ型である場合には、温度係数が正である抵抗体の不純物はｎ型である。
また、本実施形態では、第２炭化珪素層５が高濃度のｐ型炭化珪素層の間に挟まれて配置されているため、炭化珪素ドリフト層３上に形成されたｐ型炭化珪素層においてｐ型不純物濃度の極小値が存在することとなる。温度係数が正である抵抗体は、不純物濃度が低く、かつ、膜厚が薄いが、炭化珪素ドリフト層３側に高濃度の第１炭化珪素層４が形成されているため、逆方向電圧が印可された際に空乏層が第２炭化珪素層５まで広がることがない。よって、耐圧を保持することができる。また、アノード電極８側に高濃度の第３炭化珪素層６が形成されているため、アノード電極８とのコンタクト抵抗を下げることができる。
また、炭化珪素ドリフト層３上に形成された第２炭化珪素層５を含むｐ型炭化珪素層内のｐ型不純物濃度のプロファイルでは、アノード電極８側から離れるにしたがい徐々に不純物濃度が低下する領域が形成されていてもよいし、炭化珪素ドリフト層３に向かって徐々に不純物濃度が増加する領域が形成されていてもよい。
なお、これらの構成以外の構成については適宜省略することができるが、本明細書に示される任意の構成を適宜追加した場合でも、上記の効果を生じさせることができる。
また、本実施形態によれば、第２炭化珪素層５は、第１炭化珪素層４よりも不純物濃度が低い。
このような構成によれば、第２炭化珪素層５を薄く形成して、抵抗の温度係数を正とすることができる。
また、本実施形態によれば、第２炭化珪素層５上に形成された第２導電型の第３炭化珪素層６をさらに備え、第３炭化珪素層６は、第２炭化珪素層５よりも不純物濃度が高い。
このような構成によれば、アノード電極８側に高濃度の第３炭化珪素層６が形成されているため、アノード電極８とのコンタクト抵抗を下げることができる。
また、上記の実施形態によれば、第２炭化珪素層５の不純物濃度は、第３炭化珪素層６側の領域よりも第１炭化珪素層４側の領域のほうが低い。
このような構成によれば、炭化珪素ドリフト層３側に高濃度の第１炭化珪素層４が形成されているため、逆方向電圧が印可された際に空乏層が第２炭化珪素層５まで広がることがない。よって、耐圧を保持することができる。また、アノード電極８側に高濃度の第３炭化珪素層６が形成されているため、アノード電極８とのコンタクト抵抗を下げることができる。
また、本実施形態によれば、第２炭化珪素層５の厚さは、炭化珪素ドリフト層３の厚さの１／１０以下である。
このような構成によれば、膜厚が炭化珪素ドリフト層３よりも薄いため、成膜時の欠陥発生が抑制される。
＜第２実施形態＞
＜構成＞
以下では、上記実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
図７は、本実施形態に関する半導体装置の構造を示す断面図である。本実施形態では、例として、炭化珪素層を含む絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ、ＩＧＢＴ）が示されている。
図７に示されるように、半導体装置は、ｐ型の第３炭化珪素層６ａと、ｐ型の第２炭化珪素層５ａと、ｐ型の第１炭化珪素層４ａと、ｎ型の炭化珪素ドリフト層３ａと、ｐ型の終端領域７ａと、ｐ型のベース領域１４と、ｎ型のコンタクト領域１５と、ｐ型のコンタクト領域１６と、ゲート電極１７と、ゲート酸化膜１８と、絶縁膜２１と、アノード電極８ａと、カソード電極９ａとを備える。
第１炭化珪素層４ａは、炭化珪素ドリフト層３ａの裏面側にエピタキシャル成長される層である。
第２炭化珪素層５ａは、第１炭化珪素層４ａの裏面側にエピタキシャル成長される層である。第２炭化珪素層５ａは、第１炭化珪素層４ａ及び第３炭化珪素層６ａより低濃度のｐ型層である。
第３炭化珪素層６ａは、第２炭化珪素層５ａの裏面側にエピタキシャル成長される層である。第３炭化珪素層６ａは、アノード電極８ａとの低オーミックコンタクトを形成する。
終端領域７ａは、炭化珪素ドリフト層３ａの表層に形成される領域である。
ベース領域１４は、炭化珪素ドリフト層３ａの表層に互いに離間して複数形成される領域である。
コンタクト領域１５は、ベース領域１４内に形成される領域である。コンタクト領域１５は、カソード電極９ａとの低オーミックコンタクトを形成する。
コンタクト領域１６は、ベース領域１４内に形成される領域である。
ゲート電極１７は、コンタクト領域１５と炭化珪素ドリフト層３ａとに挟まれたベース領域１４上に、ゲート酸化膜１８を介して形成される電極である。
絶縁膜２１は、ゲート電極１７及び終端領域７ａを覆って形成される膜である。
アノード電極８ａは、第３炭化珪素層６ａの裏面側に形成される電極である。カソード電極９ａは、絶縁膜２１、コンタクト領域１５及びコンタクト領域１６を覆って形成される電極である。
ｐｎ接合は、第１炭化珪素層４ａと炭化珪素ドリフト層３ａとで形成されており、当該ｐｎ接合によれば、本実施形態に関する半導体装置は、順方向通電時の抵抗の温度係数が負であるバイポーラデバイスとして動作する。また、本実施形態に関する半導体装置は、ゲート電圧が印可されることにより、ゲート電極１７下のベース領域１４の表面に流れる電流を制御することができるトランジスタとして機能する。
第１炭化珪素層４ａに直列接続された第２炭化珪素層５ａは、順方向通電時の抵抗の温度係数が正の抵抗体として機能する。
本実施形態では、順方向通電時の抵抗の温度係数が正となる抵抗体として、ユニポーラデバイスとして動作する第２炭化珪素層５ａがバイポーラ動作するｐｎ接合と直列に接続されている。したがって、本実施形態に関する半導体装置を複数並列に接続して動作させる際には、温度上昇による個々の半導体装置への電流集中が発生せず、安定した動作を実現することができる。
＜第１製造方法＞
図８から図１３は、本実施形態に関する半導体装置の各製造工程における状態を示す断面図である。
まず、図８に示されるように、炭化珪素基板１ａ上に、ｎ型の炭化珪素バッファ層２ａと、ｎ型の炭化珪素ドリフト層３ａと、ｐ型の第１炭化珪素層４ａと、ｐ型の第２炭化珪素層５ａと、ｐ型の第３炭化珪素層６ａとが順に形成される。
ここで、各炭化珪素層の不純物濃度及び膜厚は、例えば、第３炭化珪素層６ａは、ｐ型不純物濃度が１×１０１９個／ｃｍ３であり膜厚が１００００ｎｍである。また、第２炭化珪素層５ａは、ｐ型不純物濃度が１×１０１３個／ｃｍ３であり膜厚が１０００ｎｍである。また、第１炭化珪素層４ａは、ｐ型不純物濃度が１×１０１８個／ｃｍ３であり膜厚が２０００ｎｍである。また、炭化珪素ドリフト層３ａは、ｎ型不純物濃度が１×１０１５個／ｃｍ３であり膜厚が６００００ｎｍである。
次に、図９に示されるように、炭化珪素基板１ａ側、すなわち第３炭化珪素層６ａが形成されている面とは反対側の面から研削し、炭化珪素基板１ａ及び炭化珪素バッファ層２ａをすべて除去する。このようにして、第３炭化珪素層６ａと、第２炭化珪素層５ａと、第１炭化珪素層４ａと、炭化珪素ドリフト層３ａからなる積層構造を形成する。
以下、当該積層構造の上下を反転させて、炭化珪素ドリフト層３ａの表面にトランジスタを形成していく（図９参照）。炭化珪素基板１ａには結晶異方性があり、トランジスタは通常オフ角を有するＳｉ面及びＣ面のいずれかの面上で形成される。
次に、図１０に示されるように、炭化珪素ドリフト層３ａの表面に、互いに離間したベース領域１４が形成される。そして、ベース領域１４内にコンタクト領域１５とコンタクト領域１６とが形成される。ベース領域１４及びコンタクト領域１６は、ドーパントとしてアルミニウム（Ａｌ）を用いたｐ型イオン注入で形成される。ベース領域１４のアルミニウム（Ａｌ）イオンの照射条件は、例えば、エネルギーが７００ｋｅＶであり、注入量が７×１０１３／ｃｍ２である。また、コンタクト領域１６のアルミニウム（Ａｌ）イオンの照射条件は、例えば、エネルギーが２００ｋｅＶであり、注入量が１×１０１５／ｃｍ２である。コンタクト領域１５は、ドーパントとして窒素（Ｎ）を用いたｎ型イオン注入で形成される。コンタクト領域１５の窒素（Ｎ）イオンの照射条件は、例えば、エネルギーが１２０ｋｅＶであり、注入量が７×１０１４／ｃｍ２である。
次に、デバイス外周部の炭化珪素ドリフト層３ａ上にアルミニウム（Ａｌ）イオンを用いたｐ型イオンを注入することにより、電極端に対する電界緩和構造としての、ｐ型の終端領域７ａが形成される（図１０参照）。
次に、炭化珪素ドリフト層３ａ、ベース領域１４、コンタクト領域１５及びコンタクト領域１６の上面に、カーボン保護膜が形成される。そして、ドーパントの活性化のために１７００℃で１０分間熱処理される。
次に、熱処理後にカーボン保護膜が除去される。そして、コンタクト領域１５と炭化珪素ドリフト層３ａとに挟まれたベース領域１４上にゲート酸化膜１８を介してゲート電極１７が形成される。コンタクト領域１５と炭化珪素ドリフト層３ａとに挟まれたベース領域１４の表面はチャネル領域であり、ゲート電圧が印可されることで、アノード電極８ａからカソード電極９ａへの電流量が制御される。
図１１に示されるように、コンタクト領域１５及びコンタクト領域１６上には、ゲート酸化膜１８とゲート電極１７とを貫通する開口部が形成される。
次に、図１２に示されるように、炭化珪素ドリフト層３ａ表面に絶縁膜２１を形成後に、コンタクト領域１５上及びコンタクト領域１６上に、絶縁膜２１を貫通する開口部が形成される。さらに、図１３に示されるように、この開口部のコンタクト領域１５上とコンタクト領域１６上とにカソード電極９ａが形成される。また、第３炭化珪素層６ａの裏面側にはアノード電極８ａが形成される。
ここで、温度係数が正である抵抗体として機能する第２炭化珪素層５ａは、成膜後にアノード電極８ａ側からイオン注入されることで、抵抗値を調整することが可能である。イオン注入で抵抗値を調整する場合には、第３炭化珪素層６ａを通過して第２炭化珪素層５ａに到達させる必要があるため、第３炭化珪素層６ａの膜厚を任意に厚くすることはできず、炭化珪素基板１ａの研削後に５μｍ以下、望ましくは２μｍ以下とすることが好ましい。
本実施形態では、エピタキシャル成長による形成後に抵抗体の抵抗を調整することができ、抵抗値の製造ばらつきを低減することができる。また、炭化珪素ドリフト層３ａの形成後に抵抗体が形成されるために、バイポーラデバイスの温度特性を考慮した抵抗値に調整することが可能となる。
＜第２製造方法＞
本実施形態では、第３炭化珪素層６ａと、第２炭化珪素層５ａと、第１炭化珪素層４ａと、炭化珪素ドリフト層３ａとをエピタキシャル成長によって積層して形成しているが、以下に、第２炭化珪素層５ａを形成する別の形成方法について説明する。
相違点は、炭化珪素ドリフト層３ａ上にｐ型の炭化珪素層をエピタキシャル成長させ、その後にイオン注入により当該炭化珪素層内に第１炭化珪素層４ａ、第２炭化珪素層５ａ及び第３炭化珪素層６ａを形成する点である。
具体的は以下のとおりである。
炭化珪素基板１ａ上に炭化珪素バッファ層２ａ、炭化珪素ドリフト層３ａ及びｐ型の炭化珪素層をエピタキシャル成長によって積層して形成する。そして、炭化珪素基板１ａと炭化珪素バッファ層２ａとを研削によって除去した後に、ｐ型の炭化珪素層の炭化珪素基板１ａとは反対側の面から窒素（Ｎ）イオンを用いたｎ型イオン注入（例えば、イオン照射条件は、エネルギーは３５０ｋｅＶであり、注入量は５×１０１４個／ｃｍ２である）を行う。
このようにすると、ｐ型の炭化珪素層内のｐ型不純物濃度は、その表面から炭化珪素ドリフト層３ａ側に進むにしたがい、ｐ型不純物濃度が低下し、極小値を経た後、さらに炭化珪素ドリフト層３ａ側に進むと当該炭化珪素層の表面におけるｐ型不純物濃度と同程度になるような不純物濃度のプロファイルとなる。すなわち、ｐ型の炭化珪素層内には、ｐ型不純物濃度の極小値を含む低濃度のｐ型炭化珪素層が形成されている。言い換えると、高濃度のｐ型炭化珪素層に挟まれた低濃度のｐ型炭化珪素層が形成された状態、すなわち、第１炭化珪素層４ａ上に第２炭化珪素層５ａが形成され、さらに第２炭化珪素層５ａ上に第３炭化珪素層６ａが形成された状態となる。
このようにして形成された第２炭化珪素層５ａも、順方向通電時の抵抗の温度係数が正である抵抗体として機能する。
また、イオン照射条件を調整することで、ｐ型の炭化珪素層内に、第１炭化珪素層４ａ及び第２炭化珪素層５ａのみを形成することもできる。
さらに、ｐ型イオン注入によっても、ｐ型の炭化珪素層内に、第１炭化珪素層４ａ及び第２炭化珪素層５ａのみを形成することもできる。すなわち、第１炭化珪素層４ａとなるべき部分の層がピークとなるような照射条件でｐ型イオンを注入することで、第１炭化珪素層４ａ上に第２炭化珪素層５ａが形成された状態を実現することができる。
本実施形態の形成方法では、イオン注入により第２炭化珪素層５ａを形成することができる。このようにすることで、炭化珪素ドリフト層３ａの濃度及び膜厚に応じて、適切な抵抗値の第２炭化珪素層５ａを形成することができ、温度係数が正である抵抗体の抵抗値を高い精度で制御することができる。
＜効果＞
以下に、本実施形態による効果を例示する。
本実施形態によれば、半導体装置の製造方法において、第１導電型（ｎ型）の炭化珪素ドリフト層３ａを形成し、炭化珪素ドリフト層３ａ上に第２導電型（ｐ型）の炭化珪素層を形成し、ｐ型の炭化珪素層内にさらにｐ型のイオンを注入することで、ｐ型の炭化珪素層のうち炭化珪素ドリフト層３ａ側の層を第１炭化珪素層４ａとして、ｐ型の炭化珪素層のうち炭化珪素ドリフト層３ａ側とは反対側の層を第２炭化珪素層５ａとしてそれぞれ形成する。そして、第２炭化珪素層５ａは、抵抗の温度係数が正である。
このような構成によれば、ｐ型のイオン注入によって第２炭化珪素層５ａを形成することができるため、所望の抵抗値に合わせて第２炭化珪素層５ａの不純物濃度を適切に調整することができる。
また、本実施形態によれば、半導体装置の製造方法において、ｎ型の炭化珪素ドリフト層３ａを形成し、炭化珪素ドリフト層３ａ上にｐ型の炭化珪素層を形成し、ｐ型の炭化珪素層内にさらにｎ型のイオンを注入することで、ｐ型の炭化珪素層のうち炭化珪素ドリフト層３ａ側の層を第１炭化珪素層４ａとして、ｐ型の炭化珪素層のうち炭化珪素ドリフト層３ａ側とは反対側の層を第２炭化珪素層５ａとしてそれぞれ形成する。そして、第２炭化珪素層５ａは、抵抗の温度係数が正である。
このような構成によれば、ｎ型のイオン注入によって第２炭化珪素層５ａを形成することができるため、所望の抵抗値に合わせて第２炭化珪素層５ａの不純物濃度を適切に調整することができる。
また、低濃度のｐ型炭化珪素層のエピタキシャル成長させずに、ｎ型のイオン注入によって高濃度のｐ型炭化珪素層内に低濃度のｐ型炭化珪素層を形成できる。
＜変形例＞
上記各実施形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係又は実施の条件などについても記載している場合があるが、これらはすべての局面において例示であって、本明細書に記載されたものに限られることはない。よって、例示されていない無数の変形例が、本技術の範囲内において想定される。例えば、任意の構成要素を変形する場合、追加する場合又は省略する場合、さらには、少なくとも１つの実施形態における少なくとも１つの構成要素を抽出し、他の実施形態の構成要素と組み合わせる場合が含まれる。
また、矛盾が生じない限り、上記各実施形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。さらに、各構成要素は概念的な単位であって、１つの構成要素が複数の構造物から成る場合及び１つの構成要素がある構造物の一部に対応する場合を含む。また、各構成要素には、同一の機能を発揮する限り、他の構造又は形状を有する構造物が含まれる。
また、本明細書における説明は、本技術のすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
１，１ａ 炭化珪素基板、２，２ａ 炭化珪素バッファ層、３，３ａ 炭化珪素ドリフト層、４，４ａ 第１炭化珪素層、５，５ａ 第２炭化珪素層、６，６ａ 第３炭化珪素層、７，７ａ 終端領域、８，８ａ アノード電極、９，９ａ カソード電極、１４ ベース領域、１５，１６ コンタクト領域、１７ ゲート電極、１８ ゲート酸化膜、２１ 絶縁膜。

Claims (2)

  1. ｐｎ接合を介して電流が流れるバイポーラデバイスであり、
    第１導電型の炭化珪素ドリフト層と、
    前記炭化珪素ドリフト層上に形成された第２導電型の第１炭化珪素層と、
    前記第１炭化珪素層上に形成された第２導電型の第２炭化珪素層と、
    前記第２炭化珪素層上に形成された第２導電型の第３炭化珪素層とを備え、
    前記第２炭化珪素層は、抵抗の温度係数が正であり、
    前記第２炭化珪素層は、前記第１炭化珪素層よりも不純物濃度が低く、
    前記第３炭化珪素層は、前記第２炭化珪素層よりも不純物濃度が高く、
    前記第２炭化珪素層の不純物濃度は、前記第３炭化珪素層側の領域よりも第１炭化珪素層側の領域のほうが低い、
    半導体装置。
  2. ｐｎ接合を介して電流が流れるバイポーラデバイスの製造方法であり、
    第１導電型の炭化珪素ドリフト層を形成し、
    前記炭化珪素ドリフト層上に第２導電型の炭化珪素層を形成し、
    前記炭化珪素層の一部に第１導電型のイオンを注入することで、前記炭化珪素層のうち前記炭化珪素ドリフト層側の層を第１炭化珪素層として、前記炭化珪素層のうち前記炭化珪素ドリフト層側とは反対側の層を第２炭化珪素層としてそれぞれ形成し、
    前記第２炭化珪素層が、抵抗の温度係数が正である、
    半導体装置の製造方法。
JP2016509166A 2015-01-14 2015-08-05 半導体装置及び半導体装置の製造方法 Active JP6012904B1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015004882 2015-01-14
JP2015004882 2015-01-14
PCT/JP2015/072196 WO2016113938A1 (ja) 2015-01-14 2015-08-05 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP6012904B1 true JP6012904B1 (ja) 2016-10-25
JPWO2016113938A1 JPWO2016113938A1 (ja) 2017-04-27

Family

ID=56405496

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016509166A Active JP6012904B1 (ja) 2015-01-14 2015-08-05 半導体装置及び半導体装置の製造方法

Country Status (5)

Country Link
US (1) US10177228B2 (ja)
JP (1) JP6012904B1 (ja)
CN (1) CN107112369B (ja)
DE (1) DE112015006008B4 (ja)
WO (1) WO2016113938A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629687B2 (en) 2018-03-02 2020-04-21 Kabushiki Kaisha Toshiba Silicon carbide semiconductor device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016104256B3 (de) * 2016-03-09 2017-07-06 Infineon Technologies Ag Transistorzellen und Kompensationsstruktur aufweisende Halbleitervorrichtung mit breitem Bandabstand
CN116854477B (zh) * 2023-07-04 2024-05-24 北京亦盛精密半导体有限公司 一种各向异性电阻率的碳化硅陶瓷及其制备方法、碳化硅薄片类制件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06349847A (ja) * 1993-06-08 1994-12-22 Sharp Corp ヘテロ接合バイポーラトランジスタ
JPH10321857A (ja) * 1997-03-17 1998-12-04 Fuji Electric Co Ltd 高破壊耐量ｍｏｓ型半導体装置
JP2000516402A (ja) * 1996-08-16 2000-12-05 エービービー リサーチ リミテッド ＳｉＣから構成された半導体層を有するバイポーラ半導体デバイスおよびＳｉＣから構成された半導体デバイスを製造する方法
JP2012199522A (ja) * 2011-03-10 2012-10-18 Toshiba Corp 半導体整流素子

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5721437A (en) * 1993-06-08 1998-02-24 Sharp Kabushiki Kaisha Heterojunction-type bipolar transistor with ballast resistance layer
SE9602993D0 (sv) 1996-08-16 1996-08-16 Abb Research Ltd A bipolar semiconductor device having semiconductor layers of SiC and a method for producing a semiconductor device of SiC
DE19811297B4 (de) 1997-03-17 2009-03-19 Fuji Electric Co., Ltd., Kawasaki MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
JP4977313B2 (ja) * 2004-01-19 2012-07-18 ルネサスエレクトロニクス株式会社 ヘテロ接合バイポーラトランジスタ
CN100459151C (zh) * 2007-01-26 2009-02-04 北京工业大学 具有内透明集电极的绝缘栅双极晶体管
US8294507B2 (en) * 2009-05-08 2012-10-23 Cree, Inc. Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits
US8354690B2 (en) * 2009-08-31 2013-01-15 Cree, Inc. Solid-state pinch off thyristor circuits
WO2011111175A1 (ja) 2010-03-09 2011-09-15 三菱電機株式会社 パワー半導体モジュール、電力変換装置および鉄道車両
JP2013232564A (ja) * 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 半導体装置および半導体装置の製造方法
JP5660115B2 (ja) * 2012-12-18 2015-01-28 株式会社村田製作所 ヘテロ接合バイポーラトランジスタ、これを用いた電力増幅器、及びヘテロ接合バイポーラトランジスタの製造方法
JP6143490B2 (ja) * 2013-02-19 2017-06-07 ローム株式会社 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06349847A (ja) * 1993-06-08 1994-12-22 Sharp Corp ヘテロ接合バイポーラトランジスタ
JP2000516402A (ja) * 1996-08-16 2000-12-05 エービービー リサーチ リミテッド ＳｉＣから構成された半導体層を有するバイポーラ半導体デバイスおよびＳｉＣから構成された半導体デバイスを製造する方法
JPH10321857A (ja) * 1997-03-17 1998-12-04 Fuji Electric Co Ltd 高破壊耐量ｍｏｓ型半導体装置
JP2012199522A (ja) * 2011-03-10 2012-10-18 Toshiba Corp 半導体整流素子

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629687B2 (en) 2018-03-02 2020-04-21 Kabushiki Kaisha Toshiba Silicon carbide semiconductor device

Also Published As

Publication number Publication date
US10177228B2 (en) 2019-01-08
CN107112369B (zh) 2020-06-26
CN107112369A (zh) 2017-08-29
US20170373152A1 (en) 2017-12-28
WO2016113938A1 (ja) 2016-07-21
JPWO2016113938A1 (ja) 2017-04-27
DE112015006008T5 (de) 2017-10-26
DE112015006008B4 (de) 2022-05-05

Similar Documents

Publication Publication Date Title
JP5430677B2 (ja) エピタキシャルウエハ及び半導体素子
US8685848B2 (en) Manufacturing method of silicon carbide semiconductor device
JP6880669B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
TW201740568A (zh) 溝槽式金氧半型肖特基二極體
US9184229B2 (en) Semiconductor device and method for manufacturing same
WO2017081935A1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US20170140934A1 (en) Semiconductor device manufacturing method and semiconductor device
CN115241270A (zh) 针对碳化硅超结功率装置的有源区设计
JP6802454B2 (ja) 半導体装置およびその製造方法
US20120228734A1 (en) High breakdown voltage semiconductor rectifier
US20140209927A1 (en) Semiconductor device and method for manufacturing same and semiconductor substrate
WO2013161116A1 (ja) 半導体装置及びその製造方法
JP2008211171A (ja) バイポーラ型半導体装置、その製造方法およびツェナー電圧の制御方法
JP6012904B1 (ja) 半導体装置及び半導体装置の製造方法
JP5651410B2 (ja) シリコンカーバイドショットキーバリアダイオードおよびその製造方法
JP6250938B2 (ja) 半導体装置及びその製造方法
US9577045B2 (en) Silicon carbide power bipolar devices with deep acceptor doping
WO2009104299A1 (ja) 半導体装置および半導体装置の製造方法
JP5872327B2 (ja) 半導体整流素子
US9484415B2 (en) Semiconductor device and method for manufacturing the same
JP2014130913A (ja) 半導体装置及びその駆動方法
JP2013138245A (ja) 炭化珪素半導体装置
JP2013187482A (ja) Ｍｏｓ型半導体装置およびその製造方法
JP6930113B2 (ja) 半導体装置および半導体装置の製造方法
JP2011204817A (ja) 超接合半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160722

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160823

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160920

R150 Certificate of patent or registration of utility model

Ref document number: 6012904

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250