JP6010809B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、結晶化シリコン層(薄膜、厚膜等)を含む半導体装置の製造方法に係わる。 The present invention relates to a method for manufacturing a semiconductor device including a crystallized silicon layer (a thin film, a thick film, etc.).
フラットパネルディスプレイ(FPD)においては、ガラス基板上に形成した薄膜に、TFT(薄膜トランジスタ)を形成して、画像を表示する表示素子の駆動を行っている。 In a flat panel display (FPD), a TFT (thin film transistor) is formed on a thin film formed on a glass substrate to drive a display element that displays an image.
従来から、高性能TFT(薄膜トランジスタ)として、移動度の高さや成膜の容易性から、ポリシリコンTFTが使用されている。移動度は、有機TFTが0.5cm2/Vs以下、水素化アモルファスシリコンTFTが0.3〜1cm2/Vsであるのに対して、ポリシリコンTFTは10〜400cm2/Vsと大きくすることが可能である。
このポリシリコンTFTは、ガラス基板上にCMOS構造を形成することが可能である唯一の構成である。
Conventionally, a polysilicon TFT has been used as a high-performance TFT (thin film transistor) because of its high mobility and ease of film formation. Mobility, organic TFT is 0.5 cm 2 / Vs or less, while the hydrogenated amorphous silicon TFT is 0.3~1cm 2 / Vs, poly-silicon TFT is to be increased to 10~400cm 2 / Vs Is possible.
This polysilicon TFT is the only configuration capable of forming a CMOS structure on a glass substrate.
このようなポリシリコンTFTの典型例として、トップゲート型の薄膜トランジスタの概略断面図を、図22に示す。
図22に示すように、ガラス基板等のパネル51上に、バッファ層52を介して、薄膜トランジスタのポリシリコン薄膜53が形成されている。ポリシリコン薄膜53の中央部の上には、ゲート絶縁膜54を介して、ゲート電極55が形成されている。ポリシリコン薄膜53とゲート電極55は、層間絶縁層56に覆われている。そして、ポリシリコン薄膜53の左右端部には、層間絶縁層56に形成されたコンタクトホールを通じて、電極層57が接続されている。
As a typical example of such a polysilicon TFT, a schematic cross-sectional view of a top-gate thin film transistor is shown in FIG.
As shown in FIG. 22, a polysilicon thin film 53 of a thin film transistor is formed on a panel 51 such as a glass substrate via a buffer layer 52. A gate electrode 55 is formed on the central portion of the polysilicon thin film 53 via a gate insulating film 54. The polysilicon thin film 53 and the gate electrode 55 are covered with an interlayer insulating layer 56. An electrode layer 57 is connected to the left and right end portions of the polysilicon thin film 53 through contact holes formed in the interlayer insulating layer 56.
さらに高機能のフラットパネルディスプレイを実現するためには、ガラス基板だけでなく、プラスチック基板やフレキシブルな基板材料から成る、任意の基板上に、トランジスタ等の機能回路素子を形成することが求められる。
例えば、ガラス基板、さらにはプラスチック基板上に、ディスプレイの画素部及び周辺回路部だけでなく、機能センサ、メモリ、A/D(アナログ/デジタル)コンバータ、D/A(デジタル/アナログ)コンバータ、さらには、CPU等、様々な機能回路素子を配置した構成とすることが考えられる。
Further, in order to realize a high-functional flat panel display, it is required to form a functional circuit element such as a transistor on an arbitrary substrate made of not only a glass substrate but also a plastic substrate or a flexible substrate material.
For example, on a glass substrate or a plastic substrate, not only the pixel portion and peripheral circuit portion of the display, but also a functional sensor, memory, A / D (analog / digital) converter, D / A (digital / analog) converter, It is conceivable that various functional circuit elements such as a CPU are arranged.
ここで、ガラス基板やプラスチック基板等の、絶縁基板上に、ディスプレイの画素部及び機能システムを設けた構成の概略平面図を、図23に示す。
図23に示すように、ガラス基板やプラスチック基板等の絶縁基板101の上に、ディスプレイの画素部(表示部)107が形成されており、この画素部(表示部)107の周囲の絶縁基板101上に、各種の回路素子のチップ等が配置されて、半導体装置から成る表示装置100が構成されている。
Here, FIG. 23 shows a schematic plan view of a configuration in which a display pixel portion and a functional system are provided on an insulating substrate such as a glass substrate or a plastic substrate.
As shown in FIG. 23, a display pixel portion (display portion) 107 is formed on an insulating substrate 101 such as a glass substrate or a plastic substrate, and the insulating substrate 101 around the pixel portion (display portion) 107 is formed. On the top, various circuit element chips and the like are arranged to constitute a display device 100 made of a semiconductor device.
回路素子としては、図中左側に配置された、CPU(Central Processing Unit)102、ROM(Read Only Memory)103、RAM(Random Access Memory)104、A/Dコンバータ105や、図中上側に配置された、画素部107の駆動を行うためのドライバIC106等が設けられている。
これらの回路素子(102,103,104,105,106)は、絶縁基板101上に取り付けられたチップによって、構成されている。
As circuit elements, a CPU (Central Processing Unit) 102, a ROM (Read Only Memory) 103, a RAM (Random Access Memory) 104, an A / D converter 105, and an A / D converter 105 are arranged on the left side in the figure. In addition, a driver IC 106 and the like for driving the pixel portion 107 are provided.
These circuit elements (102, 103, 104, 105, 106) are constituted by chips mounted on the insulating substrate 101.
そして、図23に示した構成のような、ガラス基板やプラスチック基板等の絶縁基板上に機能システムを構成した、いわゆるSoG(System on Glass)、SoP(System on Panel)を目指して、研究開発が進められている(例えば、非特許文献1を参照)。 Research and development aimed at so-called SoG (System on Glass) and SoP (System on Panel) in which a functional system is configured on an insulating substrate such as a glass substrate or a plastic substrate as shown in FIG. (For example, refer nonpatent literature 1).
ポリシリコンTFTにおいては、ポリシリコン(多結晶シリコン)の結晶粒を増大させることによって、伝導キャリアの高移動度化がなされている。 In polysilicon TFTs, the mobility of conductive carriers is increased by increasing the crystal grains of polysilicon (polycrystalline silicon).
FPDにおいては、表示素子の駆動のために、ポリシリコンTFTの他にも、有機半導体薄膜、酸化物半導体(IGZO)によるTFT等も期待され、可能性を秘めているが、これらの材料では、信頼性、集積機能性がまだ充分に実現されていない。 In the FPD, in addition to the polysilicon TFT, a TFT made of an organic semiconductor thin film, an oxide semiconductor (IGZO) or the like is expected to drive the display element. Reliability and integration functionality are not yet fully realized.
プラスチック基板等にポリシリコンTFTを形成するためには、プラスチック基板への熱の影響が少なくなるように、ポリシリコンを形成することが求められる。
そのためには、例えば、低温でポリシリコン層を形成する方法を採用することが考えられる。
In order to form a polysilicon TFT on a plastic substrate or the like, it is required to form polysilicon so that the influence of heat on the plastic substrate is reduced.
For that purpose, for example, it is conceivable to adopt a method of forming a polysilicon layer at a low temperature.
絶縁基板上にポリシリコン薄膜を形成する場合、ポリシリコン薄膜を、直接、成膜形成するよりも、非晶質シリコン薄膜を形成してから、非晶質シリコン薄膜を結晶化する方が、結晶性が良好なポリシリコン薄膜を形成することができる。 When forming a polysilicon thin film on an insulating substrate, it is better to crystallize the amorphous silicon thin film after forming the amorphous silicon thin film than to form the polysilicon thin film directly. A polysilicon thin film having good properties can be formed.
従来からガラス基板上に形成した非晶質シリコン薄膜を結晶化する方法として採用されているSPC法(FA法)では、炉内でゆっくり加熱するために時間がかかる。また、シリコンを溶融させないで結晶化させるため、膜中に欠陥が残りやすくなる。
さらに、炉内にて高温で加熱するため、プラスチック基板上に形成したシリコン膜の結晶化には使用できない。
In the SPC method (FA method) conventionally employed as a method for crystallizing an amorphous silicon thin film formed on a glass substrate, it takes time to heat slowly in a furnace. Further, since silicon is crystallized without melting, defects tend to remain in the film.
Furthermore, since it is heated at a high temperature in the furnace, it cannot be used for crystallization of a silicon film formed on a plastic substrate.
また、紫外線のパルスであるエキシマレーザを照射して結晶化する方法(ELA法)も考えられるが、その波長帯のシリコンでの吸収係数が大きいため、層内(膜面に垂直な深さ方向)に温度分布が生じやすく、厚さが100nmを超える厚いシリコン層では、良好な結晶化が困難である。 A method of crystallizing by irradiating an excimer laser that is a pulse of ultraviolet rays (ELA method) is also conceivable. However, since the absorption coefficient of silicon in the wavelength band is large, the depth direction perpendicular to the film surface Temperature distribution is likely to occur, and it is difficult to achieve good crystallization in a thick silicon layer having a thickness exceeding 100 nm.
上述した問題の解決のために、本発明においては、絶縁層上に結晶性の良好な半導体層を形成することができる、半導体装置の製造方法を提供するものである。 In order to solve the above-described problems, the present invention provides a method for manufacturing a semiconductor device, in which a semiconductor layer with good crystallinity can be formed on an insulating layer .
本発明の半導体装置の製造方法は、ポリイミド樹脂、ポリアミドイミド樹脂、ポリシリセスキオキサンから選ばれる1種以上を使用し、プラスチックにより絶縁層を形成する工程と、この絶縁層上に、厚さが0.2〜1.5μmであり、ZnS−SiO 2 から成るバッファ層を形成する工程と、このバッファ層上に、プラズマCVD法により、厚さ300nm〜1μmの非晶質の半導体層を形成する工程と、この非晶質の半導体層を形成する工程を行った後、脱水素のための熱処理工程は行わないで、半導体層に対して、波長が350nm〜500nmの範囲内のエネルギービームを照射することにより、半導体層を結晶化させる工程を含むものである。 The method for manufacturing a semiconductor device of the present invention includes a step of forming an insulating layer with plastic using one or more selected from polyimide resin, polyamideimide resin, and polysilesquioxane, and a thickness on the insulating layer. A step of forming a buffer layer made of ZnS—SiO 2 having a thickness of 0.2 to 1.5 μm, and an amorphous semiconductor layer having a thickness of 300 nm to 1 μm is formed on the buffer layer by plasma CVD. irradiation and step, after the step of forming a semiconductor layer of the amorphous, without performing the heat treatment process for the dehydrogenation to the semiconductor layer, a wavelength of the energy beam in the range of 350nm~500nm This includes a step of crystallizing the semiconductor layer .
上述の本発明の半導体装置の製造方法において、半導体層をSi,Ge,Cから選ばれる1種以上の元素を含む構成とすることができる。
上述の本発明の半導体装置の製造方法において、半導体層を結晶化させる工程の途中又は前後において、半導体層に能動素子の不純物領域を導入する工程をさらに含む構成とすることができる。
In the semiconductor device manufacturing method of the present invention described above, the semiconductor layer can be configured to include one or more elements selected from Si, Ge, and C.
The semiconductor device manufacturing method of the present invention may further include a step of introducing an impurity region of an active element into the semiconductor layer before or after the step of crystallizing the semiconductor layer .
上述の本発明の半導体装置の製造方法によれば、波長350nm〜500nmの範囲内のエネルギービームを照射して、結晶化を行うので、比較的短い時間で結晶化を行うことができ、平坦性、均一性、結晶性、安定性に優れた、結晶質の半導体層が得られる。
さらに、エネルギービームの照射条件を変えることにより、小さい粒子から大きい粒子までの幅広い範囲の粒子を形成することが可能になり、結晶粒に異方性を持たせることも可能になる。
また、本発明の半導体装置の製造方法によれば、絶縁層にプラスチックを用いた場合でも、結晶化の際にプラスチックに影響を与えないようにすることが可能である。
According to the semiconductor device manufacturing method of the present invention described above, since crystallization is performed by irradiating an energy beam in the wavelength range of 350 nm to 500 nm, crystallization can be performed in a relatively short time, and flatness is achieved. Thus, a crystalline semiconductor layer excellent in uniformity, crystallinity and stability can be obtained.
Furthermore, by changing the irradiation condition of the energy beam, it is possible to form a wide range of particles from small particles to large particles, and it is also possible to give crystal grains anisotropy.
According to the method for manufacturing a semiconductor device of the present invention, even when plastic is used for the insulating layer, it is possible to prevent the plastic from being affected during crystallization.
以下の順序により、本発明の実施の形態について説明する。
1.本発明の概要
2.第1の実施の形態
3.第2の実施の形態
4.第3の実施の形態
5.第4の実施の形態
6.第5の実施の形態
Embodiments of the present invention will be described in the following order.
1. 1. Outline of the present invention First Embodiment 3. FIG. Second embodiment 4. Third embodiment 5. Fourth Embodiment Fifth embodiment
<1.本発明の概要>
まず、本発明の具体的な実施の形態の説明に先立ち、本発明の概要について説明する。
<1. Summary of the present invention>
First, an outline of the present invention will be described prior to description of specific embodiments of the present invention.
本発明の半導体装置の製造方法は、絶縁層上に厚さ4nm〜1μmの非晶質の半導体層を形成する工程と、この非晶質の半導体層に対して、波長350nm〜500nmの範囲内のエネルギービームを照射して、半導体層を結晶化させる工程を有する。 The method of manufacturing a semiconductor device according to the present invention includes a step of forming an amorphous semiconductor layer having a thickness of 4 nm to 1 μm on an insulating layer, and a wavelength of 350 nm to 500 nm with respect to the amorphous semiconductor layer. A step of crystallizing the semiconductor layer by irradiating the energy beam.
絶縁層としては、ガラスやプラスチックから成る絶縁基板(もしくは絶縁材)、任意の基板(絶縁基板、金属板やメタルホイル、半導体基板等)の上に形成された絶縁層(例えば、酸化シリコン層等の酸化物層や窒化物層)を、使用することができる。
絶縁層のプラスチックとしては、高度に架橋構造を有するポリマー材料、例えば、ポリイミド樹脂、ポリアミドイミド樹脂、ポリシリセスキオキサンから選ばれる1種以上を使用することが好ましい。
As the insulating layer, an insulating substrate (or insulating material) made of glass or plastic, an insulating layer (eg, a silicon oxide layer) formed on an arbitrary substrate (insulating substrate, metal plate, metal foil, semiconductor substrate, etc.) Oxide layers and nitride layers) can be used.
As the plastic for the insulating layer, it is preferable to use at least one polymer material having a highly crosslinked structure, for example, a polyimide resin, a polyamideimide resin, or a polysilsesquioxane.
非晶質の半導体層の半導体材料としては、シリコン層、SiGe層、Ge層、SiC層等、Si,Ge,Cを含む材料を使用することができる。また、必要に応じて、半導体層にn型不純物(リン等)又はp型不純物(ホウ素等)を注入して、導電性を高める。
半導体層をSiGe層やSiC層等、Si,Ge,Cのうちの2種類の元素を含む構成とした場合には、各元素の比率によって、バンドギャップや吸収係数を制御して、半導体層の光に対する感度を制御することが可能である。
As a semiconductor material of the amorphous semiconductor layer, a material containing Si, Ge, C, such as a silicon layer, a SiGe layer, a Ge layer, a SiC layer, or the like can be used. Further, if necessary, an n-type impurity (such as phosphorus) or a p-type impurity (such as boron) is implanted into the semiconductor layer to enhance conductivity.
When the semiconductor layer is configured to include two kinds of elements of Si, Ge, and C, such as a SiGe layer and a SiC layer, the band gap and the absorption coefficient are controlled by the ratio of each element, and the semiconductor layer It is possible to control the sensitivity to light.
波長350nm〜500nmの範囲内のエネルギービームとしては、紫外線、青紫や青の可視光線等が挙げられ、半導体レーザ等のレーザから出射したレーザ光を使用することができる。
エネルギービームは、連続ビーム(CW)としても、パルス状に出射するビーム(パルスビーム)としても、どちらでも構わない。
Examples of the energy beam within the wavelength range of 350 nm to 500 nm include ultraviolet rays, blue-violet and blue visible light, and laser light emitted from a laser such as a semiconductor laser can be used.
The energy beam may be either a continuous beam (CW) or a pulsed beam (pulse beam).
非晶質の半導体層は、絶縁層上に、例えば、スパッタ法やCVD法により形成する。CVD法としては、通常の熱CVD法、例えば、減圧CVD法、もしくはプラズマCVD法を用いることができる。スパッタ法のスパッタ放電不活性ガスとしては、Arガス、Heガス、Xeガス、Neガス、及びこれらのガスの1種以上を用いた混合ガスを使用することができる。
半導体層の厚さは、4nm〜1μmとする。本発明の製造方法によれば、この広い範囲の厚さの半導体層に対して、良好に結晶化を行うことができる。
The amorphous semiconductor layer is formed on the insulating layer by, for example, a sputtering method or a CVD method. As the CVD method, a normal thermal CVD method, for example, a low pressure CVD method or a plasma CVD method can be used. As the sputtering discharge inert gas of the sputtering method, Ar gas, He gas, Xe gas, Ne gas, and a mixed gas using one or more of these gases can be used.
The thickness of the semiconductor layer is 4 nm to 1 μm. According to the manufacturing method of the present invention, crystallization can be performed satisfactorily with respect to the semiconductor layer having a wide range of thickness.
なお、本発明の製造方法は、絶縁層に直接接して非晶質の半導体層を形成する場合に限定されない。例えば、絶縁層と非晶質の半導体層との間に、他の層(電極層等の導体層、他の絶縁層)を形成しても構わない。ボトムゲート型のTFTや縦型PINダイオードを作製する場合には、電極層や配線層の上に、半導体層を形成することになる。 Note that the manufacturing method of the present invention is not limited to the case where an amorphous semiconductor layer is formed in direct contact with an insulating layer. For example, another layer (a conductor layer such as an electrode layer or another insulating layer) may be formed between the insulating layer and the amorphous semiconductor layer. In the case of manufacturing a bottom gate type TFT or a vertical PIN diode, a semiconductor layer is formed on the electrode layer and the wiring layer.
本発明の製造方法によれば、半導体層を結晶化させることにより、多結晶もしくは単結晶の半導体層が得られる。
そして、波長350nm〜500nmの範囲内のエネルギービームを照射して、結晶化を行うので、比較的短い時間で結晶化を行うことができ、平坦性、均一性、結晶性、安定性に優れた、結晶質の半導体層が得られる。
また、エネルギービームの照射条件を変えることにより、小さい粒子から大きい粒子までの幅広い範囲の粒子を形成することが可能であり、結晶粒に異方性を持たせることも可能である。
According to the manufacturing method of the present invention, a polycrystalline or single crystal semiconductor layer can be obtained by crystallizing the semiconductor layer.
Further, since crystallization is performed by irradiating an energy beam within a wavelength range of 350 nm to 500 nm, crystallization can be performed in a relatively short time, and the flatness, uniformity, crystallinity, and stability are excellent. A crystalline semiconductor layer is obtained.
Further, by changing the irradiation condition of the energy beam, a wide range of particles from small particles to large particles can be formed, and the crystal grains can be made anisotropic.
エキシマレーザ(例えば、波長308nm)を照射して結晶化を行った場合には、比較的短い時間で結晶化を行うことができ、優れた結晶性が得られるが、結晶粒の境界面で凹凸ができやすく、平坦性が充分得られない。また、小さい結晶(微結晶、小粒径結晶)は作りにくい。なお、エキシマレーザは、半導体層に入射してから比較的短い距離で吸収されてしまうため、厚い半導体層では深さ方向で吸収が均一にならず、平坦性や結晶性が充分に得られないことから、厚い半導体層の結晶化には不向きである。
SPC法(炉内でのアニール)により結晶化を行った場合には、結晶化に時間がかかり、結晶性が良好ではない。
When crystallization is performed by irradiating an excimer laser (for example, wavelength 308 nm), crystallization can be performed in a relatively short time, and excellent crystallinity can be obtained. And flatness cannot be obtained sufficiently. Also, it is difficult to make small crystals (microcrystals, small grain crystals). In addition, since the excimer laser is absorbed at a relatively short distance after entering the semiconductor layer, the absorption is not uniform in the depth direction in the thick semiconductor layer, and sufficient flatness and crystallinity cannot be obtained. Therefore, it is not suitable for crystallization of a thick semiconductor layer.
When crystallization is performed by the SPC method (annealing in the furnace), crystallization takes time and the crystallinity is not good.
文献(R. F. Wood, C. W. White and R. T. Young, ”Semiconductor and semimetals”,26,(1984),p.116)によると、エキシマレーザの波長308nm(エネルギー約4.05eV)の場合、非晶質シリコンの吸収係数は1.3×106cm−1程度であり、結晶質シリコンの吸収係数は1.5×106cm−1程度であり、両者の差は小さい。これに対して、青色レーザの波長445nm(エネルギー約3.3eV)の場合、非晶質シリコンの吸収係数は1×106cm−1程度であり、結晶質シリコンの吸収係数は3×105cm−1程度であり、非晶質シリコンは結晶質シリコンの3倍以上となっている。
このことから、波長445nmの青色レーザを照射した場合、非晶質の状態では吸収係数が大きいので、吸収により多くのエネルギーを得て結晶化が進行するが、結晶化した後は吸収係数が小さくなるので、温度上昇が少なくなることがわかる。
According to the literature (RF Wood, CW White and RT Young, “Semiconductor and semimetals”, 26, (1984), p.116), the excimer laser wavelength of 308 nm (energy: about 4.05 eV) The absorption coefficient is about 1.3 × 10 6 cm −1 , and the absorption coefficient of crystalline silicon is about 1.5 × 10 6 cm −1 , and the difference between the two is small. On the other hand, when the wavelength of the blue laser is 445 nm (energy is about 3.3 eV), the absorption coefficient of amorphous silicon is about 1 × 10 6 cm −1 and the absorption coefficient of crystalline silicon is 3 × 10 5. It is about cm −1 , and amorphous silicon is three times or more of crystalline silicon.
For this reason, when a blue laser with a wavelength of 445 nm is irradiated, the absorption coefficient is large in the amorphous state, so that crystallization proceeds with a large amount of energy by absorption, but after the crystallization, the absorption coefficient is small. Therefore, it can be seen that the temperature rise is reduced.
好ましくは、大面積に良好な膜質で非晶質の半導体層を形成することができる、プラズマCVD法により非晶質の半導体層を形成する工程を行う。
プラズマCVD法により非晶質の半導体層を形成すると、半導体層に水素が含まれるので、そのまま例えばエキシマレーザを照射して結晶化を行うと、水素の放出により半導体層の表面に穴ができて凹凸が生じる。これを防ぐためには、結晶化工程の前に脱水素のための熱処理工程を行う必要がある。
本発明の製造方法では、波長が350nm〜500nmの範囲内のエネルギービームを照射することにより、半導体層を結晶化させるので、プラズマCVD法により非晶質の半導体層を形成する工程を行った場合でも、脱水素のための熱処理工程は行わないで、半導体層を結晶化する工程を行うことができる。
実際に、脱水素のための熱処理工程を行わないで、半導体層の結晶化を行ったところ、結晶性が良好であり、大きい粒径の結晶粒が得られた。
このことは、従来のエキシマレーザアニールに代わり、波長350nm〜500nmの範囲内のエネルギービームを照射して、非晶質半導体層の結晶化を行うことにより、脱水素のための熱処理工程を省略して、工程の短縮や歩留まりの向上を図ることが可能であることを示している。
従って、本発明による結晶化を、薄膜トランジスタの製造工程に採用することにより、工程の短縮や歩留まりの向上を図り、これにより、薄膜トランジスタの製造コストの低減も可能になる。
Preferably, a step of forming an amorphous semiconductor layer by a plasma CVD method, which can form an amorphous semiconductor layer with a good film quality over a large area, is performed.
When an amorphous semiconductor layer is formed by the plasma CVD method, hydrogen is contained in the semiconductor layer. Therefore, for example, when crystallization is performed by irradiating an excimer laser as it is, a hole is formed on the surface of the semiconductor layer due to the release of hydrogen. Unevenness occurs. In order to prevent this, it is necessary to perform a heat treatment step for dehydrogenation before the crystallization step.
In the manufacturing method of the present invention, the semiconductor layer is crystallized by irradiating with an energy beam having a wavelength in the range of 350 nm to 500 nm. Therefore, when the step of forming an amorphous semiconductor layer by plasma CVD is performed However, a step of crystallizing the semiconductor layer can be performed without performing a heat treatment step for dehydrogenation.
Actually, when the semiconductor layer was crystallized without performing a heat treatment step for dehydrogenation, crystallinity was good and crystal grains having a large grain size were obtained.
This eliminates the heat treatment process for dehydrogenation by irradiating an energy beam in the wavelength range of 350 nm to 500 nm to crystallize the amorphous semiconductor layer instead of the conventional excimer laser annealing. This shows that it is possible to shorten the process and improve the yield.
Therefore, by adopting the crystallization according to the present invention in the manufacturing process of the thin film transistor, the process can be shortened and the yield can be improved, and thereby the manufacturing cost of the thin film transistor can be reduced.
また、スパッタ法により非晶質の半導体層を形成する工程を行う場合、好ましくは、スパッタ放電不活性ガスとして、Neガス又はNeガスを含む混合ガスを用いる。Neガスを含む混合ガスとしては、Neガスを他のガスで希釈した構成や、Arガス等の他のガスとNeガスとを混合した構成が挙げられる。
スパッタ法の場合、プラズマ放電として用いられる不活性の希ガスとしては、通常、Arガスが用いられている。また、不活性の希ガスとして、ArガスやNeガスの他にも、HeガスやXeガスも用いることができる。
Neは、Arよりも原子量が小さいため(質量が軽く、原子半径が小さい)、Neガスを使用した場合、エネルギービームの照射による結晶化の際に、スパッタ時に半導体層中に入ったガスが半導体層の外に出やすくなり、結晶性が向上する。
Heは、Neと同様に原子量が小さいため、スパッタ時に半導体層中に入ったガスが半導体層の外に出やすくなり、結晶性が向上する。なお、スパッタの効率(成膜レート)は、HeガスよりもNeガスの方が高くなる。
Xeは、原子量がかなり大きいため、スパッタ時に半導体層中に入りにくくなり、結晶化の際に半導体層からガスを発生しないので、結晶性が向上する。なお、XeガスはNeガスと比較すると価格が高いため、Neガスを使用すると、より安いコストで、Xeガスと同様の効果が得られる。
そして、スパッタ放電不活性ガスとして、Neガス又はNeガスを含む混合ガスを用いると、その後のエネルギービームの照射による結晶化工程において、スパッタ時に半導体層中に入ったガスが半導体層の外に出やすいので、比較的高いエネルギーの照射を行っても、膜荒れを防ぐことが可能となる。そのため、結晶化工程において高いエネルギーの照射を行って、より大きな結晶粒や、CVD法を用いた場合のような異方性で電気的に優れた、高い移動度を有する、擬似単結晶粒薄膜を得ることが可能となり、任意の大きさ、形状の結晶粒の選択範囲が増大するので、高性能TFT素子の実現が可能となる。このため、プラスチック基板上に形成したスパッタ薄膜に対して、短時間のパルス光モードでアニールすることにより、フレキシブルな基板上に高機能TFT素子を実現することも可能になる。
Moreover, when performing the process of forming an amorphous semiconductor layer by sputtering, Ne gas or a mixed gas containing Ne gas is preferably used as the sputtering discharge inert gas. Examples of the mixed gas containing Ne gas include a configuration in which Ne gas is diluted with another gas, and a configuration in which another gas such as Ar gas and Ne gas are mixed.
In the case of sputtering, Ar gas is usually used as an inert noble gas used for plasma discharge. In addition to Ar gas and Ne gas, He gas and Xe gas can also be used as the inert rare gas.
Since Ne has an atomic weight smaller than that of Ar (light mass and small atomic radius), when Ne gas is used, the gas that has entered the semiconductor layer during sputtering during the crystallization by irradiation with an energy beam is a semiconductor. It becomes easy to go out of the layer and the crystallinity is improved.
Since He has a small atomic weight like Ne, gas entering the semiconductor layer at the time of sputtering easily goes out of the semiconductor layer, and crystallinity is improved. Note that the sputtering efficiency (deposition rate) is higher for Ne gas than for He gas.
Since Xe has a considerably large atomic weight, it becomes difficult to enter the semiconductor layer at the time of sputtering, and gas is not generated from the semiconductor layer at the time of crystallization, so that the crystallinity is improved. Since Xe gas is expensive compared to Ne gas, the use of Ne gas provides the same effect as Xe gas at a lower cost.
Then, if Ne gas or a mixed gas containing Ne gas is used as the sputter discharge inert gas, the gas that has entered the semiconductor layer during the sputtering out of the semiconductor layer in the subsequent crystallization process by irradiation with an energy beam. Since it is easy, film roughening can be prevented even when irradiation with relatively high energy is performed. Therefore, quasi-single-crystal grain thin film with high mobility, which is irradiated with high energy in the crystallization process, has larger mobility and is anisotropic and electrically superior as in the case of using the CVD method. Since the selection range of crystal grains having an arbitrary size and shape is increased, a high-performance TFT element can be realized. Therefore, it is possible to realize a high-performance TFT element on a flexible substrate by annealing the sputtered thin film formed on the plastic substrate in a short-time pulsed light mode.
また、好ましくは、半導体層を結晶化させる工程の途中又は前後において、半導体層に能動素子(トランジスタ、ダイオード等)の不純物領域を導入する工程をさらに含む。ダイオードとしては、PINダイオード、2つもしくはいずれかの電極部がメタル/半導体のコンタクトによるいわゆるショットキー接触型ダイオード、のいずれも可能である。
能動素子(トランジスタ、ダイオード等)の不純物領域としては、p型又はn型のソース・ドレイン領域、ダイオードのp型領域やn型領域が挙げられる。
能動素子の不純物領域を導入する方法としては、イオン注入により導入する方法、SoG(Spin on Glass)等の不純物を含んだ膜を塗布することやCVD法のガスやスパッタ法のターゲットに不純物を含有させることによって成膜と同時に不純物を導入する方法、等が挙げられる。なお、非晶質の半導体層の成膜と同時もしくは直後に、即ち、結晶化工程の前に不純物を導入した場合には、不純物を導入した後に、エネルギービームを照射して結晶化を行う際に、同時に不純物の活性化を行うことが可能である。また、縦型構造の太陽電池等に適用する等、比較的厚い半導体層を形成する場合に、下部の不純物領域を形成する工程(非晶質の半導体層への不純物の導入や、アニールによる不純物の活性化)を行ってから、半導体層を結晶化するというように、半導体層を結晶化させる工程の途中又は前に不純物を導入することも可能である。
Preferably, the method further includes a step of introducing an impurity region of an active element (a transistor, a diode, or the like) into the semiconductor layer before or after the step of crystallizing the semiconductor layer. As the diode, any of a PIN diode, a so-called Schottky contact diode in which two or any of the electrode portions are metal / semiconductor contacts is possible.
Examples of impurity regions of active elements (transistors, diodes, etc.) include p-type or n-type source / drain regions, p-type regions and n-type regions of diodes.
As the method of introducing the impurity region of the active element, a method of introducing by ion implantation, coating of a film containing impurities such as SoG (Spin on Glass), or the inclusion of impurities in a CVD method gas or a sputtering method target And a method of introducing impurities simultaneously with film formation. Note that, when an impurity is introduced at the same time or immediately after the formation of the amorphous semiconductor layer, that is, before the crystallization step, the crystallization is performed by irradiating the energy beam after introducing the impurity. At the same time, it is possible to activate the impurities. In addition, when a relatively thick semiconductor layer is formed, such as when applied to a vertical structure solar cell or the like, a step of forming a lower impurity region (impurities introduced into an amorphous semiconductor layer or impurities caused by annealing) It is also possible to introduce impurities during or before the step of crystallizing the semiconductor layer, such as crystallization of the semiconductor layer after the activation of the first step.
半導体層の下の絶縁層として、プラスチック基板を使用する場合には、耐熱性の比較的高い樹脂を基板材料に使用することが望ましい。このような樹脂としては、例えば、熱分解開始温度が500℃程度と高い、ポリイミド樹脂が挙げられる。また、ポリイミド樹脂だけでなく、ポリアミドイミド樹脂、ポリシリセスキオキサン等の高度に架橋構造を有するポリマー材料等も好ましい。
また、プラスチック基板とシリコン層との間に、バッファ層を設けることが望ましい。
なお、ポリイミド樹脂を基板に用いた場合のバッファ層の構成としては、以下の構成とすることが望ましい。
バッファ層の熱伝導率k:k<0.014W/cm℃、好ましくは、バッファ層の熱伝導率kを0.01W/cm℃以下とする。より好ましくは、バッファ層の熱伝導率kを0.008W/cm℃以下とする。
バッファ層の比熱Cp:Cp<1.0J/g・℃
バッファ層の厚さ:0.2〜1.5μm
バッファ層の材料としては、Zn,S,Si,Oの各成分を各々3原子%以上含む材料が好ましい。
バッファ層の形成は、スパッタ法を用いることが好ましい。
なお、プラスチック基板を使用する場合の結晶化のエネルギービームの照射は、連続ビーム(CWモード)としても、パルスビーム(パルスモード)としても、どちらでも結晶化が可能である。
When a plastic substrate is used as the insulating layer under the semiconductor layer, it is desirable to use a resin having a relatively high heat resistance as the substrate material. An example of such a resin is a polyimide resin having a thermal decomposition start temperature as high as about 500 ° C. Moreover, not only a polyimide resin but also a polymer material having a highly crosslinked structure such as a polyamideimide resin and polysilsesquioxane is preferable.
Further, it is desirable to provide a buffer layer between the plastic substrate and the silicon layer.
In addition, as a structure of a buffer layer at the time of using a polyimide resin for a board | substrate, it is desirable to set it as the following structures.
Thermal conductivity k of the buffer layer: k <0.014 W / cm ° C., preferably, the thermal conductivity k of the buffer layer is 0.01 W / cm ° C. or less. More preferably, the thermal conductivity k of the buffer layer is 0.008 W / cm ° C. or less.
Specific heat Cp of buffer layer: Cp <1.0 J / g · ° C.
Buffer layer thickness: 0.2-1.5 μm
As a material of the buffer layer, a material containing 3 atomic% or more of each component of Zn, S, Si, and O is preferable.
The buffer layer is preferably formed by sputtering.
Note that the crystallization energy beam irradiation in the case of using a plastic substrate can be crystallized by either a continuous beam (CW mode) or a pulse beam (pulse mode).
なお、本発明の製造方法において、前述したそれぞれの構成は、適宜組み合わせることが可能である。 In addition, in the manufacturing method of this invention, each structure mentioned above can be combined suitably.
本発明の半導体装置は、上述した本発明の半導体装置の製造方法を用いて製造することが可能な構成である。
即ち、結晶質の半導体層に、トランジスタのソース領域・ドレイン領域・チャネル領域や、ダイオードのp型領域・n型領域のような、能動素子の不純物領域が形成された構成である。ダイオードとしては、PINダイオード、前述したショットキー接触型ダイオード、のいずれも可能である。
そして、結晶質の半導体層としては、本発明の半導体装置の製造方法を用いて、厚さが4nm〜1μmの範囲内の非晶質の半導体層に波長が350nm〜500nmの範囲内のエネルギービームを照射して結晶化を行って得られる結晶質の半導体層を使用する。
The semiconductor device of the present invention has a configuration that can be manufactured using the above-described method for manufacturing a semiconductor device of the present invention.
That is, an impurity region of an active element such as a source region / drain region / channel region of a transistor or a p-type region / n-type region of a diode is formed in a crystalline semiconductor layer. As the diode, either a PIN diode or the Schottky contact diode described above can be used.
As a crystalline semiconductor layer, an energy beam having a wavelength of 350 nm to 500 nm is applied to an amorphous semiconductor layer having a thickness of 4 nm to 1 μm by using the method for manufacturing a semiconductor device of the present invention. A crystalline semiconductor layer obtained by crystallization by irradiating is used.
上述の本発明の半導体装置において、さらに下記の構成とすることが可能である。
(1)能動素子が薄膜トランジスタであり、非晶質の半導体層の厚さが4nm〜100nmの範囲内であり、不純物領域が薄膜トランジスタのソース領域及びドレイン領域である構成。
(2)能動素子がPINダイオードであり、非晶質の半導体層の厚さが300nm〜1μmの範囲内であり、不純物領域がPINダイオードのp型領域とi型領域とn型領域である構成。
(3)(2)において、さらに、結晶質の半導体層の上に、非晶質の第2の半導体層が形成され、この非晶質の第2の半導体層に第2のPINダイオードが形成されている構成。
(4)非晶質の半導体層がSi,Ge,Cから選ばれる1種以上の元素を含む構成。
(5)絶縁層がガラス又はプラスチックにより形成されている構成。
なお、これらの構成は、適宜組み合わせることが可能である。
In the semiconductor device of the present invention described above, the following configuration can be further provided.
(1) A structure in which the active element is a thin film transistor, the thickness of the amorphous semiconductor layer is in the range of 4 nm to 100 nm, and the impurity regions are the source region and the drain region of the thin film transistor.
(2) Configuration in which the active element is a PIN diode, the thickness of the amorphous semiconductor layer is in the range of 300 nm to 1 μm, and the impurity regions are the p-type region, i-type region, and n-type region of the PIN diode. .
(3) In (2), an amorphous second semiconductor layer is further formed on the crystalline semiconductor layer, and a second PIN diode is formed on the amorphous second semiconductor layer. Configuration.
(4) A structure in which the amorphous semiconductor layer contains one or more elements selected from Si, Ge, and C.
(5) A configuration in which the insulating layer is formed of glass or plastic.
Note that these configurations can be combined as appropriate.
<2.第1の実施の形態>
続いて、本発明の具体的な実施の形態を説明する。
まず、本発明の第1の実施の形態として、本発明の半導体装置の製造方法の一実施の形態を説明する。
本実施の形態は、絶縁層上に形成する半導体層を、厚膜とした場合である。
<2. First Embodiment>
Subsequently, specific embodiments of the present invention will be described.
First, as a first embodiment of the present invention, an embodiment of a semiconductor device manufacturing method of the present invention will be described.
In this embodiment, the semiconductor layer formed over the insulating layer is a thick film.
本実施の形態では、絶縁層上に直接又は他の層(導体層や絶縁層等)を介して、厚い非晶質の半導体層(シリコン層等)を形成した後に、この半導体層に波長350nm〜500nmの範囲内のレーザ光を照射して、非晶質の半導体層を結晶化する。 In this embodiment, after forming a thick amorphous semiconductor layer (such as a silicon layer) directly on the insulating layer or via another layer (such as a conductor layer or an insulating layer), a wavelength of 350 nm is formed on the semiconductor layer. The amorphous semiconductor layer is crystallized by irradiating laser light within a range of ˜500 nm.
絶縁層としては、ガラスやプラスチックから成る絶縁基板(もしくは絶縁材)や、任意の基板(絶縁基板、金属板、半導体基板等)の上に形成された絶縁層(例えば、酸化シリコン層等の酸化物層や窒化物層)を使用することができる。 As the insulating layer, an insulating substrate (or insulating material) made of glass or plastic, or an insulating layer (eg, an oxide such as a silicon oxide layer) formed on an arbitrary substrate (insulating substrate, metal plate, semiconductor substrate, etc.). Material layer or nitride layer).
本実施の形態において、非晶質の半導体層の厚さは、通常の薄膜トランジスタ用の半導体層と比較して厚い、例えば、300nm〜1μmの範囲とする。
非晶質の半導体層の半導体材料としては、シリコン層、SiGe層、Ge層、SiC層等、Si,Ge,Cを含む材料を使用する。また、必要に応じて、半導体層にn型不純物(リン等)又はp型不純物(砒素等)を注入して、導電性を高める。
In this embodiment mode, the thickness of the amorphous semiconductor layer is larger than that of a normal semiconductor layer for a thin film transistor, for example, in the range of 300 nm to 1 μm.
As the semiconductor material of the amorphous semiconductor layer, a material containing Si, Ge, C, such as a silicon layer, a SiGe layer, a Ge layer, or a SiC layer is used. Further, if necessary, an n-type impurity (such as phosphorus) or a p-type impurity (such as arsenic) is implanted into the semiconductor layer to enhance conductivity.
非晶質の半導体層の形成方法としては、スパッタ法とCVD法のいずれの方法も可能である。
スパッタ法(RFスパッタ法)を使用した場合には、比較的短い時間で厚い層を形成することが可能である。
一方、結晶化により結晶粒が大きい半導体層を得るためには、非晶質の半導体層をCVD法で形成した方が、有利である。
As a method for forming the amorphous semiconductor layer, either a sputtering method or a CVD method can be used.
When the sputtering method (RF sputtering method) is used, a thick layer can be formed in a relatively short time.
On the other hand, in order to obtain a semiconductor layer having large crystal grains by crystallization, it is advantageous to form an amorphous semiconductor layer by a CVD method.
波長350nm〜500nmの範囲内のレーザ光としては、紫外線、青紫や青の可視光線等が挙げられ、半導体レーザ等のレーザ光を使用する。
レーザ光は、連続ビーム(CW)としても、パルス状に出射するビーム(パルスビーム)としても、どちらでも構わない。
Examples of laser light within a wavelength range of 350 nm to 500 nm include ultraviolet light, blue-violet and blue visible light, and laser light such as a semiconductor laser is used.
The laser beam may be either a continuous beam (CW) or a beam emitted in a pulsed manner (pulse beam).
次に、本実施の形態で使用する、結晶化装置の概略構成図を、図1に示す。
図1に示す結晶化装置40は、光源ユニット31と、光学ヘッドユニット34とを含んで、構成されている。
Next, FIG. 1 shows a schematic configuration diagram of a crystallization apparatus used in the present embodiment.
The crystallization apparatus 40 shown in FIG. 1 includes a light source unit 31 and an optical head unit 34.
光源ユニット31は、アレイ状に配置された、多数のレーザダイオード32を備えている。
レーザダイオード32としては、波長350nm〜500nmの範囲内のレーザ光、例えば、波長445nmのレーザ光を出射する半導体レーザダイオードを使用することができる。そして、例えば、出力500mWのレーザダイオード32を48個使用して、光源ユニット31を構成することができる。
光源ユニット31の各レーザダイオード32には、レーザダイオード32から出射したレーザ光を光学ヘッドユニット34へ送る、光ファイバ33の一端が接続されている。図では、多数の光ファイバ33が束ねられている。この光ファイバ33の他端は、光学ヘッドユニット34に接続されている。
光学ヘッドユニット34は、ビームホモジナイザ35と、出力モニタ36と、AFディテクタ37とを備えている。
ビームホモジナイザ35は、光ファイバ33を通じて供給されたレーザ光のビーム整形等を行う。出力モニタ36は、光ファイバ33を通じて供給されたレーザ光の出力を検出して、必要に応じて、自動的に光源ユニット31のレーザダイオード32の出力を制御する。AFディテクタ37は、照射対象の半導体層等で反射した戻り光を検出して、対物レンズ38を矢印AFに示すように動かす、オートフォーカス制御を行う。
対物レンズ38は、ビームホモジナイザ35を経たレーザ光を集束して、照射対象にビームスポット39を形成する。
The light source unit 31 includes a large number of laser diodes 32 arranged in an array.
As the laser diode 32, a semiconductor laser diode that emits a laser beam having a wavelength of 350 nm to 500 nm, for example, a laser beam having a wavelength of 445 nm can be used. For example, the light source unit 31 can be configured by using 48 laser diodes 32 having an output of 500 mW.
Each laser diode 32 of the light source unit 31 is connected to one end of an optical fiber 33 that sends laser light emitted from the laser diode 32 to the optical head unit 34. In the figure, many optical fibers 33 are bundled. The other end of the optical fiber 33 is connected to the optical head unit 34.
The optical head unit 34 includes a beam homogenizer 35, an output monitor 36, and an AF detector 37.
The beam homogenizer 35 performs beam shaping of laser light supplied through the optical fiber 33 and the like. The output monitor 36 detects the output of the laser beam supplied through the optical fiber 33, and automatically controls the output of the laser diode 32 of the light source unit 31 as necessary. The AF detector 37 detects return light reflected by the semiconductor layer to be irradiated and performs autofocus control for moving the objective lens 38 as indicated by an arrow AF.
The objective lens 38 focuses the laser light that has passed through the beam homogenizer 35 to form a beam spot 39 on the irradiation target.
この結晶化装置40では、出力が制御されたレーザダイオード32から出射したレーザ光を使用して、対物レンズ38でレーザ光を集束したビームスポット39を、非晶質の半導体層(例えば、シリコン層)に照射して、半導体層の結晶化を行う。 In this crystallization apparatus 40, a laser beam emitted from a laser diode 32 whose output is controlled is used to convert a beam spot 39 obtained by focusing the laser beam with an objective lens 38 into an amorphous semiconductor layer (for example, a silicon layer). ) To crystallize the semiconductor layer.
次に、図2を参照して、非晶質のシリコン層に対して、図1の結晶化装置40からのレーザ光を照射して、結晶化を行う方法を説明する。
図2に示すように、ガラス基板41の表面に、下地層(バッファ層)42が形成され、この下地層(バッファ層)42の上に、非晶質シリコン層43が形成されている。
そして、図1に示した結晶化装置40を使用して、ビームスポットをCWビーム(連続ビーム)45として、このCWビーム45を図2中矢印Scanで示す左方向に走査させて、非晶質シリコン層43に照射させる。
これにより、非晶質シリコン層43を結晶化させて、結晶質シリコン層44を形成することができる。
さらに、帯状に一部重なりを持たせて、走査を左右に往復させることにより、広い領域に対してレーザビームを照射して、非晶質シリコン層43を結晶化させて結晶質シリコン層44を形成することができる。
Next, a method for crystallization by irradiating an amorphous silicon layer with laser light from the crystallization apparatus 40 of FIG. 1 will be described with reference to FIG.
As shown in FIG. 2, a base layer (buffer layer) 42 is formed on the surface of the glass substrate 41, and an amorphous silicon layer 43 is formed on the base layer (buffer layer) 42.
Then, using the crystallization apparatus 40 shown in FIG. 1, the beam spot is set as a CW beam (continuous beam) 45, and this CW beam 45 is scanned in the left direction indicated by an arrow Scan in FIG. The silicon layer 43 is irradiated.
Thereby, the amorphous silicon layer 43 can be crystallized to form the crystalline silicon layer 44.
In addition, a part of the belt is overlapped, and the scanning is reciprocated to the left and right to irradiate a wide area with a laser beam to crystallize the amorphous silicon layer 43 to form the crystalline silicon layer 44. Can be formed.
(実施例)
ここで、具体的に、非晶質の半導体層の結晶化を行い、特性を調べた。
(Example)
Here, specifically, an amorphous semiconductor layer was crystallized and the characteristics were examined.
〔試験1〕
まず、ガラス基板上に、RFスパッタ法により、スパッタ放電不活性ガスとしてArガスを用いて、厚さ500nmの非晶質シリコン層を形成した。
そして、この非晶質シリコン層に対して、図1に示した結晶化装置40を使用して、結晶化を行った。結晶化装置40のレーザダイオード32の出射光の波長を445nmとして、4.7Wの出力で、スキャン速度は500mm/sとした。
[Test 1]
First, an amorphous silicon layer having a thickness of 500 nm was formed on a glass substrate by RF sputtering using Ar gas as a sputtering discharge inert gas.
Then, the amorphous silicon layer was crystallized using the crystallization apparatus 40 shown in FIG. The wavelength of the light emitted from the laser diode 32 of the crystallization apparatus 40 was 445 nm, the output was 4.7 W, and the scan speed was 500 mm / s.
このようにして結晶化を行った後のシリコン層の断面をTEM(透過型電子顕微鏡)で観察した。
得られたTEM像を、図3に示す。
厚さ500nmの厚膜の場合、結晶化の際に、膜の上下方向に温度勾配があるため、熱の流れが上下方向に生じる。これによって、図3に示すように、柱状に近い結晶化が起こる。
The cross section of the silicon layer after the crystallization was observed with a TEM (transmission electron microscope).
The obtained TEM image is shown in FIG.
In the case of a thick film having a thickness of 500 nm, a heat flow is generated in the vertical direction during crystallization because there is a temperature gradient in the vertical direction of the film. Thereby, as shown in FIG. 3, crystallization close to a columnar shape occurs.
さらに、得られたシリコン層について、分光エリプソメトリによる吸収率であるK−スペクトルの分析と、X線回折法による結晶方位の同定を行った。
K−スペクトルを図4に示し、X線回折法の結果を図5に示す。
図4から、はっきりとしたピークが現れており、膜全体が充分に結晶化していることがわかる。
また、図5から、(111)面のピークが鋭いピークで明確に現れており、充分に結晶化していることがわかる。
Furthermore, about the obtained silicon layer, the analysis of the K-spectrum which is the absorptivity by spectroscopic ellipsometry, and the crystal orientation by the X-ray diffraction method were identified.
The K-spectrum is shown in FIG. 4, and the results of the X-ray diffraction method are shown in FIG.
FIG. 4 shows that a clear peak appears and the entire film is sufficiently crystallized.
Further, FIG. 5 clearly shows that the (111) plane peak clearly appears as a sharp peak and is sufficiently crystallized.
上述の本実施の形態によれば、非晶質の半導体層(シリコン層等)に対して、波長350nm〜500nmの範囲内のレーザ光を照射して、非晶質の半導体層を結晶化する。
これにより、レーザ光の照射により結晶化を行うので、比較的短い時間で結晶化を行うことができる。また、波長350nm〜500nmの範囲内のレーザ光を照射するので、平坦性、均一性、結晶性、安定性に優れた、結晶質の半導体層が得られる。
According to this embodiment described above, an amorphous semiconductor layer (silicon layer or the like) is irradiated with laser light having a wavelength in the range of 350 nm to 500 nm to crystallize the amorphous semiconductor layer. .
Thereby, since crystallization is performed by irradiation with laser light, crystallization can be performed in a relatively short time. In addition, since laser light with a wavelength in the range of 350 nm to 500 nm is irradiated, a crystalline semiconductor layer having excellent flatness, uniformity, crystallinity, and stability can be obtained.
また、本実施の形態によれば、波長350nm〜500nmの範囲内のレーザ光を照射するので、エキシマレーザの照射では結晶化が困難であった、厚さ300nm〜1μmの比較的厚い半導体層に対しても、平坦性良く結晶化を行うことができる。 Further, according to the present embodiment, since a laser beam having a wavelength in the range of 350 nm to 500 nm is irradiated, a relatively thick semiconductor layer having a thickness of 300 nm to 1 μm, which is difficult to crystallize by excimer laser irradiation, is formed. In contrast, crystallization can be performed with good flatness.
<3.第2の実施の形態>
次に、本発明の第2の実施の形態として、本発明の半導体装置の製造方法の他の実施の形態を説明する。
本実施の形態は、絶縁層上に形成する半導体層を、薄膜とした場合である。
<3. Second Embodiment>
Next, as a second embodiment of the present invention, another embodiment of the method for manufacturing a semiconductor device of the present invention will be described.
In this embodiment, the semiconductor layer formed over the insulating layer is a thin film.
本実施の形態では、絶縁層上に直接又は他の層(導体層や絶縁層等)を介して、薄膜の非晶質の半導体層(シリコン層等)を形成した後に、この半導体層に波長350nm〜500nmの範囲内のレーザ光を照射して、非晶質の半導体層を結晶化する。 In this embodiment mode, after a thin amorphous semiconductor layer (such as a silicon layer) is formed on an insulating layer directly or via another layer (such as a conductor layer or an insulating layer), a wavelength is applied to the semiconductor layer. Irradiation with a laser beam within a range of 350 nm to 500 nm is performed to crystallize the amorphous semiconductor layer.
絶縁層としては、ガラスやプラスチックから成る絶縁基板(もしくは絶縁材)や、任意の基板(絶縁基板、金属板、半導体基板等)の上に形成された絶縁層(例えば、酸化シリコン層等の酸化物層や窒化物層)を使用することができる。 As the insulating layer, an insulating substrate (or insulating material) made of glass or plastic, or an insulating layer (eg, an oxide such as a silicon oxide layer) formed on an arbitrary substrate (insulating substrate, metal plate, semiconductor substrate, etc.). Material layer or nitride layer).
本実施の形態において、非晶質の半導体層の厚さは、通常の薄膜トランジスタ用の半導体層と同じ程度の厚さ、例えば、4nm〜100nmの範囲とする。
非晶質の半導体層の半導体材料としては、シリコン層、SiGe層、Ge層、SiC層等、Si,Ge,Cを含む材料を使用する。また、必要に応じて、半導体層にn型不純(リン等)又はp型不純物(砒素等)を注入して、導電性を高める。
In this embodiment mode, the thickness of the amorphous semiconductor layer is approximately the same as that of a semiconductor layer for a normal thin film transistor, for example, in the range of 4 nm to 100 nm.
As the semiconductor material of the amorphous semiconductor layer, a material containing Si, Ge, C, such as a silicon layer, a SiGe layer, a Ge layer, or a SiC layer is used. Further, if necessary, an n-type impurity (such as phosphorus) or a p-type impurity (such as arsenic) is implanted into the semiconductor layer to enhance conductivity.
非晶質の半導体層の形成方法としては、スパッタ法とCVD法のいずれの方法も可能である。
特に、容量結合型のプラズマCVD法を用いた場合には、大面積に均一性に優れた非晶質の半導体層の薄膜を形成することができる。
プラズマCVD法を用いて半導体層を形成した場合には、半導体層内に多量(約10〜20原子%)の水素が含有される。その状態でエキシマレーザ照射を行うと、急激に局所加熱されることにより、水素が瞬間的に凝集放出され、表面に穴が開いてしまい、平坦性が著しく劣化する。
そのため、プラズマCVD法により形成した非晶質の半導体層に対して、エキシマレーザ照射により結晶化を行う場合には、結晶化工程の前に脱水素工程(窒素雰囲気中で400〜450℃、1〜2時間程度)を行うことが不可欠であった。
これに対して、本実施の形態の製造方法では、波長350nm〜500nmの範囲内のレーザ光を照射して、結晶化を行うため、半導体層の一部が局所加熱されることがなく、半導体層の厚さ方向全体にわたって比較的穏やかに加熱される。これにより、プラズマCVD法により形成した非晶質の半導体層にレーザ光を照射しても、水素が放出されることがなく、脱水素工程が不要になる。
As a method for forming the amorphous semiconductor layer, either a sputtering method or a CVD method can be used.
In particular, when the capacitively coupled plasma CVD method is used, a thin film of an amorphous semiconductor layer having a large area and excellent uniformity can be formed.
When the semiconductor layer is formed using the plasma CVD method, a large amount (about 10 to 20 atomic%) of hydrogen is contained in the semiconductor layer. When excimer laser irradiation is performed in this state, the local heat is suddenly heated, so that hydrogen is instantaneously agglomerated and released, holes are formed in the surface, and the flatness is significantly deteriorated.
Therefore, when crystallization is performed by excimer laser irradiation on an amorphous semiconductor layer formed by a plasma CVD method, a dehydrogenation step (400 to 450 ° C., 1 ° C. in a nitrogen atmosphere) is performed before the crystallization step. It was indispensable to perform (about 2 hours).
On the other hand, in the manufacturing method of the present embodiment, the semiconductor layer is not locally heated because it is crystallized by irradiating laser light within a wavelength range of 350 nm to 500 nm. It is heated relatively gently throughout the thickness of the layer. Thus, even when an amorphous semiconductor layer formed by a plasma CVD method is irradiated with laser light, hydrogen is not released and a dehydrogenation step becomes unnecessary.
結晶化装置は、第1の実施の形態の製造方法と同様の結晶化装置を使用することができる。例えば、図1に示した結晶化装置40を使用して、図2に示したようにレーザビームを走査させて、非晶質の半導体層の結晶化を行うことが可能である。
ただし、薄膜の場合には、厚膜の場合と比較して、半導体層全体の結晶化に必要なエネルギーが少なくなるため、結晶化装置40のレーザダイオード32の出力等、非晶質の半導体層へのエネルギービームの照射条件は、厚膜の場合と異なることがある。
As the crystallization apparatus, the same crystallization apparatus as that in the manufacturing method of the first embodiment can be used. For example, the amorphous semiconductor layer can be crystallized by scanning the laser beam as shown in FIG. 2 using the crystallization apparatus 40 shown in FIG.
However, in the case of a thin film, the energy required for crystallization of the entire semiconductor layer is less than in the case of a thick film, so that the amorphous semiconductor layer such as the output of the laser diode 32 of the crystallization device 40 is reduced. The irradiation condition of the energy beam may be different from that of the thick film.
(実施例)
〔試験2〕
ここで、具体的に、非晶質のシリコン薄膜の結晶化を行い、特性を調べた。
また、比較例として、同じ厚さのシリコン薄膜に対して、エキシマレーザを照射して結晶化を行い、実施例と比較例とで、得られた結晶質の薄膜の特性を比較した。
(Example)
[Test 2]
Here, specifically, an amorphous silicon thin film was crystallized and the characteristics were examined.
In addition, as a comparative example, the silicon thin film having the same thickness was crystallized by irradiation with an excimer laser, and the characteristics of the obtained crystalline thin film were compared between the example and the comparative example.
まず、ガラス基板上に、プラズマCVD法により、厚さ50nmの非晶質シリコン層を形成した。
(p型不純物として、リンをイオン注入した。イオン注入の条件は、ドーズ量2×1015/cm2、エネルギー5keV、飛程rpが30nm以下とした。)
そして、この非晶質シリコン層に対して、図1に示した結晶化装置40を使用して、結晶化を行った。結晶化装置40のレーザダイオード32の出射光の波長を445nmとして、スキャン速度は500mm/sとした。レーザダイオード32の出力を、5W、6W、8Wと変えてそれぞれ結晶化を行い、実施例の試料を作製した。
First, an amorphous silicon layer having a thickness of 50 nm was formed on a glass substrate by plasma CVD.
(A p-type impurity, phosphorus is ion-implanted. Ion implantation conditions are a dose of 2 × 10 15 / cm 2, the energy 5 keV, Fei as r p is the 30nm or less.)
Then, the amorphous silicon layer was crystallized using the crystallization apparatus 40 shown in FIG. The wavelength of the light emitted from the laser diode 32 of the crystallization apparatus 40 was 445 nm, and the scan speed was 500 mm / s. Crystallization was performed by changing the output of the laser diode 32 to 5 W, 6 W, and 8 W, respectively, and samples of the examples were manufactured.
また、比較例として、同じく厚さ50nmの非晶質シリコン層に対して、波長308nmのエキシマレーザを照射して、結晶化を行った。エキシマレーザのエネルギー密度を、150、200、350、400、450[mJ/cm2]と変えてそれぞれ結晶化を行い、比較例の試料を作製した。 Further, as a comparative example, crystallization was performed by irradiating an excimer laser with a wavelength of 308 nm to an amorphous silicon layer having a thickness of 50 nm. Crystallization was performed by changing the energy density of the excimer laser to 150, 200, 350, 400, and 450 [mJ / cm 2 ] to prepare samples of comparative examples.
各試料について、SEM(走査型電子顕微鏡)やTEM(透過型電子顕微鏡)による観察を行い、また、AFM(原子間力顕微鏡)によって観察される像(AFM像)を用いて、得られた膜の表面状態を調べた。 Each sample was observed by SEM (Scanning Electron Microscope) or TEM (Transmission Electron Microscope), and the film obtained using an image (AFM image) observed by AFM (Atomic Force Microscope) The surface condition of was examined.
実施例の各試料のSEMによる像を、図6A〜図6Cに示す。図6Aは出力5Wの試料、図6Bは出力6Wの試料、図6Cは出力8Wの試料である。また、図6A〜図6Cにおいて、レーザをスキャンした方向は、縦方向(図の上下方向)である。
出力5Wの場合、結晶粒が小さい。出力6Wの場合、結晶粒がやや大きくなって、50nm〜300nm程度の大きさになっている。出力8Wの場合、スキャンの方向に結晶粒が連続する、異方性の結晶が形成されている。このように、出力を変えることにより、結晶粒の大きさや状態を変えることが可能であることがわかる。
The image by SEM of each sample of an Example is shown to FIG. 6A-FIG. 6C. 6A is a sample with an output of 5 W, FIG. 6B is a sample with an output of 6 W, and FIG. 6C is a sample with an output of 8 W. In FIGS. 6A to 6C, the laser scanning direction is the vertical direction (the vertical direction in the figure).
When the output is 5 W, the crystal grains are small. When the output is 6 W, the crystal grains are slightly large and have a size of about 50 nm to 300 nm. In the case of an output of 8 W, anisotropic crystals are formed in which crystal grains are continuous in the scanning direction. Thus, it can be seen that the size and state of the crystal grains can be changed by changing the output.
結晶粒が小さい場合、移動度は小さくなるが、均一性が高くなる。このようなシリコン層は、有機ELの駆動用の薄膜トランジスタに適している。
結晶粒が大きい場合や、異方性の結晶が形成されている場合には、移動度が大きくなるので、このようなシリコン層は、高速で動作する能動素子(トランジスタ等)に適している。
When the crystal grains are small, the mobility is small, but the uniformity is high. Such a silicon layer is suitable for a thin film transistor for driving an organic EL.
Since mobility increases when crystal grains are large or anisotropic crystals are formed, such a silicon layer is suitable for an active element (such as a transistor) that operates at high speed.
実施例の各試料のTEMによる像を、図7A〜図7Cに示す。図7Aは出力5Wの試料、図7Bは出力6Wの試料、図7Cは出力8Wの試料である。また、図7A〜図7Cにおいて、レーザをスキャンした方向は、縦方向(図の上下方向)である。
図7A〜図7Cを見ても、出力を変えることにより、結晶粒の大きさや状態を変えることが可能であることがわかる。
Images by TEM of the samples of the examples are shown in FIGS. 7A to 7C. 7A is a sample with an output of 5 W, FIG. 7B is a sample with an output of 6 W, and FIG. 7C is a sample with an output of 8 W. 7A to 7C, the scanning direction of the laser is the vertical direction (the vertical direction in the figure).
7A to 7C, it can be seen that the size and state of the crystal grains can be changed by changing the output.
比較例の各試料のAFMによる像を、図8A〜図9Eに示す。図8Aは150mJ/cm2の試料、図8Bは200mJ/cm2の試料、図8Cは350mJ/cm2の試料、図9Dは400mJ/cm2の試料、図9Eは450mJ/cm2の試料である。
また、各図にA−B(縦方向)、C−D(横方向)で付記した線の区間において、凹凸の度合いとして表面粗さRmsを測定した。比較例の各試料の表面粗さRmsを、表1に示す。
Images by AFM of each sample of the comparative example are shown in FIGS. 8A to 9E. Samples of Figure 8A is 150 mJ / cm 2, the sample of FIG. 8B is 200 mJ / cm 2, the sample of FIG. 8C 350 mJ / cm 2, Figure 9D sample 400 mJ / cm 2, Figure 9E is a sample of 450 mJ / cm 2 is there.
Further, surface roughness Rms was measured as the degree of unevenness in the section of the line indicated by AB (vertical direction) and CD (horizontal direction) in each figure. Table 1 shows the surface roughness Rms of each sample of the comparative example.
実施例の各試料のAFMによる像を、図10A〜図10Cに示す。図10Aは出力5Wの試料、図10Bは出力6Wの試料、図10Cは出力8Wの試料である。また、図10A〜図10Cにおいて、レーザをスキャンした方向は、縦方向(図の上下方向)である。
また、各図にA−B(縦方向)、C−D(横方向)で付記した線の区間において、凹凸の度合いとして表面粗さRmsを測定した。実施例の各試料の表面粗さRmsを、表2に示す。
Images by AFM of the samples of the examples are shown in FIGS. 10A to 10C. 10A is a sample with an output of 5 W, FIG. 10B is a sample with an output of 6 W, and FIG. 10C is a sample with an output of 8 W. In FIGS. 10A to 10C, the laser scanning direction is the vertical direction (the vertical direction in the figure).
Further, surface roughness Rms was measured as the degree of unevenness in the section of the line indicated by AB (vertical direction) and CD (horizontal direction) in each figure. Table 2 shows the surface roughness Rms of each sample of the example.
図8A〜図9Eの比較例のAFMの像と、図10A〜図10Cの実施例のAFMの像とから、いずれの場合も、レーザ光の照射条件を変えることにより、結晶粒の大きさが変わることがわかる。
比較例のうちでは、図8Cの350mJ/cm2のときが最も結晶粒が大きくなっている。
この図8Cの比較例と、図10Bの実施例とを比較すると、結晶粒の大きさはそれほど大きな違いがなく、図10Bの実施例の方がやや大きいくらいである。
しかし、表1と表2の結果を比較すると、図8Cの比較例(350mJ/cm2)の表面粗さが14.39nm及び12.11nmであるのに対して、図10Bの実施例(6W)の表面粗さは5.48nm及び4.05nmとなっている。即ち、実施例の方が、結晶粒の大きさのわりに表面粗さが小さく、平坦性が優れていることがわかる。実施例の他の試料も同様に、結晶粒の大きさのわりに表面粗さが小さくなっている。
従って、エキシマレーザによるレーザ光を照射した場合と比較して、やや長波長の範囲の青色可視光域でレーザ光を照射した場合には、結晶化したシリコン層の表面粗さが小さく、平坦性が優れていることがわかる。
8A to 9E and the AFM images of the examples of FIGS. 10A to 10C, in either case, the size of the crystal grains can be reduced by changing the laser light irradiation conditions. I understand that it will change.
Among the comparative examples, the crystal grains are the largest at 350 mJ / cm 2 in FIG. 8C.
Comparing the comparative example of FIG. 8C with the example of FIG. 10B, the size of the crystal grains is not so large, and the example of FIG. 10B is slightly larger.
However, when the results of Table 1 and Table 2 are compared, the surface roughness of the comparative example (350 mJ / cm 2 ) of FIG. 8C is 14.39 nm and 12.11 nm, while the example of FIG. ) Surface roughness is 5.48 nm and 4.05 nm. In other words, it can be seen that the surface roughness is smaller and the flatness is better in the example in place of the crystal grain size. Similarly, the surface roughness of the other samples of the examples is small instead of the size of the crystal grains.
Therefore, the surface roughness of the crystallized silicon layer is small and flatness when the laser beam is irradiated in the blue visible light region of a slightly longer wavelength range than when the laser beam is irradiated by an excimer laser. It is understood that is superior.
なお、上述の実施例では、レーザダイオードの出力を変えることにより、結晶化で得られる多結晶シリコン層の結晶粒の大きさ等を変化させていたが、レーザビームのスキャン速度を変えることによっても、同様に、結晶化で得られる多結晶シリコン層の結晶粒の大きさ等を変化させることが可能である。 In the above-described embodiment, the crystal grain size of the polycrystalline silicon layer obtained by crystallization is changed by changing the output of the laser diode, but it is also possible to change the scan speed of the laser beam. Similarly, it is possible to change the crystal grain size and the like of the polycrystalline silicon layer obtained by crystallization.
上述の本実施の形態によれば、非晶質の半導体層(シリコン層等)に対して、波長350nm〜500nmの範囲内のレーザ光を照射して、非晶質の半導体層を結晶化する。
これにより、レーザ光の照射により結晶化を行うので、比較的短い時間で結晶化を行うことができる。また、波長350nm〜500nmの範囲内のレーザ光を照射するので、平坦性、均一性、結晶性、安定性に優れた、結晶質の半導体層が得られる。
According to this embodiment described above, an amorphous semiconductor layer (silicon layer or the like) is irradiated with laser light having a wavelength in the range of 350 nm to 500 nm to crystallize the amorphous semiconductor layer. .
Thereby, since crystallization is performed by irradiation with laser light, crystallization can be performed in a relatively short time. In addition, since laser light with a wavelength in the range of 350 nm to 500 nm is irradiated, a crystalline semiconductor layer having excellent flatness, uniformity, crystallinity, and stability can be obtained.
また、本実施の形態によれば、波長350nm〜500nmの範囲内のレーザ光を照射するので、非晶質の半導体層をプラズマCVD法により形成した場合でも、半導体層中の水素が放出されることがなく、エキシマレーザの照射では不可欠な、脱水素のための熱処理工程が不要になる。 In addition, according to this embodiment mode, laser light in a wavelength range of 350 nm to 500 nm is irradiated, so that hydrogen in the semiconductor layer is released even when an amorphous semiconductor layer is formed by a plasma CVD method. This eliminates the need for a heat treatment step for dehydrogenation, which is indispensable for excimer laser irradiation.
〔試験3〕
一般に、レーザアニールの場合、スパッタ法によるシリコン膜では、そのスパッタガスであるAr原子がシリコン膜中に取り込まれ、その後のレーザビームによる急激な熱処理では、膜剥がれが生じてしまうため、十分高い照射エネルギーで結晶化が困難である。
そのため、得られる結晶粒は、小さい粒径に限定されてしまう。
例えば、エキシマレーザで結晶化を行った場合の実験結果は、文献(D. Y. Kim et al, IMID’03 DIGEST,661,(2003))に記載されている。
そこで、Arとスパッタ効率(製膜レート)はそれほど変化しないが、原子半径がより小さい、Neガスをスパッタガスに用いて、Arガスを用いた場合と特性を比較した。
[Test 3]
In general, in the case of laser annealing, in a silicon film formed by sputtering, Ar atoms that are the sputtering gas are taken into the silicon film, and subsequent rapid heat treatment by a laser beam causes film peeling, so that the irradiation is sufficiently high. Crystallization with energy is difficult.
Therefore, the crystal grains obtained are limited to small particle sizes.
For example, experimental results when crystallization is performed with an excimer laser are described in literature (DY Kim et al, IMID'03 DIGEST, 661, (2003)).
Therefore, although Ar and the sputtering efficiency (film formation rate) do not change so much, the characteristics were compared with the case of using Ar gas with Ne gas having a smaller atomic radius as the sputtering gas.
まず、ガラス基板上に、RFスパッタ法により、リンを高濃度に混入させたシリコンターゲットを使用して、厚さ約50nmの非晶質シリコン層を形成した。シリコンターゲットの抵抗率は、0.0013〜0.0016Ωcmの範囲であった。
このとき、スパッタ放電不活性ガスとして、Arガスを用いた場合と、Neガスを用いた場合とで、それぞれ数個ずつ試料を作製した。
そして、それぞれの試料の非晶質シリコン層に対して、図1に示した結晶化装置40を使用して、結晶化を行った。結晶化装置40のレーザダイオード32の出射光の波長を445nmとして、スキャン速度は500mm/sとした。各試料に対して、レーザダイオード32の出力を、3W〜6Wの範囲内でいくつか変えて、それぞれの出力で結晶化を行った。
First, an amorphous silicon layer having a thickness of about 50 nm was formed on a glass substrate by RF sputtering using a silicon target mixed with phosphorus at a high concentration. The resistivity of the silicon target was in the range of 0.0013 to 0.0016 Ωcm.
At this time, several samples were prepared for each of the case where Ar gas was used as the sputtering discharge inert gas and the case where Ne gas was used.
Then, the amorphous silicon layer of each sample was crystallized using the crystallization apparatus 40 shown in FIG. The wavelength of the light emitted from the laser diode 32 of the crystallization apparatus 40 was 445 nm, and the scan speed was 500 mm / s. For each sample, the output of the laser diode 32 was changed within the range of 3W to 6W, and crystallization was performed at each output.
出力を変えて結晶化を行ったそれぞれの場合で、結晶化後に得られたシリコン層のシート抵抗を測定した。
測定結果として、レーザの出力とシート抵抗との関係を、図11に示す。
In each case where crystallization was performed while changing the output, the sheet resistance of the silicon layer obtained after crystallization was measured.
As a measurement result, the relationship between the laser output and the sheet resistance is shown in FIG.
Arガスを用いた試料では、図11にデータを示す出力4W〜4.8Wの範囲では、問題なく結晶化できた。しかし、出力4.8Wを超えると、結晶化が不良となり、膜剥がれを生じる。これは、成膜時にシリコン層に取り込まれていたArが結晶化の際の熱で飛び出るためと推定できる。
図11より、Neガスを用いた試料では、出力4W〜6Wの広い範囲内で、シート抵抗が低くなっている。これにより、Arガスを用いた場合よりも、高い出力までレーザ照射可能である。また、Arガスを用いた試料と比較して、シート抵抗が低い。この効果は、結晶性の向上によると推定できる。得られたシート抵抗の値は、結晶化の出力5.5Wの場合で770Ω/□であった。
The sample using Ar gas could be crystallized without any problems in the output range of 4 W to 4.8 W shown in FIG. However, if the output exceeds 4.8 W, crystallization becomes poor and film peeling occurs. This can be presumed to be because Ar taken in the silicon layer at the time of film formation jumps out by heat at the time of crystallization.
From FIG. 11, in the sample using Ne gas, the sheet resistance is low within a wide range of outputs 4W to 6W. Thereby, laser irradiation is possible to a higher output than when Ar gas is used. Moreover, sheet resistance is low compared with the sample using Ar gas. This effect can be presumed to be due to improved crystallinity. The obtained sheet resistance value was 770Ω / □ when the crystallization output was 5.5 W.
ここで、Arガスを用いた試料に出力4.3Wで結晶化を行った場合と、Neガスを用いた試料に出力5.5Wで結晶化を行った場合とで、分光エリプソメトリにより、Nとkの各スペクトルを解析した。
解析の結果を、図12A及び図12Bに示す。図12AはArガスを用いた試料の結果を示し、図12BはNeガスを用いた試料の結果を示す。
図12A及び図12Bにおいて、特に280nm付近のkスペクトルを比較すると、図12BのNeガスを用いた場合に、膜の結晶性がより優れていることが分かる。
Here, in the case where crystallization is performed on a sample using Ar gas at an output of 4.3 W, and in the case where crystallization is performed on a sample using Ne gas at an output of 5.5 W, N ellipsometry is performed by spectroscopic ellipsometry. And k spectra were analyzed.
The results of the analysis are shown in FIGS. 12A and 12B. FIG. 12A shows the result of the sample using Ar gas, and FIG. 12B shows the result of the sample using Ne gas.
In FIG. 12A and FIG. 12B, comparing the k spectrum particularly around 280 nm, it can be seen that the crystallinity of the film is better when the Ne gas of FIG. 12B is used.
さらに、Neガスを用いた試料に対する結晶化を、出力4.9Wで行った場合と、出力5.5Wで行った場合とで、それぞれ、シリコン層に対するラマンスペクトルを測定した。測定結果を図13A及び図13Bに示す。図13Aは出力4.9Wの場合を示し、図13Bは出力5.5Wの場合を示している。
図13Aと図13Bを比較してわかるように、出力5.5Wの場合には、ピークが非常に鋭いことから、結晶性が非常に優れていることが考えられる。即ち、シリコン層内でのリンの電気的活性化率が向上して、抵抗の低下として反映されていると考えられる。
Further, the Raman spectrum of the silicon layer was measured when crystallization of the sample using Ne gas was performed at an output of 4.9 W and at an output of 5.5 W, respectively. The measurement results are shown in FIGS. 13A and 13B. FIG. 13A shows the case of an output of 4.9 W, and FIG. 13B shows the case of an output of 5.5 W.
As can be seen by comparing FIG. 13A and FIG. 13B, when the output is 5.5 W, since the peak is very sharp, it is considered that the crystallinity is very excellent. That is, it is considered that the electrical activation rate of phosphorus in the silicon layer is improved and reflected as a decrease in resistance.
〔試験4〕
次に、CVD法により非晶質シリコン薄膜を形成し、脱水素処理を行わないで、レーザ照射による結晶化を行い、特性を調べた。
[Test 4]
Next, an amorphous silicon thin film was formed by a CVD method, and crystallization was performed by laser irradiation without performing a dehydrogenation process, and the characteristics were examined.
まず、ガラス基板上に、バッファ層のSiO2層を介して、プラズマCVD法により、非晶質シリコン層を厚さ約30nmに形成した。プラズマCVD法により形成したので、非晶質シリコン層中には、ある程度の水素が含まれている。
その後、脱水素の熱工程を行わずに、図1に示した結晶化装置40を使用して、結晶化を行った。結晶化装置40のレーザダイオード32の出射光の波長を445nmとして、連続照射(CWモード)として、スキャン速度は500mm/sとした。そして、レーザダイオード32の出力を、4.5W、6Wと変えてそれぞれ結晶化を行った。
First, an amorphous silicon layer having a thickness of about 30 nm was formed on a glass substrate by a plasma CVD method through a SiO 2 layer serving as a buffer layer. Since it is formed by the plasma CVD method, the amorphous silicon layer contains a certain amount of hydrogen.
Thereafter, crystallization was performed using the crystallization apparatus 40 shown in FIG. 1 without performing the dehydrogenation heat step. The wavelength of the light emitted from the laser diode 32 of the crystallization apparatus 40 was set to 445 nm, continuous irradiation (CW mode), and the scan speed was set to 500 mm / s. Then, crystallization was performed by changing the output of the laser diode 32 to 4.5 W and 6 W, respectively.
出力4.5Wの条件では顕著な効果はなかったが、出力6Wの条件でレーザを照射した場合には、非常に安定して結晶化を実現できた。
出力6Wで結晶化を行った結晶化後のシリコン層について、分光エリプソメトリによる解析と、TEM(透過電子顕微鏡)による観察を行った。
分光エリプソメトリの解析結果(kスペクトル)を図14に示し、TEMによる像を図15に示す。
図14においては、単結晶シリコン(c−Si)のkスペクトルと、出力6Wで結晶化を行った場合とを比較して示している。
Although there was no remarkable effect under the condition of the output of 4.5 W, the crystallization was realized very stably when the laser was irradiated under the condition of the output of 6 W.
The crystallized silicon layer crystallized at an output of 6 W was analyzed by spectroscopic ellipsometry and observed by a TEM (transmission electron microscope).
The analysis result (k spectrum) of a spectroscopic ellipsometry is shown in FIG. 14, and the image by TEM is shown in FIG.
In FIG. 14, the k spectrum of single crystal silicon (c-Si) is compared with the case where crystallization is performed at an output of 6 W.
図14に示す吸収率スペクトルの解析結果より、出力6Wで結晶化を行った場合、280nm付近のピークが鋭くなっており、単結晶シリコンのスペクトルに近い、良好な結晶性が得られていると考えられる。
図15に示すTEM像によると、0.3〜0.5μmの非常に大きな粒径の結晶粒が得られ、その粒内の結晶性も良好な様子であり、脱水素工程を行わなくても、安定して大粒の結晶粒が得られることがわかった。
From the analysis result of the absorptance spectrum shown in FIG. 14, when crystallization is performed at an output of 6 W, the peak near 280 nm is sharp, and good crystallinity close to the spectrum of single crystal silicon is obtained. Conceivable.
According to the TEM image shown in FIG. 15, crystal grains having a very large grain size of 0.3 to 0.5 μm are obtained, and the crystallinity in the grains is also good, so that the dehydrogenation step is not performed. It was found that large crystal grains can be obtained stably.
また、SIMS(2次イオン質量分析)により、出力6Wで結晶化を行った結晶化後のシリコン層の表面から深さ46nm付近までの各元素(シリコン、水素、酸素)の濃度分布を測定した。測定結果を図16に示す。
図16より、シリコン層の部分(深さ30nm付近まで)では、ごく表面を除いて水素の濃度が少なくなっており、下層のSiO2層よりも1桁少ない濃度となっている。即ち、脱水素工程を行わなくても、レーザ照射によって水素が抜けていることがわかる。
Further, the concentration distribution of each element (silicon, hydrogen, oxygen) from the surface of the crystallized silicon layer crystallized at an output of 6 W to a depth of around 46 nm was measured by SIMS (secondary ion mass spectrometry). . The measurement results are shown in FIG.
From FIG. 16, in the silicon layer portion (up to a depth of about 30 nm), the concentration of hydrogen is small except for the very surface, and the concentration is one order of magnitude lower than that of the lower SiO 2 layer. That is, it can be seen that hydrogen is removed by laser irradiation without performing the dehydrogenation step.
〔試験5〕
次に、プラスチック基板上に、下地のバッファ層を介して、非晶質シリコン薄膜を形成し、結晶化を行い、特性を調べた。
プラスチック基板の材料としては、ポリイミド樹脂(熱分解開始温度は約500℃)を用いた。
[Test 5]
Next, an amorphous silicon thin film was formed on a plastic substrate through an underlying buffer layer, crystallized, and the characteristics were examined.
As a material for the plastic substrate, polyimide resin (thermal decomposition start temperature is about 500 ° C.) was used.
まず、ポリイミド樹脂からなるプラスチック基板上に、RFスパッタ法により、バッファ層として熱伝導率の小さいZnS−SiO2(約0.005W/cm℃)層を、約0.3μmの厚さに形成した。このとき、スパッタ用ターゲットには、Zn,S,Si,Oの各元素を成分とした材料を使用した。
続いて、同一のチャンバ内で連続して、スパッタ法により、バッファ層上に、厚さ50nmの非晶質シリコン層を形成した。
そして、この非晶質シリコン層に対して、図1に示した結晶化装置40を使用して、結晶化を行った。結晶化装置40のレーザダイオード32の出射光の波長を445nmとして、連続照射(CWモード)として、スキャン速度は500mm/sとして、レーザダイオード32の出力を約1.1Wとした。
First, a ZnS-SiO 2 (about 0.005 W / cm ° C.) layer having a low thermal conductivity was formed to a thickness of about 0.3 μm as a buffer layer on a plastic substrate made of polyimide resin by RF sputtering. . At this time, a material containing Zn, S, Si, and O as components was used for the sputtering target.
Subsequently, an amorphous silicon layer having a thickness of 50 nm was formed on the buffer layer continuously by sputtering in the same chamber.
Then, the amorphous silicon layer was crystallized using the crystallization apparatus 40 shown in FIG. The wavelength of the light emitted from the laser diode 32 of the crystallization device 40 was set to 445 nm, continuous irradiation (CW mode), the scan speed was set to 500 mm / s, and the output of the laser diode 32 was set to about 1.1 W.
レーザの照射後、シリコン層の屈折率が変化して、色の変化が生じた。
この色の変化を、分光エリプトメトリ法(SOPRA社製分光エリプトメーターES−4G)で測定し、解析を行った。得られた結果として、レーザ照射前後のスペクトルを比較して、図17A及び図17Bに示す。図17Aは照射前後の屈折率(N)を示し、図17Bは照射前後の吸収率(k)を示す。
図17Bより、照射前と比較して、照射後は吸収率(k)のスペクトルの約280nmにおけるピークが強くなっている。これにより、結晶粒は限られるが、確かに結晶化が生じていると考えられる。
After the laser irradiation, the refractive index of the silicon layer changed and a color change occurred.
This color change was measured by a spectroscopic ellipsometry method (spectral ellipsometer ES-4G manufactured by SOPRA) and analyzed. As a result, the spectra before and after laser irradiation are compared and shown in FIGS. 17A and 17B. FIG. 17A shows the refractive index (N) before and after irradiation, and FIG. 17B shows the absorptance (k) before and after irradiation.
From FIG. 17B, the peak at about 280 nm of the spectrum of the absorptance (k) is stronger after the irradiation than before the irradiation. As a result, the crystal grains are limited, but it is considered that crystallization has occurred.
上述した効果は、下地に与えるダメージがより少ないパルスモードでも有効である。
そこで、連続照射(CWモード)の代わりに、パルス幅300nsec、トップハットビームでの出力5.4W、繰り返し周波数1MHzとして、パルスモードで照射して、同じ構成の非晶質シリコン層の結晶化を行った。
その結果、連続照射の場合と同様の結晶化が可能であった。
従って、パルスモードでも問題なく結晶化が行えることがわかる。
The above-described effects are effective even in the pulse mode with less damage to the base.
Therefore, instead of continuous irradiation (CW mode), the pulse width is 300 nsec, the top hat beam output is 5.4 W, and the repetition frequency is 1 MHz. went.
As a result, crystallization similar to the case of continuous irradiation was possible.
Therefore, it can be seen that crystallization can be performed without any problem in the pulse mode.
<4.第3の実施の形態>
次に、本発明の第3の実施の形態として、半導体装置の概略構成図(断面図)を、図18に示す。
本実施の形態は、結晶化した薄膜の半導体層に、薄膜トランジスタと、横型のPINダイオードを形成した場合である。
<4. Third Embodiment>
Next, as a third embodiment of the present invention, a schematic configuration diagram (cross-sectional view) of a semiconductor device is shown in FIG.
In this embodiment mode, a thin film transistor and a lateral PIN diode are formed in a crystallized thin film semiconductor layer.
図18に示すように、ガラス基板やプラスチック基板等の絶縁基板1上に、多結晶シリコン薄膜2,3が形成されて、半導体装置10が構成されている。
左の多結晶シリコン薄膜2には、薄膜トランジスタのn+のソース・ドレイン領域2A,2C及び、p−のチャネル領域2Bが形成されており、右の多結晶シリコン薄膜3には、横型のPINダイオードのp+領域3Aとi領域3Bとn+領域3Cとが形成されている。横型のPINダイオードのp+領域3Aとi領域3Bとn+領域3Cとは、水平方向(横方向)に並んで形成されている。
多結晶シリコン薄膜2,3上には、絶縁膜4が形成されている。この絶縁膜4は、薄膜
トランジスタのゲート電極6の下のゲート絶縁膜も含んでいる。
As shown in FIG. 18, a polycrystalline silicon thin film 2, 3 is formed on an insulating substrate 1 such as a glass substrate or a plastic substrate to constitute a semiconductor device 10.
The left polycrystalline silicon thin film 2 is formed with n + source / drain regions 2A, 2C and p − channel region 2B of the thin film transistor, and the right polycrystalline silicon thin film 3 has a lateral PIN diode. P + region 3A, i region 3B, and n + region 3C are formed. The p + region 3A, the i region 3B, and the n + region 3C of the lateral PIN diode are formed side by side in the horizontal direction (lateral direction).
An insulating film 4 is formed on the polycrystalline silicon thin films 2 and 3. This insulating film 4 also includes a gate insulating film under the gate electrode 6 of the thin film transistor.
薄膜トランジスタは、多結晶シリコン薄膜2のチャネル領域2B上に、絶縁膜4から成るゲート絶縁膜を介して、金属から成るゲート電極6が形成されている。
また、ソース・ドレイン領域2A,2Cには、絶縁膜4に形成されたコンタクトホール内を埋めて、金属から成る電極層5が形成されている。
これらの構成により、トップゲート型の薄膜トランジスタが構成されている。
In the thin film transistor, a gate electrode 6 made of metal is formed on a channel region 2B of the polycrystalline silicon thin film 2 through a gate insulating film made of an insulating film 4.
Further, in the source / drain regions 2A and 2C, an electrode layer 5 made of metal is formed so as to fill the contact hole formed in the insulating film 4.
With these structures, a top-gate thin film transistor is formed.
横型のPINダイオードは、多結晶シリコン薄膜3のp+領域3A及びn+領域3Cの上に接して、それぞれ金属から成る電極層7が形成されている。 In the lateral PIN diode, an electrode layer 7 made of metal is formed on and in contact with the p + region 3A and the n + region 3C of the polycrystalline silicon thin film 3, respectively.
薄膜トランジスタの多結晶シリコン薄膜2と、横型のPINダイオードの多結晶シリコン薄膜3とには、共に、本発明の半導体装置の製造方法を用いて、絶縁基板1上に形成した非晶質シリコン薄膜に対して、レーザ光を照射して結晶化を行うことにより得られた多結晶シリコン薄膜を使用する。
そして、結晶化して得られた多結晶シリコン薄膜を、パターニングして分離することにより、薄膜トランジスタの多結晶シリコン薄膜2と、横型のPINダイオードの多結晶シリコン薄膜3とを、それぞれ同時に形成することができる。
薄膜トランジスタのソース・ドレイン領域2A,2C及びPINダイオードのp+領域3A及びn+領域3Cは、このパターニングによりそれぞれの多結晶シリコン薄膜2,3に分離する工程の前又は後に、例えば、多結晶シリコン薄膜にp型不純物やn型不純物のイオン注入を行うことによって、形成することができる。
The polycrystalline silicon thin film 2 of the thin film transistor and the polycrystalline silicon thin film 3 of the lateral PIN diode are both formed on the amorphous silicon thin film formed on the insulating substrate 1 by using the semiconductor device manufacturing method of the present invention. On the other hand, a polycrystalline silicon thin film obtained by crystallization by irradiating a laser beam is used.
Then, by patterning and separating the polycrystalline silicon thin film obtained by crystallization, the polycrystalline silicon thin film 2 of the thin film transistor and the polycrystalline silicon thin film 3 of the lateral PIN diode can be formed simultaneously. it can.
The source / drain regions 2A and 2C of the thin film transistor and the p + region 3A and n + region 3C of the PIN diode are formed before or after the step of separating into the respective polycrystalline silicon thin films 2 and 3 by this patterning, for example, polycrystalline silicon. The thin film can be formed by ion implantation of p-type impurities or n-type impurities.
上述の本実施の形態の半導体装置10の構成によれば、薄膜トランジスタの多結晶シリコン薄膜2と、横型のPINダイオードの多結晶シリコン薄膜3とを、本発明の半導体装置の製造方法を用いて形成することにより、多結晶シリコン薄膜2,3として、平坦性、均一性、結晶性に優れた、多結晶シリコン薄膜を使用することができる。これにより、それぞれ特性の良好な(例えば、移動度が高く高速で動作する、光の変換効率が高い、等)薄膜トランジスタ及びPINダイオードを有する半導体装置10を構成することができる。 According to the configuration of the semiconductor device 10 of the present embodiment described above, the polycrystalline silicon thin film 2 of the thin film transistor and the polycrystalline silicon thin film 3 of the lateral PIN diode are formed using the method for manufacturing a semiconductor device of the present invention. By doing so, a polycrystalline silicon thin film excellent in flatness, uniformity and crystallinity can be used as the polycrystalline silicon thin films 2 and 3. Accordingly, it is possible to configure the semiconductor device 10 having a thin film transistor and a PIN diode each having good characteristics (for example, high mobility and high speed operation, high light conversion efficiency, etc.).
上述の実施の形態では、トップゲート型の薄膜トランジスタを含む構成であった。
本発明の半導体装置では、絶縁層上にボトムゲート型の薄膜トランジスタを形成しても構わない。
ボトムゲート形の薄膜トランジスタを形成する場合には、絶縁基板等の絶縁層上に、ゲート電極の電極層やこの電極層に接続された配線層を形成して、この電極層や配線層を介して、非晶質シリコン薄膜を形成する。さらに、この非晶質シリコン薄膜を結晶化して、多結晶シリコン薄膜を形成する。そして、多結晶シリコン薄膜のうち、ゲート電極上の部分にチャネル領域を形成し、チャネル領域の外側にソース・ドレイン領域を形成する。
In the above-described embodiment, the top gate type thin film transistor is included.
In the semiconductor device of the present invention, a bottom-gate thin film transistor may be formed over the insulating layer.
When forming a bottom gate thin film transistor, an electrode layer of a gate electrode or a wiring layer connected to the electrode layer is formed on an insulating layer such as an insulating substrate, and the electrode layer or the wiring layer is interposed therebetween. Then, an amorphous silicon thin film is formed. Further, this amorphous silicon thin film is crystallized to form a polycrystalline silicon thin film. Then, in the polycrystalline silicon thin film, a channel region is formed in a portion on the gate electrode, and a source / drain region is formed outside the channel region.
<5.第4の実施の形態>
次に、本発明の第4の実施の形態として、半導体装置の概略構成図(断面図)を、図19に示す。
本実施の形態は、結晶化した厚膜の半導体層に、縦型のPINダイオードを形成した場合である。
<5. Fourth Embodiment>
Next, FIG. 19 shows a schematic configuration diagram (cross-sectional view) of a semiconductor device as a fourth embodiment of the present invention.
This embodiment is a case where a vertical PIN diode is formed in a crystallized thick semiconductor layer.
図19に示すように、ガラス基板やプラスチック基板等の絶縁基板11上に形成された多結晶シリコン層16を用いて、縦型のPINダイオードが形成されて、半導体装置20が構成されている。
この半導体装置20は、図示しない他の部分に、縦型のPINダイオードとは別に、トランジスタやその他の回路が形成されている。
As shown in FIG. 19, a vertical PIN diode is formed using a polycrystalline silicon layer 16 formed on an insulating substrate 11 such as a glass substrate or a plastic substrate, so that a semiconductor device 20 is configured.
In the semiconductor device 20, transistors and other circuits are formed in other parts (not shown) separately from the vertical PIN diode.
縦型のPINダイオードは、絶縁基板11上に形成された電極層12を介して、多結晶シリコン層16が形成され、多結晶シリコン層16の上に、透明電極層17が形成されて、構成されている。そして、透明電極層17の上方から入射した光Lを、PINダイオードで受光検出することができる。
多結晶シリコン層16には、縦型のPINダイオードのn+領域13とi領域14とp+領域15とが、この順序で下層から積層形成されている。
なお、n+領域13とp+領域15とは、図19とは上下逆に、n+領域13が上層にあるように積層されていても構わない。
A vertical PIN diode has a structure in which a polycrystalline silicon layer 16 is formed via an electrode layer 12 formed on an insulating substrate 11, and a transparent electrode layer 17 is formed on the polycrystalline silicon layer 16. Has been. The light L incident from above the transparent electrode layer 17 can be received and detected by the PIN diode.
In the polycrystalline silicon layer 16, an n + region 13, an i region 14 and a p + region 15 of a vertical PIN diode are stacked in this order from the lower layer.
Note that the n + region 13 and the p + region 15 may be stacked so that the n + region 13 is in an upper layer, upside down from FIG.
電極層12には、金属、合金、金属窒化物等の金属化合物の導電性材料を使用することができる。
透明電極層17には、ITO(インジウム錫酸化物)等の透明導電性材料を使用することができる。
For the electrode layer 12, a conductive material of a metal compound such as a metal, an alloy, or a metal nitride can be used.
For the transparent electrode layer 17, a transparent conductive material such as ITO (indium tin oxide) can be used.
本実施の形態の半導体装置20の縦型のPINダイオードは、受光センサとして使用することもでき、太陽電池としても使用することができる。 The vertical PIN diode of the semiconductor device 20 of the present embodiment can be used as a light receiving sensor and can also be used as a solar cell.
縦型のPINダイオードの多結晶シリコン層16には、本発明の半導体装置の製造方法を用いて、絶縁基板11上に形成した非晶質シリコン層に対して、レーザ光を照射して結晶化を行うことにより得られた多結晶シリコン層を用いる。
多結晶シリコン層16を、本発明の半導体装置の製造方法を用いて形成したことにより、多結晶シリコン層16として、平坦性、均一性、結晶性に優れた、多結晶シリコン層を使用することができる。これにより、光の変換効率の高いPINダイオードを構成することができる。
The polycrystalline silicon layer 16 of the vertical PIN diode is crystallized by irradiating the amorphous silicon layer formed on the insulating substrate 11 with laser light using the method for manufacturing a semiconductor device of the present invention. A polycrystalline silicon layer obtained by performing is used.
By using the method for manufacturing a semiconductor device of the present invention to form the polycrystalline silicon layer 16, a polycrystalline silicon layer having excellent flatness, uniformity and crystallinity is used as the polycrystalline silicon layer 16. Can do. As a result, a PIN diode with high light conversion efficiency can be configured.
上述の本実施の形態の半導体装置の構成によれば、縦型PINダイオードの多結晶シリコン層16を、本発明の半導体装置の製造方法を用いて形成することにより、多結晶シリコン層16として、平坦性、均一性、結晶性に優れた、多結晶シリコン層を使用することができる。これにより、光の変換効率の高いPINダイオードを有する半導体装置20を構成することができる。 According to the configuration of the semiconductor device of the present embodiment described above, the polycrystalline silicon layer 16 of the vertical PIN diode is formed by using the method for manufacturing a semiconductor device of the present invention. A polycrystalline silicon layer excellent in flatness, uniformity, and crystallinity can be used. As a result, the semiconductor device 20 having a PIN diode with high light conversion efficiency can be configured.
<6.第5の実施の形態>
次に、本発明の第5の実施の形態として、半導体装置の概略構成図(断面図)を、図20に示す。
本実施の形態は、2つの縦型のPINダイオードを上下に積層した、タンデム構造とした構成である。
<6. Fifth embodiment>
Next, a schematic configuration diagram (cross-sectional view) of a semiconductor device is shown in FIG. 20 as a fifth embodiment of the present invention.
This embodiment has a tandem structure in which two vertical PIN diodes are stacked one above the other.
図20に示すように、ガラス基板やプラスチック基板等の絶縁基板11上に形成された多結晶シリコン層16を用いて、下層の第1の縦型のPINダイオードが形成されている。この第1の縦型のPINダイオードの構成は、図19に示した第4の実施の形態の半導体装置20の縦型のPINダイオードの構成と同様である。
さらに、第1の縦型のPINダイオードが形成された、多結晶シリコン層16の上に接して、第2の縦型のPINダイオードが形成された、非晶質シリコン層24が積層されている。そして、この非晶質シリコン層24の上に、図19に示した第4の実施の形態の半導体装置20と同様の、透明電極層17が形成されて、半導体装置30が構成されている。
第2の縦型のPINダイオードは、非晶質シリコン層24に、下層から、n+領域21、i領域22、p+領域23が形成されて、構成されている。
なお、n+領域13,21とp+領域15,23とは、図20とは上下逆に、n+領域13,21が上層にあるように積層されていても構わない。
As shown in FIG. 20, a lower first vertical PIN diode is formed using a polycrystalline silicon layer 16 formed on an insulating substrate 11 such as a glass substrate or a plastic substrate. The configuration of the first vertical PIN diode is the same as that of the vertical PIN diode of the semiconductor device 20 of the fourth embodiment shown in FIG.
Further, an amorphous silicon layer 24 in which a second vertical PIN diode is formed is stacked on and in contact with the polycrystalline silicon layer 16 in which the first vertical PIN diode is formed. . On the amorphous silicon layer 24, the transparent electrode layer 17 similar to the semiconductor device 20 of the fourth embodiment shown in FIG. 19 is formed, and the semiconductor device 30 is configured.
The second vertical PIN diode is configured by forming an n + region 21, an i region 22, and a p + region 23 in the amorphous silicon layer 24 from the lower layer.
Note that the n + regions 13 and 21 and the p + regions 15 and 23 may be stacked so that the n + regions 13 and 21 are in the upper layer, upside down from FIG.
多結晶シリコン層16には、第4の実施の形態の半導体装置20の多結晶シリコン層16と同様に、本発明の半導体装置の製造方法を用いて非晶質シリコン層を結晶化して得られた多結晶シリコン層を用いる。これにより、多結晶シリコン層16として、平坦性、均一性、結晶性に優れた、多結晶シリコン層を使用することができるので、光の変換効率の高いPINダイオードを構成することができる。 Similar to the polycrystalline silicon layer 16 of the semiconductor device 20 of the fourth embodiment, the polycrystalline silicon layer 16 is obtained by crystallizing an amorphous silicon layer using the semiconductor device manufacturing method of the present invention. A polycrystalline silicon layer is used. As a result, a polycrystalline silicon layer having excellent flatness, uniformity, and crystallinity can be used as the polycrystalline silicon layer 16, so that a PIN diode with high light conversion efficiency can be configured.
非晶質シリコン層24としては、従来から太陽電池等に使用されている、水素化された非晶質シリコン層(a−Si:H)を使用することができる。 As the amorphous silicon layer 24, a hydrogenated amorphous silicon layer (a-Si: H) that has been conventionally used in solar cells or the like can be used.
例えば、多結晶シリコン層16の厚さを1μm前後として、非晶質シリコン層24の厚さを1μm前後として、合計の厚さを2μm前後とする。
なお、それぞれのシリコン層16,24の厚さを1μm程度よりもさらに薄くしても構わない。シリコン層16,24の厚さを、例えば、0.5μm〜1.0μmの範囲内の厚さとしても構わない。
シリコン層16,24の厚さを薄くすることにより、シリコンの使用量が少なくなるため、材料コストを低減することができる。
For example, the thickness of the polycrystalline silicon layer 16 is about 1 μm, the thickness of the amorphous silicon layer 24 is about 1 μm, and the total thickness is about 2 μm.
Note that the thickness of each of the silicon layers 16 and 24 may be made thinner than about 1 μm. The thickness of the silicon layers 16 and 24 may be set to a thickness within the range of 0.5 μm to 1.0 μm, for example.
By reducing the thickness of the silicon layers 16 and 24, the amount of silicon used is reduced, so that the material cost can be reduced.
ここで、太陽光スペクトルと、非晶質シリコン及び多結晶シリコンの吸収スペクトルを、図21に示す。
図21に示すように、非晶質シリコン(a−Si)は吸収スペクトルのピークが550nm付近にあり、多結晶シリコン(poly−Si)は吸収スペクトルのピークが750nm付近にあり、非晶質シリコン(a−Si)と多結晶シリコン(poly−Si)とでは、吸収スペクトル(波長帯)が異なっている。
従って、非晶質シリコンと多結晶シリコンとを併用することにより、直列効果として開放端電圧(Voc)が高くなるだけでなく、図中細線で示すように、太陽光のスペクトルのスペクトル密度分布に近い、スペクトル密度分布が得られる。
このことから、図20に示したように、多結晶シリコン層16上に非晶質シリコン層24を積層して、それぞれのシリコン層16,24に縦型PINダイオードを形成することにより、太陽光を幅広い波長帯域にわたって有効に吸収することができる。
Here, the sunlight spectrum and the absorption spectra of amorphous silicon and polycrystalline silicon are shown in FIG.
As shown in FIG. 21, amorphous silicon (a-Si) has an absorption spectrum peak around 550 nm, and polycrystalline silicon (poly-Si) has an absorption spectrum peak around 750 nm. (A-Si) and polycrystalline silicon (poly-Si) have different absorption spectra (wavelength bands).
Therefore, by using amorphous silicon and polycrystalline silicon together, not only the open circuit voltage (Voc) is increased as a series effect, but also the spectral density distribution of the spectrum of sunlight as shown by the thin line in the figure. A close spectral density distribution is obtained.
From this, as shown in FIG. 20, the amorphous silicon layer 24 is laminated on the polycrystalline silicon layer 16, and the vertical PIN diode is formed on each of the silicon layers 16 and 24. Can be effectively absorbed over a wide wavelength band.
また、図20に示したように、結晶化により得られた多結晶シリコン層16上に、非晶質シリコン層24を積層して構成した、本実施の形態の構成の各種特性について、予測計算を行った。多結晶シリコン層16及び非晶質シリコン層24の厚さは1μmとした。
計算の結果、短絡電流密度Jsc=23mA、開放電圧Voc=1.1V、変換効率=18%となった。
Further, as shown in FIG. 20, prediction calculation is performed for various characteristics of the configuration of the present embodiment in which the amorphous silicon layer 24 is stacked on the polycrystalline silicon layer 16 obtained by crystallization. Went. The thicknesses of the polycrystalline silicon layer 16 and the amorphous silicon layer 24 were 1 μm.
As a result of the calculation, the short-circuit current density Jsc = 23 mA, the open circuit voltage Voc = 1.1 V, and the conversion efficiency = 18%.
なお、タンデム構造の太陽電池としては、堆積法によって形成したマイクロポリシリコン層(多結晶シリコン層)上に、水素化非晶質シリコン層を積層形成して、シリコン層全体の厚さを3μmとした構成が提案されている。
この提案されている構成では、変換効率が13〜14%となっている。
即ち、本実施の形態の構成では、前述した計算結果から、この提案されている構成によりも、さらに高い変換効率が得られることがわかる。
As a tandem solar cell, a hydrogenated amorphous silicon layer is stacked on a micropolysilicon layer (polycrystalline silicon layer) formed by a deposition method, and the total thickness of the silicon layer is 3 μm. A proposed configuration has been proposed.
In this proposed configuration, the conversion efficiency is 13 to 14%.
That is, in the configuration of the present embodiment, it can be seen from the above-described calculation results that even higher conversion efficiency can be obtained by this proposed configuration.
本実施の形態の半導体装置30は、例えば、以下に説明するようにして、製造することができる。
まず、絶縁基板11上に、電極層12を形成する。電極層12の材料としては、金属、合金、金属化合物等の導電性材料を使用することができる。電極層12は、層を形成した後に、所定の平面パターンにパターニングする。
次に、電極層12上に、第1の非晶質シリコン層を形成する。
そして、第1の非晶質シリコン層を形成した後に、本発明の半導体装置の製造方法を用いて、第1の非晶質シリコン層を結晶化して、多結晶シリコン層16を形成する。
次に、多結晶シリコン層16に、n型不純物を注入してn+領域13を形成し、p型不純物を注入してp+領域15を形成する。n+領域13とp+領域15の形成順序は、どちらを先にしても構わない。
その後、多結晶シリコン層16上に、例えば、プラズマCVD法により、(第2の)非晶質シリコン層24として、水素化した非晶質シリコン層を形成する。
その後、(第2の)非晶質シリコン層24に、n型不純物を注入してn+領域21を形成し、p型不純物を注入してp+領域23を形成する。n+領域21とp+領域23の形成順序は、どちらを先にしても構わない。
さらに、非晶質シリコン層24の上に、透明電極層17を形成する。
このようにして、図20に示した半導体装置30を製造することができる。
The semiconductor device 30 of the present embodiment can be manufactured, for example, as described below.
First, the electrode layer 12 is formed on the insulating substrate 11. As a material of the electrode layer 12, a conductive material such as a metal, an alloy, or a metal compound can be used. The electrode layer 12 is patterned into a predetermined plane pattern after forming the layer.
Next, a first amorphous silicon layer is formed on the electrode layer 12.
Then, after forming the first amorphous silicon layer, the first amorphous silicon layer is crystallized to form the polycrystalline silicon layer 16 by using the method for manufacturing a semiconductor device of the present invention.
Next, an n-type impurity is implanted into the polycrystalline silicon layer 16 to form an n + region 13, and a p-type impurity is implanted to form a p + region 15. The n + region 13 and the p + region 15 may be formed in either order.
Thereafter, a hydrogenated amorphous silicon layer is formed as the (second) amorphous silicon layer 24 on the polycrystalline silicon layer 16 by, eg, plasma CVD.
Thereafter, an n-type impurity is implanted into the (second) amorphous silicon layer 24 to form an n + region 21, and a p-type impurity is implanted to form a p + region 23. The n + region 21 and the p + region 23 may be formed in either order.
Further, the transparent electrode layer 17 is formed on the amorphous silicon layer 24.
In this way, the semiconductor device 30 shown in FIG. 20 can be manufactured.
上述の本実施の形態の半導体装置の構成によれば、縦型PINダイオードの多結晶シリコン層16を、本発明の半導体装置の製造方法を用いて形成することにより、多結晶シリコン層16として、平坦性、均一性、結晶性に優れた、多結晶シリコン層を使用することができる。これにより、光の変換効率の高いPINダイオードを有する半導体装置30を構成することができる。 According to the configuration of the semiconductor device of the present embodiment described above, the polycrystalline silicon layer 16 of the vertical PIN diode is formed by using the method for manufacturing a semiconductor device of the present invention. A polycrystalline silicon layer excellent in flatness, uniformity, and crystallinity can be used. Thereby, the semiconductor device 30 having the PIN diode with high light conversion efficiency can be configured.
そして、第1の縦型PINダイオードを形成した多結晶シリコン層16の上に、第2の縦型PINダイオードを形成した非晶質シリコン層24が積層されてタンデム構造としているので、従来提案されているタンデム構造と同様に、太陽光の幅広い波長帯にわたって、受光検出することができる。 Since the amorphous silicon layer 24 having the second vertical PIN diode is laminated on the polycrystalline silicon layer 16 having the first vertical PIN diode, the tandem structure has been proposed. Similar to the tandem structure, it can detect and detect light over a wide wavelength band of sunlight.
また、本実施の形態によれば、従来の太陽電池等のように、厚いバルクのシリコン層を使用した構成と比較して、シリコンの使用量を大幅に少なくすることができる。これにより、材料コストを大幅に低減することができる。 Further, according to the present embodiment, the amount of silicon used can be significantly reduced as compared with a configuration using a thick bulk silicon layer as in a conventional solar cell or the like. Thereby, material cost can be reduced significantly.
本発明は、上述の実施の形態や実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。 The present invention is not limited to the above-described embodiments and examples, and various other configurations can be taken without departing from the gist of the present invention.
1,11 絶縁基板、2,3 多結晶シリコン薄膜、4 絶縁膜、5,7 電極層、6 ゲート電極、10,20,30 半導体装置、12 電極層、16 多結晶シリコン層、17 透明電極層、24 非晶質シリコン層、31 光源ユニット、32 レーザダイオード、33 光ファイバ、34 光学ヘッドユニット、35 ビームホモジナイザ、36 出力モニタ、37 AFディテクタ、38 対物レンズ、39 ビームスポット、40 結晶化装置、41 ガラス基板、42 下地層(バッファ層)、43 非晶質シリコン層、44 結晶質シリコン層 1,11 Insulating substrate, 2,3 Polycrystalline silicon thin film, 4 Insulating film, 5,7 electrode layer, 6 Gate electrode, 10, 20, 30 Semiconductor device, 12 Electrode layer, 16 Polycrystalline silicon layer, 17 Transparent electrode layer 24 amorphous silicon layer, 31 light source unit, 32 laser diode, 33 optical fiber, 34 optical head unit, 35 beam homogenizer, 36 output monitor, 37 AF detector, 38 objective lens, 39 beam spot, 40 crystallizer, 41 glass substrate, 42 base layer (buffer layer), 43 amorphous silicon layer, 44 crystalline silicon layer
Claims (3)
前記絶縁層上に、厚さが0.2〜1.5μmであり、ZnS−SiO 2 から成るバッファ層を形成する工程と、
前記バッファ層上に、プラズマCVD法により、厚さ300nm〜1μmの非晶質の半導体層を形成する工程と、
前記非晶質の半導体層を形成する工程を行った後、脱水素のための熱処理工程は行わないで、前記半導体層に対して、波長が350nm〜500nmの範囲内のエネルギービームを照射することにより、前記半導体層を結晶化させる工程を含む
半導体装置の製造方法。 Using at least one selected from polyimide resin, polyamideimide resin, and polysilsesquioxane, and forming an insulating layer with plastic;
Forming a buffer layer made of ZnS—SiO 2 having a thickness of 0.2 to 1.5 μm on the insulating layer;
Forming an amorphous semiconductor layer having a thickness of 300 nm to 1 μm on the buffer layer by a plasma CVD method;
After performing the step of forming the amorphous semiconductor layer, the semiconductor layer is irradiated with an energy beam having a wavelength in the range of 350 nm to 500 nm without performing a heat treatment step for dehydrogenation. The manufacturing method of the semiconductor device including the process of crystallizing the said semiconductor layer .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011141111A JP6010809B2 (en) | 2010-08-31 | 2011-06-24 | Manufacturing method of semiconductor device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010195123 | 2010-08-31 | ||
JP2010195123 | 2010-08-31 | ||
JP2011141111A JP6010809B2 (en) | 2010-08-31 | 2011-06-24 | Manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012074675A JP2012074675A (en) | 2012-04-12 |
JP6010809B2 true JP6010809B2 (en) | 2016-10-19 |
Family
ID=46170522
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011141111A Active JP6010809B2 (en) | 2010-08-31 | 2011-06-24 | Manufacturing method of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6010809B2 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9048099B2 (en) * | 2013-05-09 | 2015-06-02 | Applied Materials, Inc. | Multi-layer amorphous silicon structure with improved poly-silicon quality after excimer laser anneal |
JP2015043388A (en) * | 2013-08-26 | 2015-03-05 | 国立大学法人 琉球大学 | Semiconductor device, method of manufacturing semiconductor device, and electronic apparatus |
JP2015161701A (en) * | 2014-02-26 | 2015-09-07 | 国立大学法人 琉球大学 | display |
JP6718638B2 (en) * | 2017-03-31 | 2020-07-08 | 国立大学法人 琉球大学 | Flexible substrate manufacturing method |
JP7438506B2 (en) * | 2020-02-26 | 2024-02-27 | 国立大学法人 琉球大学 | Manufacturing method of flexible display panel |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4234223B2 (en) * | 1998-04-08 | 2009-03-04 | 東芝松下ディスプレイテクノロジー株式会社 | Thin film transistor and method for manufacturing liquid crystal display device |
US6830965B1 (en) * | 2000-10-25 | 2004-12-14 | Sharp Laboratories Of America, Inc. | Semiconductor device and a method of creating the same utilizing metal induced crystallization while suppressing partial solid phase crystallization |
US6649032B2 (en) * | 2001-05-21 | 2003-11-18 | Sharp Laboratories Of America, Inc. | System and method for sputtering silicon films using hydrogen gas mixtures |
JP2004063924A (en) * | 2002-07-31 | 2004-02-26 | Mitsubishi Heavy Ind Ltd | Method and apparatus for laser annealing |
JP2004342785A (en) * | 2003-05-15 | 2004-12-02 | Sony Corp | Method of manufacturing semiconductor, and semiconductor manufacturing equipment |
JP2004356151A (en) * | 2003-05-27 | 2004-12-16 | Matsushita Electric Ind Co Ltd | Method of manufacturing semiconductor element |
DE20321085U1 (en) * | 2003-10-23 | 2005-12-29 | Commissariat à l'Energie Atomique | Phase change memory has switching region along lateral extent of memory between contacts; current passes through switching region along lateral extent; switching region lies in memory material layer if there is constriction between contacts |
KR100568500B1 (en) * | 2003-12-26 | 2006-04-07 | 한국전자통신연구원 | Polycrystalline silicon forming method and thin film transistor fabricating method using the same |
JP4908269B2 (en) * | 2007-03-07 | 2012-04-04 | 富士フイルム株式会社 | Laser irradiation method and apparatus |
US7947523B2 (en) * | 2008-04-25 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing photoelectric conversion device |
-
2011
- 2011-06-24 JP JP2011141111A patent/JP6010809B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2012074675A (en) | 2012-04-12 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A02 | Decision of refusal |
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A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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R350 | Written notification of registration of transfer |
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