JP5986361B2

JP5986361B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP5986361B2
Application number: JP2011207073A
Authority: JP
Inventors: 覚五十嵐; 清隆米川; 靖和井上
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2011-09-22
Filing date: 2011-09-22
Publication date: 2016-09-06
Anticipated expiration: 2031-09-22
Also published as: JP2013069845A

Description

本発明は、半導体装置及びその製造技術に関し、特に、パワートランジスタなどの耐圧構造を有する半導体装置及びその製造技術に関する。 The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a semiconductor device having a breakdown voltage structure such as a power transistor and a manufacturing technique thereof.

ＬＤＭＯＳ（ＬａｔｅｒａｌｌｙＤｏｕｂｌｅＤｉｆｆｕｓｅｄＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）などの高電圧動作の半導体デバイスにおいては、ガードリング構造（ｇｕａｒｄ−ｒｉｎｇｓｔｒｕｃｔｕｒｅ）やフィールドプレート構造（ｆｉｅｌｄ−ｐｌａｔｅｓｔｒｕｃｔｕｒｅ）などの電界強度を緩和させる耐圧構造が広く採用されている。図１は、フィールドプレート構造を有する従来のＮチャネル型ＬＤＭＯＳ構造を含む半導体装置１００の一例を概略的に示す断面図である。この種のＬＤＭＯＳ構造は、たとえば、特開２００２−２７０８３０号公報（特許文献１）に開示されている。 In a semiconductor device operating at a high voltage such as an LDMOS (Laterally Double Diffused Metal Oxide Semiconductor), a guard-ring structure (field-plate structure) and a field-plate structure (field-plate structure) having a high withstand voltage structure are used. It has been adopted. FIG. 1 is a cross-sectional view schematically showing an example of a semiconductor device 100 including a conventional N-channel LDMOS structure having a field plate structure. This type of LDMOS structure is disclosed in, for example, Japanese Patent Laid-Open No. 2002-270830 (Patent Document 1).

図１に示される半導体装置１００は、横方向に互いに対向するＮ型ウェル領域１１２とＰ型ウェル領域１１３とを含むシリコン基板１１１を備えており、このシリコン基板１１１の上面には、ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法により素子分離用のフィールド酸化膜１２０が形成されている。また、半導体装置１００は、シリコン基板１１１上にゲート酸化膜１２１を介して形成されたゲート電極１２２を有する。このゲート電極１２２は、Ｎ型ウェル領域１１２とＰ型ウェル領域１１３との間の領域からフィールド酸化膜１２０上に乗り上げるように延在している。 A semiconductor device 100 shown in FIG. 1 includes a silicon substrate 111 including an N-type well region 112 and a P-type well region 113 that are opposed to each other in the lateral direction, and a LOCOS (Local) is formed on the upper surface of the silicon substrate 111. A field oxide film 120 for element isolation is formed by an Oxidation of Silicon method. The semiconductor device 100 also has a gate electrode 122 formed on the silicon substrate 111 with a gate oxide film 121 interposed therebetween. The gate electrode 122 extends from the region between the N-type well region 112 and the P-type well region 113 so as to run on the field oxide film 120.

半導体装置１００はさらに、シリコン基板１１１の上面付近に、比較的高濃度のＮ型不純物が拡散するソース領域１１５と、比較的高濃度のＮ型不純物が拡散するドレイン領域１１６と、比較的高濃度のＰ型不純物拡散領域１１７とを有する。ソース領域１１５とＰ型不純物拡散領域１１７とは、層間絶縁膜１２４のコンタクトホール１２４ａに埋設されたコンタクトプラグ１３１を介して上部配線層１４１と接続され、ゲート電極１２２は、層間絶縁膜１２４のコンタクトホール１２４ｂに埋設されたコンタクトプラグ１３２を介して上部配線層１４２と接続され、ドレイン領域１１６は、層間絶縁膜１２４のコンタクトホール１２４ｃに埋設されたコンタクトプラグ１３３を介して上部配線層１４３と接続されている。このようなＬＤＭＯＳ構造を被覆するように窒化膜などのパッシベーション膜１４５がプラズマＣＶＤ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により成膜されている。 The semiconductor device 100 further includes a source region 115 in which a relatively high concentration N-type impurity is diffused, a drain region 116 in which a relatively high concentration N-type impurity is diffused, and a relatively high concentration in the vicinity of the upper surface of the silicon substrate 111. P-type impurity diffusion region 117. The source region 115 and the P-type impurity diffusion region 117 are connected to the upper wiring layer 141 through a contact plug 131 embedded in the contact hole 124 a of the interlayer insulating film 124, and the gate electrode 122 is connected to the interlayer insulating film 124. The drain region 116 is connected to the upper wiring layer 143 through the contact plug 133 embedded in the contact hole 124c of the interlayer insulating film 124. The drain region 116 is connected to the upper wiring layer 142 through the contact plug 132 embedded in the hole 124b. ing. A passivation film 145 such as a nitride film is formed by plasma CVD (plasma-enhanced chemical vapor deposition) so as to cover such an LDMOS structure.

図１のＬＤＭＯＳ構造では、ゲート電極１２２がフィールド酸化膜１２０上でドレイン側に張り出しており、ゲート電極１２２の下方の領域の電界強度を緩和させるフィールドプレートとして機能している。また、ゲート電極１２２と電気的に接続される配線層１４２がゲート電極１２２よりもドレイン側に張り出しており、電界強度をさらに緩和させるフィールドプレートとして機能する。 In the LDMOS structure of FIG. 1, the gate electrode 122 projects to the drain side on the field oxide film 120, and functions as a field plate that relaxes the electric field strength in the region below the gate electrode 122. Further, the wiring layer 142 electrically connected to the gate electrode 122 protrudes to the drain side from the gate electrode 122, and functions as a field plate that further reduces the electric field strength.

しかしながら、図１のＬＤＭＯＳ構造では、パッシベーション膜１４５の上面に電荷がトラップされて蓄積することにより、ＬＤＭＯＳ構造内の電界強度の分布が変動して耐圧性能などの電気的特性が劣化するという問題がある。 However, the LDMOS structure of FIG. 1 has a problem that electric charges are trapped and accumulated on the upper surface of the passivation film 145, thereby varying the electric field intensity distribution in the LDMOS structure and degrading electrical characteristics such as withstand voltage performance. is there.

図２は、ソース領域１１５への印加電圧よりも高いドレイン電圧をドレイン領域１１６に印加したときの図１のＬＤＭＯＳ構造内部の等電位線の一部を点線で表した概略図である。配線層１４２の横方向長さ（配線長）Ｌｆを大きくすれば、フィールドプレート効果によりゲート電極１２２の下方領域の電界強度を緩和させることができる。しかしながら、パッシベーション膜１４５の上面に電荷がトラップされて蓄積すると、図２に示されるように、フィールド酸化膜１２０の直下に等電位線が密となる電界集中領域ＥＦが発生し、ソース・ドレイン間耐圧を低下させる原因となり得る。 FIG. 2 is a schematic diagram showing a part of equipotential lines in the LDMOS structure of FIG. 1 when a drain voltage higher than the voltage applied to the source region 115 is applied to the drain region 116. If the lateral length (wiring length) Lf of the wiring layer 142 is increased, the electric field strength in the region below the gate electrode 122 can be reduced by the field plate effect. However, when electric charges are trapped and accumulated on the upper surface of the passivation film 145, an electric field concentration region EF in which equipotential lines are densely generated immediately below the field oxide film 120 as shown in FIG. It can be a cause of lowering the withstand voltage.

特開２００２−２７０８３０号公報（図１〜図４、段落００１３〜００２０など）JP 2002-270830 A (FIGS. 1-4, paragraphs 0013-0020, etc.)

フィールド酸化膜の下方の領域での電界強度を緩和させる一つの方法は、フィールド酸化膜上の層間絶縁膜の厚さを増大させることである。しかしながら、層間絶縁膜の厚さを増大させると、プロセス条件を大幅に見直す必要が生じ、これに伴うコスト増が発生するという問題がある。たとえば、層間絶縁膜の厚さを増大させると、この層間絶縁膜に形成されるコンタクトホールのアスペクト比（コンタクトホールの直径に対する深さの比率）が高くなるので、コンタクトホールの未開口を回避するために、層間絶縁膜の成膜のプロセス条件や、コンタクトホール形成のためのフォトリソグラフィやエッチングのプロセス条件を見直す必要がある。また、高アスペクト比のコンタクトホール内に段差被覆性（ステップカバレッジ）の良好な膜を形成するためにプロセス条件を見直す必要も生ずる。 One method of reducing the electric field strength in the region below the field oxide film is to increase the thickness of the interlayer insulating film on the field oxide film. However, when the thickness of the interlayer insulating film is increased, there is a problem that the process conditions need to be reexamined drastically, and the cost increases accordingly. For example, when the thickness of the interlayer insulating film is increased, the aspect ratio of the contact hole formed in the interlayer insulating film (ratio of the depth to the diameter of the contact hole) is increased, so that contact holes are not opened. Therefore, it is necessary to review the process conditions for forming the interlayer insulating film and the process conditions for photolithography and etching for forming contact holes. In addition, it is necessary to review the process conditions in order to form a film having good step coverage (step coverage) in a contact hole having a high aspect ratio.

上記に鑑みて本発明の目的は、プロセス条件の大幅な見直しを行うことなく耐圧性能などの電気的特性を向上させることができる半導体装置及びその製造方法を提供することである。 In view of the above, an object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can improve electrical characteristics such as withstand voltage performance without significant review of process conditions.

本発明の第１の態様による半導体装置の製造方法は、半導体構造の上面領域に島状の絶縁膜を形成する工程と、前記絶縁膜の上面領域に配列された複数の凸状導電部を形成する工程と、前記複数の凸状導電部を熱酸化して複数の凸状絶縁部を形成する工程と、前記複数の凸状絶縁部と前記絶縁膜とを被覆するように層間絶縁膜を堆積させる工程とを備え、前記複数の凸状導電部は、当該複数の凸状導電部の上端がストライプ状をなすように形成されることを特徴とする。 A method of manufacturing a semiconductor device according to a first aspect of the present invention includes a step of forming an island-shaped insulating film in an upper surface region of a semiconductor structure, and forming a plurality of convex conductive portions arranged in the upper surface region of the insulating film. A step of thermally oxidizing the plurality of convex conductive portions to form a plurality of convex insulating portions, and depositing an interlayer insulating film so as to cover the plurality of convex insulating portions and the insulating film And the plurality of convex conductive portions are formed such that the upper ends of the plurality of convex conductive portions form a stripe shape .

本発明の第２の態様による半導体装置は、半導体構造と、前記半導体構造の上面領域に形成された島状の第１絶縁膜と、前記第１絶縁膜の上面領域に配列された複数の凸状絶縁部と、前記第１絶縁膜と前記複数の凸状絶縁部とを被覆する層間絶縁膜と、前記第１絶縁膜の当該上面領域に前記複数の凸状絶縁部と並んで形成され、前記層間絶縁膜により被覆されている下部配線層と、前記下部配線層の上部と側面部とを被覆する第２絶縁膜とを備え、前記複数の凸状絶縁部の上端は、ストライプ状をなし、前記複数の凸状絶縁部は、前記下部配線層を構成する導電性材料と同じ材料の酸化物からなり、前記層間絶縁膜は前記第２絶縁膜を介して前記下部配線層を被覆することを特徴とする。 A semiconductor device according to a second aspect of the present invention includes a semiconductor structure, an island-shaped first insulating film formed in an upper surface region of the semiconductor structure, and a plurality of protrusions arranged in the upper surface region of the first insulating film. An insulating interlayer, an interlayer insulating film that covers the first insulating film and the plurality of convex insulating sections, and a plurality of the convex insulating sections formed in the upper surface region of the first insulating film; A lower wiring layer covered with the interlayer insulating film; and a second insulating film covering an upper portion and a side surface portion of the lower wiring layer, and upper ends of the plurality of convex insulating portions form a stripe shape. The plurality of convex insulating portions are made of an oxide of the same material as the conductive material constituting the lower wiring layer, and the interlayer insulating film covers the lower wiring layer via the second insulating film. It is characterized by that.

本発明によれば、島状の絶縁膜の上面領域に複数の凸状絶縁部が配列されており、層間絶縁膜はこれら凸状絶縁膜を被覆するので、平坦度の高い層間絶縁膜を形成することができる。したがって、半導体装置の電気的特性を向上させることができる。 According to the present invention, a plurality of convex insulating portions are arranged on the upper surface region of the island-shaped insulating film, and the interlayer insulating film covers these convex insulating films, so that an interlayer insulating film with high flatness is formed. can do. Therefore, the electrical characteristics of the semiconductor device can be improved.

従来のＬＤＭＯＳ構造を有する半導体装置の一例を概略的に示す断面図である。It is sectional drawing which shows roughly an example of the semiconductor device which has the conventional LDMOS structure. 図１のＬＤＭＯＳ構造における等電位線の一部を点線で示す図である。It is a figure which shows a part of equipotential line in the LDMOS structure of FIG. 1 with a dotted line. 本発明に係る実施の形態１の半導体装置の構成を概略的に示す断面図である。1 is a cross sectional view schematically showing a configuration of a semiconductor device according to a first embodiment of the present invention. 実施の形態１の半導体装置の第１の製造工程を示すための図である。5 is a diagram for illustrating a first manufacturing process of the semiconductor device of First Embodiment; FIG. 実施の形態１の半導体装置の第２の製造工程を示すための図である。FIG. 10 is a diagram for illustrating a second manufacturing process of the semiconductor device of the first embodiment. 実施の形態１の半導体装置の第３の製造工程を示すための図である。FIG. 10 is a diagram for illustrating a third manufacturing process for the semiconductor device of the first embodiment. （Ａ），（Ｂ）は、実施の形態１の半導体装置の第４の製造工程を示すための図である。(A), (B) is a figure for demonstrating the 4th manufacturing process of the semiconductor device of Embodiment 1. FIGS. （Ａ），（Ｂ）は、実施の形態１の半導体装置の第５の製造工程を示すための図である。(A), (B) is a figure for demonstrating the 5th manufacturing process of the semiconductor device of Embodiment 1. FIG. 実施の形態１の半導体装置の第６の製造工程を示すための図である。FIG. 10 is a diagram for illustrating a sixth manufacturing process of the semiconductor device of First Embodiment. 実施の形態１の半導体装置の第７の製造工程を示すための図である。FIG. 10 is a diagram for illustrating a seventh manufacturing process for the semiconductor device of the first embodiment. 実施の形態１の変形例の半導体装置の構成を概略的に示す断面図である。FIG. 6 is a cross sectional view schematically showing a configuration of a semiconductor device of a modified example of the first embodiment. 本発明の実施の形態２の半導体装置の製造工程の一部を概略的に示す断面図である。It is sectional drawing which shows roughly a part of manufacturing process of the semiconductor device of Embodiment 2 of this invention. 比較例の半導体装置の製造工程の一部を概略的に示す断面図である。It is sectional drawing which shows a part of manufacturing process of the semiconductor device of a comparative example roughly. 本発明の実施の形態３の半導体装置の構造を概略的に示す断面図である。It is sectional drawing which shows roughly the structure of the semiconductor device of Embodiment 3 of this invention. 比較例の半導体装置の構造を概略的に示す断面図である。It is sectional drawing which shows roughly the structure of the semiconductor device of a comparative example.

以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。 Hereinafter, various embodiments according to the present invention will be described with reference to the drawings.

実施の形態１．
図３は、本発明に係る実施の形態１の半導体装置１の構成を概略的に示す断面図である。図３に示される半導体装置１は、横型二重拡散構造を有するＮチャネル型のＬＤＭＯＳ（ＬａｔｅｒａｌｌｙＤｏｕｂｌｅＤｉｆｆｕｓｅｄＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）である。図中のＸ軸方向は、半導体装置１を構成するＰ型半導体基板１１の上面（主面）の面内方向に平行な横方向であり、Ｚ軸方向は、半導体装置１の厚み方向であり且つＸ軸方向に垂直な方向である。また、Ｙ軸方向は、Ｘ軸方向とＺ軸方向の双方と垂直な方向である。 Embodiment 1 FIG.
FIG. 3 is a cross-sectional view schematically showing the configuration of the semiconductor device 1 according to the first embodiment of the present invention. The semiconductor device 1 shown in FIG. 3 is an N-channel type LDMOS (Laterally Double Diffused Metal Oxide Semiconductor) having a lateral double diffusion structure. The X-axis direction in the figure is a lateral direction parallel to the in-plane direction of the upper surface (main surface) of the P-type semiconductor substrate 11 constituting the semiconductor device 1, and the Z-axis direction is the thickness direction of the semiconductor device 1. The direction is perpendicular to the X-axis direction. The Y-axis direction is a direction perpendicular to both the X-axis direction and the Z-axis direction.

図３に示される半導体装置１は、半導体構造であるＰ型半導体基板１１の内部に横方向（Ｘ軸方向）に互いに対向するＮ型ウェル領域１２とＰ型ウェル領域１３とを有している。Ｎ型ウェル領域１２は、リンや砒素などのＮ型不純物が拡散されたＮ型領域であり、Ｐ型ウェル領域１３は、ボロンなどのＰ型不純物が拡散されたＰ型領域である。また、Ｐ型半導体基板１１の上面近傍には、Ｐ型ウェル領域１３に囲まれるソース領域１５とボディコンタクト領域１７とが互いに隣接して形成されている。ソース領域１５は、リンや砒素などのＮ型不純物が比較的高濃度に拡散されたＮ^＋型領域であり、ボディコンタクト領域１７は、ボロンなどのＰ型不純物が比較的高濃度に拡散されたＰ^＋型領域である。さらに、Ｐ型半導体基板１１の上面近傍には、Ｎ型ウェル領域１２に囲まれたドレイン領域１６が形成されている。ドレイン領域１６は、リンや砒素などのＮ型不純物が比較的高濃度に拡散されたＮ^＋型領域である。 A semiconductor device 1 shown in FIG. 3 has an N-type well region 12 and a P-type well region 13 that are opposed to each other in the lateral direction (X-axis direction) inside a P-type semiconductor substrate 11 having a semiconductor structure. . The N-type well region 12 is an N-type region in which N-type impurities such as phosphorus and arsenic are diffused, and the P-type well region 13 is a P-type region in which P-type impurities such as boron are diffused. A source region 15 and a body contact region 17 surrounded by the P-type well region 13 are formed adjacent to each other in the vicinity of the upper surface of the P-type semiconductor substrate 11. The source region 15 is an N ⁺ type region in which N-type impurities such as phosphorus and arsenic are diffused at a relatively high concentration, and the body contact region 17 is diffused in a P-type impurity such as boron at a relatively high concentration. P ⁺ type region. Further, a drain region 16 surrounded by the N-type well region 12 is formed in the vicinity of the upper surface of the P-type semiconductor substrate 11. The drain region 16 is an N ⁺ type region in which an N type impurity such as phosphorus or arsenic is diffused at a relatively high concentration.

Ｐ型半導体基板１１としては、シリコン基板を使用することができるが、これに限定されず、たとえば、エピタキシャル成長層を有する半導体構造、あるいは、内部に埋め込み絶縁膜を有するＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板を使用してもよい。 The P-type semiconductor substrate 11 can be a silicon substrate, but is not limited to this. For example, a semiconductor structure having an epitaxial growth layer or an SOI (Silicon On Insulator) substrate having a buried insulating film therein is used. May be used.

Ｐ型半導体基板１１の上面領域には、ＬＯＣＯＳ法により形成された島状のフィールド絶縁膜２０が存在する。このフィールド絶縁膜２０の横方向一端近傍においてＰ型半導体基板１１の上面にゲート絶縁膜２１が形成されている。本実施の形態では、ゲート絶縁膜２１は、Ｐ型半導体基板１１の表面を熱酸化することで形成されるが、これに代えてＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により高誘電率材料からなるゲート絶縁膜２１を成膜してもよい。 An island-shaped field insulating film 20 formed by the LOCOS method is present in the upper surface region of the P-type semiconductor substrate 11. A gate insulating film 21 is formed on the upper surface of the P-type semiconductor substrate 11 in the vicinity of one end in the horizontal direction of the field insulating film 20. In the present embodiment, the gate insulating film 21 is formed by thermally oxidizing the surface of the P-type semiconductor substrate 11. Instead, a gate insulating film made of a high dielectric constant material is formed by a CVD (Chemical Vapor Deposition) method. The film 21 may be formed.

また、ゲート絶縁膜２１の上面領域からフィールド絶縁膜２０の上面領域までポリシリコンなどのゲート電極（下部配線層）２２が延在している。図３に示されるように、ゲート電極２２はフィールド絶縁膜２０の上に張り出すように形成されているので、ゲート電極２２の下方域の電界強度を緩和させるフィールドプレートとして機能する。 A gate electrode (lower wiring layer) 22 such as polysilicon extends from the upper surface region of the gate insulating film 21 to the upper surface region of the field insulating film 20. As shown in FIG. 3, since the gate electrode 22 is formed so as to overhang the field insulating film 20, it functions as a field plate that reduces the electric field strength in the region below the gate electrode 22.

また、フィールド絶縁膜２０の上面領域には、酸化ダミーパターン２３がゲート電極２２と並んで形成されている。後述するように、この酸化ダミーパターン２３は、フィールド絶縁膜２０の上面領域に立設された複数の凸状絶縁部で構成される。これら凸状絶縁部は、ゲート電極２２を構成する導電性材料と同じ材料の熱酸化物からなる。 An oxidation dummy pattern 23 is formed alongside the gate electrode 22 in the upper surface region of the field insulating film 20. As will be described later, the oxidation dummy pattern 23 is composed of a plurality of convex insulating portions standing on the upper surface region of the field insulating film 20. These convex insulating portions are made of a thermal oxide of the same material as the conductive material constituting the gate electrode 22.

上記したゲート電極２２、酸化ダミーパターン２３及びＰ型半導体基板１１を被覆するようにシリコン酸化膜などの層間絶縁膜２６が形成されている。この層間絶縁膜２６上には、アルミニウムや銅などの上部配線層４１，４２，４３が形成されている。これら上部配線層４１，４２，４３のうち上部配線層４１は、層間絶縁膜２６のコンタクトホール２６ａに埋設されたコンタクトプラグ３１を介してソース領域１５及びボディコンタクト領域１７の双方と電気的に接続され、上部配線層４２は、層間絶縁膜２６のコンタクトホール２６ｂに埋設されたコンタクトプラグ３２を介してゲート電極２２と電気的に接続され、上部配線層４３は、層間絶縁膜２６のコンタクトホール２６ｃに埋設されたコンタクトプラグ３３を介してドレイン領域１６と電気的に接続されている。 An interlayer insulating film 26 such as a silicon oxide film is formed so as to cover the gate electrode 22, the oxidation dummy pattern 23 and the P-type semiconductor substrate 11. On the interlayer insulating film 26, upper wiring layers 41, 42, 43 such as aluminum and copper are formed. Of these upper wiring layers 41, 42, 43, the upper wiring layer 41 is electrically connected to both the source region 15 and the body contact region 17 through a contact plug 31 embedded in the contact hole 26 a of the interlayer insulating film 26. The upper wiring layer 42 is electrically connected to the gate electrode 22 through the contact plug 32 embedded in the contact hole 26b of the interlayer insulating film 26, and the upper wiring layer 43 is connected to the contact hole 26c of the interlayer insulating film 26. The drain region 16 is electrically connected via a contact plug 33 embedded in the drain.

そして、層間絶縁膜２６と上部配線層４１，４２，４３とを被覆し保護するパッシベーション膜４５が形成されている。パッシベーション膜４５は、たとえば、プラズマＣＶＤ法によりシリコン窒化膜を成膜することで形成することができる。 Then, a passivation film 45 that covers and protects the interlayer insulating film 26 and the upper wiring layers 41, 42, and 43 is formed. The passivation film 45 can be formed, for example, by forming a silicon nitride film by a plasma CVD method.

図３に示されるように、上部配線層４２は、ゲート電極２２の延在方向（Ｘ軸方向）に沿って酸化ダミーパターン２３の直上の領域に張り出すように形成されているので、ゲート電極２２の下方域の電界強度を緩和させるフィールドプレートとして機能する。図１の従来のＬＤＭＯＳ構造と比べると、酸化ダミーパターン２３の存在により、フィールド絶縁膜２０上における層間絶縁膜２６の上面の平坦度が向上するので、上部配線層４２の配線容量のバラツキを抑制することができる。また、図１の従来のＬＤＭＯＳ構造と比べると、フィールド絶縁膜２０と上部配線層４２との間の絶縁膜の膜厚（すなわち、酸化ダミーパターン２３と層間絶縁膜２６とを含む絶縁膜の膜厚）を局所的に大きくすることができるので、フィールド絶縁膜２０の下方域の電界強度を緩和させることができる。しかも、当該絶縁膜の膜厚の大きさは、コンタクトホール２６ａ，２６ｂ，２６ｃの形成領域にほとんど影響を与えることのない局所的なものである。したがって、酸化ダミーパターン２３を持たない構造と比べて、プロセス条件の見直しを最小限に抑制しつつ耐圧性能などの電気的特性を向上させることができる。 As shown in FIG. 3, the upper wiring layer 42 is formed so as to protrude to a region immediately above the oxidation dummy pattern 23 along the extending direction (X-axis direction) of the gate electrode 22. It functions as a field plate that relaxes the electric field strength in the region below 22. Compared with the conventional LDMOS structure of FIG. 1, the presence of the oxidation dummy pattern 23 improves the flatness of the upper surface of the interlayer insulating film 26 on the field insulating film 20, thereby suppressing variations in wiring capacitance of the upper wiring layer 42. can do. Compared with the conventional LDMOS structure of FIG. 1, the film thickness of the insulating film between the field insulating film 20 and the upper wiring layer 42 (that is, the film of the insulating film including the oxide dummy pattern 23 and the interlayer insulating film 26) (Thickness) can be locally increased, so that the electric field strength in the lower region of the field insulating film 20 can be relaxed. In addition, the thickness of the insulating film is a local one that hardly affects the formation region of the contact holes 26a, 26b, and 26c. Therefore, compared with a structure without the oxidation dummy pattern 23, it is possible to improve electrical characteristics such as withstand voltage performance while minimizing the review of process conditions.

次に、上記半導体装置１の製造方法について説明する。図４〜図６、図７（Ａ），（Ｂ）、図８（Ａ），（Ｂ）、図９及び図１０は、実施の形態１の半導体装置１の製造工程の例を示すための図である。ここで、図４〜図６、図７（Ａ）、図８（Ａ）、図９及び図１０は、各工程で得られる半導体構造の断面図であり、図７（Ｂ）は、図７（Ａ）の上面視図（平面図）であり、図８（Ｂ）は、図８（Ａ）の上面視図（平面図）である。 Next, a method for manufacturing the semiconductor device 1 will be described. 4 to 6, 7 A, 7 B, 8 A, 8 B, 9, and 10 illustrate examples of manufacturing steps of the semiconductor device 1 according to the first embodiment. FIG. Here, FIG. 4 to FIG. 6, FIG. 7A, FIG. 8A, FIG. 9 and FIG. 10 are cross-sectional views of the semiconductor structure obtained in each step, and FIG. FIG. 8A is a top view (plan view) of FIG. 8A, and FIG. 8B is a top view (plan view) of FIG. 8A.

まず、Ｐ型半導体基板１１を用意し、このＰ型半導体基板１１に対して、Ｎ型ウェル領域１２を形成するためのリンなどのＮ型不純物を選択的にイオン注入する。その後、ＬＯＣＯＳ法によりこのＰ型半導体基板１１の表面にフィールド絶縁膜２０を形成する。具体的には、Ｐ型半導体基板１１上に窒化膜パターン（図示せず）を形成し、この窒化膜パターンをマスクとしてＰ型半導体基板１１の露出面を高温で熱酸化することでフィールド絶縁膜２０を形成することができる。フィールド絶縁膜２０を形成する際に、イオン注入されたＮ型不純物が縦方向と横方向とに拡散することで図４のＮ型ウェル領域１２が形成される。 First, a P-type semiconductor substrate 11 is prepared, and N-type impurities such as phosphorus for forming an N-type well region 12 are selectively ion-implanted into the P-type semiconductor substrate 11. Thereafter, a field insulating film 20 is formed on the surface of the P-type semiconductor substrate 11 by the LOCOS method. Specifically, a nitride film pattern (not shown) is formed on the P-type semiconductor substrate 11, and the exposed surface of the P-type semiconductor substrate 11 is thermally oxidized at a high temperature by using this nitride film pattern as a mask. 20 can be formed. When the field insulating film 20 is formed, the N-type impurities implanted in the vertical direction and the horizontal direction are diffused in the N-type well region 12 shown in FIG.

次に、図４の構造上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてボロンなどのＰ型不純物をＰ型半導体基板１１にイオン注入して図５のＰ型ウェル領域１３を形成する。 Next, a resist pattern (not shown) is formed on the structure of FIG. 4, and P-type impurities such as boron are ion-implanted into the P-type semiconductor substrate 11 using the resist pattern as a mask to form the P-type well region of FIG. 13 is formed.

次に、図６に示されるように、たとえば減圧ＣＶＤ法により、全面に亘って、リンが高濃度にドープされたポリシリコンからなる導電性材料層２２Ｐを成膜する。さらに、フォトリソグラフィやＥＵＶ（ＥｘｔｒｅｍｅＵｌｔｒａＶｉｏｌｅｔ）リソグラフィなどの半導体リソグラフィによりこの導電性材料層２２Ｐ上にレジストパターン２５を形成する。そして、このレジストパターン２５をマスクとしてドライエッチングを行うことで、図７（Ａ），（Ｂ）に示されるようなゲート電極２２とダミーパターン２３Ｐとを形成することができる。ゲート電極２２は、たとえば、０．３μｍ〜０．５μｍ程度の厚さと数μｍ程度の横方向幅（Ｘ軸方向の幅）とを持つように形成されればよい。 Next, as shown in FIG. 6, a conductive material layer 22P made of polysilicon doped with phosphorus at a high concentration is formed on the entire surface by, eg, low pressure CVD. Further, a resist pattern 25 is formed on the conductive material layer 22P by semiconductor lithography such as photolithography or EUV (Extreme Ultra Violet) lithography. Then, by performing dry etching using the resist pattern 25 as a mask, the gate electrode 22 and the dummy pattern 23P as shown in FIGS. 7A and 7B can be formed. The gate electrode 22 may be formed to have a thickness of about 0.3 μm to 0.5 μm and a lateral width (width in the X-axis direction) of about several μm, for example.

ダミーパターン２３Ｐは、図７（Ａ）に示されるようにフィールド絶縁膜２０の上面領域に規則的に配列された多数の凸状導電部２３０Ｐ，２３０Ｐ，…で構成される。これら凸状導電部２３０Ｐ，２３０Ｐ，…の上端は、図７（Ｂ）に示されるようにストライプ状をなし、各凸状導電部２３０ＰがＸ軸方向に０．０５μｍ〜０．１μｍ程度の極小幅を有する。凸状導電部２３０ＰのＸ軸方向のピッチ（間隔）は０．５μｍ〜１．０μｍ程度である。 As shown in FIG. 7A, the dummy pattern 23P includes a large number of convex conductive portions 230P, 230P,... Regularly arranged in the upper surface region of the field insulating film 20. The upper ends of these convex conductive portions 230P, 230P,... Are striped as shown in FIG. 7B, and each convex conductive portion 230P has a pole of about 0.05 μm to 0.1 μm in the X-axis direction. Has a narrow width. The pitch (interval) in the X-axis direction of the convex conductive portion 230P is about 0.5 μm to 1.0 μm.

次に、図７（Ａ），（Ｂ）のゲート電極２２の表面とダミーパターン２３ＰとＰ型半導体基板１１の露出面とを熱酸化する。この結果、図８（Ａ）に示されるようにゲート電極２２の表面とＰ型半導体基板１１の上面とに薄い酸化膜２４が形成される。同時に、図７（Ａ），（Ｂ）の凸状導電部２３０Ｐ，２３０Ｐ，…が熱酸化することにより凸状絶縁部２３０，２３０，…からなる酸化ダミーパターン２３が形成される。熱酸化としては、９００℃〜千数百℃程度の高温の酸素雰囲気下でドライ酸化を実行すればよいが、ドライ酸化に代えてウエット酸化を実行してもよい。半導体装置１の電気的特性に影響を与えないためには、凸状導電部２３０Ｐ，２３０Ｐ，…は完全に酸化されることが望ましい。凸状導電部２３０Ｐの完全酸化条件は、シミュレーションによりたとえば以下のようになることが確認された。 Next, the surface of the gate electrode 22, the dummy pattern 23 P, and the exposed surface of the P-type semiconductor substrate 11 in FIGS. 7A and 7B are thermally oxidized. As a result, as shown in FIG. 8A, a thin oxide film 24 is formed on the surface of the gate electrode 22 and the upper surface of the P-type semiconductor substrate 11. At the same time, the convex conductive portions 230P, 230P,... In FIGS. 7A and 7B are thermally oxidized to form an oxidation dummy pattern 23 including the convex insulating portions 230, 230,. As thermal oxidation, dry oxidation may be performed in a high-temperature oxygen atmosphere of about 900 ° C. to several hundreds of degrees Celsius, but wet oxidation may be performed instead of dry oxidation. In order not to affect the electrical characteristics of the semiconductor device 1, it is desirable that the convex conductive portions 230P, 230P,. It was confirmed by simulation that the complete oxidation condition of the convex conductive portion 230P is as follows, for example.

厚さ０．４８μｍと幅０．１μｍとを有する凸状導電部２３０Ｐの場合：
温度９００℃のドライ酸素雰囲気下で処理時間が６００分〜８００分、
温度９５０℃のドライ酸素雰囲気下で処理時間が２５０分〜４５０分、
温度１０００℃のドライ酸素雰囲気下で処理時間が１００分〜２５０分。 In the case of the convex conductive portion 230P having a thickness of 0.48 μm and a width of 0.1 μm:
The processing time is 600 minutes to 800 minutes in a dry oxygen atmosphere at a temperature of 900 ° C.
The processing time is 250 minutes to 450 minutes in a dry oxygen atmosphere at a temperature of 950 ° C.
The processing time is 100 minutes to 250 minutes in a dry oxygen atmosphere at a temperature of 1000 ° C.

厚さ０．３０μｍと幅０．１μｍとを有する凸状導電部２３０Ｐの場合：
温度９００℃のドライ酸素雰囲気下で処理時間が４００分〜６００分、
温度９５０℃のドライ酸素雰囲気下で処理時間が１５０分〜３５０分、
温度１０００℃のドライ酸素雰囲気下で処理時間が５０分〜１５０分。 In the case of the convex conductive portion 230P having a thickness of 0.30 μm and a width of 0.1 μm:
The processing time is 400 minutes to 600 minutes in a dry oxygen atmosphere at a temperature of 900 ° C.
Processing time is 150 minutes to 350 minutes in a dry oxygen atmosphere at a temperature of 950 ° C.
Processing time is 50 minutes to 150 minutes in a dry oxygen atmosphere at a temperature of 1000 ° C.

上記熱酸化の実行後は、図８（Ａ），（Ｂ）の構造上にフォトリソグラフィでソース領域及びドレイン領域用の開口部を持つレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、酸化膜２４を介してリンや砒素などのＮ型不純物を高濃度でイオン注入する。次いで、このレジストパターンは除去される。さらに、フォトリソグラフィでボディコンタクト領域用の開口部を持つ別のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、酸化膜２４を介してボロンなどのＰ型不純物を高濃度でイオン注入する。次いで、このレジストパターンは除去される。その後、８００℃〜千数百度程度の高温で熱処理（たとえば、ドライ酸化）を行うことでイオン注入されたＮ型不純物とＰ型不純物とを活性化させる。この結果、図９に示されるようにＮ^＋型のソース領域１５、Ｎ^＋型のドレイン領域１６及びＰ^＋型のボディコンタクト領域１７が形成される。ここで、凸状絶縁部２３０，２３０，…に未酸化部分が残存していたとしても、Ｎ型不純物とＰ型不純物とが熱処理で活性化される際に、当該未酸化部分を酸化させることができる。 After the thermal oxidation is performed, a resist pattern (not shown) having openings for the source region and the drain region is formed on the structure shown in FIGS. 8A and 8B by photolithography, and this resist pattern is formed. As a mask, N-type impurities such as phosphorus and arsenic are ion-implanted at a high concentration through the oxide film 24. Next, the resist pattern is removed. Further, another resist pattern (not shown) having an opening for a body contact region is formed by photolithography, and using this resist pattern as a mask, a P-type impurity such as boron is highly concentrated through the oxide film 24. Ion implantation. Next, the resist pattern is removed. Thereafter, heat treatment (for example, dry oxidation) is performed at a high temperature of about 800 ° C. to several hundreds of degrees to activate the ion-implanted N-type impurity and P-type impurity. As a result, as shown in FIG. 9, an N ⁺ -type source region 15, an N ⁺ -type drain region 16, and a P ⁺ -type body contact region 17 are formed. Here, even if an unoxidized portion remains in the convex insulating portions 230, 230,..., The unoxidized portion is oxidized when the N-type impurity and the P-type impurity are activated by the heat treatment. Can do.

次に、図９の構造上に、たとえば常圧ＣＶＤ法により、シリコン酸化膜などの絶縁材料層を堆積させる。たとえば、シラン（ＳｉＨ_４）と酸素（Ｏ_２）やホスフィン（ＰＨ_３）とを原料ガスとし、３００℃〜５００℃程度の温度で常圧ＣＶＤを実行して絶縁材料層を形成すればよい。あるいは、ＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）ガスを原料ガスとして絶縁材料層を形成してもよい。次いで、たとえば８００℃〜千数百度程度の高温で熱処理を行うことによりこの絶縁材料層をリフローさせて図１０の絶縁材料膜２６Ｐを形成する。ここで、凸状絶縁部２３０，２３０，…に未酸化部分が残存していたとしても、リフロー処理の際に当該未酸化部分を酸化させることができる。絶縁材料膜２６Ｐは、たとえば１．０μｍ〜２．０μｍ程度の範囲内の膜厚を持つように形成されればよい。特に、絶縁材料膜２６Ｐの厚みを１．０μｍ以上とすれば、酸化ダミーパターン２３上の絶縁材料膜２６Ｐの上面の平坦度を高くすることができる。 Next, an insulating material layer such as a silicon oxide film is deposited on the structure of FIG. 9 by, for example, atmospheric pressure CVD. For example, silane (SiH ₄ ), oxygen (O ₂ ), and phosphine (PH ₃ ) are used as source gases, and atmospheric pressure CVD is performed at a temperature of about 300 ° C. to 500 ° C. to form an insulating material layer. Alternatively, the insulating material layer may be formed using a TEOS (tetraethoxysilane) gas as a source gas. Next, the insulating material layer is reflowed by performing heat treatment at a high temperature of, for example, about 800 ° C. to several hundreds of degrees to form the insulating material film 26P of FIG. Here, even if an unoxidized portion remains in the convex insulating portions 230, 230,..., The unoxidized portion can be oxidized during the reflow process. The insulating material film 26P may be formed to have a film thickness in the range of about 1.0 μm to 2.0 μm, for example. In particular, if the thickness of the insulating material film 26P is 1.0 μm or more, the flatness of the upper surface of the insulating material film 26P on the oxide dummy pattern 23 can be increased.

次いで、図１０に示されるように、フォトリソグラフィにより絶縁材料膜２６Ｐ上にレジストパターン２８を形成し、このレジストパターン２８をマスクとしてドライエッチングを実行することで図３のコンタクトホール２６ａ〜２６ｃを持つ層間絶縁膜２６が形成される。その後、たとえばＣＶＤ法により、これらコンタクトホール２６ａ〜２６ｃ内にタングステンなどの導電性材料を埋設してコンタクトプラグ３１〜３３を形成する。さらに上部配線層４１〜４３とパッシベーション膜４５とを順に形成する。その結果、図３の半導体装置１が完成する。 Next, as shown in FIG. 10, a resist pattern 28 is formed on the insulating material film 26 P by photolithography, and dry etching is performed using the resist pattern 28 as a mask to have the contact holes 26 a to 26 c in FIG. 3. Interlayer insulating film 26 is formed. Thereafter, contact plugs 31 to 33 are formed by embedding a conductive material such as tungsten in the contact holes 26a to 26c by, for example, a CVD method. Further, upper wiring layers 41 to 43 and a passivation film 45 are formed in order. As a result, the semiconductor device 1 of FIG. 3 is completed.

上記した実施の形態１に係る製造方法は、フィールド絶縁膜２０の上面領域に多数の凸状絶縁部２３０，２３０，…からなる酸化ダミーパターン２３を形成する工程を備えている。このため、フィールド絶縁膜２０と上部配線層４２との間の絶縁膜の膜厚（すなわち、酸化ダミーパターン２３と層間絶縁膜２６との合計の膜厚）を局所的に大きくすることができる。これにより、フィールド絶縁膜２０の直下の領域の電界強度を緩和させることができる。よって、フィールドプレート効果を増大させるために、図１１に示すように上部配線層４２の配線長Ｌｇを大きくして上部配線層４２をドレイン領域１６側にさらに張り出すように形成しても、パッシベーション膜４５の上面の蓄積電荷に起因してフィールド絶縁膜２０の直下で電界集中領域が発生することを回避することができる。 The manufacturing method according to the first embodiment described above includes a step of forming the oxidation dummy pattern 23 including a plurality of convex insulating portions 230, 230,... On the upper surface region of the field insulating film 20. Therefore, the film thickness of the insulating film between the field insulating film 20 and the upper wiring layer 42 (that is, the total film thickness of the oxide dummy pattern 23 and the interlayer insulating film 26) can be locally increased. Thereby, the electric field strength in the region immediately below the field insulating film 20 can be relaxed. Therefore, in order to increase the field plate effect, even if the wiring length Lg of the upper wiring layer 42 is increased and the upper wiring layer 42 is further extended to the drain region 16 side as shown in FIG. It is possible to avoid the occurrence of an electric field concentration region immediately below the field insulating film 20 due to the accumulated charge on the upper surface of the film 45.

しかも、フィールド絶縁膜２０上の絶縁膜の厚膜化は、コンタクトホール２６ａ，２６ｂ，２６ｃの形成領域における層間絶縁膜２６の厚さにほとんど影響を与えることのない局所的なものなので、プロセス条件の見直しをほとんど行わずに済むという利点がある。 In addition, the thickening of the insulating film on the field insulating film 20 is a local process that hardly affects the thickness of the interlayer insulating film 26 in the formation region of the contact holes 26a, 26b, and 26c. There is an advantage that almost no review is required.

さらに、本実施の形態の層間絶縁膜２６はＣＶＤ法で形成されるので、層間絶縁膜２６の上面形状は層間絶縁膜２６の下地の影響を受けやすい。このため、フィールド絶縁膜２０上に規則的に配列された多数の凸状絶縁部２３０を設けることにより、層間絶縁膜２６の局所的な厚膜化とともに層間絶縁膜２６の上面の平坦度を向上させることができる。したがって、上部配線層４２の配線容量のバラツキを抑制することができる。 Furthermore, since the interlayer insulating film 26 of the present embodiment is formed by the CVD method, the top surface shape of the interlayer insulating film 26 is easily affected by the underlying layer of the interlayer insulating film 26. For this reason, by providing a large number of convex insulating portions 230 regularly arranged on the field insulating film 20, the thickness of the interlayer insulating film 26 is locally increased and the flatness of the upper surface of the interlayer insulating film 26 is improved. Can be made. Therefore, variations in the wiring capacitance of the upper wiring layer 42 can be suppressed.

以上に説明したように本実施の形態に係る製造方法は、酸化ダミーパターン２３を形成しない場合と比べると、プロセス条件の大幅な見直しを行うことなく耐圧性能などの電気的特性を向上させることができる。 As described above, the manufacturing method according to the present embodiment can improve the electrical characteristics such as the withstand voltage performance without significantly reexamining the process conditions as compared with the case where the oxidation dummy pattern 23 is not formed. it can.

実施の形態２．
フィールド絶縁膜２０上に酸化ダミーパターン２３を形成する工程は、ＬＤＭＯＳ構造に限定されず、他の半導体構造に適用することが可能である。図１２は、本発明の実施の形態２の半導体装置の製造工程の一部を概略的に示す断面図である。 Embodiment 2. FIG.
The step of forming the oxidation dummy pattern 23 on the field insulating film 20 is not limited to the LDMOS structure, and can be applied to other semiconductor structures. FIG. 12 is a cross sectional view schematically showing a part of the manufacturing process for the semiconductor device according to the second embodiment of the present invention.

図１２に示される半導体構造は、半導体基板１１Ｍと、フィールド絶縁膜２０Ｍと、複数のゲート電極２２Ａ，２２Ｂ，２２Ｃと、酸化ダミーパターン２３Ａ，２３Ｂ，２３Ｃとを有する。フィールド絶縁膜２０Ｍの上面領域には、ゲート電極２２Ａ，２２Ｂと酸化ダミーパターン２３Ａ，２３Ｂ，２３Ｃとが形成されている。これらゲート電極２２Ａ，２２Ｂと酸化ダミーパターン２３Ａ，２３Ｂ，２３Ｃとは、実施の形態１のゲート電極２２及び酸化ダミーパターン２３と同様の工程で形成されたものである。 The semiconductor structure shown in FIG. 12 includes a semiconductor substrate 11M, a field insulating film 20M, a plurality of gate electrodes 22A, 22B, and 22C, and oxidation dummy patterns 23A, 23B, and 23C. Gate electrodes 22A, 22B and oxidation dummy patterns 23A, 23B, 23C are formed in the upper surface region of the field insulating film 20M. These gate electrodes 22A, 22B and oxidation dummy patterns 23A, 23B, 23C are formed in the same process as the gate electrode 22 and oxidation dummy pattern 23 of the first embodiment.

また、ゲート電極２２Ａ，２２Ｂと酸化ダミーパターン２３Ａ，２３Ｂ，２３Ｃとを被覆する層間絶縁膜２６Ｍが形成されており、層間絶縁膜２６Ｍは、複数のコンタクトホール２７ａ，２７ｂ，２７ｃ，２７ｄを有する。これらコンタクトホール２７ａ，２７ｂ，２７ｃ，２７ｄは、レジストパターン２８Ｍをマスクとしたドライエッチングにより形成されたものである。コンタクトホール２７ａ，２７ｂ，２７ｃ，２７ｄには、それぞれコンタクトプラグ（図示せず）を埋設することができる。 An interlayer insulating film 26M is formed to cover the gate electrodes 22A and 22B and the oxidation dummy patterns 23A, 23B, and 23C. The interlayer insulating film 26M has a plurality of contact holes 27a, 27b, 27c, and 27d. These contact holes 27a, 27b, 27c, and 27d are formed by dry etching using the resist pattern 28M as a mask. Contact plugs (not shown) can be embedded in the contact holes 27a, 27b, 27c, and 27d, respectively.

一方、図１３は、酸化ダミーパターン２３Ａ，２３Ｂ，２３Ｃを形成しない場合の半導体装置の製造工程の一部を概略的に示す図である。図１３の構造では、図１２の場合と同様に、半導体基板１１Ｍ上のフィールド絶縁膜２０Ｍの上面領域に複数のゲート電極２２Ａ，２２Ｂが形成されているが、酸化ダミーパターンが形成されていない。このため、ゲート電極２２Ａ，２２Ｂを被覆する層間絶縁膜２６０の上面の平坦度は、図１２の層間絶縁膜２６Ｍの上面の平坦度よりも低い。平坦度の低い下地の上にレジストパターン２８０をフォトリソグラフィで形成した場合、レジストパターン２８０の寸法精度が低くなるという問題がある。かかる問題を回避するには、たとえば、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）などの平坦化工程により層間絶縁膜２６０の上面を平坦化した後に、レジストパターン２８０を形成すればよいが、平坦化工程の採用により製造コストが増大する。 On the other hand, FIG. 13 is a diagram schematically showing a part of the manufacturing process of the semiconductor device when the oxidation dummy patterns 23A, 23B, and 23C are not formed. In the structure of FIG. 13, as in the case of FIG. 12, a plurality of gate electrodes 22A and 22B are formed on the upper surface region of the field insulating film 20M on the semiconductor substrate 11M, but no oxidation dummy pattern is formed. Therefore, the flatness of the upper surface of the interlayer insulating film 260 covering the gate electrodes 22A and 22B is lower than the flatness of the upper surface of the interlayer insulating film 26M in FIG. When the resist pattern 280 is formed by photolithography on a base with low flatness, there is a problem that the dimensional accuracy of the resist pattern 280 is lowered. In order to avoid such a problem, for example, the resist pattern 280 may be formed after planarizing the upper surface of the interlayer insulating film 260 by a planarization process such as CMP (Chemical Mechanical Polishing). Manufacturing cost increases.

これに対し、本実施の形態では、平坦化工程を使用せずに層間絶縁膜２６Ｍの上面を平坦化することができ、レジストパターン２８Ｍの寸法精度の低下を抑制することができる。 On the other hand, in the present embodiment, the upper surface of the interlayer insulating film 26M can be planarized without using a planarization process, and a reduction in dimensional accuracy of the resist pattern 28M can be suppressed.

実施の形態３．
図１４は、本発明の実施の形態３の半導体装置の構造を概略的に示す断面図である。図１４の構造では、半導体基板１１Ｋ上のフィールド絶縁膜２０Ｋの上面領域に複数の凸状絶縁部からなる酸化ダミーパターン２３Ｄが形成されている。この酸化ダミーパターン２３Ｄは、実施の形態１の酸化ダミーパターン２３と同様の工程で形成される。また、酸化ダミーパターン２３Ｄを被覆する層間絶縁膜２６Ｋが形成されており、この層間絶縁膜２６Ｋ上に上部配線層４０が横方向に延在している。 Embodiment 3 FIG.
FIG. 14 is a cross-sectional view schematically showing the structure of the semiconductor device according to the third embodiment of the present invention. In the structure of FIG. 14, an oxidation dummy pattern 23 D including a plurality of convex insulating portions is formed in the upper surface region of the field insulating film 20 K on the semiconductor substrate 11 K. The oxidation dummy pattern 23D is formed in the same process as the oxidation dummy pattern 23 of the first embodiment. Further, an interlayer insulating film 26K covering the oxidation dummy pattern 23D is formed, and the upper wiring layer 40 extends in the lateral direction on the interlayer insulating film 26K.

一方、図１５は、酸化ダミーパターンを形成しない場合の半導体装置の構造を概略的に示す図である。図１５の構造では、半導体基板１１Ｋ上のフィールド絶縁膜２０Ｋの上面領域に酸化ダミーパターンが形成されていない。このため、フィールド絶縁膜２０Ｋを被覆する層間絶縁膜２６１の上面の平坦度は、図１４の層間絶縁膜２６Ｋの上面の平坦度よりも低い。このような平坦度の低い層間絶縁膜２６１上に形成された上部配線層４００の配線容量Ｃａ，Ｃｂ，Ｃｃにはバラツキが生じて電気的特性を劣化させるという問題がある。かかる問題を回避するには、ＣＭＰなどの平坦化工程により層間絶縁膜２６１の上面を平坦化した後に、上部配線層４００を形成すればよいが、平坦化工程の採用により製造コストが増大する。 On the other hand, FIG. 15 is a diagram schematically showing the structure of the semiconductor device when the oxidation dummy pattern is not formed. In the structure of FIG. 15, the oxidation dummy pattern is not formed in the upper surface region of the field insulating film 20K on the semiconductor substrate 11K. Therefore, the flatness of the upper surface of the interlayer insulating film 261 covering the field insulating film 20K is lower than the flatness of the upper surface of the interlayer insulating film 26K in FIG. There is a problem that the wiring capacitances Ca, Cb, and Cc of the upper wiring layer 400 formed on the interlayer insulating film 261 having such a low flatness are varied to deteriorate the electrical characteristics. In order to avoid such a problem, the upper wiring layer 400 may be formed after the upper surface of the interlayer insulating film 261 is planarized by a planarization process such as CMP. However, the use of the planarization process increases the manufacturing cost.

これに対し、本実施の形態では、平坦化工程を使用せずに層間絶縁膜２６Ｋの上面を平坦化することができ、配線容量のバラツキを抑制することができる。 On the other hand, in this embodiment, the upper surface of the interlayer insulating film 26K can be planarized without using a planarization step, and variations in wiring capacitance can be suppressed.

実施の形態１〜３の変形例．
以上、図面を参照して本発明の種々の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、図７（Ｂ）及び図８（Ｂ）に示したように、ダミーパターン２３Ｐと酸化ダミーパターン２３は、ストライプ状に形成されているが、この形状に限定されるものではない。たとえば、ダミーパターン２３Ｐが複数の柱状導電部で構成されてもよい。 Modifications of the first to third embodiments.
Although various embodiments of the present invention have been described above with reference to the drawings, these are examples of the present invention, and various forms other than those described above can also be adopted. For example, as shown in FIGS. 7B and 8B, the dummy pattern 23P and the oxidation dummy pattern 23 are formed in a stripe shape, but are not limited to this shape. For example, the dummy pattern 23P may be composed of a plurality of columnar conductive portions.

また、図３に示した半導体装置１は、Ｎチャネル型のＬＤＭＯＳ構造を有するが、本発明はこれに限定されるものではない。Ｐ型半導体基板１１、Ｎ型ウェル領域１２、Ｐ型ウェル領域１３、ソース領域１５、ドレイン領域１６及びボディコンタクト領域１７の導電型を逆の導電型に変更することで、Ｐチャネル型ＬＤＭＯＳ構造を有する半導体装置を構成することもできる。 The semiconductor device 1 shown in FIG. 3 has an N-channel type LDMOS structure, but the present invention is not limited to this. By changing the conductivity types of the P-type semiconductor substrate 11, the N-type well region 12, the P-type well region 13, the source region 15, the drain region 16, and the body contact region 17 to the opposite conductivity types, the P-channel LDMOS structure is changed. A semiconductor device having the same can also be configured.

また、上記酸化ダミーパターン２３を用いた構成は、ＬＤＭＯＳ構造だけでなく、他の種類の高電圧動作の半導体装置に適用することが可能である。 The configuration using the oxidation dummy pattern 23 can be applied not only to the LDMOS structure but also to other types of semiconductor devices operating at high voltage.

１半導体装置、１１Ｐ型半導体基板、１２Ｎ型ウェル領域、１３Ｐ型ウェル領域、１５ソース領域、１６ドレイン領域、１７ボディコンタクト領域、２０フィールド絶縁膜、２１ゲート絶縁膜、２２ゲート電極、２３Ｐダミーパターン、２３０Ｐ凸状導電部、２３酸化ダミーパターン、２３０凸状絶縁部、２４酸化膜、２５レジストパターン、２６層間絶縁膜、２８レジストパターン、３１〜３３コンタクトプラグ、４０〜４３上部配線層、４５パッシベーション膜。 DESCRIPTION OF SYMBOLS 1 Semiconductor device, 11 P-type semiconductor substrate, 12 N-type well region, 13 P-type well region, 15 Source region, 16 Drain region, 17 Body contact region, 20 Field insulating film, 21 Gate insulating film, 22 Gate electrode, 23P Dummy pattern, 230P convex conductive part, 23 oxide dummy pattern, 230 convex insulating part, 24 oxide film, 25 resist pattern, 26 interlayer insulating film, 28 resist pattern, 31-33 contact plug, 40-43 upper wiring layer, 45 Passivation film.

Claims

半導体構造の上面領域に島状の絶縁膜を形成する工程と、
前記絶縁膜の上面領域に配列された複数の凸状導電部を形成する工程と、
前記複数の凸状導電部を熱酸化して複数の凸状絶縁部を形成する工程と、
前記複数の凸状絶縁部と前記絶縁膜とを被覆するように層間絶縁膜を堆積させる工程と
を備え、
前記複数の凸状導電部は、当該複数の凸状導電部の上端がストライプ状をなすように形成される
ことを特徴とする半導体装置の製造方法。 Forming an island-shaped insulating film on the upper surface region of the semiconductor structure;
Forming a plurality of convex conductive portions arranged in the upper surface region of the insulating film;
Thermally oxidizing the plurality of convex conductive portions to form a plurality of convex insulating portions;
A step of depositing an interlayer insulating film so as to cover the plurality of convex insulating portions and the insulating film,
The method of manufacturing a semiconductor device, wherein the plurality of convex conductive portions are formed such that the upper ends of the plurality of convex conductive portions form a stripe shape.

請求項１に記載の半導体装置の製造方法であって、
前記絶縁膜の当該上面領域に前記複数の凸状導電部と並ぶように下部配線層を形成する工程をさらに備え、
前記下部配線層と前記複数の凸状導電部とは同一工程で形成される
ことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
A step of forming a lower wiring layer so as to be aligned with the plurality of convex conductive portions in the upper surface region of the insulating film;
The method for manufacturing a semiconductor device, wherein the lower wiring layer and the plurality of convex conductive portions are formed in the same process.

請求項２に記載の半導体装置の製造方法であって、
前記複数の凸状導電部を形成する当該工程は、
前記半導体構造と前記絶縁膜との上に導電性材料層を成膜する工程と、
前記導電性材料層を半導体リソグラフィとエッチングとでパターニングする工程と
を含むことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 2,
The step of forming the plurality of convex conductive portions includes:
Depositing a conductive material layer on the semiconductor structure and the insulating film;
A method of manufacturing a semiconductor device, comprising: patterning the conductive material layer by semiconductor lithography and etching.

請求項２または３に記載の半導体装置の製造方法であって、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜を選択的にエッチングすることにより前記層間絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホールに導電性材料を埋設してコンタクトプラグを形成する工程と、
前記層間絶縁膜上に前記コンタクトプラグを介して前記下部配線層と電気的に接続される上部配線層を形成する工程と
をさらに備えることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 2 or 3,
Forming a resist pattern on the interlayer insulating film;
Forming a contact hole in the interlayer insulating film by selectively etching the interlayer insulating film using the resist pattern as a mask;
Forming a contact plug by burying a conductive material in the contact hole;
And a step of forming an upper wiring layer electrically connected to the lower wiring layer via the contact plug on the interlayer insulating film.

請求項４に記載の半導体装置の製造方法であって、
前記半導体構造の上面の面内方向における前記絶縁膜の一端の近傍で前記半導体構造の上面にゲート絶縁膜を成膜する工程をさらに備え、
前記下部配線層は、前記ゲート絶縁膜の上面領域から前記絶縁膜の当該上面領域にまで延在するゲート電極であり、
前記上部配線層は、前記ゲート電極の延在方向に沿って前記複数の凸状絶縁部の直上の領域に張り出すように形成される
ことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 4,
Forming a gate insulating film on the upper surface of the semiconductor structure in the vicinity of one end of the insulating film in an in-plane direction of the upper surface of the semiconductor structure;
The lower wiring layer is a gate electrode extending from an upper surface region of the gate insulating film to the upper surface region of the insulating film,
The method of manufacturing a semiconductor device, wherein the upper wiring layer is formed so as to protrude to a region immediately above the plurality of convex insulating portions along the extending direction of the gate electrode.

請求項５に記載の半導体装置の製造方法であって、
前記層間絶縁膜を堆積させる工程の前に、前記半導体構造の当該上面付近にＮ型またはＰ型の不純物イオンを選択的に導入し、当該導入された不純物イオンを熱処理で活性化させてソース領域及びドレイン領域を形成する工程をさらに備え、
前記ソース領域及びドレイン領域を形成する当該工程では、前記複数の凸状絶縁部の未酸化部分が熱酸化される
ことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 5,
Prior to the step of depositing the interlayer insulating film, N-type or P-type impurity ions are selectively introduced in the vicinity of the upper surface of the semiconductor structure, and the introduced impurity ions are activated by heat treatment to be a source region. And a step of forming a drain region,
In the step of forming the source region and the drain region, an unoxidized portion of the plurality of convex insulating portions is thermally oxidized.

請求項１から６のうちのいずれか１項に記載の半導体装置の製造方法であって、
前記層間絶縁膜を熱処理でリフローさせる工程をさらに備え、
前記層間絶縁膜を熱処理でリフローさせる当該工程では、前記複数の凸状絶縁部の未酸化部分が熱酸化される
ことを特徴とする半導体装置の製造方法。 It is a manufacturing method of the semiconductor device according to any one of claims 1 to 6,
A step of reflowing the interlayer insulating film by heat treatment;
In the step of reflowing the interlayer insulating film by heat treatment, an unoxidized portion of the plurality of convex insulating portions is thermally oxidized.

請求項１から７のうちのいずれか１項に記載の半導体装置の製造方法であって、複数の前記凸状導電部は前記絶縁膜の上面領域に第１方向に配列され、前記複数の凸状導電部の各々の前記第１方向の幅は、０．１μｍ以下であることを特徴とする半導体装置の製造方法。 8. The method of manufacturing a semiconductor device according to claim 1, wherein the plurality of convex conductive portions are arranged in a first direction on an upper surface region of the insulating film, and the plurality of convex portions are formed. A width of the first conductive portion in the first direction is 0.1 μm or less.

請求項１から８のうちのいずれか１項に記載の半導体装置の製造方法であって、前記層間絶縁膜は、ＣＶＤ法により形成されることを特徴とする半導体装置の製造方法。 9. The method of manufacturing a semiconductor device according to claim 1, wherein the interlayer insulating film is formed by a CVD method. 10.

請求項９に記載の半導体装置の製造方法であって、前記層間絶縁膜の厚さは、１．０μｍ以上であることを特徴とする半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 9, wherein the interlayer insulating film has a thickness of 1.0 μm or more.

半導体構造と、
前記半導体構造の上面領域に形成された島状の第１絶縁膜と、
前記第１絶縁膜の上面領域に配列された複数の凸状絶縁部と、
前記第１絶縁膜と前記複数の凸状絶縁部とを被覆する層間絶縁膜と、
前記第１絶縁膜の当該上面領域に前記複数の凸状絶縁部と並んで形成され、前記層間絶縁膜により被覆されている下部配線層と、
前記下部配線層の上部と側面部とを被覆する第２絶縁膜と
を備え、
前記複数の凸状絶縁部の上端は、ストライプ状をなし、
前記複数の凸状絶縁部は、前記下部配線層を構成する導電性材料と同じ材料の酸化物からなり、
前記層間絶縁膜は前記第２絶縁膜を介して前記下部配線層を被覆する
ことを特徴とする半導体装置。 A semiconductor structure;
An island-shaped first insulating film formed in an upper surface region of the semiconductor structure;
A plurality of convex insulating portions arranged in an upper surface region of the first insulating film;
An interlayer insulating film covering the first insulating film and the plurality of convex insulating parts ;
A lower wiring layer formed alongside the plurality of convex insulating portions on the upper surface region of the first insulating film and covered with the interlayer insulating film;
A second insulating film covering the upper part and the side part of the lower wiring layer ,
The upper end of the plurality of convex shaped insulating portion, to name a stripe,
The plurality of convex insulating portions are made of an oxide of the same material as the conductive material constituting the lower wiring layer,
The semiconductor device according to claim 1, wherein the interlayer insulating film covers the lower wiring layer via the second insulating film .

半導体構造と、A semiconductor structure;
前記半導体構造の上面領域に形成された島状の第１絶縁膜と、An island-shaped first insulating film formed in an upper surface region of the semiconductor structure;
前記第１絶縁膜の上面領域に配列された複数の凸状絶縁部と、A plurality of convex insulating portions arranged in an upper surface region of the first insulating film;
前記第１絶縁膜と前記複数の凸状絶縁部とを被覆する層間絶縁膜と、An interlayer insulating film covering the first insulating film and the plurality of convex insulating parts;
前記第１絶縁膜の当該上面領域に前記複数の凸状絶縁部と並んで形成され、前記層間絶縁膜により被覆されている下部配線層と、A lower wiring layer formed alongside the plurality of convex insulating portions on the upper surface region of the first insulating film and covered with the interlayer insulating film;
前記半導体構造の上面の面内方向における前記第１絶縁膜の一端の近傍で前記半導体構造の上面に形成されたゲート絶縁膜と、A gate insulating film formed on the upper surface of the semiconductor structure near one end of the first insulating film in an in-plane direction of the upper surface of the semiconductor structure;
前記層間絶縁膜上に形成された上部配線層とAn upper wiring layer formed on the interlayer insulating film;
を備え、With
前記複数の凸状絶縁部の上端は、ストライプ状をなし、The upper ends of the plurality of convex insulating portions form a stripe shape,
前記複数の凸状絶縁部は、前記下部配線層を構成する導電性材料と同じ材料の酸化物からなり、The plurality of convex insulating portions are made of an oxide of the same material as the conductive material constituting the lower wiring layer,
前記下部配線層は、前記ゲート絶縁膜の上面領域から前記第１絶縁膜の当該上面領域にまで延在するゲート電極であり、The lower wiring layer is a gate electrode extending from an upper surface region of the gate insulating film to the upper surface region of the first insulating film;
前記上部配線層は、前記層間絶縁膜内に埋設されたコンタクトプラグを介して前記下部配線層と電気的に接続されており、且つ、前記ゲート電極の延在方向に沿って前記複数の凸状絶縁部の直上の領域に張り出すように形成されているThe upper wiring layer is electrically connected to the lower wiring layer via a contact plug embedded in the interlayer insulating film, and the plurality of convex shapes along the extending direction of the gate electrode It is formed to overhang the area directly above the insulation part
ことを特徴とする半導体装置。A semiconductor device.

請求項１１に記載の半導体装置であって、
前記半導体構造の上面の面内方向における前記第１絶縁膜の一端の近傍で前記半導体構造の上面に形成されたゲート絶縁膜と、
前記層間絶縁膜上に形成された上部配線層と
をさらに備え、
前記下部配線層は、前記ゲート絶縁膜の上面領域から前記第１絶縁膜の当該上面領域にまで延在するゲート電極であり、
前記上部配線層は、前記層間絶縁膜内に埋設されたコンタクトプラグを介して前記下部配線層と電気的に接続されており、且つ、前記ゲート電極の延在方向に沿って前記複数の凸状絶縁部の直上の領域に張り出すように形成されている
ことを特徴とする半導体装置。 The semiconductor device according to claim 11 ,
A gate insulating film formed on the upper surface of the semiconductor structure near one end of the first insulating film in an in-plane direction of the upper surface of the semiconductor structure;
An upper wiring layer formed on the interlayer insulating film,
The lower wiring layer is a gate electrode extending from an upper surface region of the gate insulating film to the upper surface region of the first insulating film;
The upper wiring layer is electrically connected to the lower wiring layer via a contact plug embedded in the interlayer insulating film, and the plurality of convex shapes along the extending direction of the gate electrode A semiconductor device, wherein the semiconductor device is formed so as to protrude to a region immediately above the insulating portion.