RU2810689C1 - Semiconductor structure and method of its manufacture - Google Patents
Semiconductor structure and method of its manufacture Download PDFInfo
- Publication number
- RU2810689C1 RU2810689C1 RU2023114171A RU2023114171A RU2810689C1 RU 2810689 C1 RU2810689 C1 RU 2810689C1 RU 2023114171 A RU2023114171 A RU 2023114171A RU 2023114171 A RU2023114171 A RU 2023114171A RU 2810689 C1 RU2810689 C1 RU 2810689C1
- Authority
- RU
- Russia
- Prior art keywords
- semiconductor
- layers
- region
- metal
- layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 408
- 238000000034 method Methods 0.000 title description 24
- 238000004519 manufacturing process Methods 0.000 title description 8
- 238000009792 diffusion process Methods 0.000 claims abstract description 93
- 230000004888 barrier function Effects 0.000 claims abstract description 89
- 150000001875 compounds Chemical class 0.000 claims abstract description 65
- 229910052751 metal Inorganic materials 0.000 claims abstract description 56
- 239000002184 metal Substances 0.000 claims abstract description 44
- 239000000126 substance Substances 0.000 claims abstract description 31
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 28
- 238000005275 alloying Methods 0.000 claims description 26
- 239000002019 doping agent Substances 0.000 claims description 19
- 230000000694 effects Effects 0.000 abstract description 9
- 238000004377 microelectronic Methods 0.000 abstract 1
- 239000000463 material Substances 0.000 description 54
- 230000008901 benefit Effects 0.000 description 39
- 239000000758 substrate Substances 0.000 description 12
- 230000008569 process Effects 0.000 description 7
- 230000007704 transition Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 5
- 239000002131 composite material Substances 0.000 description 5
- 229910052733 gallium Inorganic materials 0.000 description 5
- 229910052738 indium Inorganic materials 0.000 description 5
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000010292 electrical insulation Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910021339 platinum silicide Inorganic materials 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000005475 siliconizing Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000009472 formulation Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000035772 mutation Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Abstract
Description
ПЕРЕКРЕСТНАЯ ССЫЛКА НА РОДСТВЕННУЮ ЗАЯВКУCROSS REFERENCE TO RELATED APPLICATION
[0001] Эта заявка подана на основании заявки на патент Китая № 202111243328.2, поданной 25 октября 2021 года, раскрытие которой посредством ссылки полностью включено в настоящий документ, и испрашивает приоритет по ней.[0001] This application is based on, and claims priority to, Chinese Patent Application No. 202111243328.2, filed on October 25, 2021, the disclosure of which is incorporated by reference in its entirety herein.
ОБЛАСТЬ ТЕХНИКИTECHNICAL FIELD
[0002] Варианты реализации данного раскрытия относятся к области техники полупроводников, а в частности, к полупроводниковой структуре и способу ее изготовления.[0002] Embodiments of this disclosure relate to the field of semiconductor technology, and in particular to a semiconductor structure and a method for making it.
УРОВЕНЬ ТЕХНИКИBACKGROUND OF THE ART
[0003] С развитием степени интеграции динамических запоминающих устройств в сторону повышения также необходимо улучшать электрические характеристики функционального устройства, имеющего малый размер, путем изучения режима расположения транзисторов в структуре массива динамического запоминающего устройства и способов уменьшения размеров отдельного функционального устройства в структуре массива динамических запоминающих устройств.[0003] With the increasing degree of integration of dynamic memory devices, it is also necessary to improve the electrical characteristics of a functional device having a small size by studying the arrangement mode of transistors in the structure of a dynamic memory array and methods for reducing the size of an individual functional device in the structure of a dynamic memory array.
[0004] Когда в качестве входного транзистора динамического запоминающего устройства используется вертикальная транзисторная структура с круговым затвором (Gate-All-Around, GAA), занимаемая ею площадь может достигать 4F2 (F - минимальный размер рисунка, который может быть получен при заданных условиях процесса), и в принципе может быть реализована более высокая эффективность плотности. Однако поскольку расстояние между соседними транзисторами невелико, при обработке полупроводникового канала легко повреждается изолирующий слой между соседними транзисторами и снижается изолирующий эффект изолирующего слоя, что влияет на электрические характеристики полупроводниковой структуры.[0004] When a vertical Gate-All-Around (GAA) transistor structure is used as the input transistor of a dynamic memory device, the area occupied by it can reach 4F2 (F is the minimum pattern size that can be obtained under a given process condition) , and in principle higher density efficiency can be realized. However, since the distance between adjacent transistors is small, when processing a semiconductor channel, the insulating layer between adjacent transistors is easily damaged and the insulating effect of the insulating layer is reduced, which affects the electrical performance of the semiconductor structure.
РАСКРЫТИЕ СУЩНОСТИ ИЗОБРЕТЕНИЯDISCLOSURE OF THE INVENTION
[0005] Варианты реализации этого раскрытия обеспечивают полупроводниковую структуру и способ ее изготовления, который обеспечивает по меньшей мере преимущество улучшения электрических характеристик полупроводниковой структуры.[0005] Embodiments of this disclosure provide a semiconductor structure and a method for making it that provides at least the benefit of improving the electrical characteristics of the semiconductor structure.
[0006] Один аспект вариантов реализации настоящего изобретения обеспечивает полупроводниковую структуру, включающую в себя: основание, включающее в себя линии битов, расположенные с интервалами, и полупроводниковые каналы, расположенные с интервалами, причем линии битов проходят в первом направлении, а полупроводниковые каналы расположены на части верхних поверхностей линий битов, при этом каждый полупроводниковый канал включает в себя первую область, вторую область и третью область, расположенные последовательно в направлении, перпендикулярном верхним поверхностям линий битов; диэлектрические слои, расположенные между соседними линиями битов на боковых стенках полупроводниковых каналов; электроды затвора, окружающие диэлектрические слои во второй области и проходящие во втором направлении, причем первое направление отличается от второго направления; слои химического соединения металла с полупроводником, расположенные на верхних поверхностях полупроводниковых каналов; слои диффузионного барьера, по меньшей мере окружающие боковые стенки слоев химического соединения металла с полупроводником; и изолирующие слои, которые расположены между соседними полупроводниковыми каналами на той же самой линии битов и изолируют электроды затвора и слои диффузионного барьера, расположенные на каждом диэлектрическом слое, от электродов затвора и слоев диффузионного барьера, расположенных на соседних диэлектрических слоях.[0006] One aspect of embodiments of the present invention provides a semiconductor structure including: a base including spaced bit lines and spaced semiconductor channels, wherein the bit lines extend in a first direction and the semiconductor channels are located on portions of the upper surfaces of the bit lines, each semiconductor channel including a first region, a second region, and a third region arranged sequentially in a direction perpendicular to the upper surfaces of the bit lines; dielectric layers located between adjacent bit lines on the side walls of semiconductor channels; gate electrodes surrounding the dielectric layers in the second region and extending in a second direction, the first direction being different from the second direction; layers of a chemical compound of a metal with a semiconductor located on the upper surfaces of the semiconductor channels; diffusion barrier layers at least surrounding the side walls of the metal-semiconductor chemical compound layers; and insulating layers that are located between adjacent semiconductor channels on the same bit line and isolate gate electrodes and diffusion barrier layers located on each dielectric layer from gate electrodes and diffusion barrier layers located on adjacent dielectric layers.
[0007] В некоторых вариантах реализации слои химического соединения металла с полупроводником имеют легирующий элемент, который представляет собой легирующий элемент P-типа или легирующий элемент N-типа.[0007] In some embodiments, the metal-semiconductor compound layers have a dopant that is a P-type dopant or an N-type dopant.
[0008] В некоторых вариантах реализации полупроводниковые каналы имеют легирующий элемент, концентрация которого в слоях химического соединения металла с полупроводником превышает концентрацию легирующего элемента в полупроводниковых каналах.[0008] In some embodiments, the semiconductor channels have a dopant whose concentration in the metal-semiconductor chemical layers exceeds the concentration of the dopant in the semiconductor channels.
[0009] В некоторых вариантах реализации верхние поверхности слоев химического соединения металла с полупроводником расположены вровень с верхними поверхностями слоев диффузионного барьера, при этом в направлении, перпендикулярном верхним поверхностям линий битов, длина каждого из слоев химического соединения металла с полупроводником меньше длины каждого из слоев диффузионного барьера или равна ей.[0009] In some embodiments, the top surfaces of the metal-semiconductor chemical layers are flush with the top surfaces of the diffusion barrier layers such that, in a direction perpendicular to the top surfaces of the bit lines, the length of each of the metal-semiconductor chemical layers is less than the length of each of the diffusion barrier layers. barrier or equal to it.
[0010] В некоторых вариантах реализации полупроводниковая структура также содержит слои электрического соединения, расположенные на верхних поверхностях слоев химического соединения металла с полупроводником и верхних поверхностях слоев диффузионного барьера. Изолирующие слои изолируют друг от друга соседние слои электрического соединения, расположенные на верхних поверхностях соседних полупроводниковых каналов.[0010] In some embodiments, the semiconductor structure also includes electrical bonding layers located on the top surfaces of the metal-semiconductor bond layers and the top surfaces of the diffusion barrier layers. Insulating layers insulate from each other adjacent electrical interconnect layers located on the top surfaces of adjacent semiconductor channels.
[0011] В некоторых вариантах реализации один электрод затвора из электродов затвора проходит во втором направлении и окружает соседние полупроводниковые каналы на соседних линиях битов. Один диффузионный барьерный слой из диффузионных барьерных слоев окружает только один полупроводниковый канал слоев химического соединения металла с полупроводником.[0011] In some embodiments, one gate electrode of the gate electrodes extends in a second direction and surrounds adjacent semiconductor channels on adjacent bit lines. One diffusion barrier layer of the diffusion barrier layers surrounds only one semiconductor channel of the metal-semiconductor chemical compound layers.
[0012] В некоторых вариантах реализации полупроводниковая структура также включает в себя структуру силицида металла, расположенную по меньшей мере в линиях битов, непосредственно обращенных к нижним поверхностям изолирующих слоев.[0012] In some embodiments, the semiconductor structure also includes a metal silicide structure located at least in the bit lines immediately facing the bottom surfaces of the insulating layers.
[0013] В некоторых вариантах реализации глубина структуры силицида металла постепенно увеличивается в направлении от полупроводниковых каналов, расположенных с обеих сторон изолирующих слоев, к изолирующим слоям.[0013] In some embodiments, the depth of the metal silicide structure gradually increases in the direction from the semiconductor channels located on both sides of the insulating layers towards the insulating layers.
[0014] В некоторых вариантах реализации в плоскости, перпендикулярной боковым стенкам полупроводниковых каналов, площадь поперечного сечения каждого из полупроводниковых каналов в первой области больше, чем площадь поперечного сечения каждого из полупроводниковых каналов во второй области.[0014] In some embodiments, in a plane perpendicular to the side walls of the semiconductor channels, the cross-sectional area of each of the semiconductor channels in the first region is greater than the cross-sectional area of each of the semiconductor channels in the second region.
[0015] В некоторых вариантах реализации каждый из диэлектрических слоев включает в себя: первый диэлектрический слой, расположенный между соседними линиями битов и между полупроводниковыми каналами в первой области на соседних линиях битов; второй диэлектрический слой, расположенный на боковых стенках полупроводниковых каналов в первой области и на боковой стенке первого диэлектрического слоя в первой области; и третий диэлектрический слой, окружающий боковые стенки полупроводниковых каналов в первой области и третьей области.[0015] In some embodiments, each of the dielectric layers includes: a first dielectric layer located between adjacent bit lines and between semiconductor channels in a first region on adjacent bit lines; a second dielectric layer located on the side walls of the semiconductor channels in the first region and on the side wall of the first dielectric layer in the first region; and a third dielectric layer surrounding the side walls of the semiconductor channels in the first region and the third region.
[0016] В некоторых вариантах реализации каждый из электродов затвора расположен по меньшей мере на части верхней поверхности первого диэлектрического слоя и части верхней поверхности второго диэлектрического слоя, а каждый из слоев диффузионного барьера расположен на верхней поверхности третьего диэлектрического слоя.[0016] In some embodiments, each of the gate electrodes is located on at least a portion of the top surface of the first dielectric layer and a portion of the top surface of the second dielectric layer, and each of the diffusion barrier layers is located on the top surface of the third dielectric layer.
[0017] В некоторых вариантах реализации каждый из изолирующих слоев включает в себя: первый изолирующий слой, расположенный между диэлектрическими слоями соседних полупроводниковых каналов и между электродами затвора и проходящий во втором направлении, при этом верхняя поверхность первого изолирующего слоя не ниже верхней поверхности каждого из слоев химического соединения металла с полупроводником; и второй изолирующий слой, расположенный на верхней поверхности соответствующего одного из электродов затвора и между первым изолирующим слоем и соответствующим одним из слоев диффузионного барьера.[0017] In some embodiments, each of the insulating layers includes: a first insulating layer located between the dielectric layers of adjacent semiconductor channels and between the gate electrodes and extending in a second direction, wherein the top surface of the first insulating layer is not lower than the top surface of each of the layers chemical combination of a metal with a semiconductor; and a second insulating layer located on the upper surface of the corresponding one of the gate electrodes and between the first insulating layer and the corresponding one of the diffusion barrier layers.
[0018] В другом аспекте вариантов реализации этого раскрытия также предложен способ изготовления полупроводниковой структуры, включающий в себя следующие операции. Обеспечивают основание. Основание включает в себя линии битов, расположенные с интервалами, и исходные полупроводниковые каналы, расположенные с интервалами, причем линии битов проходят в первом направлении, при этом исходные полупроводниковые каналы расположены на части верхних поверхностей линий битов, а каждый исходный полупроводниковый канал включает в себя первую область, вторую область и исходную третью область, расположенные последовательно в направлении, перпендикулярном верхним поверхностям линий битов. Формируют диэлектрические слои. Диэлектрические слои расположены между соседними линиями битов и на части боковых стенок исходных полупроводниковых каналов. Формируют электроды затвора. Электроды затвора окружают диэлектрические слои во второй области и проходят во втором направлении, при этом первое направление отличается от второго направления. Формируют диффузионные барьерные слои. Диффузионные барьерные слои окружают оставшийся участок боковых стенок исходных полупроводниковых каналов, и между каждым из слоев диффузионного барьера и соответствующим одним из электродов затвора имеется промежуток. На верхних поверхностях исходных полупроводниковых каналов выполняют обработку металлическим силицированием с преобразованием части исходных полупроводниковых каналов в исходной третьей области в слои химического соединения металла с полупроводником, в которых оставшийся участок исходной третьей области, второй области и третьей области формируют полупроводниковые каналы. Формируют изолирующие слои. Изолирующие слои расположены между соседними полупроводниковыми каналами на одной и той же линии битов.[0018] In another aspect of embodiments of this disclosure, a method for manufacturing a semiconductor structure is also provided, including the following steps. Provide a foundation. The base includes spaced bit lines and spaced source semiconductor channels, wherein the bit lines extend in a first direction, wherein the source semiconductor channels are located on portions of the upper surfaces of the bit lines, and each source semiconductor channel includes a first an area, a second area, and an original third area arranged sequentially in a direction perpendicular to the top surfaces of the bit lines. Dielectric layers are formed. Dielectric layers are located between adjacent bit lines and on part of the side walls of the original semiconductor channels. The gate electrodes are formed. The gate electrodes surround the dielectric layers in the second region and extend in a second direction, the first direction being different from the second direction. Diffusion barrier layers are formed. Diffusion barrier layers surround the remaining portion of the side walls of the original semiconductor channels, and there is a gap between each of the diffusion barrier layers and the corresponding one of the gate electrodes. On the upper surfaces of the original semiconductor channels, metallic siliconization is performed to transform part of the original semiconductor channels in the initial third region into layers of a chemical compound of a metal with a semiconductor, in which the remaining portion of the original third region, the second region and the third region form semiconductor channels. Insulating layers are formed. Isolating layers are located between adjacent semiconductor channels on the same bit line.
[0019] В некоторых вариантах реализации способ также включает в себя следующую операцию, выполняемую после формирования слоев диффузионного барьера и перед формированием слоев химического соединения металла с полупроводником. Верхние поверхности исходных полупроводниковых каналов легируют таким образом, что часть исходных полупроводниковых каналов в исходной третьей области имеет легирующий элемент, который представляет собой легирующий элемент P-типа или легирующий элемент N-типа.[0019] In some embodiments, the method also includes the following step, performed after the diffusion barrier layers are formed and before the metal-semiconductor chemical compounds are formed. The upper surfaces of the original semiconductor channels are doped such that a portion of the original semiconductor channels in the original third region has a doping element that is a P-type doping element or an N-type doping element.
[0020] В некоторых вариантах реализации операция обеспечения основания включает в себя следующие операции. Обеспечивают исходное основание. Исходные первые диэлектрические слои, проходящие в первом направлении, размещают в исходном основании. В исходном основании и исходных первых диэлектрических слоях получают рисунок с формированием линий битов, расположенных с интервалами, и исходных полупроводниковых каналов, расположенных с интервалами, при этом исходные первые диэлектрические слои расположены между соседними линиями битов. Верхние поверхности исходных первых диэлектрических слоев расположены не ниже верхних поверхностей исходных полупроводниковых каналов. Боковые стенки исходных полупроводниковых каналов, боковые стенки исходных первых диэлектрических слоев и часть верхних поверхностей линий битов образуют канавки, проходящие во втором направлении.[0020] In some embodiments, the operation of providing a base includes the following operations. Provide a starting base. The original first dielectric layers extending in the first direction are placed in the original base. The original base and the original first dielectric layers are patterned to form spaced bit lines and spaced original semiconductor channels, with the original first dielectric layers located between adjacent bit lines. The upper surfaces of the initial first dielectric layers are located not lower than the upper surfaces of the initial semiconductor channels. The side walls of the original semiconductor channels, the side walls of the original first dielectric layers, and a portion of the top surfaces of the bit lines form grooves extending in the second direction.
[0021] В некоторых вариантах реализации операция формирования диэлектрических слоев, электродов затвора, диффузионных барьерных слоев и изолирующих слоев включает в себя следующие операции. Между соседними линиями битов и между полупроводниковыми каналами в первой области на соседних линиях битов формируют первый диэлектрический слой. На боковых стенках канавок в первой области формируют второй диэлектрический слой. Формируют первый изолирующий слой. Первый изолирующий слой расположен в канавках и изолирует друг от друга соседние вторые диэлектрические слои. Верхняя поверхность первого изолирующего слоя расположена не ниже верхних поверхностей исходных полупроводниковых каналов. Формируют третий диэлектрический слой и второй изолирующий слой. Третий диэлектрический слой расположен на боковых стенках канавок во второй области и на части боковых стенок канавки в исходной третьей области. Второй изолирующий слой расположен между первым изолирующим слоем и вторым диэлектрическим слоем. На оставшемся участке боковых стенок канавок в исходной третьей области формируют диффузионные барьерные слои. Первый диэлектрический слой, второй диэлектрический слой и третий диэлектрический слой формируют диэлектрические слои. Первый изолирующий слой и второй изолирующий слой формируют изолирующие слои.[0021] In some embodiments, the operation of forming dielectric layers, gate electrodes, diffusion barrier layers, and insulating layers includes the following steps. Between adjacent bit lines and between semiconductor channels in the first region, a first dielectric layer is formed on adjacent bit lines. A second dielectric layer is formed on the side walls of the grooves in the first region. The first insulating layer is formed. The first insulating layer is located in the grooves and insulates the adjacent second dielectric layers from each other. The upper surface of the first insulating layer is located not lower than the upper surfaces of the original semiconductor channels. A third dielectric layer and a second insulating layer are formed. The third dielectric layer is located on the side walls of the grooves in the second region and on a portion of the side walls of the grooves in the original third region. The second insulating layer is located between the first insulating layer and the second dielectric layer. On the remaining portion of the side walls of the grooves in the original third region, diffusion barrier layers are formed. The first dielectric layer, the second dielectric layer and the third dielectric layer form dielectric layers. The first insulating layer and the second insulating layer form insulating layers.
[0022] В некоторых вариантах реализации операция формирования первого диэлектрического слоя, второго диэлектрического слоя и третьего диэлектрического слоя включает в себя следующие операции. На боковых стенках канавок формируют исходные вторые диэлектрические слои. Между соседними исходными вторыми диэлектрическими слоями имеется первый промежуток. В первом промежутке формируют первый изолирующий слой. Исходные первые диэлектрические слои и исходные вторые диэлектрические слои вытравливают путем использования первого изолирующего слоя в качестве маски с формированием первого диэлектрического слоя и второго диэлектрического слоя.[0022] In some embodiments, the operation of forming the first dielectric layer, the second dielectric layer, and the third dielectric layer includes the following operations. Initial second dielectric layers are formed on the side walls of the grooves. There is a first gap between adjacent original second dielectric layers. In the first gap, a first insulating layer is formed. The original first dielectric layers and the original second dielectric layers are etched by using the first insulating layer as a mask to form a first dielectric layer and a second dielectric layer.
[0023] В некоторых вариантах реализации способ включает в себя следующую операцию, выполняемую перед формированием первого изолирующего слоя и после формирования исходных вторых диэлектрических слоев. На части верхних поверхностей линий битов, оставленных открытыми исходными вторыми диэлектрическими слоями, выполняют обработку металлическим силицированием с формированием химического соединения металла с полупроводником.[0023] In some embodiments, the method includes the following step performed before the first insulating layer is formed and after the initial second dielectric layers are formed. The portion of the upper surfaces of the bit lines left exposed by the original second dielectric layers is subjected to metal siliconization treatment to form a metal-semiconductor chemical compound.
[0024] В некоторых вариантах реализации операция формирования третьего диэлектрического слоя, электродов затвора и второго изолирующего слоя включает в себя следующие операции. Формируют исходный третий диэлектрический слой на боковых стенках исходных полупроводниковых каналов во второй области и исходной третьей области. Между исходным третьим диэлектрическим слоем и первым изолирующим слоем имеется второй промежуток. Формируют электроды затвора во втором промежутке во второй области. В оставшемся участке второго промежутка формируют второй изолирующий слой. Вытравливают исходный третий диэлектрический слой путем использования второго изолирующего слоя в качестве маски с формированием третьего диэлектрического слоя. Третий диэлектрический слой, второй изолирующий слой и полупроводниковые каналы образуют канавки. Формируют диффузионные барьерные слои, заполняющие канавки.[0024] In some embodiments, the operation of forming the third dielectric layer, the gate electrodes, and the second insulating layer includes the following operations. An initial third dielectric layer is formed on the side walls of the initial semiconductor channels in the second region and the initial third region. There is a second gap between the original third dielectric layer and the first insulating layer. Gate electrodes are formed in the second gap in the second region. A second insulating layer is formed in the remaining portion of the second gap. The original third dielectric layer is etched away by using the second insulating layer as a mask to form a third dielectric layer. The third dielectric layer, the second insulating layer and the semiconductor channels form the grooves. Diffusion barrier layers filling the grooves are formed.
[0025] В некоторых вариантах реализации верхние поверхности изолирующих слоев расположены выше, чем верхние поверхности слоев химического соединения металла с полупроводником. Изолирующие слои, слои химического соединения металла с полупроводником и слои диффузионного барьера образуют сквозные отверстия. Способ также включает в себя следующую операцию. Формируют слои электрического соединения, заполняющие сквозные отверстия.[0025] In some embodiments, the top surfaces of the insulating layers are located higher than the top surfaces of the metal-semiconductor compound layers. Insulating layers, layers of a chemical compound of a metal with a semiconductor, and layers of a diffusion barrier form through holes. The method also includes the following step. Layers of electrical connection are formed that fill the through holes.
[0026] Техническое решение, обеспеченное вариантами реализации этого раскрытия, по меньшей мере имеет следующие преимущества.[0026] The technical solution provided by embodiments of this disclosure at least has the following advantages.
[0027] В техническом решении, упомянутом выше, в основании сформирован вертикальный транзистор с круговым затвором (GAA), а линии битов заглублены в основании и расположены ниже полупроводниковых каналов, так что может быть сформирована трехмерная (3D) слоистая полупроводниковая структура, которая обеспечивает преимущество, состоящее в повышении степени интеграции полупроводниковой структуры. Кроме того, на верхних поверхностях полупроводниковых каналов, удаленных от линий битов, обеспечены слои химического соединения металла с полупроводником. Поскольку слой химического соединения металла с полупроводником имеет относительно низкое удельное сопротивление по сравнению с неметаллизированным полупроводниковым каналом, слой химического соединения металла с полупроводником может служить в качестве переходного слоя для реализации омического контакта между верхними поверхностями полупроводниковых каналов и другими проводящими структурами и уменьшения контактного сопротивления между верхними поверхностями полупроводниковых каналов и другими проводящими структурами для улучшения электрических характеристик полупроводниковых каналов. Кроме того, слои диффузионного барьера окружают по меньшей мере боковые стенки слоев химического соединения металла с полупроводником, так что слои химического соединения металла с полупроводником ограждены от изолирующих слоев слоями диффузионного барьера, что является преимуществом, способствующим предотвращению диффузии металлических элементов из слоев химического соединения металла с полупроводником в изолирующие слои, которая может привести к снижению изоляционных характеристик изолирующих слоев. Таким образом, варианты реализации настоящего изобретения являются полезными для обеспечения хороших изоляционных характеристик изолирующего слоя при одновременном снижении контактного сопротивления между верхними поверхностями полупроводниковых каналов и другими проводящими структурами через слои химического соединения металла с полупроводником для улучшения электрических характеристик полупроводниковой структуры.[0027] In the technical solution mentioned above, a vertical circular gate transistor (GAA) is formed in the base, and bit lines are buried in the base and located below the semiconductor channels, so that a three-dimensional (3D) layered semiconductor structure can be formed, which provides the advantage , consisting in increasing the degree of integration of the semiconductor structure. In addition, metal-semiconductor chemical bonding layers are provided on the top surfaces of the semiconductor channels remote from the bit lines. Since the metal-semiconductor chemical bond layer has a relatively low resistivity compared to a non-metallized semiconductor channel, the metal-semiconductor chemical bonding layer can serve as a transition layer to implement ohmic contact between the top surfaces of the semiconductor channels and other conductive structures and reduce the contact resistance between the top surfaces of semiconductor channels and other conductive structures to improve the electrical characteristics of semiconductor channels. In addition, the diffusion barrier layers surround at least the side walls of the metal-semiconductor chemical layers such that the metal-semiconductor chemical layers are shielded from the insulating layers by the diffusion barrier layers, which is advantageous in preventing diffusion of metal elements from the metal-semiconductor chemical layers. semiconductor into the insulating layers, which can lead to a decrease in the insulating characteristics of the insulating layers. Thus, embodiments of the present invention are useful for providing good insulating properties of the insulating layer while reducing the contact resistance between the top surfaces of the semiconductor channels and other conductive structures through the metal-semiconductor bond layers to improve the electrical performance of the semiconductor structure.
КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙBRIEF DESCRIPTION OF THE DRAWINGS
[0028] Один или более вариантов реализации проиллюстрированы фигурами на соответствующих сопроводительных чертежах, и эти приведенные для примера описания не являются ограничением вариантов реализации. Если не указано иное, фигуры на сопроводительных чертежах не являются ограничением пропорций.[0028] One or more embodiments are illustrated in the figures in the accompanying drawings, and these exemplary descriptions are not intended to limit the embodiments. Unless otherwise stated, the figures in the accompanying drawings are not a limitation of proportions.
[0029] На ФИГ. 1-17 показаны принципиальные схемы полупроводниковой структуры, соответствующей различным операциям способа изготовления полупроводниковой структуры, предусмотренного вариантами реализации данного раскрытия.[0029] In FIG. 1-17 show schematic diagrams of a semiconductor structure corresponding to various operations of a method for manufacturing a semiconductor structure provided by embodiments of this disclosure.
ОСУЩЕСТВЛЕНИЕ ИЗОБРЕТЕНИЯIMPLEMENTATION OF THE INVENTION
[0030] Из уровня техники может быть известно, что электрические характеристики полупроводниковой структуры в настоящее время нуждаются в улучшении.[0030] It may be known from the prior art that the electrical characteristics of the semiconductor structure currently need to be improved.
[0031] Путем анализа установлено, что для реализации омического контакта между полупроводниковым каналом и другими проводящими структурами металлическими элементами будет легирован только конец полупроводникового канала с использованием соответствующих технических средств таким образом, чтобы уменьшить удельное сопротивление конца полупроводникового канала и реализовать омический контакт между концом полупроводникового канала и другими проводящими структурами. Однако, когда соседние полупроводниковые каналы электрически изолированы друг от друга посредством изолирующего слоя, металлические элементы в полупроводниковых каналах будут диффундировать в изолирующий слой, что снижает изолирующий эффект изолирующего слоя и увеличивает паразитную емкость между соседними полупроводниковыми каналами, тем самым снижая электрические характеристики полупроводниковой структуры.[0031] It has been determined through analysis that to realize ohmic contact between the semiconductor channel and other conductive structures, only the end of the semiconductor channel will be doped with metal elements using appropriate technical means so as to reduce the resistivity of the end of the semiconductor channel and realize ohmic contact between the end of the semiconductor channel and other conducting structures. However, when adjacent semiconductor channels are electrically isolated from each other by an insulating layer, metal elements in the semiconductor channels will diffuse into the insulating layer, which reduces the insulating effect of the insulating layer and increases the parasitic capacitance between adjacent semiconductor channels, thereby reducing the electrical performance of the semiconductor structure.
[0032] В вариантах реализации этого раскрытия предложены полупроводниковая структура и способ ее изготовления. В полупроводниковой структуре для реализации омического контакта между полупроводниковым каналом и другими проводящими структурами верхняя поверхность полупроводникового канала снабжена слоем химического соединения металла с полупроводником, который служит в качестве переходного слоя для реализации омического контакта между верхней поверхностью полупроводникового канала и другими проводящими структурами, а также для уменьшения контактного сопротивления между верхней поверхностью полупроводникового канала и другими проводящими структурами. Кроме того, между слоем химического соединения металла с полупроводником и изолирующим слоем расположен диффузионный барьерный слой для ограждения слоя химического соединения металла с полупроводником от изолирующего слоя, что является преимуществом для предотвращения диффузии металлических элементов в слое химического соединения металла с полупроводником в изолирующий слой. Таким образом, варианты реализации этого раскрытия обеспечивают преимущество для получения хороших изоляционных характеристик изолирующего слоя при одновременном снижении контактного сопротивления между верхней поверхностью полупроводникового канала и другими проводящими структурами через слой химического соединения металла с полупроводником для улучшения электрических характеристик полупроводниковой структуры.[0032] Embodiments of this disclosure provide a semiconductor structure and a method for manufacturing it. In a semiconductor structure, to realize ohmic contact between the semiconductor channel and other conductive structures, the upper surface of the semiconductor channel is provided with a layer of a metal-semiconductor chemical compound, which serves as a transition layer to realize ohmic contact between the upper surface of the semiconductor channel and other conductive structures, as well as to reduce contact resistance between the upper surface of the semiconductor channel and other conductive structures. In addition, a diffusion barrier layer is disposed between the metal-semiconductor chemical compound layer and the insulating layer to separate the metal-semiconductor chemical compound layer from the insulating layer, which is advantageous for preventing metal elements in the metal-semiconductor chemical compound layer from diffusion into the insulating layer. Thus, embodiments of this disclosure provide the advantage of obtaining good insulating characteristics of the insulating layer while reducing the contact resistance between the top surface of the semiconductor channel and other conductive structures through the metal-semiconductor chemical layer to improve the electrical performance of the semiconductor structure.
[0033] Ниже со ссылкой на сопроводительные чертежи будут подробно описаны различные варианты реализации этого раскрытия. Однако специалисты в данной области техники могут понимать, что в различных вариантах реализации этого раскрытия было предложено множество технических подробностей деталей для того, чтобы читатель лучше понял настоящее изобретение. Однако технические решения, заявленные в настоящем изобретении, также могут быть реализованы даже без этих технических деталей и различных изменений и модификаций на основе следующих вариантов реализации.[0033] Various embodiments of this disclosure will be described in detail below with reference to the accompanying drawings. However, those skilled in the art will appreciate that numerous technical details have been provided in various embodiments of this disclosure to provide the reader with a better understanding of the present invention. However, the technical solutions claimed in the present invention can also be implemented even without these technical details and various changes and modifications based on the following embodiments.
[0034] Варианты реализации настоящего изобретения обеспечивают полупроводниковую структуру. Полупроводниковая структура, предусмотренная вариантами реализации настоящего изобретения, будет подробно описана ниже в сочетании с сопроводительными чертежами. На ФИГ. 1-3 представлены схемы полупроводниковой структуры, предусмотренные вариантами реализации настоящего изобретения. На ФИГ. 1 представлен вид сверху полупроводниковой структуры, предусмотренной вариантами реализации настоящего изобретения. На ФИГ. 2 схематически представлен вид в разрезе полупроводниковой структуры, показанной на ФИГ. 1, взятый вдоль первого направления AA1 сечения. На ФИГ. 3 схематически представлен вид в разрезе полупроводниковой структуры, показанной на ФИГ. 1, взятый вдоль второго направления BB1 сечения. На ФИГ. 4 представлен схематический вид в разрезе электрода затвора, окружающего полупроводниковый канал, и диффузионного барьерного слоя, окружающего слой химического соединения металла с полупроводником в полупроводниковой структуре.[0034] Embodiments of the present invention provide a semiconductor structure. The semiconductor structure provided by embodiments of the present invention will be described in detail below in conjunction with the accompanying drawings. In FIG. 1-3 show diagrams of the semiconductor structure provided by embodiments of the present invention. In FIG. 1 is a top view of a semiconductor structure provided by embodiments of the present invention. In FIG. 2 is a schematic cross-sectional view of the semiconductor structure shown in FIG. 1 taken along the first section direction AA1. In FIG. 3 is a schematic cross-sectional view of the semiconductor structure shown in FIG. 1 taken along the second section direction BB1. In FIG. 4 is a schematic cross-sectional view of a gate electrode surrounding a semiconductor channel and a diffusion barrier layer surrounding a metal-semiconductor chemical compound layer in a semiconductor structure.
[0035] Со ссылкой на ФИГ. 1-4, полупроводниковая структура включает в себя основание 100, диэлектрические слои 103, электроды 104 затвора, слои 105 химического соединения металла с полупроводником, слои 106 диффузионного барьера и изолирующие слои 107. Основание 100 включает в себя линии 101 битов, расположенные с интервалами, и полупроводниковые каналы 102, расположенные с интервалами. Линии 101 битов проходят в первом направлении. Полупроводниковые каналы 102 расположены в части верхних поверхностей линий 101 битов. Каждый полупроводниковый канал 102 включает в себя первую область I, вторую область II и третью область III, расположенные последовательно в направлении Z, перпендикулярном верхним поверхностям линий 101 битов. Диэлектрические слои 103 расположены между соседними линиями 101 битов и на боковых стенках полупроводниковых каналов 102. Электроды 104 затвора окружают диэлектрические слои 103 во второй области II и проходят во втором направлении Y, при этом первое направление X отличается от второго направления Y. Слои 105 химического соединения металла с полупроводником расположены на верхних поверхностях полупроводниковых каналов 102. Диффузионные барьерные слои 106 окружают по меньшей мере боковые стенки слоев 105 химического соединения металла с полупроводником. Изолирующие слои 107 расположены между соседними полупроводниковыми каналами 102 на той же самой линии 101 битов и изолируют электроды 104 затвора и диффузионные барьерные слои 106, расположенные на каждом диэлектрическом слое 103, от электродов 104 затвора и диффузионных барьерных слоев 106, расположенных на диэлектрических слоях 103, соседних с каждым диэлектрическим слоем 103.[0035] With reference to FIG. 1-4, the semiconductor structure includes a base 100, dielectric layers 103, gate electrodes 104, metal-semiconductor compound layers 105, diffusion barrier layers 106, and insulating layers 107. Base 100 includes spaced bit lines 101 and semiconductor channels 102 located at intervals. The bit lines 101 extend in the first direction. Semiconductor channels 102 are located in part of the upper surfaces of the bit lines 101. Each semiconductor channel 102 includes a first region I, a second region II, and a third region III arranged sequentially in a Z direction perpendicular to the top surfaces of the bit lines 101. Dielectric layers 103 are located between adjacent bit lines 101 and on the side walls of semiconductor channels 102. Gate electrodes 104 surround the dielectric layers 103 in a second region II and extend in a second Y direction, wherein the first X direction is different from the second Y direction. Chemical compound layers 105 The metal-semiconductor compounds are located on the top surfaces of the semiconductor channels 102. Diffusion barrier layers 106 surround at least the side walls of the metal-semiconductor chemical compounds layers 105. The insulating layers 107 are located between adjacent semiconductor channels 102 on the same bit line 101 and isolate the gate electrodes 104 and diffusion barrier layers 106 located on each dielectric layer 103 from the gate electrodes 104 and diffusion barrier layers 106 located on the dielectric layers 103. adjacent to each dielectric layer 103.
[0036] Полупроводниковый канал 102, диэлектрический слой 103, окружающий боковую стенку полупроводникового канала 102 во второй области II, и электрод 104 затвора формируют вертикальный транзистор с круговым затвором. Основание 100 включает в себя подложку 110. Линия 101 битов расположена между подложкой 110 и транзистором с круговым затвором (GAA), так что может быть сформирована трехмерная (3D) слоистая полупроводниковая структура, что является преимуществом для повышения степени интеграции полупроводниковой структуры.[0036] The semiconductor channel 102, the dielectric layer 103 surrounding the side wall of the semiconductor channel 102 in the second region II, and the gate electrode 104 form a vertical circular gate transistor. The base 100 includes a substrate 110. A bit line 101 is disposed between the substrate 110 and a gate-circuit (GAA) transistor so that a three-dimensional (3D) layered semiconductor structure can be formed, which is advantageous for increasing the degree of integration of the semiconductor structure.
[0037] Следует отметить, что как первая область I, так и третья область II могут служить в качестве истока или стока транзистора с круговым затвором (GAA). Вторая область II соответствует диэлектрическому слою 103 и электроду 104 затвора транзистора с круговым затвором (GAA).[0037] It should be noted that both the first region I and the third region II can serve as a source or drain of a circular gate transistor (GAA). The second region II corresponds to the dielectric layer 103 and the gate electrode 104 of the circular gate transistor (GAA).
[0038] В некоторых вариантах реализации, со ссылкой на ФИГ. 1, первое направление X перпендикулярно второму направлению Y, так что полупроводниковый канал 102 выполнен в режиме расположения 4F2 (F - минимальный размер рисунка, получаемый при данных условиях процесса), что обеспечивает преимущество для повышения степени интеграции полупроводниковой структуры. Еще в одних вариантах реализации первое направление пересекается со вторым направлением, а угол между первым направлением и вторым направлением может быть не равен 90°.[0038] In some embodiments, with reference to FIG. 1, the first X direction is perpendicular to the second Y direction, so that the semiconductor channel 102 is configured in the 4F2 arrangement mode (F is the minimum pattern size obtainable under the given process conditions), which is advantageous for increasing the degree of integration of the semiconductor structure. In still other embodiments, the first direction intersects with the second direction, and the angle between the first direction and the second direction may not be 90°.
[0039] Следует отметить, что существует множество линий 101 битов, которые расположены с интервалами в основании 100. Каждая линия 101 битов может находиться в контакте по меньшей мере с одной первой областью I. В примере, показанном на ФИГ. 1, четыре линии 101 битов расположены с интервалами, а каждая линия 101 битов находится в контакте с четырьмя первыми областями I. В случае фактического применения количество линий 101 битов и количество первых областей I, контактирующих с каждой линией 101 битов, может быть обосновано установлено в соответствии с фактическими электрическими требованиями.[0039] It should be noted that there are a plurality of bit lines 101 that are spaced at base 100. Each bit line 101 may be in contact with at least one first region I. In the example shown in FIG. 1, four bit lines 101 are spaced, and each bit line 101 is in contact with four first I regions. In the case of actual application, the number of bit lines 101 and the number of first I regions contacting each bit line 101 can be reasonably set to according to actual electrical requirements.
[0040] Ниже в сочетании с ФИГ. 1-3 полупроводниковая структура будет описана более подробно.[0040] Below in conjunction with FIG. 1-3, the semiconductor structure will be described in more detail.
[0041] В некоторых вариантах реализации материал основания 100 может представлять собой одноэлементный полупроводниковый материал или кристаллический неорганический композиционный полупроводниковый материал. Одноэлементный полупроводниковый материал может представлять собой кремний или германий. Кристаллический неорганический композиционный полупроводниковый материал может представлять собой карбид кремния, кремний-германиевый материал, арсенид галлия, индий-галлиевый материал или тому подобное.[0041] In some embodiments, the material of the base 100 may be a single-cell semiconductor material or a crystalline inorganic composite semiconductor material. The single element semiconductor material may be silicon or germanium. The crystalline inorganic composite semiconductor material may be silicon carbide, silicon germanium material, gallium arsenide, indium gallium material or the like.
[0042] В некоторых вариантах реализации основание 100 включает в себя линии 101 битов и полупроводниковые каналы 102. Основание 100, линии 101 битов и полупроводниковые каналы 102 имеют один и тот же полупроводниковый элемент. Полупроводниковые каналы 102 и линии 101 битов могут быть сформированы с использованием одной и той же пленочной структуры. Пленочная структура состоит из полупроводникового элемента, так что полупроводниковые каналы 102 объединены с линиями 101 битов, тем самым преодолевая дефект состояния межфазной границы между полупроводниковыми каналами 102 и линиями 101 битов и улучшая электрические характеристики полупроводниковой структуры.[0042] In some embodiments, base 100 includes bit lines 101 and semiconductor channels 102. Base 100, bit lines 101, and semiconductor channels 102 have the same semiconductor element. The semiconductor channels 102 and bit lines 101 may be formed using the same film structure. The film structure is composed of a semiconductor element such that the semiconductor channels 102 are combined with the bit lines 101, thereby overcoming the interface state defect between the semiconductor channels 102 and the bit lines 101 and improving the electrical performance of the semiconductor structure.
[0043] Полупроводниковый элемент может включать в себя по меньшей мере одно из кремния, углерода, германия, мышьяка, галлия или индия, что будет проиллюстрировано на примере того, что как линии 101 битов, так и полупроводниковые каналы 102 включают в себя кремний.[0043] The semiconductor element may include at least one of silicon, carbon, germanium, arsenic, gallium, or indium, as will be illustrated by the fact that both bit lines 101 and semiconductor channels 102 include silicon.
[0044] В некоторых вариантах реализации полупроводниковая структура также может включать в себя структуру 111 силицида металла, при этом структура 111 силицида металла расположена по меньшей мере в линиях 101 битов, непосредственно обращенных к нижним поверхностям изолирующих слоев 107. Иными словами, структура 111 силицида металла расположена по меньшей мере в линиях 101 битов, непосредственно обращенных к нижней поверхности первого изолирующего слоя 117.[0044] In some embodiments, the semiconductor structure may also include a metal silicide structure 111, wherein the metal silicide structure 111 is located in at least the bit lines 101 immediately facing the bottom surfaces of the insulating layers 107. In other words, the metal silicide structure 111 located in at least the bit lines 101 immediately facing the bottom surface of the first insulating layer 117.
[0045] Структура 111 силицида металла имеет относительно низкое удельное сопротивление по сравнению с неметаллизированным полупроводниковым материалом, таким образом, удельное сопротивление линии 101 битов, включающей в себя структуру 111 силицида металла, ниже по сравнению с полупроводниковым каналом 102, что обеспечивает преимущество, состоящее в уменьшении сопротивления линии 101 битов, уменьшении контактного сопротивления между линией 101 битов и полупроводниковым каналом 102 в первой области I и дальнейшем улучшении электрических характеристик полупроводниковой структуры. Кроме того, удельное сопротивление линии 101 битов также ниже, чем удельное сопротивление подложки 110.[0045] The metal silicide structure 111 has a relatively low resistivity compared to non-metallized semiconductor material, such that the resistivity of the bit line 101 including the metal silicide structure 111 is lower compared to the semiconductor channel 102, which provides the advantage that reducing the resistance of the bit line 101, reducing the contact resistance between the bit line 101 and the semiconductor channel 102 in the first region I, and further improving the electrical characteristics of the semiconductor structure. In addition, the resistivity of the bit line 101 is also lower than the resistivity of the substrate 110.
[0046] Следует отметить, что в некоторых вариантах реализации материал областей линий 101 битов, расположенных непосредственно под первой областью I, может быть полупроводниковым материалом, а материал частичных областей линий 101 битов, не охваченных первой областью I, является силицидом. Понятно, что при непрерывном уменьшении размера устройства или регулировании параметров технологического процесса материал частичных областей линий 101 битов, расположенных непосредственно под первой областью I, является полупроводниковым материалом, а материал других областей линий 101 битов, расположенных непосредственно под первой областью I, также может быть силицидом. «Другие области» в данном случае расположены на периферии «частичных областей».[0046] It should be noted that in some embodiments, the material of the regions of the bit lines 101 located immediately below the first region I may be a semiconductor material, and the material of the partial regions of the bit lines 101 not covered by the first region I is a silicide. It is understood that as the device is continuously reduced in size or process parameters are adjusted, the material of the partial regions of the bit lines 101 located immediately below the first region I is a semiconductor material, and the material of the other regions of the bit lines 101 located immediately below the first region I may also be a silicide . The “other areas” in this case are located on the periphery of the “partial areas”.
[0047] Например, со ссылкой на ФИГ. 2, множество структур 111 силицида металла в линии 101 битов соединены друг с другом с формированием части линии 101 битов, при этом часть структуры 111 силицида металла может быть расположена в линии 101 битов, а другая часть структуры 111 силицида металла может быть расположена в полупроводниковом канале 102 в первой области I. Еще в одних вариантах реализации множество металлических кремниевых композиционных структур в одной и той же линии битов могут быть разнесены относительно друг друга.[0047] For example, with reference to FIG. 2, a plurality of metal silicide structures 111 in the bit line 101 are connected to each other to form a portion of the bit line 101, wherein a portion of the metal silicide structure 111 may be located in the bit line 101, and another portion of the metal silicide structure 111 may be located in the semiconductor channel. 102 in the first region I. In yet other embodiments, multiple metallic silicon composite structures in the same bit line may be spaced apart from each other.
[0048] На ФИГ. 2 область основания 100, ограниченная пунктирными эллипсными дугами, представляет собой структуру 111 силицида металла. В случае фактического применения размер области контакта между соседними структурами 111 силицида металла не ограничен. Еще в одних вариантах реализации линия битов может включать в себя структуру 111 силицида металла по всей толщине линии битов.[0048] In FIG. 2, the region of the base 100 delimited by the dotted elliptical arcs is a metal silicide structure 111. In the case of actual application, the size of the contact region between adjacent metal silicide structures 111 is not limited. In still other embodiments, the bit line may include a metal silicide structure 111 throughout the thickness of the bit line.
[0049] В некоторых вариантах реализации, со ссылкой на ФИГ. 2, в случае одиночной структуры 111 силицида металла глубина структуры 111 силицида металла постепенно увеличивается в направлении от полупроводниковых каналов 102, расположенных по обе стороны изолирующего слоя 107, к изолирующему слою 107, т.е. в направлениях C1 и C2.[0049] In some embodiments, with reference to FIG. 2, in the case of a single metal silicide structure 111, the depth of the metal silicide structure 111 gradually increases in the direction from the semiconductor channels 102 located on both sides of the insulating layer 107 towards the insulating layer 107, i.e. in directions C1 and C2.
[0050] Например, если полупроводниковым элементом является кремний, материал структуры 111 силицида металла содержит по меньшей мере одно из следующего: силицид кобальта, силицид никеля, силицид молибдена, силицид титана, силицид вольфрама, силицид тантала или силицид платины.[0050] For example, if the semiconductor element is silicon, the metal silicide structure material 111 contains at least one of cobalt silicide, nickel silicide, molybdenum silicide, titanium silicide, tungsten silicide, tantalum silicide, or platinum silicide.
[0051] В некоторых вариантах реализации полупроводниковый канал 102 может иметь легирующий элемент, который обеспечивает преимущество путем улучшения электрической проводимости полупроводникового канала 102, тем самым уменьшая отпирающее напряжение между первой областью I и третьей областью III, т.е. отпирающее напряжение между истоком и стоком транзистора с круговым затвором (GAA). Легирующий элемент представляет собой легирующий элемент P-типа или легирующий элемент N-типа. В частности, легирующий элемент N-типа может быть по меньшей мере одним из мышьяка, фосфора или сурьмы. Легирующий элемент P-типа может быть по меньшей мере одним из бора, индия или галлия.[0051] In some embodiments, the semiconductor channel 102 may have a doping element that provides the benefit of improving the electrical conductivity of the semiconductor channel 102, thereby reducing the gate voltage between the first region I and the third region III, i.e. the turn-on voltage between the source and drain of a gate-circuit transistor (GAA). The alloying element is a P-type alloying element or an N-type alloying element. In particular, the N-type alloying element may be at least one of arsenic, phosphorus or antimony. The P-type alloying element may be at least one of boron, indium or gallium.
[0052] В некоторых вариантах реализации транзистор с круговым затвором (GAA) может быть транзистором без перехода, т.е. типы легирующих элементов в первой области I, второй области II и третьей области II являются одинаковыми. Термин «без перехода» означает отсутствие PN-перехода, т.е. концентрация легирующих элементов в первой области I, второй области II и третьей области III одинакова. Это обеспечивает следующие преимущества. С одной стороны, отсутствует необходимость дополнительного легирования первой области I и третьей области III для устранения проблемы, заключающейся в том, что трудно управлять процессом легирования в первой области I и третьей области III. Особенно при дальнейшем уменьшении размера транзистора, если первая область I и третья область III подвергаются дополнительному легированию, управлять концентрацией легирования труднее. С другой стороны, устройство представляет собой транзистор без перехода, что обеспечивает преимущество предотвращения явления, связанного с использованием процесса легирования со сверхкрутым градиентом концентрации исток-сток для изготовления сверхкрутых PN-переходов в наноразмерном диапазоне. Следовательно, это позволяет избежать таких проблем, как дрейф порогового напряжения, увеличение тока утечки и т.п., вызванных мутацией легирования, также обеспечивает преимущество подавления эффекта короткого канала и, таким образом, обеспечивает преимущество дальнейшего повышения степени интеграции и электрических характеристик полупроводниковой структуры. Понятно, что дополнительное легирование в данном документе относится к легированию, которое выполняется таким образом, что типы легирующих элементов первой области I и третьей области III отличаются от типов легирующих элементов второй области II.[0052] In some embodiments, the gate-circuit (GAA) transistor may be a junctionless transistor, i.e. the types of alloying elements in the first region I, the second region II and the third region II are the same. The term “no transition” means the absence of a PN junction, i.e. the concentration of alloying elements in the first region I, the second region II and the third region III is the same. This provides the following benefits. On the one hand, there is no need to additionally alloy the first region I and the third region III to eliminate the problem that it is difficult to control the alloying process in the first region I and the third region III. Especially as the transistor size is further reduced, if the first region I and the third region III are further doped, it is more difficult to control the doping concentration. On the other hand, the device is a junctionless transistor, which provides the advantage of preventing the phenomenon associated with using an ultra-steep source-drain concentration gradient doping process to fabricate ultra-steep PN junctions in the nanoscale range. Therefore, it avoids problems such as threshold voltage drift, increase in leakage current, etc. caused by doping mutation, also provides the advantage of suppressing the short-channel effect, and thus provides the advantage of further enhancing the degree of integration and electrical performance of the semiconductor structure. It is understood that additional alloying herein refers to alloying that is performed such that the types of alloying elements of the first region I and the third region III are different from the types of alloying elements of the second region II.
[0053] Со ссылкой на ФИГ. 2 и 3, в плоскости, перпендикулярной боковым стенкам полупроводниковых каналов 102, площадь поперечного сечения полупроводникового канала 102 в первой области I больше площади поперечного сечения полупроводникового канала 102 во второй области II.[0053] With reference to FIG. 2 and 3, in a plane perpendicular to the side walls of the semiconductor channels 102, the cross-sectional area of the semiconductor channel 102 in the first region I is larger than the cross-sectional area of the semiconductor channel 102 in the second region II.
[0054] Площадь поперечного сечения полупроводникового канала 102 во второй области II меньше площади поперечного сечения полупроводникового канала 102 в первой области I. Полупроводниковый канал 102 во второй области II может служить в качестве канальной области транзистора с круговым затвором (GAA), что обеспечивает преимущество путем формирования канальной области с меньшей площадью поперечного сечения, обеспечивает преимущество путем улучшения способности электрода 104 затвора, окружающего боковую стенку канальной области, управления канальной областью, тем самым облегчая управление включением или выключением транзистора с круговым затвором (GAA).[0054] The cross-sectional area of the semiconductor channel 102 in the second region II is smaller than the cross-sectional area of the semiconductor channel 102 in the first region I. The semiconductor channel 102 in the second region II can serve as a channel region of a circular gate transistor (GAA), which provides an advantage by forming a channel region with a smaller cross-sectional area provides the advantage of improving the ability of the gate electrode 104 surrounding the side wall of the channel region to control the channel region, thereby making it easier to control the turn-on or turn-off of the circular gate-automatic transistor (GAA).
[0055] Со ссылкой на ФИГ. 2 и 3, каждый диэлектрический слой 103 может включать в себя первый диэлектрический слой 113, второй диэлектрический слой 123 и третий диэлектрический слой 133. Первый диэлектрический слой 113 расположен между соседними линиями 101 битов и между полупроводниковыми каналами 102 в первой области I на соседних линиях 101 битов. Второй диэлектрический слой 123 расположен на боковых стенках полупроводниковых каналов 102 в первой области I и на боковой стенке первого диэлектрического слоя 113 в первой области I. Третий диэлектрический слой 133 окружает боковые стенки полупроводниковых каналов 102 во второй области II и третьей области III.[0055] With reference to FIG. 2 and 3, each dielectric layer 103 may include a first dielectric layer 113, a second dielectric layer 123, and a third dielectric layer 133. The first dielectric layer 113 is located between adjacent bit lines 101 and between semiconductor channels 102 in the first region I on adjacent lines 101 bits The second dielectric layer 123 is located on the side walls of the semiconductor channels 102 in the first region I and on the side wall of the first dielectric layer 113 in the first region I. The third dielectric layer 133 surrounds the side walls of the semiconductor channels 102 in the second region II and the third region III.
[0056] Первый диэлектрический слой 113, расположенный между соседними линиями 101 битов, выполнен с возможностью осуществления электрической изоляции между соседними линиями 101 битов. Первый диэлектрический слой 113, второй диэлектрический слой 123 и изолирующий слой 107, расположенный между полупроводниковыми каналами 102 в первых областях I на соседних линиях 101 битов, действуют совместно для осуществления электрической изоляции между полупроводниковыми каналами 102 в первых областях I, разнесенных друг от друга в первом направлении X и/или во втором направлении Y. Третий диэлектрический слой 133, окружающий боковую стенку полупроводникового канала 102 во второй области II, может служить в качестве диэлектрического слоя затвора между последовательно сформированными электродом 104 затвора и полупроводниковым каналом 102 во второй области II. Третий диэлектрический слой 133, окружающий боковую стенку полупроводникового канала 102 в третьей области III, и изолирующий слой 107 действуют совместно для реализации электрической изоляции между полупроводниковыми каналами 102 в третьих областях III, разнесенных друг от друга в первом направлении X и/или во втором направлении Y.[0056] The first dielectric layer 113 located between adjacent bit lines 101 is configured to provide electrical isolation between adjacent bit lines 101. The first dielectric layer 113, the second dielectric layer 123, and the insulating layer 107 located between the semiconductor channels 102 in the first regions I on adjacent bit lines 101 act together to provide electrical isolation between the semiconductor channels 102 in the first regions I spaced apart from each other in the first the X direction and/or the second Y direction. The third dielectric layer 133 surrounding the side wall of the semiconductor channel 102 in the second region II may serve as a gate dielectric layer between the sequentially formed gate electrode 104 and the semiconductor channel 102 in the second region II. The third dielectric layer 133 surrounding the side wall of the semiconductor channel 102 in the third region III and the insulating layer 107 act together to realize electrical insulation between the semiconductor channels 102 in the third regions III spaced from each other in the first X direction and/or in the second Y direction .
[0057] В некоторых вариантах реализации третий диэлектрический слой 133 также может быть расположен на части боковой стенки второго диэлектрического слоя 123, что обеспечивает преимущество дополнительного обеспечения изоляции между электродом 104 затвора и полупроводниковым каналом 102.[0057] In some embodiments, the third dielectric layer 133 may also be located on a portion of the side wall of the second dielectric layer 123, which has the advantage of further providing insulation between the gate electrode 104 and the semiconductor channel 102.
[0058] В некоторых вариантах реализации материал первого диэлектрического слоя 113 является таким же, как и материал второго диэлектрического слоя 123. Кроме того, как материал первого диэлектрического слоя 113, так и материал второго диэлектрического слоя 123 могут представлять собой оксид кремния. Еще в одних вариантах реализации материал третьего диэлектрического слоя 133, материал второго диэлектрического слоя 123 и материал первого диэлектрического слоя 113 могут быть одинаковыми. Еще в одних вариантах реализации материал третьего диэлектрического слоя 133 может отличаться от материала второго диэлектрического слоя 123 и материала первого диэлектрического слоя 113. Материал третьего диэлектрического слоя 133, материал второго диэлектрического слоя 123 и материал первого диэлектрического слоя 113 должны удовлетворять только тому, чтобы материал третьего диэлектрического слоя 133, материал второго диэлектрического слоя 123 и материал первого диэлектрического слоя 113 являлись материалами с хорошими изоляционными свойствами.[0058] In some embodiments, the material of the first dielectric layer 113 is the same as the material of the second dielectric layer 123. In addition, both the material of the first dielectric layer 113 and the material of the second dielectric layer 123 may be silicon oxide. In yet other embodiments, the material of the third dielectric layer 133, the material of the second dielectric layer 123, and the material of the first dielectric layer 113 may be the same. In still other embodiments, the material of the third dielectric layer 133 may be different from the material of the second dielectric layer 123 and the material of the first dielectric layer 113. The material of the third dielectric layer 133, the material of the second dielectric layer 123, and the material of the first dielectric layer 113 must satisfy only that the material of the third dielectric layer 133, the material of the second dielectric layer 123 and the material of the first dielectric layer 113 were materials with good insulating properties.
[0059] В некоторых вариантах реализации, со ссылкой на ФИГ. 4, одиночный электрод 104 затвора проходит во втором направлении Y и окружает соседние полупроводниковые каналы 102 на соседних линиях 101 битов, а одиночный диффузионный барьерный слой 106 окружает только один слой 105 химического соединения металла с полупроводником. В некоторых вариантах реализации ортогональная проекция третьего диэлектрического слоя 133 на подложку 110 может перекрываться с ортогональной проекцией диффузионного барьерного слоя 106 на подложку 110.[0059] In some embodiments, with reference to FIG. 4, a single gate electrode 104 extends in the second Y direction and surrounds adjacent semiconductor channels 102 on adjacent bit lines 101, and a single diffusion barrier layer 106 surrounds only one metal-semiconductor compound layer 105. In some embodiments, the orthogonal projection of the third dielectric layer 133 onto the substrate 110 may overlap with the orthogonal projection of the diffusion barrier layer 106 onto the substrate 110.
[0060] Во втором направлении Y одиночный электрод 104 затвора может окружать множество полупроводниковых каналов 102. Третий диэлектрический слой 133 расположен между электродом 104 затвора и каждым из множества полупроводниковых каналов 102. Соседние диффузионные барьерные слои 106 могут быть разнесены друг от друга вторым изолирующим слоем 127.[0060] In the second Y direction, a single gate electrode 104 may surround a plurality of semiconductor channels 102. A third dielectric layer 133 is located between the gate electrode 104 and each of the plurality of semiconductor channels 102. Adjacent diffusion barrier layers 106 may be spaced apart from each other by a second insulating layer 127 .
[0061] Материал электрода 104 затвора включает в себя по меньшей мере одно из поликремния, нитрида титана, нитрида тантала, меди или вольфрама, а материал диффузионного барьерного слоя 106 может быть нитридом титана.[0061] The material of the gate electrode 104 includes at least one of polysilicon, titanium nitride, tantalum nitride, copper or tungsten, and the material of the diffusion barrier layer 106 may be titanium nitride.
[0062] В некоторых вариантах реализации в плоскости, перпендикулярной боковой стенке полупроводникового канала 102, площадь поперечного сечения полупроводникового канала 102 в первой области I больше площади поперечного сечения полупроводникового канала 102 во второй области II. Диэлектрический слой 103 содержит первый диэлектрический слой 113, второй диэлектрический слой 123 и третий диэлектрический слой 133. Таким образом, электрод 104 затвора расположен по меньшей мере на части верхней поверхности первого диэлектрического слоя 113 и части верхней поверхности второго диэлектрического слоя 123, а диффузионный барьерный слой 106 расположен на верхней поверхности третьего диэлектрического слоя 133.[0062] In some embodiments, in a plane perpendicular to the side wall of the semiconductor channel 102, the cross-sectional area of the semiconductor channel 102 in the first region I is greater than the cross-sectional area of the semiconductor channel 102 in the second region II. The dielectric layer 103 includes a first dielectric layer 113, a second dielectric layer 123, and a third dielectric layer 133. Thus, the gate electrode 104 is located on at least a portion of the upper surface of the first dielectric layer 113 and a portion of the upper surface of the second dielectric layer 123, and the diffusion barrier layer 106 is located on the top surface of the third dielectric layer 133.
[0063] Диффузионный барьерный слой 106 окружает боковую стенку слоя 105 химического соединения металла с полупроводником, что обеспечивает преимущество предотвращения диффузии металлических элементов из слоя 105 химического соединения металла с полупроводником в изолирующий слой 107 для получения хороших изоляционных характеристик изолирующего слоя 107. Кроме того, диффузионный барьерный слой 106 расположен на верхней поверхности третьего диэлектрического слоя 133, что также может предотвращать диффузию соответствующих проводящих элементов из других проводящих структур, расположенных на верхней поверхности диффузионного барьерного слоя 106, в третий диэлектрический слой 133 для обеспечения хороших изоляционных характеристик третьего диэлектрического слоя 133.[0063] The diffusion barrier layer 106 surrounds the side wall of the metal-semiconductor chemical compound layer 105, which provides the advantage of preventing the diffusion of metal elements from the metal-semiconductor chemical compound layer 105 into the insulating layer 107 to obtain good insulating performance of the insulating layer 107. In addition, diffusion the barrier layer 106 is located on the upper surface of the third dielectric layer 133, which can also prevent the diffusion of corresponding conductive elements from other conductive structures located on the upper surface of the diffusion barrier layer 106 into the third dielectric layer 133 to ensure good insulation performance of the third dielectric layer 133.
[0064] В некоторых вариантах реализации ортогональная проекция диффузионного барьерного слоя 106 на подложку 110 может покрывать ортогональную проекцию третьего диэлектрического слоя 133 на подложку 110, что обеспечивает преимущество более полного предотвращения диффузии соответствующих проводящих элементов из других проводящих структур на верхней поверхности диффузионного барьерного слоя 106 в третий диэлектрический слой 133.[0064] In some embodiments, the orthogonal projection of the diffusion barrier layer 106 onto the substrate 110 may cover the orthogonal projection of the third dielectric layer 133 onto the substrate 110, which provides the benefit of more completely preventing the diffusion of corresponding conductive elements from other conductive structures on the top surface of the diffusion barrier layer 106 into third dielectric layer 133.
[0065] Еще в одних вариантах реализации, если диэлектрический слой содержит первый диэлектрический слой, второй диэлектрический слой и третий диэлектрический слой, а в плоскости, перпендикулярной боковой стенке полупроводникового канала, площадь поперечного сечения полупроводникового канала в первой области равна площади поперечного сечения полупроводникового канала во второй области, то третий диэлектрический слой и электрод затвора вместе покрывают верхнюю поверхность второго диэлектрического слоя.[0065] In still other embodiments, if the dielectric layer comprises a first dielectric layer, a second dielectric layer, and a third dielectric layer, and in a plane perpendicular to the side wall of the semiconductor channel, the cross-sectional area of the semiconductor channel in the first region is equal to the cross-sectional area of the semiconductor channel in the second region, then the third dielectric layer and the gate electrode together cover the upper surface of the second dielectric layer.
[0066] К тому же, слой 105 химического соединения металла с полупроводником имеет относительно низкое удельное сопротивление по сравнению с неметаллизированным полупроводниковым материалом, таким образом, слой 105 химического соединения металла с полупроводником имеет более низкое удельное сопротивление по сравнению с полупроводниковым каналом 102. Если слой 108 электрического соединения расположен на верхней поверхности каждого слоя 105 химического соединения металла с полупроводником, слой 105 химического соединения металла с полупроводником может использоваться в качестве переходного слоя для формирования омического контакта между верхней поверхностью полупроводникового канала 102 и слоем 108 электрического соединения, при этом предотвращен непосредственный контакт слоя 108 электрического соединения с полупроводниковым материалом для формирования контакта с барьером Шоттки. Омический контакт обеспечивает преимущество, состоящее в снижении контактного сопротивления между верхней поверхностью полупроводникового канала 102 и слоем 108 электрического соединения таким образом, чтобы снизить энергопотребление полупроводниковой структуры во время работы, улучшить эффект резистивно-емкостной (RC) задержки и улучшить электрические характеристики полупроводниковой структуры. Материал слоя 105 химического соединения металла с полупроводником содержит по меньшей мере одно из силицида кобальта, силицида никеля, силицида молибдена, силицида титана, силицида вольфрама, силицида тантала или силицида платины.[0066] In addition, the metal-semiconductor chemical bonding layer 105 has a relatively low resistivity compared to non-metallized semiconductor material, thus, the metal-semiconductor chemical bonding layer 105 has a lower resistivity compared to the semiconductor channel 102. If the layer An electrical connection 108 is located on the top surface of each metal-semiconductor chemical compound layer 105, the metal-semiconductor chemical compound layer 105 can be used as a transition layer to form an ohmic contact between the upper surface of the semiconductor channel 102 and the electrical connection layer 108 while preventing direct contact an electrical connection layer 108 with a semiconductor material to form contact with the Schottky barrier. The ohmic contact provides the advantage of reducing the contact resistance between the top surface of the semiconductor channel 102 and the electrical connection layer 108 so as to reduce the power consumption of the semiconductor structure during operation, improve the resistive capacitance (RC) delay effect, and improve the electrical performance of the semiconductor structure. The material of the metal-semiconductor compound layer 105 contains at least one of cobalt silicide, nickel silicide, molybdenum silicide, titanium silicide, tungsten silicide, tantalum silicide, or platinum silicide.
[0067] В некоторых вариантах реализации слой 105 химического соединения металла с полупроводником может содержать легирующий элемент, который представляет собой легирующий элемент P-типа или легирующий элемент N-типа. Таким образом, обеспечено преимущество, состоящее в дополнительном улучшении электрической проводимости слоя 105 химического соединения металла с полупроводником.[0067] In some embodiments, the metal-semiconductor compound layer 105 may contain a doping element that is a P-type dopant or an N-type dopant. Thus, the advantage of further improving the electrical conductivity of the metal-semiconductor compound layer 105 is provided.
[0068] К тому же, на основании того, что слой 105 химического соединения металла с полупроводником имеет легирующий элемент, полупроводниковый канал 102 может иметь легирующий элемент того же типа, что и легирующий элемент слоя 105 химического соединения металла с полупроводником, при этом концентрация легирующего элемента в слое 105 химического соединения металла с полупроводником больше, чем концентрация легирующего элемента в полупроводниковом канале 102. Таким образом, это обеспечивает преимущество дополнительного уменьшения контактного сопротивления между слоем 105 химического соединения металла с полупроводником и полупроводниковым каналом 102 при одновременном улучшении электрической проводимости полупроводникового канала 102.[0068] In addition, based on the fact that the metal-semiconductor chemical compound layer 105 has a dopant element, the semiconductor channel 102 may have the same type of dopant element as the dopant element of the metal-semiconductor chemical compound layer 105, wherein the dopant concentration element in the metal-semiconductor chemical layer 105 is greater than the concentration of the doping element in the semiconductor channel 102. Thus, this provides the advantage of further reducing the contact resistance between the metal-semiconductor chemical layer 105 and the semiconductor channel 102 while improving the electrical conductivity of the semiconductor channel 102 .
[0069] В некоторых вариантах реализации верхние поверхности слоев 105 химического соединения металла с полупроводником могут находиться на одном уровне с верхними поверхностями диффузионных барьерных слоев 106. В направлении Z, перпендикулярном верхним поверхностям линий 101 битов, длина слоя 105 химического соединения металла с полупроводником меньше длины диффузионного барьерного слоя 106 или равна ей. Таким образом, диффузионный барьерный слой 106 может окружать по меньшей мере боковую стенку всего слоя 105 химического соединения металла с полупроводником и увеличивать общую площадь, на которой функционирует диффузионный барьерный слой 106 для предотвращения диффузии, чтобы улучшить эффект предотвращения диффузии металлических элементов из слоя 105 химического соединения металла с полупроводником в изолирующий слой 107. Кроме того, длина диффузионного барьерного слоя 106 больше, чем длина слоя 105 химического соединения металла с полупроводником, т.е. диффузионный барьерный слой 106 дополнительно окружает боковую стенку части полупроводникового канала 102, что обеспечивает преимущество улучшения предотвращения диффузии легирующего элемента из полупроводникового канала 102 в изолирующий слой 107.[0069] In some embodiments, the top surfaces of the metal-semiconductor chemical layers 105 may be flush with the top surfaces of the diffusion barrier layers 106. In the Z direction perpendicular to the top surfaces of the bit lines 101, the length of the metal-semiconductor chemical layer 105 is less than the length diffusion barrier layer 106 or equal to it. Thus, the diffusion barrier layer 106 can surround at least a side wall of the entire metal-semiconductor compound layer 105 and increase the total area on which the diffusion barrier layer 106 operates to prevent diffusion, so as to improve the effect of preventing the diffusion of metal elements from the chemical compound layer 105 metal with a semiconductor into the insulating layer 107. In addition, the length of the diffusion barrier layer 106 is greater than the length of the metal-semiconductor chemical compound layer 105, i.e. the diffusion barrier layer 106 further surrounds the side wall of a portion of the semiconductor channel 102, which provides the advantage of improving the prevention of diffusion of the dopant element from the semiconductor channel 102 into the insulating layer 107.
[0070] В направлении Z, перпендикулярном верхней поверхности линии 101 битов, отношение длины слоя 105 химического соединения металла с полупроводником к длине диффузионного барьерного слоя 106 может составлять от 0,8 до 1,2. Таким образом, это обеспечивает преимущество получения надлежащего расстояния между диффузионным барьерным слоем 106 и электродом 104 затвора, а также устранения паразитной емкости между диффузионным барьерным слоем 106 и электродом 104 затвора.[0070] In the Z direction perpendicular to the upper surface of the bit line 101, the ratio of the length of the metal-semiconductor chemical compound layer 105 to the length of the diffusion barrier layer 106 may be from 0.8 to 1.2. Thus, this provides the advantage of obtaining an appropriate distance between the diffusion barrier layer 106 and the gate electrode 104, as well as eliminating the parasitic capacitance between the diffusion barrier layer 106 and the gate electrode 104.
[0071] В некоторых вариантах реализации каждый изолирующий слой 107 содержит первый изолирующий слой 117 и второй изолирующий слой 127. Первый изолирующий слой 117 расположен между диэлектрическими слоями 103 соседних полупроводниковых каналов 102 и между электродами 104 затвора и проходит во втором направлении Y, а верхняя поверхность первого изолирующего слоя 117 расположена не ниже верхней поверхности слоя 105 химического соединения металла с полупроводником. Второй изолирующий слой 127 расположен на верхней поверхности соответствующего одного из электродов 104 затвора и между первым изолирующим слоем 117 и соответствующим одним из диффузионных барьерных слоев 106.[0071] In some embodiments, each insulating layer 107 includes a first insulating layer 117 and a second insulating layer 127. The first insulating layer 117 is located between the dielectric layers 103 of adjacent semiconductor channels 102 and between the gate electrodes 104 and extends in a second Y direction, and the top surface the first insulating layer 117 is located not lower than the upper surface of the metal-semiconductor chemical compound layer 105. The second insulating layer 127 is located on the top surface of the corresponding one of the gate electrodes 104 and between the first insulating layer 117 and the corresponding one of the diffusion barrier layers 106.
[0072] Первый изолирующий слой 117 и второй изолирующий слой 127 действуют совместно, реализуя электрическую изоляцию между соседними полупроводниковыми каналами 102 и между соседними электродами 104 затвора. Кроме того, второй изолирующий слой 127, расположенный на верхней поверхности электрода 104 затвора, может осуществлять электрическую изоляцию между электродом 104 затвора и другими проводящими структурами.[0072] The first insulating layer 117 and the second insulating layer 127 act together to provide electrical insulation between adjacent semiconductor channels 102 and between adjacent gate electrodes 104. In addition, the second insulating layer 127 located on the upper surface of the gate electrode 104 can provide electrical insulation between the gate electrode 104 and other conductive structures.
[0073] В некоторых вариантах реализации полупроводниковая структура может дополнительно включать в себя слои 108 электрического соединения, расположенные на верхних поверхностях слоев 105 химического соединения металла с полупроводником и верхних поверхностях слоев 106 диффузионного барьера. Изолирующие слои 107 изолируют друг от друга соседние слои 108 электрического соединения на верхних поверхностях соседних полупроводниковых каналов 102.[0073] In some embodiments, the semiconductor structure may further include electrical bonding layers 108 located on the top surfaces of the metal-semiconductor compound layers 105 and the top surfaces of the diffusion barrier layers 106. Insulating layers 107 insulate from each other adjacent electrical connection layers 108 on the top surfaces of adjacent semiconductor channels 102.
[0074] Слой 108 электрического соединения может быть выполнен с возможностью осуществления электрического соединения между полупроводниковым каналом 102 и емкостной структурой (не показана на чертежах).[0074] The electrical connection layer 108 may be configured to make an electrical connection between the semiconductor channel 102 and a capacitive structure (not shown in the drawings).
[0075] В заключение, слой 105 химического соединения металла с полупроводником имеет относительно низкое удельное сопротивление по сравнению с неметаллизированным полупроводниковым каналом 102, что обеспечивает преимущество путем реализации омического контакта между верхней поверхностью полупроводникового канала 102 и другими проводящими структурами, такими как слой 108 электрического соединения, через слой 105 химического соединения металла с полупроводником и снижения контактного сопротивления между верхней поверхностью полупроводникового канала 102 и слоем 108 электрического соединения для улучшения электрических характеристик полупроводникового канала 102. Кроме того, слой 105 химического соединения металла с полупроводником огражден от изолирующего слоя 107 диффузионным барьерным слоем 106, что обеспечивает преимущество, предотвращая диффузию металлических элементов из слоя 105 химического соединения металла с полупроводником в изолирующий слой 107, приводящую к снижению изоляционных характеристик изолирующего слоя 107. Таким образом, варианты реализации этого раскрытия обеспечивают преимущество путем обеспечения хороших изоляционных характеристик изолирующего слоя 107 при одновременном снижении контактного сопротивления между верхней поверхностью полупроводникового канала 102 и слоем 108 электрического соединения через слой 105 химического соединения металла с полупроводником для улучшения электрических характеристик полупроводниковой структуры.[0075] Finally, the metal-semiconductor chemical compound layer 105 has a relatively low resistivity compared to the non-metallized semiconductor channel 102, which provides an advantage by implementing ohmic contact between the top surface of the semiconductor channel 102 and other conductive structures, such as the electrical connection layer 108 , through the metal-semiconductor chemical bonding layer 105 and reducing the contact resistance between the top surface of the semiconductor channel 102 and the electrical bonding layer 108 to improve the electrical performance of the semiconductor channel 102. In addition, the metal-semiconductor chemical bonding layer 105 is shielded from the insulating layer 107 by a diffusion barrier layer 106, which provides the advantage of preventing metallic elements from diffusion from the metal-semiconductor compound layer 105 into the insulating layer 107, resulting in a decrease in the insulating performance of the insulating layer 107. Thus, embodiments of this disclosure provide the benefit of providing good insulating performance of the insulating layer 107 when while simultaneously reducing the contact resistance between the top surface of the semiconductor channel 102 and the electrical bonding layer 108 via the metal-semiconductor chemical bonding layer 105 to improve the electrical performance of the semiconductor structure.
[0076] В другом варианте реализации настоящего изобретения также предложен способ изготовления полупроводниковой структуры, который может быть использован для формирования упомянутой выше полупроводниковой структуры.[0076] In another embodiment of the present invention, there is also provided a semiconductor structure manufacturing method that can be used to form the above-mentioned semiconductor structure.
[0077] На ФИГ. 1-17 показаны схематические виды в разрезе полупроводниковой структуры, соответствующие различным этапам способа изготовления полупроводниковой структуры, предусмотренного вариантами реализации настоящего изобретения. Ниже в сочетании с сопроводительными чертежами будет подробно описан способ изготовления полупроводниковой структуры, предусмотренной вариантами реализации настоящего изобретения. Части, которые являются такими же или соответствуют вариантам реализации, упомянутым выше, не будут подробно описаны ниже.[0077] In FIG. 1 to 17 are schematic cross-sectional views of a semiconductor structure corresponding to various steps of a method for manufacturing a semiconductor structure provided by embodiments of the present invention. Below, in conjunction with the accompanying drawings, a method for manufacturing a semiconductor structure provided by embodiments of the present invention will be described in detail. Parts that are the same or corresponding to the embodiments mentioned above will not be described in detail below.
[0078] Следует отметить, что для облегчения описания и наглядной иллюстрации операций способа изготовления полупроводниковой структуры на ФИГ. 1-17 в настоящем варианте реализации представлены частичные принципиальные схемы полупроводниковой структуры.[0078] It should be noted that to facilitate the description and visual illustration of the operations of the semiconductor structure manufacturing method in FIG. 1-17, the present embodiment shows partial circuit diagrams of a semiconductor structure.
[0079] На ФИГ. 7 показаны схематические виды в разрезе структуры, как показано на ФИГ. 6, взятые вдоль направления AA1 первого поперечного сечения и направления BB1 второго поперечного сечения. Следует отметить, что один или два из схематических видов в разрезе, выполненных вдоль направления AA1 первого поперечного сечения и направления BB1 второго поперечного сечения, будут заданы в соответствии с требованием последующей формулировки.[0079] In FIG. 7 shows schematic cross-sectional views of the structure as shown in FIG. 6 taken along the first cross-section direction AA1 and the second cross-section direction BB1. It should be noted that one or two of the schematic sectional views taken along the first cross-sectional direction AA1 and the second cross-sectional direction BB1 will be specified as required by the following formulation.
[0080] Со ссылкой на ФИГ. 5-7, обеспечивают основание 100. Основание 100 содержит расположенные с интервалами линии 101 битов и расположенные с интервалами исходные полупроводниковые каналы 112. Линии 101 битов проходят в первом направлении X. Исходные полупроводниковые каналы 102 расположены в части верхних поверхностей линий 101 битов. Каждый исходный полупроводниковый канал 112 включает в себя первую область I, вторую область II и исходную третью область IV, расположенные последовательно в направлении Z, перпендикулярном верхним поверхностям линий 101 битов. Формируют диэлектрические слои 103. Диэлектрические слои 103 расположены между соседними линиями 101 битов и на части боковых стенок исходных полупроводниковых каналов 112.[0080] With reference to FIG. 5-7 provide a base 100. The base 100 contains spaced bit lines 101 and spaced source semiconductor channels 112. The bit lines 101 extend in the first X direction. The source semiconductor channels 102 are located on a portion of the top surfaces of the bit lines 101. Each source semiconductor channel 112 includes a first region I, a second region II, and a source third region IV arranged sequentially in a Z direction perpendicular to the top surfaces of the bit lines 101. Dielectric layers 103 are formed. Dielectric layers 103 are located between adjacent bit lines 101 and on portions of the side walls of the original semiconductor channels 112.
[0081] Следует отметить, что первая область I и вторая область II исходного полупроводникового канала 112 представляют собой первую область и вторую область последующего полупроводникового канала. Исходная третья область IV исходного полупроводникового канала 112 подготавливает последующее формирование третьей области полупроводникового канала и слоя химического соединения металла с полупроводником. Понятно, что как первая область I, так и впоследствии образованная третья область II могут служить в качестве истока или стока впоследствии образованного транзистора с круговым затвором (GAA), имеющего полупроводниковый канал, а вторая область II соответствует диэлектрическому слою и электроду затвора впоследствии образованного транзистора с круговым затвором (GAA).[0081] It should be noted that the first region I and the second region II of the initial semiconductor channel 112 represent the first region and the second region of the subsequent semiconductor channel. The initial third region IV of the initial semiconductor channel 112 prepares the subsequent formation of the third semiconductor channel region and the metal-semiconductor compound layer. It is understood that both the first region I and the subsequently formed third region II can serve as the source or drain of the subsequently formed circular gate transistor (GAA) having a semiconductor channel, and the second region II corresponds to the dielectric layer and gate electrode of the subsequently formed transistor with all-round valve (GAA).
[0082] В некоторых вариантах реализации операция, в которой обеспечивают основание 100, может включать в себя следующие операции.[0082] In some embodiments, the operation in which the base 100 is provided may include the following operations.
[0083] Со ссылкой на ФИГ. 5, обеспечивают исходное основание 120. Исходные первые диэлектрические слои 143, проходящие в первом направлении X, расположены в исходном основании 120. Со ссылкой на ФИГ. 6-7, исходное основание 120 и исходные первые диэлектрические слои 143 имеют рисунок для формирования линий 101 битов, расположенных с интервалами, а также исходных полупроводниковых каналов 112, расположенных с интервалами, и исходных первых диэлектрических слоев 143, расположенные между соседними линиями 101 битов. Верхние поверхности исходных первых диэлектрических слоев 143 расположены не ниже верхних поверхностей исходных полупроводниковых каналов 112. Боковые стенки исходных полупроводниковых каналов 112, боковые стенки исходных первых диэлектрических слоев 143 и часть верхних поверхностей линий 101 битов образуют канавки 109. Канавки 109 проходят во втором направлении Y.[0083] With reference to FIG. 5 provide the original base 120. The original first dielectric layers 143 extending in the first X direction are located in the original base 120. Referring to FIG. 6-7, the original substrate 120 and initial first dielectric layers 143 are patterned to form spaced bit lines 101, as well as initial spaced semiconductor channels 112 and initial first dielectric layers 143 located between adjacent bit lines 101. The top surfaces of the original first dielectric layers 143 are not lower than the top surfaces of the original semiconductor channels 112. The side walls of the original semiconductor channels 112, the side walls of the original first dielectric layers 143, and a portion of the top surfaces of the bit lines 101 form grooves 109. The grooves 109 extend in the second Y direction.
[0084] Тип материала исходного основания 120 может представлять собой одноэлементный полупроводниковый материал или кристаллический неорганический композиционный полупроводниковый материал. Одноэлементный полупроводниковый материал может представлять собой кремний или германий. Кристаллический неорганический композиционный полупроводниковый материал может представлять собой карбид кремния, кремний-германиевый материал, арсенид галлия, индий-галлиевый материал или тому подобное. Исходное основание 120 является основой для формирования линии 101 битов и исходного полупроводникового канала 112. Подложку 110 также формируют путем получения рисунка в исходном основании 120 и исходном первом диэлектрическом слое 143 с формированием линии 101 битов и исходного полупроводникового канала 112.[0084] The material type of the source base 120 may be a single-cell semiconductor material or a crystalline inorganic composite semiconductor material. The single element semiconductor material may be silicon or germanium. The crystalline inorganic composite semiconductor material may be silicon carbide, silicon germanium material, gallium arsenide, indium gallium material or the like. The original substrate 120 is the basis for forming the bit line 101 and the original semiconductor channel 112. The substrate 110 is also formed by patterning the original substrate 120 and the original first dielectric layer 143 to form the bit line 101 and the original semiconductor channel 112.
[0085] Способ нанесения рисунка на исходное основание 120 и исходный первый диэлектрический слой 143 включает в себя самовыравнивающееся четырехкратное нанесение рисунка (Self-Aligned Quadruple Patterning, SAQP) или самовыравнивающееся двойное нанесение рисунка (Self-aligned Double Patterning, SADP).[0085] The method of patterning the original substrate 120 and the original first dielectric layer 143 includes Self-Aligned Quadruple Patterning (SAQP) or Self-aligned Double Patterning (SADP).
[0086] В некоторых вариантах реализации исходное основание 120 также может быть легировано и отожжено, так что легирующий элемент N-типа или легирующий элемент P-типа легирован в исходном основании 120, что обеспечивает преимущество улучшения электрической проводимости исходного полупроводникового канала 102, сформированного путем использования исходного основания 120 в качестве основы, тем самым уменьшая отпирающее напряжение между первой областью I и исходной третьей областью III, т.е. уменьшая отпирающее напряжение между истоком и стоком во впоследствии образованном транзисторе с круговым затвором (GAA). Кроме того, легирующий элемент N-типа или легирующий элемент P-типа легирован в исходном основании 120, что обеспечивает преимущество улучшения электрической проводимости линии 101 битов, сформированной путем использования исходного основания 120 в качестве основы, тем самым уменьшая контактное сопротивление между первой областью I и линией 101 битов и улучшая электрические характеристики полупроводниковой структуры.[0086] In some embodiments, the host base 120 may also be doped and annealed such that an N-type doping element or a P-type doping element is doped in the host base 120, which provides the benefit of improving the electrical conductivity of the host semiconductor channel 102 formed by using the original base 120 as a base, thereby reducing the release tension between the first region I and the original third region III, i.e. reducing the turn-on voltage between source and drain in the subsequently formed circular gate transistor (GAA). In addition, an N-type alloying element or a P-type alloying element is doped in the original base 120, which provides the advantage of improving the electrical conductivity of the bit line 101 formed by using the original base 120 as a base, thereby reducing the contact resistance between the first region I and line 101 bits and improving the electrical characteristics of the semiconductor structure.
[0087] Легирующий элемент представляет собой легирующий элемент P-типа или легирующий элемент N-типа. В частности, легирующий элемент N-типа может быть по меньшей мере одним из мышьяка, фосфора или сурьмы. Легирующий элемент P-типа может быть по меньшей мере одним из бора, индия или галлия.[0087] The alloying element is a P-type alloying element or an N-type alloying element. In particular, the N-type alloying element may be at least one of arsenic, phosphorus or antimony. The P-type alloying element may be at least one of boron, indium or gallium.
[0088] Со ссылкой на ФИГ. 8-17, формируют электроды 104 затвора. Электроды 104 затвора окружают диэлектрические слои 103 во второй области II и проходят во втором направлении Y, при этом первое направление X отличается от второго направления Y. Формируют диффузионные барьерные слои 106. Диффузионные барьерные слои 106 окружают оставшийся участок боковых стенок исходных полупроводниковых каналов 112, при этом между каждым из диффузионных барьерных слоев 106 и соответствующим одним из электродов 104 затвора имеется промежуток. На верхних поверхностях исходных полупроводниковых каналов 112 выполняют обработку металлическим силицированием для преобразования части исходных полупроводниковых каналов 112 в исходной третьей области IV в слои 105 химического соединения металла с полупроводником, при этом оставшийся участок исходной третьей области IV, второй области II и третьей области III формируют полупроводниковые каналы 102. Формируют изолирующие слои 107. Изолирующие слои 107 расположены между соседними полупроводниковыми каналами 102 на одной и той же линии 101 битов.[0088] With reference to FIG. 8-17, gate electrodes 104 are formed. The gate electrodes 104 surround the dielectric layers 103 in the second region II and extend in a second Y direction, wherein the first X direction is different from the second Y direction. Diffusion barrier layers 106 are formed. Diffusion barrier layers 106 surround the remaining portion of the side walls of the original semiconductor channels 112, with there is a gap between each of the diffusion barrier layers 106 and the corresponding one of the gate electrodes 104. On the upper surfaces of the original semiconductor channels 112, a metallic siliconization treatment is performed to convert a portion of the original semiconductor channels 112 in the original third region IV into metal-semiconductor chemical compound layers 105, while the remaining portion of the original third region IV, the second region II, and the third region III form semiconductor channels 102 form insulating layers 107. Insulating layers 107 are located between adjacent semiconductor channels 102 on the same bit line 101.
[0089] В некоторых вариантах реализации операция формирования слоя 105 химического соединения металла с полупроводником путем обработки с использованием металлического силицирования может включать в себя следующую операцию. На верхней поверхности исходного полупроводникового канала 112 формируют первый металлический слой (не показан на чертежах), при этом первый металлический слой обеспечивает металлические элементы для слоя 105 химического соединения металла с полупроводником. Материал первого металлического слоя включает по меньшей мере одно из кобальта, никеля, молибдена, титана, вольфрама, тантала или платины.[0089] In some embodiments, the operation of forming the metal-semiconductor chemical compound layer 105 by metal siliconization treatment may include the following operation. A first metal layer (not shown in the drawings) is formed on the top surface of the source semiconductor channel 112, wherein the first metal layer provides metal elements for the metal-semiconductor bonding layer 105. The material of the first metal layer includes at least one of cobalt, nickel, molybdenum, titanium, tungsten, tantalum or platinum.
[0090] В некоторых вариантах реализации, когда боковая стенка исходного полупроводникового канала 112, боковая стенка исходного первого диэлектрического слоя 143 и часть верхней поверхности линии 101 битов формируют канавку 109, операция формирования диэлектрического слоя 103, электрода 104 затвора, диффузионного барьерного слоя 106 и изолирующего слоя 107 может включать в себя следующие операции.[0090] In some embodiments, when the side wall of the original semiconductor channel 112, the side wall of the original first dielectric layer 143, and a portion of the top surface of the bit line 101 form the groove 109, the operation of forming the dielectric layer 103, the gate electrode 104, the diffusion barrier layer 106, and the insulating layer 107 may include the following operations.
[0091] Со ссылкой на ФИГ. 8-10, первый диэлектрический слой 113 сформирован между соседними линиями 101 битов и между полупроводниковыми каналами 102 в первой области I на соседних линиях 101 битов. Второй диэлектрический слой 123 сформирован на боковых стенках канавок 109 в первой области I. Формируют первый изолирующий слой 117. Первый изолирующий слой 117 расположен в канавке 109 и изолирует друг от друга соседние вторые диэлектрические слои 123. Верхняя поверхность первого изолирующего слоя 117 расположена не ниже верхней поверхности исходного полупроводникового канала 112.[0091] With reference to FIG. 8-10, the first dielectric layer 113 is formed between adjacent bit lines 101 and between semiconductor channels 102 in the first region I on adjacent bit lines 101. A second dielectric layer 123 is formed on the side walls of the grooves 109 in the first region I. A first insulating layer 117 is formed. The first insulating layer 117 is located in the groove 109 and insulates the adjacent second dielectric layers 123 from each other. The top surface of the first insulating layer 117 is located not lower than the top surface of the original semiconductor channel 112.
[0092] Верхняя поверхность первого изолирующего слоя 117 расположена не ниже верхней поверхности исходного полупроводникового канала 112, что обеспечивает преимущество формирования второго промежутка между первым изолирующим слоем 117 и полупроводниковыми каналами 102 во второй области II и третьей области III. Затем электрод затвора с точным размером может быть сформирован во втором промежутке самовыравнивающим способом. Электрод затвора с размером высокой точности может быть сформирован без процесса травления, что обеспечивает преимущество упрощения операции формирования электрода затвора, при этом электрод затвора малого размера может быть получен путем регулирования и управления размером второго промежутка.[0092] The top surface of the first insulating layer 117 is located no lower than the top surface of the original semiconductor channel 112, which provides the advantage of forming a second gap between the first insulating layer 117 and the semiconductor channels 102 in the second region II and third region III. A precisely sized gate electrode can then be formed in the second gap in a self-aligning manner. A gate electrode with a high precision size can be formed without an etching process, which has the advantage of simplifying the gate electrode forming operation, and a small size gate electrode can be obtained by adjusting and controlling the size of the second gap.
[0093] В некоторых вариантах реализации операция формирования первого диэлектрического слоя 113, второго диэлектрического слоя 123 и первого изолирующего слоя 117 может включать в себя следующие операции.[0093] In some embodiments, the operation of forming the first dielectric layer 113, the second dielectric layer 123, and the first insulating layer 117 may include the following operations.
[0094] Со ссылкой на ФИГ. 8, исходные вторые диэлектрические слои 153 сформированы на боковых стенках канавок 109 (со ссылкой на ФИГ. 7), при этом между соседними исходными вторыми диэлектрическими слоями 153 имеется первый промежуток 119. В некоторых вариантах реализации исходные вторые диэлектрические слои 153 могут быть сформированы с помощью следующей технологической операции. Процесс осаждения осуществляют с формированием поверхности, которая покрывает верхние поверхности и все открытые боковые стенки полупроводниковых каналов 102, а также покрывает открытые верхние поверхности и боковые стенки исходных первых диэлектрических слоев 143. Материал исходного второго диэлектрического слоя 153 включает в себя оксид кремния.[0094] With reference to FIG. 8, the original second dielectric layers 153 are formed on the side walls of the grooves 109 (with reference to FIG. 7), with a first gap 119 present between adjacent initial second dielectric layers 153. In some embodiments, the initial second dielectric layers 153 may be formed by next technological operation. The deposition process is carried out to form a surface that covers the top surfaces and all exposed side walls of the semiconductor channels 102 and also covers the exposed top surfaces and side walls of the original first dielectric layers 143. The material of the initial second dielectric layer 153 includes silicon oxide.
[0095] Со ссылкой на ФИГ. 8 и 9, первый изолирующий слой 117 сформирован в первом промежутке 119. В некоторых вариантах реализации первый изолирующий слой 117 может быть сформирован с использованием следующих технологических операций. Формируют первую изолирующую пленку, которая покрывает верхнюю поверхность исходного второго диэлектрического слоя 153 и заполняет первый промежуток 119. Выполняют химико-механическую обработку выравнивания на первой изолирующей пленке до тех пор, пока не будет обнажен исходный второй диэлектрический слой 153, при этом оставшийся участок первой изолирующей пленки формирует первый изолирующий слой 117. Материал первого изолирующего слоя 117 включает в себя нитрид кремния.[0095] With reference to FIG. 8 and 9, the first insulating layer 117 is formed in the first space 119. In some embodiments, the first insulating layer 117 may be formed using the following processing steps. A first insulating film is formed that covers the top surface of the original second dielectric layer 153 and fills the first gap 119. A chemical-mechanical alignment treatment is performed on the first insulating film until the original second dielectric layer 153 is exposed, with the remaining portion of the first insulating film film forms a first insulating layer 117. The material of the first insulating layer 117 includes silicon nitride.
[0096] Материал исходного первого диэлектрического слоя 143 и материал исходного второго диэлектрического слоя 153 являются одинаковыми, что обеспечивает преимущество удаления части исходного первого диэлектрического слоя 143 и части исходного второго диэлектрического слоя 153 посредством одной и той же операции удаления, так что формируется второй промежуток.[0096] The material of the original first dielectric layer 143 and the material of the original second dielectric layer 153 are the same, which provides the advantage of removing part of the original first dielectric layer 143 and part of the original second dielectric layer 153 through the same removal operation, so that a second gap is formed.
[0097] В некоторых вариантах реализации, со ссылкой на ФИГ. 8, обработку металлическим силицированием выполняют на части верхней поверхности линии 101 битов, открытой исходным вторым диэлектрическим слоем 153, с формированием структуры 111 силицида металла перед формированием первого изолирующего слоя 117 и после формирования исходного второго диэлектрического слоя 153.[0097] In some embodiments, with reference to FIG. 8, metal siliconizing treatment is performed on the portion of the upper surface of the bit line 101 exposed by the original second dielectric layer 153 to form a metal silicide structure 111 before the formation of the first insulating layer 117 and after the formation of the original second dielectric layer 153.
[0098] Структура 111 силицида металла имеет относительно низкое удельное сопротивление по сравнению с неметаллизированным полупроводниковым материалом, таким образом, удельное сопротивление линии 101 битов, включающей в себя структуру 111 силицида металла, ниже по сравнению с полупроводниковым каналом 102, что обеспечивает преимущество, состоящее в уменьшении сопротивления линии 101 битов, уменьшении контактного сопротивления между линией 101 битов и полупроводниковым каналом 102 в первой области I и дальнейшем улучшении электрических характеристик полупроводниковой структуры.[0098] The metal silicide structure 111 has a relatively low resistivity compared to non-metallized semiconductor material, such that the resistivity of the bit line 101 including the metal silicide structure 111 is lower compared to the semiconductor channel 102, which provides the advantage that reducing the resistance of the bit line 101, reducing the contact resistance between the bit line 101 and the semiconductor channel 102 in the first region I, and further improving the electrical characteristics of the semiconductor structure.
[0099] В некоторых вариантах реализации операция, в которой выполняют обработку металлическим силицированием на части верхней поверхности линии 101 битов, открытой исходным вторым диэлектрическим слоем 153, может включать в себя следующую операцию. На открытой верхней поверхности линии 101 битов формируют второй металлический слой (не показан на чертежах), при этом второй металлический слой обеспечивает металлические элементы для структуры 111 силицида металла. Материал второго металлического слоя включает в себя по меньшей мере одно из кобальта, никеля, молибдена, титана, вольфрама, тантала или платины.[0099] In some embodiments, the operation of performing metal siliconizing treatment on the portion of the top surface of the bit line 101 exposed by the original second dielectric layer 153 may include the following operation. A second metal layer (not shown in the drawings) is formed on the exposed top surface of the bit line 101, wherein the second metal layer provides metal elements for the metal silicide structure 111. The material of the second metal layer includes at least one of cobalt, nickel, molybdenum, titanium, tungsten, tantalum or platinum.
[00100] Еще в одних вариантах реализации также можно не выполнять обработку металлическим силицированием на открытой верхней поверхности линии битов, а первый изолирующий слой может быть непосредственно сформирован на открытой верхней поверхности линии битов.[00100] In still other embodiments, it is also possible to omit the metallic siliconization treatment on the exposed top surface of the bit line, and the first insulating layer can be directly formed on the exposed top surface of the bit line.
[00101] Затем, со ссылкой на ФИГ. 10, вытравливают исходный первый диэлектрический слой 143 и исходный второй диэлектрический слой 153, используя в качестве маски первый изолирующий слой 117, с формированием первого диэлектрического слоя 113 и второго диэлектрического слоя 123.[00101] Next, with reference to FIG. 10, the original first dielectric layer 143 and the original second dielectric layer 153 are etched using the first insulating layer 117 as a mask to form a first dielectric layer 113 and a second dielectric layer 123.
[00102] При операции травления исходного первого диэлектрического слоя 143 и исходного второго диэлектрического слоя 153 также открывают верхнюю поверхность полупроводникового канала 102, что облегчает последующую обработку металлическим силицированием на верхней поверхности полупроводникового канала 102 для формирования слоя химического соединения металла с полупроводником.[00102] The etching operation of the original first dielectric layer 143 and the original second dielectric layer 153 also exposes the top surface of the semiconductor channel 102, which facilitates subsequent metal siliconization treatment on the top surface of the semiconductor channel 102 to form a metal-semiconductor chemical compound layer.
[00103] Со ссылкой на ФИГ. 11-17, формируют третий диэлектрический слой 133 и второй изолирующий слой 127. Третий диэлектрический слой 133 расположен на боковых стенках канавок 109 во второй области II и части боковых стенок канавок 109 в исходной третьей области IV. Второй изолирующий слой 127 расположен между первым изолирующим слоем 117 и третьим диэлектрическим слоем 133. Диффузионные барьерные слои 106 формируют в оставшемся участке боковых стенок канавок 109 в исходной третьей области IV. Первый диэлектрический слой 113, второй диэлектрический слой 123 и третий диэлектрический слой 133 формируют диэлектрические слои 103. Первый изолирующий слой 117 и второй изолирующий слой 127 формируют изолирующие слои 107.[00103] With reference to FIG. 11-17, form a third dielectric layer 133 and a second insulating layer 127. The third dielectric layer 133 is located on the side walls of the grooves 109 in the second region II and part of the side walls of the grooves 109 in the original third region IV. The second insulating layer 127 is located between the first insulating layer 117 and the third dielectric layer 133. Diffusion barrier layers 106 are formed in the remaining portion of the side walls of the grooves 109 in the original third region IV. The first dielectric layer 113, the second dielectric layer 123, and the third dielectric layer 133 form the dielectric layers 103. The first insulating layer 117 and the second insulating layer 127 form the insulating layers 107.
[00104] В некоторых вариантах реализации операция формирования третьего диэлектрического слоя 133, электрода 104 затвора и второго изолирующего слоя 127 может включать в себя следующие операции.[00104] In some embodiments, the operation of forming the third dielectric layer 133, the gate electrode 104, and the second insulating layer 127 may include the following operations.
[00105] Со ссылкой на ФИГ. 13, исходный третий диэлектрический слой 163 формируют на боковых стенках исходных полупроводниковых каналов 112 во второй области II и исходной третьей области IV, при этом существует второй промежуток 129 между исходным третьим диэлектрическим слоем 163 и первым изолирующим слоем 117. В некоторых вариантах реализации исходный третий диэлектрический слой 163 может быть сформирован с помощью следующих технологических операций. На открытых поверхностях исходных полупроводниковых каналов 112 во второй области II и исходной третьей области IV проводят обработку термическим оксидированием с формированием исходного третьего диэлектрического слоя 163. Материал исходного третьего диэлектрического слоя 163 представляет собой оксид кремния. Еще в одних вариантах реализации исходный третий диэлектрический слой, который покрывает поверхности исходных полупроводниковых каналов во второй области и исходной третьей области, также может быть сформирован посредством процесса осаждения.[00105] With reference to FIG. 13, a source third dielectric layer 163 is formed on the side walls of the source semiconductor channels 112 in the second region II and the source third region IV, wherein a second gap 129 exists between the source third dielectric layer 163 and the first insulating layer 117. In some embodiments, the source third dielectric layer 163 layer 163 can be formed using the following processing steps. The exposed surfaces of the original semiconductor channels 112 in the second region II and the original third region IV are subjected to thermal oxidation treatment to form the original third dielectric layer 163. The material of the original third dielectric layer 163 is silicon oxide. In still other embodiments, the original third dielectric layer that covers the surfaces of the original semiconductor channels in the second region and the original third region may also be formed through a deposition process.
[00106] Со ссылкой на ФИГ. 12-13, электрод 104 затвора формируют во втором промежутке 129 (со ссылкой на ФИГ. 11) во второй области II. Операция формирования электрода 104 затвора может включать в себя следующие операции. Со ссылкой на ФИГ. 12, формируют исходный электрод 114 затвора, при этом исходный электрод 114 затвора заполняет второй промежуток 129 и расположен на верхней поверхности исходного третьего диэлектрического слоя 163. Со ссылкой на ФИГ. 13, исходный электрод 114 затвора, который окружает боковую стенку полупроводникового канала 102 в исходной третьей области IV и который расположен на верхней поверхности исходного третьего диэлектрического слоя 163, удаляют путем травления, при этом оставшийся участок исходного затвора 114 формирует электрод 104 затвора, при этом электрод 104 затвора окружает только боковую стенку полупроводникового канала 102 во второй области II.[00106] With reference to FIG. 12-13, the gate electrode 104 is formed in the second space 129 (with reference to FIG. 11) in the second region II. The operation of forming the gate electrode 104 may include the following operations. With reference to FIG. 12, form a source gate electrode 114, wherein the source gate electrode 114 fills the second gap 129 and is located on the top surface of the source third dielectric layer 163. Referring to FIG. 13, the original gate electrode 114, which surrounds the side wall of the semiconductor channel 102 in the original third region IV and which is located on the upper surface of the original third dielectric layer 163, is removed by etching, and the remaining portion of the original gate 114 forms a gate electrode 104, wherein the electrode The gate 104 surrounds only the side wall of the semiconductor channel 102 in the second region II.
[00107] Со ссылкой на ФИГ. 14, в оставшемся участке второго промежутка 129 формируют второй изолирующий слой 127. В некоторых вариантах реализации второй изолирующий слой 127 может быть сформирован с использованием следующих технологических операций. Выполняют процесс осаждения для формирования второй изолирующей пленки, которая заполняет оставшийся участок второго промежутка 129 (со ссылкой на ФИГ. 11) и покрывает верхнюю поверхность исходного третьего диэлектрического слоя 163. На второй изолирующей пленке и первом изолирующем слое 117 выполняют химико-механическое шлифование до тех пор, пока не будет обнажен исходный третий диэлектрический слой 163, при этом оставшийся участок второй изолирующей пленки формирует второй изолирующий слой 127. Материал второй изолирующей пленки включает в себя нитрид кремния.[00107] With reference to FIG. 14, a second insulating layer 127 is formed in the remaining portion of the second space 129. In some embodiments, the second insulating layer 127 may be formed using the following process steps. A deposition process is performed to form a second insulating film that fills the remaining portion of the second gap 129 (with reference to FIG. 11) and covers the top surface of the original third dielectric layer 163. The second insulating film and the first insulating layer 117 are subjected to chemical-mechanical grinding until until the original third dielectric layer 163 is exposed, with the remaining portion of the second insulating film forming a second insulating layer 127. The material of the second insulating film includes silicon nitride.
[00108] Со ссылкой на ФИГ. 15, вытравливают исходный третий диэлектрический слой 163, используя второй изолирующий слой 127 в качестве маски, с формированием третьего диэлектрического слоя 133.[00108] With reference to FIG. 15, the original third dielectric layer 163 is etched using the second insulating layer 127 as a mask to form a third dielectric layer 133.
[00109] Во время операции формирования третьего диэлектрического слоя 133 открывается не только верхняя поверхность исходного полупроводникового канала 112, но также и часть боковой стенки рядом с верхней поверхностью исходного полупроводникового канала 112 в исходной третьей области IV, которая подготавливает последующее формирование диффузионного барьерного слоя.[00109] During the operation of forming the third dielectric layer 133, not only the top surface of the original semiconductor channel 112 is exposed, but also a portion of the side wall adjacent to the top surface of the original semiconductor channel 112 in the original third region IV, which prepares the subsequent formation of the diffusion barrier layer.
[00110] Со ссылкой на ФИГ. 15 и 16, третий диэлектрический слой 133, второй изолирующий слой 127 и исходный полупроводниковый канал 112 формируют канавки 139, при этом диффузионные барьерные слои 106 заполняют канавки 139. В некоторых вариантах реализации диффузионный барьерный слой 106 может быть сформирован с использованием следующих технологических операций. Формируют барьерную пленку, которая покрывает верхнюю поверхность исходного полупроводникового канала 112 и заполняет канавку 139. Барьерную пленку вытравливают до обнажения части боковой стенки, примыкающей к верхней поверхности исходного полупроводникового канала 112 в исходной третьей области IV, при этом оставшийся участок барьерной пленки формирует диффузионный барьерный слой 106. Материал диффузионного барьерного слоя 106 включает в себя нитрид титана.[00110] With reference to FIG. 15 and 16, a third dielectric layer 133, a second insulating layer 127, and a precursor semiconductor channel 112 form the trenches 139, with diffusion barrier layers 106 filling the trenches 139. In some embodiments, the diffusion barrier layer 106 may be formed using the following processing steps. A barrier film is formed that covers the top surface of the original semiconductor channel 112 and fills the groove 139. The barrier film is etched to expose a portion of the side wall adjacent to the top surface of the original semiconductor channel 112 in the original third region IV, with the remaining portion of the barrier film forming a diffusion barrier layer 106. The material of the diffusion barrier layer 106 includes titanium nitride.
[00111] Диффузионный барьерный слой 106 обеспечивает преимущество, состоящее в предотвращении диффузии металлических элементов из слоя 105 химического соединения металла с полупроводником в изолирующий слой 107 для обеспечения хороших изоляционных характеристик изолирующего слоя 107. Кроме того, диффузионный барьерный слой 106 расположен на верхней поверхности третьего диэлектрического слоя 133, что также может предотвращать диффузию соответствующих проводящих элементов из других проводящих структур, расположенных на верхней поверхности диффузионного барьерного слоя 106, в третий диэлектрический слой 133, что способствует обеспечению хороших изоляционных характеристик третьего диэлектрического слоя 133.[00111] The diffusion barrier layer 106 provides the advantage of preventing the diffusion of metal elements from the metal-semiconductor chemical compound layer 105 into the insulating layer 107 to provide good insulating performance of the insulating layer 107. In addition, the diffusion barrier layer 106 is located on the top surface of the third dielectric layer 133, which can also prevent the corresponding conductive elements from other conductive structures located on the upper surface of the diffusion barrier layer 106 from diffusion into the third dielectric layer 133, which helps ensure good insulation performance of the third dielectric layer 133.
[00112] Затем, со ссылкой на ФИГ. 16 и 17, на верхних поверхностях исходных полупроводниковых каналов 112 выполняют обработку металлическим силицированием для преобразования части исходных полупроводниковых каналов 112 в исходной третьей области IV в слои 105 химического соединения металла с полупроводником. Оставшийся участок исходной третьей области IV, второй области II и третьей области III формируют полупроводниковые каналы 102.[00112] Next, with reference to FIG. 16 and 17, a metal siliconization treatment is performed on the top surfaces of the raw semiconductor channels 112 to convert a portion of the raw semiconductor channels 112 in the original third region IV into metal-semiconductor chemical compound layers 105. The remaining portion of the original third region IV, second region II, and third region III form semiconductor channels 102.
[00113] Слой 105 химического соединения металла с полупроводником имеет более низкое удельное сопротивление по сравнению с полупроводниковым каналом 102. На верхней поверхности слоя 105 химического соединения металла с полупроводником формируется слой электрического соединения, что обеспечивает преимущество использования слоя 105 химического соединения металла с полупроводником в качестве переходного слоя для формирования омического контакта между верхней поверхностью полупроводникового канала 102 и слоем электрического соединения, а также для предотвращения прямого контакта слоя электрического соединения с полупроводниковым каналом 102 для формирования контакта с барьером Шоттки. Омический контакт обеспечивает преимущество снижения контактного сопротивления между верхней поверхностью полупроводникового канала 102 и слоем электрического соединения, а также снижения энергопотребления полупроводниковой структуры во время работы, улучшения эффекта задержки цепи RC и улучшения электрических характеристик полупроводниковой структуры.[00113] The metal-semiconductor chemical bonding layer 105 has a lower resistivity compared to the semiconductor channel 102. An electrical bonding layer is formed on the top surface of the metal-semiconductor chemical bonding layer 105, which provides the advantage of using the metal-semiconductor chemical bonding layer 105 as a transition layer to form an ohmic contact between the top surface of the semiconductor channel 102 and the electrical connection layer, and to prevent the electrical connection layer from directly contacting the semiconductor channel 102 to form a contact with the Schottky barrier. The ohmic contact provides the advantage of reducing the contact resistance between the top surface of the semiconductor channel 102 and the electrical connection layer, as well as reducing the power consumption of the semiconductor structure during operation, improving the delay effect of the RC circuit, and improving the electrical performance of the semiconductor structure.
[00114] В некоторых вариантах реализации после формирования слоев 106 диффузионного барьера и перед формированием слоев 105 химического соединения металла с полупроводником способ также может включать в себя следующую операцию. Легируют верхнюю поверхность исходного полупроводникового канала 112, так что часть исходных полупроводниковых каналов 112 в исходной третьей области IV имеет легирующий элемент, при этом легирующий элемент является легирующим элементом P-типа или легирующим элементом N-типа.[00114] In some embodiments, after forming the diffusion barrier layers 106 and before forming the metal-semiconductor compound layers 105, the method may also include the following step. The upper surface of the original semiconductor channel 112 is doped, so that a portion of the original semiconductor channels 112 in the original third region IV has a dopant element, wherein the dopant element is a P-type dopant or an N-type dopant.
[00115] Кроме того, полупроводниковый канал 102 может содержать легирующий элемент того же типа, что и легирующий элемент в слое 105 химического соединения металла с полупроводником, при этом концентрация легирующего элемента в слое 105 химического соединения металла с полупроводником выше, чем концентрация легирующего элемента в полупроводниковом канале 102. Таким образом, это обеспечивает преимущество дополнительного уменьшения контактного сопротивления между слоем 105 химического соединения металла с полупроводником и полупроводниковым каналом 102 при одновременном улучшении электрической проводимости полупроводникового канала 102.[00115] In addition, the semiconductor channel 102 may contain the same type of alloying element as the alloying element in the metal-semiconductor chemical layer 105, and the concentration of the alloying element in the metal-semiconductor chemical layer 105 is higher than the concentration of the alloying element in semiconductor channel 102. Thus, this provides the benefit of further reducing the contact resistance between the metal-semiconductor chemical compound layer 105 and the semiconductor channel 102 while improving the electrical conductivity of the semiconductor channel 102.
[00116] В некоторых вариантах реализации, со ссылкой на ФИГ. 17 и 2-3, верхняя поверхность изолирующего слоя 107 расположена выше, чем верхняя поверхность слоя 105 химического соединения металла с полупроводником. Изолирующий слой 107, слой 105 химического соединения металла с полупроводником и диффузионный барьерный слой 106 формируют сквозное отверстие 149. Способ также может включать в себя следующую операцию. Формируют слоем 108 электрического соединения, который заполняет сквозное отверстие 149. Слой 108 электрического соединения может быть выполнен с возможностью осуществления электрического соединения между полупроводниковым каналом 102 и емкостной структурой (не показана на чертежах).[00116] In some embodiments, with reference to FIG. 17 and 2-3, the upper surface of the insulating layer 107 is located higher than the upper surface of the metal-semiconductor chemical compound layer 105. The insulating layer 107, the metal-semiconductor chemical compound layer 105, and the diffusion barrier layer 106 form the through hole 149. The method may also include the following step. An electrical connection layer 108 is formed that fills the through hole 149. The electrical connection layer 108 may be configured to make an electrical connection between the semiconductor channel 102 and a capacitive structure (not shown in the drawings).
[00117] В заключение, между первым изолирующим слоем 117 и полупроводниковыми каналами 102 во второй области II и третьей области III формируется второй промежуток 129, что обеспечивает преимущество формирования электрода 104 затвора с точным размером во втором промежутке 129 самовыравнивающимся способом. Электрод 104 затвора с размером высокой точности может быть сформирован без процесса травления, что обеспечивает преимущество, состоящее в упрощении операции формирования электрода 104 затвора, при этом электрод 104 затвора малого размера может быть получен путем регулирования и управления размером второго промежутка 129. Кроме того, слой 105 химического соединения металла с полупроводником, который служит в качестве переходного слоя, формируют на верхней поверхности полупроводникового канала 102 для осуществления омического контакта между верхней поверхностью полупроводникового канала 102 и слоем 108 электрического соединения, а также уменьшения контактного сопротивления между верхней поверхностью полупроводникового канала 102 и слоем 108 электрического соединения. Кроме того, между слоем 105 химического соединения металла с полупроводником и изолирующим слоем 107 формируют диффузионный барьерный слой 106 для ограждения слоя 105 химического соединения металла с полупроводником от изолирующего слоя 107, что обеспечивает преимущество, состоящее в предотвращении диффузии металлических элементов из слоя 105 химического соединения металла с полупроводником в изолирующий слой 107, тем самым обеспечивая хорошие изоляционные характеристики изолирующего слоя 107 при одновременном снижении контактного сопротивления между верхней поверхностью полупроводникового канала 102 и слоем 108 электрического соединения через слой 105 химического соединения металла с полупроводником и улучшении электрических характеристик полупроводниковой структуры.[00117] Finally, a second gap 129 is formed between the first insulating layer 117 and the semiconductor channels 102 in the second region II and third region III, which provides the advantage of forming the gate electrode 104 with a precise size in the second gap 129 in a self-aligning manner. The gate electrode 104 with a high precision size can be formed without an etching process, which has the advantage of simplifying the forming operation of the gate electrode 104, and the small size gate electrode 104 can be obtained by adjusting and controlling the size of the second space 129. In addition, the layer A metal-semiconductor chemical compound 105 that serves as a transition layer is formed on the top surface of the semiconductor channel 102 to effect ohmic contact between the top surface of the semiconductor channel 102 and the electrical connection layer 108, and to reduce the contact resistance between the top surface of the semiconductor channel 102 and the layer 108 electrical connection. In addition, between the metal-semiconductor chemical compound layer 105 and the insulating layer 107, a diffusion barrier layer 106 is formed to isolate the metal-semiconductor chemical compound layer 105 from the insulating layer 107, which has the advantage of preventing metal elements from diffusion from the metal-semiconductor chemical compound layer 105. with the semiconductor into the insulating layer 107, thereby providing good insulating characteristics of the insulating layer 107 while reducing the contact resistance between the upper surface of the semiconductor channel 102 and the electrical bonding layer 108 through the metal-semiconductor bonding layer 105 and improving the electrical performance of the semiconductor structure.
[00118] Специалистам в данной области техники понятно, что описанные выше варианты реализации являются конкретными вариантами реализации настоящего изобретения. В практическом применении могут быть внесены различные изменения в формы и детали, не выходящие за пределы принципа и объема охраны настоящего изобретения. Любой специалист в данной области техники может вносить различные изменения и модификации без отступления от принципа и объема охраны настоящего изобретения. Следовательно, объем охраны этого раскрытия определяется формулой изобретения.[00118] Those skilled in the art will understand that the embodiments described above are specific embodiments of the present invention. In practical application, various changes in shapes and details may be made without departing from the principle and scope of protection of the present invention. Various changes and modifications may be made by any person skilled in the art without departing from the principle and scope of protection of the present invention. Therefore, the scope of protection of this disclosure is determined by the claims.
ПРОМЫШЛЕННАЯ ПРИМЕНИМОСТЬINDUSTRIAL APPLICABILITY
[00119] В вариантах реализации этого раскрытия предложены полупроводниковая структура и способ ее изготовления. Полупроводниковая структура включает в себя основание, диэлектрические слои, электроды затвора, слои химического соединения металла с полупроводником, слои диффузионного барьера и изолирующие слои. Основание включает в себя расположенные с интервалами линии битов и расположенные с интервалами полупроводниковые каналы. Линии битов проходят в первом направлении. Полупроводниковые каналы расположены на части верхних поверхностей линий битов. Каждый полупроводниковый канал включает в себя первую область, вторую область и третью область, расположенные последовательно в направлении, перпендикулярном верхним поверхностям линий битов. Диэлектрические слои расположены между соседними линиями битов и на боковых стенках полупроводниковых каналов. Электроды затвора окружают диэлектрический слой во второй области и проходят во втором направлении, при этом первое направление отличается от второго направления. Слои химического соединения металла с полупроводником расположены на верхних поверхностях полупроводниковых каналов. Диффузионные барьерные слои окружают по меньшей мере боковые стенки слоев химического соединения металла с полупроводником. Изолирующие слои расположены между соседними полупроводниковыми каналами на одной и той же линии битов и изолируют электроды затвора и слои диффузионного барьера, расположенные на каждом диэлектрическом слое, от электродов затвора и слоев диффузионного барьера, расположенных на диэлектрических слоях, соседних с каждым диэлектрическим слоем.[00119] Embodiments of this disclosure provide a semiconductor structure and a method for making it. The semiconductor structure includes a base, dielectric layers, gate electrodes, metal-semiconductor chemical layers, diffusion barrier layers, and insulating layers. The base includes spaced bit lines and spaced semiconductor channels. The bit lines run in the first direction. Semiconductor channels are located on part of the upper surfaces of the bit lines. Each semiconductor channel includes a first region, a second region, and a third region arranged sequentially in a direction perpendicular to the top surfaces of the bit lines. Dielectric layers are located between adjacent bit lines and on the side walls of semiconductor channels. The gate electrodes surround the dielectric layer in a second region and extend in a second direction, wherein the first direction is different from the second direction. Layers of a chemical compound of a metal with a semiconductor are located on the upper surfaces of the semiconductor channels. Diffusion barrier layers surround at least the side walls of the metal-semiconductor chemical compound layers. The insulating layers are located between adjacent semiconductor channels on the same bit line and isolate the gate electrodes and diffusion barrier layers located on each dielectric layer from the gate electrodes and diffusion barrier layers located on the dielectric layers adjacent to each dielectric layer.
[00120] В техническом решении, упомянутом выше, в основании сформирован вертикальный транзистор с круговым затвором, а линии битов заглублены в основании и расположены ниже полупроводниковых каналов, так что может быть сформирована трехмерная (3D) слоистая полупроводниковая структура, что обеспечивает преимущество, состоящее в повышении степени интеграции полупроводниковой структуры. Кроме того, на верхних поверхностях полупроводниковых каналов, удаленных от линий битов, выполнены слои химического соединения металла с полупроводником. Поскольку слой химического соединения металла с полупроводником имеет относительно низкое удельное сопротивление по сравнению с неметаллизированным полупроводниковым каналом, слой химического соединения металла с полупроводником может служить в качестве переходного слоя для осуществления омического контакта между верхней поверхностью полупроводникового канала и другими проводящими структурами и снижения контактного сопротивления между верхней поверхностью полупроводникового канала и другими проводящими структурами для улучшения электрических характеристик полупроводникового канала. Кроме того, слой диффузионного барьера по меньшей мере окружает боковую стенку слоя химического соединения металла с полупроводником, так что слой химического соединения металла с полупроводником огражден от изолирующего слоя слоем диффузионного барьера, что обеспечивает преимущество, состоящее в предотвращении диффузии металлических элементов из слоя химического соединения металла с полупроводником в изолирующий слой, которая может привести к снижению изоляционных характеристик изолирующего слоя. Таким образом, варианты реализации настоящего изобретения обеспечивают преимущество, состоящее в получении хороших изоляционных характеристик изолирующего слоя при одновременном снижении контактного сопротивления между верхней поверхностью полупроводникового канала и другими проводящими структурами через слой химического соединения металла с полупроводником для улучшения электрических характеристик полупроводниковой структуры. [00120] In the technical solution mentioned above, a vertical circular gate transistor is formed in the base, and bit lines are buried in the base and located below the semiconductor channels, so that a three-dimensional (3D) layered semiconductor structure can be formed, which provides the advantage that increasing the degree of integration of the semiconductor structure. In addition, on the upper surfaces of the semiconductor channels, distant from the bit lines, layers of a chemical compound of a metal with a semiconductor are made. Since the metal-semiconductor chemical bond layer has a relatively low resistivity compared to a non-metallized semiconductor channel, the metal-semiconductor chemical bonding layer can serve as a transition layer to effect ohmic contact between the top surface of the semiconductor channel and other conductive structures and reduce the contact resistance between the top the surface of the semiconductor channel and other conductive structures to improve the electrical characteristics of the semiconductor channel. In addition, the diffusion barrier layer at least surrounds the side wall of the metal-semiconductor chemical compound layer, so that the metal-semiconductor chemical compound layer is shielded from the insulating layer by the diffusion barrier layer, which provides the advantage of preventing diffusion of metal elements from the metal compound layer with the semiconductor into the insulating layer, which may lead to a decrease in the insulating performance of the insulating layer. Thus, embodiments of the present invention provide the advantage of obtaining good insulating properties of the insulating layer while reducing the contact resistance between the top surface of the semiconductor channel and other conductive structures through the metal-semiconductor bonding layer to improve the electrical performance of the semiconductor structure.
Claims (23)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111243328.2 | 2021-10-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2810689C1 true RU2810689C1 (en) | 2023-12-28 |
Family
ID=
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734484B2 (en) * | 2002-08-26 | 2004-05-11 | Intellignet Sources Development Corp. | Vertical transistor DRAM structure and its manufacturing methods |
| US8395139B1 (en) * | 2011-12-06 | 2013-03-12 | Nanya Technology Corp. | 1T1R resistive memory device and fabrication method thereof |
| US20130323920A1 (en) * | 2012-05-31 | 2013-12-05 | Chorng-Ping Chang | Method of fabricating a gate-all-around word line for a vertical channel dram |
| CN108198815B (en) * | 2017-12-27 | 2020-12-22 | 中国科学院微电子研究所 | Semiconductor device, method of manufacturing the same, and electronic apparatus including the same |
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734484B2 (en) * | 2002-08-26 | 2004-05-11 | Intellignet Sources Development Corp. | Vertical transistor DRAM structure and its manufacturing methods |
| US8395139B1 (en) * | 2011-12-06 | 2013-03-12 | Nanya Technology Corp. | 1T1R resistive memory device and fabrication method thereof |
| US20130323920A1 (en) * | 2012-05-31 | 2013-12-05 | Chorng-Ping Chang | Method of fabricating a gate-all-around word line for a vertical channel dram |
| CN108198815B (en) * | 2017-12-27 | 2020-12-22 | 中国科学院微电子研究所 | Semiconductor device, method of manufacturing the same, and electronic apparatus including the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI591789B (en) | Method of making an insulated gate semiconductor device having a shield electrode structure | |
| US9627526B2 (en) | Assymetric poly gate for optimum termination design in trench power MOSFETs | |
| US9722071B1 (en) | Trench power transistor | |
| WO2023130883A1 (en) | Semiconductor structure and method for manufacturing same | |
| US8497551B2 (en) | Self-aligned contact for trench MOSFET | |
| KR102614549B1 (en) | Trench field effect transistor structure and manufacturing method | |
| CN102097323A (en) | Method of forming an insulated gate field effect transistor device having a shield electrode structure | |
| KR20110046266A (en) | Semiconductor device and manufacturing method thereof | |
| US10128368B2 (en) | Double gate trench power transistor and manufacturing method thereof | |
| CN107910269B (en) | Power semiconductor device and method of manufacturing the same | |
| CN106935645B (en) | MOSFET power device with bottom gate | |
| CN111092075B (en) | Trench transistor structure and manufacturing method thereof | |
| CN113809148B (en) | Power element and manufacturing method thereof | |
| RU2810689C1 (en) | Semiconductor structure and method of its manufacture | |
| US11804530B2 (en) | Semiconductor device and method of fabricating the same | |
| CN114512403B (en) | Method for manufacturing semiconductor device | |
| CN115939043A (en) | Semiconductor structure and manufacturing method thereof | |
| CN115568203A (en) | Semiconductor structure and manufacturing method thereof | |
| EP4199089A1 (en) | Semiconductor structure and manufacturing method therefor | |
| WO2023070963A1 (en) | Semiconductor structure and manufacturing method therefor | |
| CN115910795B (en) | Shielding grid power device and preparation method thereof | |
| CN104425344A (en) | Semiconductor structure and forming method thereof | |
| CN113437149B (en) | Semiconductor structure and forming method thereof | |
| CN110875396B (en) | Trench gate metal oxide semiconductor field effect transistor and manufacturing method thereof | |
| CN117116993A (en) | Semiconductor device and method for manufacturing the same |