JP5985337B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、例えば、窒化物半導体を用いた半導体装置およびその製造方法に好適に利用できるものである。
ＧａＮ系窒化物半導体は、ＳｉやＧａＡｓに比べてワイドバンドギャップで、高電子速度であるため、高耐圧、高出力、高周波用途でのトランジスタへの応用が期待されており、近年、盛んに開発が進められている。
特開平１１−２６１０５３号公報（特許文献１）には、ＧａＮ系化合物半導体からなる高移動度トランジスタ（ＨＥＭＴ）に関する技術が記載されている。
特開２００５−２４４０７２号公報（特許文献２）には、ノーマリオフ型の窒化物半導体を用いた電界効果トランジスタに関する技術が記載されている。
特開２００６−３３９５６１号公報（特許文献３）には、ノーマリオフ型の窒化物半導体からなる電界効果トランジスタに関する技術が記載されている。
特開２００８−２４４３２４号公報（特許文献４）には、窒化物化合物半導体層のエッチング方法およびその方法を用いて製造された半導体デバイスに関する技術が記載されている。
非特許文献１には、ＩｎＧａＮ／ＧａＮ系の青色発光ダイオードに関する技術が記載されている。
特開平１１−２６１０５３号公報 特開２００５−２４４０７２号公報 特開２００６−３３９５６１号公報 特開２００８−２４４３２４号公報
Ray-Ming Lin,Appl. Phys. Lett. 92, 261105 （2008）「Enhanced characteristics of blue InGaN/GaN light-emitting diodes by using selective activation to modulate the lateral current spreading length」
窒化物半導体を用いた半導体装置があるが、そのような半導体装置においても、できるだけ信頼性を向上させることが望まれる。または、半導体装置の性能を向上させることが望まれる。若しくはその両方を実現することが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、第１窒化物半導体層上に第２窒化物半導体層を形成し、第１領域を除く前記第２窒化物半導体層上にチタンまたはタンタルからなる第１金属層を形成してから、熱処理により前記第１金属層と前記第２窒化物半導体層とを反応させて窒化金属層を形成する。それから、前記窒化金属層をウェットエッチングにより除去しかつ前記第１領域の前記第２窒化物半導体層を残してから、前記第１領域に残されている前記第２窒化物半導体層上にゲート電極を形成する。
また、一実施の形態によれば、チャネル層上に形成されたバリア層と、前記バリア層上に形成されたキャップ層と、前記キャップ層上に形成されたゲート電極と、前記バリア層上に前記キャップ層とは異なる領域に形成された窒化物半導体層と、前記窒化物半導体層上に形成されたソース電極およびドレイン電極とを有する。そして、前記キャップ層がｐ型の半導体層であり、前記窒化物半導体層が、前記キャップ層と同種の材料からなり、かつ、イントリンシック状態またはｎ型状態である。
また、一実施の形態によれば、チャネル層上に形成されたバリア層と、前記バリア層上に形成されたキャップ層と、前記キャップ層上に形成されたゲート電極と、前記バリア層上に前記キャップ層とは異なる領域に形成された窒化物半導体層と、前記窒化物半導体層上に形成されたソース電極およびドレイン電極とを有する。そして、前記キャップ層が、第１層と前記第１層上の第２層との積層構造を有し、前記第２層はｐ型の半導体層であり、前記窒化物半導体層が、前記第１層と同種の材料からなり、かつ、ｎ型状態である。
また、一実施の形態によれば、チャネル層上に形成されたバリア層と、前記バリア層上に形成されたキャップ層と、前記キャップ層上に形成されたゲート電極と、前記バリア層上であって前記キャップ層が形成されていない領域に形成されたソース電極およびドレイン電極とを有する。そして、前記キャップ層がイントリンシック状態であり、前記キャップ層で覆われていない領域の前記バリア層の表層部が、前記表層部以外の領域の前記バリア層ＢＲよりも、電子キャリアの濃度が高い。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。または、半導体装置の性能を向上させることができる。若しくはその両方を実現することができる。
一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の製造工程を示すプロセスフロー図である。 一実施の形態である半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 検討例の半導体装置の製造工程中の要部断面図である。 図２３に続く検討例の半導体装置の製造工程中の要部断面図である。 図２４に続く検討例の半導体装置の製造工程中の要部断面図である。 図２５に続く検討例の半導体装置の製造工程中の要部断面図である。 図２６に続く検討例の半導体装置の製造工程中の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の製造工程を示すプロセスフロー図である。 他の実施の形態である半導体装置の製造工程中の要部断面図である。 図３０に続く半導体装置の製造工程中の要部断面図である。 図３１に続く半導体装置の製造工程中の要部断面図である。 図３２に続く半導体装置の製造工程中の要部断面図である。 図３３に続く半導体装置の製造工程中の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の製造工程を示すプロセスフロー図である。 他の実施の形態である半導体装置の製造工程中の要部断面図である。 図３７に続く半導体装置の製造工程中の要部断面図である。 図３８に続く半導体装置の製造工程中の要部断面図である。 図３９に続く半導体装置の製造工程中の要部断面図である。 図４０に続く半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態１および後述の実施の形態２，３の半導体装置は、電界効果トランジスタを有する半導体装置であり、ここでは、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）を有する半導体装置である。
図１は、本実施の形態の半導体装置の要部断面図である。
図１に示されるように、本実施の形態の半導体装置は、基板ＳＵＢ上に、バッファ層ＢＵＦが形成され、バッファ層ＢＵＦ上に、窒化物半導体からなるチャネル層ＣＨが形成され、チャネル層ＣＨ上に窒化物半導体からなるバリア層（電子供給層、窒化物半導体層）ＢＲが形成され、バリア層ＢＲ上にキャップ層ＣＰおよび窒化物半導体層ＮＳが形成されている。すなわち、基板ＳＵＢの主面（上面）上に、バッファ層ＢＵＦとチャネル層ＣＨとバリア層ＢＲとが、下から順に形成（積層）されており、バリア層ＢＲ上の互いに異なる平面領域に、キャップ層ＣＰと窒化物半導体層ＮＳが形成されている。そして、キャップ層ＣＰ上にゲート電極ＧＥが形成され、窒化物半導体層ＮＳ上にソース電極ＳＥとドレイン電極ＤＥとが形成されている。
基板ＳＵＢは、例えば、シリコン（Ｓｉ）からなる半導体基板（単結晶シリコン基板）である。他の形態として、サファイア基板、あるいは炭化シリコン（ＳｉＣ）基板などを、基板ＳＵＢに用いることもできる。
バッファ層ＢＵＦは、基板ＳＵＢとチャネル層ＣＨとの格子定数差を緩和するために形成される。例えば、基板ＳＵＢを構成するシリコン（Ｓｉ）とチャネル層ＣＨを構成する窒化ガリウム（ＧａＮ）との格子定数差を、バッファ層ＢＵＦにより緩和することができる。すなわち、シリコン（Ｓｉ）からなる基板ＳＵＢ上に直接、窒化ガリウム（ＧａＮ）からなるチャネル層ＣＨを形成した場合には、チャネル層ＣＨに多くのクラックが発生し、良好なエピタキシャル成長層が得られず、高電子移動度トランジスタの作製が難しくなる虞がある。このため、基板ＳＵＢとチャネル層ＣＨとの間に、格子緩和を目的としたバッファ層ＢＵＦを挿入する。バッファ層ＢＵＦを形成したことにより、バッファ層ＢＵＦ上に形成されるチャネル層ＣＨに良好なエピタキシャル成長層が得られ、高電子移動度トランジスタの作製が容易となる。
バッファ層ＢＵＦは、窒化ガリウム（ＧａＮ）層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、または窒化アルミニウム（ＡｌＮ）層、あるいはこれらの積層膜とすることができる。
チャネル層ＣＨは、窒化物半導体からなり、好ましくは、窒化ガリウム（ＧａＮ、ガリウムナイトライド）からなる窒化ガリウム層である。チャネル層ＣＨを構成する窒化ガリウムは、好ましくは、アンドープの窒化ガリウムとされている。他の形態として、チャネル層ＣＨを、窒化インジウムガリウム（ＩｎＧａＮ、インジウムガリウムナイトライド）層とすることもできる。
また、本実施の形態では、基板ＳＵＢ上にバッファ層ＢＵＦを介してチャネル層ＣＨを形成している。他の形態として、基板ＳＵＢに、窒化ガリウム（ＧａＮ、ガリウムナイトライド）または窒化アルミニウムガリウム（ＡｌＧａＮ、アルミニウムガリウムナイトライド）などからなる窒化物半導体基板を用いることもでき、その場合、バッファ層ＢＵＦを薄く、あるいは無くして、チャネル層ＣＨを形成することも可能である。これは、基板ＳＵＢとして、窒化ガリウム（ＧａＮ、ガリウムナイトライド）または窒化アルミニウムガリウム（ＡｌＧａＮ、アルミニウムガリウムナイトライド）などからなる窒化物半導体基板を用いた場合には、窒化物半導体基板上に、窒化ガリウムなどからなるバッファ層ＢＵＦ、あるいはチャネル層ＣＨを、格子整合して形成できるためである。
バリア層（電子供給層）ＢＲは、チャネル層ＣＨ用の窒化物半導体とは異なる窒化物半導体からなり、好ましくはアルミニウム（Ａｌ）を含有する窒化物半導体により形成されている。バリア層（電子供給層）ＢＲとしては、窒化アルミニウムガリウム（ＡｌＧａＮ、アルミニウムガリウムナイトライド）からなる窒化アルミニウムガリウム層を、特に好適に用いることができる。他の形態として、バリア層（電子供給層）ＢＲを、窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ、アルミニウムインジウムガリウムナイトライド）からなる窒化アルミニウムインジウムガリウム層とすることもできる。
バリア層ＢＲは、チャネル層ＣＨとは異なる組成の窒化物半導体層であり、従って、チャネル層ＣＨのバンドギャップとは異なるバンドギャップを有する窒化物半導体層である。具体的には、バリア層ＢＲは、チャネル層ＣＨのバンドギャップよりも大きなバンドギャップを有する窒化物半導体層である。
チャネル層ＣＨ上にバリア層ＢＲが直接接して形成されており、チャネル層ＣＨとバリア層ＢＲとは接している。このため、チャネル層ＣＨとバリア層ＢＲとの間には、伝導帯不連続を有するヘテロ接合が形成されている。バリア層ＢＲは、電子供給層であり、キャリア発生領域として機能することができる。
バリア層ＢＲ上に部分的に、キャップ層（ｐ型キャップ層、ｐ型半導体層）ＣＰが形成され、そのキャップ層ＣＰ上にゲート電極ＧＥが形成されている。すなわち、バリア層ＢＲ上にキャップ層ＣＰを介してゲート電極ＧＥが形成されており、バリア層ＢＲとゲート電極ＧＥとの間には、キャップ層ＣＰが介在している。
キャップ層ＣＰは、ｐ型の窒化物半導体層であり、好ましくは窒化ガリウム（ＧａＮ、ガリウムナイトライド）からなる。キャップ層ＣＰは、ｐ型の導電型を示す半導体層であるため、キャップ層ＣＰには、ｐ型の不純物、例えばマグネシウム（Ｍｇ）、が導入（ドープ）されている。後述のキャップ層ＣＰ１が、このキャップ層ＣＰに対応している。
バリア層ＢＲ上における、キャップ層ＣＰが形成されている領域とは異なる領域に、窒化物半導体層ＮＳが形成されている。具体的には、キャップ層ＣＰと窒化物半導体層ＮＳとは、平面視で隣接しており、バリア層ＢＲ上において、キャップ層ＣＰが形成されていない領域に窒化物半導体層ＮＳが形成されている。後述の窒化物半導体層ＮＳ２が、この窒化物半導体層ＮＳに対応している。
ソース電極ＳＥとドレイン電極ＤＥとは、それぞれ、窒化物半導体層ＮＳ上に形成されている。但し、ソース電極ＳＥとドレイン電極ＤＥとは、一体的に形成されているのではなく互いに離間しており、間にゲート電極ＧＥを挟むようにして、窒化物半導体層ＮＳ上にそれぞれ部分的に形成されている。ゲート電極ＧＥとソース電極ＳＥとドレイン電極ＤＥとは、平面視で、互いに離間している。ゲート電極ＧＥは、キャップ層ＣＰに平面視で内包されるように形成され、ソース電極ＳＥは、窒化物半導体層ＮＳに平面視で内包されるように形成され、ドレイン電極ＤＥは、窒化物半導体層ＮＳに平面視で内包されるように形成されている。
バリア層ＢＲ上に窒化物半導体層ＮＳが形成され、その窒化物半導体層ＮＳ上にソース電極ＳＥとドレイン電極ＤＥとが互いに離間して形成されているため、バリア層ＢＲ上に窒化物半導体層ＮＳを介してソース電極ＳＥとドレイン電極ＤＥとが形成された状態となっている。バリア層ＢＲとソース電極ＳＥとの間には窒化物半導体層ＮＳが介在し、バリア層ＢＲとドレイン電極ＤＥとの間には窒化物半導体層ＮＳが介在している。
窒化物半導体層ＮＳは、キャップ層ＣＰと同種の材料からなる。このため、キャップ層ＣＰが窒化ガリウム（ＧａＮ）からなる場合は、窒化物半導体層ＮＳも窒化ガリウム（ＧａＮ）からなる。但し、キャップ層ＣＰがｐ型の導電型を示すのに対して、窒化物半導体層ＮＳは、イントリンシック状態またはｎ型の導電型である。このため、キャップ層ＣＰは、ｐ型の窒化ガリウム（ＧａＮ）により形成され、かつ、窒化物半導体層ＮＳは、イントリンシック状態またはｎ型の導電型の窒化ガリウム（ＧａＮ、ガリウムナイトライド）により形成されていることが好ましい。ここで、ｎ型の導電型とは、多数キャリアが電子であることを示す。また、ｐ型の導電型とは、多数キャリアがホールであることを示す。また、イントリンシック状態とは、キャリアである電子濃度とホール濃度がほぼ同じである状態または、キャリアが発生していない状態を示す。
なお、キャップ層ＣＰに導入（ドープ）されているｐ型不純物（例えばＭｇ）と同じｐ型不純物（例えばＭｇ）が、窒化物半導体層ＮＳにもほぼ同程度の濃度で導入（ドープ）されている。ここで、窒化物半導体層ＮＳは、キャップ層ＣＰに比べて、窒素（Ｎ）の空孔の数（単位体積当たりの空孔の数；窒素空孔の密度）が多い。この窒素の空孔はドナーとして機能するため、この窒素の空孔により生成されるｎ型のキャリア（電子キャリア）が、ドープされているｐ型不純物（例えばＭｇ）により生成されるｐ型のキャリア（ホールキャリア）を補償するように作用する。すなわち、キャップ層ＣＰには、ドープされているｐ型不純物によるｐ型のキャリアを補償するのに十分な窒素（Ｎ）の空孔は生成されていないため、キャップ層ＣＰはｐ型の導電型を示す。一方、窒化物半導体層ＮＳには、ドープされているｐ型不純物によるｐ型のキャリアを補償するのに十分な窒素（Ｎ）の空孔が生成されているため、窒化物半導体層ＮＳは、イントリンシック状態か、あるいは、ｎ型の導電型を示す。
なお、本実施の形態および後述の実施の形態２，３において、イントリンシックとは、実効的なキャリア濃度（ｐ型のキャリアとｎ型のキャリアとの両者が存在する場合は、その差が実効的なキャリア濃度に対応している）が１×１０１５／ｃｍ３以下の状態を指すものとする。また、ｐ型とは、実効的なキャリア濃度が１×１０１５／ｃｍ３よりも大きく、かつ多数キャリアがｐ型（ホール）である状態を指すものとする。また、ｎ型とは、実効的なキャリア濃度が１×１０１５／ｃｍ３よりも大きく、かつ多数キャリアがｎ型（電子）である状態を指すものとする。このため、窒化物半導体層ＮＳ２は、実効的なキャリアの濃度が１×１０１５／ｃｍ３以下の状態か、あるいは、ｎ型の導電型（多数キャリア（Ｍａｊｙｏｒｉｔｙ Ｃａｒｒｉｅｒ）が電子）を示す状態となっている。
ソース電極ＳＥとドレイン電極ＤＥとゲート電極ＧＥとは、いずれも導電体からなり、例えば金属膜（金属の単体膜または積層膜）により形成されている。ソース電極ＳＥとドレイン電極ＤＥとゲート電極ＧＥとは、図１の紙面に略垂直な方向に延在している。
ゲート電極ＧＥは、平面視で、ソース電極ＳＥとドレイン電極ＤＥとの間に位置している。すなわち、平面視で、ゲート電極ＧＥは、ソース電極ＳＥとドレイン電極ＤＥとの間に挟まれている。つまり、互いに離間したソース電極ＳＥとドレイン電極ＤＥとが、バリア層ＢＲ上に窒化物半導体層ＮＳを介して形成されており、平面視でソース電極ＳＥとドレイン電極ＤＥとの間に挟まれるバリア層ＢＲ上に、キャップ層ＣＰを介してゲート電極ＧＥが形成されている。ソース電極ＳＥとドレイン電極ＤＥとは、窒化物半導体層ＮＳとオーミック接続されている。ゲート電極ＧＥは、キャップ層ＣＰとショットキー接続されていると、ゲートリーク電流をより削減できるので、好ましい。
なお、「平面視」または「平面的に」あるいは「平面的に見て」と言うときは、基板ＳＵＢの主面（上面）に平行な平面（従ってチャネル層ＣＨの上面に平行な平面）で見た場合を言うものとする。
このようにして、高電子移動度トランジスタ（ＨＥＭＴ）が形成されている。このような高電子移動度トランジスタにおいては、チャネル層ＣＨとバリア層ＢＲとの界面近傍に、２次元電子ガス（２次元電子ガス層）ＤＥＧが生成（形成）される。すなわち、チャネル層ＣＨ（を構成する窒化ガリウム(ＧａＮ)）のバンドギャップと、バリア層ＢＲ（を構成する窒化アルミニウムガリウム（ＡｌＧａＮ））のバンドギャップとは、相違している。このため、バンドギャップの相違に基づく伝導帯オフセットと、バリア層ＢＲに存在するピエゾ分極と自発分極の影響により、チャネル層ＣＨとバリア層ＢＲとの界面近傍に、フェルミ準位よりも低いポテンシャル井戸が生成される。この結果、このポテンシャル井戸内に電子が蓄積されることになり、それによってチャネル層ＣＨとバリア層ＢＲとの界面近傍に２次元電子ガス（２次元電子ガス層）ＤＥＧが生成されるのである。
ソース電極ＳＥとドレイン電極ＤＥとは、それぞれ、２次元電子ガス（２次元電子ガス層）ＤＥＧに電気的に接続されている。
なお、図１において、２次元電子ガス（２次元電子ガス層）ＤＥＧは、点線で模式的に示してある。
ここで、図１に示される高電子移動度トランジスタでは、ｐ型のキャップ層ＣＰがゲート電極ＧＥの下に形成されているため、閾値電圧を正、つまりノーマリオフ型デバイスにすることができる。
ここで、このキャップ層ＣＰが無くバリア層ＢＲの上に直接接してゲート電極ＧＥが形成された場合、閾値電圧が負、つまりノーマリオン型デバイスになる。しかしながら、電力制御用トランジスタなどでは、ノーマリオフ型デバイスであることが求められている。
このため、ｐ型のキャップ層ＣＰがゲート電極ＧＥの下に形成された構造を採用することで、ノーマリオン型のデバイスとしている。
窒化物半導体をチャネル層ＣＨおよびバリア層ＢＲに用いた場合、チャネル層ＣＨとバリア層ＢＲとの間の伝導帯オフセットによるポテンシャル井戸に加え、窒化物半導体を用いたことによるピエゾ分極と自発分極とにより、ポテンシャル井戸の底が押し下げられる。この結果、キャップ層ＣＰがない場合、ゲート電極ＧＥに電圧を印加しなくとも、チャネル層ＣＨのバリア層ＢＲとの界面近傍に２次元電子ガスＤＥＧが発生する。この結果、ノーマリオン型デバイスになってしまう。
一方、ｐ型のキャップ層ＣＰがゲート電極ＧＥの下に形成されている図１の構成の場合、ｐ型のキャップ層ＣＰのアクセプタのイオン化による負電荷により、バリア層ＢＲの伝導帯が引き上げられる。その結果、熱平衡状態において、２次元電子ガスがチャネル層ＣＨに形成されないようにすることができる。こうして、図１に示される構成のトランジスタでは、ノーマリオフ型デバイスを実現することができる。ノーマリオフ型デバイスでは、ゲート電極ＧＥに電圧を印加していない状態では、ゲート電極ＧＥの直下の２次元電子ガス（ＤＥＧ）が存在しない。
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程について、図２〜図２２を参照して説明する。図２は、本実施の形態の半導体装置の製造工程を示すプロセスフロー図である。図３〜図２２は、本実施の形態の半導体装置の製造工程を示す要部断面図であり、上記図１に相当する領域の断面図が示されている。
上記図１の半導体装置を製造するには、まず、図３に示されるように、基板ＳＵＢを用意する（図２のステップＳ１）。
基板ＳＵＢは、例えば、シリコン（Ｓｉ）からなる半導体基板（単結晶シリコン基板）であるが、他の形態として、サファイア基板、あるいは炭化シリコン（ＳｉＣ）基板などを用いることもできる。また、基板ＳＵＢとして、窒化ガリウム（ＧａＮ）または窒化アルミニウムガリウム（ＡｌＧａＮ）などからなる窒化物半導体基板を用いることも可能であり、この場合、基板ＳＵＢと、後で形成するチャネル層ＣＨとが格子整合できるため、バッファ層ＢＵＦを薄く、または、無くすこともできる。
次に、図４に示されるように、基板ＳＵＢ上に、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）法を用いることにより、エピタキシャル層であるバッファ層ＢＵＦを形成する（図２のステップＳ２）。バッファ層ＢＵＦは、例えば、基板ＳＵＢと、バッファ層ＢＵＦ上に形成されるチャネル層ＣＨとの格子定数差を緩和する目的で形成される。
次に、バッファ層ＢＵＦ上に、例えば、ＭＯＣＶＤ法を用いることにより、アンドープ（ノンドープ）の窒化ガリウム（ＧａＮ）からなるエピタキシャル層であるチャネル層ＣＨを形成する（図２のステップＳ３）。チャネル層ＣＨの厚みは、例えば１〜２μｍ程度とすることができる。チャネル層ＣＨの材料としては、窒化ガリウム（ＧａＮ）が好ましいが、他の形態として、窒化インジウムガリウム（ＩｎＧａＮ）を用いることもできる。
次に、図５に示されるように、チャネル層ＣＨ上に、例えば、ＭＯＣＶＤ法を用いることにより、アンドープ（ノンドープ）の窒化アルミニウムガリウム（ＡｌＧａＮ）からなるエピタキシャル層であるバリア層ＢＲを形成する（図２のステップＳ４）。バリア層ＢＲの厚みは、例えば５〜３０ｎｍ程度とすることができる。バリア層ＢＲの材料としては、窒化アルミニウムガリウム（ＡｌＧａＮ）が好ましいが、他の形態として、窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）を用いることもできる。
次に、図６に示されるように、バリア層ＢＲ上に、ｐ型の窒化物半導体層ＮＳ１を形成する（図２のステップＳ５）。窒化物半導体層ＮＳ１は、好ましくは、ｐ型の窒化ガリウム（ｐ型ＧａＮ）からなり、導入（ドープ）するｐ型の不純物としては、マグネシウム（Ｍｇ）などを用いることができる。窒化物半導体層ＮＳ１は、エピタキシャル層であり、例えば、ＭＯＣＶＤ法を用いることにより、形成することができる。
ｐ型ＧａＮ層（窒化物半導体層ＮＳ１）のＭｇ濃度と厚さは、ノーマリオフ特性を得るための設計事項であるが、Ｍｇ濃度が１×１０１９ｃｍ−３程度の場合、厚さは１０〜３０ｎｍ程度が好ましい。一例をあげれば、ｐ型ＧａＮ層（窒化物半導体層ＮＳ１）は、Ｍｇ濃度を２×１０１９ｃｍ−３程度とし、厚さを２０ｎｍ程度とし、ＡｌＧａＮ層（バリア層ＢＲ）は、Ａｌ組成を０．２とし、厚さを１８ｎｍ程度とすることができる。
ステップＳ５までの工程により、基板ＳＵＢの主面上に、バッファ層ＢＵＦとチャネル層ＣＨとバリア層ＢＲと窒化物半導体層ＮＳ１とが下から順に形成（積層）された構造が得られる（バッファ層ＢＵＦは省略する場合もあり得る）。このため、ステップＳ５までの工程を、基板ＳＵＢと、基板ＳＵＢ上に形成されたチャネル層ＣＨと、チャネル層ＣＨ上に形成されたバリア層ＢＲと、バリア層ＢＲ上に形成された窒化物半導体層ＮＳ１とを有する構造体（積層構造体）を用意する工程とみなすこともできる。
次に、図７に示されるように、窒化物半導体層ＮＳ１上に、金属層としてチタン（Ｔｉ）層ＴＬを形成する（図２のステップＳ６）。チタン層ＴＬは、例えば、スパッタリング法または蒸着法などにより形成することができる。
ここで、窒化物半導体層ＮＳ１の上面全体にチタン層ＴＬが形成されているのではなく、図７に示されるように、窒化物半導体層ＮＳ１の上面のうち、ゲート形成領域ＧＲにはチタン層ＴＬが形成されておらず、ゲート形成領域ＧＲ以外にはチタン層ＴＬが形成されている状態にする必要がある。なお、ゲート形成領域ＧＲとは、後でキャップ層ＣＰ１が形成される領域に対応している。後で形成されるゲート電極ＧＥは、キャップ層ＣＰ１上に形成され、平面視において、ゲート電極ＧＥはキャップ層ＣＰ１に内包される。このため、ゲート形成領域ＧＲは、平面視において、後でゲート電極ＧＥが形成される領域を内包している。
ゲート形成領域ＧＲ以外の窒化物半導体層ＮＳ１上にチタン層ＴＬが形成された図７の構造を得る手法の一例をあげると、次のようなものがある。
すなわち、ステップＳ５（窒化物半導体層ＮＳ１形成工程）までを行って図６の構造を得た後、図８に示されるように、窒化物半導体層ＮＳ１の上面全体上にチタン層ＴＬを形成してから、ゲート形成領域ＧＲ以外のチタン層ＴＬ上にフォトレジストパターンＰＲ１を形成する。フォトレジストパターンＰＲ１は、ゲート形成領域ＧＲ以外のチタン層ＴＬを覆い、ゲート形成領域ＧＲのチタン層ＴＬを露出する。それから、図９に示されるように、このフォトレジストパターンＰＲ１をマスク（エッチングマスク）として用いてチタン層ＴＬをエッチングすることで、ゲート形成領域ＧＲのチタン層ＴＬを除去する。その後、フォトレジストパターンＰＲ１を除去ことにより、窒化物半導体層ＮＳ１の上面において、ゲート形成領域ＧＲにはチタン層ＴＬが形成されておらず、ゲート形成領域ＧＲ以外の領域にチタン層ＴＬが形成されている図７の構造が得られる。
また、ゲート形成領域ＧＲ以外の窒化物半導体層ＮＳ１上にチタン層ＴＬが形成された図７の構造を得る手法の他の例をあげると、次のようなもの（いわゆるリフトオフ法）がある。
すなわち、ステップＳ５（窒化物半導体層ＮＳ１形成工程）までを行って図６の構造を得た後、図１０に示されるように、窒化物半導体層ＮＳ１上にフォトリソグラフィ法を用いてフォトレジストパターンＰＲ２を形成する。このフォトレジストパターンＰＲ２は、窒化物半導体層ＮＳ１上において、ゲート形成領域ＧＲに選択的に形成する。それから、図１１に示されるように、窒化物半導体層ＮＳ１上とフォトレジストパターンＰＲ２上とにチタン層ＴＬを形成する。その後、フォトレジストパターンＰＲ２とともにフォトレジストパターンＰＲ２上のチタン層ＴＬを除去（リフトオフ）する。これにより、フォトレジストパターンＰＲ２が形成されていなかった領域（すなわちゲート形成領域ＧＲ以外の領域）の窒化物半導体層ＮＳ１上にチタン層ＴＬが形成され、一方、フォトレジストパターンＰＲ２が形成されていた領域（すなわちゲート形成領域ＧＲ）の窒化物半導体層ＮＳ１上にはチタン層ＴＬが形成されていない構造が得られる。すなわち、窒化物半導体層ＮＳ１の上面において、ゲート形成領域ＧＲには、チタン層ＴＬが形成されておらず、ゲート形成領域ＧＲ以外の領域にチタン層ＴＬが形成されている図７の構造が得られる。
このようにして、ゲート形成領域ＧＲ以外の窒化物半導体層ＮＳ１上にチタン層ＴＬが形成された図７の構造を得ることができる。なお、チタン層ＴＬは、単体膜（単層）として形成することができる。他の形態として、チタン層ＴＬの単体膜の代わりに、チタン層ＴＬを含む積層膜（チタン層ＴＬを含む複数の金属層からなる積層金属膜）を用いることもできるが、その場合、その積層膜の最下層（すなわち窒化物半導体層ＮＳ１に接する層）はチタン層ＴＬとすることが好ましい。例えば、チタン（Ｔｉ）層ＴＬの単体膜の代わりに、図１２に示されるように、チタン層ＴＬとチタン層ＴＬ上の金属層ＭＬとの積層膜（積層金属膜）を用いることもできる。この金属層ＭＬは、チタン層ＴＬとは異なる金属により形成することができ、単層の金属層または複数層の金属層（積層金属層）とすることができるが、例えばアルミニウム（Ａｌ）層とすることができる。図１２では、窒化物半導体層ＮＳ１の上面において、ゲート形成領域ＧＲ以外の領域にはチタン層ＴＬとチタン層ＴＬ上の金属層ＭＬとの積層膜（積層金属膜）が形成され、ゲート形成領域ＧＲにはチタン層ＴＬも金属層ＭＬも形成されていない状態となっている。
次に、熱処理を行うことで、チタン層ＴＬとｐ型の窒化物半導体層ＮＳ１とを反応させる（図２のステップＳ７）。このステップＳ７の熱処理（合金化のための熱処理、合金化処理）により、チタン層ＴＬが窒化物半導体層ＮＳ１の表層部分と反応（合金化）して、図１３に示されるように、チタン層ＴＬと窒化物半導体層ＮＳ１との反応層（合金化層）である窒化チタン（ＴｉＮ）層ＴＮＬが形成される。窒化チタン層ＴＮＬは、窒化金属層とみなすこともできる。また、窒化チタン層ＴＮＬは、チタン（Ｔｉ）および窒素（Ｎ）を構成元素として含有するが、チタン（Ｔｉ）および窒素（Ｎ）に加えて、窒化物半導体層ＮＳ１が含んでいたガリウム（Ｇａ）を更に含有する場合もあり得る。ステップＳ７の熱処理条件は、例えば、７００〜９００℃の温度で３０秒〜２０分程度の熱処理とすることができる。熱処理の雰囲気は、例えば不活性ガス雰囲気または窒素ガス雰囲気とすることができる。
ステップＳ７の熱処理後に、窒化チタン層ＴＮＬの下に、窒化物半導体層ＮＳ２が層状に残存するようにする。すなわち、ステップＳ７の熱処理後に、窒化チタン層ＴＮＬの下に、窒化物半導体層ＮＳ２が層状に残存するように、ステップＳ５での窒化物半導体層ＮＳ１の形成厚み、ステップＳ６でのチタン層ＴＬの形成厚み、およびステップＳ７での熱処理条件などを調整する。
この窒化物半導体層ＮＳ２は、窒化チタン層ＴＮＬの下に残存した窒化物半導体層ＮＳ１であり、窒化物半導体層ＮＳ２は、ステップＳ７の熱処理前の窒化物半導体層ＮＳ１と同種の窒化物半導体からなり、窒化物半導体層ＮＳ１が窒化ガリウム（ＧａＮ）からなる場合は、窒化物半導体層ＮＳ２も窒化ガリウム（ＧａＮ）からなる。窒化物半導体層ＮＳ１の表層部分とチタン層ＴＬとが反応して窒化チタン層ＴＮＬが生成されたため、窒化チタン層ＴＮＬの下の窒化物半導体層ＮＳ２の厚みは、ステップＳ７の熱処理前の窒化物半導体層ＮＳ１の厚みよりも薄くなっている。この窒化物半導体層ＮＳ２が、上記図１の窒化物半導体層ＮＳに対応している。
但し、ステップＳ７の熱処理後の窒化物半導体層ＮＳ２の導電特性は、ステップＳ７の熱処理前の窒化物半導体層ＮＳ１の導電特性とは相違している。すなわち、ステップＳ７の熱処理前の窒化物半導体層ＮＳ１は、ｐ型の窒化ガリウム（ＧａＮ）であり、ｐ型の導電性を有していた。これは、ステップＳ７の熱処理前の窒化物半導体層ＮＳ１には、ｐ型の不純物（例えばＭｇなど）がドープされて、ｐ型半導体層としての性質を有していたためである。それに対して、ステップＳ７の熱処理後の窒化物半導体層ＮＳ２は、ステップＳ７の熱処理前の窒化物半導体層ＮＳ１に比べて、窒素（Ｎ）が抜けて窒素（Ｎ）の空孔が増大した状態になっている。これは、チタン層ＴＬとの反応層（ここでは窒化チタン層ＴＮＬ）が生成されるのに、窒素（Ｎ）が消費されるためである。チタン層ＴＬと窒化物半導体層ＮＳ１とをステップＳ７の熱処理で反応させると、その反応により生成された窒化チタン層ＴＮＬの下に残存した窒化物半導体層ＮＳ２においては、窒素（Ｎ）が吸い上げられて、窒素（Ｎ）の空孔が増加した状態となっている。
このため、窒化物半導体層ＮＳ１を窒化ガリウムにより形成していた場合には、ステップＳ７の熱処理後の窒化物半導体層ＮＳ２は、窒素（Ｎ）抜けした窒化ガリウムにより形成され、すなわち、窒素（Ｎ）が抜けて空孔が多量に生成された窒化ガリウムにより形成されている。窒素（Ｎ）の空孔が増加することは、ｎ型のキャリア（電子キャリア）が生成され、ｎ型の作用が増すことにつながる。この窒素（Ｎ）の空孔によるｎ型のキャリアと、ドープされているｐ型不純物（例えばＭｇ）によるｐ型のキャリアとは、互いを補償する。このため、窒化物半導体層ＮＳ２は、ｐ型の半導体として機能するのではなく、イントリンシックまたはｎ型の半導体として機能する。すなわち、ステップＳ７の熱処理前の窒化物半導体層ＮＳ１は、ｐ型の半導体層であったが、ステップＳ７の熱処理後の窒化物半導体層ＮＳ２は、イントリンシックまたはｎ型の半導体層である。
なお、上述のように、イントリンシックとは、実効的なキャリア濃度（ｐ型のキャリアとｎ型のキャリアとの両者が存在する場合は、その差が実効的なキャリア濃度に対応している）が１×１０１５／ｃｍ３以下の状態を指す。このため、ステップＳ７の熱処理後の窒化物半導体層ＮＳ２は、実効的なキャリアの濃度が１×１０１５／ｃｍ３以下の状態か、あるいは、ｎ型の導電型を示す状態となっている。
このように、ステップＳ７の熱処理前の窒化物半導体層ＮＳ１と同様に、ステップＳ７の熱処理後の窒化物半導体層ＮＳ２もｐ型の不純物（例えばＭｇ）を含んでいるが、ステップＳ７の熱処理前の窒化物半導体層ＮＳ１に比べて、ステップＳ７の熱処理後の窒化物半導体層ＮＳ２は、窒素（Ｎ）の空孔が増加している。つまり、窒化物半導体層ＮＳ２には、ドープされているｐ型不純物（例えばＭｇ）を補償できるだけの窒素（Ｎ）の空孔が生成されている。このため、ステップＳ７の熱処理前の窒化物半導体層ＮＳ１とステップＳ７の熱処理後の窒化物半導体層ＮＳ２とを比べると、ｐ型不純物（例えばＭｇ）の濃度はあまり変わらないが、単位体積当たりの窒素（Ｎ）の空孔の数が違うことにより、窒化物半導体層ＮＳ１がｐ型の半導体層として機能し、窒化物半導体層ＮＳ２がイントリンシックまたはｎ型の半導体層として機能することになる。
また、ステップＳ７の熱処理を行う際に、ゲート形成領域ＧＲにはチタン層ＴＬが形成されていなかったため、ゲート形成領域ＧＲには、窒化チタン層ＴＮＬおよび窒化物半導体層ＮＳ２は形成されず、窒化物半導体層ＮＳ１がそのまま残存してキャップ層ＣＰ１となる。すなわち、窒化物半導体層ＮＳ１のうち、ゲート形成領域ＧＲにおける窒化物半導体層ＮＳ１は、チタン層ＴＬとは反応せずにそのまま残存し、キャップ層ＣＰ１となる。このため、キャップ層ＣＰ１は、窒化物半導体層ＮＳ１と同じ窒化物半導体からなり、窒化物半導体層ＮＳ１が窒化ガリウム（ＧａＮ）からなる場合は、窒化物半導体層ＮＳ２も窒化ガリウム（ＧａＮ）からなる。このキャップ層ＣＰ１が、上記図１のキャップ層ＣＰに対応している。
また、ゲート形成領域ＧＲの窒化物半導体層ＮＳ１上にはチタン層ＴＬは形成してしなかったため、ゲート形成領域ＧＲにおける窒化物半導体層ＮＳ１の窒素（Ｎ）の空孔は、ステップＳ７の熱処理の前後で大きくは変化しない（すなわちゲート形成領域ＧＲにおける窒化物半導体層ＮＳ１の導電型がｐ型からイントリンシックまたはｎ型に変わるほどには変化しない）。このため、ステップＳ７の熱処理前の窒化物半導体層ＮＳ１がｐ型の半導体層であることを反映して、ステップＳ７の熱処理後のキャップ層ＣＰ１（すなわちゲート形成領域ＧＲの窒化物半導体層ＮＳ１）も、ｐ型の半導体層である。つまり、ステップＳ７の熱処理前の窒化物半導体層ＮＳ１がｐ型の窒化ガリウム層の場合は、ステップＳ７の熱処理後のキャップ層ＣＰ１も、ｐ型の窒化ガリウム層である。キャップ層ＣＰ１の厚みは、ステップＳ７の熱処理前の窒化物半導体層ＮＳ１の厚みとほぼ同じである。
従って、窒化物半導体層ＮＳ１のうち、その上部にチタン層ＴＬが形成された領域（すなわちゲート形成領域ＧＲ以外の領域）は、ステップＳ７の熱処理によりチタン層ＴＬと反応し、窒化チタン層ＴＮＬが形成されるとともにその窒化チタン層ＴＮＬの下に、イントリンシックまたはｎ型の状態の窒化物半導体層ＮＳ２が層状に残存する。また、窒化物半導体層ＮＳ１のうち、その上部にチタン層ＴＬが形成されなかった領域（すなわちゲート形成領域ＧＲ）は、ステップＳ７の熱処理でチタン層ＴＬと反応しないため、そのままのｐ型の窒化物半導体層ＮＳ１として残存する。ゲート形成領域ＧＲに残存するｐ型の窒化物半導体層ＮＳ１がキャップ層ＣＰ１となる。
形成される窒化チタン層ＴＮＬの厚さは、チタン層ＴＬの厚さ、熱処理温度、熱処理時間などによって任意に調整できる設計事項であるが、チタン層ＴＬが厚いほど、また、熱処理温度が高いほど、また、熱処理時間が長いほど、厚い窒化チタン層ＴＮＬが形成される。窒化物半導体層ＮＳ１のある程度深い領域まで反応させるため、チタン層ＴＬの厚さは、１０ｎｍ以上が好ましい。
一例をあげれば、ｐ型のＧａＮ層（窒化物半導体層ＮＳ１）上にチタン層ＴＬとして、４０ｎｍの厚さのチタン層とその上の８０ｎｍの厚さのアルミニウム層との積層膜を形成した場合で、熱処理温度を８５０℃、熱処理時間を６０秒とすることで、２０ｎｍの厚みのｐ型のＧａＮ層（窒化物半導体層ＮＳ１）に対して、１５ｎｍの厚さの窒化チタン層（窒化チタン層ＴＮＬ）が形成された。窒化チタン層（ＴＮＬ）とＧａＮ層との界面のばらつきは、１ｎｍ以内と非常に急峻であった。
また、チタン（Ｔｉ）層ＴＬの代わりにタンタル（Ｔａ）層を用いることもできる。チタン（Ｔｉ）層ＴＬの代わりにタンタル（Ｔａ）層を用いた場合は、窒化チタン層ＴＮＬの代わりに窒化タンタル（ＴａＮ）層が形成されることになる。但し、タンタル（Ｔａ）よりもチタン（Ｔｉ）の方が反応性が高い（すなわち窒化物半導体層と反応して窒化金属層を形成しやすい）ため、タンタル層よりもチタン層ＴＬがより好ましい。
また、ステップＳ７の熱処理は、窒化物半導体層ＮＳ１に導入（ドープ）したｐ型不純物（例えばＭｇ）の活性化アニールを兼ねることもでき、その場合は、窒化物半導体層ＮＳ１の成長（成膜）後の活性化アニール処理（熱処理）を省略することができる。
次に、図１４に示されるように、窒化チタン層ＴＮＬをウェットエッチングにより除去する（図２のステップＳ８）。例えば、フッ酸（ＨＦ）に所定の時間（例えば２０分程度）浸すことなどにより、窒化チタン層ＴＮＬを除去することができる。ウェットエッチング用の溶液は、フッ酸以外にも、例えば王水などを用いることも可能である。
ステップＳ８は、窒化物半導体層ＮＳ１，ＮＳ２のエッチング速度よりも、窒化チタン層ＴＮＬのエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。換言すれば、ステップＳ８では、窒化チタン層ＴＮＬのエッチング速度よりも、窒化物半導体層ＮＳ１，ＮＳ２のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。つまり、ステップＳ８では、窒化チタン層ＴＮＬよりも窒化物半導体層ＮＳ１，ＮＳ２がエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。
つまり、ステップＳ８では、窒化物半導体層ＮＳ１，ＮＳ２のエッチングを抑制しながら、窒化チタン層ＴＮＬを選択的に除去できるようなエッチングを採用することが好ましい。この観点で、ウェットエッチングは好ましい。また、ウェットエッチングを用いることで、ドライエッチングに比べてエッチングダメージを抑制または防止することができる。
窒化ガリウム（ＧａＮ）は、フッ酸や王水でも、ほとんどエッチングされないが、チタン層ＴＬと反応して窒化チタン層ＴＮＬになると、フッ酸や王水でエッチングされるようになる。これを利用して、窒化ガリウム層のエッチングを抑制しながら、窒化チタン層ＴＮＬを選択的に除去することができる。
また、ステップＳ７の熱処理において、チタン層ＴＬの厚み全部が窒化物半導体層ＮＳ１と反応するのではなく、チタン層ＴＬの下層部が窒化物半導体層ＮＳ１と反応して窒化チタン層ＴＮＬを形成し、チタン層ＴＬの上層部は窒化物半導体層ＮＳ１と反応しない場合もあり得る。この場合、ステップＳ７の熱処理を行うと、窒化チタン層ＴＮＬ上に、未反応のチタン層ＴＬが残存するが、この窒化チタン層ＴＮＬと窒化チタン層ＴＮＬ上の未反応のチタン層ＴＬとは、ステップＳ８のウェットエッチングにより除去される。
但し、ステップＳ７の熱処理においては、チタン層ＴＬの厚み全部が窒化物半導体層ＮＳ１と反応して窒化チタン層ＴＮＬを形成することが、より好ましい。この場合、ステップＳ７の熱処理を行うと、窒化チタン層ＴＮＬ上に、未反応のチタン層ＴＬは残存しない。つまり、ステップＳ７の熱処理後に、窒化チタン層ＴＮＬ上に、未反応のチタン層ＴＬが残存しないように、ステップＳ６でのチタン層ＴＬの形成厚みやステップＳ７の熱処理条件などを設定することが、より好ましい。こうすることで、ステップＳ７の熱処理前のチタン層ＴＬの厚みにより、ステップＳ７で形成される窒化チタン層ＴＮＬ厚みを制御することができるため、形成される窒化チタン層ＴＮＬの厚みが変動しにくくなる。このため、窒化チタン層ＴＮＬの下の窒化物半導体層ＮＳ２を的確に残存させることができるとともに、この窒化物半導体層ＮＳ２の厚みを制御しやすくなる。この場合、ステップＳ７で形成された窒化チタン層ＴＮＬは、ステップＳ８のウェットエッチングにより除去される。
また、チタン層ＴＬの単体膜の代わりに、チタン層ＴＬを含む積層膜（チタン層ＴＬを最下層とする積層金属膜）を用いた場合は、ステップＳ７の熱処理で、チタン層ＴＬが窒化物半導体層ＮＳ１と反応して窒化チタン層ＴＮＬを形成し、チタン層ＴＬよりも上層の金属層は窒化チタン層ＴＮＬ上に残存する。この場合、ステップＳ８のウェットエッチングにより、窒化チタン層ＴＮＬとその上に残存している金属層とが除去される。例えば、上記図１２のように、チタン層ＴＬの単体膜の代わりに、チタン層ＴＬとチタン層ＴＬ上の金属層ＭＬ（例えばアルミニウム層）との積層膜を用いた場合は、ステップＳ７の熱処理を行うと、図１５に示されるように、下層側のチタン層ＴＬが窒化物半導体層ＮＳ１と反応して窒化チタン層ＴＮＬが形成され、この窒化チタン層ＴＮＬ上に金属層ＭＬ（例えばアルミニウム層）が残存する。この場合、ステップＳ８のウェットエッチングにより、窒化チタン層ＴＮＬとその上に残存している金属層ＭＬ（例えばアルミニウム層）とが除去されて、上記図１４の構造が得られる。
ステップＳ８のウェットエッチングの後、バリア層ＢＲ上には、窒化物半導体層ＮＳ２とキャップ層ＣＰ１とが残存した状態になる。すなわち、ステップＳ６，Ｓ７でチタン層ＴＬを形成していた領域（すなわちゲート形成領域ＧＲ以外の領域）では、バリア層ＢＲ上に窒化物半導体層ＮＳ２が形成された状態、すなわち、バリア層ＢＲの表面（上面）が窒化物半導体層ＮＳ２で覆われた状態になる。また、ステップＳ６，Ｓ７でチタン層ＴＬを形成していなかった領域（すなわちゲート形成領域ＧＲ）では、バリア層ＢＲ上に窒化物半導体層ＮＳ１（キャップ層ＣＰ１）が形成された状態、すなわち、バリア層ＢＲの表面（上面）が窒化物半導体層ＮＳ１（キャップ層ＣＰ１）で覆われた状態になる。従って、ステップＳ８を行っても、バリア層ＢＲの表面（上面）は露出されない。このため、ステップＳ５で窒化物半導体層ＮＳ１を形成してからは、バリア層ＢＲの表面（上面）は露出されなくなり、バリア層ＢＲの表面（上面）の酸化を防止できる。ステップＳ８のウェットエッチング後に、バリア層ＢＲ上に残存する窒化物半導体層ＮＳ２の厚みは、キャップ層ＣＰ１の厚みよりも薄く、例えば、３ｎｍ程度を例示できる。
次に、図１６に示されるように、ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥを形成する（図２のステップＳ９）。
ソース電極ＳＥおよびドレイン電極ＤＥは、バリア層ＢＲ上の窒化物半導体層ＮＳ２上に形成される。このため、ソース電極ＳＥおよびドレイン電極ＤＥは、バリア層ＢＲ上に、窒化物半導体層ＮＳ２を介して形成された状態となる。ゲート電極ＧＥは、バリア層ＢＲ上のキャップ層ＣＰ１上に形成される。このため、ゲート電極ＧＥは、バリア層ＢＲ上に、キャップ層ＣＰ１を介して形成された状態となる。
ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥの形成法は、種々の手法を用いることができる。以下（図１７〜図２２）には、その一例を説明する。
すなわち、上記ステップＳ８（ウェットエッチング工程）までを行って上記図１４の構造を得た後、図１７に示されるように、バリア層ＢＲ上にフォトレジストパターンＰＲ３をフォトリソグラフィ法を用いて形成する。このフォトレジストパターンＰＲ３は、後でソース電極ＳＥが形成される予定の領域と、後でドレイン電極ＤＥが形成される予定の領域とを露出し、他の領域を覆うように形成される。それから、図１８に示されるように、フォトレジストパターンＰＲ３上とフォトレジストパターンＰＲ３から露出する窒化物半導体層ＮＳ２上とに、ソース電極ＳＥおよびドレイン電極ＤＥ形成用の金属層ＭＥ１を蒸着法などにより形成する。その後、図１９に示されるように、フォトレジストパターンＰＲ３とともにフォトレジストパターンＰＲ３上の金属層ＭＥ１を除去（リフトオフ）する。これにより、ソース電極ＳＥが形成される予定の領域とドレイン電極ＤＥが形成される予定の領域とに金属層ＭＥ１が局所的に残存して、ソース電極ＳＥおよびドレイン電極ＤＥが形成される。
ソース電極ＳＥおよびドレイン電極ＤＥは、例えば、チタン（Ｔｉ）層と、そのチタン層上に形成されたアルミニウム（Ａｌ）層と、そのアルミニウム層上に形成されたニッケル（Ｎｉ）層と、そのニッケル層上に形成された金（Ａｕ）層とから構成される（Ｔｉ／Ａｌ／Ｎｉ／Ａｕ）が、他の構成を採用することも可能である。ソース電極ＳＥおよびドレイン電極ＤＥは、バリア層ＢＲ上の窒化物半導体層ＮＳ２に接して形成されるが、ソース電極ＳＥとドレイン電極ＤＥとは、離間して配置され、ソース電極ＳＥとドレイン電極ＤＥとで挟まれるように、キャップ層ＣＰ１が配置された状態となる。その後、熱処理を行うことにより、ソース電極ＳＥと窒化物半導体層ＮＳ２（あるいはバリア層ＢＲ）との間と、ドレイン電極ＤＥと窒化物半導体層ＮＳ２（あるいはバリア層ＢＲ）との間の、オーミックコンタクトを促進することもできる。
次に、図２０に示されるように、バリア層ＢＲ上にフォトレジストパターンＰＲ４をフォトリソグラフィ法を用いて形成する。このフォトレジストパターンＰＲ４は、後でゲート電極ＧＥが形成される予定の領域を露出し、他の領域を覆うように形成される。それから、図２１に示されるように、フォトレジストパターンＰＲ４上とフォトレジストパターンＰＲ４から露出するキャップ層ＣＰ１上とに、ゲート電極ＧＥ形成用の金属層ＭＥ２を蒸着法などにより形成する。その後、図２２に示されるように、フォトレジストパターンＰＲ４とともにフォトレジストパターンＰＲ４上の金属層ＭＥ２を除去（リフトオフ）する。これにより、ゲート電極ＧＥが形成される予定の領域に金属層ＭＥ２が局所的に残存して、ゲート電極ＧＥが形成される。ゲート電極ＧＥは、例えば、ニッケル（Ｎｉ）層と、そのニッケル層上に形成された金（Ａｕ）層とから構成される（Ｎｉ／Ａｕ）が、他の構成を採用することも可能である。ゲート電極ＧＥは、バリア層ＢＲ上のキャップ層ＣＰ１上にキャップ層ＣＰ１に接して形成されるが、ソース電極ＳＥとドレイン電極ＤＥとでゲート電極ＧＥが挟まれるように配置された状態となる。
また、ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥを形成した後、保護膜として窒化シリコン膜で覆ったり、あるいは、配線電極を形成したりしてもよい。
このようにして、本実施の形態１における高電子移動度トランジスタ（半導体装置）を製造することができる。
＜検討例の半導体装置の製造工程について＞
次に、本発明者が検討した検討例について説明する。図２３〜図２７は、検討例の半導体装置の製造工程を示す要部断面図である。
検討例の製造工程では、ノーマリオフ型のデバイスを形成する場合について説明する。
まず、図２３に示されるように、基板ＳＵＢ１０１上にバッファ層ＢＵＦ１０１を介して、窒化ガリウム（ＧａＮ）からなるチャネル層ＣＨ１０１を形成する。それから、チャネル層ＣＨ１０１上に、窒化アルミニウムガリウム（ＡｌＧａＮ）からなるバリア層ＢＲ１０１を形成する。それから、バリア層ＢＲ１０１上に、ｐ型窒化ガリウム層ＮＳ１０１を形成する。ｐ型窒化ガリウム層ＮＳ１０１は、マグネシウム（Ｍｇ）がドープされており、成長後に活性化のために７００〜８００℃程度の熱処理（活性化アニール）を行う。
次に、図２４に示されるように、ｐ型窒化ガリウム層ＮＳ１０１上にフォトレジストパターンＰＲ１０１をフォトリソグラフィ法を用いて形成する。このフォトレジストパターンＰＲ１０１は、ゲート形成領域ＧＲ１０１に選択的に形成される。それから、図２５に示されるように、このフォトレジストパターンＰＲ１０１をエッチングマスクとして用いて、ｐ型窒化ガリウム層ＮＳ１０１をドライエッチングする。これにより、ゲート形成領域ＧＲ１０１以外の不要なｐ型窒化ガリウム層ＮＳ１０１が除去され、ゲート形成領域ＧＲ１０１にｐ型窒化ガリウム層ＮＳ１０１が局所的に残存して、ｐ型の窒化ガリウムからなるキャップ層ＣＰ１０１となる。この際のエッチングガスは、例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）と窒化ガリウム（ＧａＮ）との選択エッチングが可能なＣｌ２（塩素ガス）とＯ２（酸素ガス）との混合ガスを用いることができる。その後、図２６に示されるように、フォトレジストパターンＰＲ１０１を除去する。その後、図２７に示されるように、バリア層ＢＲ１０１上にソース電極ＳＥ１０１およびドレイン電極ＤＥ１０１を形成し、キャップ層ＣＰ１０１上にゲート電極ＧＥ１０１を形成する。このようにして、ノーマリオフ型デバイスを製造することができる。
ノーマリオフ型デバイスを製造するには、ｐ型窒化ガリウム層ＮＳ１０１の形成後、不要なｐ型窒化ガリウム層ＮＳ１０１（すなわちキャップ層ＣＰ１０１となる部分以外のｐ型窒化ガリウム層ＮＳ１０１）を除去する必要がある。
窒化ガリウム（ＧａＮ）は、ガリウムヒ素（ＧａＡｓ）とは異なり、有用な選択ウェットエッチング技術がなく、不要なｐ型窒化ガリウム層ＮＳ１０１を除去するのにドライエッチングを用いるが、エッチング時間の制御では、ｐ型窒化ガリウム層ＮＳ１０１のみを的確に除去するのは難しい。不要なｐ型窒化ガリウム層ＮＳ１０１がバリア層ＢＲ１０１上に残ると、ゲート・ソース間、および、ゲート・ドレイン間の２次元電子ガスが減り、オン抵抗が大きくなる。
これを防ぐために、不要なｐ型窒化ガリウム層ＮＳ１０１をドライエッチングで除去する際には、ｐ型窒化ガリウム層ＮＳ１０１を除去してバリア層ＢＲ１０１までオーバーエッチングする必要があるが、エッチングしすぎるとバリア層ＢＲ１０１がオーバーエッチングによって薄くなってしまい、２次元電子ガスが減ってしまう。また、ドライエッチングは、ダメージが入りやすく、エッチングで露出された表面に、電子トラップの原因となる欠陥が形成されやすい。このため、ドライエッチング後に、ダメージの回復のためのアニールが必要になる。また、選択ドライエッチングを行う場合は、ガスの混合比の調整が難しい。また、ドライエッチングに用いるエッチングガスに酸素を含むため、表面に露出したバリア層ＢＲ１０１（ＡｌＧａＮ）が酸化されやすく、オーミックコンタクト抵抗が大きくなったり、電流コラプスが発生しやすくなったりする問題がある。なお、電流コプラスとは、ソース電極とドレイン電極との間に電圧（ドレイン電圧）を印加したときに、その電圧の増加とともにドレイン電流が増加していくが、ゲートやドレインに大きな電圧ストレスが加わると、ドレイン電圧を増加してもドレイン電流がストレス印加前より流れなくなる現象である。これらは、半導体装置の性能や信頼性の低下につながる虞がある。
＜本実施の形態の主要な特徴と効果について＞
本実施の形態の製造工程では、キャップ層ＣＰ１形成用の窒化物半導体層ＮＳ１のうち、不要な部分を除去するのにドライエッチングを用いずに、ウェットエッチングを用いていることを、主要な特徴の一つとしている。この際、窒化物半導体層ＮＳ１上にチタン層ＴＬを形成し（ステップＳ６）、熱処理を行ってチタン層ＴＬと窒化物半導体層ＮＳ１とを反応させ（ステップＳ７）、生成された反応層（窒化チタン層ＴＮＬ）をウェットエッチングで除去する（ステップＳ８）。
これにより、不要な窒化物半導体層ＮＳ１（キャップ層ＣＰ１を形成する領域以外の窒化物半導体層ＮＳ１）をウェットエッチングにより選択的に除去することができる。このため、キャップ層ＣＰ１をドライエッチングを用いずに的確に形成することができる。不要な窒化物半導体層ＮＳ１を除去するのにドライエッチングを用いないで済むため、ドライエッチングによりバリア層ＢＲがダメージを受けるのを防止することができる。
つまり、上記図２４の構造を得てからｐ型窒化ガリウム層ＮＳ１０１をウェットエッチングしようとすると、エッチング選択比が確保できずにｐ型窒化ガリウム層ＮＳ１０１を上手くエッチングできず、一方、上記図２４の構造を得てからｐ型窒化ガリウム層ＮＳ１０１をドライエッチングしようとすると、エッチングダメージなどが懸念される。
それに対して、本実施の形態では、窒化物半導体層ＮＳ１上にチタン層ＴＬを形成し（ステップ６）、熱処理を行ってチタン層ＴＬと窒化物半導体層ＮＳ１とを反応させ（ステップＳ７）、生成された反応層（窒化チタン層ＴＮＬ）をウェットエッチングで除去する（ステップＳ８）ことにより、その反応層（窒化チタン層ＴＮＬ）を選択的に除去することができる。このため、ドライエッチングを用いた場合の不具合を解消できる。従って、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。
また、本実施の形態では、ステップＳ８で、ドライエッチングではなく、ウェットエッチングを用いているため、エッチング後に、エッチングダメージの回復のためのアニールを行う必要がない。また、ステップＳ７の熱処理は、窒化物半導体層ＮＳ１にドープしたｐ型不純物（例えばＭｇ）の活性化アニールを兼ねることもできる。
また、本実施の形態の主要な特徴の他の一つは、ステップＳ６でチタン層ＴＬが形成された領域（すなわちステップＳ７の熱処理の際にチタン層ＴＬが形成されていた領域）において、ステップＳ８のウェットエッチング後に、バリア層ＢＲ上に窒化物半導体層ＮＳ１の下層部に対応する窒化物半導体層ＮＳ２が残存することである。
すなわち、ステップ６で窒化物半導体層ＮＳ１上にチタン層ＴＬを形成し、ステップＳ７で熱処理を行ってチタン層ＴＬと窒化物半導体層ＮＳ１とを反応させるが、その熱処理で生成された反応層（窒化チタン層ＴＮＬ）の下に、窒化物半導体層ＮＳ１の下層部が窒化物半導体層ＮＳ２として層状に残存する。そして、この窒化物半導体層ＮＳ２が、ステップＳ８のウェットエッチング後にも、バリア層ＢＲ上に層状に残存するのである。
ステップＳ８のウェットエッチング後に、バリア層ＢＲ上に窒化物半導体層ＮＳ１の下層部に対応する窒化物半導体層ＮＳ２が残存することにより、バリア層ＢＲの表面（上面）が露出するのを防止することができる。これにより、バリア層ＢＲの表面（上面）が露出して酸化することを防止でき、電流コプラスの発生を抑制または防止することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。
バリア層ＢＲの表面が露出した場合、電流コプラスが発生しやすくなってしまう虞がある。これは、バリア層ＢＲの表面が露出して酸化すると、その酸化に伴い深い準位が形成されて電子が捕獲されやすくなるためと考えられる。バリア層ＢＲは、アルミニウム（Ａｌ）のような金属元素を含有しているため、アルミニウム（Ａｌ）のような金属元素を含有していない窒化物半導体層（例えば窒化ガリウム）に比べて、露出すると酸化しやすい性質がある。また、バリア層ＢＲの表面が酸化することは、電流コプラスの発生を招きやすい。
それに対して、本実施の形態では、ステップＳ８のウェットエッチング後に、バリア層ＢＲ上に窒化物半導体層ＮＳ１の下層部に対応する窒化物半導体層ＮＳ２が残存することにより、バリア層ＢＲの表面（上面）が露出するのを防止でき、それによって、バリア層ＢＲの表面（上面）が酸化することを防止することができる。これにより、バリア層ＢＲの表面（上面）が酸化することによる電流コプラスの発生を、抑制または防止することができる。
つまり、本実施の形態では、ステップＳ５で窒化物半導体層ＮＳ１を形成した後は、バリア層ＢＲの表面（上面）が露出するのを防止できるため、バリア層ＢＲの表面（上面）が酸化することによる不具合（例えば電流コプラスの発生）を、抑制または防止することができる。
また、本実施の形態では、ステップＳ８のウェットエッチング後にバリア層ＢＲ上に残存した窒化物半導体層ＮＳ２上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する（ステップＳ９）。本実施の形態とは異なり、窒化物半導体層ＮＳ２が、キャップ層ＣＰ１と同じくｐ型の窒化物半導体からなる場合は、窒化物半導体層ＮＳ２の下方において２次元電子ガスＤＥＧが減少して、ＨＥＭＴの性能が低下する虞がある。
それに対して、本実施の形態では、窒化物半導体層ＮＳ２は、イントリンシックまたはｎ型の導電性を示す状態となっている。すなわち、窒化物半導体層ＮＳ２は、実効的なキャリアの濃度が１×１０１５／ｃｍ３以下の状態か、あるいは、ｎ型の導電型を示す状態となっている。このため、窒化物半導体層ＮＳ２の下方において２次元電子ガスＤＥＧが減少することを抑制または防止でき、ＨＥＭＴの性能が低下するのを抑制または防止することができる。例えば、ＨＥＭＴのオン抵抗の増大を抑制または防止できる。一方、キャップ層ＣＰ（ＣＰ１）は、ｐ型の窒化物半導体により構成されているため、ノーマリオフ型デバイスを実現することができる。
また、製造された半導体装置において、バリア層ＢＲ上の窒化物半導体層ＮＳ２の厚みが薄すぎると、電流コラプス発生の懸念があり、厚すぎるとオーミックコンタクト不良という懸念がある。この観点で、製造された半導体装置において、バリア層ＢＲ上の窒化物半導体層ＮＳ２の厚みは、１ｎｍ〜５ｎｍ程度が好ましい。
また、本実施の形態では、キャップ層ＣＰ１用の窒化物半導体層ＮＳ１を用いて、ｐ型のキャップ層ＣＰ１だけでなく、イントリンシックまたはｎ型の窒化物半導体層ＮＳ２を形成している。すなわち、ステップＳ５でキャップ層ＣＰ１用のｐ型の窒化物半導体層ＮＳ１を形成し、ステップ６で窒化物半導体層ＮＳ１上にチタン層ＴＬを形成し、ステップＳ７で熱処理を行ってチタン層ＴＬと窒化物半導体層ＮＳ１とを反応させる。このステップＳ７の熱処理により、窒化物半導体層ＮＳ１中の窒素（Ｎ）とチタン層ＴＬのチタン（Ｔｉ）とが反応して窒化チタン層ＴＮＬが形成されるが、このとき、窒化物半導体層ＮＳ１中の窒素（Ｎ）がチタン（Ｔｉ）と反応して吸い上げられる結果、窒化チタン層ＴＮＬの下には、窒素（Ｎ）が抜けた空孔が形成された窒化物半導体層ＮＳ１である窒化物半導体層ＮＳ２が形成される。このため、窒化物半導体層ＮＳ１は、ｐ型不純物（例えばＭｇ）がドープされてｐ型であったため、キャップ層ＣＰ１はｐ型であり、ノーマリオフ型デバイスを実現することができるとともに、窒化物半導体層ＮＳ２は、窒素（Ｎ）が抜けた空孔が形成されていることで、イントリンシックまたはｎ型の導電性とすることができる。これにより、ｐ型のキャップ層ＣＰ１と、イントリンシックまたはｎ型の窒化物半導体層ＮＳ２とを的確に形成でき、ノーマリオフ型デバイスを実現するとともに、電界効果トランジスタ（ＨＥＭＴ）を有する半導体装置の性能を向上させることができる。
このように、本実施の形態では、共通の窒化物半導体層ＮＳ１を用いてキャップ層ＣＰ１（ＣＰ）と窒化物半導体層ＮＳ２とを形成している。このため、キャップ層ＣＰ１（ＣＰ）と窒化物半導体層ＮＳ２とは、同種の材料（好ましくは窒化ガリウム）からなり、かつ、キャップ層ＣＰ１（ＣＰ）はｐ型の導電性を有し、一方、窒化物半導体層ＮＳ２は、イントリンシックまたはｎ型の導電性を有するものとなっている。
本実施の形態１および後述の実施の形態２，３は、窒化ガリウム（ＧａＮ）のような窒化物半導体とチタン（Ｔｉ）とが高温で反応して窒化チタン（窒化金属）を形成する性質を利用し、形成された窒化チタン層ＴＮＬをフッ酸などを用いたウェットエッチングで除去することで、ドライエッチングを使わないエッチングを実現している。また、本実施の形態１および後述の実施の形態２では、窒化チタン層ＴＮＬのウェットエッチング後に、窒化チタン層ＴＮＬが除去された領域の表面に窒化ガリウム（ＧａＮ）のような窒化物半導体層を残すことにより、バリア層ＢＲを露出させず、バリア層ＢＲが酸化の少ない安定した表面を有するデバイス構造を得ることができる。
また、本実施の形態１および後述の実施の形態２，３において、チタン（Ｔｉ）層ＴＬの代わりにタンタル（Ｔａ）層を用いることもできる。チタン（Ｔｉ）層ＴＬの代わりにタンタル（Ｔａ）層を用いた場合は、窒化チタン層ＴＮＬの代わりに窒化タンタル（ＴａＮ）層が形成されることになる。但し、タンタル（Ｔａ）よりもチタン（Ｔｉ）の方が反応性が高い（すなわち窒化物半導体層と反応して窒化金属層を形成しやすい）ため、タンタル層よりもチタン層ＴＬがより好ましい。
（実施の形態２）
図２８は、本実施の形態２の半導体装置の要部断面図である。
図２８に示される本実施の形態２の半導体装置が、上記図１に示される上記実施の形態１の半導体装置と相違しているのは、上記窒化物半導体層ＮＳ２の代わりに窒化物半導体層ＮＳ５が形成されていることと、上記キャップ層ＣＰ（ＣＰ１）の代わりにキャップ層ＣＰ２が形成されていることである。それ以外については、本実施の形態２の半導体装置は、上記実施の形態１の半導体装置と基本的には同じであるので、ここでは相違点を中心に説明する。
上記実施の形態１では、上記キャップ層ＣＰ（ＣＰ1）は、全体がｐ型の窒化物半導体（好ましくｐ型の窒化ガリウム）により形成されていた。それに対して、本実施の形態２では、キャップ層ＣＰ２は、イントリンシックの窒化物半導体層ＣＰ２ａと、窒化物半導体層ＣＰ２ａ上のｐ型の窒化物半導体層ＣＰ２ｂとにより形成されている。すなわち、キャップ層ＣＰ２は、窒化物半導体層ＣＰ２ａと窒化物半導体層ＣＰ２ｂとの積層構造を有しており、下層側（バリア層ＢＲに接する側）がイントリンシックの窒化物半導体層ＣＰ２ａであり、上層側（ゲート電極ＧＥに接する側）がｐ型の窒化物半導体層ＣＰ２ｂである。このため、バリア層ＢＲ上にキャップ層ＣＰ２を介してゲート電極ＧＥが形成されているが、ゲート電極ＧＥは窒化物半導体層ＣＰ２ｂに接するが窒化物半導体層ＣＰ２ａには接しておらず、窒化物半導体層ＣＰ２ｂは窒化物半導体層ＣＰ２ａに接するがバリア層ＢＲには接しておらず、窒化物半導体層ＣＰ２ａはバリア層ＢＲに接している。窒化物半導体層ＣＰ２ｂとバリア層ＢＲとの間には、窒化物半導体層ＣＰ２ａが介在している。
窒化物半導体層ＣＰ２ａ，ＣＰ２ｂは、窒化物半導体からなるが、好ましくは窒化ガリウム（ＧａＮ）により形成されている。窒化物半導体層ＣＰ２ｂは、上記実施の形態１のキャップ層ＣＰ（ＣＰ１）と同様に、ｐ型不純物（例えばＭｇ）が導入（ドープ）されて、ｐ型の導電性となっている。一方、窒化物半導体層ＣＰ２ａは、アンドープ（ノンドープ）の窒化物半導体により形成されており、イントリンシックの導電性となっている。すなわち、窒化物半導体層ＣＰ２ａは、実効的なキャリアの濃度が１×１０１５／ｃｍ３以下の状態となっている。
また、上記実施の形態１では、上記窒化物半導体層ＮＳ２はイントリンシックまたはｎ型の状態であったが、本実施の形態２では、窒化物半導体層ＮＳ５はｎ型の状態となっている。すなわち、窒化物半導体層ＮＳ５はｎ型の導電性を示す状態となっている。
窒化物半導体層ＮＳ５は、窒化物半導体層ＣＰ２ａと同種の材料からなる。このため、窒化物半導体層ＣＰ２ａが窒化ガリウム（ＧａＮ）からなる場合は、窒化物半導体層ＮＳ５も窒化ガリウム（ＧａＮ）からなる。但し、上述のように、窒化物半導体層ＣＰ２ａがイントリンシックの状態であるのに対して、窒化物半導体層ＮＳ５は、ｎ型状態である。窒化物半導体層ＣＰ２ａと窒化物半導体層ＮＳ５とは、導電型の不純物がドープされていないアンドープの窒化物半導体（好ましくは窒化ガリウム）からなるが、窒化物半導体層ＮＳ５は窒化物半導体層ＣＰ２ａよりも、窒素（Ｎ）の空孔が多い（単位体積当たりの空孔の数が多い）ため、窒化物半導体層ＣＰ２ａはイントリンシックで、窒化物半導体層ＮＳ５はｎ型の状態となっている。
これ以外については、本実施の形態２の半導体装置は、上記実施の形態１の半導体装置と基本的には同じである。
次に、本実施の形態２の半導体装置の製造工程について、図２９〜図３４を参照して説明する。図２９は、本実施の形態２の半導体装置の製造工程を示すプロセスフロー図である。図３０〜図３４は、本実施の形態２の半導体装置の製造工程を示す要部断面図であり、上記図２９に相当する領域の断面図が示されている。
本実施の形態２の製造工程は、上記ステップＳ４でバリア層ＢＲを形成して上記図５の構造を得るまでは、上記実施の形態１と同様であるので、ここでは、上記ステップＳ４（バリア層ＢＲ形成工程）以降の工程について説明する。
上記実施の形態１と同様にしてステップＳ１〜Ｓ４を行って上記図５の構造を得た後、本実施の形態２では、図３０に示されるように、バリア層ＢＲ上に、アンドープ（ノンドープ）の窒化物半導体層ＮＳ３を形成する（図２９のステップＳ５ａ）。窒化物半導体層ＮＳ３は、好ましくは、窒化ガリウム（ＧａＮ）からなり、導電型の不純物は導入されずに、アンドープ（ノンドープ）とされている。窒化物半導体層ＮＳ３は、エピタキシャル層であり、例えば、ＭＯＣＶＤ法を用いることにより、形成することができる。窒化物半導体層ＮＳ３の厚さは、例えば３ｎｍ程度とすることができる。
次に、窒化物半導体層ＮＳ３上に、ｐ型の窒化物半導体層ＮＳ４を形成する（図２９のステップＳ５ｂ）。窒化物半導体層ＮＳ３は、好ましくは、ｐ型の窒化ガリウム（ｐ型ＧａＮ）からなり、導入（ドープ）するｐ型の不純物としては、マグネシウム（Ｍｇ）などを用いることができる。窒化物半導体層ＮＳ３は、エピタキシャル層であり、例えば、ＭＯＣＶＤ法を用いることにより、形成することができる。窒化物半導体層ＮＳ４の厚さは、例えば１７ｎｍ程度とすることができる。窒化物半導体層ＮＳ４の不純物濃度や、窒化物半導体層ＮＳ３，ＮＳ４の各厚みは、ノーマリオフ特性が得られるように設定すればよい。
つまり、上記実施の形態１では、バリア層ＢＲ上に上記ステップＳ５で窒化物半導体層ＮＳ１を形成したが、本実施の形態２では、バリア層ＢＲ上に上記ステップＳ５ａ，Ｓ５ｂで窒化物半導体層ＮＳ３および窒化物半導体層ＮＳ４を下から順に形成するのである。窒化物半導体層ＮＳ３，ＮＳ４の合計の厚みは、例えば上記窒化物半導体層ＮＳ１の厚みと同程度とし、窒化物半導体層ＮＳ４にドープされたｐ型不純物（例えばＭｇ）の濃度は、例えば上記窒化物半導体層ＮＳ１と同程度とすることができる。
ステップＳ５ａ（窒化物半導体層ＮＳ３成膜工程）とステップＳ５ｂ（窒化物半導体層ＮＳ４成膜工程）とは、成膜用のガスを切り替えて連続的に行うこともできる。例えば、ドープ用のガスを含まない窒化ガリウム成膜用ガスを用いて窒化物半導体層ＮＳ３を所定の厚みだけ成膜してから、その窒化ガリウム成膜用ガスにドープ用のガス（ｐ型不純物ドープ用のガス）を追加して窒化物半導体層ＮＳ３上に窒化物半導体層ＮＳ４を連続的に成膜することもできる。
次に、図３１に示されるように、窒化物半導体層ＮＳ４上に、金属層としてチタン（Ｔｉ）層ＴＬを形成する（図２９のステップＳ６）。窒化物半導体層ＮＳ１上ではなく窒化物半導体層ＮＳ４上にチタン層ＴＬが形成されること以外は、ステップＳ６（チタン層ＴＬ形成工程）については、本実施の形態２も、上記実施の形態１と基本的には同じである。
このため、上記実施の形態１と同様に、本実施の形態２においても、窒化物半導体層ＮＳ４の上面のうち、ゲート形成領域ＧＲにはチタン層ＴＬが形成されておらず、ゲート形成領域ＧＲ以外にはチタン層ＴＬが形成されている状態になっている。これを実現する手法としては、例えば、上記図８および図９を参照して説明した手法や、上記図１０および図１１を参照して説明した手法などを適用することができる。また、上記実施の形態１と同様に、本実施の形態２においても、チタン層ＴＬの単体膜の代わりに、チタン層ＴＬを最下層に有する積層金属膜を形成することもできる。
次に、熱処理を行うことで、チタン層ＴＬとｐ型の窒化物半導体層ＮＳ４とを反応させる（図２９のステップＳ７）。このステップＳ７の熱処理（合金化のための熱処理、合金化処理）により、チタン層ＴＬが窒化物半導体層ＮＳ４と反応（合金化）して、図３２に示されるように、チタン層ＴＬと窒化物半導体層ＮＳ４との反応層（合金化層）である窒化チタン（ＴｉＮ）層ＴＮＬが形成される。窒化チタン層ＴＮＬは、窒化金属層とみなすこともできる。また、窒化チタン層ＴＮＬは、チタン（Ｔｉ）および窒素（Ｎ）を構成元素として含有するが、チタン（Ｔｉ）および窒素（Ｎ）に加えて、窒化物半導体層ＮＳ４が含んでいたガリウム（Ｇａ）を更に含有する場合もあり得る。このときの熱処理条件は、例えば、７００〜９００℃の温度で３０秒〜２０分程度の熱処理とすることができる。熱処理の雰囲気は、例えば不活性ガス雰囲気または窒素ガス雰囲気とすることができる。
ステップＳ７について、本実施の形態２と上記実施の形態１との相違点は、上記実施の形態１ではチタン層ＴＬが窒化物半導体層ＮＳ１と反応（合金化）して窒化チタン層ＴＮＬが形成されたのに対して、本実施の形態２では、チタン層ＴＬが窒化物半導体層ＮＳ４と反応（合金化）して窒化チタン層ＴＮＬが形成されることである。
また、上記実施の形態１では、ステップＳ７の熱処理後に、窒化チタン層ＴＮＬの下に、窒化物半導体層ＮＳ２が層状に残存するようにしていた。それに対して、本実施の形態２では、ステップＳ７の熱処理後に、窒化チタン層ＴＮＬの下に、窒化物半導体層ＮＳ５が層状に残存するようにする。すなわち、ステップＳ７の熱処理後に、窒化チタン層ＴＮＬの下に、窒化物半導体層ＮＳ５が層状に残存するように、ステップＳ５ａ，Ｓ５ｂでの窒化物半導体層ＮＳ３，ＮＳ４の各形成厚み、ステップＳ６でのチタン層ＴＬの形成厚み、およびステップＳ７での熱処理条件などを調整する。
この窒化物半導体層ＮＳ５は、窒化チタン層ＴＮＬの下に残存した窒化物半導体層ＮＳ３であり、窒化物半導体層ＮＳ５は、ステップＳ７の熱処理前の窒化物半導体層ＮＳ３と同種の窒化物半導体からなり、窒化物半導体層ＮＳ３が窒化ガリウム（ＧａＮ）からなる場合は、窒化物半導体層ＮＳ５も窒化ガリウム（ＧａＮ）からなる。
但し、ステップＳ７の熱処理後の窒化物半導体層ＮＳ５の導電特性は、ステップＳ７の熱処理前の窒化物半導体層ＮＳ３の導電特性とは相違している。すなわち、ステップＳ７の熱処理前の窒化物半導体層ＮＳ３は、アンドープの窒化ガリウム（ＧａＮ）であり、イントリンシックの導電性を有していた。それに対して、ステップＳ７の熱処理後の窒化物半導体層ＮＳ５は、ステップＳ７の熱処理前の窒化物半導体層ＮＳ３に比べて、窒素（Ｎ）が抜けて窒素（Ｎ）の空孔が増大した状態になっている。
ステップＳ７の熱処理前の窒化物半導体層ＮＳ３に比べて、ステップＳ７の熱処理後の窒化物半導体層ＮＳ５は、窒素（Ｎ）が抜けて窒素（Ｎ）の空孔が増大しているが、その理由は、上記実施の形態１において、ステップＳ７の熱処理前の窒化物半導体層ＮＳ１に比べて、ステップＳ７の熱処理後の窒化物半導体層ＮＳ２が、窒素（Ｎ）が抜けて窒素（Ｎ）の空孔が増大している理由と同様である。このため、ここではその繰り返しの説明は省略する。
窒化物半導体層ＮＳ３，ＮＳ４を窒化ガリウムにより形成していた場合には、ステップＳ７の熱処理後の窒化物半導体層ＮＳ５は、窒素（Ｎ）抜けした窒化ガリウムにより形成され、すなわち、窒素（Ｎ）が抜けて空孔が多量に生成された窒化ガリウムにより形成されている。窒素（Ｎ）の空孔が増加することは、ｎ型のキャリア（電子キャリア）が生成され、ｎ型の作用が増すことにつながる。このため、窒化物半導体層ＮＳ２は、ｎ型の半導体として機能する。すなわち、ステップＳ７の熱処理前の窒化物半導体層ＮＳ３は、アンドープの半導体層であり、イントリンシックの導電性を有していたが、ステップＳ７の熱処理後の窒化物半導体層ＮＳ５は、ｎ型の半導体層であり、ｎ型の導電性を有している。
また、ステップＳ７の熱処理を行う際に、ゲート形成領域ＧＲにはチタン層ＴＬが形成されていなかったため、ゲート形成領域ＧＲには、窒化チタン層ＴＮＬおよび窒化物半導体層ＮＳ５は形成されず、窒化物半導体層ＮＳ３，ＮＳ４がそのまま残存してキャップ層ＣＰ２となる。すなわち、窒化物半導体層ＮＳ３，ＮＳ４のうち、ゲート形成領域ＧＲにおける窒化物半導体層ＮＳ３，ＮＳ４は、チタン層ＴＬとは反応せずにそのまま残存し、キャップ層ＣＰ２となる。このため、キャップ層ＣＰ２は、窒化物半導体層ＮＳ３と窒化物半導体層ＮＳ３上の窒化物半導体層ＮＳ４との積層膜（積層体）により形成される。
すなわち、ステップＳ７の熱処理後にゲート形成領域ＧＲに残存した窒化物半導体層ＮＳ３が上記図２８の窒化物半導体層ＣＰ２ａに対応し、ステップＳ７の熱処理後にゲート形成領域ＧＲに残存した窒化物半導体層ＮＳ４が上記図２８の窒化物半導体層ＣＰ２ｂに対応している。従って、キャップ層ＣＰ２は、ステップＳ７の熱処理後にゲート形成領域ＧＲに残存する窒化物半導体層ＮＳ３である窒化物半導体層ＣＰ２ａと、ステップＳ７の熱処理後にゲート形成領域ＧＲに残存する窒化物半導体層ＮＳ４である窒化物半導体層ＣＰ２ｂとの積層体（積層膜）により形成される。
ゲート形成領域ＧＲの窒化物半導体層ＮＳ４上にはチタン層ＴＬは形成してしなかったため、ゲート形成領域ＧＲにおける窒化物半導体層ＮＳ３，ＮＳ４の窒素（Ｎ）の空孔は、ステップＳ７の熱処理の前後で大きくは変化しない。このため、ステップＳ７の熱処理前における窒化物半導体層ＮＳ３がイントリンシックの状態でかつ窒化物半導体層ＮＳ４がｐ型の状態であることを反映して、ステップＳ７の熱処理後における窒化物半導体層ＣＰ２ａはイントリンシックの状態でかつ窒化物半導体層ＣＰ２ｂはｐ型の状態である。つまり、キャップ層ＣＰ２は、イントリンシックの状態の窒化物半導体層ＣＰ２ａとその上のｐ型の窒化物半導体層ＣＰ２ｂとにより、構成されることになる。ステップＳ７の熱処理前の窒化物半導体層ＮＳ３がイントリンシックの窒化ガリウム層でかつ窒化物半導体層ＮＳ４がｐ型の窒化ガリウム層の場合は、ステップＳ７の熱処理後のキャップ層ＣＰ２は、イントリンシックの状態の窒化ガリウムからなる窒化物半導体層ＣＰ２ａと、その上のｐ型の窒化ガリウムからなる窒化物半導体層ＣＰ２ｂとにより、構成されることになる。キャップ層ＣＰ２の厚みは、ステップＳ７の熱処理前の窒化物半導体層ＮＳ３，ＮＳ４の合計の厚みとほぼ同じである。
従って、窒化物半導体層ＮＳ４のうち、その上部にチタン層ＴＬが形成された領域（すなわちゲート形成領域ＧＲ以外の領域）は、ステップＳ７の熱処理によりチタン層ＴＬと反応し、窒化チタン層ＴＮＬが形成されるとともにその窒化チタン層ＴＮＬの下に、ｎ型の状態の窒化物半導体層ＮＳ５が層状に残存する。また、窒化物半導体層ＮＳ３，ＮＳ４のうち、その上部にチタン層ＴＬが形成されなかった領域（すなわちゲート形成領域ＧＲ）は、ステップＳ７の熱処理でチタン層ＴＬと反応しないため、そのままの導電型を維持しながら残存してキャップ層ＣＰ２となる。
一例をあげれば、ｐ型ＧａＮ層（窒化物半導体層ＮＳ４）上にチタン層ＴＬとして、４０ｎｍの厚さのチタン層とその上の８０ｎｍの厚さのアルミニウム層との積層膜を形成した場合で、熱処理温度を８５０℃、熱処理時間を６０秒とすることで、１７ｎｍの厚みのｐ型ＧａＮ層（窒化物半導体層ＮＳ４）に対して、１５ｎｍの厚さの窒化チタン層（窒化チタン層ＴＮＬ）が形成された。
また、上記実施の形態１と同様に、本実施の形態２においても、チタン（Ｔｉ）層ＴＬの代わりにタンタル（Ｔａ）層を用いることもでき、その場合、窒化チタン層ＴＮＬの代わりに窒化タンタル層が形成される。但し、タンタル（Ｔａ）よりもチタン（Ｔｉ）の方が反応性が高いため、タンタル層よりもチタン層ＴＬがより好ましい。
また、上記実施の形態１と同様に、本実施の形態２においても、ステップＳ７の熱処理は、窒化物半導体層ＮＳ４に導入（ドープ）したｐ型不純物（例えばＭｇ）の活性化アニールを兼ねることもできる。
また、図３２および後述の図３３、図３４において、窒化物半導体層ＮＳ５の厚みが窒化物半導体層ＮＳ３の形成厚み（従ってキャップ層ＣＰ２を構成する窒化物半導体層ＣＰ２ａの厚み）と同じである場合について示しているが、窒化物半導体層ＮＳ５の厚みは、窒化物半導体層ＮＳ３の形成厚み（従ってキャップ層ＣＰ２を構成する窒化物半導体層ＣＰ２ａの厚み）と同じにならなくてもよい。
次に、図３３に示されるように、窒化チタン層ＴＮＬをウェットエッチングにより除去する（図２９のステップＳ８）。
ステップＳ８（ウェットエッチング工程）については、本実施の形態２も上記実施の形態１と基本的には同様であるため、同様の内容については、その繰り返しの説明は省略する。但し、上記実施の形態１のステップＳ８についての説明を、本実施の形態２のステップＳ８に適用する場合は、上記窒化物半導体層ＮＳ１が本実施の形態２では窒化物半導体層ＮＳ４，ＮＳ３ の積層膜あるいは窒化物半導体層ＮＳ４に対応し、上記窒化物半導体層ＮＳ２が本実施の形態２では窒化物半導体層ＮＳ５に対応することになる。
本実施の形態２では、ステップＳ８では、窒化チタン層ＴＮＬよりも窒化物半導体層ＮＳ３，ＮＳ４，ＮＳ５がエッチングされにくいようなエッチング条件で、ウェットエッチングを行うことで、窒化物半導体層ＮＳ３，ＮＳ４，ＮＳ５のエッチングを抑制しながら、窒化チタン層ＴＮＬを選択的に除去する。
本実施の形態２では、ステップＳ８のウェットエッチングの後、バリア層ＢＲ上には、窒化物半導体層ＮＳ５とキャップ層ＣＰ２とが残存した状態になる。すなわち、ステップＳ６，Ｓ７でチタン層ＴＬを形成していた領域（すなわちゲート形成領域ＧＲ以外の領域）では、バリア層ＢＲ上に窒化物半導体層ＮＳ５が形成された状態、すなわち、バリア層ＢＲの表面（上面）が窒化物半導体層ＮＳ２で覆われた状態になる。また、ステップＳ６，Ｓ７でチタン層ＴＬを形成していなかった領域（すなわちゲート形成領域ＧＲ）では、バリア層ＢＲ上に窒化物半導体層ＮＳ３，ＮＳ４の積層体（すなわちキャップ層ＣＰ２）が形成された状態、すなわち、バリア層ＢＲの表面（上面）が窒化物半導体層ＮＳ３，ＮＳ４の積層体（すなわちキャップ層ＣＰ２）で覆われた状態になる。従って、ステップＳ８を行っても、バリア層ＢＲの表面（上面）は露出されない。このため、ステップＳ５ａで窒化物半導体層ＮＳ３を形成してからは、バリア層ＢＲの表面（上面）は露出されなくなる。ステップＳ８のウェットエッチング後に、バリア層ＢＲ上に残存する窒化物半導体層ＮＳ５の厚みは、例えば、３ｎｍ程度（ステップＳ５ａで形成した窒化物半導体層ＮＳ３の形成厚み程度）を例示できる。
次に、図３４に示されるように、ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥを形成する（図２のステップＳ９）。
ソース電極ＳＥおよびドレイン電極ＤＥは、バリア層ＢＲ上の窒化物半導体層ＮＳ５上に形成される。このため、ソース電極ＳＥおよびドレイン電極ＤＥは、バリア層ＢＲ上に、窒化物半導体層ＮＳ５を介して形成された状態となる。ゲート電極ＧＥは、バリア層ＢＲ上のキャップ層ＣＰ２上に形成される。このため、ゲート電極ＧＥは、バリア層ＢＲ上に、キャップ層ＣＰ２を介して形成された状態となる。
ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥの形成法は、本実施の形態２も、上記実施の形態１と同様とすることができるので、ここではその説明は省略する。
このようにして、本実施の形態２の半導体装置が製造される。また、ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥを形成した後、保護膜として窒化シリコン膜で覆ったり、あるいは、配線電極を形成したりしてもよい。
本実施の形態２においても、上記実施の形態１とほぼ同様の効果を得ることができる。
また、上記実施の形態１では、ｐ型の窒化物半導体層ＮＳ１をベースにして、窒素（Ｎ）の空孔が増大された窒化物半導体層ＮＳ２を形成している。それに対して、本実施の形態２では、アンドープの窒化物半導体層ＮＳ３をベースにして、窒素（Ｎ）の空孔が増大された窒化物半導体層ＮＳ５を形成している。このため、上記実施の形態１の窒化物半導体層ＮＳ２よりも、本実施の形態２の窒化物半導体層ＮＳ５の方が、実効的なキャリア濃度を高くしやすい。つまり、本実施の形態２では、窒化物半導体層ＮＳ５をｎ型とするとともに、実効的なキャリア濃度を高くしやすい。
本実施の形態２では、ソース電極ＳＥおよびドレイン電極ＤＥが接する半導体層（ここでは窒化物半導体層ＮＳ５）がｎ型でかつ実効的なキャリア濃度が高くなっていることにより、ソース電極ＳＥと窒化物半導体層ＮＳ５との間と、ドレイン電極ＤＥと窒化物半導体層ＮＳ５との間の、オーミックコンタクトを確保しやすくなる。また、窒化物半導体層ＮＳ５をｎ型とするとともに、実効的なキャリア濃度を高くすることにより、電流コプラスの改善効果（防止効果）を、より高めることができる。
一方、上記実施の形態１の場合は、キャップ層ＣＰ１（ＣＰ）全体がｐ型半導体層となっているため、キャップ層ＣＰ２がイントリンシックの窒化物半導体層ＣＰ２ａとｐ型の窒化物半導体層ＣＰ２ｂとの積層体で形成された本実施の形態２の場合に比べて、ノーマリオフの設計がし易いという利点を有する。
また、本実施の形態２とは異なり、ステップＳ５ａで形成する窒化物半導体層ＮＳ３がｎ型不純物をドープしたｎ型の窒化物半導体層であった場合、キャップ層ＣＰ２の下層を構成する窒化物半導体層ＣＰ２ａもｎ型の半導体層となってしまう。この場合、ノーマリオフ型のデバイスにはなりにくい（ノーマリオン型になりやすくなる）。また、Ｓｉ（ｎ型不純物）をドープした薄い（例えば３ｎｍ程度の）厚さのｎ型窒化ガリウム層の成長から、Ｍｇ（ｐ型不純物）をドープしたｐ型窒化ガリウム層の成長へ切り替えるのは、成膜上、容易ではない。
それに対して、本実施の形態２では、ステップＳ５ａで形成する窒化物半導体層ＮＳ３が導電型の不純物をドープしていないアンドープの窒化物半導体層であるため、キャップ層ＣＰ２の下層を構成する窒化物半導体層ＣＰ２ａは、イントリンシック状態となっている。このため、ノーマリオフ型デバイスを実現することができる。また、アンドープの薄い窒化ガリウム層の成長から、ｐ型不純物（例えばＭｇ）をドープしたｐ型窒化ガリウム層の成長へ切り替えるのは、成膜上、容易に実現可能である。
また、製造された半導体装置において、バリア層ＢＲ上の窒化物半導体層ＮＳ５の厚みが薄すぎると、電流コラプス発生の懸念があり、厚すぎるとオーミックコンタクト不良という懸念がある。この観点で、製造された半導体装置において、バリア層ＢＲ上の窒化物半導体層ＮＳ５の厚みは、１ｎｍ〜５ｎｍ程度が好ましい。また、窒化物半導体層ＮＳ３の形成厚みを５ｎｍ以上にしておけば、窒化物半導体層ＮＳ５の厚みを１〜５ｎｍの範囲内に制御しやすくなる。
（実施の形態３）
上記実施の形態１，２では、ノーマリオフ型デバイスに適用した場合について説明した。本実施の形態３では、ノーマリオン型デバイス（例えば高周波増幅器用のノーマリオン型デバイス）に適用した場合について説明する。
図３５は、本実施の形態３の半導体装置の要部断面図である。
図３５に示される本実施の形態３の半導体装置が、上記図１に示される上記実施の形態１の半導体装置と相違しているのは、上記窒化物半導体層ＮＳ２が形成されていないことと、上記キャップ層ＣＰ（ＣＰ１）の代わりにキャップ層ＣＰ３が形成されていることと、キャップ層ＣＰ３で覆われていない領域のバリア層ＢＲの表層部ＢＲ１が、高い電子キャリア濃度になっていることである。それ以外については、本実施の形態３の半導体装置は、上記実施の形態１の半導体装置と基本的には同じであるので、ここでは相違点を中心に説明する。
上記実施の形態１では、上記キャップ層ＣＰ（ＣＰ1）は、ｐ型の窒化物半導体（好ましくｐ型の窒化ガリウム）により形成されていた。それに対して、本実施の形態３では、キャップ層ＣＰ３は、イントリンシックの窒化物半導体（好ましくはイントリンシックの窒化ガリウム）により形成されている。
キャップ層ＣＰ３は、窒化物半導体からなるが、好ましくは窒化ガリウム（ＧａＮ）により形成されている。キャップ層ＣＰ３は、アンドープ（ノンドープ）の窒化物半導体により形成されており、好ましくはアンドープ（ノンドープ）の窒化ガリウムにより形成され、イントリンシックの導電性となっている。すなわち、キャップ層ＣＰ３は、実効的なキャリアの濃度が１×１０１５／ｃｍ３以下の状態となっている。
バリア層ＢＲ上にキャップ層ＣＰ３を介してゲート電極ＧＥが形成されており、バリア層ＢＲとゲート電極ＧＥとの間にキャップ層ＣＰ３が介在しているが、このキャップ層ＣＰ３がイントリンシックであるため、本実施の形態３の半導体装置は、ノーマリオン型デバイスである。
また、バリア層ＢＲのうち、キャップ層ＣＰ３で覆われていない領域の表層部ＢＲ１は、それ以外（表層部ＢＲ１以外）のバリア層ＢＲに比べて、電子キャリア濃度が高く（大きく）なっている。これは、バリア層ＢＲのうち、キャップ層ＣＰ３で覆われていない領域の表層部ＢＲ１は、それ以外（表層部ＢＲ１以外）のバリア層ＢＲに比べて、窒素（Ｎ）が抜けて窒素（Ｎ）の空孔が増大している（すなわち単位体積当たりの空孔の数が増大している）ためである。
つまり、表層部ＢＲ１を含むバリア層ＢＲは、導電型の不純物がドープされていないアンドープ（ノンドープ）の窒化物半導体（好ましくは窒化アルミニウムガリウム）からなるが、バリア層ＢＲのうち、キャップ層ＣＰ３で覆われていない領域の表層部ＢＲ１は、窒素（Ｎ）の空孔によりｎ型のキャリア（電子キャリア）が生成され、ｎ型の導電性を示す状態となっている。一方、表層部ＢＲ１以外のバリア層ＢＲは、表層部ＢＲ１に比べて窒素（Ｎ）の空孔が少なく、イントリンシックの状態（すなわち、実効的なキャリアの濃度が１×１０１５／ｃｍ３以下の状態）となっている。
ソース電極ＳＥおよびドレイン電極ＤＥは、キャップ層ＣＰ３で覆われていない領域のバリア層ＢＲの表層部ＢＲ１上に形成されている。このため、ソース電極ＳＥおよびドレイン電極ＤＥは、バリア層ＢＲ上にバリア層ＢＲに接して形成されているが、ソース電極ＳＥおよびドレイン電極ＤＥが接しているのは、バリア層ＢＲのうち、電子キャリア濃度が高められている表層部ＢＲ１である。
これ以外については、本実施の形態３の半導体装置は、上記実施の形態１の半導体装置と基本的には同じである。
次に、本実施の形態３の半導体装置の製造工程について、図３６〜図４１を参照して説明する。図３６は、本実施の形態３の半導体装置の製造工程を示すプロセスフロー図である。図３７〜図４１は、本実施の形態３の半導体装置の製造工程を示す要部断面図であり、上記図３６に相当する領域の断面図が示されている。
本実施の形態３の製造工程は、上記ステップＳ４でバリア層ＢＲを形成して上記図５の構造を得るまでは、上記実施の形態１と同様であるので、ここでは、上記ステップＳ４（バリア層ＢＲ形成工程）以降の工程について説明する。
上記実施の形態１と同様にしてステップＳ１〜Ｓ４を行って上記図５の構造を得た後、本実施の形態３では、図３７に示されるように、バリア層ＢＲ上に、アンドープ（ノンドープ）の窒化物半導体層ＮＳ６を形成する（図３６のステップＳ５ｃ）。
窒化物半導体層ＮＳ６は、好ましくは、窒化ガリウム（ＧａＮ）からなり、導電型の不純物は導入されずに、アンドープ（ノンドープ）とされている。窒化物半導体層ＮＳ６は、エピタキシャル層であり、例えば、ＭＯＣＶＤ法を用いることにより、形成することができる。窒化物半導体層ＮＳ６の厚さは、例えば３ｎｍ程度とすることができる。
次に、図３８に示されるように、窒化物半導体層ＮＳ６上に、金属層としてチタン（Ｔｉ）層ＴＬを形成する（図３６のステップＳ６）。
ステップＳ６において、上記実施の形態１では、窒化物半導体層ＮＳ１上にチタン層ＴＬが形成されたが、本実施の形態３では、窒化物半導体層ＮＳ６上にチタン層ＴＬが形成される。また、上記実施の形態１では、窒化物半導体層ＮＳ１の上面のうち、ゲート形成領域ＧＲにはチタン層ＴＬが形成されておらず、ゲート形成領域ＧＲ以外にはチタン層ＴＬが形成されている状態としていた。それに対して、本実施の形態３では、窒化物半導体層ＮＳ６の上面のうち、ソース電極形成領域ＳＲおよびドレイン電極形成領域ＤＲにチタン層ＴＬが形成され、それ以外の領域にはチタン層ＴＬが形成されていない状態としている。
上記実施の形態１では、キャップ層ＣＰ１を形成する領域以外の窒化物半導体層ＮＳ１を選択的に除去するために、キャップ層ＣＰ１を形成する領域以外の窒化物半導体層ＮＳ１上にチタン層ＴＬを形成していた。
それに対して、本実施の形態３では、バリア層ＢＲに対するオーミック接続を確保したい領域（すなわちソース電極ＳＥを形成する領域とドレイン電極ＤＥを形成する領域）の窒化物半導体層ＮＳ６を選択的に除去するために、オーミック接続を確保したい領域以外の窒化物半導体層ＮＳ６上にチタン層ＴＬを形成する。つまり、ソース電極形成領域ＳＲおよびドレイン電極形成領域ＤＲにチタン層ＴＬが形成され、ソース電極形成領域ＳＲおよびドレイン電極形成領域ＤＲ以外の領域であるキャップ層形成領域ＣＲには、チタン層ＴＬが形成されていない状態としている。ここで、ソース電極形成領域ＳＲは、後でソース電極ＳＥが形成される領域を平面視で内包しており、ドレイン電極形成領域ＤＲは、後でドレイン電極ＤＥが形成される領域を平面視で内包している。また、キャップ層形成領域ＣＲは、後でキャップ層ＣＰ３が形成される領域に対応しており、キャップ層形成領域ＣＲは、後でゲート電極ＧＥが形成される領域を平面視で内包している。このため、後でソース電極ＳＥが形成される領域と、後でドレイン電極ＤＥが形成される領域とには、チタン層ＴＬが形成され、後でゲート電極ＧＥが形成される領域には、チタン層ＴＬは形成されない。
それ以外は、ステップＳ６（チタン層ＴＬ形成工程）については、本実施の形態３も、上記実施の形態１と基本的には同じである。
このため、上記実施の形態１と同様に、本実施の形態３においても、窒化物半導体層ＮＳ６の上面のうち、ソース電極形成領域ＳＲおよびドレイン電極形成領域ＤＲにチタン層ＴＬが形成され、キャップ層形成領域ＣＲにはチタン層ＴＬが形成されていない状態を実現する手法としては、例えば、上記図８および図９を参照して説明した手法などを適用することができる。あるいは、上記図１０および図１１を参照して説明した手法を適用することもできる。また、上記実施の形態１と同様に、本実施の形態３においても、チタン層ＴＬの単体膜の代わりに、チタン層ＴＬを最下層に有する積層金属膜を形成することもできる。
次に、熱処理を行うことで、チタン層ＴＬと窒化物半導体層ＮＳ６とを反応させる（図３６のステップＳ７）。このステップＳ７の熱処理（合金化のための熱処理、合金化処理）により、チタン層ＴＬが窒化物半導体層ＮＳ６と反応（合金化）して、図３９に示されるように、チタン層ＴＬと窒化物半導体層ＮＳ６との反応層（合金化層）である窒化チタン（ＴｉＮ）層ＴＮＬが形成される。窒化チタン層ＴＮＬは、窒化金属層とみなすこともできる。また、窒化チタン層ＴＮＬは、チタン（Ｔｉ）および窒素（Ｎ）を構成元素として含有するが、チタン（Ｔｉ）および窒素（Ｎ）に加えて、窒化物半導体層ＮＳ６が含んでいたガリウム（Ｇａ）を更に含有する場合もあり得る。ステップＳ７の熱処理条件は、例えば、７００〜９００℃の温度で３０秒〜２０分程度の熱処理とすることができる。熱処理の雰囲気は、例えば不活性ガス雰囲気または窒素ガス雰囲気とすることができる。
ステップＳ７について、本実施の形態３と上記実施の形態１との相違点は、上記実施の形態１ではチタン層ＴＬが窒化物半導体層ＮＳ１と反応（合金化）して窒化チタン層ＴＮＬが形成されたのに対して、本実施の形態３では、チタン層ＴＬが窒化物半導体層ＮＳ６と反応（合金化）して窒化チタン層ＴＮＬが形成されることである。
また、上記実施の形態１では、ステップＳ７の熱処理後に、窒化チタン層ＴＮＬの下に、窒化物半導体層ＮＳ２が層状に残存するようにしていた。それに対して、本実施の形態２では、ステップＳ７の熱処理後に、窒化チタン層ＴＮＬの下に、窒化物半導体層ＮＳ６の未反応層は残存しないようにすることが好ましい。すなわち、チタン層ＴＬを形成した領域では、ステップＳ７の熱処理で窒化物半導体層ＮＳ６の全厚みが、チタン層ＴＬと反応（合金化）するようにするように、ステップＳ５ｃでの窒化物半導体層ＮＳ６の形成厚み、ステップＳ６でのチタン層ＴＬの形成厚み、およびステップＳ７での熱処理条件などを調整することが好ましい。
このため、ステップＳ７の熱処理後に、窒化チタン層ＴＮＬの下に、窒化物半導体層ＮＳ６の未反応層は残存しないが、窒化チタン層ＴＮＬの直下において、バリア層ＢＲの表層部ＢＲ１では、窒化チタン層ＴＮＬが生成されるために窒素（Ｎ）が吸い上げられて、窒素（Ｎ）の空孔が増大した状態となる。つまり、ステップＳ７の熱処理前のバリア層ＢＲに比べて、ステップＳ７の熱処理後のバリア層ＢＲは、窒化チタン層ＴＮＬの直下に位置する部分の表層部ＢＲ１だけが、窒素（Ｎ）が抜けて窒素（Ｎ）の空孔が増大した状態になっている。従って、ステップＳ７の熱処理後のバリア層ＢＲは、窒化チタン層ＴＮＬの直下に位置する部分の表層部ＢＲ１が、それ以外（表層部ＢＲ１以外）のバリア層ＢＲに比べて、窒素（Ｎ）の空孔（単位体積当たりの空孔の数）が増大した状態となっている。
ステップＳ４でバリア層ＢＲをアンドープの窒化物半導体（好ましくはアンドープの窒化アルミニウムガリウム）により形成した場合は、ステップＳ７の熱処理後も、表層部ＢＲ１を含むバリア層ＢＲ全体が、アンドープの窒化物半導体（好ましくはアンドープの窒化アルミニウムガリウム）により形成されている。このため、ステップＳ７の熱処理前のバリア層ＢＲは、全体が、イントリンシックの導電性を有している。しかしながら、ステップＳ７の熱処理後のバリア層ＢＲは、窒素（Ｎ）の空孔によるｎ型のキャリア（電子キャリア）の発生に起因して、窒化チタン層ＴＮＬの直下に位置する部分のバリア層ＢＲの表層部ＢＲ１はｎ型の導電性を有したものとなる。一方、表層部ＢＲ１以外のバリア層ＢＲは、ステップＳ７の熱処理後も、イントリンシックの状態のままとなる。
また、ステップＳ７の熱処理を行う際に、キャップ層形成領域ＣＲにはチタン層ＴＬが形成されていなかったため、キャップ層形成領域ＣＲ領域には、窒化チタン層ＴＮＬは形成されず、窒化物半導体層ＮＳ６がそのまま残存してキャップ層ＣＰ３となる。すなわち、窒化物半導体層ＮＳ６のうち、ソース電極形成領域ＳＲおよびドレイン電極形成領域ＤＲにおける窒化物半導体層ＮＳ６は、チタン層ＴＬと反応するが、キャップ層形成領域ＣＲにおける窒化物半導体層ＮＳ６は、チタン層ＴＬとは反応せずにそのまま残存し、キャップ層ＣＰ３となる。このため、キャップ層ＣＰ３は、窒化物半導体層ＮＳ６により形成されている。
キャップ層形成領域ＣＲの窒化物半導体層ＮＳ６上にはチタン層ＴＬは形成してしなかったため、キャップ層形成領域ＣＲにおける窒化物半導体層ＮＳ６と、キャップ層形成領域ＣＲにおけるバリア層ＢＲとについては、窒素（Ｎ）の空孔は、ステップＳ７の熱処理の前後で大きくは変化しない。このため、ステップＳ７の熱処理前における窒化物半導体層ＮＳ６がイントリンシックの状態であることを反映して、ステップＳ７の熱処理後におけるキャップ層ＣＰ３はイントリンシックの状態である。ステップＳ７の熱処理前の窒化物半導体層ＮＳ６がアンドープでイントリンシックの窒化ガリウム層の場合は、ステップＳ７の熱処理後のキャップ層ＣＰ３も、アンドープでイントリンシックの状態の窒化ガリウムからなる。キャップ層ＣＰ３の厚みは、ステップＳ７の熱処理前の窒化物半導体層ＮＳ６の厚みとほぼ同じである。また、ステップＳ７の熱処理前におけるバリア層ＢＲがアンドープでイントリンシックの状態であることを反映して、キャップ層ＣＰ３の直下のバリア層ＢＲもアンドープでイントリンシックの状態である。
ここで、窒化チタン層ＴＮＬの直下に位置する部分のバリア層ＢＲの表層部ＢＲ１と、キャップ層ＣＰ３で覆われていない領域のバリア層ＢＲの表層部ＢＲ１とは、一致している。これは、窒化チタン層ＴＮＬが形成されない領域にキャップ層ＣＰが形成されるため、バリア層ＢＲにおいて、窒化チタン層ＴＮＬの直下に位置する領域と、キャップ層ＣＰ３で覆われていない領域とが、実質的に同じ領域を指すことになるためである。
従って、キャップ層ＣＰ３で覆われていない領域のバリア層ＢＲの表層部ＢＲ１は、それ以外（表層部ＢＲ１以外）のバリア層ＢＲよりも、窒素（Ｎ）の空孔が多く（単位体積当たりの空孔数が多く）、それによって、電子キャリアの濃度が高くなっている。すなわち、バリア層ＢＲにおいて、キャップ層ＣＰ３で覆われていない領域のバリア層ＢＲの表層部ＢＲ１は、表層部ＢＲ１よりも深い領域や、キャップ層ＣＰ３で覆われている領域に比べて、窒素（Ｎ）の空孔が多く（単位体積当たりの空孔数が多く）、それによって、電子キャリアの濃度が高くなっている。
一例をあげれば、１８ｎｍの厚みでＡｌ組成が０．２のＡｌＧａＮ層（バリア層ＢＲ）上に３ｎｍの厚みのイントリンシックのＧａＮ層（窒化物半導体層ＮＳ６）を形成し、そのＧａＮ層上にチタン層ＴＬとして、４０ｎｍの厚みのチタン層とその上の８０ｎｍの厚みのアルミニウム層との積層膜を形成し、熱処理温度を７７０℃、熱処理時間を６０秒とし熱処理を行った。これにより、５ｎｍの厚みの窒化チタン層（窒化チタン層ＴＮＬ）が形成された。
また、上記実施の形態１と同様に、本実施の形態３においても、チタン（Ｔｉ）層ＴＬの代わりにタンタル（Ｔａ）層を用いることもでき、その場合、窒化チタン層ＴＮＬの代わりに窒化タンタル層が形成される。但し、タンタル（Ｔａ）よりもチタン（Ｔｉ）の方が反応性が高いため、タンタル層よりもチタン層ＴＬがより好ましい。
次に、図４０に示されるように、窒化チタン層ＴＮＬをウェットエッチングにより除去する（図３６のステップＳ８）。エッチング液としては、フッ酸（ＨＦ）を好適に用いることができるが、フッ酸以外にも、例えば王水などを用いることも可能である。
ステップＳ８は、窒化物半導体層ＮＳ６（キャップ層ＣＰ３）およびバリア層ＢＲのエッチング速度よりも、窒化チタン層ＴＮＬのエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。換言すれば、ステップＳ８では、窒化チタン層ＴＮＬのエッチング速度よりも、窒化物半導体層ＮＳ６（キャップ層ＣＰ３）およびバリア層ＢＲのエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。つまり、ステップＳ８では、窒化チタン層ＴＮＬよりも窒化物半導体層ＮＳ６（キャップ層ＣＰ３）およびバリア層ＢＲがエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、ステップＳ８において、窒化物半導体層ＮＳ６（キャップ層ＣＰ３）およびバリア層ＢＲのエッチングを抑制しながら、窒化チタン層ＴＮＬを選択的に除去することができる。
窒化ガリウム（ＧａＮ）は、フッ酸や王水でも、ほとんどエッチングされないが、チタン層ＴＬと反応して窒化チタン層ＴＮＬになると、フッ酸や王水でエッチングされるようになる。これを利用して、窒化ガリウム層のエッチングを抑制しながら、窒化チタン層ＴＮＬを選択的に除去することができる。
また、ステップＳ８で窒化チタン層ＴＮＬが除去されるが、ステップＳ７の熱処理において窒化チタン層ＴＮＬ上に未反応のチタン層ＴＬが残存した場合は、その未反応のチタン層ＴＬも、ステップＳ８で除去され得る。また、チタン層ＴＬの単体膜の代わりに、チタン層ＴＬを含む積層膜（チタン層ＴＬを最下層とする積層金属膜）を用いた場合は、窒化チタン層ＴＮＬ上に残存していた金属層もステップＳ８で除去される。
ステップＳ８のウェットエッチングの後、バリア層ＢＲ上には、キャップ層ＣＰ３が残存した状態になる。すなわち、ステップＳ６，Ｓ７でチタン層ＴＬを形成していた領域（すなわちソース電極形成領域ＳＲおよびドレイン電極形成領域ＤＲ）では、バリア層ＢＲ上にキャップ層ＣＰ３は形成されておらず、バリア層ＢＲの表面が露出されるが、そのバリア層ＢＲの表層部ＢＲ１は、窒素（Ｎ）の空孔が増大して電子キャリアの濃度が高められた状態になっている。一方、ステップＳ６，Ｓ７でチタン層ＴＬを形成していなかった領域（すなわちキャップ層形成領域ＣＲ）では、バリア層ＢＲ上に窒化物半導体層ＮＳ６（キャップ層ＣＰ３）が形成された状態、すなわち、バリア層ＢＲの表面（上面）が窒化物半導体層ＮＳ６（キャップ層ＣＰ３）で覆われた状態になる。
また、ステップＳ８のウェットエッチングにより、キャップ層ＣＰ３で覆われていない領域のバリア層ＢＲが若干エッチング（オーバーエッチング）される場合もある。この場合も、窒素（Ｎ）の空孔が増大して電子キャリアの濃度が高くなった表層部ＢＲ１全体がオーバーエッチングで除去されてしまうのを避け、その表層部ＢＲ１が層状に残存するようにすることが好ましい。これにより、バリア層ＢＲのうち、後で形成するソース電極ＳＥおよびドレイン電極ＤＥが接する領域（表層部）は、窒素（Ｎ）の空孔が増大して電子キャリアの濃度が高くなった領域とすることができる。つまり、窒素（Ｎ）が抜けて窒素（Ｎ）の空孔が増大して電子キャリアの濃度が高くなった表層部ＢＲ１がステップＳ８のウェットエッチング後も層状に残存するようにし、後で形成するソース電極ＳＥおよびドレイン電極ＤＥが電子キャリアの濃度が高くなっているこの表層部ＢＲ１に接するようにすることが望ましい。
一例をあげれば、１８ｎｍの厚みのＡｌＧａＮ層（バリア層ＢＲ）上に３ｎｍの厚みのイントリンシックのＧａＮ層（窒化物半導体層ＮＳ６）を形成し、チタン層ＴＬとして、チタン層とその上のアルミニウム層との積層膜を形成し、熱処理で５ｎｍの厚みの窒化チタン層（窒化チタン層ＴＮＬ）を形成した後、ウェットエッチングとしてフッ酸（ＨＦ）に２０分程度浸す。これにより、ＧａＮ層（窒化物半導体層ＮＳ６）の表面から約７ｎｍの深さまでエッチングされ、この場合は、ＡｌＧａＮ層（バリア層ＢＲ）は、４ｎｍ程度エッチング（オーバーエッチング）されたことになる。
次に、図４１に示されるように、ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥを形成する（図３６のステップＳ９）。
ソース電極ＳＥおよびドレイン電極ＤＥは、キャップ層ＣＰ３で覆われていない領域のバリア層ＢＲ上に形成される。すなわち、ソース電極ＳＥは、上記ソース電極形成領域ＳＲにおけるバリア層ＢＲ上に形成され、ドレイン電極ＤＥは、上記ドレイン電極形成領域ＤＲにおけるバリア層ＢＲ上に形成される。このため、ソース電極ＳＥおよびドレイン電極ＤＥは、バリア層ＢＲの上記表層部ＢＲ１上に、その表層部ＢＲ１に接して形成されることになる。ゲート電極ＧＥは、バリア層ＢＲ上のキャップ層ＣＰ３上に形成される。このため、ゲート電極ＧＥは、バリア層ＢＲ上に、キャップ層ＣＰ３を介して形成された状態となる。
ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥの形成法は、本実施の形態３も、上記実施の形態１と同様とすることができるので、ここではその説明は省略する。
このようにして、本実施の形態２の半導体装置が製造される。また、ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥを形成した後、保護膜として窒化シリコン膜で覆ったり、あるいは、配線電極を形成したりしてもよい。
本実施の形態３においては、バリア層ＢＲ上にキャップ層ＣＰ３を形成しているため、キャップ層ＣＰ３で覆われている部分のバリア層ＢＲが露出されるのを防止することができる。このため、キャップ層ＣＰ３で覆われている部分のバリア層ＢＲが酸化することを防止することができる。これにより、バリア層ＢＲの表面が酸化することに起因した起因した電流コプラスを抑制することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。
また、キャップ層ＣＰ３が、イントリンシック状態であるため、ノーマリオン型デバイスを実現することができる。
また、本実施の形態３とは異なり、ソース電極ＳＥとバリア層ＢＲとの間、およびドレイン電極ＤＥとバリア層ＢＲとの間に、イントリンシックの窒化物半導体層ＮＳ６が介在していた場合、ソース電極ＳＥの良好なオーミックコンタクト、およびドレイン電極ＤＥの良好なオーミックコンタクトを確保しづらくなる。このため、ソース電極形成領域ＳＲおよびドレイン電極形成領域ＤＲでは、イントリンシックの窒化物半導体層ＮＳ６を除去する必要がある。しかしながら、ソース電極形成領域ＳＲおよびドレイン電極形成領域ＤＲの窒化物半導体層ＮＳ６を除去するために、本実施の形態３とは異なりドライエッチングを用いた場合は、エッチング後の露出表面（バリア層ＢＲの露出表面）にエッチングダメージが入るため、ソース電極ＳＥやドレイン電極ＤＥとバリア層ＢＲとの間で、低いオーミックコンタクト抵抗を得にくくなってしまう。また、ドライエッチングでは、エッチング深さの制御も難しい。
それに対して、本実施の形態３では、ステップ６で窒化物半導体層ＮＳ６上にチタン層ＴＬを形成し、ステップＳ７で熱処理を行ってチタン層ＴＬと窒化物半導体層ＮＳ６とを反応させ、生成された反応層（窒化チタン層ＴＮＬ）をステップＳ８のウェットエッチングで除去することにより、その反応層（窒化チタン層ＴＮＬ）を選択的に除去することができる。このため、ドライエッチングを用いた場合の不具合を解消できる。これにより、エッチング後のバリア層ＢＲの露出表面にエッチングダメージが入るのを抑制または防止できるため、ソース電極ＳＥとバリア層ＢＲとの間と、ソース電極ＳＥとバリア層ＢＲとの間とで、良好なオーミックコンタクトを確保し、低いオーミックコンタクト抵抗（接触抵抗）を実現することができる。また、エッチング深さの制御もしやすくなる。従って、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。
更に、本実施の形態３では、ソース電極形成領域ＳＲおよびドレイン電極形成領域ＤＲにおいて、バリア層ＢＲの表層部ＢＲ１を、窒素（Ｎ）抜けにより窒素（Ｎ）の空孔を増大させることで電子キャリア濃度を高めてｎ型の状態としている。そして、この電子キャリア濃度が高められてｎ型となった表層部ＢＲ１上にソース電極ＳＥおよびドレイン電極ＤＥを形成している。このため、ソース電極ＳＥとドレイン電極ＤＥとが接触する部分のバリア層ＢＲは、ｎ型の状態となっている。これにより、ソース電極ＳＥとバリア層ＢＲの表層部ＢＲ１との間、およびドレイン電極ＤＥとバリア層ＢＲの表層部ＢＲ１との間に、更に良好なオーミックコンタクトを確保し、ソース電極ＳＥとバリア層ＢＲの表層部ＢＲ１との間と、ソース電極ＳＥとバリア層ＢＲの表層部ＢＲ１との間とで、更に低いオーミックコンタクト抵抗（接触抵抗）を実現することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。
なお、上記実施の形態１，２，３において、上記窒化物半導体層ＮＳ１，ＮＳ２，ＮＳ３，ＮＳ４，ＮＳ５，ＮＳ６を構成する材料としては、窒化ガリウム（ＧａＮ）が好ましいが、それ以外にも、窒化アルミニウムガリウム（ＡｌＧａＮ、アルミニウムガリウムナイトライド）を用いることもできる。但し、窒化ガリウム（ＧａＮ）の方がより好ましい。窒化物半導体層ＮＳ１，ＮＳ２，ＮＳ３，ＮＳ４，ＮＳ５，ＮＳ６を窒化ガリウム（ＧａＮ）により形成した場合、窒化物半導体層ＮＳ１（または窒化物半導体層ＮＳ３あるいは窒化物半導体層ＮＳ６）の形成後は、窒化アルミニウムガリウム（ＡｌＧａＮ）の露出部が生じなくなり、窒化アルミニウムガリウム（ＡｌＧａＮ）の酸化を防げるため、電流コプラスをより的確に防止できるようになる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
［付記１］
電界効果トランジスタを有する半導体装置であって、
基板と、
前記基板上に形成されかつ窒化物半導体からなるチャネル層と、
前記チャネル層上に形成され、かつ、前記チャネル層よりもバンドギャップが大きい第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された、イントリンシック状態のキャップ層と、
前記キャップ層上に形成されたゲート電極と、
前記第１窒化物半導体層上であって、前記キャップ層が形成されていない領域に形成された、ソース電極およびドレイン電極と、
を有し、
前記キャップ層で覆われていない領域の前記第１窒化物半導体層の表層部が、前記表層部以外の領域の前記第１窒化物半導体層よりも、電子キャリアの濃度が高い、半導体装置。
［付記２］
付記１に記載の半導体装置であって、
前記第１窒化物半導体層は、窒化アルミニウムガリウム層である、半導体装置。
［付記３］
付記１に記載の半導体装置であって、
前記表層部がｎ型で、前記表層部以外の領域の前記第１窒化物半導体層がイントリンシック状態である、半導体装置。
［付記４］
付記３に記載の半導体装置であって、
前記キャップ層は窒化ガリウムからなる、半導体装置。
ＢＲ，ＢＲ１０１ バリア層
ＢＵＦ，ＢＵＦ１０１ バッファ層
ＣＨ，ＣＨ１０１ チャネル層
ＣＰ，ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ１０１ キャップ層
ＣＲ キャップ層形成領域
ＤＥ，ＤＥ１０１ ドレイン電極
ＤＥＧ ２次元電子ガス
ＤＲ ドレイン電極形成領域
ＧＥ，ＧＥ１０１ ゲート電極
ＧＲ，ＧＲ１０１ ゲート形成領域
ＭＥ１，ＭＥ２，ＭＬ 金属層
ＮＳ，ＮＳ１，ＮＳ２，ＮＳ３，ＮＳ４，ＮＳ５，ＮＳ６，ＮＳ１０１ 窒化物半導体層
ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４，ＰＲ１０１ フォトレジストパターン
ＳＥ，ＳＥ１０１ ソース電極
ＳＲ ソース電極形成領域
ＳＵＢ，ＳＵＢ１０１ 基板
ＴＬ チタン層
ＴＮＬ 窒化チタン層

Claims (13)

  1. 電界効果トランジスタを有する半導体装置の製造方法であって、
    （ａ）基板と、前記基板上に形成されかつ窒化物半導体からなるチャネル層と、前記チャネル層上に形成された第１窒化物半導体層と、前記第１窒化物半導体層上に形成された第２窒化物半導体層と、を有する構造体を用意する工程、
    （ｂ）前記（ａ）工程後、第１領域を除く前記第２窒化物半導体層上に、チタンまたはタンタルからなる第１金属層を形成する工程、
    （ｃ）前記（ｂ）工程後、前記第１金属層と前記第２窒化物半導体層とを熱処理により反応させて、前記第１金属層と前記第２窒化物半導体層との反応層を形成する工程、
    （ｄ）前記（ｃ）工程後、前記反応層をウェットエッチングにより除去し、前記第１領域の前記第２窒化物半導体層を残す工程、
    （ｅ）前記（ｄ）工程後、前記第１領域に残されている前記第２窒化物半導体層上にゲート電極を形成する工程、
    を有する、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法であって、
    前記第１窒化物半導体層は、窒化アルミニウムガリウム層である、半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法であって、
    前記第２窒化物半導体層は、窒化ガリウム層である、半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法であって、
    前記（ｂ）工程で前記第１金属層が形成された領域において、前記（ｄ）工程では、前記第１窒化物半導体層上に、前記第２窒化物半導体層の下層部が残存する、半導体装置の製造方法。
  5. 請求項４に記載の半導体装置の製造方法であって、
    （ｆ）前記（ｄ）工程後、前記下層部上にソース電極およびドレイン電極を形成する工程、
    を更に有する、半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法であって、
    前記（ｂ）工程では、前記第１領域を除く前記第２窒化物半導体層上に、前記第１金属層を最下層に有する積層金属膜を形成する、半導体装置の製造方法。
  7. 請求項３に記載の半導体装置の製造方法であって、
    前記（ａ）工程で用意された前記構造体における前記第２窒化物半導体層は、ｐ型の窒化ガリウム層である、半導体装置の製造方法。
  8. 請求項３に記載の半導体装置の製造方法であって、
    前記（ａ）工程で用意された前記構造体における前記第２窒化物半導体層は、イントリンシック状態の第１窒化ガリウム層と、前記第１窒化ガリウム層上に形成されかつｐ型の第２窒化ガリウム層との積層膜である、半導体装置の製造方法。
  9. 請求項３に記載の半導体装置の製造方法であって、
    前記（ａ）工程で用意された前記構造体における前記第２窒化物半導体層は、イントリンシック状態の第１窒化ガリウム層である、半導体装置の製造方法。
  10. 電界効果トランジスタを有する半導体装置であって、
    基板と、
    前記基板上に形成されかつ窒化物半導体からなるチャネル層と、
    前記チャネル層上に形成され、かつ、前記チャネル層よりもバンドギャップが大きい第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成されたキャップ層と、
    前記キャップ層上に形成されたゲート電極と、
    前記第１窒化物半導体層上に、前記キャップ層とは異なる領域に形成された、第２窒化物半導体層と、
    前記第２窒化物半導体層上に形成されたソース電極およびドレイン電極と、
    を有し、
    前記キャップ層が、第１層と前記第１層上の第２層との積層構造を有し、
    前記第１層はイントリンシック状態であり、
    前記第２層はｐ型の半導体層であり、
    前記第２窒化物半導体層が、前記第１層と同種の材料からなり、かつ、ｎ型状態である、半導体装置。
  11. 請求項１０に記載の半導体装置であって、
    前記第１層が窒化ガリウムからなり、
    前記第２窒化物半導体層が窒化ガリウムからなる、半導体装置。
  12. 請求項１１に記載の半導体装置であって、
    前記第２層が窒化ガリウムからなる、半導体装置。
  13. 請求項１２に記載の半導体装置であって、
    前記第１窒化物半導体層は、窒化アルミニウムガリウム層である、半導体装置。
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