JP5981890B2 - ホール素子駆動回路 - Google Patents
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例えば、特許文献1には、温度変化によるホール素子の駆動電流の変化を補償するようにしたホール素子駆動回路が提案されている。
例えば、特許文献2には、定電流印加時のホール素子の磁気感度の温度特性を補正するために、バンドキャップ回路の温度特性を利用して1次の温度特性をもった参照電流を生成し、ホール素子の磁気感度の温度補償をおこなう駆動回路が提案されている。
また、製造ばらつきは出荷テスト時にトリミングを用いて抑えることもできるが、トリミングによる補正は調整精度に限界があるため、ホール素子に供給する電流量の決定に際しては、電圧ルームにおいて製造ばらつきを考慮した電圧余裕が必要となる。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、広い温度範囲において、ホール素子に十分な電流量を供給でき、SN比が高いホール素子駆動回路を提供することにある。
また、請求項5に記載の発明は、請求項1乃至4のいずれかに記載の発明において、前記基準電流発生回路(41,42)が、第1の増幅器(5)と、該第1の増幅器(5)に接続された参照用PMOS(7)と、該参照用PMOS(7)に接続された参照用電流源(8)とを備え、さらに、前記ホール素子電流源(3)と前記参照用電流源(8)とに接続された参照用NMOS(2)を備えていることを特徴とする。(図6,図9;実施例1及び2)
また、製造プロセスにおけるばらつきを考慮する必要もなく、電圧ルームにおいて製造ばらつきを考慮した電圧余裕が必要もなく、与えられた電圧ルームにおいてホール素子に充分な電流量を供給でき、SN比を向上させることができる。加えて、トリミングのための回路やテストコストが発生しないため、コストアップを抑えることができる。
図2は、本発明のホール素子駆動回路の前提となる回路構成図で、図中符号1は基準電流生成回路、2は参照用NMOS、3はホール素子電流源、4はホール素子、30はホール素子駆動回路を示している。
このような構造を備えた図2に示したホール素子駆動回路では、以下のような動作が行われる。
ホール素子4は、第1端子乃至第4端子を有する抵抗ブリッジ回路として表すことができる。この抵抗ブリッジ回路の対角の2端子間(第1端子と第2端子)にホール素子電流源3により駆動電流(IH1)を流した状態で周辺の磁場に変動が生ずると、別の対角の2端子間(第3端子と第4端子;VHP1とVHN1)に磁場の変動に応じたホール電圧を生ずる。これにより、磁場の変動を検出することができる。
ホール素子のSN比は、ホール素子に供給する電流量(図2のIH1)で決定され、ホール素子4に供給する電流量は、ホール駆動電圧と電流源の正常動作電圧との電位差(以下、電圧ルームという)で制限される。
VL1=VR1−RHA×IH1 ・・・(1)
図3は、ホール素子の抵抗の温度特性を示す図で、シリコンホール素子の2端子間の抵抗値RHAの温度特性を示しており、この抵抗値RHAは、温度に対して2次の特性を有している。
図5は、ホール素子の下部電圧の温度特性を示す図で、定電流IH1を温度に対して一定としたときの下部電圧VL1の温度特性を示している。
このように、動作温度範囲において、ホール電流源3が正常動作可能な範囲の電圧(例えば、VL1≧0.4V)とするためには、定電流IH1の電流値の大きさは、高温時の下部電圧VL1に合わせて制限されることとなる。それによって、ホール素子のSN比が制限されるという問題がある。
本実施例1のホール素子駆動回路31は、周囲の磁場変動に応じて磁場検出を行う第1のホール素子4と、この第1のホール素子4に供給する駆動電流IH2のための基準電流IR21,IR22を生成する第2のホール素子6を備えた基準電流発生回路41と、この基準電流発生回路41で生成された基準電流IR21,IR22に基づいて、第1のホール素子4の駆動電流IH2を決定するホール素子電流源3とを備えている。
また、基準電流発生回路41は、ホール素子電流源3に印加される電圧が温度に対して一定となるような基準電流IR21,IR22を生成するように構成されている。また、第2のホール素子6の抵抗値は、第1のホール素子4の抵抗値と同一の温度特性を有している。
また、基準電流発生回路41は、所定の基準電圧Vsと第2のホール素子6の抵抗値とにより基準電流IR21,IR22を生成し、第1のホール素子4及びホール素子電流源3の電源電圧VR2と基準電圧Vsとが同一の基準電圧源によりそれぞれ生成されるように構成されている。また、第2のホール素子6は、2個以上直列に接続されたホール素子6a,6bから構成されている。
つまり、本実施例1のホール駆動素子回路31は、基準電流発生回路41と参照用NMOS2とホール素子電流源3と第1のホール素子4を備えている。ホール素子駆動回路31では、基準電流発生回路41で生成された参照電流IR22に基づいた電流IH2が、参照用NMOS2とホール素子電流源3によって、ホール素子4に流れる。それにより、第1のホール素子4は、周囲の磁場変動に応じて出力する(VHP2,VHN2)。
第1の増幅器5の正入力端子IN2は、IN2に入力される電圧を生成する基準電圧生成回路(図示せず)に接続され、負入力端子は、レプリカホール素子6の第1端子が接続され、出力端子は、参照用PMOS7のゲート端子及び参照用電流源8のゲート端子に接続されている。
レプリカホール素子6の第1端子は、第1の増幅器5の負入力端子と、参照用PMOS7のドレイン端子とに接続されて、第2端子は接地端子に接続されている。なお、図中では、レプリカホール素子6を2個直列に接続した形態を示しているが、1個でもよく、複数個でもよく、並列接続、直列接続又はそれらの組み合わせであってもよい。
参照用電流源8のドレイン端子は、参照用NMOS2のドレイン端子とゲート端子に接続され、ゲート端子は、第1の増幅器5の出力端子に接続され、ソース端子は、電源端子(VDD)に接続されている。
参照用NMOS2のドレイン端子は、自身のゲート端子と、参照用電流源8のドレイン端子(基準電流生成回路の出力)と接続され、ソース端子は、接地端子に接続されている。
ホール素子電流源3のドレイン端子は、第1のホール素子4の第2端子に接続され、ゲート端子は、参照用NMOS2のドレイン端子とゲート端子と参照用電流源8のドレイン端子とに接続されている。また、第1のホール素子4の第1端子は、ホール用電源(VR2)に接続され、第2端子は、ホール素子電流源3のドレイン端子に接続されている。
まず、基準電流生成回路41で出力される電流について説明する。
第1の増幅器5の正入力端子IN2に、上述した基準電圧生成回路で生成された所定の電圧Vsが印加される。
IR21=Vs/RDHA ・・・(2)
このとき正入力端子IN2には、温度に対してほぼ一定となる電圧Vsが与えられる。
参照用電流源8では、電流IR21の複製がおこなわれ、参照用PMOS7とのアスペクト比に基づいた電流IR22が流れる。
ここで、参照用電流源8と参照用PMOS7とのアスペクト比をNとすると、参照用電流源8に流れる電流IR22は、次の式(3)で与えられる。
IR22=IR21×N ・・・(3)
ホール素子電流源3では、電流IR22の複製がおこなわれ、参照用NMOS2とのアスペクト比に基づいた電流IH2が流れる。
ここで、ホール素子電流源3と参照用NMOS2とのアスペクト比をMとすると、ホール電流源3に流れる電流IH2は、次の式(4)で与えられる。
IH2=IR22×M ・・・(4)
さらに式(4)の電流IH2は、式(3)を用いて次の式(5)であらわされる。
IH2=Vs/RDHA×N×M ・・・(5)
このとき、第1のホール素子4の下部電圧VL2は、以下の式(6)で与えられる。
VL2=VR2−RHA×IH2 ・・・(6)
さらに式(6)の下部電圧VL2は、式(5)より、次の式(7)であらわされる。
VL2=VR2−RHA×Vs/RDHA×N×M ・・・(7)
本実施例1では、電流削減のため、レプリカホール素子6を第1のホール素子4と同じホール素子を2個縦列接続により構成したため、次の式(8)であらわされる。
RDHA=2×RHA ・・・(8)
このとき、下部電圧VL2は、次の式(9)であらわされる。
VL2=VR2−RHA×Vs/(2×RHA)×N×M
=VR2−Vs/2×N×M ・・・(9)
上記式(9)に示す通り、下部電圧VL2は、RHAの項がキャンセルされるため、第1のホール素子4の抵抗値に寄らない式であらわされる。
Vs=VR2×K ・・・(10)
定数Kは、上述のレプリカホール素子6の構成と同様、電流削減のために小さい値を選択することが可能である。
このとき、下部電圧VL2は、次の式(11)であらわされる。
VL2=VR2−VR2×K/2×N×M
=VR2×(1−K/2×N×M) ・・・(11)
これより、下部電圧VL2は、VR2、K、N、Mで値を決定させることができる。
また、下部電圧VL2は、ホール素子の抵抗値に寄らないため、製造プロセス変動を考慮した電圧余裕をもたせることが不問となる。
したがって、ホール素子電流源3の正常動作範囲の下限に下部電圧VL2を設定することができ、電流IH2の電流量を最大限に増加することが可能である。それによって、SN比が向上する。
図8は、本実施例1におけるホール素子の下部電圧の温度特性を示す図で、Kを0.5、Nを0.5、Mを6、VR2を1.6Vとしたときの、下部電圧VL2の温度特性を示している。下部電圧VL2は、温度に寄らず一定となる。
さらに、製造プロセスにおけるばらつきを考慮する必要もなく、電圧ルームにおいて製造ばらつきを考慮した電圧余裕が必要もなく、与えられた電圧ルームにおいてホール素子に充分な電流量を供給でき、SN比を向上させることができる。加えて、トリミングのための回路やテストコストが発生しないため、コストアップを抑えることができる。
上述した実施例1との違う点は、第2の増幅器17を用いて、電流IR32の複製を駆動電流IH3に対しておこなった点である。
また、基準電流発生回路42は、ホール素子電流源3に印加される電圧が温度に対して一定となるような基準電流IR31,IR32を生成するように構成されている。また、第2のホール素子6の抵抗値は、第1のホール素子4の抵抗値と同一の温度特性を有している。
また、第2のホール素子6は、2個以上直列に接続されたホール素子6a,6bから構成されている。
また、基準電流発生回路42の参照用電流源8のドレイン端子に正入力端子が接続され、第1のホール素子4の第2端子に負入力端子が接続され、参照用NMOS2のゲート端子とホール素子電流源3のゲート端子に出力端子が接続されている第2の増幅器17を備えている。
第1のホール素子4の第1端子は、ホール用電源(VR3)に接続され、第2端子は、ホール素子電流源3のドレイン端子と第2の増幅器17の負入力端子に接続されている。
電流IR32の出力までは、上述した実施例1と同様で、下記式(12)で表される。
IR32=IR31×N
=Vs/RDHA×N ・・・(12)
第2の増幅器17によって、参照用NMOS2とホール電流源3のドレイン端子が同電位となり、また、ゲート端子も同じ電位となることにより、ホール電流源3には参照用NMOS2とのアスペクト比に基づいた電流IH3が流れ、IR32の複製がおこなわれる。
その他の構成及び動作は、上述した実施例1と同様である。
図11は、本実施例2におけるホール素子の下部電圧の温度特性を示す図で、Kを0.5、Nを0.5、Mを7、VR3を1.6Vとしたときの、VL3の温度特性を示している。
第2の増幅器17を使用することにより、図8と比較して供給する電流量をより増加することが可能となることがわかる。
上述した実施例1との違う点は、ホール素子電流源23を第1のホール素子4の上部に配置している点である。つまり、基準電流発生回路43の参照用PMOS7が、第1のホール素子の第1端子に接続されたホール素子電流源23に接続されている点である。
また、基準電流発生回路43は、ホール素子電流源23に印加される電圧が温度に対して一定となるような基準電流IR4を生成するように構成されている。
また、第2のホール素子6の抵抗値は、第1のホール素子4の抵抗値と同一の温度特性を有している。また、第2のホール素子6は、2個以上直列に接続されたホール素子6a,6bから構成されている。
つまり、本実施例3のホール駆動素子回路33は、電流ソースタイプのホール駆動素子回路であり、この電流ソースタイプのホール駆動素子回路について以下に説明する。
基準電流発生回路43は、増幅器5とレプリカホール素子6と参照用PMOS7とを備えている。この基準電流発生回路43では、レプリカホール素子6に対して、第1のホール素子4の駆動電圧に比例した電圧を印加して電圧−電流変換し、第1のホール素子4の供給電流IH4の基準となる電流IR4を生成する。
第1の増幅器5の正入力端子IN4は、IN4に入力される電圧を生成する基準電圧生成回路(図示せず)に接続され、負入力端子は、レプリカホール素子6の第1端子が接続され、出力端子は、参照用PMOS7のゲート端子に接続されている。
参照用PMOS7のドレイン端子は、第1の増幅器5の負入力端子と、レプリカホール素子6の第1端子に接続され、ゲート端子は、第1の増幅器5の出力端子に接続され、ソース端子は、電源端子(VDD)に接続されている。
ホール素子電流源23のドレイン端子は、第1のホール素子4の第2端子に接続され、ゲート端子は、参照用PMOS7のゲート端子と第1の増幅器5の出力端子に接続されている。
ホール素子4の第1端子は、ホール素子電流源23のドレイン端子に接続され、第2端子は、接地端子に接続されている。
まず、基準電流生成回路43で生成される電流について以下に説明する。
上述した実施例1及び2と同様に、基準電流生成回路43で生成される電流IR4は、下記式(13)で表される。
IR4=Vs/RDHA ・・・(13)
このとき正入力端子IN4には、温度に対してほぼ一定となる電圧Vsが与えられる。
ホール素子電流源23では、電流IR4の複製がおこなわれ、参照用PMOSとのアスペクト比に基づいた電流IH4が流れる。
ホール素子電流源23と参照用PMOS7とのアスペクト比をPとすると、ホール電流源23に流れる電流IH4は、次の式で与えられる。
IH4=IR4×P ・・・(14)
IH4=Vs/RDHA×P ・・・(15)
ホール素子4において、第2端子に接地電圧を印加し、第1端子にホール素子電流源23が接続され、電流IH4の電流が供給される。このときホールの上部電圧VH4は、以下の式(16)で与えられる。
VH4=IH4×RHA ・・・(16)
VH4=Vs/RHDA×P×RHA ・・・(17)
ここで、レプリカホール素子6の抵抗値RDHAについて考える。
本実施例3では、電流削減のため、レプリカホール素子6を第1のホール素子4と同じホール素子を2個縦列接続により構成したため、次の式(18)であらわされる。
RDHA=2×RHA ・・・(18)
VH4=Vs/(2×RHA)×P×RHA
=Vs/2×P ・・・(19)
上記に示す通り、上部電圧VH4の式(19)は、RHAの項がキャンセルされるため、ホール素子の抵抗値に寄らない式であらわされる。
VH4−VR4=Vs/2×P−VR4 ・・・(20)
また、VR4とVsを、同一の基準電圧源から生成される電圧とすることにより、Vsは、VR4と定数Qを用いて次の式(21)であらわすことができる。
Vs=VR4×Q ・・・(21)
このとき、VH4−VR4は、次の式(22)であらわされる。
VH4−VR4=VR4(Q/2×P−1) ・・・(22)
これより、VH4−VR4は、VR4,P,Qで値を決定させることができる。
またVH4−VR4は、ホール素子の抵抗値に寄らないため、製造プロセス変動を考慮した電圧余裕をもたせることが不問となる。
したがって、ホール素子電流源23の正常動作範囲の下限にVH4−VR4を設定することができ、IH4の電流量を最大限に増加することが可能である。それによって、SN比が向上する。
さらに、製造プロセスにおけるばらつきを考慮する必要もなく、電圧ルームにおいて製造ばらつきを考慮した電圧余裕が必要もなく、与えられた電圧ルームにおいてホール素子に充分な電流量を供給でき、SN比を向上させることができる。加えて、トリミングのための回路やテストコストが発生しないため、コストアップを抑えることができる。
また、広い温度範囲において動作可能であり、かつ、周辺回路を含んでモノリシックIC化が容易な電子コンパスの地磁気検出に適したセンサを提供することも可能となる。
2 参照用NMOS
3,23 ホール素子電流源
4 ホール素子(第1のホール素子)
5 第1の増幅器
6 レプリカホール素子(第2のホール素子)
7 参照用PMOS
8 参照用電流源
17 第2の増幅器
30,31,32,33 ホール素子駆動回路
41,42,43 基準電流生成回路
Claims (7)
- 周囲の磁場変動に応じて磁場検出を行う第1のホール素子と、
該第1のホール素子に供給する駆動電流のための基準電流を生成する第2のホール素子を備えた基準電流発生回路と、
該基準電流発生回路で生成された前記基準電流に基づいて、前記第1のホール素子の前記駆動電流を決定するホール素子電流源とを備え、
前記基準電流発生回路が、前記第2のホール素子の抵抗値に基づいて前記基準電流を生成し、かつ前記ホール素子電流源に印加される電圧が温度に対して一定となるような前記基準電流を生成することを特徴とするホール素子駆動回路。 - 前記第2のホール素子の抵抗値が、前記第1のホール素子の抵抗値と同一の温度特性を有していることを特徴とする請求項1に記載のホール素子駆動回路。
- 前記基準電流発生回路が、所定の基準電圧と前記第2のホール素子の抵抗値とにより前記基準電流を生成し、前記第1のホール素子及びホール素子電流源の電源電圧と前記基準電圧とが同一の基準電圧源によりそれぞれ生成されることを特徴とする請求項1又は2に記載のホール素子駆動回路。
- 前記第2のホール素子が、2個以上直列に接続されたホール素子から構成されていることを特徴とする請求項1乃至3のいずれかに記載のホール素子駆動回路。
- 前記基準電流発生回路が、第1の増幅器と、該第1の増幅器に接続された参照用PMOSと、該参照用PMOSに接続された参照用電流源とを備え、
さらに、前記ホール素子電流源と前記参照用電流源とに接続された参照用NMOSを備えていることを特徴とする請求項1乃至4のいずれかに記載のホール素子駆動回路。 - 前記基準電流発生回路の前記参照用電流源のドレイン端子に正入力端子が接続され、前記第1のホール素子の第2端子に負入力端子が接続され、前記参照用NMOSのゲート端子と前記ホール素子電流源のゲート端子に出力端子が接続されている第2の増幅器を備えていることを特徴とする請求項5に記載のホール素子駆動回路。
- 前記基準電流発生回路が、第1の増幅器と、該第1の増幅器に接続された参照用PMOSとを備え、
該参照用PMOSが、前記第1のホール素子に接続されたホール素子電流源に接続されていることを特徴とする請求項1乃至4のいずれかに記載のホール素子駆動回路。
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