JP5981368B2 - Wiring board, mounting structure using the same, and method of manufacturing wiring board - Google Patents
Wiring board, mounting structure using the same, and method of manufacturing wiring board Download PDFInfo
- Publication number
- JP5981368B2 JP5981368B2 JP2013038407A JP2013038407A JP5981368B2 JP 5981368 B2 JP5981368 B2 JP 5981368B2 JP 2013038407 A JP2013038407 A JP 2013038407A JP 2013038407 A JP2013038407 A JP 2013038407A JP 5981368 B2 JP5981368 B2 JP 5981368B2
- Authority
- JP
- Japan
- Prior art keywords
- main surface
- wall
- conductive layer
- layer
- via hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
本発明は、電子機器（たとえば各種オーディオビジュアル機器、家電機器、通信機器、コンピュータ機器およびその周辺機器）に使用される配線基板、これを用いた実装構造体および配線基板の製造方法に関するものである。 The present invention relates to a wiring board used for electronic equipment (for example, various audiovisual equipment, home appliances, communication equipment, computer equipment and peripheral devices thereof), a mounting structure using the wiring board, and a method of manufacturing the wiring board. .
従来、電子機器における実装構造体としては、配線基板に電子部品を実装したものが使用されている。
この配線基板として、例えば特許文献１には、樹脂層（有機絶縁層）と、この樹脂層を介して形成された第１導電層（第１の金属配線層）および第２導電層（第２の金属配線層）と、第１導電層および第２導電層を電気的に接続し、第１導電層に向かって幅が小さくなるテーパー状のビア導体（ビアスタッド）とを備えた構成が記載されている。
ところで、電子部品の実装時や作動時の熱が配線基板に加わると、樹脂層とビア導体との厚み方向における熱膨張率の違いに起因して、樹脂層がビア導体よりも厚み方向に大きく熱膨張して第１導電層および第２導電層を押圧する。この際、ビア導体の幅が第２導電層側から第１導電層側に向かって小さくなっていると、ビア導体と第１導電層との接続部に応力が集中し、この接続部にクラックが生じることがある。その結果、ビア導体と第１導電層との間で断線が生じ、配線基板の電気的信頼性が低下しやすくなる。それ故、配線基板の電気的信頼性を向上させることが求められている。
2. Description of the Related Art Conventionally, as a mounting structure in an electronic device, an electronic component mounted on a wiring board is used.
As this wiring board, for example, Patent Document 1 discloses a resin layer (organic insulating layer), and a first conductive layer (first metal wiring layer) and a second conductive layer (second layer) formed through the resin layer. And a tapered via conductor (via stud) that electrically connects the first conductive layer and the second conductive layer and decreases in width toward the first conductive layer. Has been.
By the way, when heat is applied to the wiring board during mounting or operation of electronic components, the resin layer is larger in the thickness direction than the via conductor due to the difference in thermal expansion coefficient in the thickness direction between the resin layer and the via conductor. It thermally expands and presses the first conductive layer and the second conductive layer. At this time, if the width of the via conductor is reduced from the second conductive layer side toward the first conductive layer side, stress concentrates on the connection portion between the via conductor and the first conductive layer, and cracks are formed in the connection portion. May occur. As a result, a disconnection occurs between the via conductor and the first conductive layer, and the electrical reliability of the wiring board tends to be reduced. Therefore, it is required to improve the electrical reliability of the wiring board.
本発明は、電気的信頼性を向上させる要求に応える配線基板、これを用いた実装構造体および配線基板の製造方法を提供するものである。 The present invention provides a wiring board that meets the demand for improving electrical reliability, a mounting structure using the wiring board, and a method for manufacturing the wiring board.
本発明の一実施形態における配線基板は、一主面側に配されたフィルム層および他主面側に配された、前記フィルム層よりもヤング率が低い接着層を含むとともに厚み方向に貫通するビア孔が形成された樹脂層と、該樹脂層の前記他主面に配された第１導電層と、前記樹脂層の前記一主面に配された第２導電層と、前記ビア孔の内壁に被着しているとともに前記第１導電層および前記第２導電層に接続したビア導体とを備え、前記ビア孔は、前記フィルム層を厚み方向に貫通するとともに前記一主面側から前記他主面側に向かって幅が小さくなる第１貫通部と、前記接着層における前記一主面側の領域を厚み方向に貫通するとともに前記一主面側から前記他主面側に向かって幅が小さくなる第２貫通部と、前記接着層における前記他主面側の領域を厚み方向に貫通するとともに前記一主面側から前記他主面側に向かって幅が小さくなる第３貫通部とを含んでおり、前記ビア孔の貫通方向に対する前記第１貫通部の内壁の傾斜角は、前記ビア孔の貫通方向に対する前記第２貫通部の内壁の傾斜角よりも小さく、かつ前記ビア孔の貫通方向に対する前記第３貫通部の内壁の傾斜角は、前記ビア孔の貫通方向に対する前記第２貫通部の内壁の傾斜角よりも小さい。
本発明の一実施形態における実装構造体は、上記配線基板と、該配線基板に実装されており、前記ビア導体と電気的に接続した電子部品とを備える。
本発明の一実施形態における配線基板の製造方法は、第１導電層上に、該第１導電層と反対側である一主面側にフィルム層および前記第１導電層側である他主面側に配された、前記フィルム層よりもヤング率が低い接着層を含む樹脂層を形成する工程と、第１レーザー加工を用いて、前記フィルム層を厚み方向に貫通するとともに前記一主面側から前記他主面側に向かって幅が小さくなる第１貫通部および前記接着層を厚み方向に貫通するとともに前記一主面側から前記他主面側に向かって幅が小さくなる第２貫通部を含むとともに、前記第１導電層の一部を露出した貫通孔を、該貫通孔の貫通方向に対する前記第１貫通部の内壁の傾斜角が、前記貫通孔の貫通方向に対する前記第２貫通部の内壁の傾斜角よりも小さくなるように、前記樹脂層に形成する工程と、第２レーザー加工を用いて、前記第２貫通部の前記接着層における前記他主面側の領域を、前記一主面側から前記他主面側に向かって幅が小さくなり、かつ前記貫通孔の貫通方向に対する内壁の傾斜角が前記貫通孔の貫通方向に対する前記第２貫通部の内壁の傾斜角よりも小さい第３貫通部としつつ、前記貫通孔をビア孔とする工程と、該ビア孔内にビア導体を形成する工程と、該ビア導体に接続した第２導電層を前記樹脂層の一主面に形成する工程とを備える。
A wiring board according to an embodiment of the present invention includes a film layer disposed on one principal surface side and an adhesive layer having a Young's modulus lower than that of the film layer disposed on the other principal surface side and penetrates in the thickness direction. A resin layer in which a via hole is formed; a first conductive layer disposed on the other main surface of the resin layer; a second conductive layer disposed on the one main surface of the resin layer; A via conductor attached to an inner wall and connected to the first conductive layer and the second conductive layer, and the via hole penetrates the film layer in a thickness direction and the first principal surface side A first through portion that decreases in width toward the other main surface side, and a region passing through the region on the one main surface side in the adhesive layer in the thickness direction and width from the one main surface side toward the other main surface side Of the second main surface side in the adhesive layer Band width toward the other main surface from said one main surface side includes a third penetration portion decreases with penetrating in a thickness direction, an inner wall of the first through part for the penetration direction of the via hole Is smaller than the inclination angle of the inner wall of the second penetration part with respect to the penetration direction of the via hole , and the inclination angle of the inner wall of the third penetration part with respect to the penetration direction of the via hole is It is smaller than the inclination angle of the inner wall of the second penetration part with respect to the penetration direction.
A mounting structure according to an embodiment of the present invention includes the wiring board and an electronic component mounted on the wiring board and electrically connected to the via conductor.
In one embodiment of the present invention, a method for manufacturing a wiring board includes a film layer on a first conductive layer, a main surface side opposite to the first conductive layer, and another main surface on the first conductive layer side. A step of forming a resin layer including an adhesive layer having a Young's modulus lower than that of the film layer disposed on the side, and through the film layer in the thickness direction, using the first laser processing, and on the one principal surface side From the first main surface side to the other main surface side and the second through portion that decreases in width from the first main surface side to the other main surface side And the second through-hole of the through-hole exposing the part of the first conductive layer has an inclination angle of the inner wall of the first through-portion with respect to the through-direction of the through-hole. as it is smaller than the inclination angle of the inner wall, the resin And forming the region on the other main surface side in the adhesive layer of the second penetrating portion from the one main surface side toward the other main surface side using the second laser processing. And the through hole is a via hole while the inclination angle of the inner wall with respect to the penetration direction of the through hole is smaller than the inclination angle of the inner wall of the second penetration portion with respect to the penetration direction of the through hole. A process, a process of forming a via conductor in the via hole, and a process of forming a second conductive layer connected to the via conductor on one main surface of the resin layer.
本発明の一実施形態における配線基板によれば、ビア孔の貫通方向に対する第１貫通部の内壁の傾斜角がビア孔の貫通方向に対する第２貫通部の内壁の傾斜角よりも小さく、かつビア孔の貫通方向に対する第３貫通部の内壁の傾斜角がビア孔の貫通方向に対する第２貫通部の内壁の傾斜角よりも小さいため、第１貫通部の内壁を押圧する力を低減することができるとともに、第３貫通部においてビア導体と第１導電層との接続面積を増加させることができる。したがって、ビア導体と第１導電層との接続部における応力を低減することができるとともに接続強度を高め、ひいては配線基板の電気的信頼性を向上させることができる。
本発明の一実施形態における実装構造体によれば、上記配線基板を備えることによって、配線基板の電気的信頼性を向上することができる。
本発明の一実施形態における配線基板の製造方法によれば、得られる配線基板におけるビア孔の貫通方向に対する第１貫通部の内壁の傾斜角がビア孔の貫通方向に対する第２貫通部の内壁の傾斜角よりも小さく、かつビア孔の貫通方向に対する第３貫通部の内壁の傾斜角がビア孔の貫通方向に対する第２貫通部の内壁の傾斜角よりも小さいため、電気的信頼性が向上した配線基板を提供することができる。
According to the wiring board in one embodiment of the present invention, the inclination angle of the inner wall of the first penetration part with respect to the penetration direction of the via hole is smaller than the inclination angle of the inner wall of the second penetration part with respect to the penetration direction of the via hole. Since the inclination angle of the inner wall of the third penetration part with respect to the penetration direction of the hole is smaller than the inclination angle of the inner wall of the second penetration part with respect to the penetration direction of the via hole, the force pressing the inner wall of the first penetration part can be reduced. In addition, the connection area between the via conductor and the first conductive layer can be increased in the third through portion. Therefore, it is possible to reduce the stress at the connection portion between the via conductor and the first conductive layer, increase the connection strength, and consequently improve the electrical reliability of the wiring board.
According to the mounting structure in one embodiment of the present invention, the electrical reliability of the wiring board can be improved by providing the wiring board.
According to the method for manufacturing a wiring board in one embodiment of the present invention, the inclination angle of the inner wall of the first through part with respect to the through direction of the via hole in the obtained wiring board is equal to the inclination of the inner wall of the second through part with respect to the through direction of the via hole. Electrical reliability is improved because the inclination angle of the inner wall of the third through portion with respect to the through direction of the via hole is smaller than the inclination angle and the inclination angle of the inner wall of the second through portion with respect to the through direction of the via hole. A wiring board can be provided.
以下に、本発明の一実施形態における配線基板を含む実装構造体を、図１を参照しつつ詳細に説明する。 Hereinafter, a mounting structure including a wiring board according to an embodiment of the present invention will be described in detail with reference to FIG.
図１（ａ）に示す実装構造体１は、例えば各種オーディオビジュアル機器、家電機器、通信機器、コンピュータ装置またはその周辺機器等の電子機器に使用されるものである。この実装構造体１は、電子部品２と、該電子部品２に接続されたバンプ３と、該バンプ３を介して電子部品２をフリップチップ実装した配線基板４とを含んで構成されている。この実装構造体１は、マザーボード等の外部回路基板（図示しない）に搭載される。外部回路基板から配線基板４を介して電子部品２に信号および電源が供給されることによって、電子部品２が駆動および制御され、実装構造体１は所望の機能を発揮する。 A mounting structure 1 illustrated in FIG. 1A is used for electronic devices such as various audiovisual devices, home appliances, communication devices, computer devices, and peripheral devices thereof. The mounting structure 1 includes an electronic component 2, a bump 3 connected to the electronic component 2, and a wiring board 4 on which the electronic component 2 is flip-chip mounted via the bump 3. The mounting structure 1 is mounted on an external circuit board (not shown) such as a mother board. By supplying signals and power from the external circuit board to the electronic component 2 via the wiring substrate 4, the electronic component 2 is driven and controlled, and the mounting structure 1 exhibits a desired function.
電子部品２は、例えばＩＣまたはＬＳＩ等の半導体素子を用いることができる。該半導体素子は、例えばシリコン、ゲルマニウム、ガリウム砒素、ガリウム砒素リン、窒化ガリウムまたは炭化珪素等の半導体材料によって形成することができる。電子部品２の厚みは、例えば０．１ｍｍ以上１ｍｍ以下である。電子部品２の各方向への熱膨張率は、例えば２ｐｐｍ／℃以上４ｐｐｍ／℃以下である。電子部品２のヤング率は、例えば１３０ＧＰａ以上１９０ＧＰａ以下である。
なお、電子部品２の熱膨張率は、市販のＴＭＡ装置（Thermo Mechanical Analysis）を用いて測定される。また、電子部品２のヤング率は、市販のＤＭＡ装置(Dynamic Mechanical Analysis)を用いて測定される。以下、各部材の熱膨張率およびヤング率は、電子部品２と同様に測定される。
As the electronic component 2, for example, a semiconductor element such as an IC or an LSI can be used. The semiconductor element can be formed of a semiconductor material such as silicon, germanium, gallium arsenide, gallium arsenide phosphorus, gallium nitride, or silicon carbide. The thickness of the electronic component 2 is, for example, not less than 0.1 mm and not more than 1 mm. The coefficient of thermal expansion in each direction of the electronic component 2 is, for example, not less than 2 ppm / ° C. and not more than 4 ppm / ° C. The Young's modulus of the electronic component 2 is, for example, 130 GPa or more and 190 GPa or less.
The thermal expansion coefficient of the electronic component 2 is measured using a commercially available TMA apparatus (Thermo Mechanical Analysis). The Young's modulus of the electronic component 2 is measured using a commercially available DMA device (Dynamic Mechanical Analysis). Hereinafter, the thermal expansion coefficient and Young's modulus of each member are measured in the same manner as the electronic component 2.
バンプ３は、例えば鉛、錫、銀、金、銅、亜鉛、ビスマス、インジウムまたはアルミニウム等を含む半田等の導電材料によって形成することができる。
配線基板４は、コア基板５とコア基板５の両主面に配された一対の配線層６とを含んでいる。
The bump 3 can be formed of a conductive material such as solder including lead, tin, silver, gold, copper, zinc, bismuth, indium, aluminum, or the like.
The wiring substrate 4 includes a core substrate 5 and a pair of wiring layers 6 disposed on both main surfaces of the core substrate 5.
コア基板５は、配線基板４の剛性を高めるものである。コア基板５は、基体７と、該基体７を厚み方向に貫通する筒状のスルーホール導体８と、スルーホール導体８の内部に配された柱状の絶縁体９とを含んでいる。 The core substrate 5 increases the rigidity of the wiring substrate 4. The core substrate 5 includes a base body 7, a cylindrical through-hole conductor 8 that penetrates the base body 7 in the thickness direction, and a columnar insulator 9 disposed inside the through-hole conductor 8.
基体７は、コア基板５の主要部をなすものである。この基体７は、例えば、エポキシ樹脂等の樹脂と、この樹脂に被覆されたガラスクロス等の基材と、樹脂中に分散したシリカフィラー等のフィラーとを含んでいる。この基体７の厚みは、例えば０．１ｍｍ以上１ｍｍ以下である。基体７の平面方向（ＸＹ平面方向）への熱膨張率は、例えば５ｐｐｍ／℃以上３０ｐｐｍ／℃以下である。基体７の厚み方向（Ｚ方向）への熱膨張率は、例えば１５ｐｐｍ／℃以上５０ｐｐｍ／℃以下である。基体７のヤング率は、例えば５ＧＰａ以上３０ＧＰａ以下である。 The base body 7 is a main part of the core substrate 5. The base body 7 includes, for example, a resin such as an epoxy resin, a base material such as a glass cloth coated with the resin, and a filler such as a silica filler dispersed in the resin. The thickness of the substrate 7 is, for example, not less than 0.1 mm and not more than 1 mm. The coefficient of thermal expansion in the plane direction (XY plane direction) of the substrate 7 is, for example, 5 ppm / ° C. or more and 30 ppm / ° C. or less. The coefficient of thermal expansion in the thickness direction (Z direction) of the substrate 7 is, for example, 15 ppm / ° C. or more and 50 ppm / ° C. or less. The Young's modulus of the substrate 7 is, for example, 5 GPa or more and 30 GPa or less.
スルーホール導体８は、コア基板５の上下の配線層６を電気的に接続するものである。スルーホール導体８は、例えば銅、銀、金、アルミニウム、ニッケルまたはクロム等の導電材料によって形成することができる。なお、スルーホール導体８は、筒状ではなく、柱状であっても構わない。 The through-hole conductor 8 is for electrically connecting the upper and lower wiring layers 6 of the core substrate 5. The through-hole conductor 8 can be formed of a conductive material such as copper, silver, gold, aluminum, nickel, or chromium. Note that the through-hole conductor 8 may have a columnar shape instead of a cylindrical shape.
絶縁体９は、後述するビア導体１２の支持面を形成するものである。この絶縁体９は、例えばエポキシ樹脂等の樹脂材料によって形成することができる。 The insulator 9 forms a support surface of a via conductor 12 described later. The insulator 9 can be formed of a resin material such as an epoxy resin.
一方、コア基板５の上下には、上述した如く、一対の配線層６が形成されている。配線層６は、コア基板５上に積層された複数の樹脂層１０と、コア基板５上、樹脂層１０同士の間および樹脂層１０上に配された複数の導電層１１と、樹脂層１０を厚み方向に貫通して導電層１１の一部を露出したビア孔Ｖと、ビア孔Ｖ内に配されているとともに導電層１１に接続したビア導体１２とを含んでいる。 On the other hand, a pair of wiring layers 6 are formed above and below the core substrate 5 as described above. The wiring layer 6 includes a plurality of resin layers 10 stacked on the core substrate 5, a plurality of conductive layers 11 disposed on the core substrate 5, between the resin layers 10, and on the resin layer 10, and the resin layer 10. And a via conductor 12 disposed in the via hole V and connected to the conductive layer 11.
樹脂層１０は、導電層１１を支持する支持部材として機能するだけでなく、導電層１１同士の短絡を防ぐ絶縁部材として機能するものである。この樹脂層１０は、図１（ｂ）に示すように、コア基板５と反対側である一主面１０ａ側に配されたフィルム層１３と、コア基板側５である他主面１０ｂ側に配された接着層１４とを含んでいる。この樹脂層１０は、厚みが例えば５μｍ以上４０μｍ以下である。 The resin layer 10 functions not only as a support member that supports the conductive layer 11 but also as an insulating member that prevents a short circuit between the conductive layers 11. As shown in FIG. 1B, the resin layer 10 includes a film layer 13 disposed on one main surface 10 a side opposite to the core substrate 5, and the other main surface 10 b side which is the core substrate side 5. And an adhesive layer 14 disposed thereon. The resin layer 10 has a thickness of, for example, 5 μm or more and 40 μm or less.
フィルム層１３は、接着層１４よりもヤング率が高いことから、配線基板４の剛性を高め、応力が加わった際の配線基板４の反りや変形を抑制することができる。また、フィルム層１３は、接着層１４よりも平面方向における熱膨張率が低い。その結果、配線基板４の平面方向における熱膨張率を低減して、配線基板４と電子部品２との熱膨張率の差を低減することができ、この熱膨張率の差に起因した配線基板４の反りを抑制することができる。このフィルム層１３は、例えば、樹脂と樹脂中に分散したフィラーとを含んでいる。また、フィルム層１３の厚みは、例えば２μｍ上２０μｍ以下である。フィルム層１３の平面方向への熱膨張率は、例えば０ｐｐｍ／℃以上１５ｐｐｍ／℃以下である。フィルム層１３の厚み方向への熱膨張率は、例えば６０ｐｐｍ／℃以上１５０ｐｐｍ／℃以下である。フィルム層１３のヤング率は、例えば２．５ＧＰａ以上１０ＧＰａ以下である。
フィルム層１３の樹脂は、例えばポリイミドベンゾオキサゾール樹脂等のポリイミド樹脂等を用いることができ、各樹脂分子鎖の長手方向がフィルム層１３の平面方向に平行である構造を有するフィルム状である。このような樹脂を用いることにより、フィルム層１３のヤング率を高めるとともにフィルム層１３の平面方向への熱膨張率を小さくすることができる。
フィルム層１３のフィラーは、複数のフィラー粒子からなり、例えば酸化ケイ素からなるシリカフィラーを用いることができる。フィラー粒子の各方向への熱膨張率は、例えば０ｐｐｍ／℃以上７ｐｐｍ／℃以下である。また、フィラー粒子のヤング率は、例えば２０ＧＰａ以上３０ＧＰａ以下である。フィルム層１３におけるフィラーの含有割合は、例えば０．５体積％以上３体積％以下である。なお、フィルム層１３の複数の断面における無機絶縁粒子の占める面積比率（面積％）の平均値を含有割合（体積％）とみなす。
Since the film layer 13 has a higher Young's modulus than the adhesive layer 14, it can increase the rigidity of the wiring substrate 4 and suppress warping and deformation of the wiring substrate 4 when stress is applied. Further, the film layer 13 has a lower coefficient of thermal expansion in the plane direction than the adhesive layer 14. As a result, the thermal expansion coefficient in the planar direction of the wiring board 4 can be reduced, and the difference in the thermal expansion coefficient between the wiring board 4 and the electronic component 2 can be reduced. The wiring board resulting from the difference in the thermal expansion coefficient 4 warpage can be suppressed. The film layer 13 includes, for example, a resin and a filler dispersed in the resin. Moreover, the thickness of the film layer 13 is 20 micrometers or less above 2 micrometers, for example. The thermal expansion coefficient in the planar direction of the film layer 13 is, for example, not less than 0 ppm / ° C. and not more than 15 ppm / ° C. The coefficient of thermal expansion in the thickness direction of the film layer 13 is, for example, not less than 60 ppm / ° C. and not more than 150 ppm / ° C. The Young's modulus of the film layer 13 is, for example, not less than 2.5 GPa and not more than 10 GPa.
As the resin of the film layer 13, for example, a polyimide resin such as a polyimide benzoxazole resin can be used. The resin layer has a film shape in which the longitudinal direction of each resin molecular chain is parallel to the planar direction of the film layer 13. By using such a resin, the Young's modulus of the film layer 13 can be increased and the thermal expansion coefficient of the film layer 13 in the planar direction can be reduced.
The filler of the film layer 13 consists of a plurality of filler particles, for example, a silica filler made of silicon oxide can be used. The coefficient of thermal expansion in each direction of the filler particles is, for example, from 0 ppm / ° C. to 7 ppm / ° C. The Young's modulus of the filler particles is, for example, 20 GPa or more and 30 GPa or less. The content rate of the filler in the film layer 13 is 0.5 volume% or more and 3 volume% or less, for example. The average value of the area ratio (area%) occupied by the inorganic insulating particles in a plurality of cross sections of the film layer 13 is regarded as the content ratio (volume%).
接着層１４は、フィルム層１３よりもヤング率が低いことから、厚み方向に隣接したフィルム層１３同士を接着するとともに、導電層１１の側面およびコア基板５と反対側の一主面に接着して導電層１１を固定するものである。この接着層１４は、樹脂を含む。なお、接着層１４は、ヤング率の観点からフィラーを含まないことが望ましいが、フィルム層１３と同様のフィラーを含んでいても構わない。接着層１４の厚みは、例えば２μｍ以上２０μｍ以下である。接着層１４の各方向への熱膨張率は、例えば１４０ｐｐｍ／℃以上２００ｐｐｍ／℃以下である。接着層１４のヤング率は、例えば０．０５ＧＰａ以上５ＧＰａ以下である。
接着層１４の樹脂は、例えばエポキシ樹脂、ビスマレイミドトリアジン樹脂、シアネート樹脂、またはアミド樹脂等の熱硬化性樹脂を用いることができる。
Since the adhesive layer 14 has a Young's modulus lower than that of the film layer 13, it adheres the film layers 13 adjacent to each other in the thickness direction, and adheres to the side surface of the conductive layer 11 and one main surface opposite to the core substrate 5. Thus, the conductive layer 11 is fixed. The adhesive layer 14 includes a resin. In addition, although it is desirable that the adhesive layer 14 does not contain a filler from the viewpoint of Young's modulus, the adhesive layer 14 may contain the same filler as the film layer 13. The thickness of the adhesive layer 14 is, for example, 2 μm or more and 20 μm or less. The coefficient of thermal expansion in each direction of the adhesive layer 14 is, for example, not less than 140 ppm / ° C. and not more than 200 ppm / ° C. The Young's modulus of the adhesive layer 14 is, for example, not less than 0.05 GPa and not more than 5 GPa.
As the resin of the adhesive layer 14, for example, a thermosetting resin such as an epoxy resin, a bismaleimide triazine resin, a cyanate resin, or an amide resin can be used.
導電層１１は、接地用配線、電力供給用配線または信号用配線として機能するものである。導電層１１の側面およびコア基板５と反対側の一主面は、接着層１４に接着しており、コア基板５側の他主面は、フィルム層１３または基体７に接着している。導電層１１は、図１（ｂ）に示すように、フィルム層１３または基体７に被着したスパッタ膜１５と、スパッタ膜１５上に配された電解めっき部１６とを含んでいる。導電層１１の厚みは、例えば３μｍ以上２０μｍ以下である。 The conductive layer 11 functions as a ground wiring, a power supply wiring, or a signal wiring. The side surface of the conductive layer 11 and one main surface opposite to the core substrate 5 are bonded to the adhesive layer 14, and the other main surface on the core substrate 5 side is bonded to the film layer 13 or the substrate 7. As shown in FIG. 1 (b), the conductive layer 11 includes a sputtered film 15 deposited on the film layer 13 or the substrate 7 and an electroplating portion 16 disposed on the sputtered film 15. The thickness of the conductive layer 11 is, for example, 3 μm or more and 20 μm or less.
スパッタ膜１５は、スパッタリング法によって樹脂層１０上に形成された膜であり、導電層１１を樹脂層１０に接着させる下地膜として機能するものである。このスパッタ膜１５は、樹脂層１０に被着した、例えばニッケル、クロムまたはニッケルクロム合金からなる第１膜と、第１膜に被着した、例えば銅からなる第２膜とを有する。中でも、第１膜がニッケルクロム合金からなり、第２膜が銅からなることが望ましい。その結果、第１膜が樹脂層１０および第２膜との接着強度が高いため、導電層１１と樹脂層１０との接着強度を高めることができる。このスパッタ膜１５の厚みは、例えば２０ｎｍ以上１００ｎｍ以下である。スパッタ膜１５の各方向への熱膨張率は、例えば１０ｐｐｍ以上１５ｐｐｍ以下である。また、スパッタ膜１５のヤング率は、例えば１７０ＧＰａ以上２１０ＧＰａ以下である。 The sputtered film 15 is a film formed on the resin layer 10 by a sputtering method, and functions as a base film for bonding the conductive layer 11 to the resin layer 10. The sputtered film 15 has a first film made of, for example, nickel, chromium, or a nickel chromium alloy, which is deposited on the resin layer 10, and a second film made of, for example, copper, which is deposited on the first film. In particular, it is desirable that the first film is made of a nickel chromium alloy and the second film is made of copper. As a result, since the first film has high adhesive strength between the resin layer 10 and the second film, the adhesive strength between the conductive layer 11 and the resin layer 10 can be increased. The thickness of the sputtered film 15 is, for example, not less than 20 nm and not more than 100 nm. The thermal expansion coefficient in each direction of the sputtered film 15 is, for example, not less than 10 ppm and not more than 15 ppm. The Young's modulus of the sputtered film 15 is, for example, 170 GPa or more and 210 GPa or less.
電解めっき部１６は、電解めっき法によってスパッタ膜１５上に形成された部分であり、スパッタ膜１５よりも導電率が高いとともに厚みが大きいことから、導電層１１の導電性を高める導体部として機能するものである。電解めっき部１６は、銅からなる。この電解めっき部１６の厚みは、例えば２μｍ以上３０μｍ以下である。電解めっき部１６の平面方向および厚み方向への熱膨張率は、例えば１６ｐｐｍ以上１８ｐｐｍ以下である。電解めっき部１６のヤング率は、例えば１００ＧＰａ以上１３０ＧＰａ以下である。 The electroplating portion 16 is a portion formed on the sputtered film 15 by the electroplating method, and has a higher conductivity and a larger thickness than the sputtered film 15, and therefore functions as a conductor portion that increases the conductivity of the conductive layer 11. To do. The electroplating part 16 consists of copper. The thickness of the electrolytic plating portion 16 is, for example, 2 μm or more and 30 μm or less. The coefficient of thermal expansion in the planar direction and the thickness direction of the electrolytic plating part 16 is, for example, not less than 16 ppm and not more than 18 ppm. The Young's modulus of the electrolytic plating part 16 is, for example, 100 GPa or more and 130 GPa or less.
ここで、図１（ｂ）に示すように、１つの樹脂層１０に注目した場合に、樹脂層１０の他主面１０ｂ側に配された導電層１１を第１導電層１１ａとし、樹脂層１０の一主面１０ａ側に配された導電層１１を第２導電層１１ｂとする。 Here, as shown in FIG. 1B, when attention is paid to one resin layer 10, the conductive layer 11 disposed on the other main surface 10b side of the resin layer 10 is defined as a first conductive layer 11a, and the resin layer The conductive layer 11 disposed on the one main surface 10a side of the first electrode 10 is referred to as a second conductive layer 11b.
ビア孔Ｖは、樹脂層１０の一主面１０ａ側から他主面１０ｂ側に向かって幅が小さくなるテーパー状である。また、ビア孔Ｖは、平面視（ＸＹ平面）において円形状である。ビア孔Ｖの内壁Ｗは、樹脂層１０の一部からなり、ビア孔Ｖの底面Ｂは、第１導電層１１ａの一部からなる。ビア孔Ｖの内壁Ｗおよび底面Ｂには、ビア導体１２が被着している。ビア孔Ｖの一主面１０ａ側の開口の幅（直径）は、例えば１０μｍ以上４０μｍ以下であり、ビア孔Ｖの他主面１０ｂ側の開口の幅（直径）は、例えば５μｍ以上３６μｍ以下である。
ビア導体１２は、樹脂層１０を介して厚み方向に離れた第１導電層１０ａおよび第２導電層１０ｂに接続しており、第１導電層１０ａおよび第２導電層１０ｂを電気的に接続するものである。ビア導体１２は、ビア孔Ｖ内に充填されており、厚み方向に沿って直線状に配列したスタックドビアをなしている。このビア導体１２は、ビア孔Ｖの内壁Ｗおよび底面Ｂに被着したスパッタ膜１５と、スパッタ膜１５上に配された電解めっき部１６とを含んでいる。
The via hole V has a tapered shape whose width decreases from the one main surface 10a side to the other main surface 10b side of the resin layer 10. The via hole V has a circular shape in a plan view (XY plane). The inner wall W of the via hole V is made of a part of the resin layer 10, and the bottom surface B of the via hole V is made of a part of the first conductive layer 11a. A via conductor 12 is attached to the inner wall W and the bottom surface B of the via hole V. The width (diameter) of the opening on one main surface 10a side of the via hole V is, for example, 10 μm or more and 40 μm or less, and the width (diameter) of the opening on the other main surface 10b side of the via hole V is, for example, 5 μm or more and 36 μm or less. is there.
The via conductor 12 is connected to the first conductive layer 10a and the second conductive layer 10b separated in the thickness direction via the resin layer 10, and electrically connects the first conductive layer 10a and the second conductive layer 10b. Is. The via conductors 12 are filled in the via holes V and form stacked vias arranged linearly along the thickness direction. The via conductor 12 includes a sputtered film 15 deposited on the inner wall W and the bottom surface B of the via hole V and an electroplating portion 16 disposed on the sputtered film 15.
ビア導体１２のスパッタ膜１５は、樹脂層１０の一主面１０ａ側に配された導電層１１のスパッタ膜１５と一体的に形成されており、導電層１１のスパッタ膜１５と同様の機能、材料および厚みを有する。
ビア導体１２の電解めっき部１６は、ビア孔Ｖ内のスパッタ膜１５に取り囲まれた領域に充填されているとともに、樹脂層１０の一主面１０ａ側に配された導電層１１の電解めっき部１６と一体的に形成されており、導電層１１の電解めっき部１６と同様の機能および材料を有する。
The sputtered film 15 of the via conductor 12 is formed integrally with the sputtered film 15 of the conductive layer 11 disposed on the one main surface 10a side of the resin layer 10, and has the same function as the sputtered film 15 of the conductive layer 11. Has material and thickness.
The electroplating portion 16 of the via conductor 12 is filled in a region surrounded by the sputtered film 15 in the via hole V, and the electroplating portion of the conductive layer 11 disposed on the one main surface 10a side of the resin layer 10. 16 and has the same functions and materials as the electroplating portion 16 of the conductive layer 11.
ところで、樹脂層１０の厚み方向における熱膨張率がビア導体１２の厚み方向における熱膨張率よりも大きいことから、電子部品２の実装時や作動時の熱が配線基板４に加わると、樹脂層１０とビア導体１２との厚み方向における熱膨張率の違いに起因して、樹脂層１０がビア導体１２よりも厚み方向に大きく熱膨張して第１導電層１１ａおよび第２導電層１１ｂを押圧する。この際、ビア導体１２の幅が第２導電層１１ｂ側から第１導電層１１ａ側に向かって小さくなっていると、ビア導体１２と第１導電層１１ａとの接続部に応力が集中しやすい。 By the way, since the thermal expansion coefficient in the thickness direction of the resin layer 10 is larger than the thermal expansion coefficient in the thickness direction of the via conductor 12, when heat is applied to the wiring board 4 during mounting or operation of the electronic component 2, the resin layer 10 and the via conductor 12 cause a difference in thermal expansion coefficient in the thickness direction so that the resin layer 10 is thermally expanded more in the thickness direction than the via conductor 12 and presses the first conductive layer 11a and the second conductive layer 11b. To do. At this time, if the width of the via conductor 12 is reduced from the second conductive layer 11b side to the first conductive layer 11a side, stress tends to concentrate on the connection portion between the via conductor 12 and the first conductive layer 11a. .
一方、本実施形態において、ビア孔Ｖは、図１（ｂ）に示すように、フィルム層１３を厚み方向に貫通するとともに樹脂層１０の一主面１０ａ側から他主面１０ｂ側に向かって幅が小さくなる第１貫通部Ｖ１と、接着層に１４おける樹脂層１０の一主面１０ａ側の領域を厚み方向に貫通するとともに樹脂層１０の一主面１０ａ側から他主面１０ｂ側に向かって幅が小さくなる第２貫通部Ｖ２と、接着層１４における樹脂層１０の他主面１０ｂ側の領域を厚み方向に貫通するとともに樹脂層１０の一主面１０ａ側から他主面１０ｂ側に向かって幅が小さくなる第３貫通部Ｖ３とを含んでおり、ビア孔Ｖの貫通方向（Ｚ方向）に対する第３貫通部Ｖ３の内壁Ｗ３の傾斜角は、ビア孔Ｖの貫通方向に対する第２貫通部Ｖ２の内壁Ｗ２の傾斜角よりも小さい。
その結果、ビア孔Ｖの貫通方向に対する第３貫通部Ｖ３の内壁Ｗ３の傾斜角がビア孔Ｖの貫通方向に対する第２貫通部Ｖ２の内壁Ｗ２の傾斜角よりも小さいため、第３貫通部Ｖ３においてビア導体１２と第１導電層１１ａとの接続面積を増加させることができる。したがって、ビア導体１２と第１導電層１１ａとの接続部における接続強度を高め、この接続部におけるクラックの発生を抑制することができる。それ故、ビア導体１２と第１導電層１１ａとの間の断線の発生を抑制し、ひいては配線基板４の電気的信頼性を向上させることができる。
On the other hand, in the present embodiment, the via hole V penetrates the film layer 13 in the thickness direction and extends from the one main surface 10a side to the other main surface 10b side of the resin layer 10 as shown in FIG. The first penetrating portion V1 having a small width and a region on the main surface 10a side of the resin layer 10 in the adhesive layer 14 penetrate in the thickness direction and from the main surface 10a side of the resin layer 10 to the other main surface 10b side. The second penetrating portion V2 that decreases in width toward the other main surface 10b side from the one main surface 10a side of the resin layer 10 while penetrating through the region on the other main surface 10b side of the resin layer 10 in the adhesive layer 14 in the thickness direction. And the inclination angle of the inner wall W3 of the third penetration portion V3 with respect to the penetration direction (Z direction) of the via hole V is the first penetration portion V3 with respect to the penetration direction of the via hole V. 2 Than the inclination angle of the inner wall W2 of the through-hole V2 Sai.
As a result, the inclination angle of the inner wall W3 of the third penetration portion V3 with respect to the penetration direction of the via hole V is smaller than the inclination angle of the inner wall W2 of the second penetration portion V2 with respect to the penetration direction of the via hole V. The connection area between the via conductor 12 and the first conductive layer 11a can be increased. Therefore, the connection strength at the connection portion between the via conductor 12 and the first conductive layer 11a can be increased, and the occurrence of cracks at this connection portion can be suppressed. Therefore, the occurrence of disconnection between the via conductor 12 and the first conductive layer 11a can be suppressed, and consequently the electrical reliability of the wiring board 4 can be improved.
また、ビア孔Ｖの貫通方向に対する第２貫通部Ｖ２の内壁Ｗ２がビア孔Ｖの貫通方向に対する第３貫通部Ｖ３の内壁Ｗ３の傾斜角よりも大きいため、第２貫通部Ｖ２の内壁Ｗ２とビア導体１２との接着面積を増加させることができる。したがって、ビア導体１２と貫通孔Ｖの内壁Ｗとの接着強度を高め、ビア導体１２および貫通孔Ｖの内壁Ｗの剥離を抑制することができる。それ故、この剥離に起因したビア導体１２におけるクラックの発生を抑制することができるため、ビア導体１２における断線の発生を抑制し、ひいては配線基板４の電気的信頼性を向上させることができる。
また、ビア孔Ｖの貫通方向に対する傾斜角が異なる第２貫通部Ｖ２および第３貫通部Ｖ３がフィルム層１３ではなく接着層１４を貫通している。したがって、応力が集中しやすい第２貫通部Ｖ２の内壁Ｗ２と第３貫通部Ｖ３の内壁Ｗ３との接続部が、フィルム層１３よりもヤング率が低い接着層１４の一部からなるため、この接続部における応力の集中に起因したビア導体１２におけるクラックの発生を抑制することができる。それ故、ビア導体１２における断線の発生を抑制し、ひいては配線基板４の電気的信頼性を向上させることができる。
Further, since the inner wall W2 of the second through portion V2 with respect to the through direction of the via hole V is larger than the inclination angle of the inner wall W3 of the third through portion V3 with respect to the through direction of the via hole V, the inner wall W2 of the second through portion V2 and The adhesion area with the via conductor 12 can be increased. Therefore, the adhesive strength between the via conductor 12 and the inner wall W of the through hole V can be increased, and peeling of the inner wall W of the via conductor 12 and the through hole V can be suppressed. Therefore, since the generation of cracks in the via conductor 12 due to this peeling can be suppressed, the occurrence of disconnection in the via conductor 12 can be suppressed, and consequently the electrical reliability of the wiring board 4 can be improved.
Further, the second through portion V2 and the third through portion V3 having different inclination angles with respect to the through direction of the via hole V pass through the adhesive layer 14 instead of the film layer 13. Therefore, since the connecting portion between the inner wall W2 of the second through portion V2 and the inner wall W3 of the third through portion V3 where stress tends to concentrate is made of a part of the adhesive layer 14 having a Young's modulus lower than that of the film layer 13, It is possible to suppress the occurrence of cracks in the via conductor 12 due to the concentration of stress in the connection portion. Therefore, occurrence of disconnection in the via conductor 12 can be suppressed, and as a result, the electrical reliability of the wiring board 4 can be improved.
本実施形態において、ビア孔Ｖの貫通方向に対する第１貫通部Ｖ１の内壁Ｗ１の傾斜角は、ビア孔Ｖの貫通方向に対する第２貫通部Ｖ２の内壁Ｗ２の傾斜角よりも小さい。その結果、ビア導体１２よりも厚み方向に大きく熱膨張した樹脂層１０が第１貫通部Ｖ１の内壁Ｗ１を押圧する力を低減することができる。接着層１４よりもヤング率が高いことから加わる力が大きくなりやすいフィルム層１３の一部である第１貫通部Ｖ１の内壁Ｗ１を押圧する力を低減することができるため、この押圧に起因したビア導体１２と第１導電層１１ａとの接続部に加わる応力を低減することができ、この接続部におけるクラックの発生を良好に抑制することができる。 In the present embodiment, the inclination angle of the inner wall W1 of the first penetration portion V1 with respect to the penetration direction of the via hole V is smaller than the inclination angle of the inner wall W2 of the second penetration portion V2 with respect to the penetration direction of the via hole V. As a result, it is possible to reduce the force with which the resin layer 10 that has thermally expanded more in the thickness direction than the via conductor 12 presses the inner wall W1 of the first through portion V1. Because the Young's modulus is higher than that of the adhesive layer 14, the force applied to the inner wall W1 of the first through portion V1, which is a part of the film layer 13 that tends to increase, can be reduced. The stress applied to the connection portion between the via conductor 12 and the first conductive layer 11a can be reduced, and the occurrence of cracks in the connection portion can be satisfactorily suppressed.
本実施形態において、ビア孔Ｖの貫通方向に対する第３貫通部Ｖ３の内壁Ｗ３の傾斜角は、ビア孔Ｖの貫通方向に対する第１貫通部Ｖ１の内壁Ｗ１の傾斜角よりも小さい。その結果、第３貫通部Ｖ３においてビア導体１２と第１導電層１１ａとの接続面積を増加させて、ビア導体１２と第１導電層１１ａとの接続部における接続強度を高めることができる。さらに、第１貫通部Ｖ１の内壁Ｗ１とビア導体１２との接着面積を増加させて、第１貫通部Ｖ１の内壁Ｗ１とビア導体１２との剥離を抑制し、ひいてはこの剥離に起因した第２導電層１１ｂにおけるクラックの発生を抑制することができる。なお、ビア孔Ｖの貫通方向に対する第３貫通部Ｖ３の内壁Ｗ３の傾斜角は、ビア孔Ｖの貫通方向に対する第１貫通部Ｖ１の内壁Ｗ１の傾斜角と同じであっても構わない。 In the present embodiment, the inclination angle of the inner wall W3 of the third penetration portion V3 with respect to the penetration direction of the via hole V is smaller than the inclination angle of the inner wall W1 of the first penetration portion V1 with respect to the penetration direction of the via hole V. As a result, the connection area between the via conductor 12 and the first conductive layer 11a in the third through portion V3 can be increased, and the connection strength at the connection portion between the via conductor 12 and the first conductive layer 11a can be increased. Further, the adhesion area between the inner wall W1 of the first through portion V1 and the via conductor 12 is increased to suppress the separation between the inner wall W1 of the first through portion V1 and the via conductor 12, and as a result, the second caused by this separation. Generation of cracks in the conductive layer 11b can be suppressed. Note that the inclination angle of the inner wall W3 of the third through portion V3 with respect to the through direction of the via hole V may be the same as the inclination angle of the inner wall W1 of the first through portion V1 with respect to the through direction of the via hole V.
本実施形態において、ビア孔Ｖの貫通方向に対する第１貫通部Ｖ１の内壁Ｗ１の傾斜角は、例えば０°以上１５°以下である。また、ビア孔Ｖの貫通方向に対する第２貫通部Ｖ２の内壁Ｗ２の傾斜角は、例えば１５°以上３０°以下である。また、ビア孔Ｖの貫通方向に対する第３貫通部Ｖ３の内壁Ｗ３の傾斜角は、例えば０°以上１０°以下である。なお、ビア孔Ｖの貫通方向に対する各内壁Ｗ１〜Ｗ３の傾斜角は、配線基板４の厚み方向に沿った断面において、ビア孔Ｖの貫通方向（Ｚ方向）と各内壁Ｗ１〜Ｗ３との間の角度を測定することによって求めることができる。 In the present embodiment, the inclination angle of the inner wall W1 of the first through portion V1 with respect to the through direction of the via hole V is, for example, 0 ° to 15 °. Further, the inclination angle of the inner wall W2 of the second through portion V2 with respect to the through direction of the via hole V is, for example, 15 ° or more and 30 ° or less. The inclination angle of the inner wall W3 of the third through portion V3 with respect to the through direction of the via hole V is, for example, 0 ° or more and 10 ° or less. The inclination angle of each inner wall W1 to W3 with respect to the penetration direction of the via hole V is between the penetration direction (Z direction) of the via hole V and each inner wall W1 to W3 in the cross section along the thickness direction of the wiring board 4. Can be determined by measuring the angle.
本実施形態において、ビア導体１２は、ビア孔Ｖの内壁Ｗ（樹脂層１０の一部）および底面Ｂ（第１導電層１１ａの一部）に被着したスパッタ膜１５を含んでいる。その結果、ビア孔Ｖの幅が一主面１０ａ側から他主面１０ｂ側に向かって小さくなっていることから、スパッタ膜１５をビア孔Ｖの内壁Ｗおよび底面Ｂに良好に被着させることができ、スパッタ膜１５の未形成領域を低減し、ビア孔Ｖの内壁Ｗおよび底面Ｂとビア導体１２との接着強度を高めることができる。 In the present embodiment, the via conductor 12 includes a sputtered film 15 deposited on the inner wall W (a part of the resin layer 10) and the bottom surface B (a part of the first conductive layer 11a) of the via hole V. As a result, the width of the via hole V is reduced from the one main surface 10a side toward the other main surface 10b side, so that the sputtered film 15 is satisfactorily deposited on the inner wall W and the bottom surface B of the via hole V. Thus, the region where the sputtered film 15 is not formed can be reduced, and the adhesive strength between the inner wall W and the bottom surface B of the via hole V and the via conductor 12 can be increased.
また、ビア孔Ｖの貫通方向に対する第２貫通部Ｖ２の内壁Ｗ２の傾斜角がビア孔Ｖの貫通方向に対する第３貫通部Ｖ３の内壁Ｗ３の傾斜角よりも大きいため、スパッタ膜１５を形成する際に、第２貫通部Ｖ２の内壁Ｗ２に被着したスパッタ膜１５の一部は、第３貫通部Ｖ３の内壁Ｗ３に被着したスパッタ膜１５の一部よりも厚くなりやすい。その結果、第２貫通部Ｖ２の内壁Ｗ２とスパッタ膜１５との接着強度を高め、ひいては貫通孔Ｖとビア導体１２との接着強度を高めることができる。また、第３貫通部Ｖ３は、ビア孔Ｖの底面Ｂに近接しており、ビア孔Ｖの底面Ｂのスパッタ膜１５上に電解めっき部１６が形成されることから、ビア孔Ｖの貫通方向に対する第２貫通部Ｖ２の内壁Ｗ２の傾斜角を小さくしても、第２貫通部Ｖ２の内壁Ｗ２とビア導体１２との接着強度を維持することができる。
また、ビア孔Ｖの貫通方向に対する第２貫通部Ｖ２の内壁Ｗ２の傾斜角がビア孔Ｖの貫通方向に対する第１貫通部Ｖ１の内壁Ｗ１の傾斜角よりも大きいため、スパッタ膜１５を形成する際に、第２貫通部Ｖ２の内壁Ｗ２に被着したスパッタ膜１５の一部は、第１貫通部Ｖ１の内壁Ｗ１に被着したスパッタ膜１５の一部よりも厚くなりやすい。その結果、第２貫通部Ｖ２の内壁Ｗ２とスパッタ膜１５との接着強度を高めることができる。
Further, since the inclination angle of the inner wall W2 of the second through portion V2 with respect to the through direction of the via hole V is larger than the inclination angle of the inner wall W3 of the third through portion V3 with respect to the through direction of the via hole V, the sputtered film 15 is formed. At this time, a part of the sputtered film 15 deposited on the inner wall W2 of the second through part V2 tends to be thicker than a part of the sputtered film 15 deposited on the inner wall W3 of the third through part V3. As a result, the adhesive strength between the inner wall W2 of the second through portion V2 and the sputtered film 15 can be increased, and as a result, the adhesive strength between the through hole V and the via conductor 12 can be increased. Further, the third through portion V3 is close to the bottom surface B of the via hole V, and the electrolytic plating portion 16 is formed on the sputtered film 15 on the bottom surface B of the via hole V. Even if the inclination angle of the inner wall W2 of the second through portion V2 is reduced, the adhesive strength between the inner wall W2 of the second through portion V2 and the via conductor 12 can be maintained.
Further, since the inclination angle of the inner wall W2 of the second through portion V2 with respect to the through direction of the via hole V is larger than the inclination angle of the inner wall W1 of the first through portion V1 with respect to the through direction of the via hole V, the sputtered film 15 is formed. At this time, a part of the sputtered film 15 deposited on the inner wall W2 of the second penetrating part V2 tends to be thicker than a part of the sputtered film 15 deposited on the inner wall W1 of the first penetrating part V1. As a result, the adhesive strength between the inner wall W2 of the second through portion V2 and the sputtered film 15 can be increased.
本実施形態において、第２貫通部Ｖ２の内壁Ｗ２に被着したスパッタ膜１５の一部の厚みは、第３貫通部Ｖ３の内壁Ｗ３に被着したスパッタ膜１５の一部の厚みよりも大きい。また、第２貫通部Ｖ２の内壁Ｗ２に被着したスパッタ膜１５の一部の厚みは、第１貫通部Ｖ１の内壁Ｗ１に被着したスパッタ膜１５の一部の厚みよりも大きい。また、第３貫通部Ｖ３の内壁Ｗ３に被着したスパッタ膜１５の一部の厚みは、第１貫通部Ｖ１の内壁Ｗ１に被着したスパッタ膜１５の一部の厚みよりも大きい。 In the present embodiment, the thickness of a part of the sputtered film 15 deposited on the inner wall W2 of the second through portion V2 is larger than the thickness of a part of the sputtered film 15 deposited on the inner wall W3 of the third through portion V3. . Further, the thickness of a part of the sputtered film 15 deposited on the inner wall W2 of the second through portion V2 is larger than the thickness of a part of the sputtered film 15 deposited on the inner wall W1 of the first through portion V1. Moreover, the thickness of a part of the sputtered film 15 deposited on the inner wall W3 of the third through portion V3 is larger than the thickness of a part of the sputtered film 15 deposited on the inner wall W1 of the first through portion V1.
第１貫通部Ｖ１の内壁Ｗ１に被着したスパッタ膜１５の一部において、第１膜の厚みは例えば１０ｎｍ以上３０ｎｍ以下であり、第２膜の厚みは例えば１００ｎｍ以上２００ｎｍ以下である。第２貫通部Ｖ２の内壁Ｗ２に被着したスパッタ膜１５の一部において、第１膜の厚みは、例えば２０ｎｍ以上４０ｎｍ以下であり、第２膜の厚みは例えば１５０ｎｍ以上３００ｎｍ以下である。第３貫通部Ｖ３の内壁Ｗ３に被着したスパッタ膜１５の一部において、第１膜の厚みは例えば５ｎｍ以上２０ｎｍ以下であり、第２膜の厚みは８０ｎｍ以上１５０ｎｍ以下である。なお、スパッタ膜１５の各部分の厚みは、配線基板４の厚み方向に沿った断面において、スパッタ膜１５の各部分の厚みを測定することによって求めることができる。 In a part of the sputtered film 15 deposited on the inner wall W1 of the first through portion V1, the thickness of the first film is, for example, 10 nm or more and 30 nm or less, and the thickness of the second film is, for example, 100 nm or more and 200 nm or less. In a part of the sputtered film 15 deposited on the inner wall W2 of the second penetration portion V2, the thickness of the first film is, for example, 20 nm or more and 40 nm or less, and the thickness of the second film is, for example, 150 nm or more and 300 nm or less. In a part of the sputtered film 15 deposited on the inner wall W3 of the third through portion V3, the thickness of the first film is, for example, 5 nm or more and 20 nm or less, and the thickness of the second film is 80 nm or more and 150 nm or less. The thickness of each part of the sputtered film 15 can be obtained by measuring the thickness of each part of the sputtered film 15 in a cross section along the thickness direction of the wiring substrate 4.
次に、上述した実装構造体１の製造方法を、図２ないし図４を参照しつつ説明する。 Next, a method for manufacturing the mounting structure 1 described above will be described with reference to FIGS.
（１）図２（ａ）に示すように、コア基板５を準備する。具体的には、例えば以下のように行う。
まず、例えば未硬化の樹脂シートを複数積層するとともに最外層に銅箔を積層し、該積層体を加熱加圧して硬化させることにより、基体７を作製する。なお、未硬化は、ＩＳＯ４７２：１９９９に準ずるＡ‐ステージまたはＢ‐ステージの状態である。次に、例えばドリル加工やレーザー加工等により、基体７を厚み方向に貫通したスルーホールを形成する。次に、例えば無電解めっき法、電解めっき法、蒸着法、ＣＶＤ法またはスパッタリング法等により、スルーホールの内壁に導電材料を被着させて、スルーホール導体８を形成する。次に、スルーホール導体８の内部に、樹脂材料等を充填し、絶縁体９を形成する。次に、導電材料を絶縁体９の露出部に被着させた後、従来周知のフォトリソグラフィー技術、エッチング等により、銅箔をパターニングして導電層１１を形成する。
以上のようにして、コア基板５を作製することができる。
(1) As shown in FIG. 2A, the core substrate 5 is prepared. Specifically, for example, it is performed as follows.
First, for example, a plurality of uncured resin sheets are laminated, a copper foil is laminated on the outermost layer, and the laminate is heated and pressed to be cured, thereby producing the base body 7. The uncured state is an A-stage or B-stage according to ISO 472: 1999. Next, a through hole penetrating the base 7 in the thickness direction is formed by, for example, drilling or laser processing. Next, a through-hole conductor 8 is formed by depositing a conductive material on the inner wall of the through-hole by, for example, electroless plating, electrolytic plating, vapor deposition, CVD, or sputtering. Next, the inside of the through-hole conductor 8 is filled with a resin material or the like to form an insulator 9. Next, after a conductive material is deposited on the exposed portion of the insulator 9, the conductive layer 11 is formed by patterning the copper foil by a known photolithography technique, etching, or the like.
The core substrate 5 can be manufactured as described above.
（２）図２（ｂ）に示すように、コア基板５の上下に配線層６を形成し、配線基板４を作製する。具体的には例えば以下のように行う。
まず、未硬化の接着層前駆体を介して、フィルム層１３を導電層１１上に配置して積層体を形成する。次に、この積層体を加熱加圧することによって、接着層前駆体を硬化させて接着層１４としつつ、導電層１１上に樹脂層１０を形成する。次に、レーザー加工を用いて、樹脂層１０にビア孔Ｖを形成し、ビア孔Ｖ内に導電層１１の少なくとも一部を露出させる。次に、スパッタリング法を用いて、樹脂層１０の一主面１０ａとビア孔Ｖの内壁Ｗおよび底面Ｂとにスパッタ膜１５を被着させる。
次に、電解めっき法を用いたセミアディティブ法によって、スパッタ膜１５上に電解めっき部１６を被着させて、ビア導体１２および導電層１１を形成する。
このようにして、樹脂層１０、導電層１１およびビア導体１２を形成することができる。かかる工程を繰り返すことによって、樹脂層１０および導電層１１を複数層有する配線層６を形成することができる。その結果、配線基板４を作製することができる。
(2) As shown in FIG. 2B, wiring layers 6 are formed on the upper and lower sides of the core substrate 5, and the wiring substrate 4 is manufactured. Specifically, for example, the following is performed.
First, the film layer 13 is disposed on the conductive layer 11 through an uncured adhesive layer precursor to form a laminate. Next, the laminate is heated and pressed to cure the adhesive layer precursor to form the adhesive layer 14 and form the resin layer 10 on the conductive layer 11. Next, a via hole V is formed in the resin layer 10 using laser processing, and at least a part of the conductive layer 11 is exposed in the via hole V. Next, the sputtered film 15 is deposited on one main surface 10a of the resin layer 10 and the inner wall W and the bottom surface B of the via hole V using a sputtering method.
Next, the electroplating portion 16 is deposited on the sputtered film 15 by a semi-additive method using an electroplating method to form the via conductor 12 and the conductive layer 11.
In this way, the resin layer 10, the conductive layer 11, and the via conductor 12 can be formed. By repeating this process, the wiring layer 6 having a plurality of resin layers 10 and conductive layers 11 can be formed. As a result, the wiring board 4 can be manufactured.
次に、本実施形態におけるビア孔Ｖおよびビア導体１２の形成方法について、図３および図４を参照しつつ詳細に説明する。 Next, a method for forming the via hole V and the via conductor 12 in the present embodiment will be described in detail with reference to FIGS.
まず、図３（ａ）に示すように、第１導電層１１ａ上に、第１導電層１１ａと反対側である一主面１０ａ側にフィルム層１３および第１導電層１１ａ側である他主面１０ｂ側に配された、フィルム層１３よりもヤング率が低い接着層１４を含む樹脂層１０を形成する。 First, as shown in FIG. 3A, on the first conductive layer 11a, one main surface 10a side opposite to the first conductive layer 11a is placed on the film layer 13 and the other main side on the first conductive layer 11a side. The resin layer 10 including the adhesive layer 14 having a Young's modulus lower than that of the film layer 13 disposed on the surface 10b side is formed.
次に、図３（ｂ）に示すように、第１レーザー加工を用いて、フィルム層１３を厚み方向に貫通するとともに一主面１０ａ側から他主面１０ｂ側に向かって幅が小さくなる第１貫通部Ｖ１および接着層１４を厚み方向に貫通するとともに一主面１０ａ側から他主面１０ｂ側に向かって幅が小さくなる第２貫通部Ｖ２を含むとともに、第１導電層１１ａの一部を露出した貫通孔Ｈを樹脂層１０に形成する。 Next, as shown in FIG. 3B, the first laser processing is used to penetrate the film layer 13 in the thickness direction and the width decreases from the one main surface 10a side to the other main surface 10b side. 1st penetration part V1 and adhesive layer 14 are penetrated in the thickness direction, and while including 2nd penetration part V2 from which the width becomes small toward the other principal surface 10b side, a part of 1st conductive layer 11a A through-hole H exposing is formed in the resin layer 10.
次に、図３（ｃ）に示すように、第２レーザー加工を用いて、第２貫通部Ｖ２の接着層１４における他主面１０ｂ側の領域を、一主面１０ａ側から他主面１０ｂ側に向かって幅が小さくなり、かつ貫通孔Ｈの貫通方向（Ｚ方向）に対する内壁Ｗ３の傾斜角が貫通孔Ｈの貫通方向に対する第２貫通部Ｖ２の内壁Ｗ２の傾斜角よりも小さい第３貫通部Ｖ３としつつ、貫通孔Ｈをビア孔Ｖとする。 Next, as shown in FIG.3 (c), the area | region by the side of the other main surface 10b in the contact bonding layer 14 of the 2nd penetration part V2 is made into the other main surface 10b from the one main surface 10a side using 2nd laser processing. The third is smaller in width toward the side, and the inclination angle of the inner wall W3 with respect to the penetration direction (Z direction) of the through hole H is smaller than the inclination angle of the inner wall W2 of the second penetration portion V2 with respect to the penetration direction of the through hole H. The through hole H is used as the via hole V while being the through part V3.
次に、図４（ａ）および（ｂ）に示すように、ビア孔Ｖ内にビア導体１２を形成するとともに、ビア導体１２に接続した第２導電層１１ｂを樹脂層１０の一主面１０ａに形成する。 Next, as shown in FIGS. 4A and 4B, the via conductor 12 is formed in the via hole V, and the second conductive layer 11 b connected to the via conductor 12 is replaced with one main surface 10 a of the resin layer 10. To form.
上述したように、本実施形態においては、第１レーザー加工を用いて第１貫通部Ｖ１および第２貫通部Ｖ２を形成した後、第２レーザー加工を用いて第３貫通部Ｖ３を形成している。その結果、第１レーザー加工の後、第２レーザー加工を行なうことによって、ビア孔Ｖの貫通方向に対する内壁Ｗ３の傾斜角がビア孔Ｖの貫通方向に対する第２貫通部Ｖ２の内壁Ｗ２の傾斜角よりも小さい第３貫通部Ｖ３を形成することができる。したがって、上述した本実施形態のビア孔Ｖおよびビア導体１２を形成することができる。 As described above, in the present embodiment, after forming the first through portion V1 and the second through portion V2 using the first laser processing, the third through portion V3 is formed using the second laser processing. Yes. As a result, by performing the second laser processing after the first laser processing, the inclination angle of the inner wall W3 with respect to the penetration direction of the via hole V is changed to the inclination angle of the inner wall W2 of the second penetration portion V2 with respect to the penetration direction of the via hole V. A smaller third through portion V3 can be formed. Therefore, the via hole V and the via conductor 12 of the present embodiment described above can be formed.
また、第１レーザー加工で形成した貫通孔Ｈの底面Ｂに残存した樹脂の残渣を、第２レーザー加工で除去することができる。したがって、第２レーザー加工の後、ビア孔Ｖの底面Ｂに残存した樹脂の残渣を低減することができるため、ビア孔Ｖ内に形成されるビア導体１２とビア孔Ｖの底面Ｂに露出した第１導電層１１ａの一部との接続不良の発生を抑制できる。特に、ビア孔Ｖの底面Ｂにおけるスパッタ膜１５の形成不良の発生を抑制し、ビア導体１２と第１導電層１１ａとの接続不良の発生を抑制することができる。 Further, the resin residue remaining on the bottom surface B of the through hole H formed by the first laser processing can be removed by the second laser processing. Therefore, since the resin residue remaining on the bottom surface B of the via hole V can be reduced after the second laser processing, the via conductor 12 formed in the via hole V and the bottom surface B of the via hole V are exposed. Occurrence of poor connection with a part of the first conductive layer 11a can be suppressed. In particular, the occurrence of poor formation of the sputtered film 15 on the bottom surface B of the via hole V can be suppressed, and the occurrence of poor connection between the via conductor 12 and the first conductive layer 11a can be suppressed.
本実施形態の第１レーザー加工においては、樹脂層１０の一主面１０ａにレーザービームを照射して、一主面１０ａ側から他主面１０ｂ側に向かって貫通孔Ｈを形成する。この際、トップハット型のレーザービームを用いて、このレーザービームのショット数を適宜調節することによって、ビア孔Ｖの貫通方向に対する第１貫通部Ｖ１の内壁Ｗ１の傾斜角を、ビア孔Ｖの貫通方向に対する第２貫通部Ｖ２の内壁Ｗ２の傾斜角よりも小さくすることができる。すなわち、第１貫通部Ｖ１においては、レーザービームの照射が十分に行なわれるため、ビア孔Ｖの貫通方向に対する第１貫通部Ｖ１の内壁Ｗ１の傾斜角が小さくなるのに対し、第２貫通部Ｖ２においては、レーザービームの照射が少ないため、トップハット型のレーザービームにおける中央部から周辺部にかけての強度の違いに応じた形状の内壁Ｗ２が形成され、ビア孔Ｖの貫通方向に対する第２貫通部Ｖ２の内壁Ｗ２の傾斜角が大きくなる。 In the first laser processing of the present embodiment, a laser beam is irradiated on one main surface 10a of the resin layer 10 to form a through hole H from the one main surface 10a side toward the other main surface 10b side. At this time, by using a top hat type laser beam and adjusting the number of shots of this laser beam as appropriate, the inclination angle of the inner wall W1 of the first through portion V1 with respect to the through direction of the via hole V can be changed. The inclination angle of the inner wall W2 of the second penetration portion V2 with respect to the penetration direction can be made smaller. That is, in the first through portion V1, since the laser beam is sufficiently irradiated, the inclination angle of the inner wall W1 of the first through portion V1 with respect to the through direction of the via hole V becomes small, whereas the second through portion In V2, since there is little irradiation of the laser beam, an inner wall W2 having a shape corresponding to a difference in intensity from the central portion to the peripheral portion in the top hat type laser beam is formed, and the second penetration in the penetration direction of the via hole V is formed. The inclination angle of the inner wall W2 of the portion V2 is increased.
また、第１レーザー加工は、ＹＡＧレーザーを用いることが望ましい。その結果、例えばＣＯ２レーザーと比較して制御が容易となるため、ビア孔Ｖを所望の形状とすることができる。また、第１レーザー加工におけるレーザービームのエネルギー密度は、０．８Ｊ／ｃｍ２以上１．５Ｊ／ｃｍ２以下であることが望ましい。このエネルギー密度は、レーザー装置の出力設定によって調節される。 Further, it is desirable to use a YAG laser for the first laser processing. As a result, since control becomes easier compared with, for example, a CO 2 laser, the via hole V can be formed in a desired shape. Also, the energy density of the laser beam in the first laser processing is desirably 0.8 J / cm 2 or more 1.5 J / cm 2 or less. This energy density is adjusted by the power setting of the laser device.
本実施形態の第１レーザー加工において、レーザービームの照射は、断続的に行われる。すなわち、レーザービームを１回または複数回照射した後、間隔をあけて、レーザービームを１回または複数回照射することを繰り返し行う。このように、レーザービームに照射を複数のサイクルに分けて行なうことによって、貫通孔Ｈ内にて過剰な熱の蓄積を抑制することができる。第１レーザー加工における１サイクル当たりのショット数は、１回以上４０回以下であること望ましい。また、第１レーザー加工におけるサイクル数は、３回以上６０回以下であること望ましい。 In the first laser processing of the present embodiment, laser beam irradiation is performed intermittently. That is, after the laser beam is irradiated once or a plurality of times, the laser beam is repeatedly irradiated once or a plurality of times at intervals. As described above, by irradiating the laser beam in a plurality of cycles, excessive heat accumulation in the through hole H can be suppressed. The number of shots per cycle in the first laser processing is desirably 1 to 40 times. In addition, the number of cycles in the first laser processing is desirably 3 times or more and 60 times or less.
本実施形態の第２レーザー加工は、第１レーザー加工よりも、レーザービームのビーム径が小さく、かつレーザービームのエネルギー密度が高い。その結果、第２レーザー加工におけるレーザービームのビーム径が小さいことによって、第１貫通部Ｖ１および第２貫通部Ｖ２の形状を維持しつつ、接着層１４における他主面１０ｂ側の領域においては、第２レーザー加工におけるレーザービームのエネルギー密度が高いことによって、ビア孔Ｖの貫通方向に対する第２貫通部Ｖ２の内壁Ｗ２の傾斜角よりもビア孔Ｖの貫通方向に対する内壁Ｗ３の傾斜角が小さい第３貫通部Ｖ３を形成することができる。なお、第１レーザー加工および第２レーザー加工において、他のレーザー条件を調節することによって、第２貫通部Ｖ２の内壁Ｗ２および第３貫通部Ｖ３の内壁Ｗ３の傾斜角を変更しても構わない。 The second laser processing of the present embodiment has a smaller laser beam diameter and a higher energy density of the laser beam than the first laser processing. As a result, in the region on the other main surface 10b side in the adhesive layer 14 while maintaining the shapes of the first through portion V1 and the second through portion V2 by the small beam diameter of the laser beam in the second laser processing, Since the energy density of the laser beam in the second laser processing is high, the inclination angle of the inner wall W3 with respect to the penetration direction of the via hole V is smaller than the inclination angle of the inner wall W2 of the second penetration portion V2 with respect to the penetration direction of the via hole V. Three through portions V3 can be formed. In the first laser processing and the second laser processing, the inclination angle of the inner wall W2 of the second through portion V2 and the inner wall W3 of the third through portion V3 may be changed by adjusting other laser conditions. .
本実施形態の第２レーザー加工は、第１レーザー加工と同様に複数のサイクルに分けてレーザービームの照射を行ない、第１レーザー加工よりも１サイクル当たりのショット数が少ない。その結果、第２レーザー加工においては、第１レーザー加工よりも熱を逃がすことができるため、ビア孔Ｖの形状の変形を抑制し、かつビア孔Ｖの底面Ｂに露出した第１導電層１１ａの損傷を抑制することができる。 In the second laser processing of this embodiment, the laser beam is irradiated in a plurality of cycles as in the first laser processing, and the number of shots per cycle is smaller than in the first laser processing. As a result, in the second laser processing, heat can be released more than in the first laser processing, so that the deformation of the shape of the via hole V is suppressed and the first conductive layer 11a exposed to the bottom surface B of the via hole V is used. Damage can be suppressed.
また、本実施形態の第２レーザー加工は、第１レーザー加工よりもサイクル数が多い。その結果、第２レーザー加工後における、ビア孔Ｖの底面Ｂにおける接着層１４の残渣を低減し、ビア導体１６と第１導電層１１ａとの接続信頼性を高めることができる。
第２レーザー加工は、第１レーザー加工と同様にＹＡＧレーザーを用いることが望ましい。第２レーザー加工におけるレーザービームのエネルギー密度は、１．５Ｊ／ｃｍ２以上２Ｊ／ｃｍ２以下であることが望ましい。このエネルギー密度は、レーザー装置の出力調整により調節される。第２レーザー加工における１サイクル当たりのショット数は、1回以上２０回以下であること望ましい。また、第２レーザー加工におけるサイクル数は、５回以上２００回以下であること望ましい。
Further, the second laser processing of the present embodiment has more cycles than the first laser processing. As a result, the residue of the adhesive layer 14 on the bottom surface B of the via hole V after the second laser processing can be reduced, and the connection reliability between the via conductor 16 and the first conductive layer 11a can be increased.
In the second laser processing, it is desirable to use a YAG laser similarly to the first laser processing. The energy density of the laser beam in the second laser processing is desirably 1.5 J / cm 2 or more and 2 J / cm 2 or less. This energy density is adjusted by adjusting the output of the laser device. It is desirable that the number of shots per cycle in the second laser processing is 1 to 20 times. Further, the number of cycles in the second laser processing is desirably 5 times or more and 200 times or less.
本実施形態においては、スパッタリング法を用いて、ビア孔Ｖ内にスパッタ膜１５を形成することによって、スパッタ膜１５を含むビア導体１２を形成する。このような場合において、上述した如く、ビア孔Ｖの幅が一主面１０ａ側から他主面１０ｂ側に向かって小さくなっているため、ビア孔Ｖの内壁Ｗに良好にスパッタ膜１５を形成することができる。また、ビア孔Ｖの貫通方向に対する第２貫通部Ｖ２の内壁Ｗ２の傾斜角がビア孔Ｖの貫通方向に対する第３貫通部Ｖ３の内壁Ｗ３の傾斜角よりも大きいため、第２貫通部Ｖ２の内壁Ｗ２に被着したスパッタ膜１５の一部を、第３貫通部Ｖ３の内壁Ｗ３に被着したスパッタ膜１５の一部よりも厚くすることができる。 In the present embodiment, the via conductor 12 including the sputtered film 15 is formed by forming the sputtered film 15 in the via hole V using a sputtering method. In such a case, as described above, since the width of the via hole V is reduced from the one main surface 10a side to the other main surface 10b side, the sputtered film 15 is formed well on the inner wall W of the via hole V. can do. Further, since the inclination angle of the inner wall W2 of the second penetration portion V2 with respect to the penetration direction of the via hole V is larger than the inclination angle of the inner wall W3 of the third penetration portion V3 with respect to the penetration direction of the via hole V, the second penetration portion V2 A part of the sputtered film 15 deposited on the inner wall W2 can be made thicker than a part of the sputtered film 15 deposited on the inner wall W3 of the third through portion V3.
本実施形態においては、ビア導体１２および第２導電層１１ｂは、一体的に形成される。なお、ビア導体１２および第２導電層１１ｂは、一体的に形成されなくてもよく、例えば、ビア導体１２を形成した後、第２導電層１１ｂを形成しても構わない。 In the present embodiment, the via conductor 12 and the second conductive layer 11b are integrally formed. Note that the via conductor 12 and the second conductive layer 11b may not be integrally formed. For example, the second conductive layer 11b may be formed after the via conductor 12 is formed.
（３）配線基板４にバンプ３を介して電子部品２をフリップチップ実装することにより、図１（ａ）に示す実装構造体１を作製することができる。 (3) The mounting structure 1 shown in FIG. 1A can be manufactured by flip-chip mounting the electronic component 2 on the wiring board 4 via the bumps 3.
本発明は上述の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。 The present invention is not limited to the above-described embodiments, and various changes and improvements can be made without departing from the scope of the present invention.
また、上述した本発明の実施形態においては、電子部品３を配線基板４にフリップチップ実装した構成を例に説明したが、電子部品２を配線基板４にワイヤボンディング実装しても構わないし、電子部品２を配線基板４に内蔵しても構わない。 In the above-described embodiment of the present invention, the configuration in which the electronic component 3 is flip-chip mounted on the wiring substrate 4 has been described as an example. However, the electronic component 2 may be mounted on the wiring substrate 4 by wire bonding, The component 2 may be built in the wiring board 4.
また、上述した本発明の実施形態においては、導電層１１およびビア導体１２がスパッタ膜１５を含む構成を例に説明したが、導電層１１およびビア導体１２はスパッタ膜１５以外の下地膜を含んでいても構わない。この場合、下地膜は、例えば、無電解めっき法、蒸着法またはＣＶＤ法によって形成することができる。 In the above-described embodiment of the present invention, the conductive layer 11 and the via conductor 12 have been described as an example including the sputtered film 15. However, the conductive layer 11 and the via conductor 12 include a base film other than the sputtered film 15. It does not matter. In this case, the base film can be formed by, for example, an electroless plating method, a vapor deposition method, or a CVD method.
また、上述した本発明の実施形態においては、導電層１１およびビア導体１２が電解めっき部１６を含む構成を例に説明したが、導電層１１およびビア導体１２は電解めっき部１６以外の導体部を含んでいても構わない。この場合、導体部は、例えば、無電解めっき法、蒸着法またはＣＶＤ法によって形成することができる。 Further, in the above-described embodiment of the present invention, the conductive layer 11 and the via conductor 12 are described as an example of the configuration including the electrolytic plating part 16. However, the conductive layer 11 and the via conductor 12 are conductor parts other than the electrolytic plating part 16. May be included. In this case, the conductor portion can be formed by, for example, an electroless plating method, a vapor deposition method, or a CVD method.
また、上述した本発明の実施形態においては、ビア導体１２がビア孔Ｖ内に充填された構成を例に説明したが、ビア導体１２はビア孔Ｖの内壁Ｗに被着していれば良く、ビア導体１２は膜状であっても構わない。 Further, in the above-described embodiment of the present invention, the configuration in which the via conductor 12 is filled in the via hole V has been described as an example. However, the via conductor 12 may be attached to the inner wall W of the via hole V. The via conductor 12 may be in the form of a film.
１ 実装構造体
２ 電子部品
３ バンプ
４ 配線基板
５ コア基板
６ 配線層
７ 基体
８ スルーホール導体
９ 絶縁体
１０ 樹脂層
１０ａ 樹脂層の一主面
１０ｂ 樹脂層の他主面
１１ 導電層
１１ａ 第１導電層
１１ｂ 第２導電層
１２ ビア導体
１３ フィルム層
１４ 接着層
１５ スパッタ膜
１６ 電解めっき部
Ｖ ビア孔
Ｖ１ 第１貫通部
Ｖ２ 第２貫通部
Ｖ３ 第３貫通部
Ｗ ビア孔の内壁
Ｗ１ 第１貫通部の内壁
Ｗ２ 第２貫通部の内壁
Ｗ３ 第３貫通部の内壁
Ｂ ビア孔の底面
Ｈ 貫通孔
DESCRIPTION OF SYMBOLS 1 Mounting structure 2 Electronic component 3 Bump 4 Wiring board 5 Core board 6 Wiring layer 7 Base body 8 Through-hole conductor 9 Insulator 10 Resin layer 10a One main surface of the resin layer 10b Other main surface of the resin layer 11 Conductive layer 11a 1st Conductive layer 11b Second conductive layer 12 Via conductor 13 Film layer 14 Adhesive layer 15 Sputtered film 16 Electroplated part V Via hole V1 First through part V2 Second through part V3 Third through part W Via hole inner wall W1 First through part Inner wall W2 inner wall of second penetrating part W3 inner wall of third penetrating part B bottom surface of via hole H through hole
Claims (7)
前記ビア孔は、前記フィルム層を厚み方向に貫通するとともに前記一主面側から前記他主面側に向かって幅が小さくなる第１貫通部と、前記接着層における前記一主面側の領域を厚み方向に貫通するとともに前記一主面側から前記他主面側に向かって幅が小さくなる第２貫通部と、前記接着層における前記他主面側の領域を厚み方向に貫通するとともに前記一主面側から前記他主面側に向かって幅が小さくなる第３貫通部とを含んでおり、
前記ビア孔の貫通方向に対する前記第１貫通部の内壁の傾斜角は、前記ビア孔の貫通方向に対する前記第２貫通部の内壁の傾斜角よりも小さく、かつ前記ビア孔の貫通方向に対する前記第３貫通部の内壁の傾斜角は、前記ビア孔の貫通方向に対する前記第２貫通部の内壁の傾斜角よりも小さいことを特徴とする配線基板。 Including a film layer disposed on one main surface side and an adhesive layer having a Young's modulus lower than that of the film layer disposed on the other main surface side, and a resin layer having via holes penetrating in the thickness direction; The first conductive layer disposed on the other main surface of the resin layer, the second conductive layer disposed on the one main surface of the resin layer, and the first conductive layer are attached to the inner wall of the via hole and the first conductive layer. A conductive layer and a via conductor connected to the second conductive layer,
The via hole penetrates the film layer in the thickness direction and decreases in width from the one main surface side toward the other main surface side, and the region on the one main surface side in the adhesive layer The second penetrating portion that decreases in width from the one main surface side toward the other main surface side, and penetrates the region on the other main surface side in the adhesive layer in the thickness direction. A third penetrating portion having a width that decreases from one main surface side toward the other main surface side,
The inclination angle of the inner wall of the first penetration part with respect to the penetration direction of the via hole is smaller than the inclination angle of the inner wall of the second penetration part with respect to the penetration direction of the via hole , and the first angle with respect to the penetration direction of the via hole. 3. The wiring board according to claim 1, wherein an inclination angle of the inner wall of the through portion is smaller than an inclination angle of the inner wall of the second through portion with respect to the through direction of the via hole.
前記ビア孔の貫通方向に対する前記第３貫通部の内壁の傾斜角は、前記ビア孔の貫通方向に対する前記第１貫通部の内壁の傾斜角よりも小さいことを特徴とする配線基板。 The wiring board according to claim 1,
The wiring board according to claim 1, wherein an inclination angle of the inner wall of the third through portion with respect to the through direction of the via hole is smaller than an inclination angle of the inner wall of the first through portion with respect to the through direction of the via hole.
前記ビア導体は、前記ビア孔の内壁および前記第１導電層に被着したスパッタ膜を含むことを特徴とする配線基板。 The wiring board according to claim 1,
The wiring board, wherein the via conductor includes a sputtered film deposited on an inner wall of the via hole and the first conductive layer.
第１レーザー加工を用いて、前記フィルム層を厚み方向に貫通するとともに前記一主面側から前記他主面側に向かって幅が小さくなる第１貫通部および前記接着層を厚み方向に貫通するとともに前記一主面側から前記他主面側に向かって幅が小さくなる第２貫通部を含むとともに、前記第１導電層の一部を露出した貫通孔を、該貫通孔の貫通方向に対する前記第１貫通部の内壁の傾斜角が、前記貫通孔の貫通方向に対する前記第２貫通部の内壁の傾斜角よりも小さくなるように、前記樹脂層に形成する工程と、
第２レーザー加工を用いて、前記第２貫通部の前記接着層における前記他主面側の領域を、前記一主面側から前記他主面側に向かって幅が小さくなり、かつ前記貫通孔の貫通方向に対する内壁の傾斜角が前記貫通孔の貫通方向に対する前記第２貫通部の内壁の傾斜角よりも小さい第３貫通部としつつ、前記貫通孔をビア孔とする工程と、
該ビア孔内にビア導体を形成する工程と、
該ビア導体に接続した第２導電層を前記樹脂層の一主面に形成する工程とを備えたことを特徴とする配線基板の製造方法。 On the first conductive layer, the Young's modulus is higher than that of the film layer, which is disposed on one main surface side opposite to the first conductive layer and on the other main surface side which is on the first conductive layer side. Forming a resin layer including a low adhesive layer;
Using the first laser processing, the film layer is penetrated in the thickness direction, and the first penetration portion and the adhesive layer are reduced in the thickness direction from the one principal surface side toward the other principal surface side. And a second through portion that decreases in width from the one main surface side toward the other main surface side, and a through hole exposing a part of the first conductive layer is formed in the through direction of the through hole. Forming the resin layer such that the inclination angle of the inner wall of the first through portion is smaller than the inclination angle of the inner wall of the second through portion with respect to the through direction of the through hole ;
Using the second laser processing, the width of the region on the other main surface side in the adhesive layer of the second through portion is reduced from the one main surface side toward the other main surface side, and the through hole A step of using the through hole as a via hole while a third through part having an inclination angle of the inner wall with respect to the through direction of the second smaller than an inclination angle of the inner wall of the second through part with respect to the through direction of the through hole;
Forming a via conductor in the via hole;
Forming a second conductive layer connected to the via conductor on one main surface of the resin layer.
前記ビア導体を形成する工程では、
スパッタリング法を用いて、前記ビア孔内にスパッタ膜を形成することによって、該スパッタ膜を含む前記ビア導体を形成することを特徴とする配線基板の製造方法。 In the manufacturing method of the wiring board of Claim 5 ,
In the step of forming the via conductor,
A method of manufacturing a wiring board, comprising: forming a sputtered film in the via hole using a sputtering method to form the via conductor including the sputtered film.
前記貫通孔を前記ビア孔とする工程では、
前記第１レーザー加工よりも、レーザービームのビーム径が小さく、かつレーザービームのエネルギー密度が高い前記第２レーザー加工を用いることを特徴する配線基板の製造方法。 In the manufacturing method of the wiring board of Claim 5 ,
In the step of using the through hole as the via hole,
A method of manufacturing a wiring board, wherein the second laser processing is used in which the beam diameter of the laser beam is smaller and the energy density of the laser beam is higher than that of the first laser processing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013038407A JP5981368B2 (en) | 2013-02-28 | 2013-02-28 | Wiring board, mounting structure using the same, and method of manufacturing wiring board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013038407A JP5981368B2 (en) | 2013-02-28 | 2013-02-28 | Wiring board, mounting structure using the same, and method of manufacturing wiring board |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014165483A JP2014165483A (en) | 2014-09-08 |
| JP5981368B2 true JP5981368B2 (en) | 2016-08-31 |
Family
ID=51615788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013038407A Expired - Fee Related JP5981368B2 (en) | 2013-02-28 | 2013-02-28 | Wiring board, mounting structure using the same, and method of manufacturing wiring board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5981368B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016063114A (en) * | 2014-09-19 | 2016-04-25 | 大日本印刷株式会社 | Through electrode substrate and manufacturing method of the same |
| JP7486934B2 (en) * | 2018-12-25 | 2024-05-20 | Tdk株式会社 | Circuit Board |
| WO2023153754A1 (en) * | 2022-02-09 | 2023-08-17 | 삼성전자 주식회사 | Electronic device including interposer and method for manufacturing same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003197811A (en) * | 2001-12-27 | 2003-07-11 | Hitachi Ltd | Glass substrate, manufacturing method thereof, wiring base board and semiconductor module |
| JP2009200356A (en) * | 2008-02-22 | 2009-09-03 | Tdk Corp | Printed wiring board and manufacturing method therefor |
| JP2013008873A (en) * | 2011-06-24 | 2013-01-10 | Kyocer Slc Technologies Corp | Wiring board and mounting structure of the same |
-
2013
- 2013-02-28 JP JP2013038407A patent/JP5981368B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014165483A (en) | 2014-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5224845B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
| US8780572B2 (en) | Printed circuit board having electronic component | |
| US9775237B2 (en) | Wiring substrate and method for manufacturing the same | |
| US10098243B2 (en) | Printed wiring board and semiconductor package | |
| JP2006019368A (en) | Interposer, its manufacturing method, and semiconductor device | |
| JP5367523B2 (en) | Wiring board and method of manufacturing wiring board | |
| US9338886B2 (en) | Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device | |
| JP2007053327A (en) | Electronic component mounting structure and its manufacturing method | |
| JP2013004881A (en) | Interposer, manufacturing method of interposer, and semiconductor device | |
| TWI493671B (en) | Package substrate having holder and fabricating method thereof, package structure having holder and fabricating method thereof | |
| JP2015211194A (en) | Printed wiring board, semiconductor package and printed wiring board manufacturing method | |
| TW201709468A (en) | Semiconductor device and method for manufacturing same | |
| JP2017152536A (en) | Printed wiring board and manufacturing method thereof | |
| JP2015225895A (en) | Printed wiring board, semiconductor package and printed wiring board manufacturing method | |
| JP6258347B2 (en) | Wiring board and mounting structure using the same | |
| JP5981368B2 (en) | Wiring board, mounting structure using the same, and method of manufacturing wiring board | |
| JP6294024B2 (en) | Wiring board and mounting structure using the same | |
| TW201826451A (en) | Semiconductor device and manufacturing method of the same | |
| JP2015198094A (en) | Interposer, semiconductor device, and method of manufacturing them | |
| US8829361B2 (en) | Wiring board and mounting structure using the same | |
| JP2012156368A (en) | Wiring board, mounting structure of the wiring board, and manufacturing method of the wiring board | |
| JP5176676B2 (en) | Manufacturing method of component-embedded substrate | |
| JP6105316B2 (en) | Electronic equipment | |
| JP5868274B2 (en) | WIRING BOARD AND ELECTRONIC DEVICE USING THE SAME | |
| JP5705565B2 (en) | Mounting structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150729 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20160401 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160427 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160524 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160610 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160705 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160728 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5981368 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |