JP5979272B2 - LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE - Google Patents

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Description

本発明は、有機ＥＬ（ElectroLuminescent）材料などの発光材料を利用した発光装置の構造に関する。   The present invention relates to a structure of a light emitting device using a light emitting material such as an organic EL (ElectroLuminescent) material.

発光素子に供給される電流量をゲート電位に応じて制御するトランジスタ（以下「駆動トランジスタ」という）が発光素子ごとに配置されたアクティブマトリクス方式の発光装置が従来から提案されている（例えば特許文献１）。駆動トランジスタのゲート電極には、その電位を設定・保持するための容量素子が接続される。駆動トランジスタは、所定の形状にパターニングされたソースメタルを介して発光素子に電気的に接続される。   2. Description of the Related Art Conventionally, an active matrix light-emitting device in which a transistor that controls the amount of current supplied to a light-emitting element in accordance with a gate potential (hereinafter referred to as “driving transistor”) is arranged for each light-emitting element has been proposed (for example, Patent Literature 1). A capacitive element for setting and holding the potential is connected to the gate electrode of the driving transistor. The drive transistor is electrically connected to the light emitting element through a source metal patterned in a predetermined shape.

特開２００４−１１９２１９号公報JP 2004-119219 A

発光素子の高精細化や発光装置の小型化の要求に応えるためには、発光素子に関わる各要素を近接して配置することによって各発光素子の面積を縮小する必要がある。しかしながら、相互に近接する要素間には容量が寄生する。例えば、以上の構成におけるソースメタルと容量素子の各電極とは絶縁層を介して相互に重なり合う位置に近接して配置されるから、両者間には容量が寄生し易い。そして、各要素に寄生する容量に起因して発光素子の挙動（発光の時間長や光量）の高精度な制御が阻害されるという問題がある。以上のような事情を背景として、本発明は、発光素子の発光に影響する寄生容量を抑制するという課題の解決を目的としている。   In order to meet the demand for higher definition of light emitting elements and downsizing of light emitting devices, it is necessary to reduce the area of each light emitting element by arranging the elements related to the light emitting element close to each other. However, capacitance is parasitic between elements adjacent to each other. For example, since the source metal and each electrode of the capacitive element in the above configuration are arranged close to each other via the insulating layer, capacitance is easily parasitic between the two. In addition, there is a problem that high-precision control of the behavior of the light-emitting element (light emission time length and light amount) is hindered due to the parasitic capacitance of each element. In the background as described above, the present invention aims to solve the problem of suppressing parasitic capacitance that affects light emission of a light emitting element.

本発明のひとつの態様は、発光素子に供給される電流量を制御する駆動トランジスタと、駆動トランジスタのゲート電極に電気的に接続された容量素子（例えば図２の容量素子Ｃ1や図２５および図２６の容量素子Ｃ2）と、駆動トランジスタと発光素子とを電気的に接続する素子導通部（例えば各実施形態における素子導通部７１・７２および７３）とが基板上に配置された発光装置であって、素子導通部は、駆動トランジスタを挟んで容量素子とは反対側の領域に配置される。本態様の具体例は第１実施形態から第３実施形態として後述される。   One embodiment of the present invention is a driving transistor that controls the amount of current supplied to the light emitting element, and a capacitive element electrically connected to the gate electrode of the driving transistor (for example, the capacitive element C1 in FIG. 2, FIG. 25, and FIG. 26 capacitive elements C2) and element conduction portions (for example, element conduction portions 71, 72 and 73 in the respective embodiments) for electrically connecting the driving transistor and the light emitting elements are disposed on the substrate. Thus, the element conduction portion is disposed in a region opposite to the capacitor element with the driving transistor interposed therebetween. Specific examples of this aspect will be described later as first to third embodiments.

この構成によれば、駆動トランジスタを挟んで容量素子とは反対側に素子導通部が配置されるから、基板に垂直な方向からみて駆動トランジスタと容量素子との間隙に素子導通部が配置された構成と比較して、容量素子と素子導通部とに寄生する容量は低減される。したがって、容量素子および素子導通部の一方における電位の変動が他方の電位に与える影響を低減することができる。   According to this configuration, the element conduction portion is disposed on the opposite side of the capacitive element across the drive transistor, and therefore the element conduction portion is disposed in the gap between the drive transistor and the capacitance element when viewed from the direction perpendicular to the substrate. Compared to the configuration, the capacitance parasitic on the capacitive element and the element conduction portion is reduced. Therefore, it is possible to reduce the influence of the potential fluctuation in one of the capacitor element and the element conduction portion on the other potential.

なお、容量素子は、典型的には駆動トランジスタのゲート電極の電位を設定または保持するために利用される。例えば、ひとつの態様における容量素子（例えば図２の容量素子Ｃ1）は、駆動トランジスタのゲート電極とデータ線との間に介在する。この構成においては、容量素子における容量カップリングによって、駆動トランジスタのゲート電極がデータ線の電位の変動量に応じた電位に設定される。また、その他の態様における容量素子（例えば図２５や図２６の容量素子Ｃ2）は、駆動トランジスタのゲート電極と定電位が供給される配線（例えば電源線）との間に介在する。この構成においては、データ線から駆動トランジスタのゲート電極に供給された電位が容量素子に保持される。   Note that the capacitor element is typically used for setting or holding the potential of the gate electrode of the driving transistor. For example, the capacitive element in one embodiment (for example, the capacitive element C1 in FIG. 2) is interposed between the gate electrode of the driving transistor and the data line. In this configuration, the gate electrode of the drive transistor is set to a potential corresponding to the amount of variation in the potential of the data line by capacitive coupling in the capacitive element. Further, the capacitive element (for example, the capacitive element C2 in FIGS. 25 and 26) in other modes is interposed between the gate electrode of the driving transistor and a wiring (for example, a power supply line) supplied with a constant potential. In this configuration, the potential supplied from the data line to the gate electrode of the driving transistor is held in the capacitor element.

本発明の好適な態様において、駆動トランジスタは、チャネル領域が形成された半導体層と、ゲート絶縁層を挟んでチャネル領域に対向するゲート電極とを含み、容量素子は、ゲート電極に電気的に接続される第１電極（例えば図２の電極Ｅ1）と、ゲート絶縁層を挟んで第１電極に対向する第２電極（例えば図２の電極Ｅ2）とを含み、素子導通部は、ゲート電極と第１電極とを覆う絶縁層（例えば図４の第１絶縁層Ｌ1）の面上に形成される。この態様によれば、素子導通部が駆動トランジスタや容量素子とは別層から形成されるため、素子導通部と容量素子との間に寄生する容量がさらに低減される。   In a preferred aspect of the present invention, the driving transistor includes a semiconductor layer in which a channel region is formed and a gate electrode facing the channel region with the gate insulating layer interposed therebetween, and the capacitor is electrically connected to the gate electrode. A first electrode (for example, the electrode E1 in FIG. 2) and a second electrode (for example, the electrode E2 in FIG. 2) opposed to the first electrode with the gate insulating layer interposed therebetween. It is formed on the surface of an insulating layer (for example, the first insulating layer L1 in FIG. 4) covering the first electrode. According to this aspect, since the element conduction portion is formed from a different layer from the drive transistor and the capacitor element, the parasitic capacitance between the element conduction portion and the capacitance element is further reduced.

より好適な態様において、容量素子の第１電極は駆動トランジスタのゲート電極に連続する（たとえば各実施形態における中間導電体５１・５２および５３）。この態様によれば、第１電極とゲート電極とが離間して形成された構成と比較して、駆動トランジスタと容量素子との間隙のスペースを削減することができる。
また、他の態様において、駆動トランジスタの半導体層と容量素子の第２電極とは同層から形成される。この構成によれば、半導体層と容量素子とが別層から形成される場合と比較して、製造工程の簡素化や製造コストの低減が実現される。なお、本発明において複数の要素が「同層から形成される」とは、共通の膜体（単層であるか複数層であるかは不問である）の選択的な除去によって複数の要素が同工程で形成されることを意味し、各要素が相互に離間しているか連続しているかは不問である。 In a more preferred aspect, the first electrode of the capacitive element is continuous with the gate electrode of the driving transistor (for example, the intermediate conductors 51, 52 and 53 in each embodiment). According to this aspect, it is possible to reduce the space of the gap between the drive transistor and the capacitive element as compared with the configuration in which the first electrode and the gate electrode are formed apart from each other.
In another embodiment, the semiconductor layer of the driving transistor and the second electrode of the capacitor are formed from the same layer. According to this configuration, the manufacturing process can be simplified and the manufacturing cost can be reduced as compared with the case where the semiconductor layer and the capacitor are formed from different layers. In the present invention, a plurality of elements are “formed from the same layer” means that a plurality of elements are formed by selective removal of a common film body (whether it is a single layer or a plurality of layers). It means that it is formed in the same process, and it does not matter whether each element is separated from each other or continuous.

本発明の具体的な態様においては、選択信号に応じてオン状態またはオフ状態となる選択トランジスタが設けられ、駆動トランジスタのゲート電極は、オン状態となった選択トランジスタを介してデータ線から供給されるデータ信号に応じた電位に設定され、選択トランジスタは、容量素子を挟んで駆動トランジスタとは反対側の領域に配置される。さらに好適な態様において、選択トランジスタの半導体層は第２電極に連続し（例えば半導体層４１・４２および４３）、駆動トランジスタのゲート電極の電位は、データ信号の供給による第２電極の電位の変動量に応じて設定される（容量素子による容量カップリング）。この態様においては、選択トランジスタの半導体層が第２電極に連続して形成されるから、各々が別層から形成される構成と比較して製造工程の簡素化や製造コストの低減が実現される。   In a specific aspect of the present invention, a selection transistor that is turned on or off according to a selection signal is provided, and the gate electrode of the driving transistor is supplied from the data line through the selection transistor that is turned on. The selection transistor is arranged in a region opposite to the driving transistor across the capacitor. In a further preferred embodiment, the semiconductor layer of the selection transistor is continuous with the second electrode (for example, the semiconductor layers 41, 42, and 43), and the potential of the gate electrode of the driving transistor varies with the potential of the second electrode due to the supply of the data signal. It is set according to the amount (capacitive coupling by a capacitive element). In this aspect, since the semiconductor layer of the selection transistor is continuously formed on the second electrode, the manufacturing process can be simplified and the manufacturing cost can be reduced as compared with the configuration in which each is formed from a different layer. .

本発明の好適な態様においては、初期化信号に応じてオン状態またはオフ状態となる初期化トランジスタが設けられ、駆動トランジスタは、オン状態となった初期化トランジスタを介してダイオード接続され、初期化トランジスタは、駆動トランジスタを挟んで容量素子とは反対側の領域に配置される。この態様によれば、初期化トランジスタを介してダイオード接続された駆動トランジスタのゲート電極は、この駆動トランジスタの閾値電圧に応じた電位に設定される。したがって、駆動トランジスタの閾値電圧の誤差を補償することが可能である。   In a preferred aspect of the present invention, an initialization transistor that is turned on or off according to an initialization signal is provided, and the drive transistor is diode-connected via the initialization transistor that is turned on, and is initialized. The transistor is disposed in a region opposite to the capacitor element with the driving transistor interposed therebetween. According to this aspect, the gate electrode of the drive transistor diode-connected through the initialization transistor is set to a potential corresponding to the threshold voltage of the drive transistor. Therefore, it is possible to compensate for an error in the threshold voltage of the driving transistor.

さらに別の態様においては、容量素子を挟んで駆動トランジスタとは反対側に配置され、選択信号に応じてオン状態またはオフ状態となる選択トランジスタと、選択トランジスタを挟んで容量素子とは反対側に配置され、初期化信号に応じてオン状態またはオフ状態となる初期化トランジスタとが設けられ、駆動トランジスタのゲート電極は、オン状態となった選択トランジスタを介してデータ線から供給されるデータ信号に応じた電位に設定され、駆動トランジスタは、オン状態となった初期化トランジスタを介してダイオード接続され、初期化トランジスタは、接続部（例えば図１５の接続部６２）を介して駆動トランジスタのゲート電極に電気的に接続され、選択トランジスタのゲート電極と接続部とは重なり合わない。
この態様によれば、選択トランジスタのゲート電極と重なり合わないように接続部が形成されるから、ゲート電極と接続部とが重なり合う構成と比較して、選択トランジスタ（あるいは選択信号を伝送する選択線）と接続部との容量的な結合が低減される。したがって、接続部の電位の変動に起因した選択信号の波形の鈍り（ノイズ）が抑制され、この結果として選択トランジスタを所期のタイミングにて高速に動作させることが可能となる。 In yet another aspect, the selection transistor is disposed on the opposite side of the drive transistor with the capacitor interposed therebetween, and is turned on or off according to the selection signal, and on the opposite side of the capacitance element with the selection transistor interposed therebetween. And an initialization transistor that is turned on or off according to the initialization signal, and the gate electrode of the driving transistor is connected to the data signal supplied from the data line through the selection transistor that is turned on. The drive transistor is diode-connected via the initialization transistor that is turned on, and the initialization transistor is connected to the gate electrode of the drive transistor via the connection portion (for example, the connection portion 62 in FIG. 15). The gate electrode of the selection transistor and the connection portion do not overlap each other.
According to this aspect, since the connection portion is formed so as not to overlap the gate electrode of the selection transistor, the selection transistor (or the selection line for transmitting the selection signal) is compared with the configuration in which the gate electrode and the connection portion overlap. ) And the connection are reduced. Therefore, the dullness (noise) of the waveform of the selection signal due to the fluctuation of the potential of the connection portion is suppressed, and as a result, the selection transistor can be operated at high speed at a predetermined timing.

この態様において、選択トランジスタは、相互に間隔をあけて配置された第１ゲート電極（例えば図１４の第１ゲート電極１１１）と第２ゲート電極（例えば図１４の第２ゲート電極）とを含み、接続部は、第１ゲート電極と第２ゲート電極との間隙に位置する。この態様によれば、選択トランジスタをデュアルゲート構造とすることで選択トランジスタにおける電流のリークが低減される。さらに、第１ゲート電極および第２ゲート電極の何れにも重なり合わないように接続部が配置されるから、選択トランジスタと接続部との容量的な結合を確実に抑制することができる。   In this embodiment, the selection transistor includes a first gate electrode (for example, the first gate electrode 111 in FIG. 14) and a second gate electrode (for example, the second gate electrode in FIG. 14) that are spaced apart from each other. The connecting portion is located in the gap between the first gate electrode and the second gate electrode. According to this aspect, the selection transistor has a dual gate structure, thereby reducing current leakage in the selection transistor. Furthermore, since the connection portion is disposed so as not to overlap with either the first gate electrode or the second gate electrode, capacitive coupling between the selection transistor and the connection portion can be reliably suppressed.

本発明に係る発光装置は各種の電子機器に利用される。この電子機器の典型例は、発光装置を表示装置として利用した機器である。この種の電子機器としては、パーソナルコンピュータや携帯電話機などがある。もっとも、本発明に係る発光装置の用途は画像の表示に限定されない。例えば、光線の照射によって感光体ドラムなどの像担持体に潜像を形成するための露光装置（露光ヘッド）、液晶装置の背面側に配置されてこれを照明する装置（バックライト）、あるいは、スキャナなどの画像読取装置に搭載されて原稿を照明する装置など各種の照明装置など、様々な用途に本発明の発光装置を適用することができる。   The light emitting device according to the present invention is used in various electronic devices. A typical example of this electronic device is a device that uses a light emitting device as a display device. Examples of this type of electronic device include a personal computer and a mobile phone. However, the use of the light emitting device according to the present invention is not limited to image display. For example, an exposure device (exposure head) for forming a latent image on an image carrier such as a photosensitive drum by irradiation of light, a device (backlight) that is arranged on the back side of the liquid crystal device and illuminates it, or The light emitting device of the present invention can be applied to various uses such as various illumination devices such as a device that illuminates a document by being mounted on an image reading device such as a scanner.

発光装置において複数の単位素子が配列する様子を示すブロック図である。It is a block diagram which shows a mode that several unit elements are arranged in a light-emitting device. 各単位素子の電気的な構成を示す回路図である。It is a circuit diagram which shows the electric constitution of each unit element. 本発明の第１実施形態における単位素子の構成を示す平面図である。It is a top view which shows the structure of the unit element in 1st Embodiment of this invention. 図３におけるIV−IV線からみた断面図である。It is sectional drawing seen from the IV-IV line in FIG. ゲート絶縁層が形成された段階を示す平面図である。It is a top view which shows the step in which the gate insulating layer was formed. 第１絶縁層が形成された段階を示す平面図である。It is a top view which shows the step in which the 1st insulating layer was formed. 第２絶縁層が形成された段階を示す平面図である。It is a top view which shows the step in which the 2nd insulating layer was formed. 第１絶縁層が形成された段階にある複数の単位素子を示す平面図である。It is a top view which shows the several unit element in the step in which the 1st insulating layer was formed. 第２絶縁層が形成された段階にある複数の単位素子を示す平面図である。It is a top view which shows the several unit element in the step in which the 2nd insulating layer was formed. 実施形態の効果を説明するための断面図である。It is sectional drawing for demonstrating the effect of embodiment. 実施形態の効果を説明するための回路図である。It is a circuit diagram for demonstrating the effect of embodiment. 本発明の第２実施形態おける単位素子の構成を示す平面図である。It is a top view which shows the structure of the unit element in 2nd Embodiment of this invention. ゲート絶縁層が形成された段階を示す平面図である。It is a top view which shows the step in which the gate insulating layer was formed. 第１絶縁層が形成された段階を示す平面図である。It is a top view which shows the step in which the 1st insulating layer was formed. 第２絶縁層が形成された段階を示す平面図である。It is a top view which shows the step in which the 2nd insulating layer was formed. 第２絶縁層が形成された段階にある複数の単位素子を示す平面図である。It is a top view which shows the several unit element in the step in which the 2nd insulating layer was formed. 第２実施形態の変形例において第１絶縁層が形成された段階を示す平面図である。It is a top view which shows the step in which the 1st insulating layer was formed in the modification of 2nd Embodiment. 第２実施形態の変形例において第２絶縁層が形成された段階を示す平面図である。It is a top view which shows the step in which the 2nd insulating layer was formed in the modification of 2nd Embodiment. 本発明の第３実施形態における単位素子の構成を示す平面図である。It is a top view which shows the structure of the unit element in 3rd Embodiment of this invention. ゲート絶縁層が形成された段階を示す平面図である。It is a top view which shows the step in which the gate insulating layer was formed. 第１絶縁層が形成された段階を示す平面図である。It is a top view which shows the step in which the 1st insulating layer was formed. 第２絶縁層が形成された段階を示す平面図である。It is a top view which shows the step in which the 2nd insulating layer was formed. 第２絶縁層が形成された段階にある複数の単位素子を示す平面図である。It is a top view which shows the several unit element in the step in which the 2nd insulating layer was formed. 変形例に係る単位素子の構成を示す回路図である。It is a circuit diagram which shows the structure of the unit element which concerns on a modification. 変形例に係る単位素子の構成を示す回路図である。It is a circuit diagram which shows the structure of the unit element which concerns on a modification. 変形例に係る単位素子の構成を示す回路図である。It is a circuit diagram which shows the structure of the unit element which concerns on a modification. 本発明に係る電子機器の具体例であるパーソナルコンピュータの斜視図である。It is a perspective view of the personal computer which is a specific example of the electronic device which concerns on this invention. 本発明に係る電子機器の具体例である携帯電話機の斜視図である。It is a perspective view of the mobile telephone which is a specific example of the electronic device which concerns on this invention. 本発明に係る電子機器の具体例である携帯型情報端末の斜視図である。FIG. 11 is a perspective view of a portable information terminal which is a specific example of the electronic apparatus according to the invention.

＜Ａ：発光装置の電気的な構成＞
図１は、本発明の第１実施形態から第３実施形態に係る発光装置Ｄの電気的な構成を示すブロック図である。同図に示すように、発光装置Ｄは、複数の選択線１１と複数の初期化線１２と複数のデータ線１３とを有する。各選択線１１および各初期化線１２はＸ方向に延在する。各データ線１３はＸ方向に直交するＹ方向に延在する。選択線１１および初期化線１２の各対とデータ線１３との各交差には単位素子（画素）Ｐが配置される。したがって、これらの単位素子ＰはＸ方向およびＹ方向にわたってマトリクス状に配列する。ひとつの単位素子Ｐは発光の最小の単位となる要素である。各単位素子Ｐには電源線１５を介して高位側の電源電位Ｖddが供給される。 <A: Electrical configuration of light emitting device>
FIG. 1 is a block diagram showing an electrical configuration of a light emitting device D according to the first to third embodiments of the present invention. As shown in the figure, the light emitting device D includes a plurality of selection lines 11, a plurality of initialization lines 12, and a plurality of data lines 13. Each selection line 11 and each initialization line 12 extend in the X direction. Each data line 13 extends in the Y direction orthogonal to the X direction. A unit element (pixel) P is disposed at each intersection of each pair of the selection line 11 and the initialization line 12 and the data line 13. Therefore, these unit elements P are arranged in a matrix form in the X direction and the Y direction. One unit element P is an element which becomes a minimum unit of light emission. Each unit element P is supplied with a high-potential power supply potential Vdd via a power supply line 15.

図２は、各単位素子Ｐの構成を示す回路図である。同図に示すように、電源線１５から接地線（接地電位Ｇnd）に至る経路上には発光素子Ｅと駆動トランジスタＴdrとが配置される。発光素子Ｅは、有機ＥＬ材料からなる発光層２３を第１電極２１（陽極）と第２電極２２（陰極）との間に介在させた素子である。第１電極２１は、単位素子Ｐごとに相互に離間して形成される。第２電極２２は、複数の単位素子Ｐにわたって連続に形成されて接地（Ｇnd）される。発光層２３は、第１電極２１から第２電極２２に流れる電流量に応じた光量で発光する。   FIG. 2 is a circuit diagram showing a configuration of each unit element P. As shown in the figure, the light emitting element E and the drive transistor Tdr are arranged on the path from the power supply line 15 to the ground line (ground potential Gnd). The light emitting element E is an element in which a light emitting layer 23 made of an organic EL material is interposed between a first electrode 21 (anode) and a second electrode 22 (cathode). The first electrodes 21 are formed so as to be separated from each other for each unit element P. The second electrode 22 is continuously formed over the plurality of unit elements P and grounded (Gnd). The light emitting layer 23 emits light with a light amount corresponding to the amount of current flowing from the first electrode 21 to the second electrode 22.

駆動トランジスタＴdrは、発光素子Ｅに供給される電流量をゲート電極の電位（以下「ゲート電位」という）Ｖgに応じて制御するためのｐチャネル型の薄膜トランジスタである。駆動トランジスタＴdrのソース電極（Ｓ）は電源線１５に接続され、そのドレイン電極（Ｄ）は発光素子Ｅの第１電極２１に接続される。   The drive transistor Tdr is a p-channel thin film transistor for controlling the amount of current supplied to the light emitting element E in accordance with the potential of the gate electrode (hereinafter referred to as “gate potential”) Vg. The source electrode (S) of the driving transistor Tdr is connected to the power supply line 15, and the drain electrode (D) thereof is connected to the first electrode 21 of the light emitting element E.

駆動トランジスタＴdrのゲート電極とドレイン電極（発光素子Ｅの第１電極２１）との間には、両者の電気的な接続を制御するためのｎチャネル型のトランジスタ（以下では「初期化トランジスタ」という）Ｔintが介在する。初期化トランジスタＴintのゲート電極は初期化線１２に接続される。初期化線１２には駆動回路（図示略）から初期化信号Ｓbが供給される。初期化信号Ｓbがアクティブレベルとなって初期化トランジスタＴintがオン状態に変化すると、駆動トランジスタＴdrのゲート電極とドレイン電極とが電気的に接続（ダイオード接続）される。   Between the gate electrode and the drain electrode of the drive transistor Tdr (the first electrode 21 of the light emitting element E), an n-channel transistor (hereinafter referred to as “initializing transistor”) for controlling the electrical connection between the two is provided. ) Tint intervenes. The gate electrode of the initialization transistor Tint is connected to the initialization line 12. An initialization signal Sb is supplied to the initialization line 12 from a drive circuit (not shown). When the initialization signal Sb becomes active level and the initialization transistor Tint is turned on, the gate electrode and the drain electrode of the drive transistor Tdr are electrically connected (diode connection).

図２に示すように、単位素子Ｐは、電極Ｅ1と電極Ｅ2とから構成される容量素子Ｃ1を含む。電極Ｅ1は駆動トランジスタＴdrのゲート電極に接続される。電極Ｅ2とデータ線１３との間には、両者の電気的な接続を制御するｎチャネル型のトランジスタ（以下「選択トランジスタ」という）Ｔslが介在する。選択トランジスタＴslのゲート電極は選択線１１に接続される。選択線１１には駆動回路（図示略）から選択信号Ｓaが供給される。なお、駆動トランジスタＴdrや選択トランジスタＴslや初期化トランジスタＴintの導電型は図２の例示から適宜に変更される。   As shown in FIG. 2, the unit element P includes a capacitive element C1 composed of an electrode E1 and an electrode E2. The electrode E1 is connected to the gate electrode of the drive transistor Tdr. Between the electrode E 2 and the data line 13, an n-channel transistor (hereinafter referred to as “selection transistor”) Tsl for controlling the electrical connection therebetween is interposed. The gate electrode of the selection transistor Tsl is connected to the selection line 11. A selection signal Sa is supplied to the selection line 11 from a drive circuit (not shown). Note that the conductivity types of the drive transistor Tdr, the selection transistor Tsl, and the initialization transistor Tint are appropriately changed from the example of FIG.

次に、ひとつの単位素子Ｐの動作を初期化期間と書込期間と駆動期間とに区分して説明する。まず、初期化期間においては、駆動回路（図示略）からデータ線１３に所定の電位Ｖrefが供給されるとともに選択線１１の選択信号Ｓaと初期化線１２の初期化信号Ｓbとがアクティブレベル（ハイレベル）を維持する。したがって、容量素子Ｃ1の電極Ｅ2にはデータ線１３から選択トランジスタＴslを介して電位Ｖrefが供給される。また、初期化トランジスタＴintがオン状態に変化することで駆動トランジスタＴdrがダイオード接続される。したがって、駆動トランジスタＴdrのゲート電位Ｖgは、電源線１５に供給される電源電位Ｖddと駆動トランジスタＴdrの閾値電圧Ｖthとの差分値（Ｖg＝Ｖdd−Ｖth）に収束する。   Next, the operation of one unit element P will be described by dividing it into an initialization period, a writing period, and a driving period. First, in the initialization period, a predetermined potential Vref is supplied from the drive circuit (not shown) to the data line 13, and the selection signal Sa of the selection line 11 and the initialization signal Sb of the initialization line 12 are active levels ( High level). Therefore, the potential Vref is supplied from the data line 13 to the electrode E2 of the capacitive element C1 via the selection transistor Tsl. Further, the drive transistor Tdr is diode-connected as the initialization transistor Tint is turned on. Therefore, the gate potential Vg of the drive transistor Tdr converges to a difference value (Vg = Vdd−Vth) between the power supply potential Vdd supplied to the power supply line 15 and the threshold voltage Vth of the drive transistor Tdr.

次に、初期化期間の経過後の書込期間においては、初期化信号Ｓbが非アクティブレベル（ローレベル）に遷移する。したがって、初期化トランジスタＴintがオフ状態に変化して駆動トランジスタＴdrのダイオード接続は解除される。また、選択トランジスタＴslがオン状態に維持されたまま、データ線１３から電極Ｅ2に供給される電位Ｖrefがデータ電位Ｖdataに変更される。データ電位Ｖdataは、単位素子Ｐに指定された階調に応じた電位である。   Next, in the writing period after the lapse of the initialization period, the initialization signal Sb changes to the inactive level (low level). Accordingly, the initialization transistor Tint changes to the off state, and the diode connection of the drive transistor Tdr is released. Further, the potential Vref supplied from the data line 13 to the electrode E2 is changed to the data potential Vdata while the selection transistor Tsl is maintained in the on state. The data potential Vdata is a potential corresponding to the gradation specified for the unit element P.

駆動トランジスタＴdrのゲート電極のインピーダンスは充分に高いから、電極Ｅ2が電位Ｖrefからデータ電位Ｖdataまで変化量ΔＶ（＝Ｖref−Ｖdata）だけ変動すると、電極Ｅ1の電位は、容量素子Ｃ1における容量カップリングによって、初期化期間にて設定された電位Ｖg（＝Ｖdd−Ｖth）から変動する。このときの電極Ｅ1の電位の変化量は、容量素子Ｃ1とその他の寄生容量（例えば駆動トランジスタＴdrのゲート容量やその他の配線に寄生する容量）との容量比に応じて定まる。より具体的には、容量素子Ｃ1の容量値を「Ｃ」として寄生容量の容量値を「Ｃs」とすると、電極Ｅ1の電位の変化量は「ΔＶ・Ｃ／（Ｃ＋Ｃs）」と表現される。したがって、駆動トランジスタＴdrのゲート電位Ｖgは、書込期間の終点において以下の式(1)のレベルに設定される。
Ｖg＝Ｖdd−Ｖth−ｋ・ΔＶ ……（１）
ただし、ｋ＝Ｃ／（Ｃ＋Ｃs） Since the impedance of the gate electrode of the driving transistor Tdr is sufficiently high, when the electrode E2 changes by the change amount ΔV (= Vref−Vdata) from the potential Vref to the data potential Vdata, the potential of the electrode E1 is capacitively coupled in the capacitive element C1. Therefore, the potential Vg (= Vdd−Vth) set in the initialization period varies. The amount of change in the potential of the electrode E1 at this time is determined according to the capacitance ratio between the capacitive element C1 and other parasitic capacitance (for example, the gate capacitance of the driving transistor Tdr or the capacitance parasitic on other wiring). More specifically, when the capacitance value of the capacitive element C1 is “C” and the capacitance value of the parasitic capacitance is “Cs”, the amount of change in the potential of the electrode E1 is expressed as “ΔV · C / (C + Cs)”. . Therefore, the gate potential Vg of the drive transistor Tdr is set to the level of the following formula (1) at the end of the writing period.
Vg = Vdd-Vth-k. [Delta] V (1)
However, k = C / (C + Cs)

次いで、書込期間の経過後の駆動期間においては、選択信号Ｓaが非アクティブレベルに遷移して選択トランジスタＴslがオフ状態に変化する。そして、駆動トランジスタＴdrのゲート電位Ｖgに応じた電流が電源線１５から駆動トランジスタＴdrのソース電極とドレイン電極とを経由して発光素子Ｅに供給される。この電流の供給によって発光素子Ｅはデータ電位Ｖdataに応じた光量で発光する。   Next, in the driving period after the lapse of the writing period, the selection signal Sa changes to the inactive level and the selection transistor Tsl changes to the off state. Then, a current corresponding to the gate potential Vg of the drive transistor Tdr is supplied from the power supply line 15 to the light emitting element E via the source electrode and the drain electrode of the drive transistor Tdr. By supplying this current, the light emitting element E emits light with a light amount corresponding to the data potential Vdata.

いま、駆動トランジスタＴdrが飽和領域で動作する場合を想定すると、駆動期間にて発光素子Ｅに供給される電流量Ｉは以下の式(2)によって表現される。ただし、式(2)における「β」は駆動トランジスタＴdrの利得係数であり、「Ｖgs」は駆動トランジスタＴdrのゲート−ソース間の電圧である。
Ｉ＝（β／２）（Ｖgs−Ｖth）2 ……（２）
＝（β／２）（Ｖdd−Ｖg−Ｖth）2
式(1)の代入によって式(2)は以下のように変形される。
Ｉ＝（β／２）（ｋ・ΔＶ）2
すなわち、発光素子Ｅに供給される電流量Ｉは駆動トランジスタＴdrの閾値電圧Ｖthに依存しない。したがって、本実施形態によれば、各駆動トランジスタＴdrの閾値電圧Ｖthのバラツキ（設計値からの相違や他の単位素子Ｐの駆動トランジスタＴdrとの相違）に起因した発光素子Ｅの光量の誤差（輝度のムラ）を抑制することができる。 Assuming that the driving transistor Tdr operates in the saturation region, the amount of current I supplied to the light emitting element E during the driving period is expressed by the following equation (2). In Equation (2), “β” is the gain coefficient of the drive transistor Tdr, and “Vgs” is the voltage between the gate and the source of the drive transistor Tdr.
I = (β / 2) (Vgs−Vth) 2 (2)
= (Β / 2) (Vdd−Vg−Vth) 2
By substituting equation (1), equation (2) is transformed as follows.
I = (β / 2) (k · ΔV) 2
That is, the amount of current I supplied to the light emitting element E does not depend on the threshold voltage Vth of the drive transistor Tdr. Therefore, according to the present embodiment, an error in the light amount of the light emitting element E (due to variations in the threshold voltage Vth of each drive transistor Tdr (difference from the design value or difference from the drive transistors Tdr of other unit elements P)) ( (Unevenness in brightness) can be suppressed.

＜Ｂ：単位素子Ｐの具体的な構造＞
次に、図面を参照して、以上に説明した単位素子Ｐの具体的な構造を説明する。なお、以下で参照する各図面においては、説明の便宜のために、各要素の寸法や比率を実際の装置から適宜に異ならせてある。 <B: Specific Structure of Unit Element P>
Next, a specific structure of the unit element P described above will be described with reference to the drawings. In each drawing referred to below, for convenience of explanation, the dimensions and ratios of the elements are appropriately changed from actual devices.

＜Ｂ−１：第１実施形態＞
まず、本発明の第１実施形態に係る発光装置Ｄの単位素子Ｐの具体的な構成を説明する。図３は、ひとつの単位素子Ｐの構成を示す平面図であり、図４は、図３におけるIV−IV線からみた断面図である。なお、図３は平面図であるが、各要素の把握を容易化するために、図３と共通する要素については適宜に図３と同態様のハッチングが施されている。以下で参照する他の平面図についても同様である。 <B-1: First Embodiment>
First, a specific configuration of the unit element P of the light emitting device D according to the first embodiment of the present invention will be described. 3 is a plan view showing a configuration of one unit element P, and FIG. 4 is a cross-sectional view taken along line IV-IV in FIG. Although FIG. 3 is a plan view, elements that are the same as those in FIG. 3 are appropriately hatched in the same manner as in FIG. The same applies to other plan views referred to below.

図４に示すように、駆動トランジスタＴdrや発光素子Ｅといった図２の各要素は基板１０の面上に形成される。基板１０は、ガラスやプラスチックなど各種の絶縁性材料からなる板状の部材である。なお、基板１０を覆う絶縁性の膜体（例えば酸化珪素や窒化珪素の膜体）を下地として基板１０の面上に単位素子Ｐの各要素を形成してもよい。また、本実施形態の発光装置Ｄはトップエミッション型である。したがって、基板１０に光透過性は要求されない。   As shown in FIG. 4, each element in FIG. 2 such as the drive transistor Tdr and the light emitting element E is formed on the surface of the substrate 10. The substrate 10 is a plate-like member made of various insulating materials such as glass and plastic. Each element of the unit element P may be formed on the surface of the substrate 10 with an insulating film covering the substrate 10 (for example, a film of silicon oxide or silicon nitride) as a base. Further, the light emitting device D of the present embodiment is a top emission type. Therefore, the substrate 10 is not required to have optical transparency.

図５ないし図７は、単位素子Ｐが形成される各段階における基板１０の面上の様子を示す平面図である。なお、図５ないし図７においては、図３に図示された第１電極２１が形成されるべき領域Ａが二点鎖線によって併記されている。   5 to 7 are plan views showing a state on the surface of the substrate 10 at each stage where the unit element P is formed. 5 to 7, the region A in which the first electrode 21 shown in FIG. 3 is to be formed is also indicated by a two-dot chain line.

図４および図５に示すように、基板１０の面上には、半導体層３１と半導体層４１とがシリコンなどの半導体材料によって形成される。半導体層３１と半導体層４１とは、基板１０の全域にわたって連続に形成された膜体のパターニングによって同一の工程で一括的に形成される。なお、半導体層３１と半導体層４１との関係のように、複数の要素が共通の膜体（単層および複数層の何れであるかは不問である）の選択的な除去によって同一の工程で形成されることを以下では単に「同層から形成される」と表記する。同層から形成された各要素は当然に同一の材料からなり、各々の膜厚は略一致する。複数の要素が同層から形成される構成によれば、その各々が別層から形成される構成と比較して、製造工程の簡素化や製造コストの低減が実現されるという利点がある。   As shown in FIGS. 4 and 5, a semiconductor layer 31 and a semiconductor layer 41 are formed of a semiconductor material such as silicon on the surface of the substrate 10. The semiconductor layer 31 and the semiconductor layer 41 are collectively formed in the same process by patterning a film body formed continuously over the entire area of the substrate 10. As in the relationship between the semiconductor layer 31 and the semiconductor layer 41, a plurality of elements can be removed in the same process by selectively removing a common film body (whether it is a single layer or a plurality of layers). Hereinafter, the formation is simply referred to as “formed from the same layer”. Naturally, each element formed from the same layer is made of the same material, and the film thicknesses thereof are substantially the same. According to the configuration in which a plurality of elements are formed from the same layer, there is an advantage that the manufacturing process can be simplified and the manufacturing cost can be reduced as compared with a configuration in which each of the elements is formed from another layer.

図４および図５に示すように、半導体層３１は、第１素子部３１１と第２素子部３１２とを含む。第１素子部３１１は、駆動トランジスタＴdrの半導体層として機能する略矩形状の部分である。第２素子部３１２は、初期化トランジスタＴintの半導体層として機能する部分であり、第１素子部３１１からみてＸ方向の正側かつＹ方向の負側の領域（すなわち第１素子部３１１の右上部）に形成される。さらに詳述すると、第２素子部３１２は、図５に示すように、第１素子部３１１からＹ方向の負側に連続する部分３１２aと、この部分３１２aからＸ方向の正側に延在する部分３１２bと、部分３１２bからＹ方向の正側に延在する部分３１２cとを含む。   As shown in FIGS. 4 and 5, the semiconductor layer 31 includes a first element unit 311 and a second element unit 312. The first element portion 311 is a substantially rectangular portion that functions as a semiconductor layer of the drive transistor Tdr. The second element portion 312 is a portion that functions as a semiconductor layer of the initialization transistor Tint, and is a region on the positive side in the X direction and the negative side in the Y direction as viewed from the first element portion 311 (that is, the upper right side of the first element portion 311). Part). More specifically, as shown in FIG. 5, the second element portion 312 extends from the first element portion 311 to the negative side in the Y direction, and extends from the portion 312a to the positive side in the X direction. A portion 312b and a portion 312c extending from the portion 312b to the positive side in the Y direction are included.

半導体層４１は、半導体層３１からみてＹ方向の正側に配置された部分であり、図２の容量素子Ｃ1を構成する略矩形状の電極Ｅ2と、電極Ｅ2からＹ方向に延在する素子部４１１とを含む。素子部４１１は、選択トランジスタＴslの半導体層として機能する部分であり、電極Ｅ2からみてＸ方向の負側かつＹ方向の正側の領域（すなわち電極Ｅ2の左下部）に形成される。   The semiconductor layer 41 is a portion arranged on the positive side in the Y direction when viewed from the semiconductor layer 31, and is a substantially rectangular electrode E2 constituting the capacitive element C1 in FIG. 2 and an element extending from the electrode E2 in the Y direction. Part 411. The element portion 411 is a portion that functions as a semiconductor layer of the selection transistor Tsl, and is formed in a region on the negative side in the X direction and the positive side in the Y direction as viewed from the electrode E2 (that is, the lower left portion of the electrode E2).

図４に示すように、半導体層３１と半導体層４１とが形成された基板１０の表面はその全域にわたってゲート絶縁層Ｌ0に覆われる。図４および図６に示すように、ゲート絶縁層Ｌ0の面上には、選択線１１と初期化線１２と中間導電体５１と第１データ線部１３１とが導電性材料によって同層から形成される。   As shown in FIG. 4, the surface of the substrate 10 on which the semiconductor layer 31 and the semiconductor layer 41 are formed is covered with the gate insulating layer L0 over the entire area. As shown in FIGS. 4 and 6, the selection line 11, the initialization line 12, the intermediate conductor 51, and the first data line portion 131 are formed from the same layer by a conductive material on the surface of the gate insulating layer L0. Is done.

選択線１１は、複数の単位素子ＰにわたってＸ方向に延在して半導体層４１の素子部４１１と重なり合う。素子部４１１のうちゲート絶縁層Ｌ0を挟んで選択線１１に対向する領域が選択トランジスタＴslのチャネル領域である。初期化線１２は、複数の単位素子ＰにわたってＸ方向に延在して半導体層３１の第２素子部３１２と重なり合う。第２素子部３１２の部分３１２aおよび部分３１２cの各々のうちゲート絶縁層Ｌ0を挟んで初期化線１２に対向する領域が初期化トランジスタＴintのチャネル領域である。すなわち、本実施形態における初期化トランジスタＴintはデュアルゲート構造のトランジスタである。   The selection line 11 extends in the X direction over the plurality of unit elements P and overlaps the element portion 411 of the semiconductor layer 41. A region of the element portion 411 facing the selection line 11 with the gate insulating layer L0 interposed therebetween is a channel region of the selection transistor Tsl. The initialization line 12 extends in the X direction across the plurality of unit elements P and overlaps the second element portion 312 of the semiconductor layer 31. Of each of the portion 312a and the portion 312c of the second element portion 312, the region facing the initialization line 12 with the gate insulating layer L0 interposed therebetween is the channel region of the initialization transistor Tint. That is, the initialization transistor Tint in this embodiment is a dual gate transistor.

中間導電体５１は、選択線１１と初期化線１２との間隙の領域に形成された部分であり、電極Ｅ1とゲート電極５１１と連結部５１３とを含む。電極Ｅ1は、基板１０に垂直な方向からみて半導体層４１の電極Ｅ2と重なり合う略矩形状の部分である。図４および図６に示すように、ゲート絶縁層Ｌ0（誘電体）を挟んで電極Ｅ1と電極Ｅ2とが対向することによって図２の容量素子Ｃ1が構成される。   The intermediate conductor 51 is a portion formed in a gap region between the selection line 11 and the initialization line 12 and includes an electrode E1, a gate electrode 511, and a connecting portion 513. The electrode E1 is a substantially rectangular portion that overlaps the electrode E2 of the semiconductor layer 41 when viewed from the direction perpendicular to the substrate 10. As shown in FIGS. 4 and 6, the electrode C1 and the electrode E2 face each other with the gate insulating layer L0 (dielectric material) interposed therebetween, so that the capacitive element C1 shown in FIG.

連結部５１３は、電極Ｅ1の右上部からＹ方向の負側に延在する。ゲート電極５１１は、電極Ｅ1と間隔をあけて連結部５１３からＸ方向の負側に延在する部分であり、第１素子部３１１の略全幅（Ｘ方向の寸法）にわたって第１素子部３１１と重なり合う。図４に示すように、第１素子部３１１のうちゲート絶縁層Ｌ0を挟んでゲート電極５１１に対向する領域が駆動トランジスタＴdrのチャネル領域３１１cである。また、第１素子部３１１のうちチャネル領域３１１cよりも電極Ｅ2側の領域（すなわち、図６のように基板１０に垂直な方向からみてゲート電極５１１と電極Ｅ1との間隙に位置する領域）はソース領域３１１sであり、その反対側の領域はドレイン領域３１１dである。   The connecting portion 513 extends from the upper right portion of the electrode E1 to the negative side in the Y direction. The gate electrode 511 is a portion that extends from the connecting portion 513 to the negative side in the X direction with a gap from the electrode E1, and extends substantially across the entire width (dimension in the X direction) of the first element portion 311 from the first element portion 311. overlap. As shown in FIG. 4, in the first element portion 311, a region facing the gate electrode 511 across the gate insulating layer L0 is a channel region 311c of the driving transistor Tdr. Further, a region of the first element portion 311 closer to the electrode E2 than the channel region 311c (that is, a region located in the gap between the gate electrode 511 and the electrode E1 as viewed from the direction perpendicular to the substrate 10 as shown in FIG. 6). It is a source region 311s, and the opposite region is a drain region 311d.

第１データ線部１３１は、図２のデータ線１３を構成する部分である。この第１データ線部１３１は、中間導電体５１からみてＸ方向の負側の領域に配置され、選択線１１と初期化線１２との間隙にてＹ方向に延在する。   The first data line part 131 is a part constituting the data line 13 of FIG. The first data line portion 131 is disposed in a negative region in the X direction when viewed from the intermediate conductor 51, and extends in the Y direction at a gap between the selection line 11 and the initialization line 12.

図８は、図６の段階にある４個の単位素子ＰがＸ方向およびＹ方向にわたって配列する様子を示す平面図である。図６および図８に示すように、各単位素子Ｐにおいて、Ｙ方向の負側の周縁に形成された第２素子部３１２（初期化トランジスタＴint）はＸ方向の正側に位置し、Ｙ方向の正側の周縁に形成された素子部４１１（選択トランジスタＴsl）はＸ方向の負側に位置する。   FIG. 8 is a plan view showing a state where the four unit elements P in the stage of FIG. 6 are arranged in the X direction and the Y direction. As shown in FIGS. 6 and 8, in each unit element P, the second element portion 312 (initializing transistor Tint) formed on the negative edge in the Y direction is located on the positive side in the X direction, and is in the Y direction. The element part 411 (selection transistor Tsl) formed on the peripheral edge on the positive side is located on the negative side in the X direction.

いま、第２素子部３１２と素子部４１１とが各単位素子ＰにおけるＸ方向の同じ側に配置された構成を想定する。この構成においては、第２素子部３１２と素子部４１１とを確実に離間させるために、Ｙ方向に隣接する各単位素子Ｐの間隙の領域（図８の領域Ｂに相当する領域）を充分に確保する必要があるから、単位素子Ｐの高精細化が阻害されるという問題がある。これに対し、本実施形態においては、第２素子部３１２および素子部４１１のＸ方向における位置が相違するから、図８に示すように、第２素子部３１２と素子部４１１とは領域Ｂ内にてＸ方向に沿って交互に配列する。この構成によれば、領域Ｂを狭小化した場合であっても第２素子部３１２と素子部４１１とは確実に離間するから、単位素子Ｐの高精細化が容易であるという利点がある。   Now, a configuration is assumed in which the second element unit 312 and the element unit 411 are arranged on the same side in the X direction in each unit element P. In this configuration, in order to ensure the separation between the second element portion 312 and the element portion 411, a gap region (a region corresponding to the region B in FIG. 8) between the unit elements P adjacent in the Y direction is sufficiently provided. Since it is necessary to ensure, there is a problem that high definition of the unit element P is hindered. On the other hand, in the present embodiment, since the positions of the second element portion 312 and the element portion 411 in the X direction are different, the second element portion 312 and the element portion 411 are in the region B as shown in FIG. Are alternately arranged along the X direction. According to this configuration, even when the region B is narrowed, the second element portion 312 and the element portion 411 are surely separated from each other, so that there is an advantage that the high definition of the unit element P is easy.

図４に示すように、中間導電体５１や第１データ線部１３１が形成されたゲート絶縁層Ｌ0の表面はその全域にわたって第１絶縁層Ｌ1に覆われる。図４および図７に示すように、第１絶縁層Ｌ1の面上には、接続部６１と素子導通部７１と電源線１５と第２データ線部１３２とが導電性材料によって同層から形成される。   As shown in FIG. 4, the surface of the gate insulating layer L0 on which the intermediate conductor 51 and the first data line portion 131 are formed is covered with the first insulating layer L1 over the entire area. As shown in FIGS. 4 and 7, the connecting portion 61, the element conducting portion 71, the power supply line 15, and the second data line portion 132 are formed from the same layer on the surface of the first insulating layer L1 by a conductive material. Is done.

図７のように基板１０に垂直な方向からみると、接続部６１は、第２素子部３１２の部分３１２cにおけるＹ方向の正側の端部と中間導電体５１（ゲート電極５１１）とに重なり合う。そして、接続部６１は、第１絶縁層Ｌ1とゲート絶縁層Ｌ0とを貫通するコンタクトホールＨa1を介して部分３１２cに導通するとともに、第１絶縁層Ｌ1を貫通するコンタクトホールＨa2を介して中間導電体５１に導通する。すなわち、駆動トランジスタＴdrのゲート電極５１１（容量素子Ｃ1の電極Ｅ1）と初期化トランジスタＴintとは接続部６１を介して電気的に接続される。なお、本明細書におけるコンタクトホールとは、絶縁層の一方の側に位置する要素と絶縁層の他方の側に位置する要素とを電気的に接続するための部分であり、より具体的には絶縁層をその厚さ方向に貫通する部分（孔や穴）である。コンタクトホールの平面的な形状は任意である。   When viewed from the direction perpendicular to the substrate 10 as shown in FIG. 7, the connecting portion 61 overlaps the Y-direction positive end of the portion 312 c of the second element portion 312 and the intermediate conductor 51 (gate electrode 511). . The connecting portion 61 is electrically connected to the portion 312c through a contact hole Ha1 that passes through the first insulating layer L1 and the gate insulating layer L0, and is intermediately conductive through a contact hole Ha2 that passes through the first insulating layer L1. Conducted to the body 51. That is, the gate electrode 511 of the drive transistor Tdr (the electrode E1 of the capacitive element C1) and the initialization transistor Tint are electrically connected via the connection portion 61. Note that the contact hole in this specification is a portion for electrically connecting an element located on one side of the insulating layer and an element located on the other side of the insulating layer, more specifically. A portion (hole or hole) that penetrates the insulating layer in the thickness direction. The planar shape of the contact hole is arbitrary.

素子導通部７１は、駆動トランジスタＴdrと発光素子Ｅとの間に介在して両者を電気的に接続する部分であり、基板１０に垂直な方向からみると、駆動トランジスタＴdrを挟んで容量素子Ｃ1とは反対側の領域（すなわち駆動トランジスタＴdrに対してＹ方向の負側の領域）に配置される。本実施形態の素子導通部７１は、基板１０に垂直な方向からみて第１素子部３１１のドレイン領域３１１dに重なり合う部分７１１と、初期化線１２を挟んで部分７１１とは反対側に位置する部分７１２とが連続する形状である。   The element conduction portion 71 is a portion that is interposed between the driving transistor Tdr and the light emitting element E and electrically connects them. When viewed from the direction perpendicular to the substrate 10, the element C1 sandwiches the driving transistor Tdr. Is disposed in a region opposite to (i.e., a region on the negative side in the Y direction with respect to the drive transistor Tdr). The element conduction portion 71 of this embodiment includes a portion 711 that overlaps the drain region 311d of the first element portion 311 and a portion that is located on the opposite side of the portion 711 across the initialization line 12 when viewed from the direction perpendicular to the substrate 10. 712 is a continuous shape.

基板１０に垂直な方向からみて第１絶縁層Ｌ1のうちドレイン領域３１１dと重なり合う領域には、第１絶縁層Ｌ1とゲート絶縁層Ｌ0とを貫通する複数のコンタクトホールＨa3が形成される。これらのコンタクトホールＨa3はゲート電極５１１が延在するＸ方向（すなわち駆動トランジスタＴdrのチャネル幅の方向）に配列する。素子導通部７１の部分７１１は、各コンタクトホールＨa3を介してドレイン領域３１１dに導通する。   A plurality of contact holes Ha3 penetrating the first insulating layer L1 and the gate insulating layer L0 are formed in a region overlapping the drain region 311d in the first insulating layer L1 when viewed from the direction perpendicular to the substrate 10. These contact holes Ha3 are arranged in the X direction in which the gate electrode 511 extends (that is, the channel width direction of the driving transistor Tdr). The portion 711 of the element conducting portion 71 is conducted to the drain region 311d through each contact hole Ha3.

次に、図９は、図８の段階にある４個の単位素子ＰがＸ方向およびＹ方向にわたって配列する様子を示す平面図である。図７および図９に示すように、電源線１５は、複数の単位素子Ｐの配列に沿ってＸ方向に延在する帯状の配線である。この電源線１５は、基板１０に垂直な方向からみて、各単位素子Ｐの容量素子Ｃ1と駆動トランジスタＴdrのソース領域３１１sとの双方に重なり合う。図７に示すように、第１絶縁層Ｌ1のうちソース領域３１１sと重なり合う領域には、第１絶縁層Ｌ1とゲート絶縁層Ｌ0とを貫通する複数のコンタクトホールＨa4が形成される。これらのコンタクトホールＨa4はゲート電極５１１が延在するＸ方向に配列する。電源線１５は、各コンタクトホールＨa4を介して駆動トランジスタＴdrのソース領域３１１sに導通する。   Next, FIG. 9 is a plan view showing a state in which the four unit elements P in the stage of FIG. 8 are arranged over the X direction and the Y direction. As shown in FIGS. 7 and 9, the power supply line 15 is a strip-like wiring extending in the X direction along the arrangement of the plurality of unit elements P. The power supply line 15 overlaps with both the capacitive element C1 of each unit element P and the source region 311s of the drive transistor Tdr when viewed from the direction perpendicular to the substrate 10. As shown in FIG. 7, a plurality of contact holes Ha4 penetrating the first insulating layer L1 and the gate insulating layer L0 are formed in a region overlapping the source region 311s in the first insulating layer L1. These contact holes Ha4 are arranged in the X direction in which the gate electrode 511 extends. The power supply line 15 is electrically connected to the source region 311s of the drive transistor Tdr through each contact hole Ha4.

本実施形態の電源線１５は、基板１０に垂直な方向からみて、選択トランジスタＴsl（素子部４１１）や選択線１１および初期化トランジスタＴint（第２素子部３１２）や初期化線１２と重なり合わないように、その形状や寸法が選定されている。換言すると、電源線１５は、図９に示すように、選択線１１に沿った各選択トランジスタＴslの配列と初期化線１２に沿った各初期化トランジスタＴintの配列との間隙の領域にてＸ方向に延在する。   The power supply line 15 of the present embodiment overlaps with the selection transistor Tsl (element unit 411), the selection line 11, the initialization transistor Tint (second element unit 312), and the initialization line 12 when viewed from the direction perpendicular to the substrate 10. The shape and dimensions are selected so that there is no such thing. In other words, as shown in FIG. 9, the power supply line 15 is X in the region of the gap between the arrangement of the selection transistors Tsl along the selection line 11 and the arrangement of the initialization transistors Tint along the initialization line 12. Extend in the direction.

第２データ線部１３２は、第１データ線部１３１と協働してデータ線１３を構成する部分であり、図７および図９に示すように各電源線１５の間隙にてＹ方向に延在する。図７に示すように、第２データ線部１３２のうちＹ方向の正側（下側）の端部１３２aは、第１データ線部１３１におけるＹ方向の負側（上側）の端部１３１a（図６参照）と重なり合う。端部１３２aと端部１３１aとは第１絶縁層Ｌ1を貫通するコンタクトホールＨa5を介して相互に導通する。同様に、第２データ線部１３２のうちＹ方向の負側の端部１３２bと第１データ線部１３１におけるＹ方向の正側の端部１３１b（図６参照）とはコンタクトホールＨa6を介して相互に導通する。以上のように、Ｙ方向に沿って交互に配列する第１データ線部１３１と第２データ線部１３２とが電気的に接続されることによって、Ｙ方向に直線状に延在するデータ線１３が構成される。   The second data line portion 132 is a portion constituting the data line 13 in cooperation with the first data line portion 131, and extends in the Y direction at the gap between the power supply lines 15 as shown in FIGS. Exists. As shown in FIG. 7, the positive end (lower) end 132 a in the Y direction of the second data line portion 132 is the negative end (upper) end 131 a (in the Y direction of the first data line portion 131). (See FIG. 6). The end portion 132a and the end portion 131a are electrically connected to each other through a contact hole Ha5 that penetrates the first insulating layer L1. Similarly, the negative end 132b in the Y direction in the second data line portion 132 and the positive end 131b in the Y direction in the first data line portion 131 (see FIG. 6) are connected via the contact hole Ha6. Conducts with each other. As described above, the first data line portions 131 and the second data line portions 132 that are alternately arranged along the Y direction are electrically connected to each other, whereby the data lines 13 extending linearly in the Y direction. Is configured.

図７に示すように、第２データ線部１３２には分岐部１３４が連設される。分岐部１３４は、選択線１１を挟んで容量素子Ｃ1とは反対側に位置する部分であり、Ｘ方向に延在して半導体層４１の素子部４１１と重なり合う。この分岐部１３４は、第１絶縁層Ｌ1とゲート絶縁層Ｌ0とを貫通するコンタクトホールＨa7を介して素子部４１１に導通する。すなわち、選択トランジスタＴslとデータ線１３とは分岐部１３４を介して電気的に接続される。   As shown in FIG. 7, a branch portion 134 is connected to the second data line portion 132. The branching portion 134 is a portion located on the opposite side of the capacitive element C1 across the selection line 11, extends in the X direction, and overlaps the element portion 411 of the semiconductor layer 41. The branch portion 134 is electrically connected to the element portion 411 through a contact hole Ha7 that penetrates the first insulating layer L1 and the gate insulating layer L0. That is, the selection transistor Tsl and the data line 13 are electrically connected via the branch part 134.

図７および図９に示すように、各単位素子Ｐの容量素子Ｃ1は、そのＸ方向の正側に隣接する他の単位素子Ｐに対応したデータ線１３に隣接する。図１０は、任意のひとつの単位素子Ｐ1とそのＸ方向の正側に隣接する他の単位素子Ｐ2との近傍を拡大して示す断面図である。同図においては、単位素子Ｐ1の中間導電体５１（ここでは特に容量素子Ｃ1の電極Ｅ1）と、単位素子Ｐ2に対応したデータ線１３の第１データ線部１３１とが図示されている。   As shown in FIGS. 7 and 9, the capacitive element C1 of each unit element P is adjacent to the data line 13 corresponding to another unit element P adjacent to the positive side in the X direction. FIG. 10 is an enlarged sectional view showing the vicinity of an arbitrary unit element P1 and another unit element P2 adjacent to the positive side in the X direction. In the drawing, an intermediate conductor 51 of the unit element P1 (here, particularly an electrode E1 of the capacitive element C1) and a first data line portion 131 of the data line 13 corresponding to the unit element P2 are shown.

中間導電体５１と第１データ線部１３１とは同層から形成されて相互に近接するから、図１０に示すように、中間導電体５１の電極Ｅ1と第１データ線部１３１とは容量的に結合して両者間には容量（寄生容量）Ｃaが付随する。したがって、単位素子Ｐ1の電極Ｅ1（さらには駆動トランジスタＴdrのゲート電極５１１）の電位Ｖgは、本来ならば単位素子Ｐ1に対応したデータ線１３の電位の変動量（単位素子Ｐ1の階調に応じた電圧）のみによって設定されるべきにも拘わらず、実際には単位素子Ｐ2に対応した第１データ線部１３１の電位の変動量（単位素子Ｐ2の階調に応じた電圧）の影響も受ける。すなわち、各単位素子Ｐの駆動トランジスタＴdrにおけるゲート電位Ｖgを正確に設定できず、この結果として発光素子Ｅの光量に誤差が生じる可能性がある。   Since the intermediate conductor 51 and the first data line portion 131 are formed from the same layer and are close to each other, the electrode E1 of the intermediate conductor 51 and the first data line portion 131 are capacitive as shown in FIG. And a capacitance (parasitic capacitance) Ca accompanies them. Therefore, the potential Vg of the electrode E1 of the unit element P1 (and also the gate electrode 511 of the drive transistor Tdr) is originally a variation amount of the potential of the data line 13 corresponding to the unit element P1 (according to the gradation of the unit element P1). In fact, it is also influenced by the amount of fluctuation in the potential of the first data line portion 131 corresponding to the unit element P2 (voltage corresponding to the gradation of the unit element P2). . That is, the gate potential Vg in the drive transistor Tdr of each unit element P cannot be set accurately, and as a result, an error may occur in the light amount of the light emitting element E.

図７に示すように、第１データ線部１３１と電源線１５とは第１絶縁層Ｌ1を挟んで対向する。したがって、第１データ線部１３１と電源線１５との間には容量が形成される。本実施形態においては、図１０に示すように、単位素子Ｐ2の第１データ線部１３１と電源線１５との間に形成される容量Ｃbの容量値ｃ2が、この第１データ線部１３１と単位素子Ｐ1の中間導電体５１（電極Ｅ1）との間に付随する容量Ｃaの容量値ｃ1よりも大きい。この構成によれば、単位素子Ｐ2の第１データ線部１３１の電位の変動によって単位素子Ｐ1の中間導電体５１（電極Ｅ1）に与えられる影響が容量Ｃbによって低減される。したがって、各単位素子Ｐにおける駆動トランジスタＴdrのゲート電位Ｖgやこのゲート電位Ｖgに応じた発光素子Ｅの光量を高い精度で所期値に設定することができる。   As shown in FIG. 7, the first data line portion 131 and the power supply line 15 face each other with the first insulating layer L1 interposed therebetween. Therefore, a capacitor is formed between the first data line portion 131 and the power supply line 15. In the present embodiment, as shown in FIG. 10, the capacitance value c2 of the capacitor Cb formed between the first data line portion 131 of the unit element P2 and the power supply line 15 is the same as the first data line portion 131. It is larger than the capacitance value c1 of the capacitance Ca associated with the intermediate conductor 51 (electrode E1) of the unit element P1. According to this configuration, the capacitance Cb reduces the influence exerted on the intermediate conductor 51 (electrode E1) of the unit element P1 by the fluctuation of the potential of the first data line portion 131 of the unit element P2. Therefore, the gate potential Vg of the drive transistor Tdr in each unit element P and the light amount of the light emitting element E according to the gate potential Vg can be set to the desired values with high accuracy.

本実施形態においては、以上の条件（ｃ2＞ｃ1）が満たされるように、第１データ線部１３１と電源線１５との距離（第１絶縁層Ｌ1の膜厚）や、単位素子Ｐ1の中間導電体５１と単位素子Ｐ2の第１データ線部１３１との間隔が選定されている。さらに詳述すると、単位素子Ｐ2の第１データ線部１３１と電源線１５との距離（第１絶縁層Ｌ1の膜厚）は、単位素子Ｐ1の中間導電体５１と単位素子Ｐ2の第１データ線部１３１との間隔よりも小さい。また、単位素子Ｐ2の第１データ線部１３１と電源線１５とが第１絶縁層Ｌ1を挟んで対向する面積（すなわち基板１０に垂直な方向からみて第１データ線部１３１と電源線１５とが重なり合う部分の面積）は、この第１データ線部１３１と単位素子Ｐ1の中間導電体５１とが対向する面積（すなわち中間導電体５１の側端面（基板１０に垂直な側面）のうち第１データ線部１３１の側端面に対向する領域の面積）よりも大きい。以上のように各部の寸法や間隔を選定することによって容量値ｃ2を容量値ｃ1よりも大きくすることができる。   In the present embodiment, the distance (the film thickness of the first insulating layer L1) between the first data line portion 131 and the power supply line 15 and the middle of the unit element P1 so that the above condition (c2> c1) is satisfied. The distance between the conductor 51 and the first data line portion 131 of the unit element P2 is selected. More specifically, the distance between the first data line portion 131 of the unit element P2 and the power supply line 15 (film thickness of the first insulating layer L1) is the first data of the intermediate conductor 51 of the unit element P1 and the unit element P2. It is smaller than the interval with the line part 131. In addition, the first data line portion 131 and the power supply line 15 of the unit element P2 are opposed to each other with the first insulating layer L1 interposed therebetween (that is, when viewed from the direction perpendicular to the substrate 10) Is an area where the first data line portion 131 and the intermediate conductor 51 of the unit element P1 face each other (that is, the first end of the side end surfaces (side surfaces perpendicular to the substrate 10) of the intermediate conductor 51). Larger than the area facing the side end face of the data line portion 131). As described above, the capacitance value c2 can be made larger than the capacitance value c1 by selecting the dimensions and intervals of the respective parts.

ただし、データ線１３のデータ電位Ｖdataに応じて駆動トランジスタＴdrのゲート電位Ｖgを正確に設定するためには、任意の単位素子Ｐ2における容量Ｃbの容量値ｃ2が、その単位素子Ｐ2の容量素子Ｃ1の容量値Ｃ（ゲート電極５１１に容量Ｃsが寄生する場合には容量素子Ｃ1と寄生容量Ｃsとの合成容量）よりも小さいことが望ましい。この条件を満たすために、例えば、第１データ線部１３１と電源線１５との間隙は、容量素子Ｃ1における電極Ｅ1と電極Ｅ2との間隙よりも大きい寸法に選定される。さらに詳述すると、第１データ線部１３１と電源線１５との間に介在する第１絶縁層Ｌ1（すなわち容量Ｃbの誘電体）の膜厚は、電極Ｅ1と電極Ｅ2との間に介在するゲート絶縁層Ｌ0（容量素子Ｃ1の誘電体）の膜厚よりも大きい寸法に選定される。また、電極Ｅ1と電極Ｅ2との対向する面積（すなわち容量素子Ｃ1の面積）が第１データ線部１３１と電源線１５との対向する面積よりも大面積とされた構成によっても、容量Ｃbの容量値ｃ2は容量素子Ｃ1の容量値Ｃよりも小さくなる。   However, in order to accurately set the gate potential Vg of the drive transistor Tdr according to the data potential Vdata of the data line 13, the capacitance value c2 of the capacitance Cb in the arbitrary unit element P2 is set to the capacitance element C1 of the unit element P2. Is preferably smaller than the capacitance value C (the combined capacitance of the capacitive element C1 and the parasitic capacitance Cs when the capacitance Cs is parasitic on the gate electrode 511). In order to satisfy this condition, for example, the gap between the first data line portion 131 and the power supply line 15 is selected to be larger than the gap between the electrode E1 and the electrode E2 in the capacitive element C1. More specifically, the thickness of the first insulating layer L1 (that is, the dielectric of the capacitor Cb) interposed between the first data line portion 131 and the power supply line 15 is interposed between the electrode E1 and the electrode E2. The dimension is selected to be larger than the film thickness of the gate insulating layer L0 (the dielectric of the capacitive element C1). In addition, the capacitance Cb is also increased by the configuration in which the area where the electrode E1 and the electrode E2 face each other (that is, the area of the capacitive element C1) is larger than the area where the first data line portion 131 and the power supply line 15 face each other. The capacitance value c2 is smaller than the capacitance value C of the capacitive element C1.

さて、図４に示すように、第２データ線部１３２や電源線１５が形成された第１絶縁層Ｌ1の表面はその全域にわたって第２絶縁層Ｌ2に覆われる。図３および図４に示すように、第２絶縁層Ｌ2の表面には第１電極２１が形成される。第１電極２１は、基板１０に垂直な方向からみて素子導通部７１や駆動トランジスタＴdrや容量素子Ｃ1と重なり合う略矩形状の電極である。本実施形態の第１電極２１は、アルミニウムや銀などの金属またはこれらの金属を主成分とする合金など光反射性の導電性材料によって形成される。この第１電極２１は、第２絶縁層Ｌ2を貫通するコンタクトホールＨa8を介して素子導通部７１の部分７１２に導通する。すなわち、駆動トランジスタＴdrのドレイン領域３１１dと発光素子Ｅの第１電極２１とは素子導通部７１を介して電気的に接続される。   As shown in FIG. 4, the surface of the first insulating layer L1 on which the second data line portion 132 and the power supply line 15 are formed is covered with the second insulating layer L2 over the entire area. As shown in FIGS. 3 and 4, the first electrode 21 is formed on the surface of the second insulating layer L2. The first electrode 21 is a substantially rectangular electrode that overlaps the element conducting portion 71, the drive transistor Tdr, and the capacitive element C 1 when viewed from the direction perpendicular to the substrate 10. The first electrode 21 of the present embodiment is formed of a light-reflective conductive material such as a metal such as aluminum or silver or an alloy containing these metals as a main component. The first electrode 21 is electrically connected to the portion 712 of the element conductive portion 71 through a contact hole Ha8 that penetrates the second insulating layer L2. In other words, the drain region 311 d of the drive transistor Tdr and the first electrode 21 of the light emitting element E are electrically connected via the element conducting portion 71.

第１電極２１が形成された第２絶縁層Ｌ2の面上には、各単位素子Ｐの境界を仕切る形状（格子状）の隔壁２５が形成される。この隔壁２５は、相隣接する第１電極２１を電気的に絶縁させる役割（すなわち第１電極２１の電位の個別的な制御を可能とする役割）を担う。各発光素子Ｅの発光層２３は、隔壁２５の内周面に包囲されて第１電極２１を底面とする窪みに形成される。なお、発光層２３による発光を促進または効率化するための各種の機能層（正孔注入層、正孔輸送層、電子注入層、電子輸送層、正孔ブロック層、電子ブロック層）が発光層２３に積層された構成としてもよい。   On the surface of the second insulating layer L2 on which the first electrode 21 is formed, partition walls 25 having a shape (lattice shape) that partitions the boundaries of the unit elements P are formed. The partition wall 25 plays a role of electrically insulating the adjacent first electrodes 21 (that is, a role enabling individual control of the potential of the first electrode 21). The light emitting layer 23 of each light emitting element E is formed in a recess surrounded by the inner peripheral surface of the partition wall 25 and having the first electrode 21 as a bottom surface. Various functional layers (a hole injection layer, a hole transport layer, an electron injection layer, an electron transport layer, a hole block layer, and an electron block layer) for promoting or improving the light emission by the light emitting layer 23 are the light emitting layers. It is good also as a structure laminated | stacked on 23. FIG.

図４に示すように、第２電極２２は、複数の単位素子Ｐにわたって連続に形成されて発光層２３および隔壁２５を覆う電極である。したがって、隔壁２５は、各発光素子Ｅの間隙の領域において各第１電極２１と第２電極２２とを電気的に絶縁する。換言すると、隔壁２５は、第１電極２１と第２電極２２との間に電流が流れる領域（すなわち実際に発光する領域）を画定する。第２電極２２は、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）といった光透過性の導電性材料によって形成される。したがって、発光層２３から基板１０とは反対側に出射した光と発光層２３から基板１０側に出射して第１電極２１の表面で反射した光とは第２電極２２を透過して出射する。すなわち、本実施形態の発光装置Ｄはトップエミッション型である。   As shown in FIG. 4, the second electrode 22 is an electrode that is formed continuously over the plurality of unit elements P and covers the light emitting layer 23 and the partition walls 25. Therefore, the partition wall 25 electrically insulates the first electrode 21 and the second electrode 22 in the gap region between the light emitting elements E. In other words, the partition wall 25 defines a region where current flows between the first electrode 21 and the second electrode 22 (that is, a region that actually emits light). The second electrode 22 is formed of a light transmissive conductive material such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide). Therefore, the light emitted from the light emitting layer 23 to the opposite side of the substrate 10 and the light emitted from the light emitting layer 23 toward the substrate 10 and reflected by the surface of the first electrode 21 are transmitted through the second electrode 22 and emitted. . That is, the light emitting device D of this embodiment is a top emission type.

第２電極２２はその全域にわたって封止材（図示略）に覆われる。この封止材は、第２電極２２を保護する第１層と、第２電極２２の表面の段差を平坦化する第２層と、第２電極２２や発光層２３への不純物（例えば水分）の浸入を防止する第３層（バリア層）とが第２電極２２側からこの順番に積層された構造となっている。   The second electrode 22 is covered with a sealing material (not shown) over the entire area. The sealing material includes a first layer that protects the second electrode 22, a second layer that flattens the step on the surface of the second electrode 22, and impurities (for example, moisture) to the second electrode 22 and the light emitting layer 23. A third layer (barrier layer) for preventing the intrusion of the first electrode 22 is laminated in this order from the second electrode 22 side.

以上に説明したように、本実施形態においては、駆動トランジスタＴdrを挟んで容量素子Ｃ1とは反対側の領域に素子導通部７１が配置される。この構成によれば、容量素子Ｃ1に要求される容量値を低減できるという効果が奏される。この効果について詳述すると以下の通りである。   As described above, in the present embodiment, the element conduction portion 71 is disposed in a region opposite to the capacitive element C1 with the drive transistor Tdr interposed therebetween. According to this configuration, there is an effect that the capacitance value required for the capacitive element C1 can be reduced. This effect will be described in detail as follows.

いま、基板１０に垂直な方向からみて駆動トランジスタＴdrと容量素子Ｃ1との間隙に素子導通部７１が配置された構成（以下「構成１」という）を想定する。この構成１においては、容量素子Ｃ1の電極Ｅ1と素子導通部７１とが第１絶縁層Ｌ1を挟んで近接する。したがって、図１１に破線で図示されるように、電極Ｅ1と素子導通部７１（第１電極２１）との間には容量Ｃxが付随する。   Now, a configuration (hereinafter referred to as “configuration 1”) in which the element conduction portion 71 is disposed in the gap between the drive transistor Tdr and the capacitive element C1 when viewed from the direction perpendicular to the substrate 10 is assumed. In Configuration 1, the electrode E1 of the capacitive element C1 and the element conduction portion 71 are close to each other with the first insulating layer L1 interposed therebetween. Therefore, as shown by a broken line in FIG. 11, a capacitance Cx is attached between the electrode E1 and the element conduction portion 71 (first electrode 21).

書込期間において電極Ｅ1の電位は「ΔＶ・Ｃ／（Ｃ＋Ｃs）」だけ変化する。構成１における容量値Ｃsは、電極Ｅ1と素子導通部７１とが容量的に結合しない場合と比較して容量Ｃxの分だけ増大するから、データ線１３の電位の変動量ΔＶに対する駆動トランジスタＴdrのゲート電位Ｖgの変動量は制限される。したがって、ゲート電位Ｖgを変動量ΔＶに応じて広範囲に変動させるためには（すなわち発光素子Ｅの光量の範囲を充分に確保するためには）、ゲート絶縁層Ｌ0の膜厚の低減や電極Ｅ1および電極Ｅ2の面積の増大といった方策によって、容量素子Ｃ1に充分な容量値Ｃを確保する必要がある。ゲート絶縁層Ｌ0の膜厚を低減するには限界があるから、構成１においては結局のところ電極Ｅ1や電極Ｅ2の面積を増大させる必要がある。しかしながら、容量素子Ｃ1の面積を増大した場合には単位素子Ｐの高精細化が制限されるという問題がある。   In the writing period, the potential of the electrode E1 changes by “ΔV · C / (C + Cs)”. The capacitance value Cs in the configuration 1 increases by the capacitance Cx as compared with the case where the electrode E1 and the element conduction portion 71 are not capacitively coupled, and therefore the drive transistor Tdr of the drive transistor Tdr with respect to the fluctuation amount ΔV of the potential of the data line 13. A variation amount of the gate potential Vg is limited. Therefore, in order to vary the gate potential Vg over a wide range according to the variation amount ΔV (that is, to ensure a sufficient light amount range of the light emitting element E), the gate insulating layer L0 can be reduced in film thickness or the electrode E1. It is necessary to ensure a sufficient capacitance value C for the capacitive element C1 by measures such as increasing the area of the electrode E2. Since there is a limit to reducing the thickness of the gate insulating layer L0, in the configuration 1, it is necessary to increase the area of the electrode E1 and the electrode E2 after all. However, when the area of the capacitive element C1 is increased, there is a problem that the high definition of the unit element P is limited.

なお、第１絶縁層Ｌ1を充分な膜厚に形成することで電極Ｅ1と素子導通部７１とを離間させれば、構成１においても容量Ｃxは低減される。しかしながら、第１絶縁層Ｌ1を厚く形成すると、クラックなど成膜の不良が発生し易くなるという問題や、コンタクトホールの不良（例えば第１絶縁層Ｌ1のうちコンタクトホールの部分が完全に除去されないといった不良）に起因して各要素が完全には導通されないといった問題が生じ得るから、この方法による容量Ｃxの低減には限界がある。   If the electrode E1 and the element conducting portion 71 are separated from each other by forming the first insulating layer L1 to a sufficient thickness, the capacitance Cx can be reduced even in the configuration 1. However, when the first insulating layer L1 is formed thick, there is a problem that film formation defects such as cracks are likely to occur, and contact hole defects (for example, the contact hole portion of the first insulating layer L1 is not completely removed). There is a limit to the reduction of the capacitance Cx by this method because there may be a problem that each element is not completely conducted due to a failure.

これに対し、本実施形態においては、駆動トランジスタＴdrを挟んで容量素子Ｃ1とは反対側の領域に素子導通部７１が配置されるから、電極Ｅ1と素子導通部７１とに付随する容量Ｃxは構成１と比較して充分に低減される。したがって、容量素子Ｃ1の面積を構成１ほど増大させなくても、駆動トランジスタＴdrのゲート電極５１１のゲート電位Ｖg（さらには発光素子Ｅの光量）を広範囲にわたって変化させることができる。   On the other hand, in the present embodiment, since the element conduction portion 71 is disposed in a region opposite to the capacitance element C1 across the drive transistor Tdr, the capacitance Cx associated with the electrode E1 and the element conduction portion 71 is Compared with the configuration 1, it is sufficiently reduced. Therefore, the gate potential Vg of the gate electrode 511 of the drive transistor Tdr (and the light amount of the light emitting element E) can be changed over a wide range without increasing the area of the capacitive element C1 as much as the configuration 1.

また、本実施形態においては、電源線１５と同層から形成される素子導通部７１および接続部６１の双方が、基板１０に垂直な方向からみて駆動トランジスタＴdrのＹ方向の負側（すなわち電源線１５の幅方向の一方の側）に位置する。この構成によれば、第１絶縁層Ｌ1の表面のうち駆動トランジスタＴdrに対してＹ方向の正側（電源線１５の幅方向の他方の側）に、電源線１５が形成されるスペースを充分に確保することが可能である。したがって、電源線１５を幅広に形成してその抵抗を低減できるという効果が奏される。特に、本実施形態においては、容量素子Ｃ1と重なり合うように電源線１５が形成されるから、例えば電源線１５が駆動トランジスタＴdrのソース領域３１sのみと重なり合う構成と比較して、電源線１５の抵抗は大幅に低減される。そして、この低抵抗化によって電源線１５の面内における電圧降下が抑制されるから、各単位素子Ｐに供給される電源電位Ｖddのバラツキやこれに起因した各発光素子Ｅの光量のバラツキを低減できる。   In the present embodiment, both the element conduction portion 71 and the connection portion 61 formed from the same layer as the power supply line 15 are connected to the negative side of the drive transistor Tdr in the Y direction as viewed from the direction perpendicular to the substrate 10 (that is, the power supply line). One side of the line 15 in the width direction). According to this configuration, a sufficient space for forming the power supply line 15 is provided on the positive side in the Y direction (the other side in the width direction of the power supply line 15) of the surface of the first insulating layer L1 with respect to the drive transistor Tdr. It is possible to ensure. Therefore, there is an effect that the power line 15 can be formed wide to reduce its resistance. In particular, in the present embodiment, since the power supply line 15 is formed so as to overlap with the capacitive element C1, for example, the resistance of the power supply line 15 is compared with a configuration in which the power supply line 15 overlaps only the source region 31s of the drive transistor Tdr. Is greatly reduced. Since the voltage drop in the surface of the power supply line 15 is suppressed by this low resistance, the variation in the power supply potential Vdd supplied to each unit element P and the variation in the amount of light of each light emitting element E due to this are reduced. it can.

また、例えば素子導通部７１や接続部６１が駆動トランジスタＴdrと容量素子Ｃ1との間隙に配置された構成においては、素子導通部７１や接続部６１を避ける形状に電源線１５を形成する必要がある。しかしながら、このように電源線１５の形状を複雑化すると、製造技術上の理由から電源線１５の断線や損傷が発生し易いという問題がある。これに対し、本実施形態によれば、駆動トランジスタＴrを挟んで素子導通部７１や接続部６１とは反対側に電源線１５のスペースが確保されるから、図７に例示したように電源線１５を単純な帯状の形状とすることが可能である。この結果として電源線１５の断線や破損が抑制されるから、本実施形態によれば発光装置Ｄの歩留まりを向上することも可能である。   For example, in a configuration in which the element conduction portion 71 and the connection portion 61 are arranged in the gap between the drive transistor Tdr and the capacitive element C1, it is necessary to form the power supply line 15 in a shape that avoids the element conduction portion 71 and the connection portion 61. is there. However, if the shape of the power supply line 15 is complicated as described above, there is a problem that the power supply line 15 is likely to be disconnected or damaged due to manufacturing technology. On the other hand, according to the present embodiment, since the space of the power supply line 15 is secured on the opposite side of the element conduction portion 71 and the connection portion 61 with the drive transistor Tr interposed therebetween, as illustrated in FIG. 15 can be a simple strip shape. As a result, disconnection or breakage of the power supply line 15 is suppressed, and according to this embodiment, the yield of the light emitting device D can be improved.

ところで、電源線１５の低抵抗化という観点のみからすれば、駆動トランジスタＴdrや容量素子Ｃ1だけでなく選択トランジスタＴslや初期化トランジスタＴintにも電源線１５が重なり合う構成（以下「構成２」という）としてもよい。しかしながら、この構成２においては、選択トランジスタＴslや選択線１１が電源線１５と容量的に結合し（すなわち両者間に容量が寄生し）、この容量に起因して選択信号Ｓaに波形の鈍りが発生し易いという問題がある。同様に、初期化トランジスタＴintや初期化線１２と電源線１５との間に付随する容量も、初期化信号Ｓbの波形の鈍りの原因となり得る。したがって、構成２においては、選択トランジスタＴslや初期化トランジスタＴintのスイッチングが遅延するという問題がある。   By the way, from the standpoint of reducing the resistance of the power supply line 15 alone, the power supply line 15 overlaps not only the drive transistor Tdr and the capacitive element C1, but also the selection transistor Tsl and the initialization transistor Tint (hereinafter referred to as “configuration 2”). It is good. However, in the configuration 2, the selection transistor Tsl and the selection line 11 are capacitively coupled to the power supply line 15 (that is, a capacitance is parasitic between both), and the waveform of the selection signal Sa is dull due to this capacitance. There is a problem that it is likely to occur. Similarly, the capacitance accompanying the initialization transistor Tint or the initialization line 12 and the power supply line 15 can also cause the waveform of the initialization signal Sb to become dull. Therefore, in the configuration 2, there is a problem that switching of the selection transistor Tsl and the initialization transistor Tint is delayed.

これに対し、本実施形態においては、基板１０に垂直な方向からみて、選択トランジスタＴslや選択線１１および初期化トランジスタＴintや初期化線１２には電源線１５が重なり合わないから、これらの要素と電源線１５との間に寄生する容量は構成２と比較して低減される。したがって、本実施形態によれば、選択信号Ｓaや初期化信号Ｓbの波形の鈍りを抑制して選択トランジスタＴslや初期化トランジスタＴintを高速に動作させることができる。   On the other hand, in the present embodiment, the power supply line 15 does not overlap the selection transistor Tsl, the selection line 11, and the initialization transistor Tint or the initialization line 12 when viewed from the direction perpendicular to the substrate 10. And the parasitic capacitance between the power supply line 15 and the configuration 2 are reduced. Therefore, according to the present embodiment, it is possible to operate the selection transistor Tsl and the initialization transistor Tint at high speed while suppressing the dullness of the waveform of the selection signal Sa and the initialization signal Sb.

＜Ｂ−２：第２実施形態＞
次に、本発明の第２実施形態における単位素子Ｐの具体的な構成を説明する。図１２は、本実施形態における単位素子Ｐの構成を示す平面図であり、図１３ないし図１５は、単位素子Ｐが形成される各段階における基板１０の面上の様子を示す平面図である。なお、以下に示す各形態において、第１実施形態と共通する要素には同一の符号を付してその説明を適宜に省略する。 <B-2: Second Embodiment>
Next, a specific configuration of the unit element P in the second embodiment of the present invention will be described. FIG. 12 is a plan view showing a configuration of the unit element P in the present embodiment, and FIGS. 13 to 15 are plan views showing states on the surface of the substrate 10 at each stage where the unit element P is formed. . In the following embodiments, elements common to the first embodiment are denoted by the same reference numerals, and description thereof is omitted as appropriate.

図１３に示すように、基板１０の面上には半導体層３２と半導体層４２と半導体層４５とが半導体材料によって同層から形成される。半導体層３２は、駆動トランジスタＴdrを構成する略矩形状の部分である。半導体層４２は、半導体層３２からみてＹ方向の正側に形成された部分であり、略矩形状の電極Ｅ2と、電極Ｅ2の左下部からＸ方向に延在する素子部４２１とを含む。素子部４２１は、選択トランジスタＴslの半導体層として機能する部分である。半導体層４５は、初期化トランジスタＴintを構成する部分であり、半導体層４２を挟んで半導体層３２とは反対側の領域にてＸ方向に延在する。   As shown in FIG. 13, the semiconductor layer 32, the semiconductor layer 42, and the semiconductor layer 45 are formed from the same layer on the surface of the substrate 10 by a semiconductor material. The semiconductor layer 32 is a substantially rectangular portion constituting the drive transistor Tdr. The semiconductor layer 42 is a portion formed on the positive side in the Y direction when viewed from the semiconductor layer 32, and includes a substantially rectangular electrode E2 and an element portion 421 extending in the X direction from the lower left portion of the electrode E2. The element portion 421 is a portion that functions as a semiconductor layer of the selection transistor Tsl. The semiconductor layer 45 is a part constituting the initialization transistor Tint, and extends in the X direction in a region opposite to the semiconductor layer 32 with the semiconductor layer 42 interposed therebetween.

以上の各部が形成された基板１０の表面はゲート絶縁層Ｌ0に覆われる。図１４に示すように、ゲート絶縁層Ｌ0の面上には、第１データ線部１３１と選択線１１および初期化線１２と中間導電体５２と第１中継配線部１７１とが同層から形成される。第１データ線部１３１は、第１実施形態と同様にデータ線１３を構成する部分であり、中間導電体５２からみてＸ方向の正側の領域にてＹ方向に延在する。   The surface of the substrate 10 on which the above portions are formed is covered with the gate insulating layer L0. As shown in FIG. 14, on the surface of the gate insulating layer L0, the first data line portion 131, the selection line 11, the initialization line 12, the intermediate conductor 52, and the first relay wiring portion 171 are formed from the same layer. Is done. The first data line part 131 is a part constituting the data line 13 as in the first embodiment, and extends in the Y direction in the positive region in the X direction when viewed from the intermediate conductor 52.

初期化線１２は、Ｘ方向に延在する部分からＹ方向の負側に分岐して半導体層４５に重なり合う第１ゲート電極１２１と第２ゲート電極１２２とを有する。半導体層４５のうち第１ゲート電極１２１および第２ゲート電極１２２の各々と重なり合う部分が初期化トランジスタＴintのチャネル領域である。同様に、選択線１１は、Ｘ方向に延在する部分からＹ方向の負側に分岐して半導体層４２の素子部４２１に重なり合う第１ゲート電極１１１と第２ゲート電極１１２とを有する。第１ゲート電極１１１と第２ゲート電極１１２とは間隔をあけてＸ方向に隣接する。素子部４２１のうちゲート絶縁層Ｌ0を挟んで第１ゲート電極１１１および第２ゲート電極１１２の各々と重なり合う部分が選択トランジスタＴslのチャネル領域である。以上のように、本実施形態の選択トランジスタＴslおよび初期化トランジスタＴintは、デュアルゲート構造の薄膜トランジスタである。   The initialization line 12 includes a first gate electrode 121 and a second gate electrode 122 that branch from the portion extending in the X direction to the negative side in the Y direction and overlap the semiconductor layer 45. A portion of the semiconductor layer 45 that overlaps each of the first gate electrode 121 and the second gate electrode 122 is a channel region of the initialization transistor Tint. Similarly, the selection line 11 includes a first gate electrode 111 and a second gate electrode 112 that branch from the portion extending in the X direction to the negative side in the Y direction and overlap the element portion 421 of the semiconductor layer 42. The first gate electrode 111 and the second gate electrode 112 are adjacent to each other in the X direction with a space therebetween. A portion of the element portion 421 that overlaps each of the first gate electrode 111 and the second gate electrode 112 with the gate insulating layer L0 interposed therebetween is a channel region of the selection transistor Tsl. As described above, the selection transistor Tsl and the initialization transistor Tint of this embodiment are thin film transistors having a dual gate structure.

中間導電体５２は、電極Ｅ2に対向して容量素子Ｃ1を構成する電極Ｅ1と、電極Ｅ1からＹ方向の負側に連続するゲート電極５２１と、電極Ｅ1のうちＸ方向における略中央からＹ方向の正側に突出する接続部５２３とを含む。ゲート電極５２１は、半導体層３２のＹ方向に沿った全寸法にわたって半導体層３２と重なり合うようにＹ方向に延在する。図１４に示すように、半導体層３２のうちゲート絶縁層Ｌ0を挟んでゲート電極５２１に対向する領域が駆動トランジスタＴdrのチャネル領域３２cである。また、チャネル領域３２cを挟んでＸ方向の負側の領域はドレイン領域３２dであり、その反対側の領域はソース領域３２sである。   The intermediate conductor 52 includes an electrode E1 that constitutes the capacitive element C1 facing the electrode E2, a gate electrode 521 that is continuous from the electrode E1 on the negative side in the Y direction, and the Y direction from approximately the center of the electrode E1 in the X direction. And a connecting portion 523 that protrudes to the positive side. The gate electrode 521 extends in the Y direction so as to overlap the semiconductor layer 32 over the entire dimension along the Y direction of the semiconductor layer 32. As shown in FIG. 14, in the semiconductor layer 32, a region facing the gate electrode 521 across the gate insulating layer L0 is a channel region 32c of the driving transistor Tdr. Further, the negative region in the X direction across the channel region 32c is the drain region 32d, and the opposite region is the source region 32s.

第１中継配線部１７１は、初期化トランジスタＴintと駆動トランジスタＴdrのドレイン領域３２dとを電気的に接続するための配線（以下「中継配線」という）を構成する部分であり、中間導電体５２からみてＸ方向の負側の領域にてＹ方向に延在する。すなわち、本実施形態における中間導電体５２は第１データ線部１３１と第１中継配線部１７１との間隙に配置される。   The first relay wiring portion 171 is a portion constituting a wiring (hereinafter referred to as “relay wiring”) for electrically connecting the initialization transistor Tint and the drain region 32d of the driving transistor Tdr. As a result, it extends in the Y direction in the negative region in the X direction. That is, the intermediate conductor 52 in the present embodiment is disposed in the gap between the first data line part 131 and the first relay wiring part 171.

以上の各部が形成されたゲート絶縁層Ｌ0の表面はその全域にわたって第１絶縁層Ｌ1に覆われる。図１２および図１５に示すように、第１絶縁層Ｌ1の面上には、第２データ線部１３２と接続部６２と第２中継配線部１７２と素子導通部７２と電源線１５とが形成される。   The surface of the gate insulating layer L0 on which the above portions are formed is covered with the first insulating layer L1 over the entire area. As shown in FIGS. 12 and 15, the second data line part 132, the connection part 62, the second relay wiring part 172, the element conduction part 72, and the power supply line 15 are formed on the surface of the first insulating layer L1. Is done.

第２データ線部１３２は、第１実施形態と同様に、第１データ線部１３１と協働してデータ線１３を構成する配線である。すなわち、第２データ線部１３２は、コンタクトホールＨb1を介して第１データ線部１３１の上端部１３１a（図１４参照）に導通する端部１３２aからＹ方向に延在して端部１３２bに至る。端部１３２bは、コンタクトホールＨb2を介して第１データ線部１３１の下端部１３１b（図１４参照）に導通する。また、本実施形態の第２データ線部１３２は、第１絶縁層Ｌ1とゲート絶縁層Ｌ0とを貫通するコンタクトホールＨb3を介して素子部４２１の端部に導通する。すなわち、データ線１３と選択トランジスタＴslとはコンタクトホールＨb3を介して電気的に接続される。   Similar to the first embodiment, the second data line part 132 is a wiring that forms the data line 13 in cooperation with the first data line part 131. That is, the second data line portion 132 extends in the Y direction from the end portion 132a that conducts to the upper end portion 131a (see FIG. 14) of the first data line portion 131 through the contact hole Hb1, and reaches the end portion 132b. . The end portion 132b is electrically connected to the lower end portion 131b (see FIG. 14) of the first data line portion 131 through the contact hole Hb2. In addition, the second data line portion 132 of this embodiment is electrically connected to the end portion of the element portion 421 through a contact hole Hb3 penetrating the first insulating layer L1 and the gate insulating layer L0. That is, the data line 13 and the selection transistor Tsl are electrically connected via the contact hole Hb3.

図１４および図１５に示すように、接続部６２は、中間導電体５２の接続部５２３と半導体層４５のＸ方向における正側の端部４５１とに重なり合うようにＹ方向に延在する。接続部６２は、第１絶縁層Ｌ1を貫通するコンタクトホールＨb4を介して接続部５２３（電極Ｅ1やゲート電極５２１））に導通するとともに、第１絶縁層Ｌ1とゲート絶縁層Ｌ0とを貫通するコンタクトホールＨb5を介して半導体層４５の端部４５１に導通する。すなわち、容量素子Ｃ1の電極Ｅ1（さらには駆動トランジスタＴdrのゲート電極５２１）と初期化トランジスタＴintとは接続部６２を介して電気的に接続される。   As shown in FIGS. 14 and 15, the connecting portion 62 extends in the Y direction so as to overlap the connecting portion 523 of the intermediate conductor 52 and the positive end portion 451 in the X direction of the semiconductor layer 45. The connecting portion 62 is electrically connected to the connecting portion 523 (electrode E1 and gate electrode 521) through a contact hole Hb4 that passes through the first insulating layer L1, and also passes through the first insulating layer L1 and the gate insulating layer L0. It conducts to the end 451 of the semiconductor layer 45 through the contact hole Hb5. That is, the electrode E1 of the capacitive element C1 (and the gate electrode 521 of the driving transistor Tdr) and the initialization transistor Tint are electrically connected via the connection portion 62.

図１５のように基板１０に垂直な方向からみると、接続部６２は、選択トランジスタＴslの第１ゲート電極１１１と第２ゲート電極１１２との間隙の領域内に位置する。したがって、接続部６２は第１ゲート電極１１１や第２ゲート電極１１２と重なり合わない。ここで、例えば第１ゲート電極１１１（または第２ゲート電極１１２）と接続部６２とが重なり合う構成においては、両者が容量的に結合する。したがって、接続部６２の電位（すなわち電極Ｅ1や駆動トランジスタＴdrのゲート電極５１１の電位）の変動に伴なって第１ゲート電極１１１の電位も変化し、この結果として初期化信号Ｓbの波形が鈍る場合がある。初期化信号Ｓbの波形の鈍りは初期化トランジスタＴintの動作の動作の遅延の原因となる。   As seen from the direction perpendicular to the substrate 10 as shown in FIG. 15, the connecting portion 62 is located in the region of the gap between the first gate electrode 111 and the second gate electrode 112 of the selection transistor Tsl. Therefore, the connection part 62 does not overlap the first gate electrode 111 and the second gate electrode 112. Here, for example, in the configuration in which the first gate electrode 111 (or the second gate electrode 112) and the connection portion 62 overlap, both are capacitively coupled. Accordingly, the potential of the first gate electrode 111 also changes in accordance with the fluctuation of the potential of the connection portion 62 (that is, the potential of the electrode E1 and the gate electrode 511 of the drive transistor Tdr), and as a result, the waveform of the initialization signal Sb becomes dull. There is a case. The dullness of the waveform of the initialization signal Sb causes a delay in the operation of the initialization transistor Tint.

これに対し、本実施形態においては、第１ゲート電極１１１や第２ゲート電極１１２とは重なり合わないように接続部６２が形成されるから、接続部６２と第１ゲート電極１１１や第２ゲート電極１１２との間の容量的な結合は抑制される。したがって、接続部６２の電位の変動が初期化トランジスタＴintに与える影響が低減され、この結果として初期化トランジスタＴintを高速に動作させることが可能となる。   In contrast, in the present embodiment, since the connection portion 62 is formed so as not to overlap the first gate electrode 111 and the second gate electrode 112, the connection portion 62 and the first gate electrode 111 and the second gate are formed. Capacitive coupling with the electrode 112 is suppressed. Therefore, the influence of the fluctuation of the potential of the connecting portion 62 on the initialization transistor Tint is reduced, and as a result, the initialization transistor Tint can be operated at high speed.

また、以上のように初期化トランジスタＴintと容量素子Ｃ1の電極Ｅ1とが接続部６２を介して導通する構成によれば、選択トランジスタＴslや初期化トランジスタＴintのチャネル長を充分に確保できるから、チャネル長が制限される構成と比較して選択トランジスタＴslや初期化トランジスタＴintにおける電流のリークを抑制することが可能である。選択トランジスタＴslや初期化トランジスタＴintは駆動トランジスタＴdrのゲート電極５２１に接続されるから、各々における電流のリークの削減によって、駆動期間におけるゲート電極５２１の電位の変動が抑制される。したがって、本実施形態によれば、発光素子Ｅの光量を高い精度で所期値に維持することが可能である。   Further, as described above, according to the configuration in which the initialization transistor Tint and the electrode E1 of the capacitive element C1 are conducted through the connection portion 62, the channel length of the selection transistor Tsl and the initialization transistor Tint can be sufficiently secured. Compared with a configuration in which the channel length is limited, current leakage in the selection transistor Tsl and the initialization transistor Tint can be suppressed. Since the selection transistor Tsl and the initialization transistor Tint are connected to the gate electrode 521 of the driving transistor Tdr, variation in the potential of the gate electrode 521 during the driving period is suppressed by reducing current leakage in each. Therefore, according to this embodiment, it is possible to maintain the light quantity of the light emitting element E at a predetermined value with high accuracy.

図１５の素子導通部７２は、第１実施形態の素子導通部７１と同様に駆動トランジスタＴdrのドレイン電極と発光素子Ｅの第１電極２１との間に介在して両者を電気的に接続する部分である。この素子導通部７２は、Ｙ方向に延在する部分７２１と、駆動トランジスタＴdrを挟んで容量素子Ｃ1とは反対側に位置する部分７２２とが連続する形状（略Ｌ字状）である。部分７２１は、第１中継配線部１７１の端部１７１a（図１４参照）と半導体層３２のドレイン領域３２dとに重なり合う。部分７２１は、第１絶縁層Ｌ1を貫通するコンタクトホールＨb6を介して上端部１７１aに導通する。   15 is interposed between the drain electrode of the drive transistor Tdr and the first electrode 21 of the light emitting element E, and electrically connects both, similarly to the element conduction unit 71 of the first embodiment. Part. The element conduction portion 72 has a shape (substantially L-shaped) in which a portion 721 extending in the Y direction and a portion 722 located on the opposite side of the capacitive element C1 across the drive transistor Tdr are continuous. The portion 721 overlaps the end 171 a (see FIG. 14) of the first relay wiring portion 171 and the drain region 32 d of the semiconductor layer 32. The portion 721 is electrically connected to the upper end portion 171a through a contact hole Hb6 that penetrates the first insulating layer L1.

第１絶縁層Ｌ1のうちドレイン領域３２dと重なり合う領域には、第１絶縁層Ｌ1とゲート絶縁層Ｌ0とを貫通する複数（ここでは２個）のコンタクトホールＨb7が形成される。これらのコンタクトホールＨb7はゲート電極５２１が延在するＹ方向（すなわち駆動トランジスタＴdrのチャネル幅の方向）に配列する。素子導通部７２の部分７２１は、各コンタクトホールＨb7を介してドレイン領域３２dに導通する。   A plurality (two in this case) of contact holes Hb7 penetrating the first insulating layer L1 and the gate insulating layer L0 are formed in a region of the first insulating layer L1 overlapping the drain region 32d. These contact holes Hb7 are arranged in the Y direction (that is, the channel width direction of the drive transistor Tdr) in which the gate electrode 521 extends. The portion 721 of the element conduction portion 72 is conducted to the drain region 32d through each contact hole Hb7.

第２中継配線部１７２は、図１４および図１５に示すように、半導体層４５におけるＸ方向の負側の端部４５２と第１中継配線部１７１とに重なり合うようにＹ方向に延在する配線である。この第２中継配線部１７２は、第１絶縁層Ｌ1とゲート絶縁層Ｌ0とを貫通するコンタクトホールＨb8を介して端部４５２に導通するとともに、第１絶縁層Ｌ1を貫通するコンタクトホールＨb9を介して第１中継配線部１７１の下端部１７１bに導通する。以上のように、初期化トランジスタＴintと駆動トランジスタＴdrのドレイン領域３２d（さらには素子導通部７２）とは、第１中継配線部１７１と第２中継配線部１７２とから構成される中継配線１７を介して電気的に接続される。   As shown in FIGS. 14 and 15, the second relay wiring portion 172 is a wiring extending in the Y direction so as to overlap the negative end portion 452 in the X direction and the first relay wiring portion 171 in the semiconductor layer 45. It is. The second relay wiring portion 172 is electrically connected to the end 452 through a contact hole Hb8 that passes through the first insulating layer L1 and the gate insulating layer L0, and via a contact hole Hb9 that passes through the first insulating layer L1. To the lower end portion 171b of the first relay wiring portion 171. As described above, the initialization transistor Tint and the drain region 32d (and the element conduction portion 72) of the drive transistor Tdr are connected to the relay wiring 17 composed of the first relay wiring portion 171 and the second relay wiring portion 172. Electrically connected.

図１６は、図１５の段階にある４個の単位素子ＰがＸ方向およびＹ方向にわたって配列する様子を示す平面図である。図１５および図１６に示すように、本実施形態における電源線１５は、複数の単位素子ＰにわたってＸ方向に延在する第１部分１５１と、複数の単位素子ＰにわたってＹ方向に延在する第２部分１５２とが交差する形状（格子状）の配線である。   FIG. 16 is a plan view showing a state in which the four unit elements P in the stage of FIG. 15 are arranged in the X direction and the Y direction. As shown in FIGS. 15 and 16, the power supply line 15 in the present embodiment includes a first portion 151 extending in the X direction over the plurality of unit elements P and a first portion 151 extending in the Y direction over the plurality of unit elements P. This is a wiring having a shape (lattice shape) intersecting with the two portions 152.

図１５に示すように、第１絶縁層Ｌ1のうち半導体層３２のソース領域３２sと重なり合う領域には、第１絶縁層Ｌ1とゲート絶縁層Ｌ0とを貫通する複数（ここでは２個）のコンタクトホールＨb10が形成される。これらのコンタクトホールＨb10はゲート電極５２１が延在するＹ方向に配列する。電源線１５（第２部分１５２）は、各コンタクトホールＨb10を介してソース領域３２sに導通する。   As shown in FIG. 15, in the region of the first insulating layer L1 that overlaps the source region 32s of the semiconductor layer 32, a plurality of (here, two) contacts penetrating the first insulating layer L1 and the gate insulating layer L0. Hole Hb10 is formed. These contact holes Hb10 are arranged in the Y direction in which the gate electrode 521 extends. The power supply line 15 (second portion 152) is electrically connected to the source region 32s through each contact hole Hb10.

第１部分１５１は、各第２データ線部１３２の間隙の領域と、第２中継配線部１７２および素子導通部７２（部分７２１）の間隙の領域とを通過するようにＸ方向に延在する。したがって、図１５や図１６のように基板１０に垂直な方向からみると、第１部分１５１は、第１データ線部１３１と第１中継配線部１７１と容量素子Ｃ1とに重なり合う。また、第２部分１５２は、素子導通部７２（部分７２２）および第２データ線部１３２の間隙の領域と、接続部６２および第２データ線部１３２の間隙の領域とを通過するようにＹ方向に延在する。図１５や図１６に示すように、電源線１５は、選択トランジスタＴslや初期化トランジスタＴintに重なり合わない。   The first portion 151 extends in the X direction so as to pass through the gap region between the second data line portions 132 and the gap region between the second relay wiring portion 172 and the element conduction portion 72 (portion 721). . Therefore, when viewed from the direction perpendicular to the substrate 10 as shown in FIGS. 15 and 16, the first portion 151 overlaps the first data line portion 131, the first relay wiring portion 171 and the capacitive element C1. The second portion 152 passes through the gap region between the element conduction portion 72 (portion 722) and the second data line portion 132 and the gap region between the connection portion 62 and the second data line portion 132. Extend in the direction. As shown in FIGS. 15 and 16, the power supply line 15 does not overlap the selection transistor Tsl or the initialization transistor Tint.

以上の各要素が形成された第１絶縁層Ｌ1の表面はその全域にわたって第２絶縁層Ｌ2に覆われる。図１２に示すように、発光素子Ｅやその間隙を仕切る隔壁２５は第２絶縁層Ｌ2の面上に形成される。素子導通部７２の部分７２２は、第１実施形態と同様に、第２絶縁層Ｌ2を貫通するコンタクトホールＨb11を介して第１電極２１に導通する。図１２に示すように、発光素子Ｅや隔壁２５の具体的な構成は第１実施形態と同様である。   The surface of the first insulating layer L1 on which the above elements are formed is covered with the second insulating layer L2 over the entire area. As shown in FIG. 12, the light emitting element E and the partition wall 25 that partitions the gap are formed on the surface of the second insulating layer L2. The portion 722 of the element conducting portion 72 is conducted to the first electrode 21 through the contact hole Hb11 penetrating the second insulating layer L2 as in the first embodiment. As shown in FIG. 12, the specific configurations of the light emitting element E and the partition 25 are the same as those in the first embodiment.

以上に説明したように、本実施形態においては、駆動トランジスタＴdrを挟んで容量素子Ｃ1とは反対側に素子導通部７２が配置される。したがって、第１実施形態と同様に、電極Ｅ1と素子導通部７２とに寄生する容量（図１１の容量Ｃx）が削減され、この結果として容量素子Ｃ1の容量値を削減することができる。また、選択トランジスタＴslや初期化トランジスタＴintと重なり合わないように電源線１５が形成されるから、第１実施形態と同様に、選択トランジスタＴslや初期化トランジスタＴintを所期のタイミングにて高速に動作させることができる。   As described above, in the present embodiment, the element conduction portion 72 is disposed on the opposite side of the capacitive element C1 across the drive transistor Tdr. Therefore, as in the first embodiment, the parasitic capacitance (capacitance Cx in FIG. 11) in the electrode E1 and the element conducting portion 72 is reduced, and as a result, the capacitance value of the capacitive element C1 can be reduced. Further, since the power supply line 15 is formed so as not to overlap with the selection transistor Tsl and the initialization transistor Tint, the selection transistor Tsl and the initialization transistor Tint can be moved at high speed at a predetermined timing as in the first embodiment. It can be operated.

また、本実施形態においては、素子導通部７２や接続部６２や第２中継配線部１７２が電源線１５と同層から形成され、かつ、駆動トランジスタＴdrを挟んでＸ方向の負側（すなわち電源線１５の幅方向の一方の側）に素子導通部７２が配置されるとともにその反対側（電源線１５の幅方向における他方の側）に接続部６２や第２中継配線部１７２が配置される。したがって、素子導通部７２と接続部６２（第２中継配線部１７２）との間隙に、電源線１５のうちＸ方向に延在する第１部分１５１が形成されるべきスペースを充分に確保することが可能である。さらに、基板１０に垂直な方向からみて容量素子Ｃ1と重なり合うスペースも電源線１５の形成に利用できる。したがって、第１実施形態と同様に、電源線１５（第１部分１５１）を幅広に形成してその抵抗を低減できるという効果が奏される。   Further, in the present embodiment, the element conduction portion 72, the connection portion 62, and the second relay wiring portion 172 are formed from the same layer as the power supply line 15, and the negative side in the X direction (that is, the power supply) The element conduction portion 72 is disposed on one side in the width direction of the line 15 and the connection portion 62 and the second relay wiring portion 172 are disposed on the opposite side (the other side in the width direction of the power supply line 15). . Therefore, a sufficient space for forming the first portion 151 extending in the X direction of the power supply line 15 in the gap between the element conduction portion 72 and the connection portion 62 (second relay wiring portion 172) is ensured. Is possible. Further, the space overlapping the capacitive element C 1 when viewed from the direction perpendicular to the substrate 10 can also be used for forming the power supply line 15. Therefore, as in the first embodiment, the power line 15 (first portion 151) can be formed wide to reduce its resistance.

しかも、本実施形態においては、Ｙ方向に延在する第２部分１５２によって各第１部分１５１が連結されるから、電源線１５が第１部分１５１のみから構成される場合と比較して、電源線１５の抵抗をいっそう低減することができる。また、電源線１５の第１部分１５１の形状が単純な帯状とされるから、電源線１５と同層から形成される要素（素子導通部７２や接続部６２）を避けるように電源線１５が複雑な形状に形成された構成と比較して、電源線１５の断線や破損を抑制することができる。   In addition, in the present embodiment, since the first portions 151 are connected by the second portions 152 extending in the Y direction, the power source line 15 has a power source as compared with the case where the power source line 15 is configured only by the first portion 151. The resistance of the line 15 can be further reduced. In addition, since the shape of the first portion 151 of the power supply line 15 is a simple band shape, the power supply line 15 is provided so as to avoid elements (element conduction part 72 and connection part 62) formed from the same layer as the power supply line 15. Compared to a configuration formed in a complicated shape, disconnection or breakage of the power supply line 15 can be suppressed.

また、本実施形態においては、各単位素子ＰにおけるＸ方向の正側の周縁に沿ってデータ線１３が延在するとともにＸ方向の負側の周縁に沿って中継配線１７が延在する。この構成において、例えば図１６に示すように任意のひとつの単位素子Ｐ1とそのＸ方向の負側に隣接する他の単位素子Ｐ2とに着目すると、単位素子Ｐ1の容量素子Ｃ1と単位素子Ｐ2に対応したデータ線１３との間には単位素子Ｐ1の中継配線１７が介在する。したがって、ひとつの単位素子Ｐの容量素子Ｃ1とこれに隣接する単位素子Ｐのデータ線１３とが近接する第１実施形態の構成と比較して、単位素子Ｐ1の容量素子Ｃ1と単位素子Ｐ2のデータ線１３との間に形成される容量は低減される。この構成によれば、単位素子Ｐ2のデータ線１３の電位の変動が単位素子Ｐ1の容量素子Ｃ1に与える影響が低減されるから、各単位素子Ｐにおける駆動トランジスタＴdrのゲート電位Ｖgやこのゲート電位Ｖgに応じた発光素子Ｅの光量を高い精度で所期値に設定することができる。   Further, in the present embodiment, the data line 13 extends along the peripheral edge on the positive side in the X direction in each unit element P, and the relay wiring 17 extends along the peripheral edge on the negative side in the X direction. In this configuration, for example, as shown in FIG. 16, when attention is paid to an arbitrary unit element P1 and another unit element P2 adjacent to the negative side in the X direction, the capacitive element C1 and the unit element P2 of the unit element P1 Between the corresponding data line 13, the relay wiring 17 of the unit element P1 is interposed. Therefore, compared with the configuration of the first embodiment in which the capacitive element C1 of one unit element P and the data line 13 of the unit element P adjacent thereto are close to each other, the capacitive element C1 and the unit element P2 of the unit element P1 The capacitance formed between the data lines 13 is reduced. According to this configuration, since the influence of the fluctuation of the potential of the data line 13 of the unit element P2 on the capacitive element C1 of the unit element P1 is reduced, the gate potential Vg of the drive transistor Tdr in each unit element P and the gate potential thereof. The light quantity of the light emitting element E according to Vg can be set to a desired value with high accuracy.

＜第２実施形態の変形例＞
次に、以上に説明した第２実施形態の変形例を説明する。図１７は、本変形例において第１絶縁層Ｌ1が形成された段階（図１４の段階）を示す平面図である。第２実施形態においては、駆動トランジスタＴdrのゲート電極５２１がＹ方向に延在する構成を例示した。これに対し、本変形例においては、図１７に示すようにゲート電極５２１がＸ方向に延在する。なお、本変形例のうち第２実施形態と同様の要素については共通の符号を付してその説明を適宜に省略する。 <Modification of Second Embodiment>
Next, a modification of the second embodiment described above will be described. FIG. 17 is a plan view showing a stage (stage of FIG. 14) in which the first insulating layer L1 is formed in the present modification. In the second embodiment, the configuration in which the gate electrode 521 of the drive transistor Tdr extends in the Y direction is exemplified. On the other hand, in this modification, the gate electrode 521 extends in the X direction as shown in FIG. In addition, the same code | symbol is attached | subjected about the element similar to 2nd Embodiment among this modification, and the description is abbreviate | omitted suitably.

図１７に示すように、本実施形態の中間導電体５２は、電極Ｅ1の左上部からＹ方向の負側に延在する連結部５２５と、この連結部５２５からＸ方向に延在して半導体層３２と重なり合うゲート電極５２１とを含む。ゲート電極５２１は、半導体層３２のＸ方向における全寸法にわたってＸ方向に延在する。半導体層３２のうちゲート絶縁層Ｌ0を挟んでゲート電極５２１に対向する領域が駆動トランジスタＴdrのチャネル領域３２cである。また、チャネル領域３２cを挟んで電極Ｅ1側の領域がソース領域３２sであり、その反対側の領域がドレイン領域３２dである。   As shown in FIG. 17, the intermediate conductor 52 of the present embodiment includes a connecting portion 525 extending from the upper left part of the electrode E1 to the negative side in the Y direction, and extending from the connecting portion 525 in the X direction to the semiconductor. A gate electrode 521 that overlaps the layer 32 is included. The gate electrode 521 extends in the X direction over the entire dimension of the semiconductor layer 32 in the X direction. A region of the semiconductor layer 32 that faces the gate electrode 521 across the gate insulating layer L0 is a channel region 32c of the drive transistor Tdr. A region on the electrode E1 side with the channel region 32c interposed therebetween is a source region 32s, and a region on the opposite side is a drain region 32d.

図１８は、図１７の段階からさらに電源線１５や素子導通部７２が形成された段階（図１５の段階）を示す平面図である。図１８に示すように、素子導通部７２は、駆動トランジスタＴdrを挟んで容量素子Ｃ1とは反対側の領域に略矩形状に形成される。図１７および図１８に示すように、素子導通部７２は、ゲート電極５１１が延在するＸ方向（すなわち駆動トランジスタＴdrのチャネル長の方向）に配列する複数のコンタクトホールＨb7を介してドレイン領域３２dに導通する。また、電源線１５は、ゲート電極５１１に沿ってＸ方向に配列する複数のコンタクトホールＨb10を介してソース領域３２sに導通する。   18 is a plan view showing a stage (stage of FIG. 15) in which the power supply line 15 and the element conduction portion 72 are further formed from the stage of FIG. As shown in FIG. 18, the element conducting portion 72 is formed in a substantially rectangular shape in a region opposite to the capacitive element C1 across the drive transistor Tdr. As shown in FIGS. 17 and 18, the element conduction portion 72 is connected to the drain region 32d via a plurality of contact holes Hb7 arranged in the X direction (that is, the channel length direction of the drive transistor Tdr) in which the gate electrode 511 extends. Conducted to. The power supply line 15 is electrically connected to the source region 32s through a plurality of contact holes Hb10 arranged in the X direction along the gate electrode 511.

以上に説明したように駆動トランジスタＴdrのゲート電極５２１はＸ方向に延在するから、ドレイン領域３２dは、ゲート電極５２１を挟んで容量素子Ｃ1とは反対側の領域に、Ｘ方向に沿って長尺状に形成される。この構成においては、駆動トランジスタＴdrに沿ってＹ方向に延在する部分（第１実施形態の部分７２１）を素子導通部７２に形成する必要がない。したがって、本変形例によれば、図１８と図１５との対比から理解されるように、電源線１５のうちゲート電極５２１の方向に延在する第１部分１５１を、第２実施形態よりも幅広に形成できるという利点がある。   As described above, since the gate electrode 521 of the drive transistor Tdr extends in the X direction, the drain region 32d is long in the X direction in a region opposite to the capacitive element C1 across the gate electrode 521. It is formed in a scale. In this configuration, it is not necessary to form a portion (the portion 721 in the first embodiment) extending in the Y direction along the drive transistor Tdr in the element conduction portion 72. Therefore, according to this modification, as can be understood from the comparison between FIG. 18 and FIG. There is an advantage that it can be formed wide.

また、本変形例においては、各コンタクトホールＨb7とコンタクトホールＨb6（中継配線１７と素子導通部７２とが導通する部分）とコンタクトホールＨb1（第１データ線部１３１と第２データ線部１３２とが導通する部分）とがＸ方向に沿って直線状に配列する。したがって、各コンタクトホール（Ｈb7・Ｈb6・Ｈb1）のＹ方向における位置が相違する構成と比較して、Ｘ方向に沿って直線状（帯状）に延在する第１部分１５１の線幅を充分に確保することができる。   Further, in this modification, each contact hole Hb7, contact hole Hb6 (a portion where the relay wiring 17 and the element conducting portion 72 are conducted), and contact hole Hb1 (the first data line portion 131 and the second data line portion 132, Are arranged in a straight line along the X direction. Therefore, the line width of the first portion 151 extending in a straight line (strip shape) along the X direction is sufficiently large as compared with the configuration in which the positions of the contact holes (Hb7, Hb6, Hb1) in the Y direction are different. Can be secured.

ところで、第２実施形態においては、電源線１５の第１部分１５１と直交する方向にゲート電極５２１が延在する。したがって、ゲート電極５２１の長さ（より厳密には素子導通部７２の部分７２１の長さ）が増加するほど第１部分１５１の線幅は縮小される。これに対し、本変形例においては、第１部分１５１と平行な方向にゲート電極５２１が延在するから、第１部分１５１の線幅を縮小することなくゲート電極５２１の長さを増加させることができる。ゲート電極５２１の長さは駆動トランジスタＴdrのチャネル幅に相当するから、本変形例によれば、第１部分１５１の線幅を維持しながら駆動トランジスタＴdrのチャネル幅を増大させることができる。このようにチャネル幅が大きい駆動トランジスタＴdrによれば、電源線１５から駆動トランジスタＴdrを経由して発光素子Ｅに供給される電流量を充分に確保できるという利点がある。   By the way, in the second embodiment, the gate electrode 521 extends in a direction orthogonal to the first portion 151 of the power supply line 15. Therefore, the line width of the first portion 151 is reduced as the length of the gate electrode 521 (more precisely, the length of the portion 721 of the element conducting portion 72) is increased. On the other hand, in the present modification, the gate electrode 521 extends in a direction parallel to the first portion 151, so that the length of the gate electrode 521 is increased without reducing the line width of the first portion 151. Can do. Since the length of the gate electrode 521 corresponds to the channel width of the drive transistor Tdr, according to the present modification, the channel width of the drive transistor Tdr can be increased while maintaining the line width of the first portion 151. The driving transistor Tdr having such a large channel width has an advantage that a sufficient amount of current can be secured from the power supply line 15 to the light emitting element E via the driving transistor Tdr.

＜Ｂ−３：第３実施形態＞
次に、本発明の第３実施形態における単位素子Ｐの具体的な構成を説明する。図１９は、本実施形態における単位素子Ｐの構成を示す平面図であり、図２０ないし図２２は、単位素子Ｐが形成される各段階における基板１０の面上の様子を示す平面図である。 <B-3: Third Embodiment>
Next, a specific configuration of the unit element P in the third embodiment of the present invention will be described. FIG. 19 is a plan view showing the configuration of the unit element P in the present embodiment, and FIGS. 20 to 22 are plan views showing the state on the surface of the substrate 10 at each stage where the unit element P is formed. .

図２０に示すように、基板１０の面上には半導体層３３と半導体層４３とが半導体材料によって同層から形成される。半導体層３３の形状は第１実施形態の半導体層３１と同様である。半導体層４３は、容量素子Ｃ1を構成する略矩形状の電極Ｅ2と、電極Ｅ2に連続する素子部４３１とを含む。素子部４３１は、選択トランジスタＴslの半導体層として機能する部分であり、電極Ｅ2の右下部からＹ方向の正側に延在する部分４３１aと、この部分４３１aからＸ方向の正側に延在する部分４３１bと、部分４３１bの端部からＹ方向の負側に延在する部分４３１cとを含む。   As shown in FIG. 20, on the surface of the substrate 10, a semiconductor layer 33 and a semiconductor layer 43 are formed from the same layer using a semiconductor material. The shape of the semiconductor layer 33 is the same as that of the semiconductor layer 31 of the first embodiment. The semiconductor layer 43 includes a substantially rectangular electrode E2 constituting the capacitive element C1, and an element portion 431 continuous with the electrode E2. The element portion 431 is a portion that functions as a semiconductor layer of the selection transistor Tsl. The portion 431a extends from the lower right portion of the electrode E2 to the positive side in the Y direction, and extends from the portion 431a to the positive side in the X direction. A portion 431b and a portion 431c extending from the end of the portion 431b to the negative side in the Y direction are included.

半導体層３３や半導体層４３を覆うゲート絶縁層Ｌ0の面上には、図２１に示すように、中間導電体５３と選択線１１と初期化線１２とが同層から形成される。中間導電体５３および初期化線１２の形状や他の要素との関係は第１実施形態の中間導電体５１および初期化線１２と同様である。選択線１１は、基板１０に垂直な方向からみて半導体層４３の素子部４３１と重なり合うようにＸ方向に延在する。素子部４３１における部分４３１aおよび部分４３１cの各々のうち選択線１１と重なり合う部分が選択トランジスタＴslのチャネル領域となる。すなわち、本実施形態の選択トランジスタＴslはデュアルゲート構造である。   On the surface of the gate insulating layer L0 covering the semiconductor layer 33 and the semiconductor layer 43, as shown in FIG. 21, the intermediate conductor 53, the selection line 11 and the initialization line 12 are formed from the same layer. The shapes of the intermediate conductor 53 and the initialization line 12 and the relationship with other elements are the same as those of the intermediate conductor 51 and the initialization line 12 of the first embodiment. The selection line 11 extends in the X direction so as to overlap the element portion 431 of the semiconductor layer 43 when viewed from the direction perpendicular to the substrate 10. Of each of the portion 431a and the portion 431c in the element portion 431, a portion overlapping the selection line 11 is a channel region of the selection transistor Tsl. That is, the selection transistor Tsl of this embodiment has a dual gate structure.

中間導電体５３と選択線１１と初期化線１２とを覆う第１絶縁層Ｌ1の面上には、図２２に示すように、接続部６３と素子導通部７３とデータ線１３と電源線１５とが同層から形成される。接続部６３の形状や他の要素との関係は第１実施形態の接続部６１と同様である。データ線１３は、駆動トランジスタＴdrや容量素子Ｃ1からみてＸ方向の正側の領域にてＹ方向に延在する配線であり、コンタクトホールＨc1を介して半導体層４３の素子部４３１（部分４３１c）に導通する。   On the surface of the first insulating layer L 1 covering the intermediate conductor 53, the selection line 11, and the initialization line 12, as shown in FIG. 22, the connection part 63, the element conduction part 73, the data line 13, and the power line 15 Are formed from the same layer. The shape of the connection part 63 and the relationship with other elements are the same as those of the connection part 61 of the first embodiment. The data line 13 is a wiring extending in the Y direction in a region on the positive side in the X direction when viewed from the driving transistor Tdr and the capacitive element C1, and the element portion 431 (part 431c) of the semiconductor layer 43 through the contact hole Hc1. Conducted to.

素子導通部７３は、駆動トランジスタＴdrを挟んで容量素子Ｃ1とは反対側の領域に形成された略矩形状の部分であり、コンタクトホールＨc2を介して半導体層３３（駆動トランジスタＴdrのドレイン領域）に導通する。図１９および図２２に示すように、発光素子Ｅの第１電極２１は、第２絶縁層Ｌ2を貫通するコンタクトホールＨc3を介して素子導通部７３に導通する。   The element conduction portion 73 is a substantially rectangular portion formed in a region opposite to the capacitive element C1 across the drive transistor Tdr, and the semiconductor layer 33 (drain region of the drive transistor Tdr) via the contact hole Hc2. Conducted to. As shown in FIGS. 19 and 22, the first electrode 21 of the light emitting element E is electrically connected to the element conducting portion 73 through a contact hole Hc3 penetrating the second insulating layer L2.

図２３は、図２２の段階にある４個の単位素子ＰがＸ方向およびＹ方向にわたって配列する様子を示す平面図である。図２２および図２３に示すように、本実施形態の電源線１５は、基板１０に垂直な方向からみて、各単位素子Ｐの駆動トランジスタＴdrおよび容量素子Ｃ1と重なり合うようにＹ方向に延在する。この電源線１５は、第１実施形態と同様に、コンタクトホールＨa4を介して半導体層３３（駆動トランジスタＴdrのソース領域）に導通する。図２２に示すように、電源線１５のうちＸ方向の負側の周縁には素子導通部７３を避ける形状に切欠部１５５が形成され、Ｘ方向の正側の周縁には接続部６３を避ける形状に切欠部１５７が形成される。   FIG. 23 is a plan view showing a state where the four unit elements P in the stage of FIG. 22 are arranged in the X direction and the Y direction. As shown in FIGS. 22 and 23, the power supply line 15 of the present embodiment extends in the Y direction so as to overlap the drive transistor Tdr and the capacitive element C1 of each unit element P when viewed from the direction perpendicular to the substrate 10. . As in the first embodiment, the power supply line 15 is electrically connected to the semiconductor layer 33 (the source region of the drive transistor Tdr) through the contact hole Ha4. As shown in FIG. 22, a notch 155 is formed in the shape of the power supply line 15 so as to avoid the element conduction portion 73 at the periphery on the negative side in the X direction, and the connection portion 63 is avoided at the periphery on the positive side in the X direction. A notch 157 is formed in the shape.

いま、図２３に示すように、任意のひとつの単位素子Ｐ1とそのＸ方向の負側に隣接する他の単位素子Ｐ2とに着目する。本実施形態においては、第１実施形態について図１１を参照して説明したように、単位素子Ｐ1の電極Ｅ1（中間導電体５３）と単位素子Ｐ2のデータ線１３との間に付随する容量Ｃaの容量値ｃ1が、単位素子Ｐ2のデータ線１３と電源線１５との間に付随する容量Ｃbの容量値ｃ2よりも小さくなるように（ｃ1＜ｃ2）、データ線１３と電源線１５との距離（第１絶縁層Ｌ1の膜厚）や、単位素子Ｐ1の中間導電体５３と単位素子Ｐ2のデータ線１３との間隔が選定されている。この構成によれば、第１実施形態と同様に、単位素子Ｐ2のデータ線１３の電位の変動が単位素子Ｐ1の容量素子Ｃ1の電位に与える影響を低減することができる。   Now, as shown in FIG. 23, attention is focused on one arbitrary unit element P1 and another unit element P2 adjacent to the negative side in the X direction. In the present embodiment, as described with reference to FIG. 11 for the first embodiment, the capacitance Ca associated between the electrode E1 (intermediate conductor 53) of the unit element P1 and the data line 13 of the unit element P2. Of the data line 13 and the power supply line 15 so that the capacitance value c1 of the unit element P2 becomes smaller than the capacitance value c2 of the capacity Cb attached between the data line 13 and the power supply line 15 of the unit element P2 (c1 <c2). The distance (film thickness of the first insulating layer L1) and the distance between the intermediate conductor 53 of the unit element P1 and the data line 13 of the unit element P2 are selected. According to this configuration, similarly to the first embodiment, it is possible to reduce the influence of the fluctuation of the potential of the data line 13 of the unit element P2 on the potential of the capacitive element C1 of the unit element P1.

また、本実施形態においては、駆動トランジスタＴdrを挟んで容量素子Ｃ1とは反対側に素子導通部７３が配置されるから、第１実施形態と同様に、電極Ｅ1と素子導通部７３との容量的な結合（図１１に図示された容量Ｃxの寄生）が抑制される。したがって、容量素子Ｃ1を低容量化（さらには小面積化）することが可能である。また、第１実施形態や第２実施形態においては第１データ線部１３１と第２データ線部１３２との接続によってデータ線１３が構成されるのに対し、本実施形態においてはデータ線１３が単一の導電膜から形成される。したがって、第１実施形態や第２実施形態と比較して、データ線１３の抵抗値を低減するとともにその断線を防止できるという利点がある。   In the present embodiment, since the element conducting portion 73 is disposed on the opposite side of the capacitive element C1 across the drive transistor Tdr, the capacitance between the electrode E1 and the element conducting portion 73 is the same as in the first embodiment. Coupling (parasitic capacitance Cx shown in FIG. 11) is suppressed. Therefore, it is possible to reduce the capacity (and further reduce the area) of the capacitive element C1. In the first embodiment and the second embodiment, the data line 13 is configured by connecting the first data line portion 131 and the second data line portion 132, whereas in the present embodiment, the data line 13 is It is formed from a single conductive film. Therefore, compared with the first embodiment and the second embodiment, there is an advantage that the resistance value of the data line 13 can be reduced and the disconnection can be prevented.

＜Ｃ：変形例＞
以上の形態には様々な変形が加えられる。具体的な変形の態様を例示すれば以下の通りである。なお、以下の各態様を適宜に組み合わせてもよい。 <C: Modification>
Various modifications are added to the above embodiment. An example of a specific modification is as follows. In addition, you may combine each following aspect suitably.

＜Ｃ−１：変形例１＞
以上の各形態における単位素子Ｐの電気的な構成は適宜に変更される。本発明に適用される単位素子Ｐの具体的な態様を以下に例示する。 <C-1: Modification 1>
The electrical configuration of the unit element P in each of the above embodiments is appropriately changed. Specific embodiments of the unit element P applied to the present invention are exemplified below.

（１）図２４に示すように、駆動トランジスタＴdrと発光素子Ｅとの間にトランジスタ（以下「発光制御トランジスタ」という）Ｔcntが介在する構成としてもよい。この発光制御トランジスタＴcntは、駆動トランジスタＴdrのドレイン電極と発光素子Ｅの第１電極２１との電気的な接続を、発光制御線１４に供給される発光制御信号Ｓcに応じて制御するスイッチング素子である。発光制御トランジスタＴcntがオン状態に変化すると電源線１５から発光素子Ｅへの電流の経路が形成されて発光素子Ｅの発光が許可され、発光制御トランジスタＴcntがオフ状態に変化するとこの経路が遮断されて発光素子Ｅの発光が禁止される。したがって、この構成によれば、初期化期間や書込期間を除外した駆動期間のみにおいて発光制御トランジスタＴcntをオン状態として発光素子Ｅを発光させるといった具合に、発光素子Ｅが実際に発光する期間を正確に規定することができる。   (1) As shown in FIG. 24, a transistor (hereinafter referred to as “light emission control transistor”) Tcnt may be interposed between the drive transistor Tdr and the light emitting element E. The light emission control transistor Tcnt is a switching element that controls the electrical connection between the drain electrode of the drive transistor Tdr and the first electrode 21 of the light emitting element E according to the light emission control signal Sc supplied to the light emission control line 14. is there. When the light emission control transistor Tcnt is turned on, a current path from the power supply line 15 to the light emitting element E is formed and light emission of the light emitting element E is permitted. When the light emission control transistor Tcnt is turned off, this path is blocked. Accordingly, the light emission of the light emitting element E is prohibited. Therefore, according to this configuration, the light emitting element E actually emits light such that the light emitting control transistor Tcnt is turned on and the light emitting element E emits light only in the driving period excluding the initialization period and the writing period. Can be accurately defined.

第１実施形態から第３実施形態の各々において、発光制御トランジスタＴcntは、例えば駆動トランジスタＴdrを挟んで容量素子Ｃ1とは反対側（すなわちＹ方向の負側）に配置される。この態様によれば、例えば発光制御トランジスタＴcntが駆動トランジスタＴdrと容量素子Ｃ1との間隙の領域に配置された構成と比較して、電源線１５を駆動トランジスタＴdrおよび容量素子Ｃ1の双方と重なり合うように幅広に形成できるという利点がある。   In each of the first to third embodiments, the light emission control transistor Tcnt is disposed, for example, on the opposite side (that is, the negative side in the Y direction) from the capacitive element C1 across the drive transistor Tdr. According to this aspect, for example, the power supply line 15 overlaps with both the drive transistor Tdr and the capacitive element C1 as compared with a configuration in which the light emission control transistor Tcnt is disposed in the gap region between the drive transistor Tdr and the capacitive element C1. There is an advantage that it can be formed wide.

（２）図２５に示すように、駆動トランジスタＴdrのゲート電極とソース電極（電源線１５）との間に容量素子Ｃ2が介挿された構成としてもよい。この構成によれば、書込期間にて設定された駆動トランジスタＴdrのゲート電位Ｖgを駆動期間にて容量素子Ｃ2に保持できるという利点がある。もっとも、駆動トランジスタＴdrのゲート電極の面積（チャネル領域の面積）が充分に確保される構成においては、この駆動トランジスタＴdrのゲート容量によってゲート電位Ｖgが保持される。したがって、第１実施形態から第３実施形態のように容量素子Ｃ2が配置されない構成であっても、駆動期間にてゲート電位Ｖgを保持することは可能である。   (2) As shown in FIG. 25, a configuration may be adopted in which a capacitive element C2 is interposed between the gate electrode and the source electrode (power supply line 15) of the drive transistor Tdr. According to this configuration, there is an advantage that the gate potential Vg of the driving transistor Tdr set in the writing period can be held in the capacitive element C2 in the driving period. However, in the configuration in which the area of the gate electrode (channel area) of the drive transistor Tdr is sufficiently secured, the gate potential Vg is held by the gate capacitance of the drive transistor Tdr. Therefore, the gate potential Vg can be held in the driving period even when the capacitor C2 is not disposed as in the first to third embodiments.

（３）図２６に示す構成の単位素子Ｐも採用される。この単位素子Ｐにおいては、以上の各形態における容量素子Ｃ1や初期化トランジスタＴint（初期化線１２）が形成されず、駆動トランジスタＴdrのゲート電極とデータ線１３との電気的な接続が選択トランジスタＴslによって制御される。また、駆動トランジスタＴdrのゲート電極とソース電極（電源線１５）との間には容量素子Ｃ2が介在する。   (3) The unit element P having the configuration shown in FIG. 26 is also employed. In this unit element P, the capacitive element C1 and the initialization transistor Tint (initialization line 12) in each of the above embodiments are not formed, and the electrical connection between the gate electrode of the drive transistor Tdr and the data line 13 is a selection transistor. Controlled by Tsl. A capacitive element C2 is interposed between the gate electrode and the source electrode (power supply line 15) of the drive transistor Tdr.

この構成において選択トランジスタＴslがオン状態に変化すると、発光素子Ｅに指定された階調に応じたデータ電位Ｖdataがデータ線１３から選択トランジスタＴslを経由して駆動トランジスタＴdrのゲート電極に供給される。このときに容量素子Ｃ2にはデータ電位Ｖdataに応じた電荷が蓄積されるから、選択トランジスタＴslがオフ状態に変化しても、駆動トランジスタＴdrのゲート電位Ｖgはデータ電位Ｖdataに維持される。したがって、発光素子Ｅには、駆動トランジスタＴdrのゲート電位Ｖgに応じた電流（データ電位Ｖdataに応じた電流）が継続的に供給される。この電流の供給によって発光素子Ｅはデータ電位Ｖdataに応じた輝度で発光する。   In this configuration, when the selection transistor Tsl changes to the ON state, the data potential Vdata corresponding to the gradation designated for the light emitting element E is supplied from the data line 13 to the gate electrode of the driving transistor Tdr via the selection transistor Tsl. . At this time, charges corresponding to the data potential Vdata are accumulated in the capacitive element C2, and therefore the gate potential Vg of the drive transistor Tdr is maintained at the data potential Vdata even when the selection transistor Tsl is turned off. Therefore, a current corresponding to the gate potential Vg of the drive transistor Tdr (current corresponding to the data potential Vdata) is continuously supplied to the light emitting element E. By supplying this current, the light emitting element E emits light with a luminance corresponding to the data potential Vdata.

図２６の容量素子Ｃ2は、例えば以上の各形態における容量素子Ｃ1と同様の態様で基板１０の面上に配置される。この形態によっても第１実施形態から第３実施形態と同様の作用および効果が奏される。以上のように、駆動トランジスタＴdrのゲート電極に接続される容量素子は、容量カップリングによって駆動トランジスタＴdrのゲート電位Ｖgを設定するための容量素子Ｃ1であってもよいし、データ線１３から駆動トランジスタＴdrのゲート電極に供給されるデータ電位Ｖdataを保持するための容量素子Ｃ2であってもよい。   The capacitive element C2 of FIG. 26 is disposed on the surface of the substrate 10 in the same manner as the capacitive element C1 in each of the above embodiments, for example. This form also achieves the same operations and effects as the first to third embodiments. As described above, the capacitive element connected to the gate electrode of the driving transistor Tdr may be the capacitive element C1 for setting the gate potential Vg of the driving transistor Tdr by capacitive coupling, or may be driven from the data line 13. It may be a capacitive element C2 for holding the data potential Vdata supplied to the gate electrode of the transistor Tdr.

＜Ｃ−２：変形例２＞
以上の形態においては第１電極２１が光反射性の材料によって形成された構成を例示したが、発光層２３から基板１０側への出射光が第１電極２１とは別個の反射層によって基板１０とは反対側に反射される構成としてもよい。この構成においては、光反射性の材料によって第１絶縁層Ｌ1の面上に反射層が形成され、この反射層を覆うように第１電極２１が形成される。第１電極２１は、ＩＴＯやＩＺＯなどの光透過性の導電性材料によって形成される。また、以上の形態においては第２電極２２が光透過性の材料によって形成された構成を例示したが、遮光性または光反射性を有する導電性材料を充分に薄く形成した電極が第２電極２２とされた構成によっても発光層２３からの放射光を透過させることができる。 <C-2: Modification 2>
In the above embodiment, the configuration in which the first electrode 21 is formed of a light-reflective material has been illustrated. However, the light emitted from the light emitting layer 23 toward the substrate 10 is reflected by the reflective layer separate from the first electrode 21. It is good also as a structure reflected on the opposite side. In this configuration, a reflective layer is formed on the surface of the first insulating layer L1 with a light reflective material, and the first electrode 21 is formed so as to cover the reflective layer. The first electrode 21 is formed of a light-transmitting conductive material such as ITO or IZO. In the above embodiment, the configuration in which the second electrode 22 is formed of a light-transmitting material is exemplified. However, an electrode formed by sufficiently thinning a light-blocking or light-reflecting conductive material is the second electrode 22. The emitted light from the light emitting layer 23 can be transmitted also by the configuration.

もっとも、発光層２３からの出射光が基板１０を透過して出射するボトムエミッション型の発光装置にも本発明は適用される。この構成においては、例えば、光反射性の導電性材料によって第２電極２２が形成されるとともに光透過性の導電性材料によって第１電極２１が形成される。そして、発光層２３から基板１０側への出射光と、発光層２３から基板１０とは反対側に出射して第２電極２２の表面にて反射した光とが、第１電極２１および基板１０を透過して出射する。   However, the present invention is also applied to a bottom emission type light emitting device in which light emitted from the light emitting layer 23 passes through the substrate 10 and is emitted. In this configuration, for example, the second electrode 22 is formed of a light-reflective conductive material, and the first electrode 21 is formed of a light-transmissive conductive material. The light emitted from the light emitting layer 23 toward the substrate 10 and the light emitted from the light emitting layer 23 to the opposite side of the substrate 10 and reflected by the surface of the second electrode 22 are the first electrode 21 and the substrate 10. Is transmitted through.

＜Ｃ−３：変形例３＞
第１実施形態や第２実施形態においては電源線１５が選択トランジスタＴslおよび初期化トランジスタＴintの何れにも重なり合わない構成を例示したが、電源線１５が選択トランジスタＴslと重なり合う構成や電源線１５が初期化トランジスタＴintと重なり合う構成も採用される。 <C-3: Modification 3>
In the first and second embodiments, the configuration in which the power supply line 15 does not overlap with either the selection transistor Tsl or the initialization transistor Tint is illustrated. However, the configuration in which the power supply line 15 overlaps with the selection transistor Tsl or the power supply line 15 is illustrated. A configuration in which is overlapped with the initialization transistor Tint is also employed.

＜Ｃ−４：変形例４＞
第２実施形態においては、接続部６２が選択トランジスタＴslの第１ゲート電極１１１と第２ゲート電極１１２との間隙の領域に形成される構成を例示した。これと同様に、電源線１５の第２部分１５２が初期化トランジスタＴintの第１ゲート電極１２１と第２ゲート電極１２２との間隙の領域に形成されてもよい。 <C-4: Modification 4>
In the second embodiment, the configuration in which the connecting portion 62 is formed in the region of the gap between the first gate electrode 111 and the second gate electrode 112 of the selection transistor Tsl is exemplified. Similarly, the second portion 152 of the power supply line 15 may be formed in the region of the gap between the first gate electrode 121 and the second gate electrode 122 of the initialization transistor Tint.

＜Ｃ−５：変形例５＞
第１実施形態においては、電源線１５がＸ方向に延在する部分（本発明における「第１部分」）のみを含む構成を例示したが、第２実施形態のように、これらの部分の各々を相互に連結するようにＹ方向に延在する部分（以下「第２部分」という）を電源線１５が含む構成としてもよい。この第２部分は、例えば、図７に図示された接続部６１と素子導通部７１との間隙の領域や各単位素子Ｐの間隙の領域にてＹ方向に延在し、Ｙ方向に隣接する各電源線１５（第１部分）を相互に連結する。この構成によれば、第１実施形態と比較して電源線１５の抵抗を低減することが可能である。 <C-5: Modification 5>
In the first embodiment, the configuration including only the portion (the “first portion” in the present invention) in which the power supply line 15 extends in the X direction is illustrated, but each of these portions is provided as in the second embodiment. The power supply line 15 may include a portion (hereinafter referred to as “second portion”) extending in the Y direction so as to be connected to each other. For example, the second portion extends in the Y direction in the gap region between the connection portion 61 and the element conduction portion 71 illustrated in FIG. 7 and the gap region between the unit elements P, and is adjacent to the Y direction. The power lines 15 (first part) are connected to each other. According to this configuration, it is possible to reduce the resistance of the power supply line 15 compared to the first embodiment.

＜Ｃ−６：変形例６＞
以上の各形態においては、隔壁２５の内周縁の内側の領域のみに発光層２３が形成された構成を例示したが、基板１０の全面（より詳細には第２絶縁層Ｌ2の全面）にわたって発光層２３が連続に形成された構成としてもよい。この構成によれば、例えば、スピンコート法などの低廉な成膜技術を発光層２３の形成に採用できるという利点がある。なお、第１電極２１は発光素子Ｅごとに個別に形成されるから、発光層２３が複数の発光素子Ｅにわたって連続するとは言っても、発光層２３の光量は発光素子Ｅごとに個別に制御される。以上のように発光層２３が複数の発光素子Ｅにわたって連続する構成においては隔壁２５を省略してもよい。 <C-6: Modification 6>
In each of the above embodiments, the configuration in which the light emitting layer 23 is formed only in the inner region of the inner periphery of the partition wall 25 is exemplified. However, light emission is performed over the entire surface of the substrate 10 (more specifically, the entire surface of the second insulating layer L2). The layer 23 may be formed continuously. According to this configuration, for example, there is an advantage that an inexpensive film forming technique such as a spin coating method can be adopted for forming the light emitting layer 23. In addition, since the 1st electrode 21 is formed separately for every light emitting element E, even if it says that the light emitting layer 23 continues over several light emitting elements E, the light quantity of the light emitting layer 23 is controlled separately for every light emitting element E. Is done. As described above, in the configuration in which the light emitting layer 23 is continuous over the plurality of light emitting elements E, the partition walls 25 may be omitted.

なお、隔壁２５で仕切られた各空間に発光材料の液滴を吐出するインクジェット法（液滴吐出法）で発光層２３を形成する場合には、以上の各形態のように第２絶縁層Ｌ2の面上に隔壁２５を配置した構成が好適に採用される。ただし、発光層２３を発光素子Ｅごとに形成するための方法は適宜に変更される。より具体的には、基板１０の全域に形成された発光材料の膜体を選択的に除去する方法や、レーザ転写（LITI: Laser-Induced Thermal Imaging）法など各種のパターニング技術によっても発光層２３は発光素子Ｅごとに形成される。この場合には、隔壁２５の形成を不要としながら発光素子Ｅごとに独立に発光層２３を形成できる。以上のように、本発明の発光装置において隔壁２５は必ずしも必要な要素ではない。   In the case where the light emitting layer 23 is formed by the ink jet method (droplet discharge method) in which the droplets of the light emitting material are discharged in the spaces partitioned by the partition walls 25, the second insulating layer L2 as in the above embodiments. The structure which has arrange | positioned the partition 25 on this surface is employ | adopted suitably. However, the method for forming the light emitting layer 23 for each light emitting element E is appropriately changed. More specifically, the light emitting layer 23 is also obtained by various patterning techniques such as a method of selectively removing a film body of a light emitting material formed over the entire area of the substrate 10 and a laser transfer (LITI: Laser-Induced Thermal Imaging) method. Is formed for each light emitting element E. In this case, the light emitting layer 23 can be formed independently for each light emitting element E without forming the partition wall 25. As described above, the partition 25 is not necessarily a necessary element in the light emitting device of the present invention.

＜Ｃ−７：変形例７＞
以上の各形態においては有機ＥＬ材料からなる発光層２３を含む発光素子Ｅを例示したが、本発明における発光素子はこれに限定されない。例えば、無機ＥＬ材料からなる発光層を含む発光素子やＬＥＤ（Light Emitting Diode）素子など様々な発光素子を採用することができる。本発明における発光素子は、電気エネルギの供給（典型的には電流の供給）によって発光する素子であれば足り、その具体的な構造や材料の如何は不問である。 <C-7: Modification 7>
In each of the above embodiments, the light emitting element E including the light emitting layer 23 made of an organic EL material has been exemplified, but the light emitting element in the present invention is not limited to this. For example, various light emitting elements such as a light emitting element including a light emitting layer made of an inorganic EL material and an LED (Light Emitting Diode) element can be employed. The light-emitting element in the present invention may be an element that emits light by supplying electric energy (typically supplying current), and its specific structure and material are not limited.

＜Ｄ：応用例＞
次に、本発明に係る発光装置を利用した電子機器の具体的な形態を説明する。図２７は、以上に説明した何れかの形態に係る発光装置Ｄを表示装置として採用したモバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ２０００は、表示装置としての発光装置Ｄと本体部２０１０とを備える。本体部２０１０には、電源スイッチ２００１およびキーボード２００２が設けられている。この発光装置Ｄは有機ＥＬ材料の発光層２３を発光素子Ｅに使用しているので、視野角が広く見易い画面を表示できる。 <D: Application example>
Next, specific modes of electronic devices using the light-emitting device according to the present invention will be described. FIG. 27 is a perspective view showing the configuration of a mobile personal computer that employs the light-emitting device D according to any one of the embodiments described above as a display device. The personal computer 2000 includes a light emitting device D as a display device and a main body 2010. The main body 2010 is provided with a power switch 2001 and a keyboard 2002. Since the light emitting device D uses the light emitting layer 23 of the organic EL material for the light emitting element E, it is possible to display an easy-to-see screen with a wide viewing angle.

図２８に、各形態に係る発光装置Ｄを適用した携帯電話機の構成を示す。携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２、ならびに表示装置としての発光装置Ｄを備える。スクロールボタン３００２を操作することによって、発光装置Ｄに表示される画面がスクロールされる。   FIG. 28 shows a configuration of a mobile phone to which the light emitting device D according to each embodiment is applied. A cellular phone 3000 includes a plurality of operation buttons 3001, scroll buttons 3002, and a light emitting device D as a display device. By operating the scroll button 3002, the screen displayed on the light emitting device D is scrolled.

図２９に、各形態に係る発光装置Ｄを適用した携帯情報端末（ＰＤＡ：Personal Digital Assistants）の構成を示す。情報携帯端末４０００は、複数の操作ボタン４００１および電源スイッチ４００２、ならびに表示装置としての発光装置Ｄを備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった各種の情報が発光装置Ｄに表示される。   FIG. 29 shows a configuration of a personal digital assistant (PDA) to which the light emitting device D according to each embodiment is applied. The information portable terminal 4000 includes a plurality of operation buttons 4001, a power switch 4002, and a light emitting device D as a display device. When the power switch 4002 is operated, various kinds of information such as an address book and a schedule book are displayed on the light emitting device D.

なお、本発明に係る発光装置が適用される電子機器としては、図２７から図２９に示したもののほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。また、本発明に係る発光装置の用途は画像の表示に限定されない。例えば、光書込み型のプリンタや電子複写機といった画像形成装置においては、用紙などの記録材に形成されるべき画像に応じて感光体を露光する書込みヘッドが使用されるが、この種の書込みヘッドとしても本発明の発光装置を利用することができる。   Note that electronic devices to which the light emitting device according to the present invention is applied include those shown in FIGS. 27 to 29, digital still cameras, televisions, video cameras, car navigation devices, pagers, electronic notebooks, electronic papers, calculators. , Word processors, workstations, videophones, POS terminals, printers, scanners, copiers, video players, devices equipped with touch panels, and the like. Further, the use of the light emitting device according to the present invention is not limited to the display of images. For example, in an image forming apparatus such as an optical writing type printer or an electronic copying machine, a writing head that exposes a photosensitive member according to an image to be formed on a recording material such as paper is used. The light emitting device of the present invention can also be used.

Ｄ……発光装置、Ｐ……単位素子、Ｅ……発光素子、１０……基板、１１……選択線、１２……初期化線、１３……データ線、１５……電源線、２１……第１電極、２２……第２電極、２３……発光層、３１，３２，３３，４１，４２，４３，４５……半導体層、５１，５２，５３……中間導電体、６１，６２，６３……接続部、７１，７２，７３……素子導通部、５１１，５２１……ゲート電極、Ｔdr……駆動トランジスタ、Ｔsl……選択トランジスタ、Ｔint……初期化トランジスタ、Ｃ1……容量素子、Ｅ1，Ｅ2……電極、Ｌ0……ゲート絶縁層、Ｌ1……第１絶縁層、Ｌ2……第２絶縁層。   D: Light emitting device, P: Unit element, E: Light emitting element, 10: Substrate, 11: Selection line, 12: Initialization line, 13 ... Data line, 15 ... Power line, 21 ... ... 1st electrode, 22 ... 2nd electrode, 23 ... Light emitting layer, 31, 32, 33, 41, 42, 43, 45 ... Semiconductor layer, 51, 52, 53 ... Intermediate conductor, 61, 62 , 63... Connection, 71, 72, 73... Element conduction portion, 511, 521... Gate electrode, Tdr... Driving transistor, Tsl ... selection transistor, Tint. , E1, E2... Electrode, L0... Gate insulating layer, L1... First insulating layer, L2.

Claims (8)

基板上に、
第１の方向に延在するデータ線と、
前記第１の方向に交差する第２の方向に延在するとともに、選択信号が供給される走査線と、
前記第２の方向に延在する電源線と、
第１の電極と、前記第１の電極に対向する第２の電極と、前記第１の電極と前記第２の電極との間に設けられた発光層と、を有する発光素子と、
前記電源線と前記発光素子との間を電気的に接続する第１のトランジスタと、
前記第１のトランジスタのゲートと前記第１のトランジスタのドレインとの間を電気的に接続する第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタに電気的に接続された容量素子と、
前記第２の方向に延在し、前記第２のトランジスタを制御するゲート制御信号が供給される制御信号線と、
を備え、
前記走査線は、平面視で前記容量素子と前記制御信号線との間に配置されていることを特徴とする発光装置。 On the board
A data line extending in a first direction;
A scanning line extending in a second direction intersecting the first direction and supplied with a selection signal;
A power line extending in the second direction;
A light-emitting element having a first electrode, a second electrode facing the first electrode, and a light-emitting layer provided between the first electrode and the second electrode;
A first transistor that electrically connects the power line and the light emitting element;
A second transistor for electrically connecting between the drain of the gate and the first transistor of said first transistor,
A capacitor electrically connected to the first transistor and the second transistor;
A control signal line extending in the second direction and supplied with a gate control signal for controlling the second transistor;
With
The light-emitting device, wherein the scanning line is disposed between the capacitive element and the control signal line in a plan view. 前記電源線は、平面視で前記容量素子と重なっていることを特徴とする請求項１に記載の発光装置。   The light-emitting device according to claim 1, wherein the power supply line overlaps the capacitor element in plan view. 前記基板上に、前記選択信号に応じてオン状態またはオフ状態となる第３のトランジスタをさらに備え、
オン状態となった前記第３のトランジスタを介して前記データ線から供給されるデータ信号に応じて前記第１のトランジスタのゲート電極の電位が設定されることを特徴とする請求項１又は請求項２に記載の発光装置。 A third transistor that is turned on or off according to the selection signal on the substrate;
The potential of the gate electrode of the first transistor is set in accordance with a data signal supplied from the data line through the third transistor that is turned on. 2. The light emitting device according to 2. 前記電源線は、平面視で前記第３のトランジスタと重なっていることを特徴とする請求項３に記載の発光装置。   The light-emitting device according to claim 3, wherein the power line overlaps with the third transistor in a plan view. 前記第２のトランジスタと前記容量素子を接続する接続部は、平面視で前記第３のトランジスタのチャネル部と重なることを特徴とする請求項３又は請求項４に記載の発光装置。   5. The light-emitting device according to claim 3, wherein a connection portion that connects the second transistor and the capacitor overlaps a channel portion of the third transistor in a plan view. 前記接続部は、平面視で前記第３のトランジスタのゲート電極と重ならないように配置されてなることを特徴とする請求項５に記載の発光装置。   The light emitting device according to claim 5, wherein the connection portion is disposed so as not to overlap with a gate electrode of the third transistor in a plan view. 基板上に、
第１の方向に延在するデータ線と、
前記第１の方向に交差する第２の方向に延在するとともに、選択信号が供給される走査線と、
前記第２の方向に延在する電源線と、
第１の電極と、前記第１の電極に対向する第２の電極と、前記第１の電極と前記第２の電極との間に設けられた発光層と、を有する発光素子と、
前記電源線と前記発光素子との間を電気的に接続する第１のトランジスタと、
前記第１のトランジスタのゲートと前記第１のトランジスタのドレインとの間を電気的に接続する第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタに電気的に接続された容量素子と、
前記選択信号に応じてオン状態またはオフ状態となる第３のトランジスタと、
を備え、
前記第３のトランジスタは、平面視で前記容量素子と前記第２のトランジスタとの間に配置されていることを特徴とする発光装置。 On the board
A data line extending in a first direction;
A scanning line extending in a second direction intersecting the first direction and supplied with a selection signal;
A power line extending in the second direction;
A light-emitting element having a first electrode, a second electrode facing the first electrode, and a light-emitting layer provided between the first electrode and the second electrode;
A first transistor that electrically connects the power line and the light emitting element;
A second transistor for electrically connecting between the drain of the gate and the first transistor of said first transistor,
A capacitor electrically connected to the first transistor and the second transistor;
A third transistor which is turned on or off according to the selection signal;
With
The light emitting device, wherein the third transistor is disposed between the capacitor and the second transistor in a plan view. 請求項１から請求項７のいずれか１項に記載の発光装置を具備する電子機器。   An electronic apparatus comprising the light-emitting device according to claim 1.
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