JP5807694B2 - LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE - Google Patents
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Description
本発明は、有機ＥＬ（Electro Luminescent）材料などの発光材料を利用した発光装置の構造に関する。 The present invention relates to a structure of a light emitting device using a light emitting material such as an organic EL (Electro Luminescent) material.
発光素子に供給される電流量を制御するためのトランジスタが発光素子ごとに設置されたアクティブマトリクス方式の発光装置が従来から提案されている（例えば特許文献１）。この種の発光装置においては、例えば開口率（発光素子が配列された領域のうち各発光素子からの放射光が実際に出射する領域の割合）の向上のために、トランジスタおよび発光素子の各層や、各々を電気的に接続するための配線が基板上に積層される。 An active matrix light-emitting device in which a transistor for controlling the amount of current supplied to the light-emitting element is provided for each light-emitting element has been proposed (for example, Patent Document 1). In this type of light-emitting device, for example, in order to improve the aperture ratio (the ratio of the region where light emitted from each light-emitting element is actually emitted out of the region where the light-emitting elements are arranged) , Wirings for electrically connecting each of them are stacked on the substrate.
しかしながら、以上のように各要素が積層された構成においては、相互に近接する各要素が容量的に結合する（すなわち各要素間に容量が寄生する）。そして、例えば各部の寄生容量に起因して各種の信号の波形が鈍化すると、発光素子の高精度な制御が阻害される場合がある。以上のような事情を背景として、本発明のひとつの形態は、発光装置の各部に寄生する容量の影響を低減するという課題の解決を目的としている。 However, in the configuration in which the elements are stacked as described above, the elements adjacent to each other are capacitively coupled (that is, capacitance is parasitic between the elements). For example, when the waveforms of various signals become dull due to the parasitic capacitance of each part, high-precision control of the light-emitting element may be hindered. In the background as described above, one embodiment of the present invention aims to solve the problem of reducing the influence of capacitance parasitic on each part of a light emitting device.
本発明の第１の態様は、第１電極と第２電極との間に発光層が介在する発光素子と、前記発光素子に供給される電流量を制御する駆動トランジスタと、前記駆動トランジスタのゲート電極に電気的に接続された容量素子（例えば図２の容量素子Ｃ１や図２１または図３２の容量素子Ｃ２）とを具備し、前記第１電極は、前記容量素子と重なり合うことを特徴とする。
この態様においては、容量素子と重なり合うように第１電極が形成されるから、発光素子の制御に利用される各種のスイッチング素子と重なり合うように第１電極を形成しなくても、第１電極の面積は容易に確保される。したがって、第１電極の面積を充分に確保しながら、第１電極とスイッチング素子との間に寄生する容量を低減すること（さらには寄生容量に起因したスイッチング動作の遅延を防止すること）ができる。
According to a first aspect of the present invention, there is provided a light emitting element having a light emitting layer interposed between a first electrode and a second electrode, a drive transistor for controlling an amount of current supplied to the light emitting element, and a gate of the drive transistor. And a capacitive element electrically connected to the electrode (for example, the capacitive element C1 of FIG. 2 or the capacitive element C2 of FIG. 21 or FIG. 32), wherein the first electrode overlaps the capacitive element. .
In this aspect, since the first electrode is formed so as to overlap with the capacitor element, the first electrode can be formed without forming the first electrode so as to overlap with various switching elements used for controlling the light emitting element. The area is easily secured. Therefore, it is possible to reduce the parasitic capacitance between the first electrode and the switching element (and prevent delay of the switching operation due to the parasitic capacitance) while sufficiently securing the area of the first electrode. .
例えば、選択信号に応じてオン状態またはオフ状態となる選択トランジスタ（例えば図２や図２１の選択トランジスタＴｓ１）が設置され、前記駆動トランジスタのゲート電極が、オン状態となった前記選択トランジスタを介してデータ線から供給されるデータ信号に応じた電位に設定される構成においては、前記選択トランジスタと重なり合わないように前記第１電極が形成される。この態様によれば、第１電極と選択トランジスタとの間の寄生容量が低減されるから、選択トランジスタを迅速に（すなわち寄生容量に起因した遅延を発生させることなく）動作させることが可能である。
また、初期化信号に応じてオン状態またはオフ状態となる初期化トランジスタ（例えば図２の初期化トランジスタＴｉｎｔ）が設置され、前記駆動トランジスタのゲート電極とドレインとが、オン状態となった前記初期化トランジスタを介して電気的に接続される構成においては、前記初期化トランジスタと重なり合わないように前記第１電極が形成される。この態様によれば、第１電極と初期化トランジスタとの間の寄生容量が低減されるから、初期化トランジスタを迅速に動作させることが可能である。なお、初期化トランジスタを介して電気的に接続された駆動トランジスタのゲート電極は、この駆動トランジスタの閾値電圧に応じた電位に設定される。したがって、駆動トランジスタの閾値電圧の誤差を補償することが可能である。
For example, a selection transistor (for example, the selection transistor Ts1 in FIGS. 2 and 21) that is turned on or off according to a selection signal is provided, and the gate electrode of the drive transistor is connected to the selection transistor that is turned on. In the configuration in which the potential is set according to the data signal supplied from the data line, the first electrode is formed so as not to overlap with the selection transistor. According to this aspect, since the parasitic capacitance between the first electrode and the selection transistor is reduced, the selection transistor can be operated quickly (that is, without causing a delay due to the parasitic capacitance). .
Further, an initialization transistor (for example, the initialization transistor Tint in FIG. 2) that is turned on or off in response to the initialization signal is provided, and the gate electrode and the drain of the driving transistor are turned on. In the configuration in which the first electrodes are formed so as not to overlap with the initialization transistor, the first electrode is formed so as to be electrically connected via the initialization transistor. According to this aspect, since the parasitic capacitance between the first electrode and the initialization transistor is reduced, the initialization transistor can be operated quickly. Note that the gate electrode of the driving transistor electrically connected via the initialization transistor is set to a potential corresponding to the threshold voltage of the driving transistor. Therefore, it is possible to compensate for an error in the threshold voltage of the driving transistor.
なお、容量素子は、典型的には駆動トランジスタのゲート電極の電位を設定または保持するために利用される。例えば、ひとつの態様における容量素子（例えば図２の容量素子Ｃ１）は、駆動トランジスタのゲート電極とデータ線との間に介在する。この構成においては、容量素子における容量カップリングによって、駆動トランジスタのゲート電極がデータ線の電位の変動量に応じた電位に設定される。また、その他の態様における容量素子（例えば図２１や図３２の容量素子Ｃ２）は、駆動トランジスタのゲート電極と定電位が供給される配線（例えば電源線）との間に介在する。この構成においては、データ線から駆動トランジスタのゲート電極に供給された電位が容量素子に保持される。 Note that the capacitor element is typically used for setting or holding the potential of the gate electrode of the driving transistor. For example, the capacitive element (for example, the capacitive element C1 in FIG. 2) in one embodiment is interposed between the gate electrode of the driving transistor and the data line. In this configuration, the gate electrode of the drive transistor is set to a potential corresponding to the amount of variation in the potential of the data line by capacitive coupling in the capacitive element. Further, the capacitive element (for example, the capacitive element C2 in FIGS. 21 and 32) in other modes is interposed between the gate electrode of the driving transistor and a wiring (for example, a power supply line) to which a constant potential is supplied. In this configuration, the potential supplied from the data line to the gate electrode of the driving transistor is held in the capacitor element.
本発明の第２の態様は、所定の電位が供給される給電線（例えば図２や図２１の電源線１５）と、第１電極と第２電極との間に発光層が介在する発光素子と、前記給電線から前記発光素子に供給される電流量を制御する駆動トランジスタとを具備し、前記給電線は、前記第１電極と前記駆動トランジスタとの間に介在する部分を含むことを特徴とする。なお、給電線の典型例は、電源電位を供給するための電源線である。
この態様によれば、第１電極と駆動トランジスタとの間に給電線が介在するから、第１電極と駆動トランジスタとの間に導電体が介在しない構成と比較して、両者の容量的な結合は抑制される。したがって、第１電極および駆動トランジスタの一方における電位の変動が他方の電位に与える影響を低減することができる。
The second aspect of the present invention is a light emitting device in which a light emitting layer is interposed between a power supply line (for example, the
According to this aspect, since the power supply line is interposed between the first electrode and the driving transistor, the capacitive coupling between the first electrode and the driving transistor is compared with the configuration in which no conductor is interposed between the first electrode and the driving transistor. Is suppressed. Therefore, it is possible to reduce the influence of the potential fluctuation in one of the first electrode and the driving transistor on the other potential.
本発明の第３の態様は、データ信号が供給されるデータ線と、所定の電位が供給される給電線と、第１電極と第２電極との間に発光層が介在する発光素子と、前記給電線から前記発光素子に供給される電流量をデータ信号に応じて制御する駆動トランジスタとを具備し、前記給電線は、前記第１電極と前記データ線との間に介在する部分を含む。
この態様によれば、第１電極とデータ線との間に給電線が介在するから、第１電極とデータ線との間に導電体が介在しない構成と比較して、両者の容量的な容量的な結合は抑制される。したがって、第１電極およびデータ線の一方における電位の変動が他方の電位に与える影響を低減することができる。
According to a third aspect of the present invention, a data line to which a data signal is supplied, a power supply line to which a predetermined potential is supplied, a light emitting element in which a light emitting layer is interposed between the first electrode and the second electrode, A drive transistor that controls the amount of current supplied from the power supply line to the light emitting element according to a data signal, and the power supply line includes a portion interposed between the first electrode and the data line. .
According to this aspect, since the power supply line is interposed between the first electrode and the data line, the capacitive capacity of both is compared with the configuration in which the conductor is not interposed between the first electrode and the data line. Binding is suppressed. Therefore, it is possible to reduce the influence of the potential fluctuation in one of the first electrode and the data line on the other potential.
本発明の第４の態様は、データ信号が供給されるデータ線と、第１電極と第２電極との間に発光層が介在する発光素子と、前記発光素子に供給される電流量をデータ信号に応じて制御する駆動トランジスタとを具備し、前記第１電極は、前記データ線を被覆する絶縁層（例えば図１１の第１絶縁層Ｌ１や第２絶縁層Ｌ２）の面上に形成された光反射性の電極であり、その外周縁が前記データ線と重なり合うことを特徴とする。
この態様によれば、データ線の膜厚を反映した段差を絶縁層の表面に形成することによって、第１電極の外周縁の近傍に傾斜面（例えば図１１の傾斜面２１１）を形成することができる。そして、発光層からの出射光をこの傾斜面で反射させることで光の利用効率を向上することが可能である。
According to a fourth aspect of the present invention, a data line to which a data signal is supplied, a light emitting element in which a light emitting layer is interposed between the first electrode and the second electrode, and an amount of current supplied to the light emitting element are stored. And the first electrode is formed on a surface of an insulating layer (for example, the first insulating layer L1 or the second insulating layer L2 in FIG. 11) that covers the data line. The light reflecting electrode is characterized in that its outer peripheral edge overlaps the data line.
According to this aspect, the inclined surface (for example, the
本発明の第５の態様は、第１電極と第２電極との間に発光層が介在する発光素子と、前記発光素子に供給される電流量を制御する駆動トランジスタと、前記駆動トランジスタのゲート電極に電気的に接続された容量素子と、前記第２電極よりも抵抗率が低い材料で形成されて前記第２電極に導通する補助配線（例えば図３や図１２や図２２における補助配線２７）とを具備し、前記補助配線は、前記駆動トランジスタおよび前記容量素子とは重なり合わないことを特徴とする。
この態様によれば、駆動トランジスタおよび容量素子とは重なり合わないように補助配線が形成されるから、補助配線と駆動トランジスタとの間や補助配線と容量素子との間に寄生する容量が削減される。したがって、補助配線および駆動トランジスタ（または容量素子）の一方における電位の変動が他方の電位に与える影響を低減することができる。
According to a fifth aspect of the present invention, there is provided a light emitting element having a light emitting layer interposed between a first electrode and a second electrode, a driving transistor for controlling an amount of current supplied to the light emitting element, and a gate of the driving transistor. A capacitive element electrically connected to the electrode and an auxiliary wiring formed of a material having a lower resistivity than the second electrode and conducting to the second electrode (for example, the
According to this aspect, since the auxiliary wiring is formed so as not to overlap the driving transistor and the capacitive element, the parasitic capacitance between the auxiliary wiring and the driving transistor and between the auxiliary wiring and the capacitive element is reduced. The Therefore, it is possible to reduce the influence of the potential fluctuation in one of the auxiliary wiring and the driving transistor (or the capacitor) on the other potential.
第５の態様に係る発光装置においては、例えば、選択信号に応じてオン状態またはオフ状態となる選択トランジスタと、前記選択トランジスタに重なり合うとともに開口部（図４の開口部２５１）が形成された絶縁層（例えば図４の隔壁２５）とが設置され、駆動トランジスタは、オン状態となった前記選択トランジスタを介してデータ線から供給されるデータ信号に応じて前記発光素子への電流量を制御する。この態様においては、補助配線が絶縁層の上方に形成された構成も好適である。この態様によれば、補助配線と選択トランジスタとの間に絶縁層が介在するから、選択トランジスタと補助配線との容量的な結合を抑制することができる。発光素子が発光する開口部や電源線を配置する領域を広く確保するため、選択トランジスタは、補助配線と重なり合うことが望ましい。
また、例えば、初期化信号に応じてオン状態またはオフ状態となる初期化トランジスタと、前記初期化トランジスタに重なり合うとともに開口部が形成された絶縁層とが設置された構成においても、補助配線は絶縁層の上方に形成され得る。この態様によれば、補助配線と初期化トランジスタとの容量的な結合を抑制することができる。発光素子が発光する開口部や電源線を配置する領域を広く確保するため、初期化トランジスタは、補助配線と重なり合うことが望ましい。
In the light emitting device according to the fifth aspect, for example, an insulation in which a selection transistor that is turned on or off in response to a selection signal and an opening (opening 251 in FIG. 4) that overlaps the selection transistor and is formed are formed. And a driving transistor controls the amount of current to the light emitting element according to a data signal supplied from a data line through the selection transistor that is turned on. . In this aspect, a configuration in which the auxiliary wiring is formed above the insulating layer is also preferable. According to this aspect, since the insulating layer is interposed between the auxiliary wiring and the selection transistor, capacitive coupling between the selection transistor and the auxiliary wiring can be suppressed. In order to secure a wide area for arranging an opening for emitting light from the light emitting element and a power supply line, the selection transistor desirably overlaps with the auxiliary wiring.
Further, for example, even in a configuration in which an initialization transistor that is turned on or off in response to an initialization signal and an insulating layer that overlaps with the initialization transistor and has an opening are provided, the auxiliary wiring is insulated. It can be formed above the layer. According to this aspect, capacitive coupling between the auxiliary wiring and the initialization transistor can be suppressed. In order to secure a wide area for arranging an opening for emitting light from the light emitting element and a power supply line, the initialization transistor preferably overlaps with the auxiliary wiring.
本発明の第６の態様に係る発光装置は、第１方向（例えば図１８〜図２０や図２８〜図３０におけるＸ方向）に延在する複数の制御線と、前記第１方向とは異なる第２方向（例えば図１８〜図２０や図２８〜図３０におけるＹ方向）に延在して前記複数の制御線と交差するデータ線と、前記複数の制御線と前記データ線との交差に対応した位置に各々が配置されて前記第２方向に配列する複数の単位素子とを具備する。
前記複数の単位素子の各々は、第１電極と第２電極との間に発光層が介在する発光素子と、前記データ線に供給される信号に応じてゲート電極の電位が設定されることで、前記発光素子に供給される電流量を制御する駆動トランジスタと、前記駆動トランジスタのゲート電極に対する所定の電位の供給の可否または前記発光素子に対する電流の供給の可否を、前記複数の制御線のうち当該単位素子に対応した制御線に供給される信号に応じて制御する制御トランジスタとを含む。駆動トランジスタのゲート電極に対する所定の電位の供給の可否を制御する制御トランジスタとは、例えば図２の選択トランジスタＴｓ１や初期化トランジスタＴｉｎｔである。また、前記発光素子に対する電流の供給の可否を制御する制御トランジスタとは、例えば図３１の発光制御トランジスタＴｃｎｔである。したがって、本態様における制御線とは、例えば図２における選択線１１や初期化線１２、または図３１における発光制御線１４に相当する。
以上の構成のもとで、前記複数の単位素子のうち第１の単位素子（例えば図１８〜図２０や図２８〜図３０における第ｉ行目の単位素子Ｐ）においては、前記制御トランジスタと前記制御線とが前記駆動トランジスタからみて前記第２方向における一方の側に位置し、前記複数の単位素子のうち前記第２方向における一方の側にて前記第１の単位素子に隣接する第２の単位素子（例えば第（ｉ−１）行目の単位素子Ｐ）と、前記第２方向における他方の側にて前記第１の単位素子に隣接する第３の単位素子（例えば第（ｉ＋１）行目の単位素子Ｐ）との各々においては、前記制御トランジスタと前記制御線とが前記駆動トランジスタからみて前記第２方向における他方の側に位置する。そして、前記データ線は、前記複数の制御線と同層から形成されて前記第２方向に配列する複数の第１データ線部と、前記複数の制御線を被覆する絶縁層の面上に形成されて前記各第１データ線部を電気的に接続する第２データ線部とを含み、前記第１データ線部は、前記第１の単位素子と前記第３の単位素子とにわたって連続し、前記第２データ線部は、前記第１の単位素子に対応した前記制御線と前記第２の単位素子に対応した前記制御線とに交差する。
The light emitting device according to the sixth aspect of the present invention is different from the first direction in a plurality of control lines extending in a first direction (for example, the X direction in FIGS. 18 to 20 and FIGS. 28 to 30). A data line that extends in a second direction (for example, the Y direction in FIGS. 18 to 20 and FIGS. 28 to 30) and intersects the plurality of control lines, and intersects the plurality of control lines and the data lines. And a plurality of unit elements arranged in corresponding directions and arranged in the second direction.
Each of the plurality of unit elements has a light emitting element in which a light emitting layer is interposed between a first electrode and a second electrode, and a potential of a gate electrode is set according to a signal supplied to the data line. A drive transistor that controls the amount of current supplied to the light emitting element, and whether or not a predetermined potential can be supplied to the gate electrode of the drive transistor or whether or not current can be supplied to the light emitting element among the plurality of control lines. And a control transistor that controls in accordance with a signal supplied to a control line corresponding to the unit element. The control transistor that controls whether or not a predetermined potential can be supplied to the gate electrode of the driving transistor is, for example, the selection transistor Ts1 or the initialization transistor Tint in FIG. Further, the control transistor that controls whether or not current can be supplied to the light emitting element is, for example, the light emission control transistor Tcnt of FIG. Therefore, the control line in this aspect corresponds to, for example, the
With the above configuration, in the first unit element (for example, the unit element P in the i-th row in FIGS. 18 to 20 and FIGS. 28 to 30) among the plurality of unit elements, The control line is located on one side in the second direction when viewed from the driving transistor, and is adjacent to the first unit element on one side in the second direction among the plurality of unit elements. Unit elements (for example, unit element P in the (i−1) th row) and a third unit element (for example, (i + 1) th) adjacent to the first unit element on the other side in the second direction. In each of the unit elements P) in the row, the control transistor and the control line are located on the other side in the second direction as viewed from the drive transistor. The data lines are formed on a surface of a plurality of first data line portions formed in the same layer as the plurality of control lines and arranged in the second direction, and an insulating layer covering the plurality of control lines. A second data line portion electrically connecting each of the first data line portions, the first data line portion being continuous over the first unit element and the third unit element, The second data line portion intersects the control line corresponding to the first unit element and the control line corresponding to the second unit element.
この態様によれば、第１の単位素子と第３の単位素子とにわたって連続するように第１データ線部が形成されるから、第１の単位素子と第３の単位素子との間隙には第２データ線部を形成する必要がない。なお、本発明において複数の要素が「同層から形成される」とは、共通の膜体（単層であるか複数層であるかは不問である）の選択的な除去によって複数の要素が同工程で形成されることを意味し、各要素が相互に離間しているか連続しているかは不問である。以上に説明した第６の態様の具体例は第３実施形態および第５実施形態として後述される。 According to this aspect, since the first data line portion is formed so as to be continuous over the first unit element and the third unit element, the gap between the first unit element and the third unit element is formed in the gap. There is no need to form the second data line portion. In the present invention, a plurality of elements are “formed from the same layer” means that a plurality of elements are formed by selective removal of a common film body (whether it is a single layer or a plurality of layers). It means that it is formed in the same process, and it does not matter whether each element is separated from each other or continuous. Specific examples of the sixth aspect described above will be described later as a third embodiment and a fifth embodiment.
第６の態様に係る発光装置においては、例えば、所定の電位が供給される給電線が設置され、前記駆動トランジスタは、前記給電線から前記発光素子に供給される電流量を制御し、前記給電線は、前記データ線の第２データ線部と同層から形成され、前記第１データ線部のうち前記第１の単位素子と前記第３の単位素子との間隙に位置する部分（例えば図２９の連結部１５３）を含む。この態様によれば、第１の単位素子と第３の単位素子との間隙に位置する部分を含むから、給電線を低抵抗化することが可能である。
さらに好適な態様においては、前記第２電極よりも抵抗率が低い材料で形成されて前記第２電極に導通する補助配線が設置され、前記補助配線は、前記第１の単位素子の前記制御トランジスタおよび前記制御線と前記第２の単位素子の前記制御トランジスタおよび前記制御線とに重なり合うように形成され、前記第１の単位素子と前記第３の単位素子との間隙には形成されない。この態様によれば、単位素子ごとに独立に補助配線が形成される構成と比較して、第１の単位素子と第２の単位素子との間に形成される補助配線の線幅を拡大することが可能である。この構成においては補助配線の形成に高い精度は要求されないから、低廉な方法によって補助配線を形成することができる。また、発光装置に形成する補助配線の本数が少ないため、補助配線を形成する際に、各々の補助配線と他の構成要素との間に設けられるマージン領域を少なくすることができる。したがって、補助配線を形成するための領域あるいは発光素子が発光する領域を広くすることができる。
In the light emitting device according to the sixth aspect, for example, a power supply line to which a predetermined potential is supplied is installed, and the drive transistor controls the amount of current supplied from the power supply line to the light emitting element, and The electric wire is formed from the same layer as the second data line portion of the data line, and a portion of the first data line portion located in the gap between the first unit element and the third unit element (for example, FIG. 29 connecting portions 153). According to this aspect, since the portion located in the gap between the first unit element and the third unit element is included, the resistance of the feeder line can be reduced.
In a more preferred aspect, an auxiliary wiring formed of a material having a lower resistivity than the second electrode and connected to the second electrode is provided, and the auxiliary wiring is the control transistor of the first unit element. The control line is formed so as to overlap the control transistor and the control line of the second unit element, and is not formed in the gap between the first unit element and the third unit element. According to this aspect, the line width of the auxiliary wiring formed between the first unit element and the second unit element is increased as compared with the configuration in which the auxiliary wiring is formed independently for each unit element. It is possible. In this configuration, since high accuracy is not required for forming the auxiliary wiring, the auxiliary wiring can be formed by an inexpensive method. In addition, since the number of auxiliary wirings formed in the light-emitting device is small, a margin area provided between each auxiliary wiring and another component can be reduced when forming the auxiliary wiring. Therefore, a region for forming the auxiliary wiring or a region where the light emitting element emits light can be widened.
本発明に係る発光装置は各種の電子機器に利用される。この電子機器の典型例は、発光装置を表示装置として利用した機器である。この種の電子機器としては、パーソナルコンピュータや携帯電話機などがある。もっとも、本発明に係る発光装置の用途は画像の表示に限定されない。例えば、光線の照射によって感光体ドラムなどの像担持体に潜像を形成するための露光装置（露光ヘッド）、液晶装置の背面側に配置されてこれを照明する装置（バックライト）、あるいは、スキャナなどの画像読取装置に搭載されて原稿を照明する装置など各種の照明装置など、様々な用途に本発明の発光装置を適用することができる。 The light emitting device according to the present invention is used in various electronic devices. A typical example of this electronic device is a device that uses a light emitting device as a display device. Examples of this type of electronic device include a personal computer and a mobile phone. However, the use of the light emitting device according to the present invention is not limited to image display. For example, an exposure device (exposure head) for forming a latent image on an image carrier such as a photosensitive drum by irradiation of light, a device (backlight) that is arranged on the back side of the liquid crystal device and illuminates it, or The light emitting device of the present invention can be applied to various uses such as various illumination devices such as a device that illuminates a document by being mounted on an image reading device such as a scanner.
＜Ａ：第１実施形態＞
＜Ａ−１：発光装置の電気的な構成＞
図１は、本発明の第１実施形態に係る発光装置Ｄの電気的な構成を示すブロック図である。同図に示すように、発光装置Ｄは、複数の選択線１１と複数の初期化線１２と複数のデータ線１３とを有する。各選択線１１および各初期化線１２はＸ方向に延在する。各データ線１３はＸ方向に直交するＹ方向に延在する。選択線１１および初期化線１２の各対とデータ線１３との各交差には単位素子（画素）Ｐが配置される。したがって、これらの単位素子ＰはＸ方向およびＹ方向にわたってマトリクス状に配列する。ひとつの単位素子Ｐは発光の最小の単位となる要素である。各単位素子Ｐには電源線１５を介して高位側の電源電位Ｖｄｄが供給される。
<A: First Embodiment>
<A-1: Electrical configuration of light emitting device>
FIG. 1 is a block diagram showing an electrical configuration of a light emitting device D according to the first embodiment of the present invention. As shown in the figure, the light emitting device D includes a plurality of
図２は、各単位素子Ｐの構成を示す回路図である。同図に示すように、電源線１５から接地線（接地電位Ｇｎｄ）に至る経路上には発光素子Ｅと駆動トランジスタＴｄｒとが配置される。発光素子Ｅは、有機ＥＬ材料より少なくともなる発光層２３を第１電極２１（陽極）と第２電極２２（陰極）との間に介在させた素子である。第１電極２１は、単位素子Ｐごとに相互に離間して形成される。第２電極２２は、複数の単位素子Ｐにわたって連続に形成されて接地（Ｇｎｄ）される。発光層２３は、第１電極２１から第２電極２２に流れる電流量に応じた光量で発光する。
FIG. 2 is a circuit diagram showing a configuration of each unit element P. As shown in the figure, the light emitting element E and the drive transistor Tdr are arranged on the path from the
駆動トランジスタＴｄｒは、発光素子Ｅに供給される電流量をゲート電極の電位（以下「ゲート電位」という）Ｖｇに応じて制御するためのｐチャネル型の薄膜トランジスタである。駆動トランジスタＴｄｒのソース電極（Ｓ）は電源線１５に接続され、そのドレイン電極（Ｄ）は発光素子Ｅの第１電極２１に接続される。
The drive transistor Tdr is a p-channel thin film transistor for controlling the amount of current supplied to the light emitting element E according to the potential of the gate electrode (hereinafter referred to as “gate potential”) Vg. The source electrode (S) of the driving transistor Tdr is connected to the
駆動トランジスタＴｄｒのゲート電極とドレイン電極（発光素子Ｅの第１電極２１）との間には、両者の電気的な接続を制御するためのｎチャネル型のトランジスタ（以下では「初期化トランジスタ」という）Ｔｉｎｔが介在する。初期化トランジスタＴｉｎｔのゲート電極は初期化線１２に接続される。初期化線１２には駆動回路（図示略）から初期化信号Ｓｂが供給される。初期化信号Ｓｂがアクティブレベルとなって初期化トランジスタＴｉｎｔがオン状態に変化すると、駆動トランジスタＴｄｒのゲート電極とドレイン電極とが電気的に接続（ダイオード接続）される。以下では、オン状態となった初期化トランジスタＴｉｎｔを介して駆動トランジスタＴｄｒのゲート電極とドレイン電極とが電気的に接続された状態を、駆動トランジスタＴｄｒがダイオード接続された状態と称して説明する場合もある。
Between the gate electrode and the drain electrode of the drive transistor Tdr (the
図２に示すように、単位素子Ｐは、電極Ｅ１と電極Ｅ２とから構成される容量素子Ｃ１を含む。電極Ｅ１は駆動トランジスタＴｄｒのゲート電極に接続される。電極Ｅ２とデータ線１３との間には、両者の電気的な接続を制御するｎチャネル型のトランジスタ（以下「選択トランジスタ」という）Ｔｓ１が介在する。選択トランジスタＴｓ１のゲート電極は選択線１１に接続される。選択線１１には駆動回路（図示略）から選択信号Ｓａが供給される。なお、駆動トランジスタＴｄｒや選択トランジスタＴｓ１や初期化トランジスタＴｉｎｔの導電型は図２の例示から適宜に変更される。
As shown in FIG. 2, the unit element P includes a capacitive element C1 composed of an electrode E1 and an electrode E2. The electrode E1 is connected to the gate electrode of the drive transistor Tdr. Between the electrode E2 and the
次に、ひとつの単位素子Ｐの動作を初期化期間と書込期間と駆動期間とに区分して説明する。まず、初期化期間においては、駆動回路（図示略）からデータ線１３に所定の電位Ｖｒｅｆが供給されるとともに選択線１１の選択信号Ｓａと初期化線１２の初期化信号Ｓｂとがアクティブレベル（ハイレベル）を維持する。したがって、容量素子Ｃ１の電極Ｅ２にはデータ線１３から選択トランジスタＴｓ１を介して電位Ｖｒｅｆが供給される。また、初期化トランジスタＴｉｎｔがオン状態に変化することで駆動トランジスタＴｄｒがダイオード接続される。したがって、駆動トランジスタＴｄｒのゲート電位Ｖｇは、電源線１５に供給される電源電位Ｖｄｄと駆動トランジスタＴｄｒの閾値電圧Ｖｔｈとの差分値（Ｖｇ＝Ｖｄｄ−Ｖｔｈ）に収束する。
Next, the operation of one unit element P will be described by dividing it into an initialization period, a writing period, and a driving period. First, in the initialization period, a predetermined potential Vref is supplied to the
次に、初期化期間の経過後の書込期間においては、初期化信号Ｓｂが非アクティブレベル（ローレベル）に遷移する。したがって、初期化トランジスタＴｉｎｔがオフ状態に変化して駆動トランジスタＴｄｒのダイオード接続は解除される。また、選択トランジスタＴｓ１がオン状態に維持されたまま、データ線１３から電極Ｅ２に供給される電位Ｖｒｅｆがデータ電位Ｖｄａｔａに変更される。データ電位Ｖｄａｔａは、単位素子Ｐに指定された階調に応じた電位である。
Next, in the writing period after the lapse of the initialization period, the initialization signal Sb changes to the inactive level (low level). Accordingly, the initialization transistor Tint changes to the off state, and the diode connection of the drive transistor Tdr is released. Further, the potential Vref supplied from the
駆動トランジスタＴｄｒのゲート電極のインピーダンスは充分に高いから、電極Ｅ２が電位Ｖｒｅｆからデータ電位Ｖｄａｔａまで変化量ΔＶ（＝Ｖｒｅｆ−Ｖｄａｔａ）だけ変動すると、電極Ｅ１の電位は、容量素子Ｃ１における容量カップリングによって、初期化期間にて設定された電位Ｖｇ（＝Ｖｄｄ−Ｖｔｈ）から変動する。このときの電極Ｅ１の電位の変化量は、容量素子Ｃ１とその他の寄生容量（例えば駆動トランジスタＴｄｒのゲート容量やその他の配線に寄生する容量）との容量比に応じて定まる。より具体的には、容量素子Ｃ１の容量値を「Ｃ」として寄生容量の容量値を「Ｃｓ」とすると、電極Ｅ１の電位の変化量は「ΔＶ・Ｃ／（Ｃ＋Ｃｓ）」と表現される。したがって、駆動トランジスタＴｄｒのゲート電位Ｖｇは、書込期間の終点において以下の式（１）のレベルに設定される。
Ｖｇ＝Ｖｄｄ−Ｖｔｈ−ｋ・ΔＶ ……（１）
ただし、ｋ＝Ｃ／（Ｃ＋Ｃｓ）
Since the impedance of the gate electrode of the driving transistor Tdr is sufficiently high, when the electrode E2 varies by the change amount ΔV (= Vref−Vdata) from the potential Vref to the data potential Vdata, the potential of the electrode E1 is capacitively coupled in the capacitive element C1. As a result, the potential changes from the potential Vg (= Vdd−Vth) set in the initialization period. The amount of change in the potential of the electrode E1 at this time is determined according to the capacitance ratio between the capacitive element C1 and other parasitic capacitance (for example, the gate capacitance of the driving transistor Tdr or the capacitance parasitic on other wiring). More specifically, when the capacitance value of the capacitive element C1 is “C” and the capacitance value of the parasitic capacitance is “Cs”, the amount of change in the potential of the electrode E1 is expressed as “ΔV · C / (C + Cs)”. . Therefore, the gate potential Vg of the drive transistor Tdr is set to the level of the following formula (1) at the end of the writing period.
Vg = Vdd−Vth−k · ΔV (1)
However, k = C / (C + Cs)
次いで、書込期間の経過後の駆動期間においては、選択信号Ｓａが非アクティブレベルに遷移して選択トランジスタＴｓ１がオフ状態に変化する。そして、駆動トランジスタＴｄｒのゲート電位Ｖｇに応じた電流が電源線１５から駆動トランジスタＴｄｒのソース電極とドレイン電極とを経由して発光素子Ｅに供給される。この電流の供給によって発光素子Ｅはデータ電位Ｖｄａｔａに応じた光量で発光する。
Next, in the driving period after the writing period has elapsed, the selection signal Sa transitions to an inactive level and the selection transistor Ts1 changes to an off state. Then, a current corresponding to the gate potential Vg of the drive transistor Tdr is supplied from the
いま、駆動トランジスタＴｄｒが飽和領域で動作する場合を想定すると、駆動期間にて発光素子Ｅに供給される電流量Ｉは以下の式（２）によって表現される。ただし、式（２）における「β」は駆動トランジスタＴｄｒの利得係数であり、「Ｖｇｓ」は駆動トランジスタＴｄｒのゲート−ソース間の電圧である。
Ｉ＝（β／２）（Ｖｇｓ−Ｖｔｈ）2 ……（２）
＝（β／２）（Ｖｄｄ−Ｖｇ−Ｖｔｈ）2
式（１）の代入によって式（２）は以下のように変形される。
Ｉ＝（β／２）（ｋ・ΔＶ）2
すなわち、発光素子Ｅに供給される電流量Ｉは駆動トランジスタＴｄｒの閾値電圧Ｖｔｈに依存しない。したがって、本実施形態によれば、各駆動トランジスタＴｄｒの閾値電圧Ｖｔｈのバラツキ（設計値からの相違や他の単位素子Ｐの駆動トランジスタＴｄｒとの相違）に起因した発光素子Ｅの光量の誤差（輝度のムラ）を抑制することができる。
Assuming that the driving transistor Tdr operates in the saturation region, the amount of current I supplied to the light emitting element E in the driving period is expressed by the following equation (2). In Equation (2), “β” is the gain coefficient of the drive transistor Tdr, and “Vgs” is the gate-source voltage of the drive transistor Tdr.
I = (β / 2) (Vgs−Vth) 2 (2)
= (Β / 2) (Vdd−Vg−Vth) 2
By substituting equation (1), equation (2) is transformed as follows.
I = (β / 2) (k · ΔV) 2
That is, the amount of current I supplied to the light emitting element E does not depend on the threshold voltage Vth of the drive transistor Tdr. Therefore, according to the present embodiment, the error in the light amount of the light emitting element E (due to the variation in the threshold voltage Vth of each driving transistor Tdr (difference from the design value or the driving transistor Tdr of another unit element P)) ( (Unevenness in brightness) can be suppressed.
＜Ａ−２：単位素子Ｐの構造＞
次に、単位素子Ｐの具体的な構造を説明する。図３は、ひとつの単位素子Ｐの構成を示す平面図であり、図４は、図３におけるIV−IV線からみた断面図である。なお、図３は平面図であるが、各要素の把握を容易化するために、図４と共通する要素については適宜に図４と同態様のハッチングが施されている。以下で参照する他の平面図についても同様である。また、以下で参照する各図面においては、説明の便宜のために、各要素の寸法や比率を実際の装置から適宜に異ならせてある。
<A-2: Structure of unit element P>
Next, a specific structure of the unit element P will be described. 3 is a plan view showing a configuration of one unit element P, and FIG. 4 is a cross-sectional view taken along line IV-IV in FIG. Although FIG. 3 is a plan view, elements that are the same as those in FIG. 4 are appropriately hatched in the same manner as in FIG. The same applies to other plan views referred to below. In the drawings referred to below, the dimensions and ratios of the elements are appropriately changed from actual devices for the convenience of explanation.
図４に示すように、駆動トランジスタＴｄｒや発光素子Ｅといった図２の各要素は基板１０の面上に形成される。基板１０は、ガラスやプラスチックなど各種の絶縁性材料より少なくともなる板状の部材である。なお、基板１０を覆う絶縁性の膜体（例えば酸化珪素や窒化珪素の膜体）を下地として基板１０の面上に単位素子Ｐの各要素を形成してもよい。また、本実施形態の発光装置Ｄはトップエミッション型である。したがって、基板１０に光透過性は要求されない。
As shown in FIG. 4, each element of FIG. 2 such as the drive transistor Tdr and the light emitting element E is formed on the surface of the
図５ないし図７は、単位素子Ｐが形成される各段階における基板１０の面上の様子を示す平面図である。なお、図５ないし図７においては、図３に図示された第１電極２１が形成されるべき領域Ａが二点鎖線によって併記されている。
5 to 7 are plan views showing a state on the surface of the
図４および図５に示すように、基板１０の面上には、半導体層３１と半導体層４１とがシリコンなどの半導体材料によって形成される。半導体層３１と半導体層４１とは、基板１０の全域にわたって連続に形成された膜体のパターニングによって同一の工程で一括的に形成される。なお、半導体層３１と半導体層４１との関係のように、複数の要素が共通の膜体（単層および複数層の何れであるかは不問である）の選択的な除去によって同一の工程で形成されることを以下では単に「同層から形成される」と表記する。同層から形成された各要素は当然に同一の材料からなり、各々の膜厚は略一致する。複数の要素が同層から形成される構成によれば、その各々が別層から形成される構成と比較して、製造工程の簡素化や製造コストの低減が実現されるという利点がある。
As shown in FIGS. 4 and 5, a
図４および図５に示すように、半導体層３１は、第１素子部３１１と第２素子部３１２とを含む。第１素子部３１１は、駆動トランジスタＴｄｒの半導体層として機能する略矩形状の部分である。第２素子部３１２は、初期化トランジスタＴｉｎｔの半導体層として機能する部分であり、第１素子部３１１からＹ方向の負側に連続する部分３１２ａと、この部分３１２ａからＸ方向の正側に延在する部分３１２ｂと、部分３１２ｂからＹ方向の正側に延在する部分３１２ｃとを含む。
As shown in FIGS. 4 and 5, the
半導体層４１は、半導体層３１からみてＹ方向の正側に配置された部分であり、図２の容量素子Ｃ１を構成する略矩形状の電極Ｅ２と、電極Ｅ２からＹ方向の正側に延在する素子部４１１とを含む。素子部４１１は、選択トランジスタＴｓ１の半導体層として機能する部分である。
The
図４に示すように、半導体層３１と半導体層４１とが形成された基板１０の表面はその全域にわたってゲート絶縁層Ｌ０に覆われる。図４および図６に示すように、ゲート絶縁層Ｌ０の面上には、選択線１１と初期化線１２と中間導電体５１と第１データ線部１３１とが導電性材料によって同層から形成される。
As shown in FIG. 4, the surface of the
選択線１１は、複数の単位素子ＰにわたってＸ方向に延在して半導体層４１の素子部４１１と重なり合う。素子部４１１のうちゲート絶縁層Ｌ０を挟んで選択線１１に対向する領域が選択トランジスタＴｓ１のチャネル領域である。初期化線１２は、複数の単位素子ＰにわたってＸ方向に延在して半導体層３１の第２素子部３１２と重なり合う。第２素子部３１２の部分３１２ａおよび部分３１２ｃの各々のうちゲート絶縁層Ｌ０を挟んで初期化線１２に対向する領域が初期化トランジスタＴｉｎｔのチャネル領域である。すなわち、本実施形態における初期化トランジスタＴｉｎｔはデュアルゲート構造のトランジスタである。
The
中間導電体５１は、選択線１１と初期化線１２との間隙に形成された部分であり、電極Ｅ１とゲート電極５１１と連結部５１３とを含む。電極Ｅ１は、基板１０に垂直な方向からみて半導体層４１の電極Ｅ２と重なり合う略矩形状の部分である。図４および図６に示すように、ゲート絶縁層Ｌ０（誘電体）を挟んで電極Ｅ１と電極Ｅ２とが対向することによって図２の容量素子Ｃ１が構成される。
The
図６に示すように、連結部５１３は、電極Ｅ１の右上部からＹ方向の負側に延在する。ゲート電極５１１は、電極Ｅ１と間隔をあけて連結部５１３からＸ方向の負側に延在する部分であり、第１素子部３１１の略全幅（Ｘ方向の寸法）にわたって第１素子部３１１と重なり合う。図４に示すように、第１素子部３１１のうちゲート絶縁層Ｌ０を挟んでゲート電極５１１に対向する領域が駆動トランジスタＴｄｒのチャネル領域３１１ｃである。また、第１素子部３１１のうちチャネル領域３１１ｃよりも電極Ｅ２側の領域（すなわち、図６のように基板１０に垂直な方向からみてゲート電極５１１と電極Ｅ１との間隙に位置する領域）はソース領域３１１ｓであり、その反対側の領域はドレイン領域３１１ｄである。
As shown in FIG. 6, the connecting
第１データ線部１３１は、図２のデータ線１３を構成する部分である。この第１データ線部１３１は、中間導電体５１からみてＸ方向の負側の領域に配置され、選択線１１と初期化線１２との間隙にてＹ方向に延在する。
The first
図８は、図６の段階にある４個の単位素子ＰがＸ方向およびＹ方向にわたって配列する様子を示す平面図である。図６および図８に示すように、各単位素子Ｐにおいて、Ｙ方向の負側の周縁に形成された第２素子部３１２（初期化トランジスタＴｉｎｔ）はＸ方向の正側に位置し、Ｙ方向の正側の周縁に形成された素子部４１１（選択トランジスタＴｓ１）はＸ方向の負側に位置する。 FIG. 8 is a plan view showing a state where the four unit elements P in the stage of FIG. 6 are arranged in the X direction and the Y direction. As shown in FIGS. 6 and 8, in each unit element P, the second element portion 312 (initializing transistor Tint) formed at the peripheral edge on the negative side in the Y direction is located on the positive side in the X direction, and is in the Y direction. The element part 411 (selection transistor Ts1) formed on the peripheral edge on the positive side is located on the negative side in the X direction.
いま、第２素子部３１２と素子部４１１とが各単位素子ＰにおけるＸ方向の同じ側に配置された構成を想定する。この構成においては、第２素子部３１２と素子部４１１とを確実に離間させるために、Ｙ方向に隣接する各単位素子Ｐの間隙の領域（図８の領域Ｂに相当する領域）を充分に確保する必要があるから、単位素子Ｐの高精細化が阻害されるという問題がある。これに対し、本実施形態においては、第２素子部３１２および素子部４１１のＸ方向における位置が相違するから、図８に示すように、第２素子部３１２と素子部４１１とは領域Ｂ内にてＸ方向に沿って交互に配列する。この構成によれば、領域Ｂを狭小化した場合であっても第２素子部３１２と素子部４１１とは確実に離間するから、単位素子Ｐの高精細化が容易であるという利点がある。
Now, a configuration is assumed in which the
図４に示すように、中間導電体５１や第１データ線部１３１が形成されたゲート絶縁層Ｌ０の表面はその全域にわたって第１絶縁層Ｌ１に覆われる。図４および図７に示すように、第１絶縁層Ｌ１の面上には、接続部６１と導通部７１と電源線１５と第２データ線部１３２とが導電性材料によって同層から形成される。
As shown in FIG. 4, the surface of the gate insulating layer L0 on which the
図７のように基板１０に垂直な方向からみると、接続部６１は、第２素子部３１２の部分３１２ｃと中間導電体５１（ゲート電極５１１）とに重なり合う。そして、接続部６１は、第１絶縁層Ｌ１とゲート絶縁層Ｌ０とを貫通するコンタクトホールＨａ１を介して部分３１２ｃに導通するとともに、第１絶縁層Ｌ１を貫通するコンタクトホールＨａ２を介して中間導電体５１に導通する。すなわち、駆動トランジスタＴｄｒのゲート電極５１１（容量素子Ｃ１の電極Ｅ１）と初期化トランジスタＴｉｎｔのチャネル領域とは接続部６１を介して電気的に接続される。なお、本明細書におけるコンタクトホールとは、絶縁層の一方の側に位置する要素と絶縁層の他方の側に位置する要素とを電気的に接続するための部分であり、より具体的には絶縁層をその厚さ方向に貫通する部分（孔や穴）である。コンタクトホールの平面的な形状は任意である。
When viewed from the direction perpendicular to the
導通部７１は、駆動トランジスタＴｄｒと発光素子Ｅとの間に介在して両者を電気的に接続する部分であり、基板１０に垂直な方向からみると、駆動トランジスタＴｄｒを挟んで容量素子Ｃ１とは反対側の領域（すなわち駆動トランジスタＴｄｒに対してＹ方向の負側の領域）に配置される。本実施形態の導通部７１は、第１素子部３１１のドレイン領域３１１ｄに重なり合う部分７１１と、初期化線１２を挟んで部分７１１とは反対側に位置する部分７１２とが連続する形状である。
The conducting
基板１０に垂直な方向からみて第１絶縁層Ｌ１のうちドレイン領域３１１ｄと重なり合う領域には、第１絶縁層Ｌ１とゲート絶縁層Ｌ０とを貫通する複数のコンタクトホールＨａ３が形成される。これらのコンタクトホールＨａ３はゲート電極５１１が延在するＸ方向（すなわち駆動トランジスタＴｄｒのチャネル幅の方向）に配列する。導通部７１の部分７１１は、各コンタクトホールＨａ３を介してドレイン領域３１１ｄに導通する。
A plurality of contact holes Ha3 penetrating the first insulating layer L1 and the gate insulating layer L0 are formed in a region overlapping the
次に、図９は、図７の段階にある単位素子Ｐが配列する様子を示す平面図である。図７および図９に示すように、電源線１５は、複数の単位素子Ｐの配列に沿ってＸ方向に延在する帯状の配線である。この電源線１５は、基板１０に垂直な方向からみて、各単位素子Ｐの容量素子Ｃ１と駆動トランジスタＴｄｒのソース領域３１１ｓとの双方に重なり合う。図６および図７に示すように、第１絶縁層Ｌ１のうちソース領域３１１ｓと重なり合う領域には、第１絶縁層Ｌ１とゲート絶縁層Ｌ０とを貫通する複数のコンタクトホールＨａ４が形成される。これらのコンタクトホールＨａ４はゲート電極５１１が延在するＸ方向に配列する。電源線１５は、各コンタクトホールＨａ４を介して駆動トランジスタＴｄｒのソース領域３１１ｓに導通する。本実施形態の電源線１５は、基板１０に垂直な方向からみて、選択トランジスタＴｓ１（素子部４１１）や選択線１１、および初期化トランジスタＴｉｎｔ（第２素子部３１２）や初期化線１２と重なり合わないように、その形状や寸法が選定されている。本実施形態において、電源線１５は、選択線１１や初期化線１２と平行に延在している。
Next, FIG. 9 is a plan view showing a state in which the unit elements P in the stage of FIG. 7 are arranged. As shown in FIGS. 7 and 9, the
第２データ線部１３２は、第１データ線部１３１とともにデータ線１３を構成する部分であり、図７および図９に示すように各電源線１５の間隙にてＹ方向に延在する。図７に示すように、第２データ線部１３２のうちＹ方向の正側（下側）の端部１３２ａは、第１データ線部１３１におけるＹ方向の負側（上側）の端部１３１ａ（図６参照）と重なり合う。端部１３２ａと端部１３１ａとは第１絶縁層Ｌ１を貫通するコンタクトホールＨａ５を介して相互に導通する。同様に、第２データ線部１３２のうちＹ方向の負側の端部１３２ｂと第１データ線部１３１におけるＹ方向の正側の端部１３１ｂ（図６参照）とはコンタクトホールＨａ６を介して相互に導通する。以上のように、Ｙ方向に沿って交互に配列する第１データ線部１３１と第２データ線部１３２とが電気的に接続されることによって、Ｙ方向に直線状に延在するデータ線１３が構成される。
The second
図７に示すように、第２データ線部１３２には分岐部１３４が連設される。分岐部１３４は、選択線１１を挟んで容量素子Ｃ１とは反対側に位置する部分であり、Ｘ方向に延在して半導体層４１の素子部４１１と重なり合う。この分岐部１３４は、第１絶縁層Ｌ１とゲート絶縁層Ｌ０とを貫通するコンタクトホールＨａ７を介して素子部４１１に導通する。すなわち、選択トランジスタＴｓ１とデータ線１３とは分岐部１３４を介して電気的に接続される。
As shown in FIG. 7, a
図４に示すように、第２データ線部１３２や電源線１５が形成された第１絶縁層Ｌ１の表面はその全域にわたって第２絶縁層Ｌ２に覆われる。図３および図４に示すように、第２絶縁層Ｌ２の表面には第１電極２１が形成される。第１電極２１は、例えば、アルミニウムや銀などの金属またはこれらの金属を主成分とする合金など光反射性の導電性材料によって形成され、第２絶縁層Ｌ２を貫通するコンタクトホールＨａ８を介して導通部７１の部分７１２に導通する。すなわち、駆動トランジスタＴｄｒのドレイン領域３１１ｄと発光素子Ｅの第１電極２１とは導通部７１を介して電気的に接続される。また、第２絶縁層Ｌ２をアクリルやポリイミドの樹脂により形成する場合には、樹脂を熱により硬化させる工程において、熱導電性が高い電源線を介して熱が均一に樹脂へ伝わるため、樹脂が溶融する。これにより、第２絶縁層Ｌ２の表面がより平坦化されるため、その上に形成する第１電極２１の凹凸を少なくすることができる。
As shown in FIG. 4, the surface of the first insulating layer L1 on which the second
図３や図４に示すように、第１電極２１は、基板１０に垂直な方向からみて導通部７１や駆動トランジスタＴｄｒや容量素子Ｃ１と重なり合う。図６や図７に示すように、単位素子Ｐが配置される領域のうち駆動トランジスタＴｄｒや容量素子Ｃ１が占める面積は大きいから、本実施形態によれば第１電極２１を広い範囲にわたって形成することが可能である。したがって、本実施形態においては、選択トランジスタＴｓｌや初期化トランジスタＴｉｎｔのみと重なり合うように第１電極２１が形成された構成と比較して高い開口率が実現される。また、第２絶縁層Ｌ２のうち選択トランジスタＴｓｌや初期化トランジスタＴｉｎｔと重なり合う領域の表面にはこれらのトランジスタの外形を反映した段差が現れる場合がある。本実施形態においては、第２絶縁層Ｌ２のうち駆動トランジスタＴｄｒや容量素子Ｃ１と重なり合う広範な平坦面に第１電極２１が形成されるから、第２絶縁層Ｌ２の段差に起因した第１電極２１の不良（例えば断線）や発光層２３の不良を有効に防止することができる。
As shown in FIGS. 3 and 4, the
また、電源線１５は容量素子Ｃ１と駆動トランジスタＴｄｒのソース領域３１１ｓとに重なり合うから、図４や図７に示すように、第１電極２１と駆動トランジスタＴｄｒのソース領域３１１ｓ（さらには容量素子Ｃ１）との間には電源線１５が介在する。この構成によれば、第１電極２１と駆動トランジスタＴｄｒとの間に電源線１５が介在しない構成と比較して、第１電極２１と駆動トランジスタＴｄｒとの容量的な結合が抑制される。したがって、第１電極２１および駆動トランジスタＴｄｒの一方における電位の変化が他方の電位に与える影響が低減され、これによって各発光素子Ｅの正確な制御が可能となる。また、第１電極２１を形成する領域において、駆動トランジスタＴｄｒや容量素子Ｃ１を覆うように電源線１５が形成されているため、第１電極２１を形成する表面を平坦化することができる。
Since the
さらに、第１電極２１は、図３に示すように、基板１０に垂直な方向からみるとデータ線１３の第１データ線部１３１と重なり合う。電源線１５は第１データ線部１３１と重なり合うから、図３や図７に示すように、第１電極２１と第１データ線部１３１との間には電源線１５が介在する。この構成によれば、第１電極２１と第１データ線部１３１との間に電源線１５が介在しない構成と比較して、第１電極２１とデータ線１３（第１データ線部１３１）との容量的な結合が抑制される。したがって、第１電極２１およびデータ線１３の一方における電位の変化が他方の電位に与える影響が低減され、これによって各発光素子Ｅの正確な制御が可能となる。
Further, as shown in FIG. 3, the
第１電極２１が形成された第２絶縁層Ｌ２の面上には絶縁性材料によって隔壁２５が形成される。隔壁２５は、第１電極２１に応じて開口部２５１が単位素子Ｐごとに形成された絶縁性の膜体であり、相隣接する第１電極２１を電気的に絶縁させる役割（すなわち第１電極２１の電位の個別的な制御を可能とする役割）を担う。
A
発光層２３は、隔壁２５が形成された第２絶縁層Ｌ２の全域を被覆するように複数の単位素子Ｐにわたって連続に形成される。すなわち、発光層２３は、開口部２５１の内側に入り込んで第１電極２１に接触する部分（すなわち実際に発光する部分）と隔壁２５の面上に位置する部分とを含む。なお、第１電極２１は発光素子Ｅごとに個別に形成されるから、発光層２３が複数の発光素子Ｅにわたって連続するとは言っても、発光層２３の光量は発光素子Ｅごとに個別に制御される。また、発光層２３による発光を促進または効率化するための各種の機能層（正孔注入層、正孔輸送層、電子注入層、電子輸送層、正孔ブロック層、電子ブロック層）が発光層２３に積層された構成としてもよい。
The
図１１は、図３におけるXI−XI線からみた断面図である。図１１に示すように、データ線１３の第１データ線部１３１を被覆する各要素（第１絶縁層Ｌ１、電源線１５、第２絶縁層Ｌ２）には第１データ線部１３１の膜厚を反映した段差が現れる。第１電極２１は、このような段差が形成された第２絶縁層Ｌ２の表面に薄膜状に形成されるから、第１電極２１のうちデータ線１３と重なり合う部分は、第１データ線部１３１の形状を反映した傾斜面２１１となる。この構成によれば、図１１に矢印Ｌで示すように、発光層２３から基板１０と平行な方向への出射光を傾斜面２１１にて反射させて基板１０と反対側（観察側）に出射させることができる。したがって、第１電極２１の全域が平坦面である構成（すなわち発光層２３から基板１０に平行な方向への放射光が観察側に出射しない構成）と比較して、発光層２３からの放射光の利用効率を向上させることが可能である。
11 is a cross-sectional view taken along line XI-XI in FIG. As shown in FIG. 11, each element (first insulating layer L1,
図４に示すように、第２電極２２は、複数の単位素子Ｐにわたって連続に形成されて発光層２３および隔壁２５を覆う電極である。したがって、隔壁２５は、各発光素子Ｅの間隙の領域において各第１電極２１と第２電極２２とを電気的に絶縁する。換言すると、隔壁２５は、第１電極２１と第２電極２２との間に電流が流れる領域（すなわち実際に発光する領域）を画定する。第２電極２２は、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）といった光透過性の導電性材料によって形成される。したがって、発光層２３から基板１０とは反対側に出射した光と発光層２３から基板１０側に出射して第１電極２１の表面で反射した光とは第２電極２２を透過して出射する。すなわち、本実施形態の発光装置Ｄはトップエミッション型である。
As shown in FIG. 4, the
ところで、光透過性の導電性材料の多くは抵抗率が高いから、この種の材料によって形成された第２電極２２は高抵抗となってその面内における電圧降下が顕著となる。したがって、各発光素子Ｅに供給される電位が第２電極２２の面内における位置に応じて相違し、この結果として発光領域における光量のムラ（輝度や階調のムラ）が発生する場合がある。
By the way, since many of the light-transmitting conductive materials have high resistivity, the
この光量のバラツキを抑制するために、本実施形態においては、第２電極２２の導電性を補助するための補助配線２７が形成される。補助配線２７は、第２電極２２よりも抵抗率が低い導電性材料によって形成されて第２電極２２に導通する配線である。図３において、補助配線２７は、その外形のみが便宜的に二点鎖線で図示されている。図１０は、図３の段階にある４個の単位素子ＰがＸ方向およびＹ方向にわたって配列する様子を示す平面図である。図３および図１０に示すように、本実施形態における補助配線２７は、基板１０に垂直な方向からみると、隔壁２５の表面（開口部２５１以外の部分）のうちＹ方向に隣接する各単位素子Ｐの間隙の領域にてＸ方向に延在し、第１電極２１とは重なり合わない。さらに、補助配線２７は、図４に示すように、発光層２３と第２電極２２との間に介在して両者に接触する。以上の構成によれば、電流の大部分は低抵抗の補助配線２７を流れるから、第２電極２２における電圧降下は抑制される。したがって、各単位素子Ｐに供給される電位が均一化され、この結果として電圧降下に起因した各発光素子Ｅの光量のムラを有効に抑制することができる。なお、補助配線２７のように低抵抗な導電性材料の多くは遮光性（あるいは光反射性）を有するが、本実施形態においては第１電極２１と重なり合わないように補助配線２７が形成されるから、補助配線２７の形成によって開口率が低下することはない。
In order to suppress this variation in the amount of light, in the present embodiment, an
また、補助配線２７は、駆動トランジスタＴｄｒや容量素子Ｃ１と重なり合わないから、両者間の容量的な結合は抑制される。したがって、補助配線２７と駆動トランジスタＴｄｒや容量素子Ｃ１との一方の電位の変動が他方に与える影響が抑制され、この結果として発光素子Ｅの輝度を高精度に制御することが可能となる。一方、基板１０に垂直な方向からみると、補助配線２７は、図３や図１０に示すように選択トランジスタＴｓｌや初期化トランジスタＴｉｎｔと重なり合う。しかしながら、本実施形態においては、補助配線２７と選択トランジスタＴｓｌや初期化トランジスタＴｉｎｔ（さらには選択線１１や初期化線１２）との間に隔壁２５が介在するから、両者間に隔壁２５が介在しない構成と比較して、補助配線２７と選択トランジスタＴｓｌや初期化トランジスタＴｉｎｔとの容量的な結合は抑制される。したがって、本実施形態によれば、補助配線２７が選択トランジスタＴｓｌや初期化トランジスタＴｉｎｔと重なり合う構成にも拘わらず、選択信号Ｓａや初期化信号Ｓｂの波形の鈍りを抑制して選択トランジスタＴｓｌや初期化トランジスタＴｉｎｔを高速に動作させることができる。なお、以上においては補助配線２７が発光層２３と第２電極２２との間に介在する構成を例示したが、補助配線２７は第２電極の表面（発光層２３とは反対側の表面）に形成されてもよい。
Further, since the
＜Ｂ：第２実施形態＞
次に、本発明の第２実施形態に係る単位素子Ｐの具体的な構成を説明する。なお、本実施形態における発光装置Ｄの電気的な構成は第１実施形態（図１および図２）と同様である。以下に示す各形態において、第１実施形態と共通する要素には同一の符号を付してその説明を適宜に省略する。
<B: Second Embodiment>
Next, a specific configuration of the unit element P according to the second embodiment of the present invention will be described. The electrical configuration of the light emitting device D in the present embodiment is the same as that in the first embodiment (FIGS. 1 and 2). In each form shown below, the same code | symbol is attached | subjected to the element which is common in 1st Embodiment, and the description is abbreviate | omitted suitably.
図１２は、本実施形態における単位素子Ｐの構成を示す平面図であり、図１３ないし図１５は、図１２の単位素子Ｐが形成される各段階における基板１０の面上の様子を示す平面図である。図１３に示すように、基板１０の面上には半導体層３２と半導体層４２と半導体層４５とが半導体材料によって同層から形成される。半導体層３２は、駆動トランジスタＴｄｒを構成する略矩形状の部分である。半導体層４２は、半導体層３２からみてＹ方向の正側に形成された部分であり、略矩形状の電極Ｅ２と、電極Ｅ２の左下部からＸ方向に延在する素子部４２１とを含む。素子部４２１は、選択トランジスタＴｓｌの半導体層として機能する部分である。半導体層４５は、初期化トランジスタＴｉｎｔを構成する部分であり、半導体層４２を挟んで半導体層３２とは反対側の領域にてＸ方向に延在する。
FIG. 12 is a plan view showing the configuration of the unit element P in the present embodiment, and FIGS. 13 to 15 are plan views showing states on the surface of the
以上の各要素を覆うゲート絶縁層Ｌ０の面状には、図１４に示すように、第１データ線部１３１と選択線１１および初期化線１２と中間導電体５２と第１中継配線部１７１とが同層から形成される。第１データ線部１３１は、第１実施形態と同様にデータ線１３を構成する部分であり、中間導電体５２からみてＸ方向の正側の領域にてＹ方向に延在する。
As shown in FIG. 14, the
初期化線１２は、Ｘ方向に延在する部分からＹ方向の負側に分岐して半導体層４５に重なり合う第１ゲート電極１２１と第２ゲート電極１２２とを有する。半導体層４５のうち第１ゲート電極１２１および第２ゲート電極１２２の各々と重なり合う部分が初期化トランジスタＴｉｎｔのチャネル領域である。同様に、選択線１１は、Ｘ方向に延在する部分からＹ方向の負側に分岐して半導体層４２の素子部４２１に重なり合う第１ゲート電極１１１と第２ゲート電極１１２とを有する。第１ゲート電極１１１と第２ゲート電極１１２とは間隔をあけてＸ方向に隣接する。素子部４２１のうちゲート絶縁層Ｌ０を挟んで第１ゲート電極１１１および第２ゲート電極１１２の各々と重なり合う部分が選択トランジスタＴｓｌのチャネル領域である。以上のように、本実施形態の選択トランジスタＴｓｌおよび初期化トランジスタＴｉｎｔは、デュアルゲート構造の薄膜トランジスタである。
The
中間導電体５２は、電極Ｅ２に対向して容量素子Ｃ１を構成する電極Ｅ１と、電極Ｅ１の左上部からＹ方向の負側に延在する連結部５２５と、この連結部５２５からＸ方向の正側に延在して半導体層３２と重なり合うゲート電極５２１と、電極Ｅ１のうちＸ方向における略中央からＹ方向の正側に突出する接続部５２３とを含む。ゲート電極５２１は、半導体層３２のＸ方向における全寸法にわたって半導体層３２と重なり合うようにＸ方向に延在する。図１４に示すように、半導体層３２のうちゲート絶縁層Ｌ０を挟んでゲート電極５２１に対向する領域が駆動トランジスタＴｄｒのチャネル領域３２ｃである。また、チャネル領域３２ｃを挟んで電極Ｅ１側の領域がソース領域３２ｓであり、その反対側の領域がドレイン領域３２ｄである。
The
第１中継配線部１７１は、初期化トランジスタＴｉｎｔと駆動トランジスタＴｄｒのドレイン領域３２ｄとを電気的に接続するための配線（以下「中継配線」という）を構成する部分であり、中間導電体５２からみてＸ方向の負側の領域にてＹ方向に延在する。すなわち、本実施形態における中間導電体５２は第１データ線部１３１と第１中継配線部１７１との間隙に配置される。
The first
以上の各要素を覆う第１絶縁層Ｌ１の面上には、図１５に示すように、第１絶縁層Ｌ１の面上には、第２データ線部１３２と接続部６２と第２中継配線部１７２と導通部７２と電源線１５とが同層から形成される。
As shown in FIG. 15, on the surface of the first insulating layer L1 covering each of the above elements, the second
第２データ線部１３２は、第１実施形態と同様に、第１データ線部１３１とともにデータ線１３を構成する配線である。すなわち、第２データ線部１３２は、コンタクトホールＨｂ１を介して第１データ線部１３１の図紙面の上方の端部１３１ａ（図１４参照）に導通する端部１３２ａからＹ方向に延在して端部１３２ｂに至る。端部１３２ｂは、コンタクトホールＨｂ２を介して第１データ線部１３１の図紙面の下方の端部１３１ｂ（図１４参照）に導通する。また、本実施形態の第２データ線部１３２は、第１絶縁層Ｌ１とゲート絶縁層Ｌ０とを貫通するコンタクトホールＨｂ３を介して素子部４２１の端部に導通する。すなわち、データ線１３と選択トランジスタＴｓｌとはコンタクトホールＨｂ３を介して電気的に接続される。
Similar to the first embodiment, the second
図１４および図１５に示すように、接続部６２は、中間導電体５２の接続部５２３と半導体層４５のＸ方向における正側の端部４５１とに重なり合うようにＹ方向に延在する。接続部６２は、第１絶縁層Ｌ１を貫通するコンタクトホールＨｂ４を介して接続部５２３（電極Ｅ１やゲート電極５２１））に導通するとともに、第１絶縁層Ｌ１とゲート絶縁層Ｌ０とを貫通するコンタクトホールＨｂ５を介して半導体層４５の端部４５１に導通する。すなわち、容量素子Ｃ１の電極Ｅ１（さらには駆動トランジスタＴｄｒのゲート電極５２１）と初期化トランジスタＴｉｎｔとは接続部６２を介して電気的に接続される。
As shown in FIGS. 14 and 15, the connecting
導通部７２は、第１絶縁層Ｌ１を貫通するコンタクトホールＨｂ６を介して第１中継配線部１７１に導通する。この導通部７２は、第１実施形態の導通部７１と同様に、駆動トランジスタＴｄｒのドレイン電極と発光素子Ｅの第１電極２１とを電気的に接続する部分である。第１絶縁層Ｌ１のうちドレイン領域３２ｄと重なり合う領域には、第１絶縁層Ｌ１とゲート絶縁層Ｌ０とを貫通する複数（ここでは２個）のコンタクトホールＨｂ７が形成される。これらのコンタクトホールＨｂ７はゲート電極５２１が延在するＸ方向（すなわち駆動トランジスタＴｄｒのチャネル幅の方向）に配列する。導通部７２は、各コンタクトホールＨｂ７を介してドレイン領域３２ｄに導通する。
The conducting
第２中継配線部１７２は、図１４および図１５に示すように、半導体層４５におけるＸ方向の負側の端部４５２と第１中継配線部１７１とに重なり合うようにＹ方向に延在する配線である。この第２中継配線部１７２は、第１絶縁層Ｌ１とゲート絶縁層Ｌ０とを貫通するコンタクトホールＨｂ８を介して端部４５２に導通するとともに、第１絶縁層Ｌ１を貫通するコンタクトホールＨｂ９を介して第１中継配線部１７１に導通する。以上のように、初期化トランジスタＴｉｎｔと駆動トランジスタＴｄｒのドレイン領域３２ｄ（さらには導通部７２）とは、第１中継配線部１７１と第２中継配線部１７２とから構成される中継配線１７を介して電気的に接続される。
As shown in FIGS. 14 and 15, the second
図１６は、図１５の段階にある４個の単位素子Ｐが配列する様子を示す平面図である。図１５および図１６に示すように、第１絶縁層Ｌ１のうち半導体層３２のソース領域３２ｓ（図１４参照）と重なり合う領域には、第１絶縁層Ｌ１とゲート絶縁層Ｌ０とを貫通する複数（ここでは３個）のコンタクトホールＨｂ１０が形成される。これらのコンタクトホールＨｂ１０はゲート電極５２１が延在するＸ方向に配列する。電源線１５は、各コンタクトホールＨｂ１０を介してソース領域３２ｓに導通する。
FIG. 16 is a plan view showing a state in which four unit elements P in the stage of FIG. 15 are arranged. As shown in FIGS. 15 and 16, in the first insulating layer L1, a plurality of regions penetrating the first insulating layer L1 and the gate insulating layer L0 are overlapped with the
本実施形態における電源線１５は、複数の単位素子ＰにわたってＸ方向に延在する第１部分１５１と、複数の単位素子ＰにわたってＹ方向に延在する第２部分１５２とが交差する形状（格子状）の配線である。第１部分１５１は、各第２データ線部１３２の間隙の領域と、第２中継配線部１７２および導通部７２（部分７２１）の間隙の領域とを通過するようにＸ方向に延在する。したがって、図１５や図１６のように基板１０に垂直な方向からみると、第１部分１５１は、第１データ線部１３１と第１中継配線部１７１と容量素子Ｃ１とに重なり合う。また、第２部分１５２は、導通部７２（部分７２２）および第２データ線部１３２の間隙の領域と、接続部６２および第２データ線部１３２の間隙の領域とを通過するようにＹ方向に延在する。一方、図１５や図１６に示すように、電源線１５は選択トランジスタＴｓｌや初期化トランジスタＴｉｎｔには重なり合わない。
The
図１２の第１電極２１は、以上の要素を被覆する第２絶縁層Ｌ２の面上に形成され、コンタクトホールＨｂ１１を介して導通部７２（さらには駆動トランジスタＴｄｒのドレイン領域３２ｄ）に電気的に接続される。図１７は、図１２の段階にある単位素子Ｐが配列された様子を示す平面図である。図１２および図１７に示すように、第１電極２１は、駆動トランジスタＴｄｒや容量素子Ｃ１およびデータ線１３（第１データ線部１３１）に重なり合うように形成される。この構成においては、第１電極２１と駆動トランジスタＴｄｒや容量素子Ｃ１との間、および、第１電極２１とデータ線１３の第１データ線部１３１との間に電源線１５が介在する。したがって、本実施形態においても、第１実施形態と同様に、第１電極２１と各要素との容量的な結合が抑制される。
The
また、図１２のように基板１０に垂直な方向からみると、本実施形態の第１電極２１は、選択トランジスタＴｓｌや初期化トランジスタＴｉｎｔ（さらには選択線１１や初期化線１２）と重なり合わない。一方、図１２および図１７に示すように、補助配線２７は、第２絶縁層Ｌ２の面上に形成された隔壁２５の表面のうち各第１電極２１の間隙の領域に形成され、選択トランジスタＴｓｌや初期化トランジスタＴｉｎｔ（さらには選択線１１や初期化線１２）と重なり合うようにＸ方向に延在する。補助配線２７と選択トランジスタＴｓｌや初期化トランジスタＴｉｎｔとの間には隔壁２５が介在するから、第１実施形態と同様に、補助配線２７と選択トランジスタＴｓｌや初期化トランジスタＴｉｎｔとの容量的な結合は抑制される。なお、第２電極２２の態様は第１実施形態と同様である。
Further, when viewed from the direction perpendicular to the
ところで、電源線１５や第１電極２１の低抵抗化や開口率の向上という観点のみからすれば、駆動トランジスタＴｄｒや容量素子Ｃ１だけでなく選択トランジスタＴｓｌや初期化トランジスタＴｉｎｔにも重なり合うように電源線１５や第１電極２１が形成された構成（以下「対比例」という）も採用される。しかしながら、この対比例においては、選択トランジスタＴｓｌや選択線１１が電源線１５および第１電極２１と容量的に結合し（すなわち両者間に容量が寄生し）、この容量に起因して選択信号Ｓａに波形の鈍りが発生する場合がある。同様に、初期化トランジスタＴｉｎｔや初期化線１２と電源線１５および第１電極２１との間に付随する容量は初期化信号Ｓｂの波形の鈍りの原因となり得る。したがって、対比例においては、例えば選択トランジスタＴｓｌや初期化トランジスタＴｉｎｔのスイッチングが遅延するという問題がある。
By the way, from the viewpoint of reducing the resistance of the
これに対し、本実施形態においては、選択トランジスタＴｓｌや選択線１１および初期化トランジスタＴｉｎｔや初期化線１２とは重なり合わないように電源線１５や第１電極２１が形成されるから、電源線１５や第１電極２１と他の要素との間に寄生する容量は対比例と比較して低減される。したがって、本実施形態によれば、選択信号Ｓａや初期化信号Ｓｂの波形の鈍りを抑制して選択トランジスタＴｓｌや初期化トランジスタＴｉｎｔを高速に動作させることができる。
On the other hand, in the present embodiment, the
＜Ｃ：第３実施形態＞
次に、本発明の第３実施形態における発光装置Ｄの具体的な構成を説明する。
以上の各形態においては、総ての単位素子Ｐが同じ態様で基板１０の面上に配列された構成を例示した。これに対し、本実施形態においては、ひとつの単位素子Ｐの態様（レイアウト）とこれに隣接する単位素子Ｐの態様とが相違する。なお、本実施形態におけるひとつの単位素子Ｐの構成は第２実施形態と同様である。したがって、各単位素子Ｐの具体的な構成については適宜に説明を省略する。
<C: Third Embodiment>
Next, a specific configuration of the light emitting device D according to the third embodiment of the present invention will be described.
In each of the above embodiments, the configuration in which all the unit elements P are arranged on the surface of the
図１８は、ゲート絶縁層Ｌ０の面上に第１データ線部１３１や選択線１１や初期化線１２が形成された段階にある９個の単位素子ＰがＸ方向およびＹ方向にわたって配列された様子を示す平面図である。なお、図１８および後掲の図１９や図２０においては、第（ｉ−１）行から第（ｉ＋１）行までの各行に属する３列分の単位素子Ｐが図示されている。第ｉ行は奇数行であり、第（ｉ−１）行および第（ｉ＋１）行は偶数行である。同図に示すように、本実施形態においては、奇数行（第ｉ行）の各単位素子Ｐと偶数行（第（ｉ−１）行および第（ｉ＋１）行）の各単位素子Ｐとにおいて、各々を構成する各要素のＹ方向における配置が逆転した構成となっている。
In FIG. 18, nine unit elements P in a stage where the first
偶数行（第（ｉ−１）行および第（ｉ＋１）行）の各単位素子Ｐにおいては、駆動トランジスタＴｄｒ（さらにはそのＹ方向の正側に位置する容量素子Ｃ１）からみてＹ方向の正側の領域に選択トランジスタＴｓｌと選択線１１とが配置され、さらに選択線１１からみてＹ方向の正側の領域に初期化トランジスタＴｉｎｔと初期化線１２とが配置される。これに対し、奇数行（第ｉ行）の各単位素子Ｐにおいては、駆動トランジスタＴｄｒ（さらにはそのＹ方向の負側に位置する容量素子Ｃ１）からみてＹ方向の負側の領域に選択トランジスタＴｓｌと選択線１１とが配置され、さらに選択線１１からみてＹ方向の負側の領域に初期化トランジスタＴｉｎｔと初期化線１２とが配置される。したがって、図１８に示すように、偶数行（第（ｉ−１）行）の各単位素子ＰとそのＹ方向の正側に隣接する奇数行（第ｉ行）の各単位素子Ｐとの間隙には各々に対応する２組の選択線１１および初期化線１２が介在するのに対し、奇数行（第ｉ行）の各単位素子ＰとそのＹ方向の正側に隣接する偶数行（第（ｉ＋１）行）の各単位素子Ｐとの間隙には選択線１１および初期化線１２の何れも存在しない。
In each of the unit elements P in the even-numbered rows (the (i−1) th row and the (i + 1) th row), positive in the Y direction as viewed from the drive transistor Tdr (and the capacitive element C1 located on the positive side in the Y direction). The selection transistor Tsl and the
データ線１３のうち選択線１１や初期化線１２と同層から形成される第１データ線部１３１は、図１８に示すように、奇数行（第ｉ行）の各単位素子ＰとそのＹ方向の正側に隣接する偶数行（第（ｉ＋１）行）の各単位素子Ｐとにわたって直線状に連続して形成される。換言すると、各第１データ線部１３１は、偶数行（第（ｉ−１）行）の選択線１１および初期化線１２とそのＹ方向の正側に隣接する奇数行（第ｉ行）の選択線１１および初期化線１２とをＹ方向に挟んで分割された形状である。
The first
次に、図１９は、第１絶縁層Ｌ１の面上に各要素（第２データ線部１３２や電源線１５）が形成された段階にある各単位素子Ｐの様子を示す平面図である。同図に示すように、第２データ線部１３２は、偶数行（第（ｉ−１）行）およびそのＹ方向の正側に位置する奇数行（第ｉ行）の各行における選択線１１および初期化線１２と交差するように形成され、Ｙ方向に隣接する各第１データ線部１３１を相互に連結することでデータ線１３を構成する。図１９に示すように、第２データ線部１３２は、これと同層から形成される電源線１５の第２部分１５２に隣接してＹ方向に延在する。
Next, FIG. 19 is a plan view showing a state of each unit element P in a stage where each element (second
一方、第１データ線部１３１は奇数行（第ｉ行）とそのＹ方向の正側に隣接する偶数行（第（ｉ＋１）行）とにわたって連続するから、これらの各行の間隙に第２データ線部１３２は形成されない。そこで、本実施形態においては、第２データ線部１３２が形成されない分だけ電源線１５の第２部分１５２が幅広とされる。すなわち、奇数行（第ｉ行）とそのＹ方向の正側に隣接する偶数行（第（ｉ＋１）行）とにわたって延在する第２部分１５２の幅寸法Ｗａは、偶数行（第（ｉ−１）行）とそのＹ方向の正側に隣接する奇数行（第ｉ行）とにわたって延在する第２部分１５２の幅寸法Ｗｂよりも大きい（Ｗａ＞Ｗｂ）。
On the other hand, since the first
図２０は、第２絶縁層Ｌ２の面上に各要素（第１電極２１や補助配線２７）が形成された様子を示す平面図である。同図に示すように、隔壁２５の面上に形成される補助配線２７は、偶数行（第（ｉ−１）行）の各第１電極２１とそのＹ方向の正側に隣接する奇数行（第ｉ行）の各第１電極２１との間隙にてＸ方向に延在して選択線１１および初期化線１２と重なり合う。一方、奇数行（第ｉ行）の各第１電極２１とそのＹ方向の正側に隣接する偶数行（第（ｉ＋１）行）の各第１電極２１とは相互に近接して配置され、両者の間隙に補助配線２７は形成されない。すなわち、第２実施形態においては単位素子Ｐの１行ごとに１本の補助配線２７が形成された構成を例示したが、本実施形態においては、単位素子Ｐの２行ごとに１本の補助配線２７が形成される。
FIG. 20 is a plan view showing a state in which each element (the
以上に説明したように、本実施形態によれば、第１データ線部１３１と第２データ線部１３２とが導通する箇所（コンタクトホールＨｂ１，Ｈｂ２）の総数を、第２実施形態と比較して約半分に削減することが可能である。したがって、データ線１３の断線（第１データ線部１３１と第２データ線部１３２との導通不良）の可能性を低減できるという利点がある。また、第２データ線部１３２が不要である箇所においては電源線１５の第２部分１５２の線幅が拡大されるから、第２実施形態と比較して、電源線１５を低抵抗化することができる。さらに、補助配線２７は、２行分の選択線１１および初期化線１２と重なり合うように幅広に形成されるから、補助配線２７に要求される寸法上の精度は第２実施形態よりも低い。したがって、マスクを介した蒸着など低廉な技術によって補助配線２７を容易に形成することが可能である。
As described above, according to the present embodiment, the total number of locations (contact holes Hb1, Hb2) where the first
＜Ｄ：第４実施形態＞
＜Ｄ−１：発光装置の電気的な構成＞
次に、本発明の第４実施形態に係る発光装置について説明する。図２１は、本実施形態におけるひとつの単位素子Ｐの電気的な構成を示す回路図である。同図に示すように、この単位素子Ｐにおいては、以上の各形態における容量素子Ｃ１や初期化トランジスタＴｉｎｔ（初期化線１２）が形成されず、駆動トランジスタＴｄｒのゲート電極とデータ線１３との電気的な接続が選択トランジスタＴｓｌによって制御される。また、駆動トランジスタＴｄｒのゲート電極とソース電極（電源線１５）との間には容量素子Ｃ２が介在する。
<D: Fourth Embodiment>
<D-1: Electrical configuration of light emitting device>
Next, a light emitting device according to a fourth embodiment of the invention will be described. FIG. 21 is a circuit diagram showing an electrical configuration of one unit element P in the present embodiment. As shown in the figure, in this unit element P, the capacitive element C1 and the initialization transistor Tint (initialization line 12) in each of the above forms are not formed, and the gate electrode of the drive transistor Tdr and the
この構成において選択トランジスタＴｓｌがオン状態に変化すると、発光素子Ｅに指定された階調に応じたデータ電位Ｖｄａｔａがデータ線１３から選択トランジスタＴｓｌを経由して駆動トランジスタＴｄｒのゲート電極に供給される。このときに容量素子Ｃ２にはデータ電位Ｖｄａｔａに応じた電荷が蓄積されるから、選択トランジスタＴｓｌがオフ状態に変化しても、駆動トランジスタＴｄｒのゲート電位Ｖｇはデータ電位Ｖｄａｔａに維持される。したがって、発光素子Ｅには、駆動トランジスタＴｄｒのゲート電位Ｖｇに応じた電流（データ電位Ｖｄａｔａに応じた電流）が継続的に供給される。この電流の供給によって発光素子Ｅはデータ電位Ｖｄａｔａに応じた輝度で発光する。
In this configuration, when the selection transistor Tsl is turned on, the data potential Vdata corresponding to the gradation designated for the light emitting element E is supplied from the
＜Ｄ−２：単位素子Ｐの構造＞
次に、本実施形態に係る単位素子Ｐの具体的な構造を説明する。図２２は、ひとつの単位素子Ｐの構成を示す平面図であり、図２３ないし図２５は、単位素子Ｐが形成される各段階における基板１０の面上の様子を示す平面図である。図２３ないし図２５には、図２２に図示された第１電極２１の形成される領域Ａが二点鎖線によって併記されている。
<D-2: Structure of unit element P>
Next, a specific structure of the unit element P according to the present embodiment will be described. FIG. 22 is a plan view showing a configuration of one unit element P, and FIGS. 23 to 25 are plan views showing states on the surface of the
図２３に示すように、基板１０の面上には半導体層３４と半導体層４４とが半導体材料によって同層から形成される。半導体層３４は、駆動トランジスタＴｄｒや容量素子Ｃ２を構成する略矩形状の部分である。半導体層４４は、半導体層３４からみてＹ方向の正側の領域にてＸ方向に延在する。
As shown in FIG. 23, a
図２４に示すように、半導体層３４と半導体層４４とを覆うゲート絶縁層Ｌ０の面上には、選択線１１と第１データ線部１３１と中間導電体５４とが同層から形成される。選択線１１は、Ｘ方向に延在する部分からＹ方向の負側に分岐して半導体層４４に重なり合う２個のゲート電極１１４を有する。各ゲート電極１１４と半導体層４４とがゲート絶縁層Ｌ０を挟んで対向する部分がデュアルゲート構造の選択トランジスタＴｓｌとして機能する。第１データ線部１３１は、図２１のデータ線１３を構成する部分であり、各行の選択線１１の間隙の領域（中間導電体５４からみてＸ方向の負側の領域）にてＹ方向に延在する。
As shown in FIG. 24, on the surface of the gate insulating layer L0 covering the
中間導電体５４は、略矩形状の電極部Ｆと、電極部Ｆの左上部からＹ方向の負側に延在する連結部５４５と、この連結部５４５からＸ方向の正側に延在して半導体層３４と重なり合うゲート電極５４１とを含む。電極部Ｆと半導体層３４とがゲート絶縁層Ｌ０を挟んで対向する部分が容量素子Ｃ２として機能する。また、半導体層３４のうちゲート絶縁層Ｌ０を挟んでゲート電極５４１に対向する領域は駆動トランジスタＴｄｒのチャネル領域３４ｃである。また、半導体層３４のうちチャネル領域３４ｃを挟んで電極部Ｆ側の領域がソース領域３４ｓであり、その反対側の領域がドレイン領域３４ｄである。
The
以上の各要素を覆う第１絶縁層Ｌ１の面上には、図２５に示すように、第２データ線部１３２と接続部６４と導通部７４と電源線１５とが同層から形成される。第２データ線部１３２は、第１データ線部１３１とともにデータ線１３を構成する配線であり、コンタクトホールＨｃ１を介して各行の第１データ線部１３１に導通するとともに、そのＹ方向の負側における隣接行の第１データ線部１３１にコンタクトホールＨｃ２を介して導通する。また、第２データ線部１３２は、第１絶縁層Ｌ１とゲート絶縁層Ｌ０とを貫通するコンタクトホールＨｃ３を介して半導体層４４に導通する。
On the surface of the first insulating layer L1 covering the above elements, as shown in FIG. 25, the second
接続部６４は、選択トランジスタＴｓｌと容量素子Ｃ２とを電気的に接続するための部分である。すなわち、接続部６４は、第１絶縁層Ｌ１を貫通するコンタクトホールＨｃ４を介して中間導電体５４の電極部Ｆに導通するとともに、第１絶縁層Ｌ１とゲート絶縁層Ｌ０とを貫通するコンタクトホールＨｃ５を介して半導体層４４に導通する。また、導通部７４は、駆動トランジスタＴｄｒと発光素子Ｅとを電気的に接続する部分であり、ゲート電極５４１に沿ってＸ方向に配列する複数のコンタクトホールＨｃ６を介して半導体層３４のドレイン領域３４ｄに導通する。
The
図２６は、図２５の段階にある４個の単位素子Ｐが配列する様子を示す平面図である。図２５および図２６に示すように、本実施形態の電源線１５は、Ｙ方向に隣接する各第２データ線部１３２の間隙の領域においてＸ方向に延在する。電源線１５は、第１絶縁層Ｌ１とゲート絶縁層Ｌ０とを貫通する複数のコンタクトホールＨｃ７を介して半導体層３４のソース領域３４ｓに導通する。
FIG. 26 is a plan view showing a state in which the four unit elements P at the stage of FIG. 25 are arranged. As shown in FIGS. 25 and 26, the
図２２の第１電極２１は、以上の要素を被覆する第２絶縁層Ｌ２の面上に形成されるとともにコンタクトホールＨｃ８を介して導通部７４に導通する。図２７は、図２２の段階にある４個の単位素子Ｐが配列された様子を示す平面図である。図２２および図２７に示すように、第１電極２１は、駆動トランジスタＴｄｒや容量素子Ｃ２およびデータ線１３と重なり合うように形成される。この構成においては、第１電極２１と駆動トランジスタＴｄｒやデータ線１３との間に電源線１５が介在するから、第１実施形態と同様に、第１電極２１と各要素との容量的な結合が抑制される。また、第１電極２１は選択トランジスタＴｓｌに重なり合わないから、第１電極２１と選択トランジスタＴｓｌとの容量的な結合を抑制することができる。コンタクトホールＨｃ１，Ｈｃ８，Ｈｃ６とは、Ｘ方向に直線状に並んでいる。また、コンタクトホールＨｃ２，Ｈｃ４とは、Ｘ方向に直線状に並んでいる。また、選択トランジスタＴｓｌを構成する半導体層４４は、Ｘ方向に延在している。したがって、電源線１５をＸ方向に幅広く延在させることができる。
The
一方、図２２および図２７に示すように、補助配線２７は、第２絶縁層Ｌ２の面上に形成された隔壁２５の表面のうち各第１電極２１の間隙の領域に形成され、選択トランジスタＴｓｌや選択線１１と重なり合うようにＸ方向に延在する。このように補助配線２７と選択トランジスタＴｓｌとの間には隔壁２５が介在するから、第１実施形態と同様に、補助配線２７と選択トランジスタＴｓｌとの容量的な結合は抑制される。なお、第２電極２２の態様は第１実施形態と同様である。
On the other hand, as shown in FIGS. 22 and 27, the
＜Ｅ：第５実施形態＞
次に、本発明の第５実施形態について説明する。本実施形態においては、ひとつの単位素子Ｐの態様（レイアウト）とそのＸ方向およびＹ方向に隣接する各単位素子Ｐの態様とが相違する。各単位素子Ｐの構造は第４実施形態と同様である。したがって、各単位素子Ｐの具体的な構成については適宜に説明を省略する。
<E: Fifth Embodiment>
Next, a fifth embodiment of the present invention will be described. In the present embodiment, the mode (layout) of one unit element P is different from the mode of each unit element P adjacent in the X and Y directions. The structure of each unit element P is the same as that of the fourth embodiment. Therefore, description of the specific configuration of each unit element P will be omitted as appropriate.
図２８は、第１データ線部１３１と選択線１１と中間導電体５４とが同層から形成された段階の複数の単位素子ＰがＸ方向およびＹ方向にわたって配列された様子を示す平面図である。同図における第ｉ行は奇数行であり、第（ｉ−１）行および第（ｉ＋１）行は偶数行である。
FIG. 28 is a plan view showing a state in which a plurality of unit elements P at the stage where the first
図２８の構成においては、第３実施形態と同様に、複数の単位素子Ｐを構成する各要素のＹ方向における配置が奇数行（第ｉ行）と偶数行（第（ｉ−１）行および第（ｉ＋１）行）とで逆転したレイアウトとなっている。すなわち、奇数行（第ｉ行）に属する単位素子Ｐにおいては、駆動トランジスタＴｄｒからみてＹ方向の正側に選択トランジスタＴｓｌおよび選択線１１が配置される。これに対し、偶数行（第（ｉ−１）行および第（ｉ＋１）行）に属する各単位素子Ｐにおいては、駆動トランジスタＴｄｒからみてＹ方向の負側に選択トランジスタＴｓｌおよび選択線１１が配置される。そして、第１データ線部１３１は、偶数行（第（ｉ−１）行）の単位素子ＰとそのＹ方向の正側に位置する奇数行（第ｉ行）の単位素子Ｐとにわたって連続する形状に形成される。
In the configuration of FIG. 28, as in the third embodiment, the arrangement of the elements constituting the plurality of unit elements P in the Y direction is an odd row (i-th row) and an even-numbered row ((i-1) -th row). The layout is reversed with respect to the (i + 1) th line. That is, in the unit element P belonging to the odd row (i-th row), the selection transistor Tsl and the
さらに、本実施形態においては、単位素子Ｐを構成する各要素のＸ方向における配置が第ｊ列とそのＸ方向に隣接する第（ｊ＋１）列とで逆転したレイアウトとなっている。すなわち、第ｊ列に属する各単位素子Ｐにおいては、駆動トランジスタＴｄｒや容量素子Ｃ２からみてＸ方向の正側に第１データ線部１３１が配置されるのに対し、第（ｊ＋１）列に属する各単位素子Ｐにおいては、駆動トランジスタＴｄｒや容量素子Ｃ２からみてＸ方向の負側に第１データ線部１３１が配置される。したがって、第ｊ列の第１データ線部１３１と第（ｊ＋１）列の第１データ線部１３１との間隙には駆動トランジスタＴｄｒや容量素子Ｃ２が存在しない。
Further, in the present embodiment, the layout of the elements constituting the unit element P in the X direction is reversed between the jth column and the (j + 1) th column adjacent to the X direction. That is, each unit element P belonging to the j-th column belongs to the (j + 1) -th column while the first
次に、図２９は、第１絶縁層Ｌ１の面上に各要素（第２データ線部１３２や電源線１５）が形成された様子を示す平面図である。同図に示すように、第２データ線部１３２は、奇数行（第ｉ行）の選択線１１とそのＹ方向の正側に隣接する偶数行（第（ｉ＋１）行）の選択線１１とに交差する。一方、偶数行（第（ｉ−１）行）とそのＹ方向の正側に隣接する奇数行（第ｉ行）との間隙に第２データ線部１３２は形成されない。
Next, FIG. 29 is a plan view showing a state in which each element (second
そして、本実施形態の電源線１５は、各単位素子Ｐの容量素子Ｃ２と重なり合うようにＸ方向に延在する部分に加えて、これらの各部分を相互に連結する連結部１５３を含む。連結部１５３は、偶数行（第（ｉ−１）行）とそのＹ方向の正側に隣接する奇数行（第ｉ行）との間隙であって第ｊ列および第（ｊ＋１）列の各第１データ線部１３１と重なり合う領域（すなわち第２データ線部１３２が形成されない領域）に形成される。このように本実施形態によれば、第４実施形態と比較して連結部１５３の分だけ電源線１５の面積が拡大されるから、電源線１５を低抵抗化して各単位素子Ｐにおける電源電位Ｖｄｄのバラツキを抑制することができる。
The
図３０は、第２絶縁層Ｌ２の面上に各要素（第１電極２１や補助配線２７）が形成された様子を示す平面図である。同図に示すように、隔壁２５の面上に形成される補助配線２７は、奇数行（第ｉ行）の第１電極２１とそのＹ方向の正側に隣接する偶数行（第（ｉ＋１）行）の第１電極２１との間隙にてＸ方向に延在し、これらの各行に属する選択線１１や選択トランジスタＴｓｌに重なり合う。一方、偶数行（第（ｉ−１）行）とそのＹ方向の正側に隣接する奇数行（第ｉ行）との間隙（すなわち選択線１１や選択トランジスタＴｓｌが形成されない領域）に補助配線２７は形成されない。本実施形態によっても第３実施形態と同様の作用および効果が奏される。
FIG. 30 is a plan view showing a state in which each element (the
＜Ｆ：変形例＞
以上の形態には様々な変形が加えられる。具体的な変形の態様を例示すれば以下の通りである。なお、以下の各態様を適宜に組み合わせてもよい。
<F: Modification>
Various modifications are added to the above embodiment. An example of a specific modification is as follows. In addition, you may combine each following aspect suitably.
＜Ｆ−１：変形例１＞
以上の各形態における単位素子Ｐの電気的な構成は適宜に変更される。本発明に適用される単位素子Ｐの具体的な態様を以下に例示する。
<F-1:
The electrical configuration of the unit element P in each of the above embodiments is appropriately changed. Specific embodiments of the unit element P applied to the present invention are exemplified below.
（１）図３１に示すように、駆動トランジスタＴｄｒと発光素子Ｅとの間にトランジスタ（以下「発光制御トランジスタ」という）Ｔｃｎｔが介在する構成としてもよい。この発光制御トランジスタＴｃｎｔは、駆動トランジスタＴｄｒのドレイン電極と発光素子Ｅの第１電極２１との電気的な接続を、発光制御線１４に供給される発光制御信号Ｓｃに応じて制御するスイッチング素子である。発光制御トランジスタＴｃｎｔがオン状態に変化すると電源線１５から発光素子Ｅへの電流の経路が形成されて発光素子Ｅの発光が許可され、発光制御トランジスタＴｃｎｔがオフ状態に変化するとこの経路が遮断されて発光素子Ｅの発光が禁止される。したがって、この構成によれば、初期化期間や書込期間を除外した駆動期間のみにおいて発光制御トランジスタＴｃｎｔをオン状態として発光素子Ｅを発光させるといった具合に、発光素子Ｅが実際に発光する期間を正確に規定することができる。なお、図２１に例示した構成の単位素子Ｐに対して発光制御トランジスタＴｃｎｔを追加してもよい。
(1) As shown in FIG. 31, a transistor (hereinafter referred to as “light emission control transistor”) Tcnt may be interposed between the drive transistor Tdr and the light emitting element E. The light emission control transistor Tcnt is a switching element that controls the electrical connection between the drain electrode of the drive transistor Tdr and the
以上の構成における発光制御トランジスタＴｃｎｔや発光制御線１４についても、以上の各形態において例示した選択トランジスタＴｓｌや選択線１１（あるいは初期化トランジスタＴｉｎｔや初期化線１２）と同様の態様が採用される。
For the light emission control transistor Tcnt and the light
（２）図３２に示すように、図２に例示した単位素子Ｐにおいて、駆動トランジスタＴｄｒのゲート電極とソース電極（電源線１５）との間に容量素子Ｃ２が介挿された構成としてもよい。この構成によれば、書込期間にて設定された駆動トランジスタＴｄｒのゲート電位Ｖｇを駆動期間にて容量素子Ｃ２に保持できるという利点がある。もっとも、駆動トランジスタＴｄｒのゲート電極の面積（チャネル領域の面積）が充分に確保される構成においては、この駆動トランジスタＴｄｒのゲート容量によってゲート電位Ｖｇが保持される。したがって、第１実施形態から第３実施形態のように容量素子Ｃ２が配置されない構成であっても、駆動期間にてゲート電位Ｖｇを保持することは可能である。 (2) As shown in FIG. 32, the unit element P illustrated in FIG. 2 may be configured such that the capacitive element C2 is interposed between the gate electrode and the source electrode (power supply line 15) of the drive transistor Tdr. . According to this configuration, there is an advantage that the gate potential Vg of the driving transistor Tdr set in the writing period can be held in the capacitive element C2 in the driving period. However, in the configuration in which the area of the gate electrode (channel area) of the drive transistor Tdr is sufficiently secured, the gate potential Vg is held by the gate capacitance of the drive transistor Tdr. Therefore, the gate potential Vg can be held in the driving period even when the capacitor C2 is not disposed as in the first to third embodiments.
以上のように、駆動トランジスタＴｄｒのゲート電極に接続される容量素子は、容量カップリングによって駆動トランジスタＴｄｒのゲート電位Ｖｇを設定するための容量素子Ｃ１であってもよいし、駆動トランジスタＴｄｒのゲート電極の電位を保持するための容量素子Ｃ２であってもよい。 As described above, the capacitive element connected to the gate electrode of the drive transistor Tdr may be the capacitive element C1 for setting the gate potential Vg of the drive transistor Tdr by capacitive coupling, or the gate of the drive transistor Tdr. It may be a capacitive element C2 for holding the potential of the electrode.
＜Ｆ−２：変形例２＞
以上の形態においては第１電極２１が光反射性の材料によって形成された構成を例示したが、発光層２３から基板１０側への出射光が第１電極２１とは別個の反射層によって基板１０とは反対側に反射される構成としてもよい。この構成においては、光反射性の材料によって第１絶縁層Ｌ１の面上に反射層が形成され、この反射層を覆うように第１電極２１が形成される。第１電極２１は、ＩＴＯやＩＺＯなどの光透過性の導電性材料によって形成される。また、以上の形態においては第２電極２２が光透過性の材料によって形成された構成を例示したが、遮光性または光反射性を有する導電性材料を充分に薄く形成した電極が第２電極２２とされた構成によっても発光層２３からの放射光を透過させることができる。
<F-2: Modification 2>
In the above embodiment, the configuration in which the
もっとも、発光層２３からの出射光が基板１０を透過して出射するボトムエミッション型の発光装置にも本発明は適用される。この構成においては、例えば、光反射性の導電性材料によって第２電極２２が形成されるとともに光透過性の導電性材料によって第１電極２１が形成される。そして、発光層２３から基板１０側への出射光と、発光層２３から基板１０とは反対側に出射して第２電極２２の表面にて反射した光とが、第１電極２１および基板１０を透過して出射する。
However, the present invention is also applied to a bottom emission type light emitting device in which light emitted from the
＜Ｆ−３：変形例３＞
以上の構成においては、複数の単位素子Ｐにわたって連続するように発光層２３が形成された構成を例示したが、発光層２３が単位素子Ｐごとに分離された構成（例えば発光層２３が隔壁２５の開口部の内側のみに形成された構成）も採用される。また、隔壁２５は適宜に省略される。
<F-3: Modification 3>
In the above configuration, the configuration in which the
＜Ｆ−４：変形例４＞
以上の各形態においては有機ＥＬ材料より少なくともなる発光層２３を含む発光素子Ｅを例示したが、本発明における発光素子はこれに限定されない。例えば、無機ＥＬ材料より少なくともなる発光層を含む発光素子やＬＥＤ（Light Emitting Diode）素子など様々な発光素子を採用することができる。本発明における発光素子は、電気エネルギの供給（典型的には電流の供給）によって発光する素子であれば足り、その具体的な構造や材料の如何は不問である。
<F-4: Modification 4>
In each of the above embodiments, the light emitting element E including the
＜Ｇ：応用例＞
次に、本発明に係る発光装置を利用した電子機器の具体的な形態を説明する。図３３は、以上に説明した何れかの形態に係る発光装置Ｄを表示装置として採用したモバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ２０００は、表示装置としての発光装置Ｄと本体部２０１０とを備える。本体部２０１０には、電源スイッチ２００１およびキーボード２００２が設けられている。この発光装置Ｄは有機ＥＬ材料の発光層２３を発光素子Ｅに使用しているので、視野角が広く見易い画面を表示できる。
<G: Application example>
Next, specific modes of electronic devices using the light-emitting device according to the present invention will be described. FIG. 33 is a perspective view showing the configuration of a mobile personal computer that employs the light-emitting device D according to any one of the embodiments described above as a display device. The
図３４に、各形態に係る発光装置Ｄを適用した携帯電話機の構成を示す。携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２、ならびに表示装置としての発光装置Ｄを備える。スクロールボタン３００２を操作することによって、発光装置Ｄに表示される画面がスクロールされる。
FIG. 34 shows a configuration of a mobile phone to which the light emitting device D according to each embodiment is applied. A
図３５に、各形態に係る発光装置Ｄを適用した携帯情報端末（ＰＤＡ：Personal Digital Assistants）の構成を示す。情報携帯端末４０００は、複数の操作ボタン４００１および電源スイッチ４００２、ならびに表示装置としての発光装置Ｄを備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった各種の情報が発光装置Ｄに表示される。
FIG. 35 shows a configuration of a personal digital assistant (PDA) to which the light emitting device D according to each embodiment is applied. The information
なお、本発明に係る発光装置が適用される電子機器としては、図３３から図３５に示したもののほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。また、本発明に係る発光装置の用途は画像の表示に限定されない。例えば、光書込み型のプリンタや電子複写機といった画像形成装置においては、用紙などの記録材に形成されるべき画像に応じて感光体を露光する書込みヘッドが使用されるが、この種の書込みヘッドとしても本発明の発光装置を利用することができる。 Electronic devices to which the light emitting device according to the present invention is applied include those shown in FIGS. 33 to 35, digital still cameras, televisions, video cameras, car navigation devices, pagers, electronic notebooks, electronic papers, calculators. , Word processors, workstations, videophones, POS terminals, printers, scanners, copiers, video players, devices equipped with touch panels, and the like. Further, the use of the light emitting device according to the present invention is not limited to the display of images. For example, in an image forming apparatus such as an optical writing type printer or an electronic copying machine, a writing head that exposes a photosensitive member according to an image to be formed on a recording material such as paper is used. The light emitting device of the present invention can also be used.
Ｄ…発光装置、Ｐ…単位素子、Ｅ…発光素子、１０…基板、１１…選択線、１２…初期化線、１３…データ線、１４…発光制御線、１５…電源線、２１…第１電極、２２…第２電極、２３…発光層、Ｔｄｒ…駆動トランジスタ、Ｔｓｌ…選択トランジスタ、Ｔｉｎｔ…初期化トランジスタ、Ｔｃｎｔ…発光制御トランジスタ、Ｃ１，Ｃ２…容量素子、Ｅ１，Ｅ２…電極、Ｌ０…ゲート絶縁層、Ｌ１…第１絶縁層、Ｌ２…第２絶縁層。 D ... light emitting device, P ... unit element, E ... light emitting element, 10 ... substrate, 11 ... select line, 12 ... initialization line, 13 ... data line, 14 ... light emission control line, 15 ... power supply line, 21 ... first Electrode, 22 ... second electrode, 23 ... light emitting layer, Tdr ... drive transistor, Tsl ... selection transistor, Tint ... initialization transistor, Tcnt ... light emission control transistor, C1, C2 ... capacitive element, E1, E2 ... electrode, L0 ... Gate insulating layer, L1 ... first insulating layer, L2 ... second insulating layer.
Claims (7)
所定の電位が供給される給電線と、
第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた発光層と、
を有する発光素子と、
オン状態となった前記選択トランジスタを介してデータ線から供給されるデータ信号に応じて、前記給電線から前記発光素子に供給される電流量を制御する駆動トランジスタと、
前記発光素子から放射光が実際に出射する領域である開口を有する絶縁層と、
前記第２電極と電気的に接続された補助配線と、を備え、
前記給電線および前記補助配線は、第１の方向に延在しており、
前記給電線は、前記発光素子と平面視で重なり、
前記給電線と前記補助配線とは、平面視で重なっておらず、
前記選択トランジスタは、前記補助配線及び前記絶縁層と平面視で重なり合い、
前記絶縁層は、前記選択トランジスタと前記補助配線との間に介在することを特徴とする発光装置。 A selection transistor that is turned on or off in response to a selection signal; and
A power supply line to which a predetermined potential is supplied;
A first electrode, a second electrode, a light emitting layer provided between the first electrode and the second electrode,
A light emitting device having
A drive transistor that controls the amount of current supplied from the power supply line to the light emitting element in response to a data signal supplied from the data line via the selection transistor that is turned on;
An insulating layer having an opening which is a region where emitted light is actually emitted from the light emitting element;
An auxiliary wiring electrically connected to the second electrode,
The feeder line and the auxiliary wiring extend in a first direction,
The feeder line overlaps the light emitting element in plan view,
The feeder line and the auxiliary wiring do not overlap in plan view,
The select transistor have if overlap in the auxiliary line and the insulating layer in a plan view,
The light emitting device , wherein the insulating layer is interposed between the selection transistor and the auxiliary wiring .
所定の電位が供給される給電線と、
第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた発光層と、
を有する発光素子と、
前記給電線から前記発光素子に供給される電流量を制御するとともに、オン状態となった前記初期化トランジスタを介して、ゲート電極とドレインとが電気的に接続される駆動トランジスタと、
前記発光素子から放射光が実際に出射する領域である開口を有する絶縁層と、
前記第２電極と電気的に接続された補助配線と、を備え、
前記給電線と前記補助配線は、第１の方向に延在しており、
前記給電線は、前記発光素子と平面視で重なり、
前記給電線と前記補助配線とは、平面視で重なっておらず、
前記初期化トランジスタは、前記補助配線及び前記絶縁層と平面視で重なり合い、
前記絶縁層は、前記初期化トランジスタと前記補助配線との間に介在することを特徴とする発光装置。 An initialization transistor that is turned on or off in response to an initialization signal;
A power supply line to which a predetermined potential is supplied;
A first electrode, a second electrode, a light emitting layer provided between the first electrode and the second electrode,
A light emitting device having
A driving transistor in which a gate electrode and a drain are electrically connected to each other through the initialization transistor that is turned on while controlling an amount of current supplied from the feeder to the light-emitting element;
An insulating layer having an opening which is a region where emitted light is actually emitted from the light emitting element;
An auxiliary wiring electrically connected to the second electrode,
The power supply line and the auxiliary wiring extend in a first direction,
The feeder line overlaps the light emitting element in plan view,
The feeder line and the auxiliary wiring do not overlap in plan view,
Said initialization transistor is had if overlap in the auxiliary line and the insulating layer in a plan view,
The light-emitting device , wherein the insulating layer is interposed between the initialization transistor and the auxiliary wiring .
所定の電位が供給される給電線と、
第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた発光層と、
を有する発光素子と、
オン状態となった前記選択トランジスタを介してデータ線から供給されるデータ信号に応じて、前記給電線から前記発光素子に供給される電流量を制御する駆動トランジスタと、
前記発光素子から放射光が実際に出射する領域である開口を有する絶縁層と、
前記第２電極と電気的に接続された補助配線と、を備え、
前記補助配線は、第１の方向に延在しており、
前記給電線は、前記第１の方向に延在する第１の部分と、前記第１の方向と交差する第２の方向に延在する第２の部分と、を有し、
平面視において、前記給電線の第２の部分と前記補助配線とは重なり、
前記選択トランジスタは、前記補助配線及び前記絶縁層と平面視で重なり合い、
前記絶縁層は、前記選択トランジスタと前記補助配線との間に介在することを特徴とする発光装置。 A selection transistor that is turned on or off in response to a selection signal; and
A power supply line to which a predetermined potential is supplied;
A first electrode, a second electrode, a light emitting layer provided between the first electrode and the second electrode,
A light emitting device having
A drive transistor that controls the amount of current supplied from the power supply line to the light emitting element in response to a data signal supplied from the data line via the selection transistor that is turned on;
An insulating layer having an opening which is a region where emitted light is actually emitted from the light emitting element;
An auxiliary wiring electrically connected to the second electrode,
The auxiliary wiring extends in a first direction;
The power supply line includes a first portion extending in the first direction and a second portion extending in a second direction intersecting the first direction ,
In plan view, the second portion of the feeder line and the auxiliary wiring overlap,
The select transistor have if overlap in the auxiliary line and the insulating layer in a plan view,
The light emitting device , wherein the insulating layer is interposed between the selection transistor and the auxiliary wiring .
所定の電位が供給される給電線と、
第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた発光層と、
を有する発光素子と、
前記給電線から前記発光素子に供給される電流量を制御するとともに、オン状態となった前記初期化トランジスタを介して、ゲート電極とドレインとが電気的に接続される駆動トランジスタと、
前記発光素子から放射光が実際に出射する領域である開口を有する絶縁層と、
前記第２電極と電気的に接続された補助配線と、を備え、
前記補助配線は、第１の方向に延在しており、
前記給電線は、前記第１の方向に延在する第１の部分と、前記第１の方向と交差する第２の方向に延在する第２の部分と、を有し、
平面視において、前記給電線の第２の部分と前記補助配線とは重なり、
前記初期化トランジスタは、前記補助配線及び前記絶縁層と平面視で重なり合い、
前記絶縁層は、前記初期化トランジスタと前記補助配線との間に介在することを特徴とする発光装置。 An initialization transistor that is turned on or off in response to an initialization signal;
A power supply line to which a predetermined potential is supplied;
A first electrode, a second electrode, a light emitting layer provided between the first electrode and the second electrode,
A light emitting device having
A driving transistor in which a gate electrode and a drain are electrically connected to each other through the initialization transistor that is turned on while controlling an amount of current supplied from the feeder to the light-emitting element;
An insulating layer having an opening which is a region where emitted light is actually emitted from the light emitting element;
An auxiliary wiring electrically connected to the second electrode,
The auxiliary wiring extends in a first direction;
The power supply line includes a first portion extending in the first direction and a second portion extending in a second direction intersecting the first direction ,
In plan view, the second portion of the feeder line and the auxiliary wiring overlap,
Said initialization transistor is had if overlap in the auxiliary line and the insulating layer in a plan view,
The light-emitting device , wherein the insulating layer is interposed between the initialization transistor and the auxiliary wiring .
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