JP5974991B2 - 半導体装置 - Google Patents
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Description
以下、本発明の実施の形態1に係る半導体装置の製造方法について図面を用いて説明する。
A×4/5≧BMAX
の関係を有するようにフィラーを選択する。これにより、放熱樹脂の厚みを所望の厚みを中心とした一定の範囲内に制御することができる。放熱樹脂31としては、作業性の容易さや、熱伝導率の高さから、シリコーン系の熱硬化型放熱樹脂を用いるのが好ましい。シリコーン系放熱樹脂は、シリコーンオイルを基材に、アルミナなど熱伝導性の高い粉末を配合した樹脂である。硬化前の状態では、粘性の高いグリース状の製品であるため、治具の位置制御を利用することによって、放熱樹脂31の厚さを比較的容易に、かつ、かなり高い精度で制御することができる。放熱樹脂31の粘性としては、少なくともアンダーフィル樹脂28の注入時の粘性よりも高い物が好ましい。フィラーの最大粒径BMAXとしては、放熱樹脂の厚みAの4/5以下に限らないが、放熱樹脂の厚みが最も小さくなる部分AMINよりも、フィラーの最大粒径BMAXが小さくなる関係であることが好ましい。BMAXが、AMINと同じ、又はそれよりも大きくなると、ヒートスプレッダー32と半導体チップ22裏面との間に、フィラーが挟み込まれる可能性が高くなる。特に、本実施の形態のように、半導体チップ22の周囲に、スティフナーなど、ヒートスプレッダー32を強固に支える構造を有さない場合は、ヒートスプレッダーを貼り付ける工程において、荷重制御のみによって放熱樹脂の厚みを制御しようとすると、ヒートスプレッダー32と半導体チップ22との間に挟まれたフィラーによって、半導体チップ22裏面にクラックが入り、半導体装置の信頼性を落とす可能性がある。
図22は、本発明の実施の形態2に係る半導体装置を示す断面図である。実施の形態1との相違は、配線基板10として、コア基板を用いず、径が100μm以下のスルーホールが設けられた薄い絶縁基板43a〜43dを真空プレス等により熱圧着させて一体化させたものを用いる。ただし、各絶縁基板43a〜43dは、それぞれガラスクロスに絶縁性樹脂を含浸させて板状に固形化した層を含む。その他の構成は実施の形態1と同様である。
実施の形態3では、放熱樹脂31に混入するフィラーとして実施の形態1よりも小さいものを用いて、放熱性を向上させる。具体的には、平均粒径が5.8μm、最大粒径が24μmのフィラーを用いる。
A×9/10≧C
の関係を有するようにスペーサを選択する。これにより、放熱樹脂の厚みを所望の厚みを中心とした一定の範囲内に制御することができる。
CMAX>BMAX
の関係を有するようにスペーサを選択する。これにより、フィラーではなくスペーサにより放熱樹脂の厚みを制御することができる。
C>BMAX
CMIN>B
CMIN>B90%
の何れかの関係を有するようにスペーサを選択する。これにより、スペーサの利用効率を向上することができる。
実施の形態4では、半導体チップ22とヒートスプレッダー32を接着する放熱樹脂31のフロー性を以下の値に設定する。ここで、放熱樹脂31のフロー性を、室温25℃中において10mm上方から1gの放熱樹脂を平面上に滴下させ、その放熱樹脂の広がりを測定することで決めるものとする。
11 コア基板
12a〜12d ビルドアップ基板
13,17 スルーホール
14,19 スルーホールビア
15,16,18 配線層
21a,21b,21 バンプ
22 半導体チップ
28 アンダーフィル樹脂
31 放熱樹脂
32 ヒートスプレッダー
33 保持手段
37 半田ボール
41 テストピン
42 押え治具
43a〜43d 絶縁基板
Claims (7)
- コア基板と、前記コア基板の上面に形成された第1ビルドアップ基板と、前記コア基板の下面に形成された第2ビルドアップ基板と、を有する配線基板と、
複数の半導体素子が形成された主面と前記主面の反対側の裏面とを有し、前記配線基板の前記第1ビルドアップ基板と前記主面とが対向するように前記第1ビルドアップ基板上に搭載され、かつ、複数の第1バンプ電極を介して前記配線基板と電気的に接続された半導体チップと、
前記配線基板の前記第1ビルドアップ基板と前記半導体チップの間に、前記複数の第1バンプ電極を囲むように形成された封止樹脂層と、
前記配線基板の前記第2ビルドアップ基板上に配置された複数の第2バンプ電極と、を備え、
前記コア基板は、第1絶縁層と、前記第1絶縁層を厚さ方向に貫通する複数の第1スルーホールと、前記第1絶縁層の上面および下面に形成され、前記複数の第1スルーホールを介して接続された複数の第1配線層と、を有し、
前記第1ビルドアップ基板は、第2絶縁層と、前記第2絶縁層を厚さ方向に貫通する複数の第2スルーホールと、前記第2絶縁層の表面と前記複数の第2スルーホール内に形成された複数の第2配線層と、を有し、
前記第2ビルドアップ基板は、第3絶縁層と、前記第3絶縁層を厚さ方向に貫通する複数の第3スルーホールと、前記第3絶縁層の表面と前記複数の第3スルーホール内に形成された複数の第3配線層と、を有し、
前記コア基板の前記第1絶縁層と、前記第1および第2ビルドアップ基板の前記第2および第3絶縁層の各々は、樹脂層およびガラスクロスを含有し、
前記ガラスクロスは、ガラス繊維を布状に織って形成されたものであり、
前記第1ビルドアップ基板に含有されるガラスクロス、および第2ビルドアップ基板に含有されるガラスクロスのそれぞれの厚さは、前記コア基板に含有される複数のガラスクロスのそれぞれの厚さより薄く形成されている、半導体装置。 - 請求項1に記載の半導体装置において、
前記複数の第2スルーホール、および前記複数の第3スルーホールのそれぞれの径は、前記複数の第1スルーホールのそれぞれの径と異なる、半導体装置。 - 請求項2に記載の半導体装置において、
前記複数の第2スルーホール、および前記複数の第3スルーホールのそれぞれの径は、前記複数の第1スルーホールのそれぞれの径より小さい、半導体装置。 - 請求項3に記載の半導体装置において、
前記複数の第2スルーホール、および前記複数の第3スルーホールのそれぞれの径は100μm以下である、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1ビルドアップ基板、および前記第2ビルドアップ基板のそれぞれの厚さは、前記コア基板の厚さより薄い、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1ビルドアップ基板の前記複数の第2配線層の一部を覆うように形成されたソルダーレジスト膜をさらに有し、
前記ソルダーレジスト膜から露出する前記複数の第2配線層に、前記複数の第1バンプ電極が接続されている、半導体装置。 - コア基板と、前記コア基板の上面に形成された第1ビルドアップ基板と、前記コア基板の下面に形成された第2ビルドアップ基板と、を有する配線基板と、
複数の半導体素子が形成された主面と前記主面の反対側の裏面とを有し、前記配線基板の前記第1ビルドアップ基板と前記主面とが対向するように前記第1ビルドアップ基板上に搭載され、かつ、複数の第1バンプ電極を介して前記配線基板と電気的に接続された半導体チップと、
前記配線基板の前記第1ビルドアップ基板と前記半導体チップの間に、前記複数の第1バンプ電極を囲むように形成された封止樹脂層と、
前記配線基板の前記第2ビルドアップ基板上に配置された複数の第2バンプ電極と、を備え、
前記コア基板は、第1絶縁層と、前記第1絶縁層を厚さ方向に貫通する複数の第1スルーホールと、前記第1絶縁層の上面および下面に形成され、前記複数の第1スルーホールを介して接続された複数の第1配線層と、を有し、
前記第1ビルドアップ基板は、第2絶縁層と、前記第2絶縁層を厚さ方向に貫通する複数の第2スルーホールと、前記第2絶縁層の表面と前記複数の第2スルーホール内に形成された複数の第2配線層と、を有し、
前記第2ビルドアップ基板は、第3絶縁層と、前記第3絶縁層を厚さ方向に貫通する複数の第3スルーホールと、前記第3絶縁層の表面と前記複数の第3スルーホール内に形成された複数の第3配線層と、を有し、
前記コア基板の前記第1絶縁層と、前記第1および第2ビルドアップ基板の前記第2および第3絶縁層の各々は、樹脂層およびガラスクロスを含有し、
前記ガラスクロスは、ガラス繊維を織らずに絡み合わせた不織布型のものであり、
前記第1ビルドアップ基板に含有されるガラスクロス、および第2ビルドアップ基板に含有されるガラスクロスのそれぞれの厚さは、前記コア基板に含有される複数のガラスクロスのそれぞれの厚さより薄く形成されている、半導体装置。
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