JP2000307225A - 半田印刷用マスク、プリント配線板及びプリント配線板の製造方法 - Google Patents

半田印刷用マスク、プリント配線板及びプリント配線板の製造方法

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和仁 山田
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Ibiden Co Ltd
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Abstract

(57)【要約】 【課題】 半田印刷における半田バンプの形状を保持し
て、接続性、信頼性に優れるプリント配線板とその製造
方法、及び当該製造方法に用いる半田印刷用マスクを提
案する。 【解決手段】 通孔の開口面積を均一にした半田印刷用
マスクを用いて、半田ペーストを充填し、リフローを行
うことで、半田バンプ76Uを形成する。その後、加
熱、加圧、あるいは加熱加圧を行うことにより半田バン
プ76Uの頂部を平坦にする。高さを揃え、ICチップ
等との接続性を向上させると共に、半田量を均一にして
信号の伝搬速度をバイアホール160上の半田バンプ7
6Uと導体回路158上の半田バンプ76Uとで均一に
する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】ICチップなどの電子部品の
パッドとの接続用の半田バンプを備えるプリント配線板
及び該プリント配線板の製造方法、並びに、半田バンプ
となる半田ペーストを充填するための半田印刷形成用マ
スクに関するのもである。
【0002】
【従来の技術】従来、ビルドアップ多層プリント配線板
は、例えば、特開平9−130050号に開示される方
法にて製造されている。すなわち、ビルドアップ多層プ
リント配線板の導体回路の表面に、無電解めっきやエッ
チングにより粗化層を形成させる。そして、ロールーコ
ーターや印刷によって層間絶縁樹脂を塗布してから、露
光、現像して、層間導通のためのバイアホール開口部を
形成し、UV硬化、本硬化を経て層間樹脂絶縁層を形成
する。さらに、その層間絶縁層に酸や酸化剤などにより
粗化処理を施して粗化面を形成し、該粗化面にパラジウ
ムなどの触媒を付け、薄い無電解めっき膜を形成する。
そのめっき膜上にドライフィルムにてパターンを形成
し、電解めっきで厚付けしたのち、アルカリでドライフ
ィルムを剥離除去し、エッチングして導体回路を作り出
す。これを繰り返すことにより、ビルドアップ多層プリ
ント配線板が得られる。
【0003】また、プリント配線板の最外層には、導体
回路を保護するために、ソルダーレジスト層を施す。半
田バンプを形成する際には、導体回路との接続のために
ソルダーレジスト層の一部を開口させ、当該導体回路を
露出させた上に半田ペーストを印刷して、リフローを行
うことで半田バンプを形成している。
【0004】
【発明が解決しようとする課題】しかしながら、窪みを
有するバイアホールと平滑に形成された導体回路上とに
半田バンプを設けたプリント配線板において、半田バン
プの高さ及び形状が不均一になると言う課題があった。
即ち、半田印刷用マスクを用いてソルダーレジスト層の
開口へ半田ペーストを充填した際に、窪みを有するバイ
アホール上に形成されたソルダーレジスト層の開口と、
平滑に形成された導体回路上に形成されたソルダーレジ
スト層の開口との半田ペーストの充填量が同じであるた
め、バイアホール上の半田バンプは、平滑な導体回路の
半田バンプと比較して、半球の径が小さくなり、高もが
低くなる傾向があった。ここで、半田バンプの高さが均
一でないと、ICチップと接合できないことがある。ま
た、形状(半球の径)が均一でないと、ICチップなど
の電子部品のバンプに半田バンプが収まらないことがあ
り、実装後にICチップの傾きが生じて断線したりす
る。
【0005】このため、本発明者は、半田ペーストを印
刷するための半田印刷用マスクの通孔径を異ならしめる
ことで、半田ペーストの充填量を変えることを案出し
た。即ち、バイアホール上に半田ペーストを充填するた
めの通孔の径を、平滑な導体回路上に充填するための通
孔よりも大きくするとの着想を持った。
【0006】しかし、半田バンプの半田形成量を異なら
しめると、ICチップからの信号の伝送速度に違いがで
ることが判明した。即ち、ICチップの電気信号の高速
化に伴って、半田バンプの半田形成量の微量な差によっ
ても伝送速度に違いが生じてしまう。
【0007】本発明の目的は、半田印刷における半田バ
ンプの形状を保持して、接続性、信頼性に優れるプリン
ト配線板とその製造方法、及び当該製造方法に用いる半
田印刷用マスクを提案することにある。
【0008】
【課題を解決するための手段】発明者らが鋭意研究した
結果、半田ペーストを充填する印刷用マスクの通孔径を
調整(開口面積を半田パッドの開口面積の1.0〜2.
0倍)にすることで、半田バンプの形状、高さを均一に
し易くなることが判明した。この倍率は、ソルダーレジ
ストの厚みが5〜70μmの範囲であるときに特に好適
である。また、この倍率は、半田パッドの開口面積0.
075mm2以下ですべて同一の開口面積である開口部
に半田バンプを形成するとき、ソルダーレジスト層から
露出した回路がバイアホール(以下の記載をすべてバイ
アオンと表記)、平滑な導体回路等のバイアホール以外
(以下の記載をすべてバイアオフと表記)に関係なく同
一の開口面積で形成したマスクで半田バンプを形成する
方がよい。それにより、半田ペーストが印刷時にニジ
ミ、リフロー後にソルダーレジスト層上に流出して、半
田バンプ間での短絡を防止できることが分かった。
【0009】半田印刷用マスクの通孔のギャップは20
μm以上であれば、同一開口面積であっても半田ペース
トの充填不足、未充填による半田バンプ未形成がないこ
とも分かった。即ち、ギャップが20μm未満の場合
は、半田パッドの開口面積とマスクの同一開口径では半
田ペーストの未充填が発生し、狭ピッチのため位置ずれ
に対するマージンがなくなるために半田バンプが形成で
きないことがある。
【0010】また、半田印刷用マスクにおける通孔は、
プリント配線板側のソルダーレジスト層に向かってスト
レートであるか、あるいは、徐々に拡径するテーパが形
成されてもよい。テーパは、プリント配線板に対する印
刷用マスクの開口部のソルダーレジスト側における半径
と半田ペーストを充填する側の開口部の半径との差が0
〜25μmであるのがよい。特に5〜15μmのテーパ
幅が望ましい。このようなテーパを設けることにより、
半田ペーストのマスクの抜けが向上されるので、半田パ
ッドへの充填が改善される。それにより、形成される半
田バンプの形状、大きさを均一に保持できる。特に、バ
イアホールへの充填性を向上させ、バイアホール底部部
分の充填不足による隙間をなくし、プリント配線板の性
能、品質を向上させることができる。
【0011】発明に用いられるマスクの材質としては、
例えばニッケル合金、ニッケル−コバルト合金等のメタ
ルマスク、エポキシ樹脂、ポリイミド樹脂等のプラスチ
ックマスク等がある。しかし、マスクの材質は特に限定
はなく、プリント配線板の製造用印刷マスク、その他の
印刷マスクで用いられている材質すべてを用いることが
できる。マスクの通孔の形成方法としては、エッチン
グ、アディテイブ加工、レーザ加工等が上げられるが、
特にアディテイブ加工が好適である。
【0012】マスクの厚みは、20〜70μmである方
が望ましい。特に、35〜50μmの厚みであるものが
よい。その理由としては、半田ペーストの開口部の抜け
性やバイアホール内への充填での問題が起きにくいから
である。そのために、半田ペーストの変更、粘度におけ
る開口径などのマスクの設計変更がし易くなる。マスク
厚みが20μm未満であると、形成されるバンプの高さ
が均一になりにくく、望ましい幅のテーパを形成するの
が難しくなる。更に、マスク自身が破損し易くなり、作
業効率が低下する。一方、逆にマスクの厚みが70μm
を越えると、半田ペーストの抜け性が低下してしまい、
開口部内にペーストが残留してしまうので、半田バンプ
の形状、高さに均一でなくなることがある。このため、
高密度、ファイン化になるにつれて、半田バンプを形成
できなくなる。
【0013】本発明の半田バンプ形成に用いられる半田
ペーストについては、一般にプリント配線板の製造で使
用されているもを全て用いることができる。半田ペース
トとして使用されるもの例を挙げると、Sn:Pb=6
3:37、Sn:Pb:Ag=62:36:2、Sn:
Ag=96.5:3.5等がある。特にSn:Pbが
9:1〜4:6の範囲のものを用いるのがよい。半田粒
子径5〜40μmの範囲のものを用い、塗布時の半田ペ
ーストを、23℃のおいて、粘度100〜400Pa.
sで使用するのがよい。その理由としては、半田ペース
トの100Pa.sより低い場合は、半田バンプの形状
を保持できず、400Pa.sより高い場合は、半田ペ
ーストをソルダーレジスト層上の開口部内へ効率よく充
填できないからである。
【0014】更に、本発明の好適な態様で、バイアホー
ルの開口へ印刷するための通孔の開口面積と回路へ印刷
するための通孔の開口面積とを同じ大きさにした半田印
刷用マスクを用いて、前記開口へ半田ペーストを充填
し、リフローを行うことで、半田バンプを形成する。そ
の後、加熱、加圧、あるいは加熱加圧を行うことにより
半田バンプの頂部を平坦にすることもできる。即ち、半
田バンプの頂部を平坦にすることにより、高さを揃え、
ICチップ等との接続性を向上させると共に、半田量を
均一にして信号の伝搬速度をバイアホール上の半田バン
プと導体回路上の半田バンプとで均一にする。この結
果、平滑に形成された回路上の半田バンプの頂部におけ
る平坦面積は、バイアホール上に形成された半田バンプ
の頂部における平坦面積よりも大きくなる。
【0015】本発明の好適な態様においては、プリント
配線板の表層に施した導体回路に粗化層を形成する。形
成される粗化層は、エッチング処理、研磨処理、酸化処
理、酸化還元処理により形成された銅の粗化面又もしく
はめっき被膜により形成された粗化面であることが望ま
しい。
【0016】次いで、前記導体回路上にソルダ−レジス
ト層を形成する。本願発明におけるソルダーレジスト層
の厚さは、5〜40μmがよい。薄すぎるとソルダーダ
ムとして機能せず、厚すぎると開口しにくくなる上、半
田体と接触し半田体に生じるクラックの原因となるから
である。ソルダーレジスト層としては、種々の樹脂を使
用でき、例えば、ビスフェノールA型エポキシ樹脂、ビ
スフェノールA型エポキシ樹脂のアクリレート、ノボラ
ック型エポキシ樹脂、ノボラック型エポキシ樹脂のアク
リレートをアミン系硬化剤やイミダゾール硬化剤などで
硬化させた樹脂を使用できる。特に、ソルダーレジスト
層に開口を設けて半田バンプを形成する場合には、「ノ
ボラック型エポキシ樹脂もしくはノボラック型エポキシ
樹脂のアクリレート」からなり、「イミダゾール硬化
剤」を硬化剤として含むものが好ましい。
【0017】このような構成のソルダーレジスト層は、
鉛のマイグレーション(鉛イオンがソルダーレジスト層
内を拡散する現象)が少ないという利点を持つ。しか
も、このソルダーレジスト層は、ノボラック型エポキシ
樹脂のアクリレートをイミダゾール硬化剤で硬化した樹
脂層であり、耐熱性、耐アルカリ性に優れ、はんだが溶
融する温度(200℃前後)でも劣化しないし、ニッケル
めっきや金めっきのような強塩基性のめっき液で分解す
ることもない。
【0018】しかしながら、このようなソルダーレジス
ト層は、剛直骨格を持つ樹脂で構成されるので剥離が生
じやすい。導体回路に形成する粗化層は、このような剥
離を防止するために有効である。
【0019】ここで、上記ノボラック型エポキシ樹脂の
アクリレートとしては、フェノールノボラックやクレゾ
ールノボラックのグリシジルエーテルを、アクリル酸や
メタクリル酸などと反応させたエポキシ樹脂などを用い
ることができる。上記イミダゾール硬化剤は、25℃で液
状であることが望ましい。液状であれば均一混合できる
からである。このような液状イミダゾール硬化剤として
は、1-ベンジル−2-メチルイミダゾール(品名:1B2MZ
)、1-シアノエチル−2-エチル−4-メチルイミダゾー
ル(品名:2E4MZ-CN)、4-メチル−2-エチルイミダゾー
ル(品名:2E4MZ )を用いることができる。
【0020】このイミダゾール硬化剤の添加量は、上記
ソルダーレジスト組成物の総固形分に対して1〜10重量
%とすることが望ましい。この理由は、添加量がこの範
囲内にあれば均一混合がしやすいからである。上記ソル
ダーレジストの硬化前組成物は、溶媒としてグリコール
エーテル系の溶剤を使用することが望ましい。このよう
な組成物を用いたソルダーレジスト層は、遊離酸素が発
生せず、銅パッド表面を酸化させない。また、人体に対
する有害性も少ない。
【0021】このようなグリコールエーテル系溶媒とし
ては、下記構造式のもの、特に望ましくは、ジエチレン
グリコールジメチルエーテル(DMDG)およびトリエ
チレングリコールジメチルエーテル(DMTG)から選
ばれるいずれか少なくとも1種を用いる。これらの溶剤
は、30〜50℃程度の加温により反応開始剤であるベンゾ
フェノンやミヒラーケトンを完全に溶解させることがで
きるからである。 CHO-(CHCHO) −CH(n=1〜5) このグリコールエーテル系の溶媒は、ソルダーレジスト
組成物の全重量に対して10〜40wt%がよい。以上説明し
たようなソルダーレジスト組成物には、その他に、各種
消泡剤やレベリング剤、耐熱性や耐塩基性の改善と可撓
性付与のために熱硬化性樹脂、解像度改善のために感光
性モノマーなどを添加することができる。例えば、レベ
リング剤としてはアクリル酸エステルの重合体からなる
ものがよい。また、開始剤としては、チバガイギー製の
イルガキュアI907、光増感剤としては日本化薬製の
DETX−Sがよい。さらに、ソルダーレジスト組成物
には、色素や顔料を添加してもよい。配線パターンを隠
蔽できるからである。この色素としてはフタロシアニン
グリーンを用いることが望ましい。
【0022】添加成分としての上記熱硬化性樹脂として
は、ビスフェノール型エポキシ樹脂を用いることができ
る。このビスフェノール型エポキシ樹脂には、ビスフェ
ノールA型エポキシ樹脂とビスフェノールF型エポキシ
樹脂があり、耐塩基性を重視する場合には前者が、低粘
度化が要求される場合(塗布性を重視する場合)には後
者がよい。
【0023】添加成分としての上記感光性モノマーとし
ては、多価アクリル系モノマーを用いることができる。
多価アクリル系モノマーは、解像度を向上させることが
できるからである。例えば、日本化薬製のDPE−6
A、共栄社化学製のR−604のような構造の多価アク
リル系モノマーが望ましい。
【0024】また、これらのソルダーレジスト組成物
は、25℃で0.5〜10Pa・s、より望ましくは1
〜10Pa・sがよい。ロールコータで塗布しやすい粘
度だからである。ソルダ−レジスト形成後、開口部を形
成する。その開口は、露光、現像処理により形成する。
【0025】その後、ソルダ−レジスト層形成後に開口
部に無電解めっきにてニッケルめっき層を形成させる。
ニッケルめっき液の組成の例として硫酸ニッケル4.5
g/l、次亜リン酸ナトリウム25g/l、クエン酸ナ
トリウム40g/l、ホウ酸12g/l、チオ尿素0.
1g/l(PH=11)がある。脱脂液により、ソルダ
−レジスト層開口部、表面を洗浄し、パラジウムなどの
触媒を開口部に露出した導体部分に付与し、活性化させ
た後、めっき液に浸漬し、ニッケルめっき層を形成させ
る。
【0026】ニッケルめっき層の厚みは、0.5〜20
μmで、特に3〜10μmの厚みが望ましい。0.5μ
m未満では、半田バンプとニッケルめっき層との接続を
取りにくい、20μmを超えると、開口部に形成した半
田バンプが収まりきれず、剥がれたりする。
【0027】ニッケルめっき層形成後、金めっきにて金
めっき層を形成させる。厚みは、0.03μmである。
ニッケル、金などの2層の金属層を形成させたが、単
層、3層以上の金属層を形成させても、導体回路に直
接、半田バンプを形成してもよい。
【0028】半田バンプの形成方法は、スキージを用い
てマスクの通孔へ半田ペーストを充填する。使用される
スキージの形状、硬度、材質などに特に限定はない。そ
の選択は、半田ペーストの組成、粘度、粒子径などのペ
ーストによるもの、ソルダーレジスト層の厚み、材質ま
たは、通孔の開口面積、通孔のピッチやマスクの材質、
硬度などのペースト以外の要因によって適時異なる。
又、圧入式又はローラー式の密閉型スキージを使用して
も良い。
【0029】バイアオンとバイアオフとで径を等しく、
且つ、半田パッドの開口面積の1.0〜2.0倍に設定
した通孔を有する半田印刷用マスクを用い、半田バンプ
を形成する。形成された半田バンプは、バイアオンとバ
イアオフで形成されたもので高さが異なる。バイアオン
の半田バンプは、バイアオフの半田バンプより高い。そ
の高さの差は、3〜10μmであるが、特に5〜7μm
の範囲にあるのがよい。その高さの差を設けることによ
り、接続されるICチップなどの電子部品のバンプにも
任意に高さの差を設けることも可能である。例えば、電
子部品のバンプは、バイアオンの半田バンプに接続する
ものより、バイアオフの半田バンプに接続するものを高
くすることができる。それにより、電子部品と基板の半
田バンプとで嵌合する構造となり、実装の際、応力が緩
和されるために半田バンプの剥がれ、クラックを防止で
き、位置ずれを引き起こしても簡単に判定ができる。
【0030】半田バンプの高さは、ソルダーレジスト層
の上面から5〜70μmである。特に望ましくは、高さ
10〜40μmがよい。その範囲であれば半田バンプの
形状が均一になり易く、保持できるからである。半田バ
ンプの高さが5μm未満である場合は、ICチップなど
の電子部品のバンプと接合できず、逆に半田バンプの高
さが70μmを越える場合は、半田のリフローの際、半
田が流れ出して、半田バンプでの短絡を引き起こしたり
するからである。形成した半田バンプのギャップは、2
0μm以上ある方がよい。20μm未満では、半田ペー
ストの充填不足が起き、バンプ形状が一様にならず、高
さが低くなりすぎて、ICチップなどの電子部品との接
続が取れないことが起きるからである。なお、半田バン
プはソルダーレジスト層の開口部内に収まっても、開口
部の周縁部に沿って形成されてもよい。
【0031】
【実施例】以下、本発明の実施例について図を参照して
説明する。先ず、本発明の第1実施例に係るプリント配
線板の構成について、図7及び図8を参照して説明す
る。本実施例では、プリント配線板として多層プリント
配線板について説明する。図7は、該多層プリント配線
板10の断面図を、図8は、図7に示す多層プリント配
線板10にICチップ90を取り付けた状態を示してい
る。図7に示すように、多層プリント配線板10では、
コア基板30の表面及び裏面に導体回路34、34が形
成され、更に、該導体回路34、34の上にビルドアッ
プ配線層80A、80Bが形成されている。該ビルトア
ップ層80A、80Bは、バイアホール60及び導体回
路58の形成された層間樹脂絶縁層50と、バイアホー
ル160及び導体回路158の形成された層間樹脂絶縁
層150とからなる。該バイアホール160及び導体回
路158の上層にはソルダーレジスト70が形成されて
おり、該ソルダーレジスト70の開口部71を介して、
バイアホール160及び導体回路158に半田バンプ7
6U、76Dが形成されている。
【0032】図8中に示すように、多層プリント配線板
10の上面側の半田バンプ76Uは、ICチップ90の
ランド92へ接続される。一方、下側の半田バンプ76
Dは、図示しないドーターボードのランドへ接続され
る。ここで、多層プリント配線板10とICチップ90
との間には、アンダーフィル88が充填され樹脂封止さ
れている。
【0033】次に、図9を参照して、ICチップ接続側
の半田バンプ76Uを形成するための半田印刷用マスク
について説明する。図9(A)は、半田印刷用マスク
(メタルマスク)20の平面図を示し、図9(B)は、
図9(A)のB−B断面を示している。半田印刷用マス
ク20は、厚さ50μmのニッケル合金の薄膜からな
り、ソルダーレジスト層70の開口71に半田ペースト
を充填するための通孔22が形成されている。ここで、
通孔22は、図7に示す窪みの有るバイアホール160
上に半田バンプ76Uを形成するための通孔(バイアオ
ン通孔)、及び、図7に示す平滑な導体回路158上に
半田バンプ76Uを形成するための通孔(バイアオフ通
孔)も、開口部の直径165μm(開口面積0.021
mm2 )、底面(多層プリント配線板と当接する側)の直
径175μmに形成され、幅5μmのテーパが付けられ
ている。通孔22と通孔22との間のギャップは、50
μmに設定されている。
【0034】該半田印刷用マスク20では、厚さ50μ
mのニッケル合金の薄膜に、底面側からアディテブ加
工、又は、SUS薄膜にレーザー加工を施すことによ
り、テーパを設けた通孔22を形成する。
【0035】図9(C)は、他の実施例の半田印刷用マ
スク320を示している。この半田印刷用マスク320
には、テーパのない直径170μmの通孔322が、レ
ーザ加工により形成されている。
【0036】引き続き、上記多層プリント配線板10の
製造方法について説明する。ここでは、先ず、第1実施
例の多層プリント配線板の製造方法に用いるA.無電解
めっき用接着剤、B.層間樹脂絶縁剤、C.樹脂充填
剤、D.ソルダーレジストの原料組成物の組成について
説明する。
【0037】A.無電解めっき用接着剤調製用の原料組
成物(上層用接着剤) 〔樹脂組成物〕クレゾールノボラック型エポキシ樹脂
(日本化薬製、分子量2500)の25%アクリル化物を80wt
%の濃度でDMDGに溶解させた樹脂液を35重量部、感
光性モノマー(東亜合成製、アロニックスM315 )3.15
重量部、消泡剤(サンノプコ製、S−65)0.5 重量部、
NMP 3.6重量部を攪拌混合して得た。 〔樹脂組成物〕ポリエーテルスルフォン(PES)12
重量部、エポキシ樹脂粒子(三洋化成製、ポリマーポー
ル)の平均粒径 1.0μmのものを 7.2重量部、平均粒径
0.5μmのものを3.09重量部、を混合した後、さらにN
MP30重量部を添加し、ビーズミルで攪拌混合して得
た。 〔硬化剤組成物〕イミダゾール硬化剤(四国化成製、
2E4MZ-CN)2重量部、光開始剤(チバガイギー製、イル
ガキュア I−907 )2重量部、光増感剤(日本化薬
製、DETX-S)0.2 重量部、NMP 1.5重量部を攪拌混合
して得た。
【0038】B.層間樹脂絶縁剤調製用の原料組成物
(下層用接着剤) 〔樹脂組成物〕クレゾールノボラック型エポキシ樹脂
(日本化薬製、分子量2500)の25%アクリル化物を80wt
%の濃度でDMDGに溶解させた樹脂液を35重量部、感
光性モノマー(東亜合成製、アロニックスM315 )4重
量部、消泡剤(サンノプコ製、S−65)0.5 重量部、N
MP 3.6重量部を攪拌混合して得た。 〔樹脂組成物〕ポリエーテルスルフォン(PES)12
重量部、エポキシ樹脂粒子(三洋化成製、ポリマーポー
ル)の平均粒径 0.5μmのものを 14.49重量部、を混合
した後、さらにNMP30重量部を添加し、ビーズミルで
攪拌混合して得た。 〔硬化剤組成物〕イミダゾール硬化剤(四国化成製、
2E4MZ-CN)2重量部、光開始剤(チバガイギー製、イル
ガキュア I−907 )2重量部、光増感剤(日本化薬
製、DETX-S)0.2 重量部、NMP1.5 重量部を攪拌混合
して得た。
【0039】C.樹脂充填剤調製用の原料組成物 〔樹脂組成物〕ビスフェノールF型エポキシモノマー
(油化シェル製、分子量310 、YL983U)100重量部、表
面にシランカップリング剤がコーティングされた平均粒
径 1.6μmのSiO球状粒子(アドマテック製、CRS
1101−CE、ここで、最大粒子の大きさは後述する内層銅
パターンの厚み(15μm)以下とする) 170重量部、レ
ベリング剤(サンノプコ製、ペレノールS4)1.5 重量
部を攪拌混合することにより、その混合物の粘度を23±
1℃で45,000〜49,000cps に調整して得た。 〔硬化剤組成物〕イミダゾール硬化剤(四国化成製、
2E4MZ-CN)6.5 重量部。
【0040】D.ソルダーレジストの原料組成物 DMDGに溶解させた60重量%のクレゾールノボラック
型エポキシ樹脂(日本化薬製)のエポキシ基50%をアク
リル化した感光性付与のオリゴマー(分子量4000)を 4
6.67g、メチルエチルケトンに溶解させた80重量%のビ
スフェノールA型エポキシ樹脂(油化シェル製、エピコ
ート1001)15.0g、イミダゾール硬化剤(四国化成製、
2E4MZ-CN)1.6 g、感光性モノマーである多価アクリル
モノマー(日本化薬製、R604 )3g、同じく多価アク
リルモノマー(共栄社化学製、DPE6A ) 1.5g、分散系
消泡剤(サンノプコ社製、S−65)0.71gを混合し、さ
らにこの混合物に対して光開始剤としてのベンゾフェノ
ン(関東化学製)を2g、光増感剤としてのミヒラーケ
トン(関東化学製)を 0.2g加えて、粘度を25℃で2.0P
a・sに調整したソルダーレジスト組成物を得た。な
お、粘度測定は、B型粘度計(東京計器、 DVL-B型)で
60rpmの場合はローターNo.4、6rpm の場合はローター
No.3によった。
【0041】プリント配線板の製造 (1) 厚さ1mmのガラスエポキシ樹脂またはBT(ビスマ
レイミドトリアジン)樹脂からなる基板30の両面に18
μmの銅箔32がラミネートされている銅張積層板30
Aを出発材料とした(図1の工程(A))。まず、この
銅張積層板をドリル削孔し、無電解めっき処理を施し、
パターン状にエッチングすることにより、基板の両面に
内層銅パターン34とスルーホール36を形成した(工
程(B))。
【0042】(2) 内層銅パターン34およびスルーホー
ル36を形成した基板30を水洗いし、乾燥した後、酸
化浴(黒化浴)として、NaOH(10g/l),NaClO
(40g/l), NaPO(6g/l)、還元浴とし
て、NaOH(10g/l),NaBH(6g/l)を用いた酸
化−還元処理により、内層銅パターン34およびスルー
ホール36の表面に粗化層38を設けた(工程
(C))。
【0043】(3) Cの樹脂充填剤調製用の原料組成物を
混合混練して樹脂充填剤を得た。
【0044】(4) 前記(3) で得た樹脂充填剤を、調製後
24時間以内に導体回路間あるいはスルーホール36内に
塗布、充填した。塗布方法として、スキ−ジを用いた印
刷法で行った。1回目の印刷塗布は、主にスルーホール
36内を充填して、乾燥炉内の温度100 ℃,20分間乾
燥させた。また、2回目の印刷塗布は、主に導体回路
(内層銅パターン)34の形成で生じた凹部を充填し
て、導体回路34と導体回路34との間およびスルーホ
ール36内を樹脂充填剤40で充填させたあと、前述の
乾燥条件で乾燥させた(工程(D))。
【0045】(5) 前記(4) の処理を終えた基板30の片
面を、#600 のベルト研磨紙(三共理化学製)を用いた
ベルトサンダー研磨により、内層銅パターン34の表面
やスルーホール36のランド36a表面に樹脂充填剤が
残らないように研磨し、次いで、前記ベルトサンダー研
磨による傷を取り除くためのバフ研磨を行った。このよ
うな一連の研磨を基板の他方の面についても同様に行っ
た(図2の工程(E))。次いで、100 ℃で1時間、 1
50℃で1時間、の加熱処理を行って樹脂充填剤40を硬
化した。
【0046】このようにして、スルーホール36等に充
填された樹脂充填剤40の表層部および内層導体回路3
4上面の粗化層38を除去して基板両面を平滑化し、樹
脂充填剤40と内層導体回路34の側面とが粗化層38
を介して強固に密着し、またスルーホール36の内壁面
と樹脂充填剤40とが粗化層38を介して強固に密着し
た配線基板を得た。即ち、この工程により、樹脂充填剤
40の表面と内層銅パターン34の表面が同一平面とな
る。
【0047】(6) 導体回路34を形成した基板30にア
ルカリ脱脂してソフトエッチングして、次いで、塩化パ
ラジウムと有機酸からなる触媒溶液で処理して、Pd触
媒を付与し、この触媒を活性化した後、硫酸銅3.9×
10−2mol/l、硫酸ニッケル3.8×10−3
ol/l、クエン酸ナトリウム7.8×10−3mol
/l、次亜りん酸ナトリウム2.3×10−1mol/
l、界面活性剤(日信化学工業製、サーフィール46
5)1.1×10−4mol/l、PH=9からなる無
電解めっき液に浸積し、浸漬1分後に、4秒当たり1回
に割合で縦、および、横振動させて、導体回路およびス
ルーホールのランドの表面にCu−Ni−Pからなる針
状合金の被覆層及び粗化層42を設けた(工程
(F))。さらに、ホウフッ化スズ0.1mol/l、
チオ尿素1.0mol/l、温度35℃、PH=1.2
の条件でCu−Sn置換反応させ、粗化層の表面に厚さ
0.3μmSn層(図示せず)を設けた。
【0048】(7) Bの層間樹脂絶縁剤調製用の原料組成
物を攪拌混合し、粘度1.5 Pa・sに調整して層間樹脂絶
縁剤(下層用)を得た。次いで、Aの無電解めっき用接
着剤調製用の原料組成物を攪拌混合し、粘度7Pa・sに
調整して無電解めっき用接着剤溶液(上層用)を得た。
【0049】(8) 前記(6) の基板30の両面に、前記
(7) で得られた粘度 1.5Pa・sの層間樹脂絶縁剤(下層
用)44を調製後24時間以内にロールコータで塗布し、
水平状態で20分間放置してから、60℃で30分の乾燥(プ
リベーク)を行い、次いで、前記(7) で得られた粘度7
Pa・sの感光性の接着剤溶液(上層用)46を調製後24
時間以内に塗布し、水平状態で20分間放置してから、60
℃で30分の乾燥(プリベーク)を行い、厚さ35μmの接
着剤層50αを形成した(工程(G))。
【0050】(9) 前記(8) で接着剤層を形成した基板3
0の両面に、85μmφの黒円51aが印刷されたフォト
マスクフィルム51を密着させ、超高圧水銀灯により 5
00mJ/cmで露光した(工程(H))。これをDMT
G溶液でスプレー現像し、さらに、当該基板を超高圧水
銀灯により3000mJ/cmで露光し、100 ℃で1時間、
120 ℃で1時間、その後 150℃で3時間の加熱処理(ポ
ストベーク)をすることにより、フォトマスクフィルム
に相当する寸法精度に優れた85μmφの開口(バイアホ
ール形成用開口)48を有する厚さ35μmの層間樹脂絶
縁層(2層構造)50を形成した(図3の工程
(I))。なお、バイアホールとなる開口48には、ス
ズめっき層(図示せず)を部分的に露出させた。
【0051】(10)開口48が形成された基板30を、ク
ロム酸に19分間浸漬し、層間樹脂絶縁層の表面に存在す
るエポキシ樹脂粒子を溶解除去することにより、当該層
間樹脂絶縁層50の表面を粗化とし、その後、中和溶液
(シプレイ社製)に浸漬してから水洗いした(工程
(J))。さらに、粗面化処理(粗化深さ6μm)した
該基板の表面に、パラジウム触媒(アトテック製)を付
与することにより、層間樹脂絶縁層50の表面およびバ
イアホール用開口48の内壁面に触媒核を付けた。
【0052】(11)以下に示す組成の無電解銅めっき水溶
液中に基板を浸漬して、粗面全体に厚さ0.6 〜1.2 μm
の無電解銅めっき膜52を形成した(工程(K))。 〔無電解めっき水溶液〕 EDTA 0.08 mol /l 硫酸銅 0.03 mol /l HCHO 0.05 mol /l NaOH 0.05 mol /l α、α’−ビピリジル 80 mg/l PEG 0.10 g/l 〔無電解めっき条件〕 65℃の液温度で20分
【0053】(12)前記(11)で形成した無電解銅めっき膜
52上に市販の感光性ドライフィルムを張り付け、マス
クを載置して、100 mJ/cmで露光、0.8 %炭酸ナト
リウムで現像処理し、厚さ15μmのめっきレジスト54
を設けた(工程(L))。
【0054】(13)ついで、レジスト非形成部分に以下の
条件で電解銅めっきを施し、厚さ15μmの電解銅めっき
膜56を形成した(図4の工程(M))。 〔電解めっき水溶液〕 硫酸 2.24 mol /l 硫酸銅 0.26 mol /l 添加剤(アトテックジャパン製、カパラシドHL) 19.5 ml/l 〔電解めっき条件〕 電流密度 1 A/dm 時間 65 分 温度 22±2 ℃
【0055】(14)めっきレジスト54を5%KOH で剥離
除去した後、硫酸と過酸化水素混合液でエッチングし、
めっきレジスト下の無電解めっき膜52を溶解除去し、
無電解めっき52及び電解銅めっき膜56からなる厚さ
18μm(10〜30μm)の導体回路58及びバイア
ホール60を得た(工程(N))。
【0056】更に、70℃で80g/Lのクロム酸に3分間
浸漬して、導体回路58間の無電解めっき用接着剤層5
0の表面を1μmエッチング処理し、表面のパラジウム
触媒を除去した。
【0057】(15)(6)と同様の処理を行い、導体回路5
8及びバイアホール60の表面にCu-Ni-P からなる粗化
面62を形成し、さらにその表面にSn置換を行った(工
程(O))。
【0058】(16)(7)〜(14)の工程を繰り返すことによ
り、さらに上層の層間樹脂絶縁層160とバイアホール
160及び導体回路158を形成する。さらに、バイア
ホール160及び該導体回路158の表面に粗化層16
2を形成し、多層プリント配線板を完成する(工程
(P))。なお、この上層の導体回路を形成する工程に
おいては、Sn置換は行わなかった。
【0059】(17)そして、上述した多層プリント配線板
にはんだバンプを形成する。前記(16)で得られた基板3
0両面に、上記D.にて説明したソルダーレジスト組成
物70αを20μmの厚さで塗布した(図5の工程
(Q))。次いで、70℃で20分間、70℃で30分間の乾燥
処理を行った後、円パターン(マスクパターン)が描画
された厚さ5mmのフォトマスクフィルム(図示せず)を
密着させて載置し、1000mJ/cm の紫外線で露光し、
DMTG現像処理した。そしてさらに、80℃で1時間、 100
℃で1時間、 120℃で1時間、 150℃で3時間の条件で
加熱処理し、はんだパッド部分(バイアホールとそのラ
ンド部分を含む)の開口71(上面側(ICチップ側)
開口径 130μm、下面側開口径600μm)を有するソル
ダーレジスト層(厚み20μm)70を形成した(工程
(R))。
【0060】(18)その後、塩化ニッケル2.3 ×10−1
ol/l、次亜リン酸ナトリウム2.8×10−1mol/
l、クエン酸ナトリウム1.6 ×10−1mol/l、から
なるpH=4.5の無電解ニッケルめっき液に、20分間
浸漬して、開口部71に厚さ5μmのニッケルめっき層
72を形成した。さらに、その基板を、シアン化金カリ
ウム7.6 ×10−3mol/l、塩化アンモニウム1.9 ×
10−1mol/l、クエン酸ナトリウム1.2 ×10−1
ol/l、次亜リン酸ナトリウム1.7 ×10−1mol/
lからなる無電解金めっき液に80℃の条件で7.5分間
浸漬して、ニッケルめっき層72上に厚さ0.03μmの金
めっき層74を形成した(工程(S))。
【0061】(19)そして、ソルダーレジスト層70の開
口部71に、半田ペーストを充填する。ここでは、図9
(A)を参照して上述した半田印刷用マスク20を多層
プリント配線板10に載置する(図6の工程(T))。
この半田印刷用マスク20には、バイアホール160上
及び導体回路158上に半田ペーストを印刷する通孔
(開口面積0.021mm2(開口径165μm))2
2が配設されている。そして、粘度100Pa.sの半
田ペースト75をゴムスキージの硬度75°のものを用
いて、開口部71内に充填させた(工程(U))。上側
(ICチップ側)の開口部71を拡大して図6(W)に
示す。
【0062】(20)その後、ソルダーレジスト層70の開
口部71に充填された半田を 200℃でリフローすること
により、半田バンプ(半田体)76U、76Dを形成し
た(図7参照)。この第1実施例では、半田印刷用マス
ク20の通孔22の径を調整することで、バイアホール
160上の半田バンプ76Uが高さH1(35μm)
に、導体回路158上の半田バンプ76Uが高さH2
(40μm)に形成、即ち、高さの差を5μmにしてい
る。
【0063】(21)フラックス洗浄後、ルーターを持つ装
置で、基板を適当な大きさに分割切断した後、プリント
配線板の短絡、断線を検査するチェッカー工程を経て、
所望の該当するプリント配線板を得た。
【0064】(22)その後、適当な取り付け装置により、
この多層プリント配線板のターゲットマーク(図示せ
ず)を用いて、フラックス塗布後プリント配線板側の半
田バンプ76Uと対応する品種のICチップ90のバン
プ92とを位置合わせして、リフローすることにより該
半田バンプ76Uとバンプ92とを接合させる。しかる
後、フラックス洗浄を行い該ICチップ90と多層プリ
ント配線板10との間にアンダーフィル88を充填し
た。それによってICチップを載置させたプリント配線
板を得た(図8参照)。
【0065】図10は、第1実施例の改変例に係る半田
ペーストの印刷を示している。第1実施例では、図6
(W)を参照して上述したように、ソルダーレジスト層
71の開口71の周縁にはみ出さないように半田ペース
ト75を印刷した。この代わりに、図10(A)に示す
ように、より径の大きな通孔を有する半田印刷用マスク
を用いて開口71の周縁を覆うように半田ペースト75
を印刷することで、図10(B)に示すように更に径の
大きな半田バンプ76Uをリフローにより形成すること
も可能である。
【0066】引き続き、本発明の第2実施例に係るプリ
ント配線板について説明する。この第2実施例のプリン
ト配線板210では、図11に示すように半田バンプ2
76U、276Dの高さを揃えるため頂部が平坦にされ
ている。
【0067】この第2実施例のプリント配線板の製造方
法について、図12を参照して説明する。第1実施例と
同様に、図9を参照して上述した均一径の通孔22を有
する半田印刷用マスク20を用いて、半田ペーストを印
刷し、リフローにより半田バンプを形成する。
【0068】半田バンプの形成後、図12(A)に示す
ように、半田バンプ276Uの頂部を加熱加圧して平坦
にする。加圧ステージ11には、ヒーター(図示せず)
が設けられて100℃に加熱されている。まず、図12
(B)に示すように、この加圧ステージ11上に、半田
バンプ276Uを上側にして基板30を載置し、加熱し
ながら半田バンプ276Uの頂部を加圧ヘッド12で矢
印のように垂直に加圧した。本実施例では、この加圧ヘ
ッド12にもヒーターを設け、半田バンプ276U側か
らも加熱するようにした。加圧時の圧力は100kgf
/cm2、加熱時間は5秒とした。
【0069】図11に示すように、各半田バンプ276
Uの高さH3(ソルダーレジスト層から露出した部分)
は20μmに揃えられた。ここで、相対的に大きな半球
状に形成されていた導体回路158上の半田バンプ76
Uには、頂部に広い面積の平坦面77が形成され、小さ
な半球状に形成されていたバイアホール160上の半田
バンプ76Uには、狭い面積の平坦面が形成される。
【0070】第2実施例では、半田バンプ276Uの頂
部を平坦にすることにより、高さを20μmに揃え、I
Cチップ等との接続性を向上させると共に、半田量を均
一にして信号の伝搬速度をバイアホール160上の半田
バンプ276Uと導体回路158上の半田バンプ276
Uとで均一にする。このため、高周波数駆動のICチッ
プを載置するのに好適である。なお、プリント配線板2
10をドータボードへ確実に取り付けるためには、ドー
タボードへの取り付け側半田バンプ276Dの頂部も平
面にしてよい。その方法は、ICチップ取り付け側の半
田バンプ276Uを平坦にする方法と同じでよく、加圧
ステージを加熱しておき、半田バンプ276Uの加熱加
圧と同時に他の面の半田バンプ276Dも平坦にする
か、または、半田バンプ276Uの頂部を平坦にする前
または後で、加圧ステージ上の基板を表裏反転させ加圧
してもよい。
【0071】(比較例1)第1実施例とほぼ同様である
が、マスクの開口面積を0.011mm2(開口径12
0μm)で形成したマスクを用いて半田バンプを形成し
た。
【0072】(比較例2)第1実施例とほぼ同様である
が、マスクの開口面積を0.027mm2(開口径18
5μm)で形成したマスクを用いて半田バンプを形成し
た。
【0073】
【発明の効果】以上、第1、第2実施例および比較例
1,2で製造されたプリント配線板について、半田バン
プ高さ、半田バンプの形状、半田バンプの状態(ソルダ
ーレジスト層の汚染)、ICチップとの接続、半田バン
プ形成後の導通試験、信頼性試験終了後における導通試
験の結果の計6項目について比較評価を行った。その結
果を図13及び図14に示す。
【0074】図13中に示すように第1実施例の製造方
法に係るプリント配線板10は、バイアオン、バイアオ
フ上に形成された半田バンプの高さの差は5μm前後で
一様であり、形状もすべて半球状を保持した。その後の
実装、検査などで問題は発生しなかった。更に、連続印
刷も可能であった。また、ICチップとの未接続もな
く、導通試験、信頼性試験でも問題が起きなかった。
【0075】図14中に示すように、第2実施例の製造
方法に係るプリント配線板210では、バイアオン、バ
イアオフ上に形成された半田バンプの高さが20μmで
均一であった。そして、試験結果も第1実施例と同様に
良好であった。
【0076】比較例1,2で製造されたプリント配線板
は、バイアオフの半田バンプの高さが均一でないため、
IC接続の際の未接続を引き起こした。比較例1では、
バイアオンへの半田ペーストの充填量が少ないために半
田バンプの高さが低くなり、接続されないヶ所があり、
導通試験を行うと断線が発生した。高温多湿の信頼性試
験を行うとその状態が顕著に劣化した。比較例2は、バ
イアオンの半田の充填量が多すぎるために、リフロー後
にソルダーレジスト層から溢れた半田ペーストが流れ出
して汚染したため、半田バンプでの短絡が発生した。高
温多湿の信頼性試験を行うと、状況は更に劣化した。
【図面の簡単な説明】
【図1】本発明の第1実施例に係る多層プリント配線板
の製造工程図である。
【図2】本発明の第1実施例に係る多層プリント配線板
の製造工程図である。
【図3】本発明の第1実施例に係る多層プリント配線板
の製造工程図である。
【図4】本発明の第1実施例に係る多層プリント配線板
の製造工程図である。
【図5】本発明の第1実施例に係る多層プリント配線板
の製造工程図である。
【図6】本発明の第1実施例に係る多層プリント配線板
の製造工程図である。
【図7】本発明の第1実施例に係る多層プリント配線板
の断面図である。
【図8】図7に示す多層プリント配線板にICチップを
取り付けた状態を示す断面図である。
【図9】図9(A)は、半田印刷用マスクの平面図、図
9(B)は、図9(A)のB−B断面図、図9(C)
は、改変例の半田印刷用マスクの断面図である。
【図10】図10(A)、図10(B)は、第1実施例
の改変例に係るプリント配線板の製造工程図である。
【図11】本発明の第2実施例に係る多層プリント配線
板の断面図である。
【図12】図12(A)、図12(B)は、第2実施例
に係るプリント配線板の製造工程の説明図である。
【図13】第1実施例と、比較例1及び比較例2に係る
多層プリント配線板を試験した結果を示す図表である。
【図14】第2実施例に係る多層プリント配線板を試験
した結果を示す図表である。
【符号の説明】
20 半田印刷用マスク 22 通孔 30 コア基板 34 導体回路 36 スルーホール 50 層間樹脂絶縁層 58 導体回路 60 バイアホール 70 ソルダーレジスト 71 開口部 72 ニッケルめっき層 74 金めっき層 75 半田ペースト 76U、76D 半田バンプ 150 層間樹脂絶縁層 158 導体回路 160 バイアホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H05K 3/46 H01L 23/12 L

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 ソルダーレジスト層の一部を開口してバ
    イアホールと平滑に形成された回路とを露出させたプリ
    ント配線板に対して、該開口されたバイアホール及び回
    路に半田バンプを形成するための半田ペーストを充填す
    る通孔を備える半田印刷用マスクであって、 前記通孔の開口面積を前記ソルダーレジストの開口の面
    積に対して1.0倍〜2.0倍の範囲に形成したことを
    特徴とする半田印刷用マスク。
  2. 【請求項2】 前記バイアホールの開口へ印刷するため
    の通孔の開口面積と前記平坦に形成された回路へ印刷す
    るための通孔の開口面積とを同一にしたことを特徴とす
    る請求項1に記載の半田印刷用マスク。
  3. 【請求項3】 前記プリント配線板のソルダーレジスト
    の厚みは、5〜70μmの範囲であることを特徴とする
    請求項1または2に記載の半田印刷用マスク。
  4. 【請求項4】 厚みが、20〜70μmであることを特
    徴とする請求項1〜3の内の1に記載の半田印刷用マス
    ク。
  5. 【請求項5】 請求項1〜4の内の1に記載の半田印刷
    用マスクを用いることを特徴とするプリント配線板の製
    造方法。
  6. 【請求項6】 少なくとも以下の(A)〜(D)の工程
    を備えることを特徴とするプリント配線板の製造方法; (A)バイアホールと平滑に形成された回路とが形成さ
    れた基板に、前記バイアホールの一部及び前記回路の一
    部を開口させるようにソルダーレジスト層を形成する工
    程、(B)通孔の形成された半田印刷用マスクであっ
    て、バイアホールの開口へ印刷するための通孔の開口面
    積と回路へ印刷するための通孔の開口面積とを同じ大き
    さにした半田印刷用マスクを用いて、前記開口へ半田ペ
    ーストを充填する工程、(C)リフローを行うことで、
    半田バンプを形成する工程、(D)加熱、加圧、あるい
    は加熱加圧を行うことにより前記半田バンプの頂部を平
    坦にする工程。
  7. 【請求項7】 ソルダーレジスト層の開口を介してバイ
    アホール及び平滑に形成された回路上に半田バンプを形
    成したプリント配線板において、 前記半田バンプの少なくとも一部の頂部を平坦にし、前
    記平滑に形成された回路上の半田バンプの頂部における
    平坦面積を、バイアホール上に形成された半田バンプの
    頂部における平坦面積よりも大きくしたことを特徴とす
    るプリント配線板。
  8. 【請求項8】 前記半田バンプは、ソルダーレジスト層
    の開口の周縁部を覆うことを特徴とする請求項7に記載
    のプリント配線板。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6719185B2 (en) 2001-06-27 2004-04-13 Ngk Spark Plug Co., Ltd. Substrate with top-flattened solder bumps and method for manufacturing the same
JP2009158808A (ja) * 2007-12-27 2009-07-16 Kyocera Corp フレキシブル基板及びこれを用いた携帯電子機器
KR101052870B1 (ko) * 2008-04-21 2011-07-29 주식회사 하이닉스반도체 관통 전극, 이를 갖는 회로 기판, 이를 갖는 반도체 패키지및 반도체 패키지를 갖는 적층 반도체 패키지
JP2013243380A (ja) * 2005-04-19 2013-12-05 Renesas Electronics Corp 半導体装置
US8822269B2 (en) 2005-04-19 2014-09-02 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9578756B2 (en) 2013-12-09 2017-02-21 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
US9591771B2 (en) 2013-12-09 2017-03-07 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6719185B2 (en) 2001-06-27 2004-04-13 Ngk Spark Plug Co., Ltd. Substrate with top-flattened solder bumps and method for manufacturing the same
US9831166B2 (en) 2005-04-19 2017-11-28 Renesas Electronics Corporation Semiconductor device
US10714415B2 (en) 2005-04-19 2020-07-14 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2013243380A (ja) * 2005-04-19 2013-12-05 Renesas Electronics Corp 半導体装置
US8822269B2 (en) 2005-04-19 2014-09-02 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8928147B2 (en) 2005-04-19 2015-01-06 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9299681B2 (en) 2005-04-19 2016-03-29 Renesas Electronics Corporation Semiconductor device and method of manufacturing
US9496153B2 (en) 2005-04-19 2016-11-15 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US10283444B2 (en) 2005-04-19 2019-05-07 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9576890B2 (en) 2005-04-19 2017-02-21 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2009158808A (ja) * 2007-12-27 2009-07-16 Kyocera Corp フレキシブル基板及びこれを用いた携帯電子機器
US8072046B2 (en) 2008-04-21 2011-12-06 Hynix Semiconductor Inc. Through-electrode, circuit board having a through-electrode, semiconductor package having a through-electrode, and stacked semiconductor package having the semiconductor chip or package having a through-electrode
KR101052870B1 (ko) * 2008-04-21 2011-07-29 주식회사 하이닉스반도체 관통 전극, 이를 갖는 회로 기판, 이를 갖는 반도체 패키지및 반도체 패키지를 갖는 적층 반도체 패키지
US9591771B2 (en) 2013-12-09 2017-03-07 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
US9578756B2 (en) 2013-12-09 2017-02-21 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board

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