JP5964183B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、たとえば、交流結合素子を備える半導体装置に関する。
互いに異なる電源電圧が供給される半導体装置（以下、チップ、と記載する場合もある。）間で信号を伝達するために、半導体装置に形成した交流結合素子を使用する場合がある。この交流結合素子として、磁気的に結合された１対のインダクタで構成されるオンチップトランスフォーマや、容量結合された１対の容量電極で構成される結合容量が知られている。本明細書では、交流結合素子を構成する１対のインダクタの一方を第１エレメント、他方を第２エレメントと記載する場合がある。１対の容量電極も同様に、第１エレメントおよび第２エレメントと記載する場合がある。
交流結合素子を構成する第１エレメントおよび第２エレメントは、絶縁膜を介して対向配置された構造を有する。交流結合素子の１次側および２次側間に高電圧が印加されると、第１エレメントおよび第２エレメント間に高電圧が印加される。その結果、高電圧に起因する絶縁膜の劣化、さらには絶縁破壊が懸念される。
特開平５−１３５４３号公報（特許文献１）は、絶縁膜のピンホールやラッチアップに起因して電源ラインに大電流が流れた場合、温度検出手段がチップ温度上昇を検知し、その検知信号に基づき電源電圧供給手段は電流を遮断する構成を開示する。米国特許第７６３９０２１号明細書（特許文献２）は、高電圧電池の電圧を所定のインターバルで測定することにより、絶縁膜破壊を検出する構成を開示する。米国特許第８１２９９９９号明細書（特許文献３）は、積層電池の高電圧端子と接地端子間に接続したシャント抵抗に流れる電流に基づき、積層電池の絶縁破壊を検出する構成を開示する。非特許文献１は、オンチップトランスフォーマの送信回路と受信回路の構成を開示する。
特開平５−１３５４３号公報 米国特許第７６３９０２１号明細書 米国特許第８１２９９９９号明細書
Ｓｈｕｎｉｃｈｉ Ｋａｅｒｉｙａｍａ、Ｓｈｉｎｉｃｈｉ Ｕｃｈｉｄａ、Ｍａｓａｙｕｋｉ Ｆｕｒｕｍｉｙａ、Ｍｉｔｓｕｊｉ Ｏｋａｄａ、Ｍａｓａｙｕｋｉ Ｍｉｚｕｎｏ、"Ａ ２．５ｋＶ ｉｓｏｌａｔｉｏｎ ３５ｋＶ／ｕｓ ＣＭＲ ２５０Ｍｂｐｓ ０．１３ｍＡ／Ｍｂｐｓ Ｄｉｇｉｔａｌ Ｉｓｏｌａｔｏｒ ｉｎ ０．５ｕｍ ＣＭＯＳ ｗｉｔｈ ａｎ ｏｎ−ｃｈｉｐ ｓｍａｌｌ ｔｒａｎｓｆｏｍｅｒ"、２０１０ ＩＥＥＥ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＳＬＩ Ｃｉｒｃｕｉｔｓ、ｐｐ．１９７−１９８、２０１０
交流結合素子の１次側と２次側間に、意図しない静電気等のサージ電圧が印加されると、両者間を絶縁する絶縁膜が劣化する場合がある。劣化した絶縁膜への長時間にわたる高電圧の印加（交流結合素子による信号伝達）は絶縁膜を破壊し、交流結合素子の１次側と２次側との短絡、さらには、交流結合素子を搭載した半導体装置の機能喪失が懸念される。このため、初期段階で半導体装置が備える交流結合素子の絶縁破壊を検出し、さらに、半導体装置を搭載したシステムを安全停止させることが必要となる。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板上に形成された交流結合素子と、半導体基板の温度変化に応答して、温度モニタ信号を出力する温度モニタ部と、を備え、温度モニタ部は、温度モニタ信号を出力する第１温度モニタ素子を有し、第１温度モニタ素子は交流結合素子の直下領域、または隣接領域に配置される。
前記一実施の形態によれば、交流結合素子の絶縁破壊を初期段階で検出し、さらに、システムを安全停止させる半導体装置の実現が可能となる。
実施の形態１に係る第１および第２の半導体装置を搭載した信号伝達モジュールの構成図である。 実施の形態１に係る第１の半導体装置の回路構成図である。 実施の形態１に係る第２の半導体装置の回路構成図である。 実施の形態１に係る第１の半導体装置が備える温度モニタ部の構成図である。 実施の形態１に係る第１の半導体装置が備えるオンチップトランスフォーマの平面図である。 実施の形態１に係る第１の半導体装置が備える温度モニタ部およびオンチップトランスフォーマの配置関係を示す平面図である。 実施の形態１に係る第１の半導体装置が備える温度モニタ部およびオンチップトランスフォーマのＸ−Ｘ’方向の断面図である。 実施の形態１に係る第１の半導体装置が備える温度モニタ部およびオンチップトランスフォーマのＹ−Ｙ’方向の断面図である。 発明者が検討した、オンチップトランスフォーマのコイル間で絶縁破壊が発生した場合の絶縁抵抗値の時間的変化を示すグラフである。 発明者が検討した、絶縁破壊箇所で発生した熱の伝達時間を説明するグラフである。 実施の形態１に係る第１の半導体装置が備える温度モニタ部（シールド層無し）および発熱判定部による、異常検出のメカニズムを説明する平面図および断面図である。 実施の形態１に係る第１の半導体装置が備える温度モニタ部（シールド層有り）および発熱判定部による、異常検出のメカニズムを説明を説明する平面図および断面図である。 実施の形態１に係る第１の半導体装置が備える発熱判定部の回路図である。 実施の形態１に係る第１の半導体装置が備える発熱判定部、温度モニタ部、および送信回路と接続される電源配線の構成図である。 実施の形態１に係る第１の半導体装置および第２の半導体装置における各温度モニタ部の配置を示す平面図である。 実施の形態１に係る第１の半導体装置が備える発熱判定部が有する基準電圧生成回路の回路図である。 実施の形態１に係る第１の半導体装置が備える発熱判定部が有する基準電圧発生回路の他の例の回路図である。 各実施の形態に係る温度モニタ部の各種構成例を説明する回路図である。 各実施の形態に係る発熱判定部の他の変形例の回路図である。 実施の形態１に係る第１の半導体装置が備える温度モニタ部の変形例の平面配置図である。 実施の形態１に係る第１の半導体装置が備える温度モニタ部の変形例とオンチップトランスフォーマとの配置関係を示す平面配置図である。 実施の形態１に係る第１の半導体装置および第２の半導体装置を搭載した信号伝達モジュールによるシステム構成図である。 実施の形態１に係る信号伝達モジュールに搭載されている第１の半導体装置および第２の半導体装置の回路ブロック図である。 実施の形態１に係る第１の半導体装置が備える温度モニタ部の他の配置例を示す回路図である。 実施の形態１に係る第２の半導体装置が備える温度モニタ部の他の配置例を示す回路図である。 実施の形態２に係る第１の半導体装置および第２の半導体装置を搭載した信号伝達モジュールの構成図である。 実施の形態３に係る第１の半導体装置および第２の半導体装置を搭載した信号伝達モジュールの構成図である。 実施の形態４に係る第１の半導体装置、第２の半導体装置、第３の半導体装置、および第４の半導体装置を搭載した信号伝達モジュールの構成図である。 実施の形態５に係る半導体装置の構成図である。 実施の形態６に係る第１の半導体装置および第２の半導体装置を搭載した信号伝達モジュールの構成図である。
以下、図面を参照しつつ、実施の形態について説明する。実施の形態の説明において、個数、量などに言及する場合、特に記載ある場合を除き、必ずしもその個数、量などに限定されない。実施の形態の図面において、同一の参照符号や参照番号は、同一部分または相当部分を表わすものとする。また、実施の形態の説明において、同一の参照符号等を付した部分等に対しては、重複する説明は繰り返さない場合がある。
＜実施の形態１＞
図１を参照して、実施の形態１に係る半導体装置ＬＳＩ１および半導体装置ＬＳＩ２を搭載した信号伝達モジュールＭＤ１の構成を説明する。
信号伝達モジュールＭＤ１は、半導体装置ＬＳＩ１および半導体装置ＬＳＩ２の各チップを１つのパッケージに収納したＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）である。信号伝達モジュールＭＤ１は複数のリード２を備える。リード２は、半導体装置ＬＳＩ１および半導体装置ＬＳＩ２に形成されたパッド３とボンディングワイヤ１で電気的に接続される。
なお、半導体装置ＬＳＩ１および半導体装置ＬＳＩ２のパッド３とリード２との電気的接続手段はボンディングワイヤ１に限られず、適宜変更可能である。図１において、符号３を付与していない同様の矩形パタンも、特に他の符号を付しているもの（Ｐ１１、Ｐ１２等）を除き、パッド３を示す。
半導体装置ＬＳＩ１は、交流結合素子であるオンチップトランスフォーマＯＣＴ１、送信回路ＴＸ１、受信回路ＲＸ１、制御回路ＣＴＬ１、発熱判定部ＥＤＥＴ１、低電圧保護回路ＵＶＬＯ、および温度モニタ部ＴＳ１を備える。オンチップトランスフォーマＯＣＴ１は、第１エレメントおよび第２エレメントのいずれか一方である１次側コイル（図示せず）と、第１エレメントおよび第２エレメントのいずれか他方である２次側コイル（図示せず）を備える。これらの回路には、リード２に印加される電源電圧ＧＮＤ１（例えば、０Ｖ）、および電源電圧ＶＤＤ１（例えば、５Ｖ）が供給される。
リード２に印加された信号Ｉｎ１は、ボンディングワイヤ１およびパッド３を介して制御回路ＣＴＬ１に入力される。後述の通り、制御回路ＣＴＬ１は、信号Ｉｎ１と、低電圧保護回路ＵＶＬＯおよび発熱判定部ＥＤＥＴ１の出力とに基づき生成した信号を送信回路ＴＸ１へ出力する。送信回路ＴＸ１は、信号Ｉｎ１に基づき、オンチップトランスフォーマＯＣＴ１の１次側コイルを電流駆動する。１次側コイルと磁気的に結合された２次側コイルの一端はパッドＰ１１と、その他端はパッドＰ１２と接続される。両パッド間には、電磁誘導による起電力が発生する。
オンチップトランスフォーマＯＣＴ１近傍の半導体基板には、温度モニタ部ＴＳ１が形成される。後述の通り、温度モニタ部ＴＳ１はダイオードであり、そのアノードおよびカソードは、配線ｓａおよび配線ｓｃと各々接続され、配線ｓａおよび配線ｓｃは発熱判定部ＥＤＥＴ１と接続される。オンチップトランスフォーマＯＣＴ１の１次側コイルと２次側コイル間の絶縁膜が高電圧で破壊されると、両コイル間の短絡電流に起因する異常発熱が発生する。温度モニタ部ＴＳ１は、この異常発熱による半導体基板の温度変化をダイオードの順方向電圧の変化に変換し、配線ｓａを介して、発熱判定部ＥＤＥＴ１へ出力する。以降、配線ｓａの電圧を、温度モニタ信号ｓａと記載する。
半導体装置ＬＳＩ２は、交流結合素子であるオンチップトランスフォーマＯＣＴ２、送信回路ＴＸ２、受信回路ＲＸ２、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）駆動回路ＤＲＶ、ＩＧＢＴ過電流検知部ＯＣＤ、ＩＧＢＴ過熱検知部ＯＨＤ、低電圧保護回路ＵＶＬＯ、発熱判定部ＥＤＥＴ２、および制御回路ＣＴＬ２を備える。これら回路には、リード２に印加される電源電圧ＧＮＤ２（例えば、０〜５００Ｖ）、および電源電圧ＶＤＤ２（例えば、ＧＮＤ２＋５Ｖ）が供給される。
送信回路ＴＸ２はオンチップトランスフォーマＯＣＴ２の１次側コイル（図示せず）の電流を制御する。その１次側コイルと磁気的に結合された２次側コイル（図示せず）の一端はパッドＰ２１と、その他端はパッドＰ２２と接続される。受信回路ＲＸ２には、半導体装置ＬＳＩ１のパッドＰ１１およびパッドＰ１２の電圧が印加される。ＩＧＢＴ駆動回路ＤＲＶは、受信回路ＲＸ２の出力に基づき、図示しないＩＧＢＴのゲートに駆動信号ＩＧＤｒｖを出力する。
オンチップトランスフォーマＯＣＴ２近傍の半導体基板には、ダイオードである温度モニタ部ＴＳ２が形成される。ダイオードのアノードおよびカソードは、配線ｓａおよび配線ｓｃと各々接続される。配線ｓａおよび配線ｓｃは発熱判定部ＥＤＥＴ２と接続される。温度モニタ部ＴＳ１と同様に、温度モニタ部ＴＳ２は、オンチップトランスフォーマＯＣＴ２における絶縁膜破壊に起因する異常発熱を検出し、温度モニタ信号ｓａを発熱判定部ＥＤＥＴ２へ出力する。
ＩＧＢＴ過電流検知部ＯＣＤは、図示しないＩＧＢＴの電流モニタ回路で生成される信号Ｃｓｅｎに基づき、ＩＧＢＴの過電流発生有無を検出する。ＩＧＢＴ過熱検知部ＯＨＤは、図示しないＩＧＢＴの温度測定手段で生成される信号Ｔｅｍｐに基づき、ＩＧＢＴの異常過熱の有無を検出する。後述の通り、制御回路ＣＴＬ２は、ＩＧＢＴ過電流検知部ＯＣＤ、ＩＧＢＴ過熱検知部ＯＨＤ、および低電圧保護回路ＵＶＬＯの出力に基づき、送信回路ＴＸおよびＩＧＢＴ駆動回路ＤＲＶへ信号を出力する。
図２を参照して、実施の形態１に係る半導体装置ＬＳＩ１の回路構成を説明する。
送信回路ＴＸ１は、制御回路ＣＴＬ１の出力信号に基づき、オンチップトランスフォーマＯＣＴ１の１次側コイルＬ１１の駆動電流を生成する。その１次側コイルＬ１１と磁気的に結合された２次側コイルＬ１２の一端はパッドＰ１１と、他端はパッドＰ１２と接続される。受信回路ＲＸ１は、半導体装置ＬＳＩ２のオンチップトランスフォーマＯＣＴ２の２次側コイルから出力される信号Ｉｎ１１および信号Ｉｎ１２に基づき、信号Ｒｘｏ１を出力する。
オンチップトランスフォーマＯＣＴ１の直下またはその近傍には、温度モニタ部ＴＳ１が配置される。温度モニタ部ＴＳ１の一端は配線ｓａを介して発熱判定部ＥＤＥＴ１と接続され、その他端には配線ｓｃを介して電源電圧ＧＮＤ１が印加される。半導体装置ＬＳＩ１の電源パッドＶＤＤ１および電源パッドＧＮＤ１には、各々、電源電圧ＶＤＤ１および電源電圧ＧＮＤ１が印加される。
発熱判定部ＥＤＥＴ１は、温度モニタ信号ｓａに基づき、オンチップトランスフォーマＯＣＴ１形成領域における異常発熱の発生を示す発熱検知信号Ｅｒｒ１を出力する。異常発熱を検出した場合、発熱判定部ＥＤＥＴ１は発熱検知信号Ｅｒｒ１をロウレベル（電源電圧ＧＮＤ１）からハイレベル（電源電圧ＶＤＤ１）に変化させる。低電圧保護回路ＵＶＬＯは、電源電圧ＶＤＤ１の電圧が所定値以下に低下した場合、その出力信号をロウレベルからハイレベルに変化させる。
制御回路ＣＴＬ１はゲート回路１０１で構成され、信号Ｉｎ１、信号Ｒｘｏ１、低電圧保護回路ＵＶＬＯの出力信号、および発熱検知信号Ｅｒｒ１の論理演算（論理積）結果を送信回路ＴＸ１へ出力する。後述の通り、信号Ｒｘｏ１は、半導体装置ＬＳＩ２が駆動するＩＧＢＴの異常動作等の発生を示す信号である。従って、信号伝達モジュールＭＤ１が正常に動作している場合、信号Ｒｘｏ１、低電圧保護回路ＵＶＬＯの出力信号、および発熱検知信号Ｅｒｒはいずれもロウレベルとなり、制御回路ＣＴＬ１は、信号Ｉｎ１に基づき、送信回路ＴＸ１へ出力する信号を生成する。
一方、オンチップトランスフォーマＯＣＴ１の１次側コイルＬ１１および２次側コイルＬ１２間の絶縁膜破壊、さらには両コイルの短絡により、オンチップトランスフォーマＯＣＴ１で異常過熱が発生した場合、発熱判定部ＥＤＥＴ１は発熱検知信号Ｅｒｒ１をハイレベルに設定する。この発熱検知信号Ｅｒｒ１の変化に基づき、制御回路ＣＴＬ１は送信回路ＴＸ１の動作を制御する。
図３を参照して、実施の形態１に係る半導体装置ＬＳＩ２の回路構成を説明する。
送信回路ＴＸ２は、制御回路ＣＴＬ２の出力信号Ｃｔ２に基づき、オンチップトランスフォーマＯＣＴ２の１次側コイルＬ２１の駆動電流を生成する。その１次側コイルＬ２１と磁気的に結合された２次側コイルＬ２２の一端はパッドＰ２１と、他端はパッドＰ２２と接続される。受信回路ＲＸ２は、半導体装置ＬＳＩ１のオンチップトランスフォーマＯＣＴ１の２次側コイルから出力される信号Ｉｎ２１および信号Ｉｎ２２に基づき、信号Ｒｘｏ２を出力する。この信号Ｒｘｏ２に基づき、ＩＧＢＴ駆動回路ＤＲＶは、図示しないＩＧＢＴのゲートに駆動信号ＩＧＤｒｖを出力する。オンチップトランスフォーマＯＣＴ２の直下またはその近傍には、温度モニタ部ＴＳ２が配置される。温度モニタ部ＴＳ２の一端は配線ｓａを介して発熱判定部ＥＤＥＴ２と接続され、その他端には配線ｓｃを介して電源電圧ＧＮＤ２が印加される。
ＩＧＢＴ駆動回路ＤＲＶの近傍には、温度検知部３０が配置される。温度検知部３０は、ＩＧＢＴ駆動回路ＤＲＶの出力段近傍の温度を検出する。ＩＧＢＴ駆動回路ＤＲＶの駆動電流が過度に増加し、半導体基板の温度が所定値を超えた場合、制御回路ＣＴＬ２は、半導体装置ＬＳＩ２をシャットダウンさせる。このシャットダウンにより、半導体装置ＬＳＩ２の熱破壊が事前に回避される。
発熱判定部ＥＤＥＴ２は、温度モニタ信号ｓａに基づき、オンチップトランスフォーマＯＣＴ２形成領域における異常発熱の発生を示す発熱検知信号Ｅｒｒ２を出力する。異常発熱を検出した場合、発熱判定部ＥＤＥＴ２は発熱検知信号Ｅｒｒ２をロウレベル（電源電圧ＧＮＤ２）からハイレベル（電源電圧ＶＤＤ２）に変化させる。過電流検知部ＯＣＤは、ＩＧＢＴのエミッタ電流モニタ回路（図示せず）からの出力信号Ｄｏｃｄに基づき、ＩＧＢＴにおける過電流発生を検知し、その出力信号をロウレベルからハイレベルに変化させる。過熱検知部ＯＨＤは、ＩＧＢＴの温度モニタ回路（図示せず）からの出力信号Ｄｏｈｄに基づき、ＩＧＢＴにおける異常温度上昇を検知し、その出力信号をロウレベルからハイレベルに変化させる。低電圧保護回路ＵＶＬＯは、電源電圧ＶＤＤ２が所定値以下に低下した場合、その出力信号をロウレベルからハイレベルに変化させる。
制御回路ＣＴＬ２はゲート回路２０１で構成され、発熱検知信号Ｅｒｒ２、過電流検知部ＯＣＤの出力、過熱検知部ＯＨＤの出力、および低電圧保護回路ＵＶＬＯの出力の論理演算（論理和）結果である信号Ｃｔ２を、送信回路ＴＸ２とＩＧＢＴ駆動回路ＤＲＶへ出力する。半導体装置ＬＳＩ２を搭載する信号伝達モジュールＭＤ１が駆動するＩＧＢＴにおいて、何らかの原因で過電流や異常過熱が検出された場合、制御回路ＣＴＬ２は信号Ｃｔ２により、ＩＧＢＴ駆動回路ＤＲＶを制御するとともに、その異常発生を送信回路ＴＸ２およびオンチップトランスフォーマＯＣＴ２を介して、半導体装置ＬＳＩ１へ通知する。
図４を参照して、実施の形態１に係る半導体装置ＬＳＩ１が備える温度モニタ部ＴＳ１の構成を説明する。
図４（ａ）は、温度モニタ部ＴＳ１の平面配置図である。温度モニタ部ＴＳ１は、半導体基板に形成された複数のｐｎ接合ダイオード（温度検出素子）で構成され、各ｐｎ接合ダイオードはアノード（ｐ型不純物領域）Ａとカソード（ｎ型不純物領域）Ｃを有する。図４（ａ）では、横型ｐｎ接合ダイオードの構造が示されているが、半導体基板に形成されたｎ型不純物領域（カソード）にｐ型不純物領域（アノード）を形成した縦型ｐｎ接合ダイオードとしても良い。
後述の通り、オンチップトランスフォーマＯＣＴ１の直下にはｐｎ接合ダイオードＤｕ１〜Ｄｕ８が、その中心部にはｐｎ接合ダイオードＤｃが、その外周部にはｐｎ接合ダイオードＤｏが、形成される。ｐｎ接合ダイオードＤｕ１〜Ｄｕ８、およびＤｃの各アノードＡは配線ｓａ１と接続され、各カソードＣは配線ｓｃ１と接続される。ｐｎ接合ダイオードＤｏのアノードＡおよびカソードＣは、各々、配線ｓａ２および配線ｓｃ２と接続される。配線ｓａ１、配線ｓｃ１、配線ｓａ２、配線ｓｃ２、配線ｔｘ１１、配線ｔｘ１２、配線ｓｌｄ１、および配線ｓｌｄ２は、例えば、第１配線層で形成される。
図４（ｂ）は、図４（ａ）に示す温度モニタ部ＴＳ１の等価回路図である。ｐｎ接合ダイオードＤｕ１〜Ｄｕ８、およびｐｎ接合ダイオードＤｃは、第１系統の配線ｓａ１および配線ｓｃ１間に並列接続され、ｐｎ接合ダイオードＤｏは、第２系統の配線ｓａ２および配線ｓｃ２と接続される。
図５を参照して、実施の形態１に係る半導体装置ＬＳＩ１が備えるオンチップトランスフォーマＯＣＴ１の構成を説明する。
オンチップトランスフォーマＯＣＴ１は、半導体基板上に、下層配線層と上層配線層で各々コイルを形成し、両コイルを層間絶縁膜で絶縁分離した構成を有する。図５（ａ）は、オンチップトランスフォーマＯＣＴ１の１次側コイルＬ１１となる下層配線層パタンを示し、例えば、第２配線層で形成される。１次側コイルＬ１１の両端は、配線ｔｘ１１および配線ｔｘ１２（図示せず）を介して、送信回路ＴＸ１と接続される。１次側コイルＬ１１の中央部にはシールド層Ｓ１が形成される。１次側コイルＬ１１の外周部には、シールド層Ｓ２およびシールド層Ｓ３が形成される。
オンチップトランスフォーマＯＣＴ１とは別に、第２配線層で、配線ｓａ１２、配線ｓｃ１２、および配線ｓｌｄ１２が形成される。破線の矩形で囲まれる各配線の両端部における層間絶縁膜には、第１配線層と接続するためのビアホールｖ１２が各々形成される。シールド層Ｓ２は、ビアホールｖ１２を介して、配線ｓｌｄ２（図４（ｂ）参照）と接続される。シールド層Ｓ１およびシールド層Ｓ３は、各ビアホールｖ１２を介して、いずれも配線ｓｌｄ１と接続される。
図５（ｂ）は、オンチップトランスフォーマＯＣＴ１の２次側コイルＬ１２となる上層配線層パタンであり、例えば、第５配線層で形成される。２次側コイルＬ１２の一端は、その中央部に第５配線層で形成されたパッドＰ１１と接続され、その他端は、２次側コイルＬ１２の外周部に第５配線層で形成されたパッドＰ１２と接続される。シールド層Ｓ１およびシールド層Ｓ２は、各々、パッドＰ１１およびパッドＰ１２と重なるように形成される。
図６を参照して、実施の形態１に係る半導体装置ＬＳＩ１が備える温度モニタ部ＴＳ１およびオンチップトランスフォーマＯＣＴ１の配置関係を説明する。
図６（ａ）は、第１配線層と、オンチップトランスフォーマＯＣＴ１の１次側コイルＬ１１を形成する第２配線層とを重ねた平面図である。シールド層Ｓ１およびシールド層Ｓ３は、ビアホールｖ１２を介して、ともに配線ｓｌｄ１と接続される。シールド層Ｓ２は、ビアホールｖ１２を介して、配線ｓｌｄ２と接続される。配線ｓｌｄ１および配線ｓｌｄ２は、ビアホールｖ１２を介して、電源電圧ＧＮＤ１が印加された配線ｓｌｄ１２と接続される。即ち、シールド層Ｓ１〜Ｓ３には電源電圧ＧＮＤ１が印加される。
配線ｓａ１２とビアホールｖ１２を介して接続された配線ｓａ１および配線ｓａ２は、ともに配線ｓａと接続される。配線ｓｃ１２とビアホールｖ１２を介して接続された配線ｓｃ１および配線ｓｃ２は、ともに配線ｓｃと接続される。配線ｓａは発熱判定部ＥＤＥＴ１と接続され、配線ｓｃには電源電圧ＧＮＤ１が印加される。
図６（ｂ）は、温度モニタ部ＴＳ１を構成する各ｐｎ接合ダイオードとシールド層Ｓ１〜Ｓ３との配置関係を示す。シールド層Ｓ１は、オンチップトランスフォーマＯＣＴ１の中央部に形成されているｐｎ接合ダイオードＤｃと、それに接続される配線ｓａ１および配線ｓｃ１とを覆うように形成される。シールド層Ｓ２は、１次側コイルＬ１１の外周部に配置されるダイオードＤｏと、それに接続される配線ｓａ２および配線ｓｃ２とを覆うように形成される。シールド層Ｓ３は、オンチップトランスフォーマＯＣＴ１近傍の配線ｓａ１、配線ｓｃ１、配線ｔｘ１１、および配線ｔｘ１２（いずれも、第１配線層で形成される）を覆うように配置される。
図７を参照して、実施の形態１に係る半導体装置ＬＳＩ１が備える温度モニタ部ＴＳ１およびオンチップトランスフォーマＯＣＴ１のＸ−Ｘ’方向の断面図を説明する。
図７（ａ）は、温度モニタ部ＴＳ１を備える半導体基板上に形成したオンチップトランスフォーマＯＣＴ１の平面図である。第５配線層で形成した２次側コイルＬ１２、パッドＰ１１、およびパッドＰ１２と、第２配線層で形成した１次側コイルＬ１１およびシールド層Ｓ１〜Ｓ３とが示されている。
図７（ｂ）は、図７（ａ）のＸ−Ｘ’における断面図を示す。ｐｎ接合ダイオードＤｕ４およびｐｎ接合ダイオードＤｕ８は、オンチップトランスフォーマＯＣＴ１の直下領域の半導体基板Ｓｕｂに形成される。ｐｎ接合ダイオードＤｃは、オンチップトランスフォーマＯＣＴ１形成領域で囲まれた中央部の半導体基板Ｓｕｂに形成される。各ｐｎ接合ダイオードは、アノードＡおよびカソードＣを有する。各アノードＡおよびカソードＣは、コンタクトｃｎｔを介して、各々、第１配線層Ｍ１で形成された配線ｓａ１および配線ｓｃ１と接続される。なお、図７（ｂ）のＸ−Ｘ’の断面図には、各ｐｎ接合ダイオードの位置および方向の関係で、配線ｓａ１やコンタクトｃｎｔが現れないものもある。
第１配線層Ｍ１の上層には、絶縁層を挟んで第２配線層Ｍ２が形成される。オンチップトランスフォーマＯＣＴ１の１次側コイルＬ１１、シールド層Ｓ１、およびシールド層Ｓ３は第２配線層Ｍ２で形成される。１次側コイルＬ１１はビアホールｖ１２を介して、送信回路ＴＸ１の駆動電流を流す第１配線層で形成される配線ｔｘ１２と接続される。シールド層Ｓ１は、ｐｎ接合ダイオードＤｃのアノードＡと接続される配線ｓａ１を覆うように形成される。シールド層Ｓ３は、オンチップトランスフォーマＯＣＴ１近傍の配線ｓａ１、配線ｓｃ１、配線ｔｘ１１、および配線ｔｘ１２を覆うように形成される。
第２配線層Ｍ２の上層には、絶縁層を挟んで、第５配線層Ｍ５により、オンチップトランスフォーマＯＣＴ１の２次側コイルＬ１２、およびパッドＰ１１が形成される。オンチップトランスフォーマＯＣＴ１は、その直径はおよそ３００μｍで、半導体基板Ｓｕｂからおよそ５〜３０μｍの高さに形成される。なお、図７（ｂ）において、第１配線層Ｍ１および第２配線層Ｍ２間の絶縁層と、第２配線層Ｍ２および第５配線層Ｍ５間の絶縁層は、特に、明示されていないが、各配線層間に、適宜選択された材質、膜厚、製法により形成される。
図８を参照して、実施の形態１に係る半導体装置ＬＳＩ１が備える温度モニタ部ＴＳ１およびオンチップトランスフォーマＯＣＴ１のＹ−Ｙ’方向の断面図を説明する。
図８（ａ）は、図７（ａ）と同一の平面図である。図８（ｂ）は、図８（ａ）のＹ−Ｙ’における断面図を示す。オンチップトランスフォーマＯＣＴ１の直下領域のｐｎ接合ダイオードＤｕ２およびｐｎ接合ダイオードＤｕ６と、その中央部のｐｎ接合ダイオードＤｃと、その外周部のｐｎ接合ダイオードＤｏとが、半導体基板Ｓｕｂに形成されている様子が示される。各ｐｎ接合ダイオードのアノードＡおよびカソードＣは、コンタクトｃｎｔを介して、第１配線層Ｍ１で形成された配線ｓａ１および配線ｓｃ１と各々接続される。
第１配線層Ｍ１の上層には、絶縁層を挟んで第２配線層Ｍ２が形成される。オンチップトランスフォーマＯＣＴ１の１次側コイルＬ１１、シールド層Ｓ１、およびシールド層Ｓ２は第２配線層Ｍ２で形成される。シールド層Ｓ１は、ｐｎ接合ダイオードＤｃと接続される配線ｓａ１および配線ｓｃ１を覆うように形成され、シールド層Ｓ２は、ｐｎ接合ダイオードＤｏと接続される配線ｓａ２および配線ｓｃ２を覆うように形成される。第２配線層Ｍ２の上層には、絶縁層を挟んで第５配線層Ｍ５により、オンチップトランスフォーマＯＣＴ１の２次側コイルＬ１２、パッドＰ１１、およびパッドＰ１２が形成される。
オンチップトランスフォーマＯＣＴ１の直下領域、中央部、および外周部には、ｐｎ接合ダイオードＤｕ２等、ｐｎ接合ダイオードＤｃ、およびｐｎ接合ダイオードＤｏが、各々配置される。直下領域とは、１次側コイルＬ１１または２次側コイルＬ１２が形成されている直下における半導体基板の領域である。中央部とは、直下領域で囲まれている半導体基板における領域である。外周部とは、直下領域の外周部の領域である。中央部および外周部を総称して、オンチップトランスフォーマＯＣＴ１の隣接領域とする。
後述の通り、１次側コイルＬ１１および２次側コイルＬ１２間に高電圧を長時間印加し続けると、両コイル間を絶縁する絶縁膜が破壊される場合がある。絶縁膜が破壊されると、その破壊箇所では、１次側コイルＬ１１および２次側コイルＬ１２間の短絡電流が発生する。短絡電流の発生は、絶縁膜の破壊箇所およびその近傍における半導体基板の急激な温度上昇をもたらす。ｐｎ接合ダイオードＤｏおよびｐｎ接合ダイオードＤｃは、隣接領域に配置される。隣接領域に配置されたｐｎ接合ダイオードＤｏおよびｐｎ接合ダイオードＤｃは、直下領域に配置されたｐｎ接合ダイオードＤｕ２等とほぼ同時刻に、この短絡電流に起因する半導体基板の急激な温度上昇を検出する。
図９を参照して、発明者が検討した、オンチップトランスフォーマのコイル間で絶縁破壊が発生した場合の絶縁抵抗値の時間的変化を説明する。
横軸は任意スケールの時刻を示し、縦軸は１次側コイルと２次側コイル間の絶縁膜の抵抗値を示す。パッドと接続されている２次側コイルにサージ電圧が印加されると、絶縁膜は劣化する場合がある。劣化する前の正常な絶縁膜の抵抗は１ＧΩ以上で、リーク電流は１μＡ以下である。絶縁膜が劣化した状態で１次側コイルと２次側コイル間に高電圧を長時間印加し続けると、次第に絶縁膜の抵抗値は低下し、リーク電流が徐々に増加する。例えば、抵抗値が１００ｋΩまで低下している絶縁膜に５００Ｖの電圧を印加した場合、５００Ｖ÷１００ｋΩ＝５ｍＡの電流が流れ、絶縁膜での発熱量は５００Ｖ＊５ｍＡ＝２．５Ｗとなる。ここで、記号”÷”は除算を、記号”＊”は乗算を意味する。
チップ内の局所的なエリアで２．５Ｗの発熱が発生すると、直近エリアの温度は、数１０ｍｓ後には１５０℃に達する（時刻ｔ１）。その後、絶縁膜の抵抗値が１ｋΩまで低下した場合は、絶縁膜に流れる電流は０．５Ａ、絶縁膜の発熱量は２５０Ｗに達する。この場合、チップ温度は瞬時に１５０℃以上に達するが、０．５Ａ程度の電流は、電源回路等のチップに搭載される周辺回路を焼損させる程ではない。従って、温度モニタ部ＴＳ１で半導体基板Ｓｕｂの温度を測定することにより（時刻ｔ２）、絶縁膜の破壊を検出することが可能となる。
さらに時刻が経過すると、絶縁膜の絶縁破壊が進行してその抵抗値は低下し続け、絶縁膜を介して周辺回路に流れる電流は数１０Ａから数百Ａに達する（時刻ｔ３）。このような大電流が、オンチップトランスフォーマを搭載した半導体装置からプリント基板に搭載されている他の電子回路に流れると、焼損や発火を引き起こす電子回路が現れる危険性が懸念される。
それに対し、時刻ｔ２で温度モニタ部ＴＳ１で絶縁破壊を検出し、その検出した時点で高電圧源の遮断等の制御を行うことにより、時刻ｔ３でプリント基板に搭載された電子回路の焼損が発生する前に、システムを安全停止させることが可能となる。時刻ｔ２から時刻ｔ３までの時間は数ｍｓ〜数１０ｍｓ程度と見込まれる。絶縁破壊検出（時刻ｔ２）から数ｍｓの時間があれば、図１の信号伝達モジュールＭＤ１でＩＧＢＴをオフさせるようにゲート電圧を制御することが可能であり、さらに、数１０ｍｓの時間があれば、ＩＧＢＴと高電圧源を接続する機械式リレーをオフさせることが可能となる。
図１０を参照して、発明者が検討した、絶縁破壊箇所で発生した熱の伝達時間を説明する。
図１０（ａ）は、熱の伝達時間を概算するために想定した、一辺が３ｍｍ角の正方形で、厚さが２００μｍのシリコン基板（チップ）を示す。チップの重量は、３ｍｍ＊３ｍｍ＊０．２ｍｍ＊２．３３ｍｇ／ｍｍ３（シリコンの密度）＝４．２ｍｇ、となる。シリコンの比熱は０．７Ｊ／ｇ℃である。従って、チップの熱容量は、０．７Ｊ／ｇ℃＊４．２ｍｇ＝２．９４ｍＪ／℃、となる。
図１０（ｂ）は、チップ上の２か所における接合温度Ｔｊの時間的変化を示す。直線１２０は、チップの熱抵抗を考慮しない場合（熱は瞬時にチップ内に拡散し、チップ内温度は場所によらず一様に変化する）のチップ温度の時間的変化を示す。時刻０ｍｓにチップが１０Ｗで発熱し、そのチップの熱が空中に放出されない場合、室温（２５℃）から１５０℃までのチップの過熱時間を検討する。１０Ｗ（５００Ｖ、２０ｍＡ）発熱時の温度上昇率は、１０Ｊ／ｓ÷２．９４ｍＪ／℃＝３．４℃／ｍｓ、となる。従って、チップを２５℃から１５０℃まで過熱する時間は、１２５℃÷３．４℃／ｍｓ＝３６ｍｓ、となる（直線１２０）。実際には、温度が高くなるほど空中への放熱量が多くなるため、チップの温度は高温になるほど緩やかに上昇し、発熱量と放熱量が平衡する温度に維持される。
一方、チップの熱抵抗を考慮した場合、熱がチップ内で拡散するにはある程度の時間を要する。従って、発熱する絶縁破壊箇所（熱源）の近くでは温度上昇の傾きは急峻になり（直線１２１）、熱源から離れた場所では温度上昇の傾きは緩やかになる（直線１２２）。例えば、直線１２１に示される通り、時刻０ｍｓに熱源で１０Ｗの発熱が発生した場合、１０ｍｓ程度経過後には、その熱源に近い場所では接合温度Ｔｊは１５０℃に達する。また、直線１２２に示される通り、熱源から遠い場所では接合温度Ｔｊが１５０℃に達するには、１００ｍｓ程度の時間を要する。
従って、絶縁破壊箇所における急激な温度上昇を速やかに検出するために、温度モニタ部ＴＳ１を、絶縁破壊箇所となるオンチップトランスフォーマＯＣＴ１の直下領域、または隣接領域に配置することが好ましい。一方、オンチップトランスフォーマＯＣＴ１および発熱判定部ＥＤＥＴ１間の距離は、オンチップトランスフォーマＯＣＴ１および温度モニタ部ＴＳ１間の距離よりも大きく設定することが好ましい。チップの温度上昇は、発熱源である絶縁破壊箇所から離れるに従い、絶縁破壊発生時刻から遅れて発生する。発熱源の近くに温度モニタ部ＴＳ１を配置し、発熱源から離れた位置に発熱判定部ＥＤＥＴ１を配置する。この配置により、発熱判定部ＥＤＥＴ１は、接合温度Ｔｊが１５０℃に達するまでの遅延時間（数１０ｍｓから数１００ｍｓ）内に、動作保証温度に維持された条件下で、発熱検知信号Ｅｒｒ１を正常に出力することが可能となる。
図１１を参照して、実施の形態１に係る半導体装置ＬＳＩ１が備える温度モニタ部ＴＳ１（シールド層無し）、および発熱判定部ＥＤＥＴ１による異常過熱検出のメカニズムを説明する。
図１１（ａ）は、図６（ｂ）に示すオンチップトランスフォーマＯＣＴ１、および温度モニタ部ＴＳ１の等価回路と、図２に示す送信回路ＴＸ１および発熱判定部ＥＤＥＴ１との接続関係を示す。但し、図１１（ａ）では、オンチップトランスフォーマＯＣＴ１が、図６（ｂ）に示すシールド層Ｓ１〜Ｓ３を備えていない場合を想定している。その結果、両シールド層に電源電圧ＧＮＤ１を供給する配線ｓｌｄ１、配線ｓｌｄ２、および配線ｓｌｄ１２の配線パタンは削除されている。
オンチップトランスフォーマＯＣＴ１の１次側コイルＬ１１の両端には、配線ｔｘ１１および配線ｔｘ１２を介して、送信回路ＴＸ１の駆動電流が印加される。２次側コイルＬ１２の両端には、パッドＰ１１およびパッドＰ１２が接続される。第１系統の配線ｓａ１および配線ｓｃ１間に並列接続されるｐｎ接合ダイオードと、第２系統の配線ｓａ２および配線ｓｃ２に接続されるｐｎ接合ダイオードとは、配線ｓａ１２および配線ｓｃ１２を介して、さらに並列接続される。温度モニタ部ＴＳ１が有する全てのｐｎ接合ダイオードのアノードおよびカソードは、各々、配線ｓａおよび配線ｓｃと接続される。温度モニタ信号ｓａは発熱判定部ＥＤＥＴ１に入力され、配線ｓｃには電源電圧ＧＮＤ１が印加される。
図１１（ｂ）は、図７（ｂ）に示すシールド層Ｓ１およびシールド層Ｓ３を備えていない場合の構成に対応する。オンチップトランスフォーマＯＣＴ１の１次側コイルＬ１１および２次側コイルＬ１２間の絶縁膜が破壊された場合、両コイルは絶縁抵抗Ｒｉｎｓで接続された状態に近似される。焼損箇所の絶縁抵抗Ｒｉｎｓの値は、数ｋΩオーダー以下と考えられる。この焼損箇所で発生する異常発熱により、ｐｎ接合ダイオードＤｕ４が形成される領域を中心に半導体基板Ｓｕｂの温度が上昇し、ｐｎ接合ダイオードＤｕ４およびその近傍に配置されたｐｎ接合ダイオードの順方向電圧が低下する。
焼損箇所の異常発熱によりｐｎ接合ダイオードＤｕ４のアノードおよびカソードと接続される配線ｓａ１および配線ｓｃ１が熔断した場合は、その隣に配置されるｐｎ接合ダイオードＤｕ３〜Ｄｕ１やｐｎ接合ダイオードＤｏにより、半導体基板Ｓｕｂの急激な温度上昇が検出される。一組の配線ｓａ１および配線ｓｃ１の一部が熔断した場合であっても、その熔断箇所と発熱判定部ＥＤＥＴ１間の配線ｓａ１および配線ｓｃ１間に並列接続されているダイオードにより、半導体基板Ｓｕｂの温度上昇を示す情報（ダイオードの順方向電圧の減少）は発熱判定部ＥＤＥＴ１に出力される。発熱判定部ＥＤＥＴ１は、複数並列接続されたｐｎ接合ダイオードの順方向電圧（温度モニタ信号ｓａ）と基準電圧とを比較し、異常発熱の発生を示す発熱検知信号Ｅｒｒ１を出力する。
図１２を参照して、実施の形態１に係る半導体装置ＬＳＩ１が備える温度モニタ部ＴＳ１（シールド層有り）、および発熱判定部ＥＤＥＴ１による異常検出のメカニズムを説明する。
図１２（ａ）は、図６（ｂ）に示すオンチップトランスフォーマＯＣＴ１（シールド層Ｓ１〜Ｓ３、および配線ｓｌｄ１２を備える）、および温度モニタ部ＴＳ１の等価回路と、図２に示す送信回路ＴＸ１および発熱判定部ＥＤＥＴ１との接続関係を示す。図１２（ｂ）に示す通り、ｐｎ接合ダイオードＤｕ４の配置領域上部で絶縁膜が破壊された場合、短絡電流は、２次側コイルＬ１２と１次側コイルＬ１１間の絶縁抵抗Ｒｉｎｓと、２次側コイルＬ１２とシールド層Ｓ１間の絶縁抵抗Ｒｓｌｄに流れる。シールド層Ｓ１に流れた短絡電流が電源配線ＧＮＤ１に流出することで、シールド層Ｓ１で覆われている配線ｓａ１および配線ｓｃ１と、２次側コイルＬ１２との短絡を回避することが可能となる。
同様に、短絡電流を２次側コイルＬ１２からシールド層Ｓ２またはシールド層Ｓ３を介して電源配線ＧＮＤ１へ流出させることで、それぞれのシールド層で覆われている第１配線層の配線と２次側コイルＬ１２との短絡を回避することが可能となる。この結果、オンチップトランスフォーマＯＣＴ１の絶縁膜破壊に伴う異常発熱の検出が可能となる。
温度モニタ部ＴＳ１は、図１１（ａ）に示す通り、第１系統の配線ｓａ１および配線ｓｃ１間に並列接続されるｐｎ接合ダイオードＤｕ１〜Ｄｕ８およびＤｃと、第２系統の配線ｓａ２および配線ｓｃ２に接続されるｐｎ接合ダイオードＤｏで構成される。全てのｐｎ接合ダイオードは、配線ｓａ１２および配線ｓｃ１２を介してさらに並列接続される。並列接続されたｐｎ接合ダイオードのアノードの電圧である温度モニタ信号ｓａは、発熱判定部ＥＤＥＴ１に入力される。一方、並列接続されたｐｎ接合ダイオードのカソードには、配線ｓｃにより電源電圧ＧＮＤ１が印加される。
図１１および図１２を参照しての説明の通り、オンチップトランスフォーマＯＣＴ１で絶縁膜破壊が発生すると、１次側コイルと２次側コイル間や、両コイル周辺部で異常発熱が発生する。従って、温度検出素子であるｐｎ接合ダイオードは、オンチップトランスフォーマＯＣＴ１の形成領域直下（ｐｎ接合ダイオードＤｕ１〜Ｄｕ８）、その中心部（Ｄｃ）、またはその周辺部（Ｄｏ）に配置することが好ましい。さらに、オンチップトランスフォーマＯＣＴ１の直径は数百μｍあるため、絶縁破壊の発生箇所を予測することが困難である。また、絶縁破壊の発生箇所によっては、発熱源から数百μｍの絶縁膜（シリコン酸化膜）を伝搬する熱を検出することになるため、異常発熱の検出に時間がかかる場合がある。従って、温度検出素子は複数配置することが好ましい。
温度検出素子であるｐｎ接合ダイオードを複数配置する際、各ｐｎ接合ダイオードを並列接続することが好ましい。例えば、オンチップトランスフォーマＯＣＴ１の直下および中央部に配置されているｐｎ接合ダイオードＤｕ１〜Ｄｕ８およびＤｃは、配線ｓａ１と配線ｓｃ１で並列接続される。ｐｎ接合ダイオードを並列接続することにより、短絡電流により配線ｓａ１または配線ｓｃ１が熔断した場合であっても、その熔断箇所と発熱判定部ＥＤＥＴ１との間に接続されているｐｎ接合ダイオードで温度モニタ信号ｓａを生成することが可能となる。
温度モニタ部ＴＳ１は、複数系統の配線に接続した温度検出素子で構成することが好ましい。図１１や図１２に示す温度モニタ部ＴＳ１は、第１系統の配線ｓａ１および配線ｓｃ１と、第２系統の配線ｓａ２および配線ｓｃ２に接続されたｐｎ接合ダイオードを有する。ここで、配線の系統が異なるとは、第１群のｐｎ接合ダイオードのアノードおよびカソードと接続される第１配線層と、第２群のｐｎ接合ダイオードのアノードおよびカソードと接続される第１配線層とが、その第１配線層では分離して形成されていることを意味する。絶縁破壊の発生箇所近傍に配置されるｐｎ接合ダイオードのアノードおよびカソードと接続される第１配線層は、異常発熱による熔断の危険性が大きい。従って、第１配線層の熔断による温度モニタ部ＴＳ１の機能低下、さらには機能喪失を防止するため、アノードおよびカソードと接続される配線を複数系統に分散させることが好ましい。
図１３を参照して、実施の形態１に係る半導体装置ＬＳＩ１が備える発熱判定部ＥＤＥＴ１の詳細について説明する。
図１３は、図１１（ａ）に示す温度モニタ部ＴＳ１が出力する温度モニタ信号ｓａに基づいて、発熱検知信号Ｅｒｒ１を出力する発熱判定部ＥＤＥＴ１の詳細な回路図を示す。発熱判定部ＥＤＥＴ１は、リファレンス電圧Ｖｒｅｆを生成する基準電圧生成回路ＲＥＦ、コンパレータＣＭＰ、定電流源ＣＣ１を有する。コンパレータＣＭＰのマイナス側入力端子には温度モニタ信号ｓａが入力され、そのプラス側入力端子にはリファレンス電圧Ｖｒｅｆが入力される。
コンパレータＣＭＰは、温度モニタ信号ｓａとリファレンス電圧Ｖｒｅｆとの比較結果に基づき、発熱検知信号Ｅｒｒ１をパッド３に出力する。温度モニタ信号ｓａの電圧がリファレンス電圧Ｖｒｅｆより大きい場合は発熱検知信号Ｅｒｒ１はロウレベルに、温度モニタ信号ｓａの電圧がリファレンス電圧Ｖｒｅｆより小さい場合はハイレベルに設定される。定電流源ＣＣ１は、温度モニタ部ＴＳ１を構成する各ｐｎ接合ダイオードへ順方向電流を供給する。
電源配線ＶＬ１および電源配線ＧＬ１は、発熱判定部ＥＤＥＴ１へ、電源電圧ＶＤＤ１および電源電圧ＧＮＤ１を供給する。一方、電源配線ＶＬ２および電源配線ＧＬ２は、送信回路ＴＸ１へ電源電圧ＶＤＤ１および電源電圧ＧＮＤ１を供給する。これらの電源配線ＶＬ１および電源配線ＶＬ２は電源パッドＶＤＤ１から枝分かれさせて形成するか、電源パッドＶＤＤ１に近い部分で枝分かれさせて形成することが望ましい。電源配線ＧＬ１および電源配線ＧＬ２の形状も同様である。
発熱判定部ＥＤＥＴ１は、負の温度特性（−２ｍＶ／℃程度）を有するｐｎ接合ダイオードの順方向電圧と、リファレンス電圧Ｖｒｅｆとを比較し、オンチップトランスフォーマＯＣＴ１直下領域または隣接領域における異常な温度上昇を検出する。リファレンス電圧Ｖｒｅｆの値は、半導体装置の動作保証温度の最大値として一般的な１２５℃〜１５０℃における温度モニタ部ＴＳ１のｐｎ接合ダイオードの順方向電圧値を検出可能な値に設定することが好ましい。
同一チップ内に、発熱判定部ＥＤＥＴ１に加えて、他のＴＳＤ（Ｔｈｅｒｍａｌ Ｓｈｕｔ Ｄｏｗｎ）機能を有する過熱保護回路を搭載している場合、発熱判定部ＥＤＥＴ１で設定するリファレンス電圧Ｖｒｅｆの値は、他のＴＳＤ機能を有する過熱保護回路で設定するリファレンス電圧よりも高い値に設定することが好ましい。例えば、図３に示す半導体装置ＬＳＩ２において、温度検知部３０で設定する基準電圧よりも、発熱判定部ＥＤＥＴ２で設定するリファレンス電圧を高く設定する。各リファレンス電圧を上述のように設定することで、半導体装置ＬＳＩ２は、温度検知部３０の保証温度範囲において正常に動作する。
例えば、定電流源ＣＣ１が、温度モニタ部ＴＳ１を構成する１０個のｐｎ接合ダイオード（Ｄｕ１〜Ｄｕ８、Ｄｃ、Ｄｏ）に１００μＡ程度の電流を供給している場合、室温（２５℃）では、各ダイオードの順方向電圧は０．７Ｖ程度となる。オンチップトランスフォーマＯＣＴ１の絶縁破壊により絶縁膜の温度が室温から２００℃まで上昇すると、温度モニタ部ＴＳ１を構成する少なくとも１つのｐｎ接合ダイオードの順方向電圧は、４５０ｍＶまで減少する。従って、コンパレータＣＭＰのプラス側入力端子に印加するリファレンス電圧Ｖｒｅｆを０．５Ｖと設定することにより、発熱検知信号Ｅｒｒ１はロウレベルからハイレベルに変化し、異常温度上昇の検出が可能となる。
図１４を参照して、実施の形態１に係る半導体装置ＬＳＩ１が備える発熱判定部ＥＤＥＴ１、温度モニタ部ＴＳ１、および送信回路ＴＸ１と接続される電源配線の構成について説明する。
図１４（ａ）は、発熱判定部ＥＤＥＴ１、温度モニタ部ＴＳ１、送信回路ＴＸ１、およびオンチップトランスフォーマＯＣＴ１の各回路に電源電圧を供給するための、好ましい電源配線の構成を示す。
オンチップトランスフォーマＯＣＴ１の２次側コイルＬ１２は、パッドＰ１１とパッドＰ１２間に接続される。１次側コイルＬ１１の一端は送信回路ＴＸ１のハイサイドｐ型トランジスタＭ１１のドレインと接続され、その他端は送信回路ＴＸ１のロウサイドｎ型トランジスタＭ１２のドレインと接続される。ｐ型トランジスタＭ１１のソースには、電源配線ＶＬ２により、電源電圧ＶＤＤ１が印加される。ｎ型トランジスタＭ１２のソースには、電源配線ＧＬ２により、電源電圧ＧＮＤ１が印加される。
１次側コイルＬ１１と２次側コイルＬ１２間には±５００Ｖ前後の高電圧が印加され、両コイル間で絶縁破壊が発生した場合、両コイル間に短絡電流が発生する。１次側コイルＬ１１の電圧に対して２次側コイルＬ１２の電圧が＋５００Ｖの場合、短絡電流Ｉｉｎｓ１は、２次側コイルＬ１２から、１次側コイルＬ１２およびｐ型トランジスタＭ１１のドレイン−ソース間の寄生ダイオードＤｐ１１を経由して、電源配線ＶＬ２（通常５Ｖ）に流れ込む。この短絡電流Ｉｉｎｓ１と電源配線ＶＬ２の寄生配線抵抗ＲＶＬ２により、電源配線ＶＬ２の電圧は、電源パッドＶＤＤ１から離れる程、大きく変動する。
同様に、１次側コイルＬ１１の電圧に対して２次側コイルＬ１２の電圧が−５００Ｖの場合、短絡電流Ｉｉｎｓ２は、電源配線ＧＬ２から、ｎ型トランジスタＭ１２のソース−ドレイン間の寄生ダイオードＤｐ１２および１次側コイルを経由して、２次側コイルＬ１２に流れ出す。この短絡電流Ｉｉｎｓ２と電源配線ＧＬ２の寄生配線抵抗ＲＧＬ２により、電源配線ＧＬ２の電圧は、電源パッドＧＮＤ１から離れる程、大きく変動する。
オンチップトランスフォーマＯＣＴ１の絶縁破壊に起因するこの電源配線ＶＬ２および電源配線ＧＬ２の電圧変動は、その絶縁破壊を検出する発熱判定部ＥＤＥＴ１の動作に悪影響を及ぼすことが懸念される。そこで、発熱判定部ＥＤＥＴ１を、電源パッドＶＤＤ１および電源パッドＧＮＤ１の近くに配置する構成が好ましい。この構成により、発熱判定部ＥＤＥＴ１に供給される電源電圧ＶＤＤ１および電源電圧ＧＮＤ１が、オンチップトランスフォーマＯＣＴで発生した短絡電流による電圧変動の影響を受けにくくなる。
さらに、発熱判定部ＥＤＥＴ１が有するコンパレータＣＭＰに電源電圧を供給する電源配線の寄生抵抗は、送信回路ＴＸ１に電源電圧を供給する電源配線の寄生抵抗よりも小さく設定することが好ましい。各電源配線の構造（幅、厚さ、および材質等）が同一の場合、図１４（ａ）に示される通り、電源パッドＧＮＤ１からコンパレータＣＭＰに電源電圧ＧＮＤ１を供給する電源配線の長さｌｇｃｍｐを、電源パッドＧＮＤ１から送信回路ＴＸ１に電源電圧ＧＮＤ１を供給する電源配線の長さｌｇｔｘより、小さく設定することが好ましい。より具体的には、長さｌｇｔｘは、電源パッドＧＮＤ１と送信回路ＴＸ１のロウサイドｎ型トランジスタＭ１２のソースとの距離である。
同様に、図１４（ａ）に示される通り、電源パッドＶＤＤ１からコンパレータＣＭＰに電源電圧ＶＤＤ１を供給する電源配線の長さｌｄｃｍｐを、電源パッドＶＤＤ１から送信回路ＴＸ１に電源電圧ＶＤＤ１を供給する電源配線の長さｌｄｔｘより、小さく設定することが望ましい。より具体的には、長さｌｄｔｘは、電源パッドＶＤＤ１と送信回路ＴＸ１のハイサイドｐ型トランジスタＭ１１のソースとの距離である。各電源配線の構造が異なる場合は、上記長さの大小関係を各電源配線の寄生抵抗値の大小関係と読み替える。
さらに、温度モニタ部ＴＳ１を構成するｐｎ接合ダイオードのカソードと接続される配線ｓｃは、送信回路ＴＸ１に電源電圧ＧＮＤ１を供給する電源配線ＧＬ２と接続せず、発熱判定部ＥＤＥＴ１に電源電圧ＧＮＤ１を供給する電源配線ＧＬ１と接続することが好ましい。図１４（ｂ）に示すように、温度モニタ部ＴＳ１の配線ｓｃを、オンチップトランスフォーマＯＣＴ１近傍の電源配線ＧＬ２（例えば、送信回路ＴＸ２近傍）と接続した場合、配線ｓｃの電圧変動は配線ｓａ、即ち、温度モニタ信号ｓａの電圧変動として現れる。発熱判定部ＥＤＥＴ１は、温度モニタ信号ｓａの数百ｍＶの電圧変化を検出して発熱検知信号Ｅｒｒ１を生成するため、この配線ｓｃの電源変動は極力抑制する必要がある。
半導体装置ＬＳＩ１において、オンチップトランスフォーマＯＣＴ１の１次側コイルＬ１１と接続される送信回路ＴＸ１、温度モニタ部ＴＳ１、および発熱判定部ＥＤＥＴ１に電源電圧を供給する電源配線の好ましい構成は上記の通りである。この電源配線の構成を、半導体装置ＬＳＩ２（図３）に対しても適用することが好ましい。
図１５を参照して、実施の形態１に係る半導体装置ＬＳＩ１および半導体装置ＬＳＩ２における温度モニタ部ＴＳ１および温度モニタ部ＴＳ２の配置を説明する。
半導体装置ＬＳＩ１において、オンチップトランスフォーマＯＣＴ１および発熱判定部ＥＤＥＴ１間の距離Ｌｏｅ１は、オンチップトランスフォーマＯＣＴ１および温度モニタ部ＴＳ１間の距離Ｌｏｓ１よりも、大きく設定される。オンチップトランスフォーマＯＣＴ１の絶縁膜破壊に起因する異常発熱を極力早期に検出するため、温度モニタ部ＴＳ１は、絶縁破壊時の発熱源となるオンチップトランスフォーマＯＣＴ１の直下領域、または隣接領域（中心部、またはその周辺部）に配置される。一方、オンチップトランスフォーマＯＣＴ１の短絡電流に起因するチップの異常温度上昇の悪影響を低減させるため、発熱判定部ＥＤＥＴ１は、オンチップトランスフォーマＯＣＴ１から、できるだけ離して配置される。さらに、短絡電流による電源配線に発生するノイズの影響を抑制するため、発熱判定部ＥＤＥＴ１は、電源パッドＶＤＤ１および電源パッドＧＮＧ１の近くに配置される。
半導体装置ＬＳＩ２において、オンチップトランスフォーマＯＣＴ２および発熱判定部ＥＤＥＴ２間の距離Ｌｏｅ２は、オンチップトランスフォーマＯＣＴ２および温度モニタ部ＴＳ２間の距離Ｌｏｓ２よりも、大きく設定される。オンチップトランスフォーマＯＣＴ２の絶縁膜破壊に起因する異常発熱を極力早期に検出するため、温度モニタ部ＴＳ２は、絶縁破壊時の発熱源となるオンチップトランスフォーマＯＣＴ２の直下領域、または隣接領域（中心部、またはその周辺部）に配置される。一方、オンチップトランスフォーマＯＣＴ２の短絡電流に起因するチップの異常温度上昇の悪影響を低減させるため、発熱判定部ＥＤＥＴ２は、オンチップトランスフォーマＯＣＴ２から、できるだけ離して配置される。さらに、短絡電流による電源配線に発生するノイズの影響を抑制するため、発熱判定部ＥＤＥＴ２は、電源パッドＶＤＤ２および電源パッドＧＮＧ２の近くに配置される。
図１６を参照して、実施の形態１に係る半導体装置ＬＳＩ１が備える発熱判定部ＥＤＥＴ１が有する基準電圧生成回路ＲＥＦの具体例を説明する。
図１６（ａ）は、基準電圧生成回路ＲＥＦとして、バンドギャップリファレンス回路ＢＧＲを適用した例を示す。バンドギャップリファレンス回路ＢＧＲが生成するチップの温度に依存しない固定電圧Ｖｒｅｆを、コンパレータＣＭＰのプラス側入力端子に印加する。コンパレータＣＭＰは、絶対温度（例えば、１７５℃）に対応した固定電圧と、定電流源ＣＣ１の順方向電流Ｉ１印加時の温度モニタ部ＴＳ１が出力する温度モニタ信号ｓａとを比較し、オンチップトランスフォーマＯＣＴ１の直下領域または隣接領域に配置されたｐｎ接合ダイオードの接合温度が１７５℃を超えた場合、ハイレベルの発熱検知信号Ｅｒｒ１を出力する。なお、図１６は回路図を示すが、オンチップトランスフォーマＯＣＴ１は、斜視図で表現されたコイルとして、模式的に示されている。
図１６（ｂ）は、基準電圧生成回路ＲＥＦを、順方向電流Ｉ１−αを生成するリファレンス定電流源ＣＣＲと、その順方向電流Ｉ１−αが供給されるリファレンス温度検出素子ＴＳＲで構成した例である。コンパレータＣＭＰのプラス側入力端子には、リファレンス温度検出素子ＴＳＲの順方向電圧が印加される。マイナス側入力端子には、定電流源ＣＣ１の順方向電流Ｉ１印加時の温度モニタ部ＴＳ１が出力する温度モニタ信号ｓａが印加される。コンパレータＣＭＰは両者を比較し、発熱検知信号Ｅｒｒ１を生成する。
リファレンス温度検出素子ＴＳＲは、チップ内で、温度モニタ部ＴＳ１の配置領域から離して配置される。つまり、異常発熱源となるオンチップトランスフォーマＯＣＴ１と温度モニタ部ＴＳ１間の距離よりも、オンチップトランスフォーマＯＣＴ１とリファレンス温度検出素子ＴＳＲ間の距離を大きくする。例えば、リファレンス温度検出素子ＴＳＲをコンパレータＣＭＰと隣接させて配置しても良い。リファレンス温度検出素子ＴＳＲで検出した温度よりも温度モニタ部ＴＳ１で検出した温度が、例えば、５０℃以上高くなった場合、コンパレータＣＭＰはハイレベルの発熱検知信号Ｅｒｒ１を出力する。温度モニタ信号ｓａと、リファレンス温度検出素子ＴＳＲの順方向電圧とを比較することで、バンドギャップリファレンス回路等の電圧生成回路が不要となり、回路の簡素化やチップ面積削減に効果がある。
温度モニタ部ＴＳ１に印加する順方向電流Ｉ１の値よりも、リファレンス温度検出素子ＴＳＲに印加する順方向電流をαだけ減少させたＩ１−αとすることで、検出する温度差に対応した、コンパレータＣＭＰの検知閾値が設定される。または、両順方向電流の値を同一とし、コンパレータＣＭＰの入力閾値にオフセットを設定することで、温度モニタ部ＴＳ１とリファレンス温度検出素子ＴＳＲによる検出温度を調整しても良い。
図１７を参照して、実施の形態１に係る半導体装置ＬＳＩ１が備える発熱判定部ＥＤＥＴ１が有する基準電圧発生回路の他の例を説明する。
図１７（ａ）は、発熱判定部ＥＤＥＴ１１の構成を示す。発熱判定部ＥＤＥＴ１１は、コンパレータＣＭＰ１、コンパレータＣＭＰ２、定電流源ＣＣ１、およびＯＲ回路Ｇ１を有する。コンパレータＣＭＰ１のマイナス側入力端子およびコンパレータＣＭＰ２のプラス側入力端子には、定電流源ＣＣ１から順方向電流が印加されている温度モニタ部ＴＳ１が出力する温度モニタ信号ｓａが印加される。コンパレータＣＭＰ１のプラス側入力端子には、温度モニタ部ＴＳ１が１５０℃の場合に出力する順方向電圧として想定する、リファレンス電圧Ｖｒｅｆ１（０．５Ｖ）が印加される。コンパレータＣＭＰ２のマイナス側入力端子には、温度モニタ部ＴＳ１が−５０℃の場合に出力する順方向電圧として想定する、リファレンス電圧Ｖｒｅｆ２（１．０Ｖ）が印加される。
マイナス側入力端子に印加される温度モニタ信号ｓａの値が、プラス側入力端子に印加されるリファレンス電圧Ｖｒｅｆ１より小さい場合、コンパレータＣＭＰ１はハイレベルを出力する。プラス側入力端子に印加される温度モニタ信号ｓａが、マイナス側入力端子に印加されるリファレンス電圧Ｖｒｅｆ２より大きい場合、コンパレータＣＭＰ２はハイレベルを出力する。ＯＲ回路Ｇ１は、コンパレータＣＭＰ１およびコンパレータＣＭＰ２のいずれか一方がハイレベルになった場合、ハイレベルの発熱検知信号Ｅｒｒ１を出力する。
即ち、発熱判定部ＥＤＥＴ１１は、温度モニタ部ＴＳ１で検出した温度が半導体装置の使用環境として想定されている−５０℃〜＋１５０℃の温度範囲を逸脱したことを検出する。チップ温度が＋１５０℃を逸脱した場合、発熱検知信号Ｅｒｒ１はハイレベルに設定され、オンチップトランスフォーマＯＣＴ１の絶縁破壊が検出される。
図１７（ｂ）は、温度モニタ部ＴＳ１と接続される配線ｓａが熔断した場合における、発熱判定部ＥＤＥＴ１１の動作を説明する図である。温度モニタ部ＴＳ１は、オンチップトランスフォーマＯＣＴ１の直下またはその近傍に配置される。そのため、温度モニタ部ＴＳ１の測定出力を発熱判定部ＥＤＥＴ１１に伝える配線ｓａは、オンチップトランスフォーマＯＣＴ１の絶縁破壊で発生する異常過熱で熔断する場合がある。その場合、発熱判定部ＥＤＥＴ１１には温度モニタ信号ｓａが入力されないが、定電流源ＣＣ１の負荷電流がほとんど零になるため、定電流源ＣＣ１の出力は電源電圧ＶＤＤ１（５Ｖ）まで上昇する。この上昇した定電流源ＣＣ１の出力電圧は、コンパレータＣＭＰ２のリファレンス電圧Ｖｒｅｆ２（１．０Ｖ）と比較され、コンパレータＣＭＰ２はハイレベルを出力する。その結果、発熱検知信号Ｅｒｒ１はハイレベルとなり、オンチップトランスフォーマＯＣＴ１の絶縁破壊が検出される。
図１８を参照して、各実施の形態に係る温度モニタ部ＴＳ１の各種構成例を説明する。
図１８（ａ）は、実施の形態１に係る温度モニタ部ＴＳ１の具体例として説明してきたｐｎ接合ダイオードＤである。ｐｎ接合ダイオードＤに所定の定電流を順方向に印加し、電源電圧ＧＮＤ１と接続されたカソードに対するアノードの順方向電圧を、コンパレータＣＭＰで、リファレンス電圧Ｖｒｅｆと比較し、発熱検知信号Ｅｒｒ１を出力する。
図１８（ｂ）は、ダイオード接続したバイポーラトランジスタＱのベース・エミッタ間に所定の定電流を順方向に印加し、電源電圧ＧＮＤ１が印加されたエミッタに対するベースの順方向電圧でチップ温度を検出する温度モニタ部である。図１８（ｃ）は、ダイオード接続したＭＯＳトランジスタＭのゲート・ドレイン間を短絡し、電源電圧ＧＮＤ１が印加されたソースに対するゲート電圧でチップ温度を検出する温度モニタ部である。図１８（ｄ）は、温度依存性を有する抵抗に所定の定電流を印加し、その両端に発生する電圧でチップ温度を検出する温度モニタ部である。抵抗値が温度係数を有する抵抗として、多結晶シリコン抵抗、拡散抵抗、ウェル抵抗、およびメタル抵抗等が適用可能である。
図１９を参照して、各実施の形態に係る発熱判定部の他の変形例を説明する。
図１９（ａ）は、ダイオードＤ１１のカソードに電源電圧ＶＤＤ１を印加した温度モニタ部ＴＳ１１と、トランジスタＭ、容量Ｃａｐ、およびコンパレータＣＭＰで構成される発熱判定部ＥＤＥＴ１１ａを示す。ダイオードＤ１１のアノードはトランジスタＭのドレインと接続され、トランジスタＭのソースには電源電圧ＧＮＤ１が印加され、そのゲートには信号ＣＬＲが印加される。トランジスタＭのドレインの電圧は信号ＩＮＴＥＧとしてコンパレータＣＭＰのプラス側入力端子に印加される。コンパレータＣＭＰのマイナス側入力端子には、リファレンス電圧Ｖｒｅｆが印加される。コンパレータＣＭＰのプラス側入力端子と電源配線ＧＮＤ１間には、容量Ｃａｐが接続される。
図１９（ｂ）は、図１９（ａ）に示す温度モニタ部ＴＳ１１と発熱判定部ＥＤＥＴ１１ａによる発熱検知信号Ｅｒｒ１の生成方法を示す。温度モニタ部ＴＳ１１で温度測定を開始する時刻ｔ０以前に、ハイレベル（ＶＤＤ１）の信号ＣＬＲがゲートに印加されたトランジスタＭは、容量Ｃａｐの両端子を電源電圧ＧＮＤ１に設定し、その蓄積電荷を放電する。時刻ｔ０に信号ＣＬＲがロウレベルに設定されると、容量Ｃａｐは逆バイアスされたダイオードＤ１１のリーク電流により充電され、信号ＩＮＴＥＧの電圧は上昇を開始する。
この信号ＩＮＴＥＧの電圧がリファレンス電圧Ｖｒｅｆを超えると、コンパレータＣＭＰはハイレベルの発熱検知信号Ｅｒｒ１を出力する。ダイオードＤ１１のリーク電流は、そのｐｎ接合温度が上昇するに従い、増大する。従って、信号ＣＬＲの論理レベルを変化させた時刻ｔ０から、発熱検知信号Ｅｒｒ１の論理レベルがロウレベルからハイレベルに変化する時刻ｔ１／ｔ２／ｔ３までの時間を測定することで、オンチップトランスフォーマＯＣＴ１の絶縁破壊を検出することが可能となる。
図１９（ｃ）は、ダイオードＤ１１のカソードに電源電圧ＶＤＤ１を印加した温度モニタ部ＴＳ１１と、複数のインバータ１１ｃを従属接続した発振回路を有する発熱判定部を示す。従属接続された各インバータ１１ｃには、ダイオードＤ１１のアノードから電源電圧が供給される。ダイオードＤ１１のアノードの電圧は、そのｐｎ接合温度が上昇するに従い、上昇する。従って、インバータ１１ｃで構成される発振回路の発振数を図示しないカウンタで所定時間測定し、発振数のカウント値が所定値を超えた場合、発熱検知信号Ｅｒｒ１の論理論理レベルを反転させることで、オンチップトランスフォーマＯＣＴ１の絶縁破壊を検出することが可能となる。
図２０を参照して、実施の形態１に係る半導体装置ＬＳＩ１が備える温度モニタ部ＴＳ１の変形例である温度モニタ部ＴＳ１１の構成を説明する。
図２０（ａ）は、温度モニタ部ＴＳ１１の平面配置図である。温度モニタ部ＴＳ１１は、半導体基板に形成された複数のｐｎ接合ダイオード（温度検出素子）で構成され、各ｐｎ接合ダイオードはアノードＡとカソードＣを有する。オンチップトランスフォーマＯＣＴ１の直下にはｐｎ接合ダイオードＤｕ１〜Ｄｕ８が、その中心部にはｐｎ接合ダイオードＤｃが、その外周部にはｐｎ接合ダイオードＤｏ１〜Ｄｏ２が、配置される。
ｐｎ接合ダイオードＤｕ１〜Ｄｕ３のアノードおよびカソードは、各々、第１系統の配線ｓａ１および配線ｓｃ１と接続される。ｐｎ接合ダイオードＤｕ４、Ｄｃ、およびＤｕ８のアノードは第２系統の配線ｓａ２と接続されるともに、それらのカソードは第２系統の配線ｓｃ２と接続される。ｐｎ接合ダイオードＤｕ５〜Ｄｕ７のアノードおよびカソードは、各々、第３系統の配線ｓａ３および第３系統の配線ｓｃ３と接続される。ｐｎ接合ダイオードＤｏ１およびＤｏ２のアノードは第４系統の配線ｓａ４と接続されるとともに、それらのカソードは第４系統の配線ｓｃ４と接続される。
図２０（ｂ）は、図２０（ａ）に示す温度モニタ部ＴＳ１１の等価回路図である。第１〜第４系統の各配線間に、上記ダイオードが並列接続される。
図２１を参照して、実施の形態１に係る半導体装置ＬＳＩ１が備える温度モニタ部ＴＳ１１とオンチップトランスフォーマＯＣＴ１との配置関係を説明する。
図２１（ａ）は、第１配線層と、オンチップトランスフォーマＯＣＴ１の１次側コイルＬ１１を形成する第２配線層とを重ねた平面図である。第２配線層で形成されたシールド層Ｓ１およびシールド層Ｓ３は、ビアホールｖ１２を介して、ともに第１配線層で形成された配線ｓｌｄ１２と接続され、第２配線層で形成されたシールド層Ｓ２は、ビアホールｖ１２を介して、第１配線層で形成された配線ｓｌｄ２１と接続される。配線ｓｌｄ１２および配線ｓｌｄ２１は、ビアホールｖ１２を介して、第２配線層で形成された配線ｓｌｄ２２と接続される。第１配線層で形成された配線ｓａ１、配線ｓａ２、配線ｓａ３、および配線ｓａ４は、ビアホールｖ１２を介して、第２配線層で形成された配線ｓａ２２と接続される。第１配線層で形成された配線ｓｃ１、配線ｓｃ２、配線ｓｃ３、および配線ｓｃ４は、ビアホールｖ１２を介して、第２配線層で形成された配線ｓｃ２２と接続される。
図２１（ｂ）は、温度モニタ部ＴＳ１１を構成する各ｐｎ接合ダイオードとシールド層Ｓ１〜Ｓ３との関係を示す。シールド層Ｓ１は、オンチップトランスフォーマＯＣＴ１の中央部に形成されているダイオードＤｃと、それに接続される配線ｓａ２および配線ｓｃ２とを覆うように形成される。シールド層Ｓ２は、１次側コイルＬ１１の外周部に配置されるダイオードＤｏ１およびＤｏ２と、それらに接続される配線ｓａ４および配線ｓｃ４を覆うように形成される。シールド層Ｓ３は、オンチップトランスフォーマＯＣＴ１近傍の配線ｓａ２および配線ｓｃ２等を覆うように形成される。シールド層Ｓ１〜Ｓ３には、電源電圧ＧＮＤ１が印加される。
温度モニタ部ＴＳ１１は、オンチップトランスフォーマＯＣＴ１の直下領域、中央部、、および外周部に配置される各ダイオードを、４つの配線系統（配線ｓａ１／ｓｃ１、配線ｓａ２／ｓｃ２、配線ｓａ３／ｓｃ３、配線ｓａ４／ｓｃ４）に分割して並列接続した構成を有する。ダイオードを並列接続する配線系統を増加させることで、オンチップトランスフォーマＯＣＴ１で絶縁破壊が発生し、いずれかの配線系統が熔断された場合であっても、温度モニタ部ＴＳ１１は、異常温度上昇を検出する機能を保持することが可能となる。
図２２を参照して、実施の形態１に係る半導体装置ＬＳＩ１および半導体装置ＬＳＩ２を搭載した信号伝達モジュールＭＤ１によるシステム構成を説明する。
図２２は、信号伝達モジュールＭＤ１をＩＧＢＴドライバに適用したシステム例である。ハイサイドのトランジスタＱＨ１、ＱＨ２、およびＱＨ３と、ロウサイドのトランジスタＱＬ１、ＱＬ２、およびＱＬ３とは、各々、接続点Ｕ、Ｖ、およびＷを介して、縦積みに接続され、３相インバータを形成する。各トランジスタはＩＧＢＴであり、ハイサイドのトランジスタのコレクタには５００Ｖの直流高電圧が印加され、ロウサイドのトランジスタのエミッタには接地電位が印加されている。接続点Ｕ、Ｖ、およびＷからは、モータＭに３相の交流電流が供給される。
各トランジスタのベースには、各々の信号伝達モジュールＭＤ１が出力する駆動信号ＩＧＤｒｖが印加される。信号伝達モジュールＭＤ１は、マイクロコントローラＭＣＵが出力する信号Ｉｎ１に基づいて、駆動信号ＩＧＤｒｖを生成する。さらに、信号伝達モジュールＭＤ１は、出力信号Ｒｏｘ１および発熱検知信号Ｅｒｒ１をマイクロコントローラＭＣＵへ出力する。マイクロコントローラＭＣＵは、出力信号Ｒｏｘ１および発熱検知信号Ｅｒｒ１等に基づき、機械式リレーＲＬＹおよびＩＧＢＴであるトランジスタＱＳＷの導通を制御する。
図２３を参照して、実施の形態１に係る信号伝達モジュールＭＤ１による、絶縁破壊発生時のシステム制御方法を説明する。
図２３は、実施の形態１に係る信号伝達モジュールＭＤ１に搭載されている半導体装置ＬＳＩ１および半導体装置ＬＳＩ２の構成を示す。図２３の半導体装置ＬＳＩ１および半導体装置ＬＳＩ２の構成・動作は、各々、図２および図３に示す構成・動作と同一である。半導体装置ＬＳＩ１は、直接、マイクロコントローラＭＣＵと信号の送信および受信を行う１次側信号伝達チップである。半導体装置ＬＳＩ２は、直流高電圧が印加されるＩＧＢＴのスイッチング動作を制御する２次側信号伝達チップである。
１次側信号伝達チップ（ＬＳＩ１）でオンチップトランスフォーマＯＣＴ１の絶縁破壊が発生した場合のシステム保護動作を説明する。
半導体装置ＬＳＩ１に搭載されるオンチップトランスフォーマＯＣＴ１の絶縁破壊によりチップ温度が上昇すると、発熱判定部ＥＤＥＴ１は、マイクロコントローラＭＣＵへ発熱検知信号Ｅｒｒ１を出力する。この発熱検知信号Ｅｒｒ１を受けて、マイクロコントローラＭＣＵは、トランジスタＱＳＷおよび機械式リレーＲＬＹを導通状態から非導通状態に切り替え、インバータに供給される直流高電圧を遮断する。
インバータに供給される直流高電圧が遮断されると、２次側信号伝達チップ（ＬＳＩ２）に印加される電源電圧ＶＤＤ２は急速に低下し、オンチップトランスフォーマＯＣＴ１の２次側コイル（Ｌ１２）の電圧も急速に低下する。その結果、オンチップトランスフォーマＯＣＴ１の２次側コイル（Ｌ１２）と１次側コイル（Ｌ１１）間の短絡電流も急速に減少し、信号伝達モジュールＭＤ１、さらには、その信号伝達モジュールＭＤ１と同じプリント基板に搭載されている他の電子部品（マイクロコントローラＭＣＵ等）の焼損・発火を抑制することが可能となる。
また、マイクロコントローラＭＣＵは、半導体装置ＬＳＩ１から発熱検知信号Ｅｒｒ１を受けた場合、ハイサイドのトランジスタＱＨ１〜ＱＨ３を非導通状態とするように、各トランジスタＱＨ１〜ＱＨ３を駆動する信号伝達モジュールＭＤ１に対して指令する。ハイサイドのトランジスタＱＨ１〜ＱＨ３が非導通状態になると、ハーフブリッジの中点電位（接続点Ｕ、Ｖ、およびＷの電位（電源電圧ＧＮＤ２））はロウサイドの接地電位と等しくなり、１次側信号伝達チップの１次側コイルと２次側コイル間の絶縁部に印加される電位差はゼロになる。この時、ハーフブリッジの中点電位を下げるために、ロウサイドのトランジスタＱＬ１〜ＱＬ３を導通状態に設定しても良い。
半導体装置ＬＳＩ１の温度モニタ部ＴＳ１がオンチップトランスフォーマＯＣＴ１の異常過熱を検出した場合、マイクロコントローラＭＣＵを介さずに、信号伝達モジュールＭＤ１で直接、ハイサイドのトランジスタＱＨ１〜ＱＨ３を非導通状態に設定しても良い。
図２３に示す信号伝達モジュールＭＤ１において、温度モニタ部ＴＳ１が異常過熱を検出した場合、発熱判定部ＥＤＥＴ１は、上述のマイクロコントローラＭＣＵへの発熱検知信号Ｅｒｒ１送信に加えて、制御回路ＣＴＬ１へ発熱検知信号Ｅｒｒ１を出力する。この発熱検知信号Ｅｒｒ１に応答して、制御回路ＣＴＬ１は、送信回路ＴＸ１およびオンチップトランスフォーマＯＣＴ１を介して、半導体装置ＬＳＩ２の受信回路ＲＸ２へ所定の信号を送信する。
半導体装置ＬＳＩ２の駆動回路ＤＲＶは、その所定の信号に基づき、ＩＧＢＴを非導通とする駆動信号ＩＧＤｒｖを出力する。この温度モニタ部ＴＳ１による異常過熱の検出から駆動回路ＤＲＶによる駆動信号ＩＧＤｒｖの生成は、信号伝達モジュールＭＤ１が備えるハードウェア（電子回路）で行われる。従って、異常過熱発生からオンチップトランスフォーマＯＣＴ１の焼損・機能喪失の前に、ＩＧＢＴを非導通状態とすることが可能となる。
次に、２次側信号伝達チップ（ＬＳＩ２）でオンチップトランスフォーマＯＣＴ２の絶縁破壊が発生した場合のシステム保護動作を説明する。図２３に示す信号伝達モジュールＭＤ１において、温度モニタ部ＴＳ２がオンチップトランスフォーマＯＣＴ２の異常過熱を検出した場合、発熱判定部ＥＤＥＴ２は、制御回路ＣＴＬ２へ発熱検知信号Ｅｒｒ２を出力する。この発熱検知信号Ｅｒｒ２に応答して、制御回路ＣＴＬ２は駆動回路ＤＲＶへ出力する制御信号Ｃｔ２をロウレベルからハイレベルに変化させ、ＩＧＢＴを非導通とする駆動信号ＩＧＤｒｖを出力する。この駆動信号ＩＧＤｒｖに基づき、ＩＧＢＴは非導通状態となり、システムは保護される。
この温度モニタ部ＴＳ２による異常過熱の検出から駆動回路ＤＲＶによる駆動信号ＩＧＤｒｖの生成は、マイクロコントローラＭＣＵからの指令によらず、２次側信号伝達チップが備えるハードウェアのみで行われる。従って、異常過熱発生からオンチップトランスフォーマＯＣＴ２の焼損・機能喪失の前に、ＩＧＢＴを非導通とすることが可能となる。
図２４を参照して、実施の形態１に係る半導体装置ＬＳＩ１が備える温度モニタ部ＴＳ１の他の配置例を説明する。
半導体装置ＬＳＩ１が備える温度モニタ部ＴＳ１は、オンチップトランスフォーマＯＣＴ１の直下領域または隣接領域が好ましいことを説明してきた。しかしながら、温度モニタ部ＴＳ１を構成する温度検出素子（ｐｎ接合ダイオード等）の配置場所は、それらの場所に限定されない。図２４に示す温度モニタ部ＴＳ１１は、半導体装置ＬＳＩ１が備える送信回路ＴＸ１が有する送信ドライバ回路に隣接して配置され、オンチップトランスフォーマＯＣＴ１の絶縁破壊に伴う異常過熱を検出する。なお、図２４は回路図を示すが、オンチップトランスフォーマＯＣＴ１は、斜視図で表現されたコイルとして、模式的に示されている。
図２４において、送信ドライバ回路は、ソースに電源電圧ＶＤＤ１が印加され、ドレインが配線ｔｘ１１と接続されたｐ型トランジスタＭ１１と、ドレインが配線ｔｘ１１と接続され、ソースに電源電圧ＧＮＤ１が印加されたｎ型トランジスタＭ１２と、ソースに電源電圧ＶＤＤ１が印加され、ドレインが配線ｔｘ１２と接続されたｐ型トランジスタＭ１３と、ドレインが配線ｔｘ１２と接続され、ソースに電源電圧ＧＮＤ１が印加されたｎ型トランジスタＭ１４と、で構成される。ｐ型トランジスタＭ１１およびｎ型トランジスタＭ１４と、ｐ型トランジスタＭ１３およびｎ型トランジスタＭ１２とは、配線ｔｘ１１および配線ｔｘ１２を介して、１次側コイルＬ１１へ各々逆方向の駆動電流を流すように、図示しないプリドライバ回路で、各ゲート電圧が制御される。
オンチップトランスフォーマＯＣＴ１の１次側コイルＬ１１と２次側コイルＬ１２間で、絶縁破壊による短絡電流が発生した場合、２次側コイルＬ１２から、送信ドライバ回路の上記トランジスタまたは寄生ダイオード（図示せず）を経由して、電源配線ＶＤＤ１または電源配線ＧＮＤ１へ短絡電流が流入する。この短絡電流による送信ドライバ回路の温度上昇は、送信ドライバ回路を構成する各トランジスタＭ１１〜Ｍ１４の近傍に各々配置されたｐｎ接合ダイオードＤ１１〜Ｄ１４で構成される温度モニタ部ＴＳ１１により検出される。
ダイオードＤ１１およびＤ１３のアノードは配線ｓａ１と接続され、ダイオードＤ１２およびダイオードＤ１４のアノードは配線ｓａ２と接続される。配線ｓａ１および配線ｓａ２は、ともに、発熱判定部ＥＤＥＴ１と接続される。ダイオードＤ１１およびダイオードＤ１３のカソードは配線ｓｃ１と接続され、ダイオードＤ１２およびダイオードＤ１４のカソードは配線ｓｃ２と接続される。配線ｓｃ１および配線ｓｃ２には、電源電圧ＧＮＤ１が印加される。ダイオードＤ１１およびダイオードＤ１３は、第１系統の配線ｓａ１および配線ｓｃ１間に並列接続され、ダイオードＤ１２およびダイオードＤ１４は、第２系統の配線ｓａ２および配線ｓｃ２間に並列接続される。配線を２系統に分離することにより、温度モニタ部ＴＳ１１の信頼性が向上する。
図２５を参照して、実施の形態１に係る半導体装置ＬＳＩ１２が備える温度モニタ部ＴＳ１の他の配置例を説明する。
温度モニタ部の配置は、オンチップトランスフォーマが形成されるチップ側に限定されず、オンチップトランスフォーマが形成されたチップから信号を受信するチップ側に配置しても良い。図２５に示す温度モニタ部ＴＳ２１は、温度モニタ部ＴＳ１の他の配置例である。温度モニタ部ＴＳ２１は、半導体装置ＬＳＩ２が備える受信回路ＲＸ２の静電保護素子に隣接して配置され、オンチップトランスフォーマＯＣＴ１の絶縁破壊に伴う異常過熱を検出する。なお、図２５は回路図を示すが、オンチップトランスフォーマＯＣＴ１は、斜視図で表現されたコイルとして、模式的に示されている。
半導体装置ＬＳＩ１において、オンチップトランスフォーマＯＣＴ１の１次側コイルＬ１１には、送信回路ＴＸ１が出力する駆動電流が印加される。２次側コイルＬ１２の一端はパッドＰ１１と接続され、その他端はパッドＰ１２と接続される。半導体装置ＬＳＩ１のパッドＰ１１およびパッドＰ１２は、ボンディングワイヤ１により、半導体装置ＬＳＩ２に形成されるパッドＰ２１およびパッドＰ２２と、各々接続される。
半導体装置ＬＳＩ２において、パッドＰ２１には、抵抗Ｒｒおよび電源配線２５を介して、電源電圧ＶＤＤ２が印加される。この電源電圧ＶＤＤ２は、オンチップトランスフォーマＯＣＴ１の基準電圧として、２次側コイルＬ１２の一端と接続されるパッドＰ１１に印加される。なお、抵抗Ｒｒは、２次側コイルＬ１２への基準電圧供給には必ずしも必要でないが、パッドＰ２１と電源配線ＶＤＤ２間の電流を検出するために設けられる。抵抗Ｒｒは、多結晶シリコン抵抗や拡散抵抗で形成される。その抵抗Ｒｒに隣接して、温度モニタ部ＴＳ２１が有するダイオードＤ２３が配置される。
パッドＰ２２には、２次側コイルＬ１２の他端に発生した電圧が印加され、その電圧は受信回路ＲＸ２の入力端子に印加される。その入力端子と電源配線ＧＮＤ２および電源配線ＶＤＤ２間には、各々、静電保護素子Ｄ１ｅおよび静電保護素子Ｄ２ｅが接続される。静電保護素子Ｄ１ｅおよび静電保護素子Ｄ２ｅの近傍には、温度モニタ部ＴＳ２１を構成するダイオードＤ２１およびＤ２２が配置される。
半導体装置ＬＳＩ１のオンチップトランスフォーマＯＣＴ１で発生した短絡電流は、ボンディングワイヤ１を介して、パッドＰ１１およびパッドＰ２１間と、パッドＰ１２およびパッドＰ２２間と、に流れる。パッドＰ２１を介して流入・流出する短絡電流は、抵抗Ｒｒおよび電源配線２５を経由して、電源配線ＶＤＤ２に流れ、抵抗Ｒｒおよびその近傍の半導体基板の温度は急激に上昇を開始する。パッドＰ２２を介して流入・流出する短絡電流は、静電保護素子Ｄ１ｅおよび静電保護素子Ｄ２ｅを経由して、各々、電源配線ＧＮＤ２および電源配線ＶＤＤ２に流れ、各静電保護素子およびその近傍の半導体基板の温度は急激に上昇を開始する。
温度モニタ部ＴＳ２１を構成するダイオードＤ２１、Ｄ２２、およびＤ２３は、静電保護素子Ｄ１ｅ、静電保護素子Ｄ２ｅ、および抵抗Ｒｒの温度上昇に伴い、その順方向電圧を減少させる。並列接続されたダイオードＤ２１、Ｄ２２、およびＤ２３のアノード電圧は、発熱判定部ＥＤＥＴ２へ入力される。ダイオードＤ２１、Ｄ２２、およびＤ２３の少なくともいずれか１つで、順方向電圧の異常な減少が発生すると、発熱判定部ＥＤＥＴ２は、発熱検知信号Ｅｒｒ２を出力する。
温度モニタ部は、必ずしも、オンチップトランスフォーマの直下領域または隣接領域に配置することに限定されず、オンチップトランスフォーマで発生した短絡電流が流れ得る回路が形成される領域近傍に配置しても良い。その結果、オンチップトランスフォーマを形成するチップと温度モニタ部を形成するチップとを別々に設定することが可能となり、信号伝達モジュールの設計自由度が向上する。
＜実施の形態２＞
図２６を参照して、実施の形態２に係る半導体装置ＬＳＩ１２および半導体装置ＬＳＩ１２を搭載した信号伝達モジュールＭＤ２の構成を説明する。
実施の形態１に係る半導体装置ＬＳＩｉ（ｉ＝１、２）は、送信回路ＴＸｉおよびオンチップトランスフォーマＯＣＴｉを搭載していたのに対し、実施の形態２に係る半導体装置ＬＳＩｊ２（ｊ＝１、２）は、受信回路ＲＸｊおよびオンチップトランスフォーマＯＣＴｊを搭載する。実施の形態２に係る半導体装置ＬＳＩ１２および半導体装置ＬＳＩ２２が備える回路等は、実施の形態１に係る半導体装置ＬＳＩ１および半導体装置ＬＳＩ２と同一の符号が付された回路等と同一の構成・機能を備える。
半導体装置ＬＳＩ１２が備える送信回路ＴＸ１は、パッド３およびボンディングワイヤ１を介して、半導体装置ＬＳＩ２２が備えるオンチップトランスフォーマＯＣＴ２を駆動する。同様に、半導体装置ＬＳＩ２２が備える送信回路ＴＸ２は、半導体装置ＬＳＩ１２が備えるオンチップトランスフォーマＯＣＴ１を駆動する。
半導体装置ＬＳＩ１２において、オンチップトランスフォーマＯＣＴ１の近傍には、温度モニタ部ＴＳ１が配置され、電源パッドＶＤＤ１および電源パッドＧＮＤ１近傍には、発熱判定部ＥＤＥＴ１が配置される。温度モニタ部ＴＳ１が備えるダイオードのアノードおよびカソード間の順方向電圧は、配線ｓａおよび配線ｓｃを介して、発熱判定部ＥＤＥＴ１に入力される。オンチップトランスフォーマＯＣＴ１および発熱判定部ＥＤＥＴ１間の距離Ｌｏｅ１２は、オンチップトランスフォーマＯＣＴ１および温度モニタ部ＴＳ１間の距離Ｌｏｓ１２よりも大きく設定される。
半導体装置ＬＳＩ２２において、オンチップトランスフォーマＯＣＴ２の近傍には、温度モニタ部ＴＳ２が配置され、電源パッドＶＤＤ２および電源パッドＧＮＤ２近傍には、発熱判定部ＥＤＥＴ２が配置される。温度モニタ部ＴＳ２が備えるダイオードのアノードおよびカソード間の順方向電圧は、配線ｓａおよび配線ｓｃを介して、発熱判定部ＥＤＥＴ２に入力される。オンチップトランスフォーマＯＣＴ２および発熱判定部ＥＤＥＴ２間の距離Ｌｏｅ２２は、オンチップトランスフォーマＯＣＴ２および温度モニタ部ＴＳ２間の距離Ｌｏｓ２２よりも大きく設定される。
オンチップトランスフォーマは、送信回路を備えるチップに形成することに限定されず、受信器回路を備えるチップに形成しても良い。オンチップトランスフォーマを形成するチップの選択の範囲が広がることにより、チップに搭載する他の回路の設計自由度が大きくなる。また、図１３の発熱判定部ＥＤＥＴ１および送信回路ＴＸ１と同様に、電源パッドＶＤＤ２から枝分かれさせた電源配線で、発熱判定部ＥＤＥＴ２および受信回路ＲＸ２の各々へ、電源電圧ＶＤＤ２を供給することが好ましい。この構成により、電源配線のノイズによる発熱判定部ＥＤＥＴ２への悪影響が軽減される。発熱判定部ＥＤＥＴ２および受信回路ＲＸ２へ電源電圧ＧＮＤ２を供給する電源配線についても、同様である。
＜実施の形態３＞
図２７を参照して、実施の形態３に係る半導体装置ＬＳＩ１３および半導体装置ＬＳＩ２３を搭載した信号伝達モジュールＭＤ３の構成を説明する。
図２７（ａ）は、半導体装置ＬＳＩ１３のチップ表面側に形成された回路パタンをそのチップ表面側から見た場合の回路パタンと、半導体装置ＬＳＩ２３のチップ表面側に形成された回路パタンをそのチップ裏面側から透かして見た場合の回路パタンと、を模式的に示す平面図である。なお、チップ表面側とは、半導体基板の対向する２面のうち、トランジスタ等の回路素子が形成される面側を意味する。半導体装置ＬＳＩ１３と半導体装置ＬＳＩ２３間の信号伝達は、そのチップ表面側を対向して配置することにより形成されるトランスを介して行われる。本実施の形態３では、対向配置された２チップで形成されるトランスも、オンチップトランスフォーマと記載する。
半導体装置ＬＳＩ１３には、絶縁膜で覆われたオンチップトランスフォーマＯＣＴ３の１次側コイルＬ１３、およびオンチップトランスフォーマＯＣＴ４の２次側コイルＬ２４が形成される。１次側コイルＬ１３は送信回路ＴＸ１で駆動され、２次側コイルＬ２４で発生した電磁誘導による起電力は受信回路ＲＸ１に入力される。１次側コイルＬ１３および２次側コイルＬ２４の近傍、例えば、その中心部には、各々、温度モニタ部ＴＳ１３および温度モニタ部ＴＳ１４が配置される。温度モニタ部ＴＳ１３と温度モニタ部ＴＳ１４が各々備えるダイオードのアノードおよびカソード間の順方向電圧は、配線ｓａ１および配線ｓｃ１を介して、発熱判定部ＥＤＥＴ１に入力される。
発熱判定部ＥＤＥＴ１は、パッドＶＤＤ１およびバッドＧＮＤ１近傍に配置されるとともに、発熱検知信号Ｅｒｒ１をパッド３へ出力する。１次側コイルＬ１３および発熱判定部ＥＤＥＴ１間の距離は、１次側コイルＬ１３および温度モニタ部ＴＳ１３間の距離よりも大きく設定される。２次側コイルＬ２４および発熱判定部ＥＤＥＴ１間の距離は、２次側コイルＬ２４および温度モニタ部ＴＳ１４間の距離よりも大きく設定される。
半導体装置ＬＳＩ２３には、絶縁膜で覆われたオンチップトランスフォーマＯＣＴ３の２次側コイルＬ２３、およびオンチップトランスフォーマＯＣＴ４の１次側コイルＬ１４が形成される。２次側コイルＬ２３で発生した電磁誘導による起電力は受信回路ＲＸ２に入力され、１次側コイルＬ１４は送信回路ＴＸ２で駆動される。２次側コイルＬ２３および１次側コイルＬ１４の近傍、例えば、その中心部には、各々、温度モニタ部ＴＳ２３および温度モニタ部ＴＳ２４が配置される。温度モニタ部ＴＳ２３と温度モニタ部ＴＳ２４が各々備えるダイオードのアノードおよびカソード間の順方向電圧は、配線ｓａ２および配線ｓｃ２を介して、発熱判定部ＥＤＥＴ２に入力される。
発熱判定部ＥＤＥＴ２は、パッドＶＤＤ２およびバッドＧＮＤ２近傍に配置される。２次側コイルＬ２３および発熱判定部ＥＤＥＴ２間の距離は、２次側コイルＬ２３および温度モニタ部ＴＳ２３間の距離よりも大きく設定される。１次側コイルＬ１４および発熱判定部ＥＤＥＴ２間の距離は、１次側コイルＬ１４および温度モニタ部ＴＳ２４間の距離よりも大きく設定される。
図２７（ｂ）は、図２７（ａ）に示される半導体装置ＬＳＩ１３に設定したＹ軸（Ｙ１３−Ｙ１３）と、半導体装置ＬＳＩ２３に設定したＹ軸（Ｙ２３−Ｙ２３）とを一致させて対向配置した２チップの、Ｘ軸（Ｘ−Ｘ’）における断面図である。本実施の形態３では、半導体装置ＬＳＩ１３の１次側コイルＬ１３および２次側コイルＬ２４の中心は、同一のＹ軸（Ｙ１３−Ｙ１３）上にあり、半導体装置ＬＳＩ２３の２次側コイルＬ２３および１次側コイルＬ１４の中心は、同一のＹ軸（Ｙ２３−Ｙ２３）上にある。
さらに、半導体装置ＬＳＩ１３の１次側コイルＬ１３および２次側コイルＬ２４の中心間隔は、半導体装置ＬＳＩ２３の２次側コイルＬ２３および１次側コイルＬ１４の中心間隔と等しく設定される。両チップにおける１次側コイルおよび２次側コイルの配置は、上述の配置に限定されず、両チップを対向配置させた場合に、オンチップトランスフォーマが形成されるように、適宜、変更可能である。
半導体装置ＬＳＩ１３の半導体基板Ｓｕｂ１の表面側には、１次側コイルＬ１３の中心部に配置された温度モニタ部ＴＳ１３が備えるダイオードが形成される。半導体基板Ｓｕｂ１上に形成された絶縁膜には１次側コイルＬ１３が埋設される。半導体装置ＬＳＩ２３の半導体基板Ｓｕｂ２には、２次側コイルＬ２３の中心部に配置された温度モニタ部ＴＳ２３が備えるダイオードが形成される。半導体基板Ｓｕｂ２上に形成された絶縁膜には２次側コイルＬ２３が埋設される。１次側コイルＬ１３および２次側コイルＬ２３の各中心が一致するように半導体装置ＬＳＩ１３および半導体装置ＬＳＩ２３は対向配置される。１次側コイルＬ１３および２次側コイルＬ２３は、オンチップトランスフォーマＯＣＴ３を構成する。
＜実施の形態４＞
図２８を参照して、実施の形態４に係る半導体装置ＬＳＩ４０１、半導体装置ＬＳＩ４０２、半導体装置ＬＳＩ４１、および半導体装置ＬＳＩ４２を搭載した信号伝達モジュールＭＤ４の構成を説明する。
半導体装置ＬＳＩ４１は、送信回路ＴＸ１、受信回路ＲＸ１、および発熱判定部ＥＤＥＴ１を備えるが、オンチップトランスフォーマおよび温度モニタ部は備えない。同様に、半導体装置ＬＳＩ４２は、送信回路ＴＸ２、受信回路ＲＸ２、および発熱判定部ＥＤＥＴ２を備えるが、オンチップトランスフォーマおよび温度モニタ部は備えない。半導体装置ＬＳＩ４０１は、オンチップトランスフォーマＯＣＴ１および温度モニタ部ＴＳ１を備える。半導体装置ＬＳＩ４０２は、オンチップトランスフォーマＯＣＴ２および温度モニタ部ＴＳ２を備える。
半導体装置ＬＳＩ４１の送信回路ＴＸ１は、半導体装置ＬＳＩ４０１のオンチップトランスフォーマＯＣＴ１を介して、半導体装置ＬＳＩ４２の受信回路ＲＸ２へ信号を送信する。半導体装置ＬＳＩ４２の送信回路ＴＸ２は、半導体装置ＬＳＩ４０２のオンチップトランスフォーマＯＣＴ２を介して、半導体装置ＬＳＩ４１の受信回路ＲＸ１へ信号を送信する。
半導体装置ＬＳＩ４０１において、温度モニタ部ＴＳ１は、オンチップトランスフォーマＯＣＴ１の直下領域または隣接領域に配置される。温度モニタ部ＴＳ１が備えるダイオードの順方向電圧は、配線ｓａ４１、配線ｓｃ４１、パッド３、ボンディングワイヤ１、および半導体装置ＬＳＩ４２の配線ｓａ２および配線ｓｃ２を介して、半導体装置ＬＳＩ４２の発熱判定部ＥＤＥＴ２に入力される。半導体装置ＬＳＩ４０２において、温度モニタ部ＴＳ２は、オンチップトランスフォーマＯＣＴ２の直下領域または隣接領域に配置される。温度モニタ部ＴＳ２が備えるダイオードの順方向電圧は、配線ｓａ４２、配線ｓｃ４２、ボンディングワイヤ１、および半導体装置ＬＳＩ４１の配線ｓａ１および配線ｓｃ１を介して、半導体装置ＬＳＩ４１の発熱判定部ＥＤＥＴ１に入力される。発熱判定部ＥＤＥＴ１は、発熱検知信号Ｅｒｒ１をパッド３へ出力する。
半導体装置ＬＳＩ４０１は、半導体基板に形成された温度モニタ部ＴＳ１、および半導体基板上に形成されたオンチップトランスフォーマＯＣＴ１で構成される。半導体装置ＬＳＩ４０２は、半導体基板に形成された温度モニタ部ＴＳ２、および半導体基板上に形成されたオンチップトランスフォーマＯＣＴ２で構成される。従って、半導体装置ＬＳＩ４０１および半導体装置ＬＳＩ４０２は比較的安価に提供可能となる。また、オンチップトランスフォーマおよび温度モニタ部は、半導体装置ＬＳＩ４１および半導体装置ＬＳＩ４２とは別チップに搭載されるため、オンチップトランスフォーマおよび温度モニタ部の種々の構成要求に対して、柔軟に対応可能である。
＜実施の形態５＞
図２９を参照して、実施の形態５に係る半導体装置ＬＳＩ５の構成を説明する。
半導体装置ＬＳＩ５は、同一の基板にＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）層からなる第１領域５１および第２領域５２を備える。第１各領域５１および第２領域５２には、電源電圧ＶＤＤ１／ＧＮＤ１が印加される回路および電源電圧ＶＤＤ２／ＧＮＤ２が印加される回路が、各々形成される。第１領域５１には、オンチップトランスフォーマＯＣＴ１、送信回路ＴＸ１、受信回路ＲＸ１、温度モニタ部ＴＳ１、および発熱判定部ＥＤＥＴ１が形成される。第２領域５２には、オンチップトランスフォーマＯＣＴ２、送信回路ＴＸ２、受信回路ＲＸ２、温度モニタ部ＴＳ２、および発熱判定部ＥＤＥＴ２が形成される。
ＳＯＩ技術で絶縁分離した第１領域５１および第２領域５２を同一の基板に形成することにより、オンチップトランスフォーマＯＣＴ１と、送信回路ＴＸ１および受信回路ＲＸ２とを、基板上に形成した配線で接続することが可能となる。同様に、オンチップトランスフォーマＯＣＴ２と、送信回路ＴＸ２および受信回路ＲＸ１とを、基板上に形成した配線で接続することが可能となる。この結果、別々のチップに形成された回路を接続するボンディングワイヤが不要となり、信号伝達モジュールの小型化が実現可能となる。
以上、実施の形態１に係る信号伝達モジュールＭＤ１に搭載されている半導体装置ＬＳＩ１が備えるオンチップトランスフォーマＯＣＴ１、温度モニタ部ＴＳ１、および発熱判定部ＥＤＥＴ１を中心について説明してきた。一方、実施の形態１に係る信号伝達モジュールＭＤ１に搭載されている半導体装置ＬＳＩ２が備えるオンチップトランスフォーマＯＣＴ２、温度モニタ部ＴＳ２、および発熱判定部ＥＤＥＴ２の構成も、半導体装置ＬＳＩ１の対応するものと同一である。
各実施の形態に係る半導体装置において、オンチップトランスフォーマは、異なる配線層（第２配線層Ｍ２および第５配線層Ｍ５）を、絶縁膜を介して、上下に重ねて配置した構造を有していた。オンチップトランスフォーマの構成は、その例に限定されず、同一配線層で、その配線側面部が絶縁膜を介して対向するように形成しても良い。
＜実施の形態６＞
図３０を参照して、実施の形態６に係る半導体装置ＬＳＩ６１および半導体装置ＬＳＩ６２を搭載した信号伝達モジュールＭＤ６の構成を説明する。
図３０は、結合容量Ｃ１を交流結合素子とする信号伝達モジュールＭＤ６の構成を、斜視図で模式的に示したものである。信号伝達モジュールＭＤ６は、半導体装置ＬＳＩ６１および半導体装置ＬＳＩ６２を１つのパッケージに収納したＳｉＰである。ＳｉＰは複数のリード２を備える。半導体装置ＬＳＩ６１および半導体装置ＬＳＩ６２に形成されたパッド３は、図示しないボンディングワイヤ等で、リード２と電気的に接続される。なお、図面が煩雑になることを回避するため、半導体装置ＬＳＩ６１および半導体装置ＬＳＩ６１は、各チップ表面が露出された状態で描かれている。
半導体装置ＬＳＩ６１は、送信回路ＴＸ１、交流結合素子である結合容量Ｃ１、温度モニタ部ＴＳ１、および発熱判定部ＥＤＥＴ１を有する。結合容量Ｃ１は、第１エレメントおよび第２エレメントのいずれか一方である１次側容量電極Ｃｐ１と、第１エレメントおよび第２エレメントのいずれか他方である２次側容量電極Ｃｐ２を有する。両容量電極間には、誘電体となる絶縁膜が形成される（図示せず）。
送信回路ＴＸ１は、パッド３に印加された入力信号に基づき、１次側容量電極Ｃｐ１の電位を変動させる。その電位変動は、容量結合により、２次側容量電極Ｃｐ２の電位変動として伝達される。半導体装置ＬＳＩ６１には、電源電圧ＶＤＤ１および電源電圧ＧＮＤ１が印加される。結合容量Ｃ１の直下領域または隣接領域の半導体基板には、温度モニタ部ＴＳ１が形成される。
半導体装置ＬＳＩ６２は、受信回路ＲＸ１を有する。受信回路ＲＸ１には、ボンディングワイヤ１およびパッド３を介して、２次側容量電極Ｃｐ２の電圧が印加される。受信回路ＲＸ１で所望の波形に整形された出力信号は、パッド３および図示しないボンディングワイヤ等で電気的に接続されたリード２に出力される。半導体装置ＬＳＩ６２には、電源電圧ＶＤＤ２および電源電圧ＧＮＤ２が印加される。
半導体装置ＬＳＩ６１において、温度モニタ部ＴＳ１が備えるダイオードのアノードおよびカソード間の電圧は、配線ｓａおよび配線ｓｃを介して、発熱判定部ＥＤＥＴ１に入力される。結合容量Ｃ１の１次側容量電極Ｃｐ１および２次側容量電極Ｃｐ２間の絶縁膜が高電圧で破壊されると、両容量電極間の短絡電流に起因する異常発熱が発生する。発熱判定部ＥＤＥＴ１は、この異常発熱による半導体基板の温度変化を検出し、発熱検知信号Ｅｒｒ１の論理レベルを反転させる。
実施の形態１と同様に、温度モニタ部ＴＳ１が備えるダイオードは、１次側容量電極Ｃｐ１または２次側容量電極Ｃｐ２が形成される直下における半導体基板（直下領域）、または、直下領域の外周部（隣接領域）に配置される。
この発熱検知信号Ｅｒｒ１は、パッド３へ出力されるとともに、図２に示される半導体装置ＬＳＩ１と同様に、制御回路ＣＴＬ１（図示せず）へ出力される。パッド３に出力された発熱検知信号Ｅｒｒ１は、半導体装置ＬＳＩ６１の動作を制御するマイクロコントローラＭＣＵ（図示せず）に入力される。一方、制御回路ＣＴＬ１に出力された発熱検知信号Ｅｒｒ１は、送信回路ＴＸ１の動作を制御する。発熱検知信号Ｅｒｒ１によるシステム保護動作は、実施の形態１と同様であり、説明は繰り返さない。
図３０において、結合容量Ｃ１と送信回路ＴＸ１とは、ともに半導体装置ＬＳＩ６１に形成されている。しかしながら、結合容量Ｃ１の配置はその構成に限定されない。結合容量Ｃ１を半導体装置ＬＳＩ６１に形成する代わりに、受信回路ＲＸ１とともに、半導体装置ＬＳＩ６２に形成しても良い。その場合、温度モニタ部ＴＳ１および発熱判定部ＥＤＥＴ１は、半導体装置ＬＳＩ６２に形成される。
結合容量Ｃ１を構成する１次側容量電極Ｃｐ１および２次側容量電極Ｃｐ２は、半導体基板面と並行で、かつ、誘電体として作用する絶縁膜を挟んで積層した構造を有する。結合容量Ｃ１の構造は、平板電極を半導体基板に並行に配置した構造に限られない。例えば、１次側容量電極Ｃｐ１および２次側容量電極Ｃｐ２を、半導体基板と垂直方向に、絶縁膜を介して対向して配置した構成としても良い。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
Ａ アノード、ＢＧＲ バンドギャップリファレンス回路、Ｃ カソード、ＣＣ１ 定電流源、ＣＣＲ リファレンス定電流源、ＣＬＲ 信号、ＣＭＰ，ＣＭＰ１，ＣＭＰ２ コンパレータ、ＣＴＬ１，ＣＴＬ２ 制御回路、Ｃｓｅｎ 信号、Ｃｔ２ 制御信号、Ｃ１ 結合容量、Ｃｐ１ １次側容量電極、Ｃｐ２ ２次側容量電極、Ｄ，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ２１，Ｄｃ，Ｄｏ，Ｄｏ１，Ｄ３１ ダイオード、Ｄｕ１，Ｄｕ２，Ｄｕ３，Ｄｕ４，Ｄｕ５，Ｄｕ６，Ｄｕ７，Ｄｕ８，Ｄｃ，Ｄｏ、Ｄｏ１ ｐｎ接合ダイオード、Ｄ１ｅ，Ｄ２ｅ 静電保護素子、ＤＲＶ ＩＧＢＴ駆動回路、Ｄｏｃｄ，Ｄｏｈｄ 出力信号、Ｄｐ１１，Ｄｐ１２ 寄生ダイオード、ＥＤＥＴ１，ＥＤＥＴ１１，ＥＤＥＴ１１ａ，ＥＤＥＴ１１ｃ，ＥＤＥＴ２ 発熱判定部、Ｅｒｒ，Ｅｒｒ１，Ｅｒｒ１，Ｅｒｒ２ 発熱検知信号、ＧＬ１，ＧＬ２ 電源配線、ＧＮＤ１，ＧＮＤ２ 電源電圧、ＩＧＤｒｖ 駆動信号、ＩＮＴＥＧ 信号、Ｉｉｎｓ１，Ｉｉｎｓ２ 短絡電流、Ｉｎ１，Ｉｎ１１，Ｉｎ１２，Ｉｎ２１，Ｉｎ２２ 信号、Ｌ１１，Ｌ１３，Ｌ１４，Ｌ２１ １次側コイル、Ｌ１２，Ｌ２２，Ｌ２３，Ｌ２４ ２次側コイル、ＬＳＩ１，ＬＳＩ１１，ＬＳＩ１２，ＬＳＩ１３，ＬＳＩ２，ＬＳＩ２２，ＬＳＩ２３，ＬＳＩ４，ＬＳＩ４０１，ＬＳＩ４０２，ＬＳＩ４１，ＬＳＩ４２，ＬＳＩ５，ＬＳＩ６１，ＬＳＩ６２ 半導体装置、Ｌｏｓ１，Ｌｏｅ１，Ｌｏｓ２，Ｌｏｅ２，Ｌｏｓ１２，Ｌｏｅ１２，Ｌｏｓ２２，Ｌｏｅ２２，ｌｄｃｍｐ，ｌｇｔｘ 距離、Ｍ１ 第１配線層、Ｍ２ 第２配線層、Ｍ５ 第５配線層、ＭＣＵ マイクロコントローラ、ＭＤ１，ＭＤ２，ＭＤ３，ＭＤ４，ＭＤ６ 信号伝達モジュール、ＯＣＤ 過電流検知部、ＯＣＴ１，ＯＣＴ２，ＯＣＴ３，ＯＣＴ４ オンチップトランスフォーマ、ＯＨＤ 過熱検知部、Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２ パッド、ＲＥＦ 基準電圧生成回路、ＲＧＬ２，ＲＶＬ２ 寄生配線抵抗、ＲＬＹ 機械式リレー、ＲＸ１，ＲＸ２ 受信回路、Ｒｉｎｓ，Ｒｓｌｄ 絶縁抵抗、Ｒｏｘ１ 出力信号、Ｒｒ 抵抗、Ｒｘｏ１，Ｒｘｏ２ 信号、Ｓ１，Ｓ２，Ｓ３ シールド層、Ｓｕｂ，Ｓｕｂ１，Ｓｕｂ２ 半導体基板、ＴＳ１，ＴＳ１１，ＴＳ１２，ＴＳ１３，ＴＳ１４，ＴＳ２，ＴＳ２１，ＴＳ２３，ＴＳ２４ 温度モニタ部、ＴＳＲ リファレンス温度検出素子、ＴＸ１，ＴＸ２ 送信回路、Ｔｅｍｐ 信号、Ｕ，Ｖ，Ｗ 接続点、ＵＶＬＯ 低電圧保護回路、ＶＤＤ１，ＶＤＤ２ 電源電圧、ＶＬ１，ＶＬ２ 電源配線、Ｖｒｅｆ，Ｖｒｅｆ１，Ｖｒｅｆ２ リファレンス電圧、ｃｎｔ コンタクト、ｓａ 配線、ｓａ 温度モニタ信号、ｓａ１２，ｓａ２，ｓａ２２，ｓａ３，ｓａ４，ｓａ４１，ｓａ４，ｓｃ，ｓｃ１，ｓｃ１２，ｓｃ２，ｓｃ２２，ｓｃ３，ｓｃ４，ｓｃ４１，ｓｃ４２，ｓｌｄ１，ｓｌｄ１２，ｓｌｄ２，ｓｌｄ２１，ｓｌｄ２２ 配線、ｔｘ１１，ｔｘ１２ 配線、ｖ１２ ビアホール、１ ボンディングワイヤ、２ リード、３ パッド、２５ 電源配線、３０ 温度検知部 ５１，５２ 領域。

Claims (12)

  1. 半導体基板上に形成された交流結合素子と、
    前記半導体基板の温度変化に応答して、温度モニタ信号を出力する温度モニタ部とを備え、
    前記温度モニタ部は、前記温度モニタ信号を出力する第１温度モニタ素子を有し、
    前記第１温度モニタ素子は、前記交流結合素子の直下領域、または隣接領域に配置され、
    前記温度モニタ信号に基づき、発熱検知信号を出力する発熱判定部と、
    リファレンス電圧を生成するリファレンス温度検出素子とをさらに備え、
    前記発熱判定部は、コンパレータを有し、
    前記コンパレータは、前記リファレンス電圧と前記温度モニタ信号との比較結果に基づき、前記発熱検知信号を出力し、
    前記リファレンス温度検出素子および前記交流結合素子間の距離は、前記温度モニタ部および前記交流結合素子間の距離より大きい、半導体装置。
  2. 前記温度モニタ部は、さらに、第２温度モニタ素子を有し、
    前記第２温度モニタ素子は、前記交流結合素子の直下領域または隣接領域に配置されるとともに、前記第１温度モニタ素子と並列に接続される、請求項１記載の半導体装置。
  3. 電源電圧を供給する電源パッドと、
    前記交流結合素子と接続される送信回路と、をさらに備え、
    前記電源パッドと前記コンパレータ間の電源配線の抵抗値は、前記電源パッドと前記送信回路間の電源配線の抵抗値よりも小さい、請求項１記載の半導体装置。
  4. 電源電圧を供給する電源パッドと、
    前記交流結合素子と接続される受信回路と、をさらに備え、
    前記電源パッドと前記コンパレータ間の電源配線の抵抗値は、前記電源パッドと前記受信回路間の電源配線の抵抗値よりも小さい、請求項１記載の半導体装置。
  5. 前記温度モニタ部は、前記送信回路の送信ドライバ回路に隣接して配置される、請求項３記載の半導体装置。
  6. 前記温度モニタ部は、前記受信回路に隣接して配置される、請求項４記載の半導体装置。
  7. 前記交流結合素子および前記発熱判定部間の距離は、前記交流結合素子および前記温度モニタ部間の距離よりも大きい、請求項１ないし請求項６のいずれか１項記載の半導体装置。
  8. 前記交流結合素子は、オンチップトランスフォーマまたは結合容量である、請求項７記載の半導体装置。
  9. 半導体基板に形成された第１温度モニタ素子を有する温度モニタ部と、
    前記半導体基板上に形成された第１エレメントおよび第２エレメントを有する交流結合素子と、を備え、
    前記第１エレメントおよび前記第２エレメントは、交流結合するように配置され、
    前記第１温度モニタ素子は、前記交流結合素子の形成領域の隣接領域に配置され、
    前記第１エレメントは、第１配線層で形成された第１コイルであり、
    前記第２エレメントは、第１配線層とは異なる第２配線層で形成された第２コイルであり、
    前記交流結合素子の隣接領域に形成された前記第１温度モニタ素子は、前記第１配線層および前記第２配線層のうち、下層に配置される配線層で形成されたシールド層で覆われている、半導体装置。
  10. 前記温度モニタ部は、さらに、前記半導体基板に形成された第２温度モニタ素子を有し、
    前記第２温度モニタ素子は、前記交流結合素子の隣接領域に配置されるとともに、前記第１温度モニタ素子と並列に接続される、請求項９に記載の半導体装置。
  11. 半導体基板上に形成された交流結合素子と、
    前記交流結合素子を駆動する送信回路と、
    前記半導体基板の温度変化に応答して、温度モニタ信号を出力する温度モニタ部と、
    前記温度モニタ信号に基づき、発熱検知信号を出力する発熱判定部と、
    前記発熱検知信号に応答して、前記送信回路を制御する制御回路と、
    リファレンス電圧を生成するリファレンス温度検出素子とを備え、
    前記発熱判定部は、コンパレータを有し、
    前記コンパレータは、前記リファレンス電圧と前記温度モニタ信号との比較結果に基づき、前記発熱検知信号を出力し、
    前記リファレンス温度検出素子および前記交流結合素子間の距離は、前記温度モニタ部および前記交流結合素子間の距離より大きい、半導体装置。
  12. 前記発熱判定部が、前記半導体基板の温度が所定値を超えたことを検出すると、前記制御回路は、前記発熱検知信号に応答して、前記制御回路への入力信号によらず、所定の信号を前記送信回路へ出力する、請求項１１記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269489B2 (en) * 2013-03-15 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Programmable inductor
JP6395304B2 (ja) * 2013-11-13 2018-09-26 ローム株式会社 半導体装置および半導体モジュール
JP6591637B2 (ja) * 2013-11-13 2019-10-16 ローム株式会社 半導体装置および半導体モジュール
JP6326309B2 (ja) * 2014-07-02 2018-05-16 ルネサスエレクトロニクス株式会社 アイソレータ、半導体装置及びアイソレータの制御方法
FR3024920A1 (fr) * 2014-08-13 2016-02-19 St Microelectronics Grenoble 2 Puce de circuit integre a derive en temperature corrigee
WO2016188909A1 (en) * 2015-05-22 2016-12-01 Abb Schweiz Ag Power semiconductor module
JP2017050450A (ja) * 2015-09-03 2017-03-09 株式会社東芝 半導体装置
EP3345213A4 (en) * 2015-09-04 2019-04-24 Octavo Systems LLC IMPROVED SYSTEM USING A SYSTEM IN PACKAGING COMPONENTS
JP6551166B2 (ja) * 2015-11-02 2019-07-31 コニカミノルタ株式会社 半導体集積回路及び画像形成装置
JP2017098334A (ja) * 2015-11-19 2017-06-01 ルネサスエレクトロニクス株式会社 半導体装置
JP6910726B2 (ja) * 2017-09-25 2021-07-28 三菱電機株式会社 半導体集積回路
JP7037390B2 (ja) * 2018-02-27 2022-03-16 新電元工業株式会社 パワーモジュール
JP6527267B2 (ja) * 2018-04-16 2019-06-05 ルネサスエレクトロニクス株式会社 モーター制御システム
US10890614B2 (en) * 2019-04-15 2021-01-12 Star Technologies, Inc. Method for determining a junction temperature of a device under test and method for controlling a junction temperature of a device under test
US11716117B2 (en) * 2020-02-14 2023-08-01 Texas Instruments Incorporated Circuit support structure with integrated isolation circuitry
CN115462038A (zh) * 2020-04-24 2022-12-09 罗姆股份有限公司 脉冲接收电路和信号传输装置
JP7396264B2 (ja) * 2020-12-24 2023-12-12 三菱電機株式会社 半導体モジュール及び電力変換装置
CN118020158A (zh) * 2021-10-25 2024-05-10 罗姆股份有限公司 变压器芯片和信号传输装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0513543A (ja) 1991-07-08 1993-01-22 Hitachi Ltd 半導体集積回路
JPH09285113A (ja) * 1996-04-10 1997-10-31 Tohoku Ricoh Co Ltd Ｄｃ−ｄｃコンバータ
JP2002215258A (ja) * 2001-01-23 2002-07-31 Mitsubishi Electric Corp 半導体集積回路装置
US6741446B2 (en) * 2001-03-30 2004-05-25 Lam Research Corporation Vacuum plasma processor and method of operating same
DE10250613B4 (de) * 2002-10-30 2007-02-08 Advanced Micro Devices, Inc., Sunnyvale Integrierter RF-Signalpegeldetektor, der für die automatische Leistungspegelsteuerung verwendbar ist
JPWO2004068686A1 (ja) * 2003-01-28 2006-05-25 サンケン電気株式会社 電源装置
CN1802783A (zh) * 2003-03-18 2006-07-12 国际整流器公司 高强度放电灯的镇流器电路
JP2004289640A (ja) * 2003-03-24 2004-10-14 Ube Ind Ltd 半導体回路
JP4918795B2 (ja) * 2006-03-16 2012-04-18 富士電機株式会社 パワーエレクトロニクス機器
US7639021B2 (en) 2007-05-11 2009-12-29 Temic Automotive Of North America, Inc. Circuit and method for detecting a dielectric breakdown fault
US8129999B2 (en) 2008-02-22 2012-03-06 Cobasys, Llc Dielectric breakdown detector for HEV battery application
US7834575B2 (en) * 2008-04-01 2010-11-16 International Rectifier Corporation Gate-driver IC with HV-isolation, especially hybrid electric vehicle motor drive concept
US8618630B2 (en) * 2009-03-31 2013-12-31 Nec Corporation Semiconductor device
JP5499716B2 (ja) * 2010-01-06 2014-05-21 日本電気株式会社 半導体装置

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