JP5964087B2 - Multilayer capacitor - Google Patents

Description

本発明は、所定の絶縁耐圧を確保しつつ歩留まりを向上させることが可能な積層コンデンサに関する。   The present invention relates to a multilayer capacitor capable of improving yield while ensuring a predetermined withstand voltage.

積層セラミックコンデンサは、典型的には、セラミックチップからなる素体と、一対の外部電極とを有する。素体内には、複数の内部電極層がそれぞれ対向して配置され、各内部電極層の端部が長さ方向の両端面に交互に露出した構造を有する。一対の外部電極は、内部電極層の露出した端部と導通するように、素体の上記両端面にそれぞれ形成される。上記構成の積層コンデンサは、典型的には、誘電体の原料粉末を含むグリーンシート上に、所定の内部電極パターンをそれぞれ印刷した後、積層、裁断及び焼成する工程を経て製造される（特許文献１参照）。   A multilayer ceramic capacitor typically has an element body made of a ceramic chip and a pair of external electrodes. The element body has a structure in which a plurality of internal electrode layers are arranged to face each other, and end portions of the internal electrode layers are alternately exposed on both end faces in the length direction. The pair of external electrodes are respectively formed on the both end surfaces of the element body so as to be electrically connected to the exposed end portions of the internal electrode layer. The multilayer capacitor having the above-described configuration is typically manufactured through a process of laminating, cutting, and firing after printing predetermined internal electrode patterns on a green sheet containing a dielectric raw material powder (Patent Literature). 1).

特開平９−２６０１９９号公報JP 9-260199 A

しかしながら、所定の内部電極パターンが印刷されたグリーンシートを積層する際、いわゆる積層ズレが生じ、各内部電極層が素体のいずれかの側面に偏って配置されることがあった。また、積層後裁断する際にも、所定の裁断位置と異なる位置で裁断され、内部電極層全体が素体の一方の側面に偏って配置されることがあった。このように、素体の一方の側面側に内部電極層が偏って配置された場合は、内部電極が当該側面と近接し、絶縁耐圧が低下するという不具合が発生することがあった。   However, when stacking green sheets on which a predetermined internal electrode pattern is printed, so-called stacking misalignment occurs, and each internal electrode layer may be arranged on one side of the element body. Also, when cutting after lamination, the entire internal electrode layer may be biased to one side surface of the element body by cutting at a position different from a predetermined cutting position. As described above, when the internal electrode layer is arranged in a biased manner on one side surface of the element body, the internal electrode may be close to the side surface, resulting in a problem that the withstand voltage decreases.

さらに近年、積層コンデンサの小型化及び高容量化を実現するために、素体の幅方向において内部電極が形成されない領域、いわゆるサイドマージンが狭小に設定される傾向にある。この場合は、特に高い積層精度、裁断精度等が要求されるが、これらの精度を十分に確保することは技術的にも困難であった。   Further, in recent years, in order to realize the miniaturization and high capacity of the multilayer capacitor, there is a tendency that a region where the internal electrode is not formed in the width direction of the element body, so-called side margin, is set narrow. In this case, particularly high stacking accuracy, cutting accuracy, and the like are required, but it has been technically difficult to sufficiently secure these accuracy.

以上のような事情に鑑み、本発明の目的は、所定の絶縁耐圧を確保しつつ歩留まりを向上させることが可能な積層コンデンサを提供することにある。   In view of the circumstances as described above, an object of the present invention is to provide a multilayer capacitor capable of improving the yield while ensuring a predetermined withstand voltage.

上記目的を達成するため、本発明の一形態に係る積層コンデンサは、素体と、複数の第１の内部電極層と、複数の第２の内部電極層と、第１の外部電極と、第２の外部電極と、を具備する。
上記素体は誘電体からなり、第１の軸方向に相互に対向する第１及び第２の端子面と、上記第１の軸方向に直交する第２の軸方向に相互に対向する第１及び第２の側面とを有する。
上記複数の第１の内部電極層は、上記第１の側面に対向する第１の縁部と、上記第２の側面と対向する第２の縁部とをそれぞれ有し、上記第１及び第２の縁部のうちいずれか一方が非導体化処理されている。上記複数の第１の内部電極層は、上記第１及び第２の軸方向と直交する第３の軸方向に相互に対向するように上記素体の内部に配置される。
上記複数の第２の内部電極層は、上記第１の側面に対向する第３の縁部と、上記第２の側面に対向する第４の縁部とをそれぞれ有し、上記第３及び第４の縁部のうちいずれか一方が非導体化処理されている。上記複数の第２の内部電極層は、上記第３の軸方向に上記複数の第１の内部電極層と各々が相互に対向するように上記素体の内部に配置される。
上記第１の外部電極は、上記第１の端子面に配置され、上記複数の第１の内部電極層と電気的に接続される。
上記第２の外部電極は、上記第２の端子面に配置され、上記複数の第２の内部電極層と電気的に接続される。 In order to achieve the above object, a multilayer capacitor in accordance with an aspect of the present invention includes an element body, a plurality of first internal electrode layers, a plurality of second internal electrode layers, a first external electrode, 2 external electrodes.
The element body is made of a dielectric, and first and second terminal surfaces facing each other in the first axial direction and first opposing each other in a second axial direction orthogonal to the first axial direction. And a second side surface.
The plurality of first internal electrode layers have a first edge facing the first side surface and a second edge facing the second side surface, respectively. Any one of the two edges is subjected to a non-conductor treatment. The plurality of first internal electrode layers are disposed inside the element body so as to face each other in a third axial direction orthogonal to the first and second axial directions.
The plurality of second internal electrode layers respectively have a third edge facing the first side surface and a fourth edge facing the second side surface, and the third and second Any one of the four edges is subjected to non-conducting treatment. The plurality of second internal electrode layers are disposed inside the element body such that the plurality of second internal electrode layers are opposed to each other in the third axial direction.
The first external electrode is disposed on the first terminal surface and is electrically connected to the plurality of first internal electrode layers.
The second external electrode is disposed on the second terminal surface and is electrically connected to the plurality of second internal electrode layers.

本発明の一実施形態に係る積層コンデンサを示す概略斜視図である。1 is a schematic perspective view showing a multilayer capacitor according to an embodiment of the present invention. 上記積層コンデンサの要部の概略縦断面図である。It is a schematic longitudinal cross-sectional view of the principal part of the said multilayer capacitor. 上記積層コンデンサの製造に使用される第１のシート材の概略平面図である。It is a schematic plan view of the 1st sheet material used for manufacture of the above-mentioned multilayer capacitor. 上記積層コンデンサの製造に使用される第２のシート材の概略平面図である。It is a schematic plan view of the 2nd sheet material used for manufacture of the above-mentioned multilayer capacitor. 上記積層コンデンサの一製造工程の説明図であって、各種シート材の積層工程を素子単位で示す分解斜視図である。It is explanatory drawing of one manufacturing process of the said multilayer capacitor, Comprising: It is a disassembled perspective view which shows the lamination process of various sheet materials per element. 上記積層コンデンサの一製造工程の説明図であって、焼成工程前の未焼成セラミックチップを示す概略斜視図であるIt is explanatory drawing of one manufacturing process of the said multilayer capacitor, Comprising: It is a schematic perspective view which shows the unbaking ceramic chip | tip before a baking process. 上記未焼成セラミックチップの第１の内部構造例を示す概略縦断面図である。It is a schematic longitudinal cross-sectional view which shows the 1st internal structure example of the said unbaking ceramic chip | tip. 上記未焼成セラミックチップの第２の内部構造例を示す概略縦断面図である。It is a schematic longitudinal cross-sectional view which shows the 2nd internal structure example of the said unbaking ceramic chip | tip. 上記未焼成セラミックチップの第３の内部構造例を示す概略縦断面図である。It is a schematic longitudinal cross-sectional view which shows the 3rd internal structure example of the said unbaking ceramic chip | tip. 上記未焼成セラミックチップの第４の内部構造例を示す概略縦断面図である。It is a schematic longitudinal cross-sectional view which shows the 4th internal structure example of the said unbaking ceramic chip | tip. 上記第１の内部構造例を有する積層コンデンサの概略縦断面図である。It is a schematic longitudinal cross-sectional view of the multilayer capacitor which has the said 1st internal structure example. 上記第２の内部構造例を有する積層コンデンサの概略縦断面図である。It is a schematic longitudinal cross-sectional view of the multilayer capacitor which has the said 2nd internal structure example. 上記第３の内部構造例を有する積層コンデンサの概略縦断面図である。It is a schematic longitudinal cross-sectional view of the multilayer capacitor which has the said 3rd internal structure example. 上記第４の内部構造例を有する積層コンデンサの概略縦断面図である。It is a schematic longitudinal cross-sectional view of the multilayer capacitor which has the said 4th internal structure example. 上記積層コンデンサの他の内部構造例を示す概略縦断面図である。It is a schematic longitudinal cross-sectional view which shows the other internal structure example of the said multilayer capacitor.

本発明の一実施形態に係る積層コンデンサは、素体と、複数の第１の内部電極層と、複数の第２の内部電極層と、第１の外部電極と、第２の外部電極と、を具備する。
上記素体は誘電体からなり、第１の軸方向に相互に対向する第１及び第２の端子面と、上記第１の軸方向に直交する第２の軸方向に相互に対向する第１及び第２の側面とを有する。
上記複数の第１の内部電極層は、上記第１の側面に対向する第１の縁部と、上記第２の側面と対向する第２の縁部とをそれぞれ有し、上記第１及び第２の縁部のうちいずれか一方が非導体化処理されている。上記複数の第１の内部電極層は、上記第１及び第２の軸方向と直交する第３の軸方向に相互に対向するように上記素体の内部に配置される。
上記複数の第２の内部電極層は、上記第１の側面に対向する第３の縁部と、上記第２の側面に対向する第４の縁部とをそれぞれ有し、上記第３及び第４の縁部のうちいずれか一方が非導体化処理されている。上記複数の第２の内部電極層は、上記第３の軸方向に上記複数の第１の内部電極層と各々が相互に対向するように上記素体の内部に配置される。
上記第１の外部電極は、上記第１の端子面に配置され、上記複数の第１の内部電極層と電気的に接続される。
上記第２の外部電極は、上記第２の端子面に配置され、上記複数の第２の内部電極層と電気的に接続される。 A multilayer capacitor according to an embodiment of the present invention includes an element body, a plurality of first internal electrode layers, a plurality of second internal electrode layers, a first external electrode, a second external electrode, It comprises.
The element body is made of a dielectric, and first and second terminal surfaces facing each other in the first axial direction and first opposing each other in a second axial direction orthogonal to the first axial direction. And a second side surface.
The plurality of first internal electrode layers have a first edge facing the first side surface and a second edge facing the second side surface, respectively. Any one of the two edges is subjected to a non-conductor treatment. The plurality of first internal electrode layers are disposed inside the element body so as to face each other in a third axial direction orthogonal to the first and second axial directions.
The plurality of second internal electrode layers respectively have a third edge facing the first side surface and a fourth edge facing the second side surface, and the third and second Any one of the four edges is subjected to non-conducting treatment. The plurality of second internal electrode layers are disposed inside the element body such that the plurality of second internal electrode layers are opposed to each other in the third axial direction.
The first external electrode is disposed on the first terminal surface and is electrically connected to the plurality of first internal electrode layers.
The second external electrode is disposed on the second terminal surface and is electrically connected to the plurality of second internal electrode layers.

上記積層コンデンサは、一方の縁部が非導体化処理された内部電極層を有する。これにより内部電極層が素体のいずれかの側面に偏って配置される場合でも、所定の絶縁耐圧を確保することができる。   The multilayer capacitor has an internal electrode layer in which one edge portion is processed to be non-conductive. As a result, even when the internal electrode layer is disposed on one side of the element body, a predetermined withstand voltage can be ensured.

上記非導体化処理は、典型的には、酸化処理が挙げられる。このような非導体化処理は、積層コンデンサの焼成工程と同時に行うことができる。これにより素体の側面から所定の深さ以内に配置された内部電極層の縁部を選択的に酸化して、所定幅（あるいは厚み）のサイドマージンを確保することができる。また、素体に対する内部電極層の相対位置に依存せず所定のサイドマージンが確保されることから、歩留まりを大幅に向上させることができる。なお非導体化処理は、酸化処理以外にも窒化処理、酸窒化処理など、非導体化処理層の比抵抗が高く、種々のプロセス条件を満たす限りにおいて、他の非導体化処理も適用可能である。   A typical example of the non-conductor treatment is an oxidation treatment. Such a non-conductor treatment can be performed simultaneously with the firing process of the multilayer capacitor. As a result, the edge of the internal electrode layer disposed within a predetermined depth from the side surface of the element body can be selectively oxidized to ensure a side margin of a predetermined width (or thickness). In addition, since a predetermined side margin is ensured without depending on the relative position of the internal electrode layer with respect to the element body, the yield can be greatly improved. In addition to non-oxidizing treatment, non-conducting treatment can be applied as long as the specific resistance of the non-conducting treatment layer is high, such as nitriding treatment and oxynitriding treatment, as long as various process conditions are satisfied. is there.

上記積層コンデンサは、上記第１及び第３縁部と上記第１の側面との距離をそれぞれＷ１、上記第２及び第４の縁部と上記第２の側面との距離をそれぞれＷ２としたとき、以下の関係を満たすように構成されてもよい。
Ｍ＝（１／２）×（Ｗ１＋Ｗ２）−Ｗ１
ここで、Ｍ＞０（Ｗ１＜Ｗ２）の場合、上記第１及び第３の縁部の少なくとも一方が非導体化処理されており、Ｍ＜０（Ｗ１＞Ｗ２）の場合：上記第２及び第４の縁部の少なくとも一方が非導体化処理されており、Ｍ＝０の場合：上記第１〜第４の縁部のいずれもが非導体化処理されていない。 In the multilayer capacitor, when the distance between the first and third edge portions and the first side surface is W1, and the distance between the second and fourth edge portions and the second side surface is W2, respectively. , The following relationship may be satisfied.
M = (1/2) × (W1 + W2) −W1
Here, in the case of M> 0 (W1 <W2), at least one of the first and third edges is subjected to non-conducting treatment, and in the case of M <0 (W1> W2): When at least one of the fourth edges is subjected to non-conductor processing, and M = 0: None of the first to fourth edges is subjected to non-conductor processing.

上記積層コンデンサは、上記Ｍの最大値の絶対値をＺとしたとき、以下の関係を満たすように構成されてもよい。
Ｍ＝（１／２）×（Ｗ１＋Ｗ２）−Ｗ１
ここで、（Ｗ１＜Ｗ２）かつＺ≧｛（１／２）×（Ｗ１＋Ｗ２）｝×０．３の場合、上記第１及び第３の縁部の少なくとも一方が非導体化処理されており、（Ｗ１＞Ｗ２）かつＺ≧｛（１／２）×（Ｗ１＋Ｗ２）｝×０．３の場合、上記第２及び第４の縁部の少なくとも一方が非導体化処理されており、０≦Ｚ＜｛（１／２）×（Ｗ１＋Ｗ２）｝×０．３の場合、上記第１〜第４の縁部のいずれもが非導体化処理されていない。 The multilayer capacitor may be configured to satisfy the following relationship, where Z is the absolute value of the maximum value of M.
M = (1/2) × (W1 + W2) −W1
Here, in the case of (W1 <W2) and Z ≧ {(1/2) × (W1 + W2)} × 0.3, at least one of the first and third edges is deconductorized, In the case of (W1> W2) and Z ≧ {(1/2) × (W1 + W2)} × 0.3, at least one of the second and fourth edges is subjected to a non-conductor treatment, and 0 ≦ Z In the case of <{(1/2) × (W1 + W2)} × 0.3, none of the first to fourth edges is subjected to a non-conducting process.

上記非導体化処理された第１〜第４の縁部は、上記第１及び第２の側面から上記素体の内部へ第１の深さ以上、第２の深さ以下の範囲にわたって形成されてもよい。
これにより、安定した絶縁耐圧を確保することができる。 The first to fourth edges subjected to the non-conducting treatment are formed from the first and second side surfaces to the inside of the element body over a range of the first depth or more and the second depth or less. May be.
Thereby, a stable withstand voltage can be ensured.

例えば、裁断ズレ等により第１及び第２の内部電極層全体が第１の側面側に偏って配置された場合、第１の側面側に配置された第１及び第２の内部電極層の縁部（第１及び第３の縁部）が非導体化処理される。これにより、第１の側面における絶縁耐圧の低下等の不具合を抑制することができる。   For example, when the entire first and second internal electrode layers are biased toward the first side surface due to cutting misalignment or the like, the edges of the first and second internal electrode layers disposed on the first side surface side The portions (first and third edges) are subjected to non-conductor processing. Thereby, malfunctions, such as a fall of the dielectric strength voltage in the 1st side, can be controlled.

また、積層ズレ等により、第１の側面側に偏って配置された内部電極層と、第２の側面側に偏って配置された内部電極層とが混在する場合、例えば複数の第１の内部電極層は、第１の縁部が非導体化処理された複数の電極層と、反対側の第２の縁部が非導体化処理された複数の電極層とを含む。複数の第２の内部電極層についても同様である。   In addition, when the internal electrode layer disposed to be biased toward the first side surface and the internal electrode layer disposed to be biased to the second side surface are mixed due to stacking misalignment or the like, for example, a plurality of first internal layers The electrode layer includes a plurality of electrode layers in which the first edge is subjected to non-conductor processing, and a plurality of electrode layers in which the second edge on the opposite side is subjected to non-conductor processing. The same applies to the plurality of second internal electrode layers.

以下、図面を参照しながら、本発明の実施形態について説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

［積層コンデンサの全体構成］
図１は、本実施形態に係る積層コンデンサを概略的に示す全体斜視図である。図２は、本実施形態に係る素体のＹ軸方向から見た断面構造を示す概略断面図である。なお図においてＸ，Ｙ及びＺ軸は、相互に直交する３軸方向をそれぞれ示しており、本実施形態においてＸ軸方向は積層コンデンサの長さ方向、Ｙ軸方向はその幅方向、Ｚ軸方向はその高さ方向にそれぞれ対応する。 [Overall structure of multilayer capacitor]
FIG. 1 is an overall perspective view schematically showing the multilayer capacitor in accordance with the present embodiment. FIG. 2 is a schematic cross-sectional view showing a cross-sectional structure of the element body according to this embodiment viewed from the Y-axis direction. In the figure, the X, Y, and Z axes indicate the three axial directions orthogonal to each other. In this embodiment, the X axis direction is the length direction of the multilayer capacitor, the Y axis direction is the width direction, and the Z axis direction. Corresponds to the height direction.

積層コンデンサ１０は、素体１１と、複数の第１の内部電極層１２、複数の第２の内部電極層１３と、第１の外部電極１４、第２の外部電極１５と、を有する。後述するように、複数の第１及び第２の内部電極層１２、１３は、それぞれ略同一の構成を有し、第１及び第２の外部電極１４、１５も、それぞれ略同一の構成を有する。   The multilayer capacitor 10 includes an element body 11, a plurality of first internal electrode layers 12, a plurality of second internal electrode layers 13, a first external electrode 14, and a second external electrode 15. As will be described later, the plurality of first and second internal electrode layers 12 and 13 have substantially the same configuration, and the first and second external electrodes 14 and 15 also have substantially the same configuration. .

素体１１は、複数の誘電体層１１０が積層されたセラミック部品で構成される。素体１１は、Ｘ軸方向に相互に対向する第１及び第２の端子面（以下単に「端子面」ともいう。）Ｔ１，Ｔ２と、Ｙ軸方向に相互に対向する第１及び第２の側面（以下単に「側面」ともいう）Ｓ１，Ｓ２と、を有し、略直方体形状に構成される。   The element body 11 is composed of a ceramic component in which a plurality of dielectric layers 110 are stacked. The element body 11 includes first and second terminal surfaces (hereinafter also simply referred to as “terminal surfaces”) T1 and T2 that face each other in the X-axis direction, and first and second surfaces that face each other in the Y-axis direction. Side surfaces (hereinafter also simply referred to as “side surfaces”) S1 and S2, and is configured in a substantially rectangular parallelepiped shape.

複数の第１及び第２の内部電極層（以下単に「内部電極層」ともいう。）１２，１３は、Ｚ軸方向に相互に対向するように素体１１の内部に配置される。第２の内部電極層１３各々は、第１の内部電極層１２各々とＺ軸方向に相互に対向して配置される。   A plurality of first and second internal electrode layers (hereinafter also simply referred to as “internal electrode layers”) 12 and 13 are arranged inside the element body 11 so as to face each other in the Z-axis direction. Each of the second internal electrode layers 13 is disposed opposite to each of the first internal electrode layers 12 in the Z-axis direction.

内部電極層１２，１３は、端子面Ｔ１，Ｔ２からそれぞれ露出する第１及び第２の引出端部（以下単に「引出端部」ともいう。）１２３，１３３をそれぞれ有する。第１及び第２の外部電極（以下単に「外部電極」ともいう。）１４，１５は、端子面Ｔ１，Ｔ２にそれぞれ形成され、引出端部１２３，１３３と電気的に接続される。   The internal electrode layers 12 and 13 have first and second lead end portions (hereinafter also simply referred to as “lead end portions”) 123 and 133 exposed from the terminal surfaces T1 and T2, respectively. First and second external electrodes (hereinafter also simply referred to as “external electrodes”) 14 and 15 are formed on the terminal surfaces T1 and T2, respectively, and are electrically connected to the lead-out end portions 123 and 133.

次に、上記構成の積層コンデンサ１０の製造方法について説明する。   Next, a method for manufacturing the multilayer capacitor 10 having the above configuration will be described.

［積層コンデンサの製造工程］
図３〜図７は、本実施形態に係る積層コンデンサの製造方法を説明するための模式的な図である。本発明の実施形態に係る積層コンデンサ１０の製造方法は、内部電極の印刷工程と、積層工程と、裁断工程と、外部電極の形成工程と、焼成工程と、を有する。 [Manufacturing process of multilayer capacitor]
3 to 7 are schematic views for explaining the multilayer capacitor manufacturing method according to this embodiment. The manufacturing method of the multilayer capacitor 10 according to the embodiment of the present invention includes an internal electrode printing process, a lamination process, a cutting process, an external electrode forming process, and a firing process.

（内部電極の印刷工程）
図３は、未焼成セラミックシート１１０Ｕ上に、複数の第１の未焼成内部電極１２Ｕが印刷された第１のシート材１１１Ｕを示す概略平面図である。図４は、未焼成セラミックシート１１０Ｕ上に、複数の第２の未焼成内部電極１３Ｕが印刷された第２のシート１１２Ｕを示す概略平面図である。 (Internal electrode printing process)
FIG. 3 is a schematic plan view showing a first sheet material 111U on which a plurality of first unfired internal electrodes 12U are printed on an unfired ceramic sheet 110U. FIG. 4 is a schematic plan view showing a second sheet 112U in which a plurality of second unfired internal electrodes 13U are printed on the unfired ceramic sheet 110U.

本実施形態において、第１及び第２のシート材１１１Ｕ，１１２Ｕは実質的に等価であり、第２のシート材１１２Ｕは、第１のシート材１１１Ｕの図中上下を反転したものに相当する。第１及び第２のシート材１１１Ｕ，１１２Ｕは、交互に複数枚積層された後、所定位置で裁断されることで、複数の積層コンデンサを作製できるようなシートサイズを有する。   In the present embodiment, the first and second sheet materials 111U and 112U are substantially equivalent, and the second sheet material 112U corresponds to the first sheet material 111U upside down in the drawing. The first and second sheet materials 111U and 112U have a sheet size that allows a plurality of multilayer capacitors to be manufactured by alternately laminating a plurality of sheets and then cutting at a predetermined position.

まず、未焼成セラミックシート１１０Ｕ上に複数の第１の未焼成内部電極１２Ｕを所定のパターン形状で印刷することで、第１のシート材１１１Ｕを作製する。同様に、未焼成セラミックシート１１０Ｕ上に複数の第２の未焼成内部電極１３Ｕを所定のパターン形状で印刷することで、第２のシート材１１２Ｕを作製する。所定のパターン形状としては、典型的には、所定の大きさの矩形状が採用される。   First, the first sheet material 111U is manufactured by printing a plurality of first unfired internal electrodes 12U in a predetermined pattern shape on the unfired ceramic sheet 110U. Similarly, the second sheet material 112U is manufactured by printing a plurality of second unfired internal electrodes 13U in a predetermined pattern shape on the unfired ceramic sheet 110U. As the predetermined pattern shape, a rectangular shape having a predetermined size is typically employed.

未焼成セラミックシート１１０Ｕは、酸化物材料を主成分とするセラミック材料で構成される。具体的には、未焼成セラミックシート１１０Ｕは、チタン酸バリウム（ＢａＴｉＯ₃）、チタン酸カルシウム（ＣａＴｉＯ₃）、チタン酸ストロンチウム（ＳｒＴｉＯ₃）、ジルコン酸カルシウム（ＣａＺｒＯ₃）等の強誘電体粉末を主成分として成形された所定厚みの矩形状のグリーンシートで構成される。 The unfired ceramic sheet 110U is made of a ceramic material mainly composed of an oxide material. Specifically, the unfired ceramic sheet 110U is made of a ferroelectric powder such as barium titanate (BaTiO ₃ ), calcium titanate (CaTiO ₃ ), strontium titanate (SrTiO ₃ ), and calcium zirconate (CaZrO ₃ ). It is composed of a rectangular green sheet having a predetermined thickness formed as a main component.

第１及び第２の未焼成内部電極１２Ｕ，１３Ｕは、それぞれ所定の間隙を介してＸ軸方向及びＹ軸方向に配列される。第１及び第２の未焼成内部電極１２Ｕ，１３Ｕは、例えばＮｉ、Ｃｕ等の卑金属粉末を含有する導電性ペーストを焼結した金属材料でそれぞれ構成され、スクリーン印刷法等により未焼成セラミックシート１１０Ｕ上に印刷される。   The first and second unfired internal electrodes 12U and 13U are arranged in the X-axis direction and the Y-axis direction via predetermined gaps, respectively. The first and second unfired internal electrodes 12U and 13U are each made of a metal material obtained by sintering a conductive paste containing a base metal powder such as Ni or Cu, and unfired ceramic sheet 110U by screen printing or the like. Printed on top.

未焼成セラミックシート１１０Ｕ上の複数のカットラインＬ１，Ｌ２は、後述する裁断工程時における裁断位置を示し、あらかじめ当該シート上に表示されていてもよいし、表示されていなくてもよい。カットラインＬ１はＸ軸方向に沿ってＹ軸方向に配列され、カットラインＬ２はＹ軸方向に沿ってＸ軸方向に配列される。   A plurality of cut lines L1 and L2 on the unfired ceramic sheet 110U indicate cutting positions at the time of a cutting process described later, and may be displayed on the sheet in advance or may not be displayed. The cut lines L1 are arranged in the Y axis direction along the X axis direction, and the cut lines L2 are arranged in the X axis direction along the Y axis direction.

複数の第１及び第２の未焼成内部電極１２Ｕ、１３Ｕは、カットラインＬ１，Ｌ２で区画される領域内にそれぞれ形成される。カットラインＬ１，Ｌ２は、第１のシート材１１１Ｕ及び第２のシート材１１２Ｕ上の各々対応する位置にそれぞれ設定される。カットラインＬ１での裁断面は、積層コンデンサ１０の２つの側面Ｓ１，Ｓ２を形成し、カットラインＬ２での裁断面は、積層コンデンサ１０の２つの端子面Ｔ１，Ｔ２を形成する。   The plurality of first and second unfired internal electrodes 12U and 13U are respectively formed in regions defined by the cut lines L1 and L2. The cut lines L1 and L2 are respectively set at corresponding positions on the first sheet material 111U and the second sheet material 112U. The cut surface at the cut line L1 forms two side surfaces S1 and S2 of the multilayer capacitor 10, and the cut surface at the cut line L2 forms two terminal surfaces T1 and T2 of the multilayer capacitor 10.

図３に示すように第１の未焼成内部電極１２Ｕは、それぞれ幅方向（Ｙ軸方向）に対向する一対の縁部１２１Ｕ，１２２Ｕ（第１の縁部、第２の縁部）を含む。縁部１２１Ｕ，１２２Ｕは、カットラインＬ１からＹ軸方向にそれぞれ距離Ｗｙを介して配置される。同様に、図４に示すように第２の未焼成内部電極１３Ｕは、それぞれ幅方向（Ｙ軸方向）に対向する一対の縁部１３１Ｕ，１３２Ｕ（第３の縁部、第４の縁部）を含み、カットラインＬ１からそれぞれ距離Ｗｙを介して配置される。これにより、カットラインＬ１での裁断面から第１及び第２の未焼成内部電極１２Ｕ、１３Ｕが露出するのを防止できる。距離Ｗｙの大きさは特に限定されず、後述する焼成工程の後においても側面Ｓ１，Ｓ２における各内部電極層の絶縁耐圧を確保できる大きさ（例えば１５〜１５０μｍ）に設定される。   As shown in FIG. 3, the first unfired internal electrode 12U includes a pair of edge portions 121U and 122U (first edge portion and second edge portion) that face each other in the width direction (Y-axis direction). The edge parts 121U and 122U are arranged via the distance Wy in the Y-axis direction from the cut line L1. Similarly, as shown in FIG. 4, the second unfired internal electrode 13U has a pair of edges 131U and 132U (third edge and fourth edge) facing each other in the width direction (Y-axis direction). , And are arranged via a distance Wy from the cut line L1. This can prevent the first and second unfired internal electrodes 12U and 13U from being exposed from the cut surface at the cut line L1. The size of the distance Wy is not particularly limited, and is set to a size (for example, 15 to 150 μm) that can ensure the withstand voltage of each internal electrode layer on the side surfaces S1 and S2 even after the baking step described later.

一方、複数のカットラインＬ２は、Ｘ軸方向に隣り合う２つの未焼成内部電極１２Ｕ，１３Ｕのほぼ中間に設定されるカットラインＬ２１と、第１及び第２の未焼成内部電極１２Ｕ，１３Ｕを２分割するように設定されるカットラインＬ２２とを有する。カットラインＬ２１と第１及び第２の未焼成内部電極１２Ｕ，１３Ｕの端部との間の距離はＷｘにそれぞれ設定され、距離Ｗｘの大きさは、カットラインＬ２１での裁断面における各内部電極層の絶縁耐圧を確保できる大きさ（例えば５０〜２００μｍ）に設定される。カットラインＬ２２での裁断面から露出する第１の未焼成内部電極１２Ｕの端部は、第１の引出端部１２３を形成し、カットラインＬ２２での裁断面から露出する第２の未焼成内部電極１３Ｕの端部は、第２の引出端部１３３を形成する。   On the other hand, the plurality of cut lines L2 include a cut line L21 set substantially in the middle of two unfired internal electrodes 12U and 13U adjacent in the X-axis direction, and first and second unfired internal electrodes 12U and 13U. And a cut line L22 set to be divided into two. The distance between the cut line L21 and the ends of the first and second unfired internal electrodes 12U and 13U is set to Wx, and the size of the distance Wx is the internal electrode in the cut surface at the cut line L21. It is set to a size (for example, 50 to 200 μm) that can ensure the dielectric strength of the layer. An end portion of the first unfired internal electrode 12U exposed from the cut surface at the cut line L22 forms a first lead-out end portion 123 and is exposed from the cut surface at the cut line L22. The end portion of the electrode 13U forms a second extraction end portion 133.

（積層工程）
次に、複数枚の第１のシート材１１１Ｕと複数枚の第２のシート材１１２Ｕとを高さ（Ｚ軸）方向に交互に積層することで、未焼成積層体を作製する。第１及び第２のシート材１１１Ｕ，１１２Ｕの積層数は特に限定されず、目的とする容量に応じて適宜設定され、例えばそれぞれが数十層以上積層されてもよい。第１のシート材１１１Ｕの最下層及び第２のシート材１１２Ｕの最上層には、複数枚の未焼成セラミックシート１１０Ｕがそれぞれ積層される。図５は、第１及び第２のシート材１１１Ｕ，１１２Ｕの積層の様子を個々の素子（積層コンデンサ）単位で表したときの斜視図である。 (Lamination process)
Next, a plurality of first sheet materials 111U and a plurality of second sheet materials 112U are alternately stacked in the height (Z-axis) direction to produce an unfired stacked body. The number of stacked first and second sheet materials 111U and 112U is not particularly limited, and is appropriately set according to the target capacity. For example, each may be stacked by several tens or more layers. A plurality of unfired ceramic sheets 110U are laminated on the lowermost layer of the first sheet material 111U and the uppermost layer of the second sheet material 112U, respectively. FIG. 5 is a perspective view showing the state of the lamination of the first and second sheet materials 111U and 112U in units of individual elements (multilayer capacitors).

本工程において、高さ方向に対向する各々の第１及び第２のシート材１１１Ｕ，１１２Ｕは、各々に形成されたカットラインＬ１，Ｌ２が重なるように積層される。これにより、第１の未焼成内部電極１２Ｕの一対の縁部１２１Ｕ、１２２Ｕと、第２の未焼成内部電極１３Ｕの一対の縁部１３１Ｕ、１３２Ｕとが、それぞれ高さ方向に重なるように積層される。   In this step, the first and second sheet materials 111U and 112U that face each other in the height direction are stacked so that the cut lines L1 and L2 formed in each of them overlap. Accordingly, the pair of edge portions 121U and 122U of the first unfired internal electrode 12U and the pair of edge portions 131U and 132U of the second unfired internal electrode 13U are stacked so as to overlap each other in the height direction. The

積層された複数の第１及び第２のシート材１１１Ｕ，１１２Ｕは、熱圧着法、静水圧プレス法などにより一体化される。これにより、未焼成積層体が作製される。   The plurality of laminated first and second sheet materials 111U and 112U are integrated by a thermocompression bonding method, an isostatic pressing method, or the like. Thereby, an unbaking laminated body is produced.

（裁断工程）
次に、上記未焼成積層体をカットラインＬ１，Ｌ２にて裁断し、複数の未焼成セラミックチップ１１Ｕを個片化する。 (Cutting process)
Next, the unfired laminated body is cut along the cut lines L1 and L2, and the plurality of unfired ceramic chips 11U are separated into pieces.

図６は、未焼成セラミックチップ１１Ｕを示す概略斜視図である。未焼成セラミックチップ１１Ｕは、高さ方向（Ｚ軸方向）に対向する第１及び第２の主面ＭＵ１、ＭＵ２と、長さ方向（Ｘ軸方向）に対向する第１及び第２の端子面ＴＵ１，ＴＵ２と、幅方向（Ｙ軸方向）に対向する第１及び第２の側面ＳＵ１，ＳＵ２と、を有し、略直方体状の構造を有する。第１の端子面ＴＵ１からは第１の未焼成内部電極１２Ｕの引出端部１２３Ｕが露出し、第２の端子面ＴＵ２からは第２の未焼成内部電極１３Ｕの引出端部１３３Ｕが露出する。   FIG. 6 is a schematic perspective view showing the unfired ceramic chip 11U. The unsintered ceramic chip 11U includes first and second main surfaces MU1 and MU2 facing in the height direction (Z-axis direction), and first and second terminal surfaces facing in the length direction (X-axis direction). It has TU1 and TU2, and first and second side surfaces SU1 and SU2 facing in the width direction (Y-axis direction), and has a substantially rectangular parallelepiped structure. From the first terminal surface TU1, the leading end 123U of the first unfired internal electrode 12U is exposed, and from the second terminal surface TU2, the leading end 133U of the second unfired internal electrode 13U is exposed.

（外部電極の形成工程）
続いて、未焼成セラミックチップ１１Ｕに対して、未焼成外部電極がそれぞれ形成される（図示せず）。未焼成外部電極は、典型的には、第１及び第２の未焼成内部電極と同種の材料で形成される。すなわち、例えばＮｉ等の卑金属材料のペースト体を、未焼成セラミックチップ１１Ｕの両端子面ＴＵ１，ＴＵ２を含む各端部に塗布する。これにより、後述する焼成工程において、未焼成外部電極は未焼成セラミックチップ１１Ｕ及び第１及び第２の未焼成内部電極１２Ｕ，１３Ｕと同時に焼成され、引出端部１２３Ｕ及び引出端部１３３Ｕにそれぞれ電気的に接続される第１及び第２の外部電極１４，１５が形成される。また、以下の焼成工程の後、必要に応じて、第１及び第２の外部電極１４，１５の表面に半田めっきが施される。 (External electrode formation process)
Subsequently, unfired external electrodes are respectively formed on the unfired ceramic chip 11U (not shown). The green outer electrode is typically formed of the same material as the first and second green inner electrodes. That is, for example, a paste body of a base metal material such as Ni is applied to each end portion including both terminal surfaces TU1, TU2 of the unfired ceramic chip 11U. Thus, in the firing step described later, the unfired external electrode is fired simultaneously with the unfired ceramic chip 11U and the first and second unfired internal electrodes 12U and 13U, and is electrically connected to the extraction end 123U and the extraction end 133U, respectively. The first and second external electrodes 14 and 15 connected to each other are formed. In addition, after the following firing step, solder plating is applied to the surfaces of the first and second external electrodes 14 and 15 as necessary.

（焼成工程）
最後に、未焼成外部電極１４Ｕ，１５Ｕが形成された未焼成セラミックチップ１１Ｕを、例えば還元雰囲気下において焼成する。これにより未焼成セラミックシート１１０Ｕの焼成体である素体１１と、未焼成内部電極１２Ｕ，１３Ｕの焼成体である内部電極層１２，１３と、未焼成外部電極１４Ｕ，１５Ｕの焼成体である外部電極１４，１５とが、それぞれ形成される。以上のようにして、積層コンデンサ１０が作製される。 (Baking process)
Finally, the unfired ceramic chip 11U on which the unfired external electrodes 14U and 15U are formed is fired, for example, in a reducing atmosphere. Thereby, the element body 11 which is a fired body of the unfired ceramic sheet 110U, the internal electrode layers 12 and 13 which are fired bodies of the unfired internal electrodes 12U and 13U, and the external body which is a fired body of the unfired external electrodes 14U and 15U. Electrodes 14 and 15 are formed, respectively. The multilayer capacitor 10 is manufactured as described above.

ここで、上述のようにして作製される未焼成セラミックチップ１１Ｕの内部構造について説明する。図７〜図１０は、未焼成セラミックチップ１１Ｕの典型的な内部構造を示す模式図であり、いずれもＸ軸方向から見た概略断面図である。   Here, the internal structure of the unfired ceramic chip 11U produced as described above will be described. 7 to 10 are schematic views showing a typical internal structure of the unfired ceramic chip 11U, and all are schematic cross-sectional views as seen from the X-axis direction.

図７に示す未焼成セラミックチップ１１Ｕａ（構造例１）は、設計通りの目的とする内部構造を有する。すなわち図７に示す構造例１においては、未焼成内部電極１２Ｕ，１３ＵがＺ軸方向に均一に整列し、かつ、未焼成セラミックチップ１１Ｕａの幅方向（Ｙ軸方向）のほぼ中央部に位置している。その結果、未焼成内部電極１２Ｕ，１３Ｕの一方の縁部１２１Ｕ，１３１Ｕ（第１の縁部、第３の縁部）と未焼成セラミックチップ１１Ｕａの一方の側面ＳＵ１（第１の側面）との間にそれぞれ所定の離間幅（Ｗｙ）が形成される。また、未焼成内部電極１２Ｕ，１３Ｕの他方の縁部１２２Ｕ，１３２Ｕ（第２の縁部、第４の縁部）と未焼成セラミックチップ１１Ｕａの他方の側面ＳＵ２（第２の側面）との間にもそれぞれ所定の離間幅（Ｗｙ）が形成される。   The unfired ceramic chip 11Ua (Structural Example 1) shown in FIG. 7 has an intended internal structure as designed. That is, in the structural example 1 shown in FIG. 7, the unfired internal electrodes 12U and 13U are uniformly aligned in the Z-axis direction, and are positioned at substantially the center in the width direction (Y-axis direction) of the unfired ceramic chip 11Ua. ing. As a result, one edge 121U, 131U (first edge, third edge) of the unfired internal electrodes 12U, 13U and one side surface SU1 (first side surface) of the unfired ceramic chip 11Ua. A predetermined separation width (Wy) is formed between them. Further, between the other edge portions 122U, 132U (second edge portion, fourth edge portion) of the unfired internal electrodes 12U, 13U and the other side surface SU2 (second side surface) of the unfired ceramic chip 11Ua. Each of them also has a predetermined separation width (Wy).

上述のように幅Ｗｙは、カットラインＬ１での裁断面において所定の絶縁耐圧が得られる大きさに設定されている。このため当該構造例１においては、上記焼成工程により、未焼成内部電極層１２Ｕ，１３Ｕと両側面ＳＵ１，ＳＵ２との間に所定幅の絶縁領域（サイドマージン）が確保された積層コンデンサが得られることになる。   As described above, the width Wy is set to a size with which a predetermined withstand voltage can be obtained in the cut surface at the cut line L1. For this reason, in Structural Example 1, a multilayer capacitor in which an insulating region (side margin) having a predetermined width is ensured between the unfired internal electrode layers 12U and 13U and the side surfaces SU1 and SU2 is obtained by the firing step. It will be.

これに対して図８〜図１０は、上記焼成工程により所定幅のサイドマージンが確保されない構造例を示している。   On the other hand, FIGS. 8 to 10 show structural examples in which a side margin of a predetermined width is not ensured by the firing process.

図８に示す未焼成セラミックチップ１１Ｕｂ（構造例２）においては、未焼成内部電極１２Ｕ，１３ＵがＺ軸方向に均一に整列してはいるものの、未焼成セラミックチップ１１Ｕｂの一方の側面ＳＵ１側に偏って配置されている。その結果、未焼成内部電極１２Ｕ，１３Ｕの一方の縁部１２１Ｕ，１３１Ｕと未焼成セラミックチップ１１Ｕｂの一方の側面ＳＵ１との間にそれぞれ所定の離間幅（Ｗｙ）を形成することができないことになる。このような構造例は、例えば上述の裁断工程において、未焼成積層体が正規のカットラインＬ１とは異なるラインＬｂ１（図３，４参照）で裁断され、いわゆる「裁断ズレ」が発生したことによる。あるいは、印刷工程において発生する、第１及び第２の内部電極層１２ｂ、１３ｂの幅方向全体の印刷ズレによっても生じ得る。   In the unfired ceramic chip 11Ub (structure example 2) shown in FIG. 8, the unfired internal electrodes 12U and 13U are evenly aligned in the Z-axis direction, but on one side SU1 side of the unfired ceramic chip 11Ub. They are biased. As a result, it is not possible to form a predetermined separation width (Wy) between one edge 121U, 131U of the unfired internal electrodes 12U, 13U and one side surface SU1 of the unfired ceramic chip 11Ub. . Such a structural example is because, for example, in the above-described cutting process, the unfired laminate is cut along a line Lb1 (see FIGS. 3 and 4) different from the regular cut line L1, and so-called “cutting deviation” occurs. . Alternatively, it may also occur due to a printing shift in the entire width direction of the first and second internal electrode layers 12b and 13b that occurs in the printing process.

また図９に示す未焼成セラミックチップ１１Ｕｃ（構造例３）においては、未焼成内部電極１２Ｕ，１３ＵがＺ軸方向に均一に整列しておらず、未焼成セラミックチップ１１Ｕｃの一方の側面ＳＵ１側に偏って配置されるものと、他方の側面ＳＵ２側に偏って配置されるものとが混在した形態を有する。その結果、未焼成内部電極１２Ｕ，１３Ｕの各縁部１２１Ｕ，１２２Ｕ，１３１Ｕ，１３２Ｕと未焼成セラミックチップ１１Ｕｃの各側面ＳＵ１，ＳＵ２との間にそれぞれ所定の離間幅（Ｗｙ）を形成することができないことになる。このような構造例は、例えば上記積層工程において、第１及び第２のシート材１１１Ｕ，１１２Ｕが規則的に又は不規則的にＹ軸方向に相互にずれた状態で積層された、いわゆる「積層ズレ」により発生し得る。あるいは、第１及び第２のシート材１１１Ｕ，１１２Ｕ上への第１及び第２の未焼成内部電極１２ｃ、１３ｃの幅方向における「印刷ズレ」によっても生じ得る。   Further, in the unfired ceramic chip 11Uc (Structure Example 3) shown in FIG. 9, the unfired internal electrodes 12U and 13U are not evenly aligned in the Z-axis direction, and are located on one side SU1 side of the unfired ceramic chip 11Uc. It has a form in which one that is biased and one that is biased to the other side surface SU2 are mixed. As a result, a predetermined separation width (Wy) can be formed between each edge 121U, 122U, 131U, 132U of the unfired internal electrodes 12U, 13U and each side surface SU1, SU2 of the unfired ceramic chip 11Uc. It will not be possible. Such a structural example is, for example, a so-called “lamination” in which the first and second sheet materials 111U and 112U are laminated in a state where they are regularly or irregularly shifted from each other in the Y-axis direction. This can be caused by “deviation”. Alternatively, it may also be caused by “print misalignment” in the width direction of the first and second unfired internal electrodes 12c and 13c on the first and second sheet materials 111U and 112U.

そして図１０に示す未焼成セラミックチップ１１Ｕｄ（構造例４）においては、未焼成内部電極１２Ｕ、１３Ｕが、積層方向に沿って一方の幅方向に漸次（あるいは段階的に）ずれた状態で配置された形態を有する。図示の例では、未焼成セラミックチップ１１Ｕｄの高さ方向の中央部に配置された未焼成内部電極１２Ｕ，１３Ｕにはほぼ偏りが見られないが、当該中央部から積層方向に沿って主面ＭＵ１，ＭＵ２にそれぞれ近づくにつれ、未焼成内部電極１２Ｕ，１３Ｕの幅方向の偏りが次第に大きくなっている。これにより、主面ＭＵ１，ＭＵ２寄りに配置された未焼成内部電極１２Ｕ，１３Ｕの各縁部１２１Ｕ，１２２Ｕ，１３１Ｕ，１３２Ｕと、未焼成セラミックチップ１１Ｕｄの各側面ＳＵ１，ＳＵ２とは、それぞれ所定の離間幅（Ｗｙ）を形成することができないことになる。このような構造例は、例えば上記積層工程において、第１及び第２のシート材１１１Ｕ，１１２ＵをＺ軸方向に相互に圧着する際のＹ軸方向への「倒れ」や「裁断ズレ」等の複合的な要因で発生し得る。   In the unfired ceramic chip 11Ud (Structural Example 4) shown in FIG. 10, the unfired internal electrodes 12U and 13U are arranged in a state of being gradually (or stepwise) shifted in one width direction along the stacking direction. Have different forms. In the illustrated example, the unfired internal electrodes 12U and 13U disposed in the center portion in the height direction of the unfired ceramic chip 11Ud are not substantially biased, but the main surface MU1 extends from the center portion along the stacking direction. , MU <b> 2, the bias in the width direction of the unfired internal electrodes 12 </ b> U, 13 </ b> U gradually increases. As a result, the edge portions 121U, 122U, 131U, 132U of the unfired internal electrodes 12U, 13U disposed near the main surfaces MU1, MU2 and the side surfaces SU1, SU2 of the unfired ceramic chip 11Ud are respectively predetermined. The separation width (Wy) cannot be formed. Such a structural example is, for example, “falling” or “cutting misalignment” in the Y-axis direction when the first and second sheet materials 111U and 112U are pressure-bonded to each other in the Z-axis direction in the above-described lamination process. It can occur due to multiple factors.

以上の構造例２〜４に係る未焼成セラミックチップ１１Ｕｂ，１１Ｕｃ，１１Ｕｄは、構造例１に係る未焼成セラミックチップ１１Ｕａとの外観上の相違をいずれも確認することができない。したがって構造例２〜４に係る未焼成セラミックチップは、焼成後の全品検査等を経てはじめて不良品であることが確認されるものであり、結果的に歩留まりの向上を阻害するものであった。   None of the non-fired ceramic chips 11Ub, 11Uc, and 11Ud according to the structural examples 2 to 4 can be confirmed in appearance from the non-fired ceramic chips 11Ua according to the structural example 1. Therefore, the unsintered ceramic chips according to Structural Examples 2 to 4 are confirmed to be defective only after the inspection of all products after firing, and as a result, the improvement of the yield is hindered.

一方、歩留まりを向上させるべく、裁断精度、積層精度等を向上させることで構造例１のような設計通りの構造の製品割合を高めることも考えられる。しかしながら、積層コンデンサの製品サイズの小型化が進む中で、裁断精度、積層精度の向上には技術的にも限界があり、現実的ではない。さらに近年、内部電極層１２，１３の交差面積を広げることで更なる大容量化を進める傾向にあるため、サイドマージン確保の重要性が益々顕著となる。   On the other hand, in order to improve the yield, it is also conceivable to increase the product ratio of the structure as designed as in Structural Example 1 by improving the cutting accuracy, stacking accuracy, and the like. However, as the product size of multilayer capacitors is reduced, there is a technical limit in improving cutting accuracy and multilayer accuracy, which is not realistic. Further, in recent years, since there is a tendency to further increase the capacity by expanding the crossing area of the internal electrode layers 12 and 13, the importance of securing the side margin becomes more and more significant.

そこで本実施形態では、上記焼成工程において酸化のための還元雰囲気を採用することにより、所定のサイドマージンを安定して確保することができる積層コンデンサを得るようにしている。すなわち焼成セラミックチップの側面ＳＵ１，ＳＵ２と内部電極層１２Ｕ，１３Ｕの縁部１２１Ｕ，１２２Ｕ，１３１Ｕ，１３２Ｕとの間に所定の離間幅（Ｗｙ）が形成されていない場合でも、所定幅（Ｗｙ）のサイドマージン内に位置する電極層１２Ｕ，１３Ｕの縁部１２１Ｕ，１２２Ｕ，１３１Ｕ，１３２Ｕを酸化により非導体化できる焼成条件が採用される。   Therefore, in this embodiment, a multilayer capacitor that can stably secure a predetermined side margin is obtained by adopting a reducing atmosphere for oxidation in the firing step. That is, even when the predetermined separation width (Wy) is not formed between the side surfaces SU1, SU2 of the fired ceramic chip and the edge portions 121U, 122U, 131U, 132U of the internal electrode layers 12U, 13U, the predetermined width (Wy). The firing conditions are employed in which the edge portions 121U, 122U, 131U, 132U of the electrode layers 12U, 13U located within the side margins of the electrode are made non-conductive by oxidation.

以下、本実施形態の焼成工程の条件等について説明する。まず、未焼成セラミックチップ１１Ｕを図示しない焼成炉内に配置する。そして、当該焼成炉内を窒素等の不活性ガス雰囲気に置換し、さらに酸素ガス等の酸化性ガスを微量導入して調圧する。この際、酸素分圧（ＰＯ_２）を、例えば、内部電極層を形成する金属と当該金属の酸化物との平衡酸素分圧に近い条件に設定することで、当該金属の酸化反応を緩やかとし、反応の制御を容易に行うことができる。具体的に、内部電極層がＮｉからなる場合には、Ｎｉ−ＮｉＯの平衡酸素分圧に相当する酸素分圧（約１０^−３Ｐａ）に近い、１０^−７〜１０^−８ａｔｍ（約１０^−２〜１０^−３Ｐａ）と設定することができる。 Hereinafter, the conditions of the baking process of this embodiment, etc. are demonstrated. First, the unfired ceramic chip 11U is placed in a firing furnace (not shown). Then, the inside of the firing furnace is replaced with an inert gas atmosphere such as nitrogen, and a small amount of an oxidizing gas such as oxygen gas is introduced to adjust the pressure. At this time, the oxygen partial pressure (PO ₂ ) is set, for example, to a condition close to the equilibrium oxygen partial pressure of the metal forming the internal electrode layer and the metal oxide, thereby slowing down the oxidation reaction of the metal. The reaction can be easily controlled. Specifically, when the internal electrode layer is made of Ni, 10 ⁻⁷ to 10 ⁻⁸ atm (about 10 −10) which is close to the oxygen partial pressure (about 10 ⁻³ Pa) corresponding to the equilibrium oxygen partial pressure of Ni—NiO. ⁻² to 10 ⁻³ Pa).

また、焼成時の温度制御については、以下のような条件を採用することができる。例えば、昇温速度を３０００℃／ｈ〜２００００℃／ｈとし、所定温度（１０００℃〜１３００℃）に達した場合は、当該温度で０〜６００秒保持する。さらに、被焼成物が１０００℃以上の状態にある時間は１０分以内であることが望ましい。昇温速度は特に限定されず、例えば、酸化の範囲を狭くする場合は昇温速度を早くし保持時間を短く設定し、酸化の範囲を広くする場合は昇温速度を遅くし保持時間を長く設定する。   Moreover, the following conditions can be employ | adopted about temperature control at the time of baking. For example, when the temperature increase rate is 3000 ° C./h to 20000 ° C./h and the temperature reaches a predetermined temperature (1000 ° C. to 1300 ° C.), the temperature is held for 0 to 600 seconds. Furthermore, it is desirable that the time during which the object to be fired is in a state of 1000 ° C. or higher is within 10 minutes. The heating rate is not particularly limited. For example, when the oxidation range is narrowed, the heating rate is increased and the holding time is set short, and when the oxidation range is widened, the heating rate is slowed and the holding time is lengthened. Set.

上記条件下で焼成を行うことで、未焼成セラミックチップ１１Ｕ、内部電極層１２Ｕ，１３Ｕ、および未焼成外部電極がそれぞれ焼成される。また、この焼成工程において、炉内の酸素はセラミックチップ１１Ｕの各側面ＳＵ１，ＳＵ２から内部へ侵入し、上記離間幅Ｗｙ内の側面Ｓ１，Ｓ２の近傍に位置する内部電極層１２Ｕ，１３Ｕの縁部を部分的に酸化し、非導電性の金属酸化物を形成する。以上のように焼成条件（温度、時間、酸素分圧等）を適宜調整することにより、各内部電極層１２，１３の偏りの大きさに関係なく、側面Ｓ１，Ｓ２から所定幅（Ｗｙ）の絶縁領域、すなわちサイドマージン１６，１７を形成することができる。   By firing under the above conditions, the unfired ceramic chip 11U, the internal electrode layers 12U and 13U, and the unfired external electrode are fired, respectively. In this firing step, oxygen in the furnace penetrates into the inside from the side surfaces SU1 and SU2 of the ceramic chip 11U, and the edges of the internal electrode layers 12U and 13U located in the vicinity of the side surfaces S1 and S2 within the separation width Wy. The part is partially oxidized to form a non-conductive metal oxide. As described above, by appropriately adjusting the firing conditions (temperature, time, oxygen partial pressure, etc.), a predetermined width (Wy) from the side surfaces S1, S2 regardless of the size of the bias of each internal electrode layer 12,13. Insulating regions, that is, side margins 16 and 17 can be formed.

なお炉内の酸素は未焼成セラミックチップ１１Ｕの両主面Ｍ１，Ｍ２からも侵入するが、これら両主面ＭＵ１，ＭＵ２を構成する複数枚の未焼成セラミックシート１１０Ｕの厚みをＷｙより大きくすることで、最上層および最下層の内部電極層表面の酸化が阻止される。   Oxygen in the furnace also enters from both main surfaces M1 and M2 of the unfired ceramic chip 11U, but the thickness of the plurality of unfired ceramic sheets 110U constituting both the main surfaces MU1 and MU2 is made larger than Wy. Thus, oxidation of the uppermost and lowermost internal electrode layer surfaces is prevented.

なおまた、未焼成外部電極の表面も上記焼成処理の際に酸化され得るが、焼成後、外部電極１４，１５の表面を研磨することにより酸化層を除去することができる。また、外部電極１４，１５の表面の酸化を防止するため、未焼成外部電極の形成前に未焼成セラミックチップ１１Ｕの上記条件での焼成処理を実施した後、端子面Ｔ１，Ｔ２へ外部電極１４，１５を形成するようにしてもよい。この場合、焼成後、端子面Ｔ１，Ｔ２の表面を研磨して引出端部１２３，１３３の酸化部分を除去すればよい。さらに外部電極１４，１５として、上記酸素分圧の条件下では酸化されない又は酸化されにくい金属材料が採用されてもよい。   In addition, the surface of the unfired external electrode can also be oxidized during the firing treatment, but the oxidized layer can be removed by polishing the surfaces of the external electrodes 14 and 15 after firing. Further, in order to prevent the oxidation of the surfaces of the external electrodes 14 and 15, after firing the unfired ceramic chip 11U under the above conditions before forming the unfired external electrodes, the external electrodes 14 are connected to the terminal surfaces T1 and T2. , 15 may be formed. In this case, after firing, the surfaces of the terminal surfaces T1 and T2 may be polished to remove the oxidized portions of the extraction end portions 123 and 133. Further, as the external electrodes 14 and 15, a metal material that is not oxidized or hardly oxidized under the above-mentioned oxygen partial pressure condition may be employed.

サイドマージン１６，１７の幅は、典型的には、図３，４で示したカットラインＬ１から内部電極１２Ｕ，１３Ｕまでの距離Ｗｙで設定される。以下、上述の構造例ごとに、本実施形態に係る積層コンデンサの内部構造を説明する。なお焼成前後においてセラミックシートの寸法収縮が生じ得るが、説明を分かり易くするため、ここでは焼成前後において距離Ｗｙの大きさは不変であるとして説明する。   The widths of the side margins 16 and 17 are typically set by the distance Wy from the cut line L1 to the internal electrodes 12U and 13U shown in FIGS. Hereinafter, the internal structure of the multilayer capacitor in accordance with this embodiment will be described for each of the above structural examples. Although the dimensional shrinkage of the ceramic sheet may occur before and after firing, in order to make the explanation easy to understand, here, it is assumed that the size of the distance Wy is unchanged before and after firing.

［構造例１］
図１１は、構造例１に係る積層コンデンサ１０ａのＸ軸方向から見た断面構造を示す概略断面図である。構造例１は、上述の通り、設計通りの本来の内部構造を有し、内部電極層１２，１３が素体１１の幅方向（Ｙ軸方向）のほぼ中央部に位置している。 [Structure Example 1]
FIG. 11 is a schematic cross-sectional view showing a cross-sectional structure of the multilayer capacitor 10a according to Structural Example 1 viewed from the X-axis direction. As described above, the structural example 1 has the original internal structure as designed, and the internal electrode layers 12 and 13 are located at substantially the center in the width direction (Y-axis direction) of the element body 11.

内部電極層１２，１３は、幅方向にそれぞれ一対の縁部１２１，１２２（第１，第２の縁部）、１３１，１３２（第３，第４の縁部）を有する。内部電極層１２，１３の一方側の縁部１２１，１３１（第１、第３の縁部）は、一方の側面Ｓ１（第１の側面）側に配置され、他方側の縁部１２２，１３２（第２，第４の縁部）は、他方の側面Ｓ２（第２の側面）側に配置されている。   The internal electrode layers 12 and 13 have a pair of edge portions 121 and 122 (first and second edge portions) and 131 and 132 (third and fourth edge portions) in the width direction, respectively. Edges 121 and 131 (first and third edges) on one side of the internal electrode layers 12 and 13 are arranged on one side S1 (first side) side, and edges 122 and 132 on the other side. The (second and fourth edges) are arranged on the other side S2 (second side) side.

ここで、各内部電極層１２，１３の一方側の縁部１２１，１３１と側面Ｓ１との間の距離（サイドマージン１６の幅）をＷ１とし、各内部電極層１２，１３の他方側の縁部１２２，１３２と側面Ｓ２との間の距離（サイドマージン１７の幅）をＷ２とする。本構造例において、Ｗ１とＷ２とは略同一のＷｙとなる。すなわち、本構造例では、両側面Ｓ１，Ｓ２において絶縁耐圧を確保できるような幅Ｗｙのサイドマージン１６，１７が既に確保されており、いずれの縁部１２１，１３１，１２２，１３２も酸化処理されていない。   Here, the distance (width of the side margin 16) between the edge portions 121, 131 on one side of each internal electrode layer 12, 13 and the side surface S1 is W1, and the other edge of each internal electrode layer 12, 13 is set to W1. The distance between the portions 122 and 132 and the side surface S2 (the width of the side margin 17) is W2. In this structural example, W1 and W2 are substantially the same Wy. That is, in the present structural example, the side margins 16 and 17 having a width Wy that can ensure the withstand voltage are already secured on both side surfaces S1 and S2, and any of the edge portions 121, 131, 122, and 132 is oxidized. Not.

［構造例２］
図１２は、本実施形態の構造例２に係る積層コンデンサ１０ｂのＸ軸方向から見た断面構造を示す概略断面図である。上述の通り、構造例２では、内部電極層１２，１３がＺ軸方向に均一に整列してはいるものの、全体として素体１１の一方の側面Ｓ１側に偏って配置されている。 [Structural Example 2]
FIG. 12 is a schematic cross-sectional view showing a cross-sectional structure of the multilayer capacitor 10b according to Structural Example 2 of this embodiment viewed from the X-axis direction. As described above, in the structural example 2, although the internal electrode layers 12 and 13 are evenly aligned in the Z-axis direction, they are arranged so as to be biased toward the one side S1 side of the element body 11 as a whole.

本構造例において、複数の内部電極層１２，１３の一方側の縁部１２１，１３１は、側面Ｓ１との間の距離Ｗ１がＷｙよりも狭いため、縁部１２１，１３１は酸化処理された非導電性領域Ｒｗ１をそれぞれ有する。非導電性領域Ｒｗ１は、側面Ｓ１から素体１１の内部へＷ１（第１の深さ）以上Ｗｙ（第２の深さ）以下の範囲にわたって形成された、金属酸化物ＮｉＯで構成される。   In this structural example, the edge portions 121 and 131 on one side of the plurality of internal electrode layers 12 and 13 have a distance W1 between the side surface S1 smaller than Wy, so that the edge portions 121 and 131 are not oxidized. Each has a conductive region Rw1. The non-conductive region Rw1 is composed of a metal oxide NiO formed from the side surface S1 to the inside of the element body 11 over a range from W1 (first depth) to Wy (second depth).

一方、複数の内部電極層１２，１３の他方側の縁部１２２，１３２は、側面Ｓ２との距離Ｗ２がＷｙよりも広く形成されているため、縁部１２２，１３２は酸化処理されていない金属Ｎｉで構成される。   On the other hand, the edges 122 and 132 on the other side of the plurality of internal electrode layers 12 and 13 are formed so that the distance W2 to the side surface S2 is wider than Wy, so that the edges 122 and 132 are not oxidized. It is composed of Ni.

以上のように、構造例２に係る積層コンデンサ１０ｂは、内部電極層１２，１３の一方側の縁部１２１，１３１が第１の側面Ｓ１からの深さＷｙまで非導体化処理（本実施形態では酸化処理）されている構成を有する。これにより、内部電極層１２，１３の縁部１２１，１３１がいずれも第１の側面Ｓ１と近接し、所定距離（Ｗｙ）の離間幅を形成することができない場合であっても、所定幅（Ｗｙ）のサイドマージン１６，１７を確実に確保することができ、所定の絶縁耐圧を有する積層コンデンサ１０ｂを得ることができる。また上記焼成条件により、本来不良品として排除されていた当該構造例の製品を良品化することができるため、歩留まりを大幅に向上させることが可能となる。   As described above, in the multilayer capacitor 10b according to the structural example 2, the edge portions 121 and 131 on the one side of the internal electrode layers 12 and 13 are processed to be non-conductive until the depth Wy from the first side surface S1 (this embodiment). In this case, the structure is oxidized. As a result, even if the edge portions 121 and 131 of the internal electrode layers 12 and 13 are both close to the first side surface S1 and a separation width of a predetermined distance (Wy) cannot be formed, the predetermined width ( Wy) side margins 16 and 17 can be ensured, and the multilayer capacitor 10b having a predetermined withstand voltage can be obtained. In addition, the product of the structure example that was originally excluded as a defective product can be made non-defective by the above baking conditions, so that the yield can be greatly improved.

［構造例３］
図１３は、本実施形態の構造例３に係る積層コンデンサ１０ｃのＸ軸方向から見た断面構造を示す概略断面図である。本構造例では、内部電極層１２，１３がＺ軸方向に均一に整列しておらず、素体１１の一方の側面Ｓ１側に偏って配置されるものと、他方の側面Ｓ２側に偏って配置されるものとが混在した形態を有する。 [Structural Example 3]
FIG. 13 is a schematic cross-sectional view showing a cross-sectional structure of the multilayer capacitor 10c according to Structural Example 3 of this embodiment viewed from the X-axis direction. In this structural example, the internal electrode layers 12 and 13 are not evenly aligned in the Z-axis direction, and are biased toward one side S1 of the element body 11, and biased toward the other side S2. It has a form in which what is arranged is mixed.

すなわち本構造例では、図１３に示すようにＷ１とＷ２との値にばらつきが見られ、内部電極層１２，１３の一方側の縁部１２１，１３１と第１の側面Ｓ１との距離Ｗ１は、Ｗ１１以上Ｗ１２以下の範囲にあり、他方側の縁部１２２，１３２と第２の側面Ｓ２との距離Ｗ２は、Ｗ２１以上Ｗ２２以下の範囲にある。   That is, in this structural example, as shown in FIG. 13, the values of W1 and W2 vary, and the distance W1 between the edge portions 121 and 131 on one side of the internal electrode layers 12 and 13 and the first side surface S1 is , W11 to W12, and the distance W2 between the other edge 122, 132 and the second side surface S2 is W21 to W22.

一方側の縁部１２１，１３１のうち、第１の側面Ｓ１からの距離がＷｙより狭い領域では、非導電性領域Ｒｗ１が形成される。非導電性領域Ｒｗ１は、第１の側面Ｓ１から素体１１の内部へＷ１（第１の深さ）以上Ｗｙ（第２の深さ）以下の範囲にわたって形成された、金属酸化物ＮｉＯで構成される。非導電性領域Ｒｗ１の形成幅は、Ｗｙ−Ｗ１であり、Ｗ１の値に応じて規定される。   A non-conductive region Rw1 is formed in a region where the distance from the first side surface S1 is shorter than Wy among the edge portions 121 and 131 on one side. The non-conductive region Rw1 is composed of a metal oxide NiO formed from the first side surface S1 to the inside of the element body 11 over a range of W1 (first depth) to Wy (second depth). Is done. The formation width of the non-conductive region Rw1 is Wy−W1, and is defined according to the value of W1.

同様に、他方側の縁部１２２，１３２のうち、第２の側面Ｓ２からの距離がＷｙより狭い領域では、非導電性領域Ｒｗ２が形成される。非導電性領域Ｒｗ２は、第２の側面Ｓ２から素体１１の内部へＷ２（第１の深さ）以上Ｗｙ（第２の深さ）以下の範囲にわたって形成された、金属酸化物ＮｉＯで構成される。非導電性領域Ｒｗ２の形成幅は、Ｗｙ−Ｗ２となり、Ｗ２の値に応じて規定される。   Similarly, a non-conductive region Rw2 is formed in a region where the distance from the second side surface S2 is shorter than Wy in the other edge portions 122 and 132. The non-conductive region Rw2 is composed of a metal oxide NiO formed from the second side surface S2 to the inside of the element body 11 over a range from W2 (first depth) to Wy (second depth). Is done. The formation width of the non-conductive region Rw2 is Wy−W2, and is defined according to the value of W2.

以上のように、構造例３に係る積層コンデンサ１０ｃにおいても、内部電極層１２，１３のズレ幅にかかわらず、所定幅（Ｗｙ）で形成されたサイドマージン１６，１７を確実に確保することができる。これにより、所定の絶縁耐圧を有する積層コンデンサ１０ｃを得ることができる。また上記焼成条件により、本来不良品として排除されていた当該構造例の製品を良品化することができるため、歩留まりを大幅に向上させることが可能となる。   As described above, also in the multilayer capacitor 10c according to the structural example 3, the side margins 16 and 17 formed with the predetermined width (Wy) can be reliably ensured regardless of the displacement width of the internal electrode layers 12 and 13. it can. Thereby, the multilayer capacitor 10c having a predetermined withstand voltage can be obtained. In addition, the product of the structure example that was originally excluded as a defective product can be made non-defective by the above baking conditions, so that the yield can be greatly improved.

［構造例４］
図１４は、本実施形態の構造例４に係る積層コンデンサ１０ｄのＸ軸方向から見た断面構造を示す概略断面図である。本構造例では、内部電極層１２，１３が積層方向に沿って一方の幅方向に漸次（あるいは段階的に）ずれた状態で配置された形態を有する。 [Structural Example 4]
FIG. 14 is a schematic cross-sectional view showing a cross-sectional structure of the multilayer capacitor 10d according to Structural Example 4 of this embodiment viewed from the X-axis direction. In this structure example, the internal electrode layers 12 and 13 are arranged in a state of being gradually shifted (or stepwise) in one width direction along the stacking direction.

本構造例では、素体１１の高さ方向の中央部に配置された内部電極層１２，１３についてはほぼ偏りが見られず、内部電極層１２，１３の一方側の縁部１２１，１３１と第１の側面Ｓ１との距離Ｗ１および他方側の縁部１２２，１３２と第２の側面Ｓ２との距離Ｗ２は、いずれも約Ｗｙである。一方で、中央部から下層側（主面Ｍ２側）に近づくにつれ、内部電極層１２，１３の一方側の縁部１２１，１３１と第１の側面Ｓ１との距離はＷｙより狭くなり、最小でＷ１３となる。同様に、中央部から上層側（主面Ｍ１）側に近づくにつれ、内部電極層１２，１３の他方側の縁部１２２，１３２と第２の側面Ｓ２との距離はＷｙより狭くなり、最小でＷ２３となる。   In the present structural example, the internal electrode layers 12 and 13 arranged in the central portion in the height direction of the element body 11 are not substantially biased, and the edge portions 121 and 131 on one side of the internal electrode layers 12 and 13 and The distance W1 between the first side surface S1 and the distance W2 between the other side edges 122, 132 and the second side surface S2 are both about Wy. On the other hand, as it approaches the lower layer side (main surface M2 side) from the central portion, the distance between the edge portions 121 and 131 on one side of the internal electrode layers 12 and 13 and the first side surface S1 becomes narrower than Wy, and is minimum. W13. Similarly, as it approaches the upper layer side (main surface M1) side from the central portion, the distance between the edge portions 122 and 132 on the other side of the internal electrode layers 12 and 13 and the second side surface S2 becomes narrower than Wy, and is minimum. W23.

このような構造例の積層コンデンサ１０ｄにおいては、中央部から下層側の内部電極層１２，１３の縁部１２１，１３１は、第１の側面Ｓ１からの距離がＷｙ以下の領域に非導電性領域Ｒｗ１が形成される。非導電性領域Ｒｗ１は、第１の側面Ｓ１から素体１１の内部へＷ１（第１の深さ）以上Ｗｙ（第２の深さ）以下の範囲にわたって形成された、金属酸化物ＮｉＯで構成される。非導電性領域Ｒｗ１の形成幅は、Ｗｙ−Ｗ１であり、主面Ｍ１に近づくにつれ大きな値となる。   In the multilayer capacitor 10d having such a structural example, the edge portions 121 and 131 of the internal electrode layers 12 and 13 on the lower layer side from the central portion are non-conductive regions in regions where the distance from the first side surface S1 is Wy or less. Rw1 is formed. The non-conductive region Rw1 is composed of a metal oxide NiO formed from the first side surface S1 to the inside of the element body 11 over a range of W1 (first depth) to Wy (second depth). Is done. The formation width of the non-conductive region Rw1 is Wy−W1, and increases as it approaches the main surface M1.

同様に、中央部から上層側の内部電極層１２，１３の縁部１２２，１３２は、第２の側面Ｓ２からの距離がＷｙ以下の領域に非導電性領域Ｒｗ２が形成される。非導電性領域Ｒｗ２は、第２の側面Ｓ２から素体１１の内部へＷ２（第１の深さ）以上Ｗｙ（第２の深さ）以下の範囲にわたって形成された、金属酸化物ＮｉＯで構成される。非導電性領域Ｒｗ２の形成幅は、Ｗｙ−Ｗ２であり、主面Ｍ２に近づくにつれ大きな値となる。   Similarly, the edge portions 122 and 132 of the internal electrode layers 12 and 13 on the upper layer side from the central portion are formed with a nonconductive region Rw2 in a region whose distance from the second side surface S2 is Wy or less. The non-conductive region Rw2 is composed of a metal oxide NiO formed from the second side surface S2 to the inside of the element body 11 over a range from W2 (first depth) to Wy (second depth). Is done. The formation width of the non-conductive region Rw2 is Wy−W2, and increases as it approaches the main surface M2.

以上のように、構造例４に係る積層コンデンサ１０ｄにおいても、素体１１に対する内部電極層１２，１３の相対位置にかかわらず、所定幅（Ｗｙ）で形成されたサイドマージン１６，１７を確実に確保することができる。これにより、所定の絶縁耐圧を有する積層コンデンサ１０ｃを得ることができる。また上記焼成条件により、本来不良品として排除されていた当該構造例の製品を良品化することができるため、歩留まりを大幅に向上させることが可能となる。   As described above, also in the multilayer capacitor 10d according to the structural example 4, the side margins 16 and 17 formed with the predetermined width (Wy) are surely provided regardless of the relative positions of the internal electrode layers 12 and 13 with respect to the element body 11. Can be secured. Thereby, the multilayer capacitor 10c having a predetermined withstand voltage can be obtained. In addition, the product of the structure example that was originally excluded as a defective product can be made non-defective by the above baking conditions, so that the yield can be greatly improved.

上述のように構造例２〜４に係る積層コンデンサ１０ｂ，１０ｄ，１０ｄにおいては、内部電極層１２，１３各々の両側の縁部のうちいずれか一方の縁部が酸化処理されることで、所定のサイドマージン１６，１７が形成される。このような構造を一般化すると、式（１）のようになる。
Ｍ＝Ｗｙ−Ｗ１＝（１／２）×（Ｗ１＋Ｗ２）−Ｗ１・・・（１）
ここで、
（ａ１）Ｍ＞０（Ｗ１＜Ｗ２）の場合：側面Ｓ１側の内部電極層の縁部１２１，１３１（第１，第３の縁部）が酸化されている。
（ａ２）Ｍ＜０（Ｗ１＞Ｗ２）の場合：側面Ｓ２側の内部電極層の縁部１２２，１３２（第２，第４の縁部）が酸化されている。
（ａ３）Ｍ＝０の場合：内部電極層のいずれの縁部も酸化されていない。 As described above, in the multilayer capacitors 10b, 10d, and 10d according to the structural examples 2 to 4, any one of the edges on both sides of each of the internal electrode layers 12 and 13 is oxidized, so that the predetermined value is obtained. Side margins 16 and 17 are formed. When such a structure is generalized, it becomes as shown in Equation (1).
M = Wy−W1 = (1/2) × (W1 + W2) −W1 (1)
here,
(A1) When M> 0 (W1 <W2): Edges 121 and 131 (first and third edges) of the internal electrode layer on the side surface S1 side are oxidized.
(A2) In the case of M <0 (W1> W2): Edges 122 and 132 (second and fourth edges) of the internal electrode layer on the side surface S2 side are oxidized.
(A3) When M = 0: None of the edges of the internal electrode layer is oxidized.

一方、内部電極層の印刷工程、シート積層工程、シート裁断工程、焼成前後の寸法変化等の種々のプロセス上の製造公差を考慮して、Ｗｙの大きさは、例えば図１５に示す積層コンデンサ２０ａのように、目的とするサイドマージン１６，１７の幅（Ｗ１，Ｗ２）よりも大きい幅に設定されてもよい。この場合、実際のサイドマージン１６，１７の幅は、図１５に示した構造例（Ｗ１＝Ｗ２）では式（２）で表される。
Ｗｙ＝Ｗ１＋Ｗ０＝Ｗ２＋Ｗ０・・・（２） On the other hand, in consideration of manufacturing tolerances in various processes such as an internal electrode layer printing process, a sheet laminating process, a sheet cutting process, and a dimensional change before and after firing, the size of Wy is, for example, the multilayer capacitor 20a shown in FIG. As described above, the width may be set larger than the widths (W1, W2) of the target side margins 16, 17. In this case, the actual widths of the side margins 16 and 17 are expressed by Expression (2) in the structural example (W1 = W2) shown in FIG.
Wy = W1 + W0 = W2 + W0 (2)

ここで、Ｗ０は、上記公差の最大値によって適宜設定され、例えば、Ｗｙの０．３倍程度とすることができる。この場合、上記（１）式におけるＭの最大値の絶対値をＺとしたとき、以下のように場合分けられる。
（ｂ１）（Ｗ１＜Ｗ２）かつＺ≧｛（１／２）×（Ｗ１＋Ｗ２）｝×０．３の場合：側面Ｓ１側の内部電極層の縁部１２１，１３１（第１，第３の縁部）が酸化されている。
（ｂ２）（Ｗ１＞Ｗ２）かつＺ≧｛（１／２）×（Ｗ１＋Ｗ２）｝×０．３の場合：側面Ｓ２側の内部電極層の縁部１２２，１３２（第２，第４の縁部）が酸化されている。
（ｂ３）０≦Ｚ＜｛（１／２）×（Ｗ１＋Ｗ２）｝×０．３の場合：内部電極層のいずれの縁部も酸化されていない。 Here, W0 is appropriately set according to the maximum value of the tolerance, and can be, for example, about 0.3 times Wy. In this case, when the absolute value of the maximum value of M in the above equation (1) is Z, the cases are classified as follows.
(B1) When (W1 <W2) and Z ≧ {(1/2) × (W1 + W2)} × 0.3: Edges 121 and 131 (first and third edges) of the internal electrode layer on the side S1 side Part) is oxidized.
(B2) When (W1> W2) and Z ≧ {(1/2) × (W1 + W2)} × 0.3: Edges 122 and 132 (second and fourth edges) of the internal electrode layer on the side S2 side Part) is oxidized.
(B3) When 0 ≦ Z <{(1/2) × (W1 + W2)} × 0.3: None of the edges of the internal electrode layer is oxidized.

以上のように本実施形態によれば、所定の絶縁耐圧を有する積層コンデンサを安定に得ることができる。また、所定幅のサイドマージンを安定して形成することができるため、所定の絶縁耐圧だけでなく、所定の耐湿性能をも得ることができ、これにより信頼性を向上させることができる。さらに、良品化率を高めることができるため、歩留まりを大幅に向上させることが可能となる。   As described above, according to the present embodiment, a multilayer capacitor having a predetermined withstand voltage can be obtained stably. In addition, since a side margin with a predetermined width can be stably formed, not only a predetermined withstand voltage but also a predetermined moisture resistance can be obtained, thereby improving the reliability. Furthermore, since the yield rate can be increased, the yield can be greatly improved.

以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。   The embodiment of the present invention has been described above, but the present invention is not limited to the above-described embodiment, and it is needless to say that various modifications can be made without departing from the gist of the present invention.

以上の実施形態では、内部電極層１２，１３の縁部の非導体化処理を焼成工程中に行ったが、これに限られない。例えば、焼成工程の後に熱処理工程を追加し、当該熱処理工程によって非導体化処理を行ってもよい。   In the above embodiment, the non-conductor treatment of the edges of the internal electrode layers 12 and 13 is performed during the firing step, but the present invention is not limited to this. For example, a heat treatment step may be added after the firing step, and the non-conductor treatment may be performed by the heat treatment step.

１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，２０ａ・・・積層コンデンサ
１１・・・素体
１２・・・第１の内部電極層
１３・・・第２の内部電極層
１４・・・第１の外部電極
１５・・・第２の外部電極
１２１・・・第１の内部電極層の縁部（第１の縁部）
１２２・・・第１の内部電極層の縁部（第２の縁部）
１３１・・・第２の内部電極層の縁部（第３の縁部）
１３２・・・第２の内部電極層の縁部（第４の縁部）
Ｔ１・・・第１の端子面
Ｔ２・・・第２の端子面
Ｓ１・・・第１の側面
Ｓ２・・・第２の側面 10, 10a, 10b, 10c, 10d, 20a ... multilayer capacitor 11 ... element body 12 ... first internal electrode layer 13 ... second internal electrode layer 14 ... first external Electrode 15... Second external electrode 121... Edge (first edge) of first internal electrode layer
122 ... Edge of the first internal electrode layer (second edge)
131 ... Edge of the second internal electrode layer (third edge)
132: Edge of the second internal electrode layer (fourth edge)
T1: First terminal surface T2: Second terminal surface S1: First side surface S2: Second side surface

Claims (6)

第１の軸方向に相互に対向する第１及び第２の端子面と、前記第１の軸方向に直交する第２の軸方向に相互に対向する第１及び第２の側面とを有し、誘電体からなる素体と、
前記第１の側面に対向する第１の縁部と、前記第２の側面と対向する第２の縁部とをそれぞれ有し、前記第１及び第２の縁部のうちいずれか一方が非導電性の金属酸化物で構成され、前記第１及び第２の軸方向と直交する第３の軸方向に相互に対向するように前記素体の内部に配置された、複数の第１の内部電極層と、
前記第１の側面に対向する第３の縁部と、前記第２の側面に対向する第４の縁部とをそれぞれ有し、前記第３及び第４の縁部のうちいずれか一方が非導電性の金属酸化物で構成され、前記第３の軸方向に前記複数の第１の内部電極層と各々が相互に対向するように前記素体の内部に配置された、複数の第２の内部電極層と、
前記第１の端子面に配置され、前記複数の第１の内部電極層と電気的に接続される第１の外部電極と、
前記第２の端子面に配置され、前記複数の第２の内部電極層と電気的に接続される第２の外部電極と
を具備する積層コンデンサ。 First and second terminal surfaces facing each other in the first axial direction, and first and second side surfaces facing each other in a second axial direction orthogonal to the first axial direction An element body made of a dielectric,
Each of the first and second edges has a first edge that faces the first side and a second edge that faces the second side, and one of the first and second edges is non- A plurality of first interiors made of a conductive metal oxide and disposed inside the element body so as to face each other in a third axial direction orthogonal to the first and second axial directions An electrode layer;
It said third edge portion opposite the first side, said a second side surface and a fourth opposing edges, respectively, said third and fourth either the edge non A plurality of second metal electrodes made of a conductive metal oxide and disposed in the element body so that each of the plurality of first internal electrode layers faces each other in the third axial direction. An internal electrode layer;
A first external electrode disposed on the first terminal surface and electrically connected to the plurality of first internal electrode layers;
A multilayer capacitor comprising: a second external electrode disposed on the second terminal surface and electrically connected to the plurality of second internal electrode layers. 請求項１に記載の積層コンデンサであって、
前記第１及び第３縁部と前記第１の側面との距離をそれぞれＷ１、前記第２及び第４の縁部と前記第２の側面との距離をそれぞれＷ２としたとき、以下の関係を満たす積層コンデンサ。
Ｍ＝（１／２）×（Ｗ１＋Ｗ２）−Ｗ１
ここで、
Ｍ＞０（Ｗ１＜Ｗ２）の場合、前記第１及び第３の縁部の少なくとも一方が非導電性の金属酸化物で構成されており、
Ｍ＜０（Ｗ１＞Ｗ２）の場合：前記第２及び第４の縁部の少なくとも一方が非導電性の金属酸化物で構成されており、
Ｍ＝０の場合：前記第１〜第４の縁部のいずれもが非導電性の金属酸化物で構成されていない。 The multilayer capacitor according to claim 1,
When the distance between the first and third edge portions and the first side surface is W1, and the distance between the second and fourth edge portions and the second side surface is W2, respectively, the following relationship is established. Filled multilayer capacitor.
M = (1/2) × (W1 + W2) −W1
here,
When M> 0 (W1 <W2), at least one of the first and third edges is made of a non-conductive metal oxide ,
In the case of M <0 (W1> W2): at least one of the second and fourth edges is made of a non-conductive metal oxide ,
When M = 0: None of the first to fourth edges is made of a non-conductive metal oxide . 請求項２に記載の積層コンデンサであって、
前記Ｍの最大値の絶対値をＺとしたとき、以下の関係を満たす積層コンデンサ。
Ｍ＝（１／２）×（Ｗ１＋Ｗ２）−Ｗ１
ここで、
（Ｗ１＜Ｗ２）かつＺ≧｛（１／２）×（Ｗ１＋Ｗ２）｝×０．３の場合、前記第１及び第３の縁部の少なくとも一方が非導電性の金属酸化物で構成されており、
（Ｗ１＞Ｗ２）かつＺ≧｛（１／２）×（Ｗ１＋Ｗ２）｝×０．３の場合、前記第２及び第４の縁部の少なくとも一方が非導電性の金属酸化物で構成されており、
０≦Ｚ＜｛（１／２）×（Ｗ１＋Ｗ２）｝×０．３の場合、前記第１〜第４の縁部のいずれもが非導電性の金属酸化物で構成されていない。 The multilayer capacitor according to claim 2,
A multilayer capacitor satisfying the following relationship, where Z is the absolute value of the maximum value of M.
M = (1/2) × (W1 + W2) −W1
here,
When (W1 <W2) and Z ≧ {(1/2) × (W1 + W2)} × 0.3, at least one of the first and third edges is made of a non-conductive metal oxide. And
When (W1> W2) and Z ≧ {(1/2) × (W1 + W2)} × 0.3, at least one of the second and fourth edges is made of a non-conductive metal oxide. And
In the case of 0 ≦ Z <{(1/2) × (W1 + W2)} × 0.3, none of the first to fourth edges is made of a nonconductive metal oxide . 請求項１に記載の積層コンデンサであって、
前記非導電性の金属酸化物で構成された第１〜第４の縁部は、前記第１及び第２の側面から前記素体の内部へ第１の深さ以上、第２の深さ以下の範囲にわたって形成される
積層コンデンサ。 The multilayer capacitor according to claim 1,
The first to fourth edges formed of the non-conductive metal oxide are not less than the first depth and not more than the second depth from the first and second side surfaces to the inside of the element body. Multilayer capacitor formed over a range of. 請求項１に記載の積層コンデンサであって、
前記第１及び第３の縁部の少なくとも一方が非導電性の金属酸化物で構成されている
積層コンデンサ。 The multilayer capacitor according to claim 1,
A multilayer capacitor in which at least one of the first and third edges is made of a non-conductive metal oxide . 請求項１に記載の積層コンデンサであって、
前記複数の第１の内部電極層は、前記第１の縁部が非導電性の金属酸化物で構成された複数の電極層と、前記第２の縁部が非導電性の金属酸化物で構成された複数の電極層と、を含む
積層コンデンサ。 The multilayer capacitor according to claim 1,
The plurality of first internal electrode layers include a plurality of electrode layers in which the first edge portion is made of a non-conductive metal oxide, and the second edge portion is made of a non-conductive metal oxide. A multilayer capacitor comprising a plurality of configured electrode layers.

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