JP5957994B2 - Manufacturing method of semiconductor device - Google Patents

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Description

本発明は、半導体装置の製造方法及び半導体装置に関する。   The present invention relates to a semiconductor device manufacturing method and a semiconductor device.

窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。例えば、窒化物半導体であるＧａＮは、バンドギャップが３．４ｅＶであり、Ｓｉのバンドギャップ１．１ｅＶ、ＧａＡｓのバンドギャップ１．４ｅＶよりも大きい。   A nitride semiconductor such as GaN, AlN, InN, or a mixed crystal material thereof has a wide band gap, and is used as a high-power electronic device or a short-wavelength light-emitting device. For example, GaN, which is a nitride semiconductor, has a band gap of 3.4 eV, which is larger than the Si band gap of 1.1 eV and the GaAs band gap of 1.4 eV.

このような高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。具体的には、ＡｌＧａＮを電子供給層、ＧａＮを電子走行層に用いたＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差による歪みによりＡｌＧａＮにピエゾ分極等が生じ、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が発生する。このため、高電圧における動作が可能であり、高効率スイッチング素子、電気自動車用等における高耐圧電力デバイスに用いることができる。   As such a high-power electronic device, there is a field effect transistor (FET), in particular, a high electron mobility transistor (HEMT). HEMTs using such nitride semiconductors are used in high power / high efficiency amplifiers, high power switching devices, and the like. Specifically, in a HEMT using AlGaN as an electron supply layer and GaN as an electron transit layer, piezoelectric polarization or the like occurs in AlGaN due to strain due to a difference in lattice constant between AlGaN and GaN, and a high concentration of 2DEG (Two-Dimensional Electron). Gas: two-dimensional electron gas) is generated. For this reason, the operation | movement in a high voltage is possible and it can use for the high voltage | pressure-resistant electric power device in a highly efficient switching element, an electric vehicle use, etc.

このような２ＤＥＧは、通常、ゲート電極等に電圧を印加しない状態においても、ゲート直下の領域において存在しているため、作製されるデバイスはノーマリオンとなってしまう。このため、ノーマリーオフにするために、ゲート電極が形成される領域の窒化物半導体層の一部をエッチングにより除去し、チャネルとゲート電極との距離を縮めて、ゲートリセス構造を形成する方法が、一般的に用いられている。   Such 2DEG usually exists in a region directly under the gate even when no voltage is applied to the gate electrode or the like, so that the device to be manufactured is normally on. Therefore, in order to achieve normally-off, there is a method in which a part of the nitride semiconductor layer in the region where the gate electrode is formed is removed by etching, and the distance between the channel and the gate electrode is reduced to form a gate recess structure. Is commonly used.

また、デバイスの特性の向上等の観点より、ゲート電極と窒化物半導体層の間には、ゲート絶縁膜が形成される場合がある。このようなゲート絶縁膜としては、ＡＬＤ（Atomic Layer Deposition）法により成膜された酸化アルミニウム（Ａｌ２Ｏ３）が、絶縁耐圧が１０〜３０ＭＶ／ｃｍと高いことから、特に有望な材料とされている。 In addition, a gate insulating film may be formed between the gate electrode and the nitride semiconductor layer from the viewpoint of improving device characteristics. As such a gate insulating film, aluminum oxide (Al 2 O 3 ) formed by an ALD (Atomic Layer Deposition) method has a high withstand voltage of 10 to 30 MV / cm, and is considered a particularly promising material. ing.

特開２００２−３５９２５６号公報JP 2002-359256 A

ところで、ＡＬＤ法により成膜された酸化アルミニウム膜は原料ガスに起因する不純物が残留しやすい。具体的には、ＡＬＤ法により成膜された酸化アルミニウム膜には、水酸基（ＯＨ基）が水酸化アルミニウム（Ａｌ（ＯＨ）ｘ）の状態で残留しやすく、このＯＨ基は電子トラップとして作用する。これにより、ゲート電圧における閾値変動の原因となり、ノーマリーオフ化等の妨げとなる。 Incidentally, the aluminum oxide film formed by A L D method impurities are apt to remain due to the raw material gas. Specifically, in an aluminum oxide film formed by the ALD method, a hydroxyl group (OH group) tends to remain in the state of aluminum hydroxide (Al (OH) x), and this OH group acts as an electron trap. . This causes a threshold fluctuation in the gate voltage and hinders normally-off.

また、酸化アルミニウム膜は、ＧａＮ等の窒化物半導体層の上に形成されるが、ＧａＮと酸化アルミニウム膜との界面には、ＧａＯｘが形成される場合があり、このように形成されたＧａＯｘも電子トラップとして作用する。従って、ゲート電圧における閾値変動の原因となり、同様にノーマリーオフ化の妨げとなる。   In addition, the aluminum oxide film is formed on a nitride semiconductor layer such as GaN, but GaOx may be formed at the interface between GaN and the aluminum oxide film. Acts as an electron trap. Therefore, it causes a threshold fluctuation in the gate voltage, and similarly prevents normally-off.

尚、ゲートリセスが形成されたものの上に、ゲート絶縁膜を形成する場合には、ステップカバレッジが問題となる場合があるが、ＡＬＤ法により成膜された酸化アルミニウム膜は、段差被覆性に優れており、良好なステップカバレッジが得られる。   Note that when the gate insulating film is formed on the gate recess, step coverage may be a problem, but the aluminum oxide film formed by the ALD method has excellent step coverage. And good step coverage can be obtained.

よって、窒化物半導体を用いた半導体装置において、ゲート電圧における閾値変動を少なくすることができ、均一性が高く、また、歩留りの高い半導体装置の製造方法及び半導体装置が求められている。   Therefore, there is a need for a semiconductor device manufacturing method and a semiconductor device that can reduce threshold voltage variation in gate voltage, have high uniformity, and have a high yield in a semiconductor device using a nitride semiconductor.

本実施の形態の一観点によれば、基板の上に、窒化物半導体層を形成する工程と、前記窒化物半導体層の上に、Ｈ２Ｏを含む原料ガスを用いて水蒸気酸化によるＡＬＤ法により第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に、Ｏ２を含む原料ガスを用いて酸素プラズマ酸化によるＡＬＤ法またはＯ３を含む原料ガスを用いた酸化によるＡＬＤ法により第２の絶縁膜を形成する工程と、前記第２の絶縁膜の上に、ゲート電極を形成する工程と、前記窒化物半導体層の上に、ソース電極及びドレイン電極を形成する工程と、を有し、前記窒化物半導体層は、基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層とを含むものであることを特徴とする。 According to one aspect of the present embodiment, a step of forming a nitride semiconductor layer on a substrate, and an ALD method by steam oxidation using a source gas containing H 2 O on the nitride semiconductor layer A step of forming a first insulating film by the ALD method, and an ALD method using an oxygen plasma oxidation using a source gas containing O 2 or an ALD using an oxidation using a source gas containing O 3 on the first insulating film. Forming a second insulating film by a method, forming a gate electrode on the second insulating film, forming a source electrode and a drain electrode on the nitride semiconductor layer, and The nitride semiconductor layer includes a first semiconductor layer formed on a substrate and a second semiconductor layer formed on the first semiconductor layer. And

また、本実施の形態の他の一観点によれば、基板の上に形成された窒化物半導体層と、前記窒化物半導体層の上に形成された絶縁膜と、前記絶縁膜の上に形成されたゲート電極と、前記窒化物半導体層と接して形成されたソース電極及びドレイン電極と、を有し、前記窒化物半導体層は、基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、を含むものであって、前記絶縁膜は、ＡＬＤ法により成膜されたものであって、前記第２の半導体層の側より、第１の絶縁膜、第２の絶縁膜が順次積層されたものであって、前記第１の絶縁膜は、Ｈ２Ｏを含む原料ガスを用いて水蒸気酸化により形成されたものであって、前記第２の絶縁膜は、Ｏ２を含む原料ガスを用いて酸素プラズマ酸化により形成されたものであることを特徴とする。 According to another aspect of the present embodiment, a nitride semiconductor layer formed on a substrate, an insulating film formed on the nitride semiconductor layer, and formed on the insulating film A gate electrode, and a source electrode and a drain electrode formed in contact with the nitride semiconductor layer, the nitride semiconductor layer comprising: a first semiconductor layer formed on a substrate; A second semiconductor layer formed on the first semiconductor layer, wherein the insulating film is formed by an ALD method and is provided on a side of the second semiconductor layer. Accordingly, the first insulating film and the second insulating film are sequentially stacked, and the first insulating film is formed by steam oxidation using a source gas containing H 2 O. Te formed, the second insulating film, by oxygen plasma oxidation using a raw material gas containing O 2 Characterized in that the those.

また、本実施の形態の他の一観点によれば、基板の上に形成された窒化物半導体層と、前記窒化物半導体層の上に形成された絶縁膜と、前記絶縁膜の上に形成されたゲート電極と、前記窒化物半導体層と接して形成されたソース電極及びドレイン電極と、を有し、前記窒化物半導体層は、基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、を含むものであって、前記窒化物半導体層における前記窒化物半導体層と前記絶縁膜との界面近傍には、前記窒化物半導体に含まれる金属原子に対する酸素原子の割合が、０．４以下であることを特徴とする。   According to another aspect of the present embodiment, a nitride semiconductor layer formed on a substrate, an insulating film formed on the nitride semiconductor layer, and formed on the insulating film A gate electrode, and a source electrode and a drain electrode formed in contact with the nitride semiconductor layer, the nitride semiconductor layer comprising: a first semiconductor layer formed on a substrate; A second semiconductor layer formed on the first semiconductor layer, wherein the nitride semiconductor layer includes a nitride semiconductor layer in the vicinity of an interface between the nitride semiconductor layer and the insulating film. The ratio of oxygen atoms to metal atoms contained in the semiconductor is 0.4 or less.

開示の半導体装置の製造方法及び半導体装置によれば、窒化物半導体を用いた半導体装置において、ゲート電圧における閾値変動を少なくすることができるため、均一性が高く、また、歩留りを向上させることができる。   According to the disclosed semiconductor device manufacturing method and semiconductor device, in a semiconductor device using a nitride semiconductor, threshold voltage variation in the gate voltage can be reduced, so that uniformity is high and yield is improved. it can.

リセスが形成されていない構造の半導体装置の説明図Explanatory drawing of the semiconductor device of the structure where the recess is not formed リセスが形成されていない構造の半導体装置のＧａＮ表面におけるＯ／Ｇａ比の説明図Explanatory drawing of O / Ga ratio in the GaN surface of the semiconductor device of the structure where the recess is not formed リセスが形成されていない構造の半導体装置の閾値変動の説明図Explanatory drawing of threshold fluctuation of a semiconductor device having a structure in which no recess is formed リセスが形成されていない構造の半導体装置における絶縁膜の密度の説明図Explanatory drawing of the density of the insulating film in a semiconductor device having a structure in which no recess is formed リセスが形成されていない構造の半導体装置の耐圧の説明図Explanatory drawing of the breakdown voltage of a semiconductor device having a structure in which no recess is formed 熱処理を行なった場合の水酸化アルミニウムの濃度と閾値変動の説明図Explanatory diagram of aluminum hydroxide concentration and threshold fluctuation when heat treatment is performed 第１の実施の形態における半導体装置の構造図Structure diagram of the semiconductor device in the first embodiment 第１の実施の形態における半導体装置の製造方法の工程図（１）Process drawing (1) of the manufacturing method of the semiconductor device in 1st Embodiment 第１の実施の形態における半導体装置の製造方法の工程図（２）Process drawing (2) of the manufacturing method of the semiconductor device in the first embodiment 第１の実施の形態における半導体装置のＧａＮ表面におけるＯ／Ｇａ比の説明図Explanatory drawing of O / Ga ratio in the GaN surface of the semiconductor device in 1st Embodiment 第１の実施の形態における半導体装置の閾値変動の説明図Explanatory drawing of the threshold value fluctuation | variation of the semiconductor device in 1st Embodiment 第１の実施の形態における半導体装置における絶縁膜の密度の説明図Explanatory drawing of the density of the insulating film in the semiconductor device in the first embodiment 第１の実施の形態における半導体装置の耐圧の説明図Explanatory drawing of the breakdown voltage of the semiconductor device in the first embodiment リセスが形成されている構造の半導体装置の説明図Explanatory drawing of the semiconductor device of the structure where the recess is formed リセスが形成されている構造の半導体装置のＡｌＧａＮ又はＧａＮ表面におけるＯ／（Ａｌ＋Ｇａ）比の説明図Explanatory drawing of O / (Al + Ga) ratio in the AlGaN or GaN surface of the semiconductor device of the structure where the recess is formed リセスが形成されている構造の半導体装置の閾値変動の説明図Explanatory drawing of threshold fluctuation of a semiconductor device having a structure in which a recess is formed リセスが形成されている構造の半導体装置における絶縁膜の密度の説明図Explanatory drawing of the density of the insulating film in the semiconductor device having the structure in which the recess is formed リセスが形成されている構造の半導体装置の耐圧の説明図Explanatory drawing of the breakdown voltage of a semiconductor device with a recess structure 第２の実施の形態における半導体装置の構造図Structure diagram of semiconductor device according to second embodiment 第２の実施の形態における半導体装置の製造方法の工程図（１）Process drawing (1) of the manufacturing method of the semiconductor device in 2nd Embodiment 第２の実施の形態における半導体装置の製造方法の工程図（２）Process drawing (2) of the manufacturing method of the semiconductor device in 2nd Embodiment 第２の実施の形態における半導体装置の製造方法の工程図（３）Process drawing of the manufacturing method of the semiconductor device in 2nd Embodiment (3) 第２の実施の形態における半導体装置のＡｌＧａＮ又はＧａＮ表面におけるＯ／（Ａｌ＋Ｇａ）比の説明図Explanatory drawing of O / (Al + Ga) ratio in the AlGaN or GaN surface of the semiconductor device in 2nd Embodiment 第２の実施の形態における半導体装置の閾値変動の説明図Explanatory drawing of threshold value fluctuation | variation of the semiconductor device in 2nd Embodiment 第２の実施の形態における半導体装置における絶縁膜の密度の説明図Explanatory drawing of the density of the insulating film in the semiconductor device in 2nd Embodiment 第２の実施の形態における半導体装置の耐圧の説明図Explanatory drawing of the breakdown voltage of the semiconductor device in the second embodiment 第３の実施の形態における半導体デバイスの説明図Explanatory drawing of the semiconductor device in 3rd Embodiment 第３の実施の形態におけるＰＦＣ回路の回路図Circuit diagram of the PFC circuit in the third embodiment 第３の実施の形態における電源装置の回路図Circuit diagram of power supply device according to third embodiment 第３の実施の形態における高出力増幅器の構造図Structure diagram of high-power amplifier according to third embodiment

発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。   Modes for carrying out the invention will be described below. In addition, about the same member etc., the same code | symbol is attached | subjected and description is abbreviate | omitted.

〔第１の実施の形態〕
（ＡＬＤ法により成膜した酸化アルミニウム膜の特性）
ところで、ＡＬＤ法により酸化アルミニウム（Ａｌ２Ｏ３）膜を成膜する方法としては２つの方法がある。１つは、原料ガスとしてトリメチルアルミニウム（Ａｌ（ＣＨ３）３）とＨ２Ｏとを用いて成膜する水蒸気酸化方式であり、もう一つは、原料ガスとしてＡｌ（ＣＨ３）３とＯ２とを用いて成膜する酸素プラズマ酸化方式である。尚、ＡＬＤ法において、水蒸気酸化方式ではプラズマを発生させることなく成膜を行なうものであるが、酸素プラズマ酸化方式では、酸素やオゾンによりプラズマを発生させて成膜を行なうものである。 [First Embodiment]
(Characteristics of aluminum oxide film formed by ALD method)
There are two methods for forming an aluminum oxide (Al 2 O 3 ) film by the ALD method. One is a steam oxidation system in which trimethylaluminum (Al (CH 3 ) 3 ) and H 2 O are used as source gases, and the other is Al (CH 3 ) 3 and O as source gases. 2 is an oxygen plasma oxidation method for forming a film using In the ALD method, the water vapor oxidation method forms a film without generating plasma, but the oxygen plasma oxidation method forms a film by generating plasma with oxygen or ozone.

ここで、図１に示すように、ゲート絶縁膜に水蒸気酸化方式により成膜した酸化アルミニウム膜を用いた半導体装置と、酸素プラズマ酸化方式により成膜した酸化アルミニウム膜を用いた半導体装置とを作製した。   Here, as shown in FIG. 1, a semiconductor device using an aluminum oxide film formed by a water vapor oxidation method on a gate insulating film and a semiconductor device using an aluminum oxide film formed by an oxygen plasma oxidation method are manufactured. did.

図１（ａ）に示す半導体装置は、酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１をゲート絶縁膜に用いた構造のＨＥＭＴである。具体的には、基板９１０の上に、窒化物半導体層として、ＧａＮにより形成された電子走行層９２１、ＡｌＧａＮにより形成された電子供給層９２２、ＧａＮにより形成されたキャップ層９２３が積層形成されている。これにより、電子走行層９２１と電子供給層９２２との界面近傍における電子走行層９２１には、２ＤＥＧ９２１ａが形成される。また、キャップ層９２３の上には、ゲート絶縁膜として、酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１が形成されており、この酸化アルミニウム膜９３１の上には、ゲート電極９４１が形成されている。尚、電子供給層９２２の上には、ソース電極９４２及びドレイン電極９４３が形成されている。 The semiconductor device shown in FIG. 1A is a HEMT having a structure in which an aluminum oxide film 931 formed by an oxygen plasma oxidation method is used as a gate insulating film. Specifically, an electron transit layer 921 formed of GaN, an electron supply layer 922 formed of AlGaN, and a cap layer 923 formed of GaN are stacked on the substrate 910 as nitride semiconductor layers. Yes. Thus, 2DEG 921a is formed in the electron transit layer 921 in the vicinity of the interface between the electron transit layer 921 and the electron supply layer 922. Further, an aluminum oxide film 931 formed by an oxygen plasma oxidation method is formed on the cap layer 923 as a gate insulating film, and a gate electrode 941 is formed on the aluminum oxide film 931. ing. Note that a source electrode 942 and a drain electrode 943 are formed on the electron supply layer 922.

また、図１（ｂ）に示す半導体装置は、水蒸気酸化方式により成膜された酸化アルミニウム膜９３２をゲート絶縁膜に用いた構造のＨＥＭＴである。具体的には、基板９１０の上に、窒化物半導体層として、ＧａＮにより形成された電子走行層９２１、ＡｌＧａＮにより形成された電子供給層９２２、ＧａＮにより形成されたキャップ層９２３が積層形成されている。これにより、電子走行層９２１と電子供給層９２２との界面近傍における電子走行層９２１には、２ＤＥＧ９２１ａが形成される。また、キャップ層９２３の上には、ゲート絶縁膜として、水蒸気酸化方式により形成された酸化アルミニウム膜９３２が形成されており、この酸化アルミニウム膜９３２の上には、ゲート電極９４１が形成されている。尚、電子供給層９２２の上には、ソース電極９４２及びドレイン電極９４３が形成されている。 The semiconductor device illustrated in FIG. 1B is a HEMT having a structure in which an aluminum oxide film 932 formed by a steam oxidation method is used as a gate insulating film. Specifically, an electron transit layer 921 formed of GaN, an electron supply layer 922 formed of AlGaN, and a cap layer 923 formed of GaN are stacked on the substrate 910 as nitride semiconductor layers. Yes. Thus, 2DEG 921a is formed in the electron transit layer 921 in the vicinity of the interface between the electron transit layer 921 and the electron supply layer 922. Further, an aluminum oxide film 932 formed by a steam oxidation method is formed on the cap layer 923 as a gate insulating film, and a gate electrode 941 is formed on the aluminum oxide film 932. . Note that a source electrode 942 and a drain electrode 943 are formed on the electron supply layer 922.

次に、図２〜図５に、図１（ａ）に示される構造のＨＥＭＴと図１（ｂ）に示される構造のＨＥＭＴにおける諸特性を示す。尚、図１（ａ）に示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴを１Ａに示し、図１（ｂ）に示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴを１Ｂに示す。   Next, FIGS. 2 to 5 show various characteristics in the HEMT having the structure shown in FIG. 1A and the HEMT having the structure shown in FIG. A HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in FIG. 1A is shown in 1A, and the aluminum oxide formed by the water vapor oxidation method shown in FIG. A HEMT using the film 932 is shown in 1B.

図２は、キャップ層９２３となるＧａＮの表面におけるＯ／Ｇａ比を示すものである。１Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴの場合では、Ｏ／Ｇａの比は約０．７８であった。これに対し、１Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴの場合では、Ｏ／Ｇａの比は約０．３４であった。このように、ＧａＮの表面におけるＯ／Ｇａ比は、１Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴよりも、１Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴの方が低い。   FIG. 2 shows the O / Ga ratio on the surface of GaN serving as the cap layer 923. In the case of HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 1A, the O / Ga ratio was about 0.78. On the other hand, in the case of HEMT using the aluminum oxide film 932 formed by the steam oxidation method shown in 1B, the O / Ga ratio was about 0.34. Thus, the O / Ga ratio on the surface of GaN was formed by the steam oxidation method shown in 1B rather than the HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 1A. The HEMT using the aluminum oxide film 932 is lower.

図３は、ゲート電極９４１における閾値変動を示すものである。１Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴの場合では、閾値変動は約１．９Ｖであった。これに対し、１Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴの場合では、閾値変動は約０．２５Ｖであった。このように、ゲート電極９４１における閾値変動は、１Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴよりも、１Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴの方が低い。   FIG. 3 shows threshold fluctuations in the gate electrode 941. In the case of the HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 1A, the threshold fluctuation was about 1.9V. On the other hand, in the case of HEMT using the aluminum oxide film 932 formed by the steam oxidation method shown in 1B, the threshold fluctuation was about 0.25V. As described above, the threshold fluctuation in the gate electrode 941 is higher than that of the HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 1A, and is formed by the water vapor oxidation method shown in 1B. The HEMT using the film 932 is lower.

図４は、ゲート絶縁膜における密度を示すものである。１Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１の場合では、密度は約３．３ｇ／ｃｍ３であった。これに対し、１Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２の場合では、密度は約２．９ｇ／ｃｍ３であった。このように、ゲート絶縁膜における膜密度は、１Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１よりも、１Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２の方が低い。 FIG. 4 shows the density in the gate insulating film. In the case of the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 1A, the density was about 3.3 g / cm 3 . On the other hand, in the case of the aluminum oxide film 932 formed by the steam oxidation method shown in 1B, the density was about 2.9 g / cm 3 . Thus, the film density in the gate insulating film is higher in the aluminum oxide film 932 formed by the water vapor oxidation method shown in 1B than in the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 1A. Is low.

図５は、ドレイン−ソース間における耐圧を示すものである。１Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴの場合では、耐圧は約４２０Ｖであった。これに対し、１Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴの場合では、耐圧は約１２０Ｖであった。このように、ドレイン−ソース間における耐圧は、１Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴよりも、１Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴの方が低い。   FIG. 5 shows the breakdown voltage between the drain and the source. In the case of the HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 1A, the breakdown voltage was about 420V. On the other hand, in the case of the HEMT using the aluminum oxide film 932 formed by the steam oxidation method shown in 1B, the breakdown voltage was about 120V. Thus, the breakdown voltage between the drain and the source is higher than that of the HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 1A, and is formed by the water vapor oxidation method shown in 1B. The HEMT using the film 932 is lower.

以上より、ゲート絶縁膜としては、ＧａＮの表面におけるＯ／Ｇａ比及びゲート電極９４１における閾値変動の観点からは、１Ａに示される酸化アルミニウム膜９３１を用いたものよりも、１Ｂに示される酸化アルミニウム膜９３２を用いたものの方が好ましい。一方、ゲート絶縁膜における密度及びドレイン−ソース間における耐圧の観点からは、１Ｂに示される酸化アルミニウム膜９３２を用いたものよりも、１Ａに示される酸化アルミニウム膜９３１を用いたものの方が好ましい。   As described above, as the gate insulating film, from the viewpoint of the O / Ga ratio on the surface of GaN and the threshold fluctuation in the gate electrode 941, the aluminum oxide shown in 1B is more preferable than the one using the aluminum oxide film 931 shown in 1A. Those using the film 932 are more preferable. On the other hand, from the viewpoint of the density in the gate insulating film and the breakdown voltage between the drain and the source, the one using the aluminum oxide film 931 shown in 1A is preferable to the one using the aluminum oxide film 932 shown in 1B.

即ち、ゲート絶縁膜は、ＧａＮの表面におけるＯ／Ｇａ比及び閾値変動の観点からは、水蒸気酸化方式により成膜された酸化アルミニウム膜９３２が好ましく、膜密度及び耐圧の観点からは酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１が好ましい。尚、原料ガスとしてＡｌ（ＣＨ３）３とＯ３とを用いて酸化して成膜する方式により得られる膜は、原料ガスとしてＡｌ（ＣＨ３）３とＯ２とを用いて成膜する酸素プラズマ酸化方式により得られる膜と同等の膜を得ることができる。よって、原料ガスとしてＡｌ（ＣＨ３）３とＯ２とを用いて成膜する酸素プラズマ酸化方式によるＡＬＤ法に代えて、原料ガスとしてＡｌ（ＣＨ３）３とＯ３とを用いて酸化して成膜する方式によるＡＬＤ法により成膜してもよい。 That is, the gate insulating film is preferably an aluminum oxide film 932 formed by a steam oxidation method from the viewpoint of O / Ga ratio and threshold fluctuation on the surface of GaN, and an oxygen plasma oxidation method from the viewpoint of film density and breakdown voltage. The aluminum oxide film 931 formed by the above is preferable. The film obtained by method of forming a film by oxidizing by using the Al (CH 3) 3 and O 3 as the raw material gas is formed by using the Al (CH 3) 3 and O 2 as a source gas A film equivalent to the film obtained by the oxygen plasma oxidation method can be obtained. Therefore, instead of using the ALD method based on the oxygen plasma oxidation method using Al (CH 3 ) 3 and O 2 as source gases, oxidation is performed using Al (CH 3 ) 3 and O 3 as source gases. Alternatively, the film may be formed by an ALD method using a film forming method.

（酸化アルミニウムにおける水酸化アルミニウムの濃度）
次に、ＡＬＤ法により成膜された酸化アルミニウムにおける水酸化アルミニウムの濃度について説明する。蒸気酸化方式及び酸素プラズマ酸化方式により成膜された酸化アルミニウム膜は、ともに成膜直後においては、水酸化アルミニウム（Ａｌ（ＯＨ）ｘ）が残留している。しかしながら、成膜後のアニール（Post Deposition Anneal：ＰＤＡ）により、水酸化アルミニウムの残留濃度を低下させることができ、具体的には、水酸化アルミニウムの残留濃度を２％以下に低減することができることが知見として得られている。 (Concentration of aluminum hydroxide in aluminum oxide)
Next, the concentration of aluminum hydroxide in aluminum oxide formed by the ALD method will be described. Aluminum hydroxide (Al (OH) x) remains in the aluminum oxide film formed by the steam oxidation method and the oxygen plasma oxidation method immediately after the film formation. However, annealing after film formation (Post Deposition Anneal: PDA) can reduce the residual concentration of aluminum hydroxide, specifically, the residual concentration of aluminum hydroxide can be reduced to 2% or less. Is obtained as knowledge.

図６は、ＡＬＤ法により酸化アルミニウムを成膜した後、アニールを行なった場合における酸化アルミニウムにおける水酸化アルミニウムの濃度と閾値変動との関係を示す。図６において、酸素プラズマ酸化方式により成膜された酸化アルミニウム膜を６Ａに示し、水蒸気酸化方式により成膜された酸化アルミニウム膜を６Ｂに示す。   FIG. 6 shows the relationship between the aluminum hydroxide concentration in aluminum oxide and the threshold fluctuation when aluminum oxide is deposited by ALD and then annealed. In FIG. 6, an aluminum oxide film formed by the oxygen plasma oxidation method is shown in 6A, and an aluminum oxide film formed by the water vapor oxidation method is shown in 6B.

成膜直後においては、６Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜の方が、６Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜よりも、水酸化アルミニウムの残留濃度は若干低いが、閾値変動が若干大きい。   Immediately after film formation, the aluminum oxide film formed by the oxygen plasma oxidation method shown in 6A has a residual concentration of aluminum hydroxide rather than the aluminum oxide film formed by the water vapor oxidation method shown in 6B. Is slightly lower, but the threshold fluctuation is slightly larger.

成膜後アニールを行なうことにより、６Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜は、水酸化アルミニウムの残留濃度の値及び閾値変動の値が小さくなる。具体的には、アニール温度が７００℃で水酸化アルミニウムの残留濃度が約３．０％となり、閾値変動は約２．６Ｖとなり、更に、アニール温度が８００℃で水酸化アルミニウムの残留濃度が約１．３％となり、閾値変動は約２．２Ｖとなる。   By performing the post-deposition annealing, the aluminum oxide film formed by the oxygen plasma oxidation method shown in 6A has a small residual value of aluminum hydroxide and a threshold fluctuation value. Specifically, when the annealing temperature is 700 ° C., the residual concentration of aluminum hydroxide is about 3.0%, the threshold fluctuation is about 2.6 V, and when the annealing temperature is 800 ° C., the residual concentration of aluminum hydroxide is about 1.3% and the threshold fluctuation is about 2.2V.

同様に、成膜後アニールを行なうことにより、６Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜は、水酸化アルミニウムの残留濃度の値及び閾値変動の値が小さくなる。具体的には、アニール温度が７００℃で水酸化アルミニウムの残留濃度が約３．５％となり、閾値変動は約１．５Ｖとなり、更に、アニール温度が８００℃で水酸化アルミニウムの残留濃度が約１．５％となり、閾値変動は約０．４Ｖとなる。   Similarly, by performing annealing after film formation, the aluminum oxide film formed by the water vapor oxidation method shown in 6B has a small value of residual concentration of aluminum hydroxide and a value of threshold fluctuation. Specifically, when the annealing temperature is 700 ° C., the residual concentration of aluminum hydroxide is about 3.5%, the threshold fluctuation is about 1.5 V, and when the annealing temperature is 800 ° C., the residual concentration of aluminum hydroxide is about 1.5% and the threshold fluctuation is about 0.4V.

このように、アニールを行なうことにより、６Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜は、６Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜よりも、閾値変動をより一層低くすることができる。尚、図６に基づくならば、アニール温度は、水蒸気酸化方式により成膜された酸化アルミニウム膜において、閾値変動が２Ｖ以下となる７００℃以上、８００℃以下であることが好ましい。この場合、水酸化アルミニウムの残留濃度が４％以下となる。また、このアニール温度では、酸素プラズマ酸化方式により成膜された酸化アルミニウム膜では、閾値変動が３Ｖ以下となり、水酸化アルミニウムの残留濃度が４％以下となる。尚、８００℃を超える温度でアニールを行なうと、窒化物半導体層等において影響を与えるため好ましくない。   Thus, by performing the annealing, the aluminum oxide film formed by the water vapor oxidation method shown in 6B has a threshold variation more than the aluminum oxide film formed by the oxygen plasma oxidation method shown in 6A. It can be made even lower. Note that, based on FIG. 6, the annealing temperature is preferably 700 ° C. or more and 800 ° C. or less where the threshold fluctuation is 2 V or less in the aluminum oxide film formed by the steam oxidation method. In this case, the residual concentration of aluminum hydroxide is 4% or less. Further, at this annealing temperature, in the aluminum oxide film formed by the oxygen plasma oxidation method, the threshold fluctuation is 3 V or less, and the residual concentration of aluminum hydroxide is 4% or less. Note that annealing at a temperature exceeding 800 ° C. is not preferable because it affects the nitride semiconductor layer and the like.

（半導体装置）
次に、第１の実施の形態における半導体装置であるＨＥＭＴについて、図７に基づき説明する。本実施の形態における半導体装置であるＨＥＭＴは、基板１０の上に、窒化物半導体層として、ＧａＮにより形成された電子走行層２１、ＡｌＧａＮにより形成された電子供給層２２、ＧａＮにより形成されたキャップ層２３が積層形成されている。これにより、電子走行層２１と電子供給層２２との界面近傍における電子走行層２１には、２ＤＥＧ２１ａが形成される。本実施の形態においては、電子走行層２１を第１の半導体層と、電子供給層２２を第２の半導体層と、キャップ層２３を第３の半導体層と記載する場合がある。 (Semiconductor device)
Next, the HEMT that is the semiconductor device according to the first embodiment will be described with reference to FIG. The HEMT, which is a semiconductor device in the present embodiment, includes an electron transit layer 21 formed of GaN, an electron supply layer 22 formed of AlGaN, and a cap formed of GaN as a nitride semiconductor layer on a substrate 10. The layer 23 is laminated. As a result, 2DEG 21 a is formed in the electron transit layer 21 in the vicinity of the interface between the electron transit layer 21 and the electron supply layer 22. In the present embodiment, the electron transit layer 21 may be referred to as a first semiconductor layer, the electron supply layer 22 may be referred to as a second semiconductor layer, and the cap layer 23 may be referred to as a third semiconductor layer.

また、本実施の形態においては、キャップ層２３の上には、ゲート絶縁膜となる絶縁膜３０が形成されている。絶縁膜３０は、酸化アルミニウム膜により形成されているものであって、キャップ層２３が形成されている側より、第１の絶縁膜３１、第２の絶縁膜３２の順に積層されたものである。第１の絶縁膜３１は、水蒸気酸化方式により成膜された酸化アルミニウム膜により形成されており、第２の絶縁膜３２は、酸素プラズマ酸化方式により成膜された酸化アルミニウム膜により形成されている。また、絶縁膜３０の上には、ゲート電極４１が形成されており、電子供給層２２の上には、ソース電極４２及びドレイン電極４３が形成されている。尚、図７においては、キャップ層２３の上に絶縁膜３０が形成されている構造のものを示すが、本実施の形態における半導体装置は、キャップ層２３が形成されていないものであって、電子供給層２２の上に絶縁膜３０が形成されている構造のものであってもよい。 In the present embodiment, an insulating film 30 serving as a gate insulating film is formed on the cap layer 23. The insulating film 30 is formed of an aluminum oxide film, and is laminated in the order of the first insulating film 31 and the second insulating film 32 from the side on which the cap layer 23 is formed. . The first insulating film 31 is formed of an aluminum oxide film formed by a steam oxidation method, and the second insulating film 32 is formed of an aluminum oxide film formed by an oxygen plasma oxidation method. . A gate electrode 41 is formed on the insulating film 30, and a source electrode 42 and a drain electrode 43 are formed on the electron supply layer 22. 7 shows a structure in which the insulating film 30 is formed on the cap layer 23, the semiconductor device in the present embodiment is one in which the cap layer 23 is not formed. A structure in which an insulating film 30 is formed on the electron supply layer 22 may be used.

また、本実施の形態における半導体装置は、ＡｌＧａＮとＧａＮを用いたＨＥＭＴ以外にも、ＩｎＡｌＮ、ＩｎＧａＡｌＮ等の材料を用いた窒化物半導体材料を用いた半導体装置においても適用可能である。   In addition to the HEMT using AlGaN and GaN, the semiconductor device in this embodiment can also be applied to a semiconductor device using a nitride semiconductor material using a material such as InAlN or InGaAlN.

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図８〜図９に基づき説明する。 (Method for manufacturing semiconductor device)
Next, a method for manufacturing a semiconductor device in the present embodiment will be described with reference to FIGS.

最初に、図８（ａ）に示すように、基板１０上に、不図示のバッファ層、電子走行層２１、電子供給層２２、キャップ層２３等からなる窒化物半導体層を有機金属気相成長（ＭＯＶＰＥ：Metal-Organic Vapor Phase Epitaxy）法により形成する。尚、これらの窒化物半導体層は、ＭＯＶＰＥによるエピタキシャル成長により形成されているが、ＭＯＶＰＥ以外の方法、例えば、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法により形成してもよい。基板１０には、シリコン基板が用いられており、不図示のバッファ層は、厚さが０．１μｍのＡｌＮにより形成されている。電子走行層２１は、厚さが３μｍのｉ−Ｇａｎにより形成されており、電子供給層２２は、厚さが３０ｎｍのｎ−ＡｌＧａＮにより形成されており、キャップ層２３は、厚さが５ｎｍのｎ−ＧａＮにより形成されている。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には２ＤＥＧ２１ａが形成される。   First, as shown in FIG. 8 (a), a nitride semiconductor layer composed of a buffer layer, an electron transit layer 21, an electron supply layer 22, a cap layer 23, etc. (not shown) is formed on the substrate 10 by metal organic vapor phase epitaxy. It is formed by (MOVPE: Metal-Organic Vapor Phase Epitaxy) method. These nitride semiconductor layers are formed by epitaxial growth by MOVPE, but may be formed by a method other than MOVPE, for example, a molecular beam epitaxy (MBE) method. A silicon substrate is used as the substrate 10, and a buffer layer (not shown) is made of AlN having a thickness of 0.1 μm. The electron transit layer 21 is made of i-Gan having a thickness of 3 μm, the electron supply layer 22 is made of n-AlGaN having a thickness of 30 nm, and the cap layer 23 has a thickness of 5 nm. It is made of n-GaN. Thereby, in the electron transit layer 21, 2DEG 21 a is formed in the vicinity of the interface between the electron transit layer 21 and the electron supply layer 22.

本実施の形態においては、ＭＯＶＰＥによりＡｌＮ、ＧａＮ、ＡｌＧａＮを形成する際には、原料ガスとして、Ａｌ源となるトリメチルアルミニウム（ＴＭＡ）、Ｇａ源となるトリメチルガリウム（ＴＭＧ）、Ｎ源となるアンモニア（ＮＨ３）等のガスが用いられる。窒化物半導体層であるＡｌＮ、ＧａＮ、ＡｌＧａＮの層は、上述した原料ガスを成膜される窒化物半導体層の組成に応じて所定の割合で混合させて供給することにより成膜することができる。尚、本実施の形態における半導体装置において、ＭＯＶＰＥにより窒化物半導体層を形成する際には、アンモニアガスの流量は１００ｃｃｍ〜１０ＬＭであり、成膜する際の装置内部の圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ、成長温度は１０００℃〜１２００℃である。 In this embodiment, when forming AlN, GaN, and AlGaN by MOVPE, as source gases, trimethylaluminum (TMA) as an Al source, trimethylgallium (TMG) as a Ga source, and ammonia as an N source A gas such as (NH 3 ) is used. The AlN, GaN, and AlGaN layers, which are nitride semiconductor layers, can be formed by supplying the above-described source gas mixed at a predetermined ratio according to the composition of the nitride semiconductor layer to be formed. . In the semiconductor device in this embodiment, when the nitride semiconductor layer is formed by MOVPE, the flow rate of ammonia gas is 100 ccm to 10 LM, and the pressure inside the device during film formation is 50 Torr to 300 Torr. The temperature is 1000 ° C to 1200 ° C.

電子供給層２２となるｎ−ＡｌＧａＮには、ｎ型となる不純物元素としてＳｉがドープされている。具体的には、電子供給層２２の成膜の際に、ＳｉＨ４ガスを所定の流量で原料ガスに添加することにより、電子供給層２２にＳｉをドーピングすることができる。このように形成されたｎ−ＡｌＧａＮにドーピングされているＳｉの濃度は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば、約５×１０１８ｃｍ−３である。 The n-AlGaN serving as the electron supply layer 22 is doped with Si as an n-type impurity element. Specifically, when the electron supply layer 22 is formed, Si can be doped into the electron supply layer 22 by adding SiH 4 gas to the source gas at a predetermined flow rate. The concentration of Si doped in the n-AlGaN formed in this way is 1 × 10 18 cm −3 to 1 × 10 20 cm −3 , for example, about 5 × 10 18 cm −3 .

また、キャップ層２３となるｎ−ＧａＮには、ｎ型となる不純物元素としてＳｉがドープされている。具体的には、キャップ層２３の成膜の際に、ＳｉＨ４ガスを所定の流量で原料ガスに添加することにより、キャップ層２３にＳｉをドーピングすることができる。このように形成されたｎ−ＧａＮにドーピングされているＳｉの濃度は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば、約５×１０１８ｃｍ−３である。 The n-GaN serving as the cap layer 23 is doped with Si as an n-type impurity element. Specifically, Si can be doped into the cap layer 23 by adding SiH 4 gas to the source gas at a predetermined flow rate when forming the cap layer 23. The concentration of Si doped in the n-GaN thus formed is 1 × 10 18 cm −3 to 1 × 10 20 cm −3 , for example, about 5 × 10 18 cm −3 .

次に、図８（ｂ）に示すように、ゲート絶縁膜となる絶縁膜３０を形成する。具体的には、キャップ層２３の表面に形成されている変質層を硫酸過水、フッ酸により洗浄した後、水洗する。この後、ＡＬＤ法により、キャップ層２３の上に、原料ガスとしてＡｌ（ＣＨ３）３とＨ２Ｏとを用いて水蒸気酸化方式により酸化アルミニウム膜を成膜することにより、第１の絶縁膜３１を形成する。この際形成される第１の絶縁膜３１の厚さは、５〜１０ｎｍであり、本実施の形態においては、厚さが５ｎｍの第１の絶縁膜３１を形成した。次に、第１の絶縁膜３１の上に、原料ガスとしてＡｌ（ＣＨ３）３とＯ２とを用いて酸素プラズマ酸化方式により酸化アルミニウム膜を成膜することにより、第２の絶縁膜３２を形成する。この際形成される第２の絶縁膜３２の厚さは、１０〜１００ｎｍであり、本実施の形態においては、厚さが３５ｎｍの第２の絶縁膜３２を形成した。これにより、第１の絶縁膜３１と第２の絶縁膜３２により絶縁膜３０が形成される。この後、７００℃〜８００℃の温度でアニールを行なう。 Next, as shown in FIG. 8B, an insulating film 30 to be a gate insulating film is formed. Specifically, the altered layer formed on the surface of the cap layer 23 is washed with sulfuric acid / hydrogen peroxide and hydrofluoric acid, and then washed with water. Thereafter, an ALD method is used to form an aluminum oxide film on the cap layer 23 by a steam oxidation method using Al (CH 3 ) 3 and H 2 O as source gases, whereby the first insulating film 31 is formed. The thickness of the first insulating film 31 formed at this time is 5 to 10 nm. In the present embodiment, the first insulating film 31 having a thickness of 5 nm is formed. Next, an aluminum oxide film is formed on the first insulating film 31 by an oxygen plasma oxidation method using Al (CH 3 ) 3 and O 2 as source gases, whereby the second insulating film 32 is formed. Form. The thickness of the second insulating film 32 formed at this time is 10 to 100 nm. In the present embodiment, the second insulating film 32 having a thickness of 35 nm is formed. As a result, the insulating film 30 is formed by the first insulating film 31 and the second insulating film 32. Thereafter, annealing is performed at a temperature of 700 ° C. to 800 ° C.

次に、図９（ａ）に示すように、ソース電極４２及びドレイン電極４３を形成する。具体的には、絶縁膜３０の上に、フォトレジストを塗布し露光装置による露光、現像を行なうことによりソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガス、塩素系ガス等を用いたＲＩＥ等によるドライエッチングにより、レジストパターンが形成されていない領域における絶縁膜３０、キャップ層２３及び電子供給層２２の一部または全部を除去する。この際行われる窒化物半導体におけるドライエッチングの条件は、例えば、塩素（Ｃｌ２）ガスの流量が約３０ｓｃｃｍ、チャンバー内の圧力が約２Ｐａ、ＲＦ投入電力が２０Ｗである。この後、不図示のレジストパターンを除去した後、再びフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により、積層金属膜であるＴａ／Ａｌを成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する積層金属膜により、ソース電極４２及びドレイン電極４３が形成される。この後、約５５０℃でアニール処理を行なうことにより、ソース電極４２及びドレイン電極４３をオーミックコンタクトさせる。 Next, as shown in FIG. 9A, the source electrode 42 and the drain electrode 43 are formed. Specifically, a resist pattern (not shown) having openings in regions where the source electrode 42 and the drain electrode 43 are formed by applying a photoresist on the insulating film 30 and performing exposure and development by an exposure apparatus. Form. Thereafter, a part or all of the insulating film 30, the cap layer 23, and the electron supply layer 22 in the region where the resist pattern is not formed is removed by dry etching such as RIE using fluorine-based gas, chlorine-based gas, or the like. . The conditions for dry etching in the nitride semiconductor performed at this time are, for example, a flow rate of chlorine (Cl 2 ) gas of about 30 sccm, a pressure in the chamber of about 2 Pa, and an RF input power of 20 W. Thereafter, after removing a resist pattern (not shown), a photoresist is applied again, and exposure and development are performed by an exposure apparatus, whereby an opening is provided in a region where the source electrode 42 and the drain electrode 43 are formed. The resist pattern is formed. Then, after depositing Ta / Al, which is a laminated metal film, by vacuum deposition, the laminated metal film formed on the resist pattern is removed together with the resist pattern by lift-off by being immersed in an organic solvent or the like. Thereby, the source electrode 42 and the drain electrode 43 are formed by the remaining laminated metal film. Thereafter, an annealing process is performed at about 550 ° C. to make ohmic contact between the source electrode 42 and the drain electrode 43.

次に、図９（ｂ）に示すように、ゲート電極４１を形成する。具体的には、絶縁膜３０の上に、下層レジスト（例えば、商品名ＰＭＧＩ：米国マイクロケム社製）及び上層レジスト（例えば、商品名ＰＦＩ３２−Ａ８：住友化学社製）を各々スピンコート法等により塗布する。この後、露光装置による露光、現像を行なうことにより、上層レジストに、例えば、直径が約０．８μｍの開口部を形成する。この後、上層レジストをマスクとして、上層レジストの開口部において露出している下層レジストをアルカリ現像液によりウェットエッチングにより除去する。次に、真空蒸着により積層金属膜であるＮｉ／Ａｕ（Ｎｉ：膜厚が約１０ｎｍ／Ａｕ：膜厚が約３００ｎｍ）を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する積層金属膜により、ゲート電極４１が形成される。   Next, as shown in FIG. 9B, the gate electrode 41 is formed. Specifically, a lower layer resist (for example, product name PMGI: manufactured by US Microchem) and an upper layer resist (for example, product name PFI32-A8: manufactured by Sumitomo Chemical Co., Ltd.) are respectively spin-coated on the insulating film 30. Apply by. Thereafter, by performing exposure and development with an exposure apparatus, an opening having a diameter of, for example, about 0.8 μm is formed in the upper resist. Thereafter, using the upper layer resist as a mask, the lower layer resist exposed in the opening of the upper layer resist is removed by wet etching with an alkali developer. Next, after depositing Ni / Au (Ni: film thickness of about 10 nm / Au: film thickness of about 300 nm) as a laminated metal film by vacuum deposition, it is immersed in an organic solvent, etc. The laminated metal film formed in (1) is removed together with the resist pattern by lift-off. Thereby, the gate electrode 41 is formed by the remaining laminated metal film.

（本実施の形態における半導体装置の特性）
図１０〜図１３は、図１（ａ）に示される構造のＨＥＭＴ、図１（ｂ）に示される構造のＨＥＭＴ及び本実施の形態における半導体装置であるＨＥＭＴにおける諸特性を示す。尚、図１０〜図１３においては、本実施の形態における半導体装置であるＨＥＭＴを７Ａに示す。また、前述したように、図１（ａ）に示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴを１Ａに示し、図１（ｂ）に示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴを１Ｂに示す。 (Characteristics of the semiconductor device in this embodiment)
10 to 13 show various characteristics in the HEMT having the structure shown in FIG. 1A, the HEMT having the structure shown in FIG. 1B, and the HEMT that is the semiconductor device in the present embodiment. In FIGS. 10 to 13, a HEMT which is a semiconductor device in the present embodiment is indicated by 7 </ b> A. As described above, a HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in FIG. 1A is shown in 1A, and formed by the water vapor oxidation method shown in FIG. 1B. A HEMT using the formed aluminum oxide film 932 is shown in 1B.

図１０は、キャップ層となるＧａＮの表面におけるＯ／Ｇａ比を示すものである。７Ａに示される本実施の形態における半導体装置であるＨＥＭＴの場合では、Ｏ／Ｇａの比は約０．３４であった。この値は、１Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴよりも低く、１Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴと同程度である。   FIG. 10 shows the O / Ga ratio on the surface of GaN serving as a cap layer. In the case of HEMT which is a semiconductor device in the present embodiment shown in 7A, the ratio of O / Ga was about 0.34. This value is lower than the HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 1A, and the HEMT using the aluminum oxide film 932 formed by the water vapor oxidation method shown in 1B. It is about the same.

図１１は、ゲート電極における閾値変動を示すものである。７Ａに示される本実施の形態における半導体装置であるＨＥＭＴの場合では、閾値変動は約０．２Ｖであった。この値は、１Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴよりも低く、更には、１Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴよりも低い。   FIG. 11 shows threshold fluctuations in the gate electrode. In the case of the HEMT, which is a semiconductor device in the present embodiment shown in 7A, the threshold fluctuation was about 0.2V. This value is lower than the HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 1A, and further uses the aluminum oxide film 932 formed by the water vapor oxidation method shown in 1B. Lower than the HEMT we had.

図１２は、ゲート絶縁膜となる絶縁膜における密度を示すものである。７Ａに示される本実施の形態における半導体装置であるＨＥＭＴの場合では、密度は約３．３ｇ／ｃｍ３であった。この値は、１Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴよりも高く、１Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴと同程度である。 FIG. 12 shows the density in the insulating film to be the gate insulating film. In the case of HEMT, which is the semiconductor device in the present embodiment shown in 7A, the density was about 3.3 g / cm 3 . This value is higher than the HEMT using the aluminum oxide film 932 formed by the steam oxidation method shown in 1B, and the HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 1A. It is about the same.

図１３は、ドレイン−ソース間における耐圧を示すものである。７Ａに示される本実施の形態における半導体装置であるＨＥＭＴの場合では、耐圧は約４１０Ｖであった。この値は、１Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴよりも高く、１Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴと同程度である。   FIG. 13 shows the breakdown voltage between the drain and the source. In the case of HEMT which is a semiconductor device in the present embodiment shown in 7A, the breakdown voltage was about 410V. This value is higher than the HEMT using the aluminum oxide film 932 formed by the steam oxidation method shown in 1B, and the HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 1A. It is about the same.

このように、本実施の形態における半導体装置であるＨＥＭＴは、酸素プラズマ酸化方式により成膜された酸化アルミニウム膜を用いたＨＥＭＴの利点と水蒸気酸化方式により成膜された酸化アルミニウム膜を用いたＨＥＭＴの利点の双方を兼ね備えている。   As described above, the HEMT that is the semiconductor device in this embodiment has the advantages of the HEMT using the aluminum oxide film formed by the oxygen plasma oxidation method and the HEMT using the aluminum oxide film formed by the steam oxidation method. Combines both of the advantages of

即ち、本実施の形態における半導体装置におけるＨＥＭＴは、ＧａＮの表面におけるＯ／Ｇａ比及びゲート電極における閾値変動の観点においては、１Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜を用いたものと同程度以上の特性を有している。また、絶縁膜における密度及びドレイン−ソース間における耐圧の観点においては、１Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜を用いたものと同程度の特性を有している。   That is, the HEMT in the semiconductor device in the present embodiment uses an aluminum oxide film formed by the water vapor oxidation method shown in 1B in terms of the O / Ga ratio on the GaN surface and the threshold fluctuation in the gate electrode. It has the same or better characteristics than those. Further, in terms of the density in the insulating film and the breakdown voltage between the drain and the source, it has characteristics comparable to those using the aluminum oxide film formed by the oxygen plasma oxidation method shown in 1A.

〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態はゲートリセス構造を有する半導体装置である。 [Second Embodiment]
Next, a second embodiment will be described. This embodiment is a semiconductor device having a gate recess structure.

（ＡＬＤ法により成膜した酸化アルミニウム膜の特性）
最初に、第１の実施の形態において記載したものとは異なる構造のゲートリセスが形成された構造の半導体装置を作製した。具体的には、図１４に示すように、ゲートリセスを形成したものに、ゲート絶縁膜に水蒸気酸化方式により成膜した酸化アルミニウム膜を用いた半導体装置と、酸素プラズマ酸化方式により成膜した酸化アルミニウム膜を用いた半導体装置とを作製した。 (Characteristics of aluminum oxide film formed by ALD method)
First, a semiconductor device having a structure in which a gate recess having a structure different from that described in the first embodiment was formed. Specifically, as shown in FIG. 14, a semiconductor device in which a gate recess is formed using an aluminum oxide film formed by a steam oxidation method on a gate insulating film, and an aluminum oxide film formed by an oxygen plasma oxidation method are used. A semiconductor device using the film was manufactured.

図１４（ａ）に示す半導体装置は、酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いた構造のＨＥＭＴである。具体的には、基板９１０の上に、窒化物半導体層として、ＧａＮにより形成された電子走行層９２１、ＡｌＧａＮにより形成された電子供給層９２２、ＧａＮにより形成されたキャップ層９２３が積層形成されている。これにより、電子走行層９２１と電子供給層９２２との界面近傍における電子走行層９２１には、２ＤＥＧ９２１ａが形成される。この後、窒化物半導体層の一部、例えば、キャップ層９２３と電子供給層９２２の一部をエッチング等により除去することによりゲートリセス９５０を形成する。このように形成されたゲートリセス９５０及びキャップ層９２３の上には、ゲート絶縁膜として、酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１が形成されており、この酸化アルミニウム膜９３１の上には、ゲート電極９４１が形成されている。尚、電子供給層９２２の上には、ソース電極９４２及びドレイン電極９４３が形成されている。 The semiconductor device shown in FIG. 14A is a HEMT having a structure using an aluminum oxide film 931 formed by an oxygen plasma oxidation method. Specifically, an electron transit layer 921 formed of GaN, an electron supply layer 922 formed of AlGaN, and a cap layer 923 formed of GaN are stacked on the substrate 910 as nitride semiconductor layers. Yes. Thus, 2DEG 921a is formed in the electron transit layer 921 in the vicinity of the interface between the electron transit layer 921 and the electron supply layer 922. Thereafter, part of the nitride semiconductor layer, for example, part of the cap layer 923 and part of the electron supply layer 922 is removed by etching or the like to form the gate recess 950. On the gate recess 950 and the cap layer 923 formed in this manner, an aluminum oxide film 931 formed by an oxygen plasma oxidation method is formed as a gate insulating film. On the aluminum oxide film 931, an aluminum oxide film 931 is formed. A gate electrode 941 is formed. Note that a source electrode 942 and a drain electrode 943 are formed on the electron supply layer 922.

また、図１４（ｂ）に示す半導体装置は、ゲート絶縁膜を水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いた構造のＨＥＭＴである。具体的には、基板９１０の上に、窒化物半導体層として、ＧａＮにより形成された電子走行層９２１、ＡｌＧａＮにより形成された電子供給層９２２、ＧａＮにより形成されたキャップ層９２３が積層形成されている。これにより、電子走行層９２１と電子供給層９２２との界面近傍における電子走行層９２１には、２ＤＥＧ９２１ａが形成される。この後、窒化物半導体層の一部、例えば、キャップ層９２３と電子供給層９２２の一部をエッチング等により除去することによりゲートリセス９５０を形成する。このように形成されたゲートリセス９５０及びキャップ層９２３の上には、ゲート絶縁膜として、水蒸気酸化方式により形成された酸化アルミニウム膜９３２が形成されており、この酸化アルミニウム膜９３２の上には、ゲート電極９４１が形成されている。また、電子供給層９２２の上には、ソース電極９４２及びドレイン電極９４３が形成されている。 The semiconductor device illustrated in FIG. 14B is a HEMT having a structure using an aluminum oxide film 932 in which a gate insulating film is formed by a steam oxidation method. Specifically, an electron transit layer 921 formed of GaN, an electron supply layer 922 formed of AlGaN, and a cap layer 923 formed of GaN are stacked on the substrate 910 as nitride semiconductor layers. Yes. Thus, 2DEG 921a is formed in the electron transit layer 921 in the vicinity of the interface between the electron transit layer 921 and the electron supply layer 922. Thereafter, part of the nitride semiconductor layer, for example, part of the cap layer 923 and part of the electron supply layer 922 is removed by etching or the like to form the gate recess 950. On the gate recess 950 and the cap layer 923 thus formed, an aluminum oxide film 932 formed by a steam oxidation method is formed as a gate insulating film. On the aluminum oxide film 932, a gate is formed. An electrode 941 is formed. A source electrode 942 and a drain electrode 943 are formed on the electron supply layer 922.

図１５〜図１８は、図１４（ａ）に示される構造のＨＥＭＴと図１４（ｂ）に示される構造のＨＥＭＴにおける諸特性を示す。尚、図１４（ａ）に示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴを１４Ａに示し、図１４（ｂ）に示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴを１４Ｂに示す。   15 to 18 show various characteristics in the HEMT having the structure shown in FIG. 14A and the HEMT having the structure shown in FIG. 14A shows a HEMT using an aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in FIG. 14A, and aluminum oxide formed by the steam oxidation method shown in FIG. 14B. A HEMT using the film 932 is shown in 14B.

図１５は、電子供給層９２２及びキャップ層９２３となるＡｌＧａＮ及びＧａＮの表面におけるＯ／（Ａｌ＋Ｇａ）比を示すものである。１４Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴの場合では、Ｏ／（Ａｌ＋Ｇａ）の比は約０．７８である。これに対し、１４Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴの場合では、Ｏ／（Ａｌ＋Ｇａ）の比は約０．３８である。即ち、ＧａＮの表面のＯ／（Ａｌ＋Ｇａ）の比は、１４Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたものよりも、１４Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたものの方が低い。   FIG. 15 shows the O / (Al + Ga) ratio on the surface of AlGaN and GaN that will be the electron supply layer 922 and the cap layer 923. In the case of HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 14A, the ratio of O / (Al + Ga) is about 0.78. On the other hand, in the case of HEMT using the aluminum oxide film 932 formed by the steam oxidation method shown in 14B, the ratio of O / (Al + Ga) is about 0.38. That is, the ratio of O / (Al + Ga) on the surface of GaN is formed by the steam oxidation method shown in 14B, rather than the one using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 14A. The one using the aluminum oxide film 932 is lower.

図１６は、ゲート電極９４１における閾値変動を示すものである。１４Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴの場合では、閾値変動は約２Ｖである。これに対し、１４Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴの場合では、閾値変動は約０．３Ｖである。即ち、ゲート電極９４１における閾値変動は、１４Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴよりも、１４Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴの方が低い。   FIG. 16 shows threshold fluctuation in the gate electrode 941. In the case of the HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 14A, the threshold fluctuation is about 2V. On the other hand, in the case of the HEMT using the aluminum oxide film 932 formed by the steam oxidation method shown in 14B, the threshold fluctuation is about 0.3V. That is, the threshold fluctuation in the gate electrode 941 is caused by the aluminum oxide film 932 formed by the steam oxidation method shown in 14B rather than the HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown by 14A. The HEMT using the is lower.

図１７は、ゲート絶縁膜における密度を示すものである。１４Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１の場合では、密度は約３．３ｇ／ｃｍ３である。これに対し、１４Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２の場合では、密度は約２．９ｇ／ｃｍ３である。このように、ゲート絶縁膜における膜密度は、１４Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１よりも、１４Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２の方が低い。 FIG. 17 shows the density in the gate insulating film. In the case of the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 14A, the density is about 3.3 g / cm 3 . On the other hand, in the case of the aluminum oxide film 932 formed by the steam oxidation method shown in 14B, the density is about 2.9 g / cm 3 . Thus, the film density in the gate insulating film is higher in the aluminum oxide film 932 formed by the steam oxidation method shown in 14B than in the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 14A. Is low.

図１８は、ドレイン−ソース間における耐圧を示すものである。１４Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴの場合では、耐圧は約４１０Ｖである。これに対し、１４Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴの場合では、耐圧は約１１０Ｖである。即ち、ドレイン−ソース間における耐圧は、１４Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴよりも、１４Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴの方が低い。   FIG. 18 shows the breakdown voltage between the drain and the source. In the case of the HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 14A, the breakdown voltage is about 410V. On the other hand, in the case of the HEMT using the aluminum oxide film 932 formed by the steam oxidation method shown in 14B, the breakdown voltage is about 110V. That is, the breakdown voltage between the drain and the source is higher than the HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 14A, and the aluminum oxide film 932 formed by the steam oxidation method shown in 14B. The HEMT using the is lower.

以上より、ゲート絶縁膜としては、表面におけるＯ／（Ａｌ＋Ｇａ）の比及びゲート電極における閾値変動の観点からは、１４Ａに示される酸化アルミニウム膜９３１を用いたものよりも、１４Ｂに示される酸化アルミニウム膜９３２を用いたものの方が好ましい。一方、ゲート絶縁膜における密度及びドレイン−ソース間における耐圧の観点からは、１４Ｂに示される酸化アルミニウム膜９３２を用いたものよりも、１４Ａに示される酸化アルミニウム膜９３１を用いたものの方が好ましい。   From the above, as the gate insulating film, from the viewpoint of the O / (Al + Ga) ratio on the surface and the threshold fluctuation in the gate electrode, the aluminum oxide shown in 14B is better than that using the aluminum oxide film 931 shown in 14A. Those using the film 932 are more preferable. On the other hand, from the viewpoint of the density in the gate insulating film and the breakdown voltage between the drain and the source, the one using the aluminum oxide film 931 shown in 14A is more preferable than the one using the aluminum oxide film 932 shown in 14B.

即ち、ゲート絶縁膜は、表面におけるＯ／（Ａｌ＋Ｇａ）の比及び閾値変動の観点からは、水蒸気酸化方式により成膜された酸化アルミニウム膜９３２が好ましい。また、膜密度及び耐圧の観点からは酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１が好ましい。   That is, the gate insulating film is preferably an aluminum oxide film 932 formed by a steam oxidation method from the viewpoint of the O / (Al + Ga) ratio on the surface and the threshold fluctuation. From the viewpoint of film density and breakdown voltage, an aluminum oxide film 931 formed by an oxygen plasma oxidation method is preferable.

以上、ゲートリセスを形成したＨＥＭＴにおいても、若干の差はあるものの、上述したゲートリセスが形成されていないＨＥＭＴと同様の傾向にある。   As described above, the HEMT in which the gate recess is formed has the same tendency as the HEMT in which the gate recess is not formed, although there is a slight difference.

（半導体装置）
次に、第２の実施の形態における半導体装置であるＨＥＭＴについて、図１９に基づき説明する。本実施の形態における半導体装置であるＨＥＭＴは、基板１０の上に、窒化物半導体層として、ＧａＮにより形成された電子走行層２１、ＡｌＧａＮにより形成された電子供給層２２、ＧａＮにより形成されたキャップ層２３が積層形成されている。これにより、電子走行層２１と電子供給層２２との界面近傍における電子走行層２１には、２ＤＥＧ２１ａが形成される。本実施の形態においては、電子走行層２１を第１の半導体層と、電子供給層２２を第２の半導体層と、キャップ層２３を第３の半導体層と記載する場合がある。 (Semiconductor device)
Next, a HEMT that is a semiconductor device according to the second embodiment will be described with reference to FIG. The HEMT, which is a semiconductor device in the present embodiment, includes an electron transit layer 21 formed of GaN, an electron supply layer 22 formed of AlGaN, and a cap formed of GaN as a nitride semiconductor layer on a substrate 10. The layer 23 is laminated. As a result, 2DEG 21 a is formed in the electron transit layer 21 in the vicinity of the interface between the electron transit layer 21 and the electron supply layer 22. In the present embodiment, the electron transit layer 21 may be referred to as a first semiconductor layer, the electron supply layer 22 may be referred to as a second semiconductor layer, and the cap layer 23 may be referred to as a third semiconductor layer.

また、本実施の形態においては、窒化物半導体層の一部、例えば、キャップ層２３と電子供給層２２の一部をエッチング等により除去することによりゲートリセス１５０が形成されている。このようにゲートリセス１５０を形成することにより、ゲートリセス１５０が形成されている領域の直下において、２ＤＥＧ２１ａを消失させることができる。ゲート絶縁膜となる絶縁膜３０は、露出している電子供給層２２及びキャップ層２３の上に形成されている。絶縁膜３０は、酸化アルミニウム膜により形成されており、電子供給層２２及びキャップ層２３が形成されている側より、第１の絶縁膜３１、第２の絶縁膜３２の順に積層されたものである。第１の絶縁膜３１は、水蒸気酸化方式により成膜された酸化アルミニウム膜により形成されており、第２の絶縁膜３２は、酸素プラズマ酸化方式により成膜された酸化アルミニウム膜により形成されている。また、絶縁膜３０の上には、ゲート電極４１が形成されており、電子供給層２２の上には、ソース電極４２及びドレイン電極４３が形成されている。尚、図１９においては、キャップ層２３の上に絶縁膜３０が形成されている構造のものを示すが、本実施の形態における半導体装置は、キャップ層２３が形成されていないものであって、電子供給層２２の上に絶縁膜３０が形成されている構造のものであってもよい。 In the present embodiment, the gate recess 150 is formed by removing a part of the nitride semiconductor layer, for example, a part of the cap layer 23 and the electron supply layer 22 by etching or the like. By forming the gate recess 150 in this way, the 2DEG 21a can be eliminated immediately below the region where the gate recess 150 is formed. An insulating film 30 serving as a gate insulating film is formed on the exposed electron supply layer 22 and cap layer 23. The insulating film 30 is formed of an aluminum oxide film, and is formed by laminating a first insulating film 31 and a second insulating film 32 in this order from the side on which the electron supply layer 22 and the cap layer 23 are formed. is there. The first insulating film 31 is formed of an aluminum oxide film formed by a steam oxidation method, and the second insulating film 32 is formed of an aluminum oxide film formed by an oxygen plasma oxidation method. . A gate electrode 41 is formed on the insulating film 30, and a source electrode 42 and a drain electrode 43 are formed on the electron supply layer 22. FIG. 19 shows a structure in which the insulating film 30 is formed on the cap layer 23, but the semiconductor device in the present embodiment does not have the cap layer 23, A structure in which an insulating film 30 is formed on the electron supply layer 22 may be used.

また、本実施の形態における半導体装置は、ＡｌＧａＮとＧａＮを用いたＨＥＭＴ以外にも、ＩｎＡｌＮ、ＩｎＧａＡｌＮ等の材料を用いた窒化物半導体材料を用いた半導体装置においても適用可能である。   In addition to the HEMT using AlGaN and GaN, the semiconductor device in this embodiment can also be applied to a semiconductor device using a nitride semiconductor material using a material such as InAlN or InGaAlN.

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図２０〜図２２に基づき説明する。 (Method for manufacturing semiconductor device)
Next, a method for manufacturing a semiconductor device in the present embodiment will be described with reference to FIGS.

最初に、図２０（ａ）に示すように、基板１０上に、不図示のバッファ層、電子走行層２１、電子供給層２２、キャップ層２３等からなる窒化物半導体層をＭＯＶＰＥ法により形成する。尚、これらの窒化物半導体層は、ＭＯＶＰＥによるエピタキシャル成長により形成されているが、ＭＯＶＰＥ以外の方法、例えば、ＭＢＥ法により形成してもよい。基板１０には、シリコン基板が用いられており、不図示のバッファ層は、厚さが０．１μｍのＡｌＮにより形成されている。電子走行層２１は、厚さが３μｍのｉ−Ｇａｎにより形成されており、電子供給層２２は、厚さが３０ｎｍのｎ−ＡｌＧａＮにより形成されており、キャップ層２３は、厚さが５ｎｍのｎ−ＧａＮにより形成されている。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には２ＤＥＧ２１ａが形成される。   First, as shown in FIG. 20A, a nitride semiconductor layer including a buffer layer, an electron transit layer 21, an electron supply layer 22, a cap layer 23, and the like (not shown) is formed on the substrate 10 by the MOVPE method. . These nitride semiconductor layers are formed by epitaxial growth by MOVPE, but may be formed by methods other than MOVPE, for example, MBE. A silicon substrate is used as the substrate 10, and a buffer layer (not shown) is made of AlN having a thickness of 0.1 μm. The electron transit layer 21 is made of i-Gan having a thickness of 3 μm, the electron supply layer 22 is made of n-AlGaN having a thickness of 30 nm, and the cap layer 23 has a thickness of 5 nm. It is made of n-GaN. Thereby, in the electron transit layer 21, 2DEG 21 a is formed in the vicinity of the interface between the electron transit layer 21 and the electron supply layer 22.

本実施の形態においては、ＭＯＶＰＥによりＡｌＮ、ＧａＮ、ＡｌＧａＮを形成する際には、原料ガスとして、Ａｌ源となるトリメチルアルミニウム（ＴＭＡ）、Ｇａ源となるトリメチルガリウム（ＴＭＧ）、Ｎ源となるアンモニア（ＮＨ３）等のガスが用いられる。窒化物半導体層であるＡｌＮ、ＧａＮ、ＡｌＧａＮの層は、上述した原料ガスを成膜される窒化物半導体層の組成に応じて所定の割合で混合させて供給することにより成膜することができる。尚、本実施の形態における半導体装置において、ＭＯＶＰＥにより窒化物半導体層を形成する際には、アンモニアガスの流量は１００ｃｃｍ〜１０ＬＭであり、成膜する際の装置内部の圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ、成長温度は１０００℃〜１２００℃である。 In this embodiment, when forming AlN, GaN, and AlGaN by MOVPE, as source gases, trimethylaluminum (TMA) as an Al source, trimethylgallium (TMG) as a Ga source, and ammonia as an N source A gas such as (NH 3 ) is used. The AlN, GaN, and AlGaN layers, which are nitride semiconductor layers, can be formed by supplying the above-described source gas mixed at a predetermined ratio according to the composition of the nitride semiconductor layer to be formed. . In the semiconductor device in this embodiment, when the nitride semiconductor layer is formed by MOVPE, the flow rate of ammonia gas is 100 ccm to 10 LM, and the pressure inside the device during film formation is 50 Torr to 300 Torr. The temperature is 1000 ° C to 1200 ° C.

電子供給層２２となるｎ−ＡｌＧａＮには、ｎ型となる不純物元素としてＳｉがドープされている。具体的には、電子供給層２２の成膜の際に、ＳｉＨ４ガスを所定の流量で原料ガスに添加することにより、電子供給層２２にＳｉをドーピングすることができる。このように形成されたｎ−ＡｌＧａＮにドーピングされているＳｉの濃度は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば、約５×１０１８ｃｍ−３である。 The n-AlGaN serving as the electron supply layer 22 is doped with Si as an n-type impurity element. Specifically, when the electron supply layer 22 is formed, Si can be doped into the electron supply layer 22 by adding SiH 4 gas to the source gas at a predetermined flow rate. The concentration of Si doped in the n-AlGaN formed in this way is 1 × 10 18 cm −3 to 1 × 10 20 cm −3 , for example, about 5 × 10 18 cm −3 .

また、キャップ層２３となるｎ−ＧａＮには、ｎ型となる不純物元素としてＳｉがドープされている。具体的には、キャップ層２３の成膜の際に、ＳｉＨ４ガスを所定の流量で原料ガスに添加することにより、キャップ層２３にＳｉをドーピングすることができる。このように形成されたｎ−ＧａＮにドーピングされているＳｉの濃度は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば、約５×１０１８ｃｍ−３である。 The n-GaN serving as the cap layer 23 is doped with Si as an n-type impurity element. Specifically, Si can be doped into the cap layer 23 by adding SiH 4 gas to the source gas at a predetermined flow rate when forming the cap layer 23. The concentration of Si doped in the n-GaN thus formed is 1 × 10 18 cm −3 to 1 × 10 20 cm −3 , for example, about 5 × 10 18 cm −3 .

次に、図２０（ｂ）に示すように、窒化物半導体層であるキャップ層２３及び電子供給層２２の一部にゲートリセス１５０を形成する。具体的には、キャップ層２３の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲートリセス１５０が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域におけるキャップ層２３及び電子供給層２２の一部をＲＩＥ等により除去する。これにより、ゲートリセス１５０を形成することができる。これにより、ゲートリセス１５０が形成されている領域の直下において、２ＤＥＧ２１ａを消失させることができる。この後、不図示のレジストパターンは有機溶剤等により除去する。   Next, as illustrated in FIG. 20B, a gate recess 150 is formed in part of the cap layer 23 and the electron supply layer 22 that are nitride semiconductor layers. Specifically, a photoresist is applied to the surface of the cap layer 23, and exposure and development are performed by an exposure apparatus, thereby forming a resist pattern (not shown) having an opening in a region where the gate recess 150 is formed. Thereafter, a part of the cap layer 23 and the electron supply layer 22 in the region where the resist pattern is not formed is removed by RIE or the like. Thereby, the gate recess 150 can be formed. As a result, the 2DEG 21a can be eliminated immediately below the region where the gate recess 150 is formed. Thereafter, the resist pattern (not shown) is removed with an organic solvent or the like.

次に、図２１（ａ）に示すように、ゲート絶縁膜となる絶縁膜３０を形成する。具体的には、ゲートリセス１５０が形成されている電子供給層２２及びキャップ層２３の表面に形成されている変質層を硫酸過水、フッ酸により洗浄した後、水洗する。この後、ＡＬＤ法により、ゲートリセス１５０が形成されている電子供給層２２及びキャップ層２３の上に、原料ガスとしてＡｌ（ＣＨ３）３とＨ２Ｏとを用いて水蒸気酸化方式により酸化アルミニウム膜を成膜することにより、第１の絶縁膜３１を形成する。この際形成される第１の絶縁膜３１の厚さは、５〜１０ｎｍであり、本実施の形態においては、厚さが５ｎｍの第１の絶縁膜３１を形成した。次に、第１の絶縁膜３１の上に、原料ガスとしてＡｌ（ＣＨ３）３とＯ２とを用いて酸素プラズマ酸化方式により酸化アルミニウム膜を成膜することにより、第２の絶縁膜３２を形成する。この際形成される第２の絶縁膜３２の厚さは、１０〜１００ｎｍであり、本実施の形態においては、厚さが３５ｎｍの第２の絶縁膜３２を形成した。これにより、第１の絶縁膜３１と第２の絶縁膜３２により絶縁膜３０が形成される。この後、７００℃〜８００℃の温度でアニールを行なう。 Next, as shown in FIG. 21A, an insulating film 30 to be a gate insulating film is formed. Specifically, the altered layer formed on the surfaces of the electron supply layer 22 and the cap layer 23 in which the gate recess 150 is formed is washed with sulfuric acid / hydrogen peroxide and hydrofluoric acid, and then washed with water. Thereafter, an aluminum oxide film is formed on the electron supply layer 22 and the cap layer 23 on which the gate recess 150 is formed by an ALD method using a water vapor oxidation method using Al (CH 3 ) 3 and H 2 O as source gases. As a result, a first insulating film 31 is formed. The thickness of the first insulating film 31 formed at this time is 5 to 10 nm. In the present embodiment, the first insulating film 31 having a thickness of 5 nm is formed. Next, an aluminum oxide film is formed on the first insulating film 31 by an oxygen plasma oxidation method using Al (CH 3 ) 3 and O 2 as source gases, whereby the second insulating film 32 is formed. Form. The thickness of the second insulating film 32 formed at this time is 10 to 100 nm. In the present embodiment, the second insulating film 32 having a thickness of 35 nm is formed. As a result, the insulating film 30 is formed by the first insulating film 31 and the second insulating film 32. Thereafter, annealing is performed at a temperature of 700 ° C. to 800 ° C.

次に、図２１（ｂ）に示すように、ソース電極４２及びドレイン電極４３を形成する。具体的には、絶縁膜３０の上に、フォトレジストを塗布し露光装置による露光、現像を行なうことによりソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガス、塩素系ガス等を用いたＲＩＥ等によるドライエッチングにより、レジストパターンが形成されていない領域における絶縁膜３０、キャップ層２３及び電子供給層２２の一部または全部を除去する。この際行われる窒化物半導体におけるドライエッチングの条件は、例えば、塩素（Ｃｌ２）ガスの流量が約３０ｓｃｃｍ、チャンバー内の圧力が約２Ｐａ、ＲＦ投入電力が２０Ｗである。この後、不図示のレジストパターンを除去した後、再びフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により、積層金属膜であるＴａ／Ａｌを成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する積層金属膜により、ソース電極４２及びドレイン電極４３が形成される。この後、約５５０℃でアニール処理を行なうことにより、ソース電極４２及びドレイン電極４３をオーミックコンタクトさせる。 Next, as shown in FIG. 21B, the source electrode 42 and the drain electrode 43 are formed. Specifically, a resist pattern (not shown) having openings in regions where the source electrode 42 and the drain electrode 43 are formed by applying a photoresist on the insulating film 30 and performing exposure and development by an exposure apparatus. Form. Thereafter, a part or all of the insulating film 30, the cap layer 23, and the electron supply layer 22 in the region where the resist pattern is not formed is removed by dry etching such as RIE using fluorine-based gas, chlorine-based gas, or the like. . The conditions for dry etching in the nitride semiconductor performed at this time are, for example, a flow rate of chlorine (Cl 2 ) gas of about 30 sccm, a pressure in the chamber of about 2 Pa, and an RF input power of 20 W. Thereafter, after removing a resist pattern (not shown), a photoresist is applied again, and exposure and development are performed by an exposure apparatus, whereby an opening is provided in a region where the source electrode 42 and the drain electrode 43 are formed. The resist pattern is formed. Then, after depositing Ta / Al, which is a laminated metal film, by vacuum deposition, the laminated metal film formed on the resist pattern is removed together with the resist pattern by lift-off by being immersed in an organic solvent or the like. Thereby, the source electrode 42 and the drain electrode 43 are formed by the remaining laminated metal film. Thereafter, an annealing process is performed at about 550 ° C. to make ohmic contact between the source electrode 42 and the drain electrode 43.

次に、図２２に示すように、ゲート電極４１を形成する。具体的には、絶縁膜３０の上に、下層レジスト（例えば、商品名ＰＭＧＩ：米国マイクロケム社製）及び上層レジスト（例えば、商品名ＰＦＩ３２−Ａ８：住友化学社製）を各々スピンコート法等により塗布する。この後、露光装置による露光、現像を行なうことにより、上層レジストに、例えば、直径が約０．８μｍの開口部を形成する。この後、上層レジストをマスクとして、上層レジストの開口部において露出している下層レジストをアルカリ現像液によりウェットエッチングにより除去する。次に、真空蒸着により積層金属膜であるＮｉ／Ａｕ（Ｎｉ：膜厚が約１０ｎｍ／Ａｕ：膜厚が約３００ｎｍ）を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成された積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する積層金属膜により、ゲート電極４１が形成される。   Next, as shown in FIG. 22, a gate electrode 41 is formed. Specifically, a lower layer resist (for example, product name PMGI: manufactured by US Microchem) and an upper layer resist (for example, product name PFI32-A8: manufactured by Sumitomo Chemical Co., Ltd.) are respectively spin-coated on the insulating film 30. Apply by. Thereafter, by performing exposure and development with an exposure apparatus, an opening having a diameter of, for example, about 0.8 μm is formed in the upper resist. Thereafter, using the upper layer resist as a mask, the lower layer resist exposed in the opening of the upper layer resist is removed by wet etching with an alkali developer. Next, after depositing Ni / Au (Ni: film thickness of about 10 nm / Au: film thickness of about 300 nm) as a laminated metal film by vacuum deposition, it is immersed in an organic solvent, etc. The laminated metal film formed in (1) is removed together with the resist pattern by lift-off. Thereby, the gate electrode 41 is formed by the remaining laminated metal film.

（本実施の形態における半導体装置の特性）
図２３〜図２６は、図１４（ａ）に示される構造のＨＥＭＴ、図１４（ｂ）に示される構造のＨＥＭＴ及び本実施の形態における半導体装置であるＨＥＭＴにおける諸特性を示す。尚、図２３〜図２６においては、本実施の形態における半導体装置であるＨＥＭＴを１９Ａに示す。また、前述したように図１４（ａ）に示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴを１４Ａに示し、図１４（ｂ）に示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴを１４Ｂに示す。 (Characteristics of the semiconductor device in this embodiment)
23 to 26 show various characteristics in the HEMT having the structure shown in FIG. 14A, the HEMT having the structure shown in FIG. 14B, and the HEMT which is the semiconductor device in the present embodiment. In FIGS. 23 to 26, a HEMT which is a semiconductor device in the present embodiment is shown at 19A. Further, as described above, a HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in FIG. 14A is shown in 14A, and formed by the water vapor oxidation method shown in FIG. 14B. 14B shows a HEMT using the aluminum oxide film 932 thus formed.

図２３は、電子供給層及びキャップ層となるＡｌＧａＮ及びＧａＮの表面におけるＯ／（Ａｌ＋Ｇａ）の比を示すものである。１９Ａに示される本実施の形態における半導体装置であるＨＥＭＴの場合では、Ｏ／（Ａｌ＋Ｇａ）の比は約０．３４であった。この値は、１４Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴよりも低く、１４Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴと同程度である。   FIG. 23 shows the ratio of O / (Al + Ga) on the surface of AlGaN and GaN serving as the electron supply layer and the cap layer. In the case of HEMT which is a semiconductor device in the present embodiment shown in 19A, the ratio of O / (Al + Ga) was about 0.34. This value is lower than the HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 14A, and the HEMT using the aluminum oxide film 932 formed by the water vapor oxidation method shown in 14B. It is about the same.

図２４は、ゲート電極における閾値変動を示すものである。１９Ａに示される本実施の形態における半導体装置であるＨＥＭＴの場合では、閾値変動は約０．２５Ｖであった。この値は、１４Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴよりも低く、更には、１４Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴよりも低い。   FIG. 24 shows the threshold fluctuation in the gate electrode. In the case of HEMT, which is the semiconductor device in the present embodiment shown in 19A, the threshold fluctuation is about 0.25V. This value is lower than the HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 14A, and further uses the aluminum oxide film 932 formed by the steam oxidation method shown in 14B. Lower than the HEMT we had.

図２５は、ゲート絶縁膜となる絶縁膜における密度を示すものである。１９Ａに示される本実施の形態における半導体装置であるＨＥＭＴの場合では、密度は約３．３ｇ／ｃｍ３であった。この値は、１４Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴよりも高く、１４Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴと同程度である。 FIG. 25 shows the density in the insulating film to be the gate insulating film. In the case of HEMT, which is a semiconductor device in the present embodiment shown in 19A, the density was about 3.3 g / cm 3 . This value is higher than the HEMT using the aluminum oxide film 932 formed by the steam oxidation method shown in 14B, and the HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 14A. It is about the same.

図２６は、ドレイン−ソース間における耐圧を示すものである。１９Ａに示される本実施の形態における半導体装置であるＨＥＭＴの場合では、耐圧は約４１０Ｖであった。この値は、１４Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜９３２を用いたＨＥＭＴよりも高く、１４Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜９３１を用いたＨＥＭＴと同程度である。   FIG. 26 shows the breakdown voltage between the drain and the source. In the case of the HEMT which is the semiconductor device in the present embodiment shown in 19A, the breakdown voltage was about 410V. This value is higher than the HEMT using the aluminum oxide film 932 formed by the steam oxidation method shown in 14B, and the HEMT using the aluminum oxide film 931 formed by the oxygen plasma oxidation method shown in 14A. It is about the same.

このように、本実施の形態における半導体装置であるＨＥＭＴは、酸素プラズマ酸化方式により成膜された酸化アルミニウム膜を用いたＨＥＭＴの利点と水蒸気酸化方式により成膜された酸化アルミニウム膜を用いたＨＥＭＴの利点の双方を兼ね備えている。   As described above, the HEMT that is the semiconductor device in this embodiment has the advantages of the HEMT using the aluminum oxide film formed by the oxygen plasma oxidation method and the HEMT using the aluminum oxide film formed by the steam oxidation method. Combines both of the advantages of

即ち、本実施の形態における半導体装置におけるＨＥＭＴは、ＧａＮの表面におけるＯ／Ｇａ比及びゲート電極における閾値変動の観点においては、１４Ｂに示される水蒸気酸化方式により成膜された酸化アルミニウム膜を用いたものと同程度以上の特性を有している。また、ゲート絶縁膜となる絶縁膜における密度及びドレイン−ソース間における耐圧の観点においては、１４Ａに示される酸素プラズマ酸化方式により成膜された酸化アルミニウム膜を用いたものと同程度の特性を有している。   That is, the HEMT in the semiconductor device according to the present embodiment uses an aluminum oxide film formed by the water vapor oxidation method shown in 14B from the viewpoint of the O / Ga ratio on the surface of GaN and the threshold fluctuation in the gate electrode. It has the same or better characteristics than those. Further, in terms of the density in the insulating film to be the gate insulating film and the breakdown voltage between the drain and the source, it has characteristics similar to those using the aluminum oxide film formed by the oxygen plasma oxidation method shown in 14A. doing.

〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。 [Third Embodiment]
Next, a third embodiment will be described. The present embodiment is a semiconductor device, a power supply device, and a high-frequency amplifier.

本実施の形態における半導体デバイスは、第１または第２の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図２３に基づき説明する。尚、図２３は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１及び第２の実施の形態に示されているものとは、異なっている。   The semiconductor device according to the present embodiment is a discrete package of the semiconductor device according to the first or second embodiment. The semiconductor device thus discretely packaged will be described with reference to FIG. FIG. 23 schematically shows the inside of a discrete packaged semiconductor device. The arrangement of electrodes and the like are different from those shown in the first and second embodiments. Yes.

（半導体デバイス）
図２７に示されるものは、第１または第２の実施の形態における半導体装置をディスクリートパッケージしたものである。 (Semiconductor device)
FIG. 27 shows a discrete package of the semiconductor device according to the first or second embodiment.

最初に、第１または第２の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１または第２の形態における半導体装置に相当するものである。   First, the semiconductor device manufactured in the first or second embodiment is cut by dicing or the like to form a HEMT semiconductor chip 410 made of a GaN-based semiconductor material. The semiconductor chip 410 is fixed on the lead frame 420 with a die attach agent 430 such as solder. The semiconductor chip 410 corresponds to the semiconductor device in the first or second form.

次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３は、Ａｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドの一種であり、第１または第２の実施の形態における半導体装置のゲート電極４１と接続されている。また、ソース電極４１２はソース電極パッドの一種であり、第１または第２の実施の形態における半導体装置のソース電極４２と接続されている。また、ドレイン電極４１３はドレイン電極パッドの一種であり、第１または第２の実施の形態における半導体装置のドレイン電極４３と接続されている。   Next, the gate electrode 411 is connected to the gate lead 421 by a bonding wire 431, the source electrode 412 is connected to the source lead 422 by a bonding wire 432, and the drain electrode 413 is connected to the drain lead 423 by a bonding wire 433. The bonding wires 431, 432, and 433 are formed of a metal material such as Al. In the present embodiment, the gate electrode 411 is a kind of gate electrode pad, and is connected to the gate electrode 41 of the semiconductor device in the first or second embodiment. The source electrode 412 is a kind of source electrode pad and is connected to the source electrode 42 of the semiconductor device in the first or second embodiment. The drain electrode 413 is a kind of drain electrode pad and is connected to the drain electrode 43 of the semiconductor device according to the first or second embodiment.

次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。   Next, resin sealing with a mold resin 440 is performed by a transfer molding method. In this way, a HEMT discrete packaged semiconductor device using a GaN-based semiconductor material can be manufactured.

（ＰＦＣ回路、電源装置及び高周波増幅器）
次に、本実施の形態におけるＰＦＣ回路、電源装置及び高周波増幅器について説明する。本実施の形態におけるＰＦＣ回路、電源装置及び高周波増幅器は、第１または第２の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。 (PFC circuit, power supply and high frequency amplifier)
Next, a PFC circuit, a power supply device, and a high frequency amplifier in this embodiment will be described. The PFC circuit, the power supply device, and the high-frequency amplifier in the present embodiment are a power supply device and a high-frequency amplifier that use any of the semiconductor devices in the first or second embodiment.

（ＰＦＣ回路）
次に、本実施の形態におけるＰＦＣ（Power Factor Correction）回路について説明する。本実施の形態におけるＰＦＣ回路は、第１または第２の実施の形態における半導体装置を有するものである。 (PFC circuit)
Next, a PFC (Power Factor Correction) circuit according to the present embodiment will be described. The PFC circuit in the present embodiment has the semiconductor device in the first or second embodiment.

図２８に基づき、本実施の形態におけるＰＦＣ回路について説明する。本実施の形態におけるＰＦＣ回路４５０は、スイッチ素子（トランジスタ）４５１と、ダイオード４５２と、チョークコイル４５３と、コンデンサ４５４、４５５と、ダイオードブリッジ４５６と、不図示の交流電源とを有している。スイッチ素子４５１には、第１または第２の実施の形態における半導体装置であるＨＥＭＴが用いられている。   Based on FIG. 28, the PFC circuit in the present embodiment will be described. The PFC circuit 450 in this embodiment includes a switch element (transistor) 451, a diode 452, a choke coil 453, capacitors 454 and 455, a diode bridge 456, and an AC power supply (not shown). As the switch element 451, the HEMT which is the semiconductor device in the first or second embodiment is used.

ＰＦＣ回路４５０では、スイッチ素子４５１のドレイン電極とダイオード４５２のアノード端子及びチョークコイル４５３の一方の端子とが接続されている。また、スイッチ素子４５１のソース電極とコンデンサ４５４の一方の端子及びコンデンサ４５５の一方の端子とが接続されおり、コンデンサ４５４の他方の端子とチョークコイル４５３の他方の端子とが接続されている。コンデンサ４５５の他方の端子とダイオード４５２のカソード端子とが接続されており、コンデンサ４５４の双方の端子間にはダイオードブリッジ４５６を介して不図示の交流電源が接続されている。このようなＰＦＣ回路４５０においては、コンデンサ４５５の双方端子間より、直流（ＤＣ）が出力される。   In the PFC circuit 450, the drain electrode of the switch element 451, the anode terminal of the diode 452, and one terminal of the choke coil 453 are connected. The source electrode of the switch element 451 is connected to one terminal of the capacitor 454 and one terminal of the capacitor 455, and the other terminal of the capacitor 454 is connected to the other terminal of the choke coil 453. The other terminal of the capacitor 455 and the cathode terminal of the diode 452 are connected, and an AC power supply (not shown) is connected between both terminals of the capacitor 454 via a diode bridge 456. In such a PFC circuit 450, direct current (DC) is output from between both terminals of the capacitor 455.

（電源装置）
次に、本実施の形態における電源装置について説明する。本実施の形態における電源装置は、第１または第２の実施の形態における半導体装置であるＨＥＭＴを有する電源装置である。 (Power supply)
Next, the power supply device according to the present embodiment will be described. The power supply device in the present embodiment is a power supply device having a HEMT that is the semiconductor device in the first or second embodiment.

図２９に基づき本実施の形態における電源装置について説明する。本実施の形態における電源装置は、前述した本実施の形態におけるＰＦＣ回路４５０を含んだ構造のものである。   The power supply device in the present embodiment will be described based on FIG. The power supply device in the present embodiment has a structure including the PFC circuit 450 in the present embodiment described above.

本実施の形態における電源装置は、高圧の一次側回路４６１及び低圧の二次側回路４６２と、一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３とを有している。   The power supply device in this embodiment includes a high-voltage primary circuit 461 and a low-voltage secondary circuit 462, and a transformer 463 disposed between the primary circuit 461 and the secondary circuit 462. Yes.

一次側回路４６１は、前述した本実施の形態におけるＰＦＣ回路４５０と、ＰＦＣ回路４５０のコンデンサ４５５の双方の端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路４６０とを有している。フルブリッジインバータ回路４６０は、複数（ここでは４つ）のスイッチ素子４６４ａ、４６４ｂ、４６４ｃ、４６４ｄを有している。また、二次側回路４６２は、複数（ここでは３つ）のスイッチ素子４６５ａ、４６５ｂ、４６５ｃを有している。尚、ダイオードブリッジ４５６には、交流電源４５７が接続されている。   The primary circuit 461 includes the PFC circuit 450 in the present embodiment described above and an inverter circuit connected between both terminals of the capacitor 455 of the PFC circuit 450, for example, a full bridge inverter circuit 460. The full bridge inverter circuit 460 includes a plurality (here, four) of switch elements 464a, 464b, 464c, and 464d. The secondary side circuit 462 includes a plurality (three in this case) of switch elements 465a, 465b, and 465c. An AC power supply 457 is connected to the diode bridge 456.

本実施の形態においては、一次側回路４６１におけるＰＦＣ回路４５０のスイッチ素子４５１において、第１または第２の実施の形態における半導体装置であるＨＥＭＴが用いられている。更に、フルブリッジインバータ回路４６０におけるスイッチ素子４６４ａ、４６４ｂ、４６４ｃ、４６４ｄにおいて、第１または第２の実施の形態における半導体装置であるＨＥＭＴが用いられている。一方、二次側回路４６２のスイッチ素子４６５ａ、４６５ｂ、４６５ｃは、シリコンを用いた通常のＭＩＳ構造のＦＥＴが用いられている。   In this embodiment, the HEMT that is the semiconductor device in the first or second embodiment is used in the switch element 451 of the PFC circuit 450 in the primary circuit 461. Further, the HEMT that is the semiconductor device in the first or second embodiment is used for the switch elements 464a, 464b, 464c, and 464d in the full bridge inverter circuit 460. On the other hand, the switch elements 465a, 465b, and 465c of the secondary circuit 462 are normal MIS FETs using silicon.

（高周波増幅器）
次に、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器は、第１または第２の実施の形態における半導体装置であるＨＥＭＴが用いられている構造のものである。 (High frequency amplifier)
Next, the high frequency amplifier in the present embodiment will be described. The high-frequency amplifier in the present embodiment has a structure in which the HEMT that is the semiconductor device in the first or second embodiment is used.

図３０に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器は、ディジタル・プレディストーション回路４７１、ミキサー４７２ａ、４７２ｂ、パワーアンプ４７３及び方向性結合器４７４を備えている。   Based on FIG. 30, the high-frequency amplifier according to the present embodiment will be described. The high frequency amplifier in this embodiment includes a digital predistortion circuit 471, mixers 472a and 472b, a power amplifier 473, and a directional coupler 474.

ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償するものである。ミキサー４７２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅するものであり、第１または第２の実施の形態における半導体装置であるＨＥＭＴを有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。尚、図３０では、例えばスイッチの切り替えにより、出力側の信号をミキサー４７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することができる。   The digital predistortion circuit 471 compensates for nonlinear distortion of the input signal. The mixer 472a mixes an input signal with compensated nonlinear distortion and an AC signal. The power amplifier 473 amplifies the input signal mixed with the AC signal, and includes the HEMT that is the semiconductor device according to the first or second embodiment. The directional coupler 474 performs monitoring of input signals and output signals. In FIG. 30, for example, by switching the switch, the signal on the output side can be mixed with the AC signal by the mixer 472b and sent to the digital predistortion circuit 471.

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。   Although the embodiment has been described in detail above, it is not limited to the specific embodiment, and various modifications and changes can be made within the scope described in the claims.

上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に、窒化物半導体層を形成する工程と、
前記窒化物半導体層の上に、Ｈ２Ｏを含む原料ガスを用いて水蒸気酸化によるＡＬＤ法またはＯ３を含む原料ガスを用いた酸化によるＡＬＤ法により第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、Ｏ２を含む原料ガスを用いて酸素プラズマ酸化によるＡＬＤ法により第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上に、ゲート電極を形成する工程と、
前記窒化物半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記窒化物半導体層は、基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層とを含むものであることを特徴とする半導体装置の製造方法。
（付記２）
前記窒化物半導体層は、前記第２の半導体層の上に形成された第３の半導体層を含むものであることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記窒化物半導体層を形成する工程の後であって、前記第１の絶縁膜を形成する工程の前に、
前記ゲート電極が形成される領域において、窒化物半導体層の一部を除去することにより、リセスを形成する工程を有するものであることを特徴とする付記１または２に記載の半導体装置の製造方法。
（付記４）
前記第１の絶縁膜と前記第２の絶縁膜は、ともに酸化アルミニウムにより形成されているものであることを特徴とする付記１から３のいずれかに記載の半導体装置の製造方法。
（付記５）
前記第１の絶縁膜を形成する工程において、前記第１の絶縁膜は、原料ガスとして、トリメチルアルミニウムとＨ２Ｏとを用いて水蒸気酸化によるＡＬＤ法により形成されるものであることを特徴とする付記４に記載の半導体装置の製造方法。
（付記６）
前記第２の絶縁膜を形成する工程において、前記第２の絶縁膜は、原料ガスとして、トリメチルアルミニウムとＯ２またはオゾンを用いて酸素プラズマ酸化によるＡＬＤ法により形成されるものであることを特徴とする付記４または５に記載の半導体装置の製造方法。
（付記７）
前記第２の絶縁膜を形成する工程の後、７００℃以上、８００℃以下の温度で熱処理を行なう熱処理工程を有することを特徴とする付記１から６のいずれかに記載の半導体装置の製造方法。
（付記８）
基板の上に形成された窒化物半導体層と、
前記窒化物半導体層の上に形成された絶縁膜と、
前記絶縁膜の上に形成されたゲート電極と、
前記窒化物半導体層と接して形成されたソース電極及びドレイン電極と、
を有し、
前記窒化物半導体層は、基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、を含むものであって、
前記絶縁膜は、ＡＬＤ法により成膜されたものであって、前記第２の半導体層の側より、第１の絶縁膜、第２の絶縁膜が順次積層されたものであって、
前記第１の絶縁膜の密度よりも、前記第２の絶縁膜の密度が高いものであることを特徴とする半導体装置。
（付記９）
前記第１の絶縁膜は、Ｈ２Ｏを含む原料ガスを用いて水蒸気酸化により形成されたものであって、
前記第２の絶縁膜は、Ｏ２を含む原料ガスを用いて酸素プラズマ酸化により形成されたものまたはＯ３を含む原料ガスを用いた酸化により形成されたものであることを特徴とする付記８に記載の半導体装置。
（付記１０）
基板の上に形成された窒化物半導体層と、
前記窒化物半導体層の上に形成された絶縁膜と、
前記絶縁膜の上に形成されたゲート電極と、
前記窒化物半導体層と接して形成されたソース電極及びドレイン電極と、
を有し、
前記窒化物半導体層は、基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、を含むものであって、
前記窒化物半導体層における前記窒化物半導体層と前記絶縁膜との界面近傍には、前記窒化物半導体に含まれる金属原子に対する酸素原子の割合が、０．４以下であることを特徴とする半導体装置。
（付記１１）
前記絶縁膜は、アルミニウム、ハフニウム、シリコン、ニッケルにおける酸化物、窒化物、酸窒化物のうち、１または２以上が含まれるものであることを特徴とする付記１０に記載の半導体装置。
（付記１２）
前記絶縁膜は、酸化アルミニウムであることを特徴とする付記８から１１のいずれかに記載の半導体装置。
（付記１３）
前記絶縁膜に含まれる水酸化アルミニウムの濃度は、４％以下であることを特徴とする付記１２に記載の半導体装置。
（付記１４）
前記窒化物半導体層は、前記第２の半導体層の上に形成された第３の半導体層を含むものであることを特徴とする付記８から１３のいずれかに記載の半導体装置。
（付記１５）
前記第３の半導体層は、ＧａＮを含む材料により形成されているものであることを特徴とする付記１４に記載の半導体装置。
（付記１６）
前記第１の半導体層は、ＧａＮを含む材料により形成されているものであることを特徴とする付記８から１５のいずれかに記載の半導体装置。
（付記１７）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されているものであることを特徴とする付記８から１６のいずれかに記載の半導体装置。
（付記１８）
前記半導体装置はＨＥＭＴを含むものであることを特徴とする付記８から１７のいずれかに記載の半導体装置。
（付記１９）
付記８から１８のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２０）
付記８から１８のいずれかに記載の半導体装置を有することを特徴とする増幅器。 In addition to the above description, the following additional notes are disclosed.
(Appendix 1)
Forming a nitride semiconductor layer on the substrate;
Forming a first insulating film on the nitride semiconductor layer by an ALD method using water vapor oxidation using a source gas containing H 2 O or an ALD method using oxidation using a source gas containing O 3 ;
Forming a second insulating film on the first insulating film by an ALD method using oxygen plasma oxidation using a source gas containing O 2 ;
Forming a gate electrode on the second insulating film;
Forming a source electrode and a drain electrode on the nitride semiconductor layer;
Have
The nitride semiconductor layer includes a first semiconductor layer formed on a substrate and a second semiconductor layer formed on the first semiconductor layer. Production method.
(Appendix 2)
2. The method of manufacturing a semiconductor device according to appendix 1, wherein the nitride semiconductor layer includes a third semiconductor layer formed on the second semiconductor layer.
(Appendix 3)
After the step of forming the nitride semiconductor layer and before the step of forming the first insulating film,
3. The method of manufacturing a semiconductor device according to appendix 1 or 2, further comprising a step of forming a recess by removing a part of the nitride semiconductor layer in a region where the gate electrode is formed. .
(Appendix 4)
4. The method of manufacturing a semiconductor device according to any one of appendices 1 to 3, wherein the first insulating film and the second insulating film are both formed of aluminum oxide.
(Appendix 5)
In the step of forming the first insulating film, the first insulating film is formed by an ALD method by steam oxidation using trimethylaluminum and H 2 O as source gases. A method for manufacturing a semiconductor device according to appendix 4.
(Appendix 6)
In the step of forming the second insulating film, the second insulating film is formed by an ALD method using oxygen plasma oxidation using trimethylaluminum and O 2 or ozone as a source gas. The method for manufacturing a semiconductor device according to appendix 4 or 5, wherein
(Appendix 7)
The method for manufacturing a semiconductor device according to any one of appendices 1 to 6, further comprising a heat treatment step of performing a heat treatment at a temperature of 700 ° C. or higher and 800 ° C. or lower after the step of forming the second insulating film. .
(Appendix 8)
A nitride semiconductor layer formed on the substrate;
An insulating film formed on the nitride semiconductor layer;
A gate electrode formed on the insulating film;
A source electrode and a drain electrode formed in contact with the nitride semiconductor layer;
Have
The nitride semiconductor layer includes a first semiconductor layer formed on a substrate and a second semiconductor layer formed on the first semiconductor layer,
The insulating film is formed by an ALD method, and a first insulating film and a second insulating film are sequentially stacked from the second semiconductor layer side,
A semiconductor device, wherein the density of the second insulating film is higher than the density of the first insulating film.
(Appendix 9)
The first insulating film is formed by steam oxidation using a source gas containing H 2 O,
Additional Note 8: The second insulating film is formed by oxygen plasma oxidation using a source gas containing O 2 or formed by oxidation using a source gas containing O 3. A semiconductor device according to 1.
(Appendix 10)
A nitride semiconductor layer formed on the substrate;
An insulating film formed on the nitride semiconductor layer;
A gate electrode formed on the insulating film;
A source electrode and a drain electrode formed in contact with the nitride semiconductor layer;
Have
The nitride semiconductor layer includes a first semiconductor layer formed on a substrate and a second semiconductor layer formed on the first semiconductor layer,
In the nitride semiconductor layer, in the vicinity of the interface between the nitride semiconductor layer and the insulating film, a ratio of oxygen atoms to metal atoms contained in the nitride semiconductor is 0.4 or less. apparatus.
(Appendix 11)
The semiconductor device according to appendix 10, wherein the insulating film includes one or more of oxides, nitrides, and oxynitrides of aluminum, hafnium, silicon, and nickel.
(Appendix 12)
12. The semiconductor device according to any one of appendices 8 to 11, wherein the insulating film is aluminum oxide.
(Appendix 13)
The semiconductor device according to appendix 12, wherein the concentration of aluminum hydroxide contained in the insulating film is 4% or less.
(Appendix 14)
14. The semiconductor device according to any one of appendices 8 to 13, wherein the nitride semiconductor layer includes a third semiconductor layer formed on the second semiconductor layer.
(Appendix 15)
15. The semiconductor device according to appendix 14, wherein the third semiconductor layer is made of a material containing GaN.
(Appendix 16)
16. The semiconductor device according to any one of appendices 8 to 15, wherein the first semiconductor layer is formed of a material containing GaN.
(Appendix 17)
The semiconductor device according to any one of appendices 8 to 16, wherein the second semiconductor layer is formed of a material containing AlGaN.
(Appendix 18)
18. The semiconductor device according to any one of appendices 8 to 17, wherein the semiconductor device includes a HEMT.
(Appendix 19)
A power supply device comprising the semiconductor device according to any one of appendices 8 to 18.
(Appendix 20)
An amplifier comprising the semiconductor device according to any one of appendices 8 to 18.

１０ 基板
２１ 電子走行層（第１の半導体層）
２１ａ ２ＤＥＧ
２２ 電子供給層（第２の半導体層）
２３ キャップ層（第３の半導体層）
３０ 絶縁膜
３１ 第１の絶縁膜
３２ 第２の絶縁膜
４１ ゲート電極
４２ ソース電極
４３ ドレイン電極 10 Substrate 21 Electron travel layer (first semiconductor layer)
21a 2DEG
22 Electron supply layer (second semiconductor layer)
23 Cap layer (third semiconductor layer)
30 Insulating film 31 First insulating film 32 Second insulating film 41 Gate electrode 42 Source electrode 43 Drain electrode

Claims (5)

基板の上に、窒化物半導体層を形成する工程と、
前記窒化物半導体層の上に、Ｈ２Ｏを含む原料ガスを用いて水蒸気酸化によるＡＬＤ法により第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、Ｏ２を含む原料ガスを用いて酸素プラズマ酸化によるＡＬＤ法またはＯ３を含む原料ガスを用いた酸化によるＡＬＤ法により第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上に、ゲート電極を形成する工程と、
前記窒化物半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記窒化物半導体層は、基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層とを含むものであることを特徴とする半導体装置の製造方法。 Forming a nitride semiconductor layer on the substrate;
Forming a first insulating film on the nitride semiconductor layer by an ALD method using steam oxidation using a source gas containing H 2 O;
Forming a second insulating film on the first insulating film by an ALD method using oxygen plasma oxidation using a source gas containing O 2 or an ALD method using oxidation using a source gas containing O 3 ; ,
Forming a gate electrode on the second insulating film;
Forming a source electrode and a drain electrode on the nitride semiconductor layer;
Have
The nitride semiconductor layer includes a first semiconductor layer formed on a substrate and a second semiconductor layer formed on the first semiconductor layer. Production method. 前記窒化物半導体層は、前記第２の半導体層の上に形成された第３の半導体層を含むものであることを特徴とする請求項１に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein the nitride semiconductor layer includes a third semiconductor layer formed on the second semiconductor layer. 前記窒化物半導体層を形成する工程の後であって、前記第１の絶縁膜を形成する工程の前に、
前記ゲート電極が形成される領域において、窒化物半導体層の一部を除去することにより、リセスを形成する工程を有するものであることを特徴とする請求項１または２に記載の半導体装置の製造方法。 After the step of forming the nitride semiconductor layer and before the step of forming the first insulating film,
3. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of forming a recess by removing a part of the nitride semiconductor layer in a region where the gate electrode is formed. Method. 前記第１の絶縁膜と前記第２の絶縁膜は、ともに酸化アルミニウムにより形成されているものであることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。   4. The method of manufacturing a semiconductor device according to claim 1, wherein both the first insulating film and the second insulating film are formed of aluminum oxide. 前記第２の絶縁膜を形成する工程の後、７００℃以上、８００℃以下の温度で熱処理を行なう熱処理工程を有することを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。   5. The semiconductor device manufacturing method according to claim 1, further comprising a heat treatment step of performing a heat treatment at a temperature of 700 ° C. or higher and 800 ° C. or lower after the step of forming the second insulating film. Method.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8796097B2 (en) 2012-04-26 2014-08-05 University Of South Carolina Selectively area regrown III-nitride high electron mobility transistor
JP6253886B2 (en) * 2013-01-09 2017-12-27 トランスフォーム・ジャパン株式会社 Semiconductor device and manufacturing method of semiconductor device
JP6171435B2 (en) * 2013-03-18 2017-08-02 富士通株式会社 Semiconductor device and manufacturing method thereof, power supply device, and high-frequency amplifier
JP2014192493A (en) * 2013-03-28 2014-10-06 Toyoda Gosei Co Ltd Semiconductor device
US10312360B2 (en) * 2013-06-18 2019-06-04 Stephen P. Barlow Method for producing trench high electron mobility devices
US9202888B2 (en) * 2013-06-18 2015-12-01 Stephen P. Barlow Trench high electron mobility transistor device
US10833185B2 (en) 2013-09-10 2020-11-10 Delta Electronics, Inc. Heterojunction semiconductor device having source and drain pads with improved current crowding
TWI577022B (en) 2014-02-27 2017-04-01 台達電子工業股份有限公司 Semiconductor device and semiconductor device package using the same
US10236236B2 (en) 2013-09-10 2019-03-19 Delta Electronics, Inc. Heterojunction semiconductor device for reducing parasitic capacitance
US10910491B2 (en) 2013-09-10 2021-02-02 Delta Electronics, Inc. Semiconductor device having reduced capacitance between source and drain pads
US10665709B2 (en) 2013-09-10 2020-05-26 Delta Electronics, Inc. Power semiconductor device integrated with ESD protection circuit under source pad, drain pad, and/or gate pad
JP2015065241A (en) * 2013-09-24 2015-04-09 ルネサスエレクトロニクス株式会社 Method of manufacturing semiconductor device and semiconductor device
JP2015099865A (en) * 2013-11-20 2015-05-28 三菱電機株式会社 Hetero-junction field effect transistor and manufacturing method of the same
US9343544B2 (en) * 2014-03-24 2016-05-17 University Of South Carolina Multi-finger large periphery AlInN/AlN/GaN metal-oxide-semiconductor heterostructure field effect transistors on sapphire substrate
JP2015198210A (en) * 2014-04-03 2015-11-09 三菱電機株式会社 Semiconductor device and manufacturing method of the same
JP2016162889A (en) * 2015-03-02 2016-09-05 富士通株式会社 Semiconductor device and method of manufacturing the same
JP6528366B2 (en) * 2014-07-08 2019-06-12 豊田合成株式会社 Method of manufacturing vertical trench MOSFET
JP6337726B2 (en) * 2014-09-29 2018-06-06 株式会社デンソー Semiconductor device and manufacturing method thereof
JP6341077B2 (en) 2014-12-09 2018-06-13 豊田合成株式会社 Manufacturing method of semiconductor device
JP2016164906A (en) * 2015-03-06 2016-09-08 豊田合成株式会社 Semiconductor device and manufacturing method of the same, and power converter
US10256294B2 (en) * 2015-05-18 2019-04-09 Qorvo Us, Inc. Vertical gallium nitride power field-effect transistor with a field plate structure
JP2017050316A (en) * 2015-08-31 2017-03-09 富士ゼロックス株式会社 Manufacturing method for light-emitting element
JP6631160B2 (en) * 2015-10-29 2020-01-15 富士通株式会社 Semiconductor device, power supply device, high frequency amplifier
ITUB20155536A1 (en) 2015-11-12 2017-05-12 St Microelectronics Srl NORMALLY OFF TYPE HEMT TRANSISTOR INCLUDING A TRINCE CONTAINING A REGION OF GATE AND FORMER AT LEAST ONE STEP, AND ITS PROCESS OF MANUFACTURE
JP6649586B2 (en) * 2016-07-12 2020-02-19 富士通株式会社 Compound semiconductor device and method of manufacturing the same
DE112017003591T5 (en) * 2016-07-15 2019-05-02 Rohm Co., Ltd. SEMICONDUCTOR DEVICE
WO2018037530A1 (en) * 2016-08-25 2018-03-01 三菱電機株式会社 Semiconductor device and production method therefor
KR20230107411A (en) * 2016-10-07 2023-07-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Glass substrate cleaning method, semiconductor device manufacturing method, and glass substrate
TWI722166B (en) * 2017-04-10 2021-03-21 聯穎光電股份有限公司 High electron mobility transistor
WO2018188649A1 (en) * 2017-04-14 2018-10-18 苏州能讯高能半导体有限公司 Semiconductor device and manufacturing method therefor
TWI649873B (en) 2017-07-26 2019-02-01 財團法人工業技術研究院 Iii-nitride based semiconductor structure
JP7013710B2 (en) * 2017-08-07 2022-02-01 住友電気工業株式会社 Manufacturing method of nitride semiconductor transistor
DE102018101558A1 (en) * 2018-01-24 2019-07-25 Osram Opto Semiconductors Gmbh A method of fabricating a nitride compound semiconductor device
CN108922849B (en) * 2018-07-13 2019-07-12 苏州汉骅半导体有限公司 Semiconductor structure manufacturing method
JP2019071497A (en) * 2019-02-13 2019-05-09 豊田合成株式会社 Semiconductor device and method of manufacturing the same
JP7175804B2 (en) 2019-03-14 2022-11-21 株式会社東芝 Semiconductor device and its manufacturing method
US20200373421A1 (en) * 2019-05-22 2020-11-26 Intel Corporation Iii-n transistor arrangements for reducing nonlinearity of off-state capacitance
JP7371384B2 (en) * 2019-08-01 2023-10-31 富士通株式会社 Compound semiconductor device and its manufacturing method
KR102489736B1 (en) * 2021-03-02 2023-01-19 인하대학교 산학협력단 Process for production of thin film comprising multiple quantum well structure, thin film comprising multiple quantum well structure and semiconductor device comprising the same
CN116387158B (en) * 2023-04-18 2024-02-02 山东大学 Preparation method of high-performance GaN MIS-HEMT

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4663156B2 (en) 2001-05-31 2011-03-30 富士通株式会社 Compound semiconductor device
WO2005004198A2 (en) * 2003-06-13 2005-01-13 North Carolina State University Complex oxides for use in semiconductor devices and related methods
JP2006032552A (en) * 2004-07-14 2006-02-02 Toshiba Corp Semiconductor device containing nitride
US7217960B2 (en) 2005-01-14 2007-05-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP2006222414A (en) 2005-01-14 2006-08-24 Matsushita Electric Ind Co Ltd Semiconductor apparatus
JP4912604B2 (en) * 2005-03-30 2012-04-11 住友電工デバイス・イノベーション株式会社 Nitride semiconductor HEMT and manufacturing method thereof.
KR100640654B1 (en) * 2005-07-16 2006-11-01 삼성전자주식회사 Method of forming zro2 thin film using plasma enhanced atomic layer deposition and method of manufacturing capacitor of semiconductor memory device having the thin film
KR100648860B1 (en) * 2005-09-08 2006-11-24 주식회사 하이닉스반도체 Dielectric and method for forming the same, semiconductor memory device having the dielectric and method for manufacturing the semiconductor memory device
JP5032145B2 (en) * 2006-04-14 2012-09-26 株式会社東芝 Semiconductor device
WO2008041277A1 (en) * 2006-09-29 2008-04-10 Fujitsu Limited Compound semiconductor device and process for producing the same
US7750370B2 (en) * 2007-12-20 2010-07-06 Northrop Grumman Space & Mission Systems Corp. High electron mobility transistor having self-aligned miniature field mitigating plate on a protective dielectric layer
US20100117118A1 (en) * 2008-08-07 2010-05-13 Dabiran Amir M High electron mobility heterojunction device
JP2010098076A (en) * 2008-10-15 2010-04-30 Sumitomo Electric Device Innovations Inc Method for manufacturing semiconductor device
CN102239549B (en) * 2008-12-08 2014-01-01 住友化学株式会社 Semiconductor device, process for producing semiconductor device, semiconductor substrate, and process for producing semiconductor substrate
JP5634681B2 (en) 2009-03-26 2014-12-03 住友電工デバイス・イノベーション株式会社 Semiconductor element
KR101092467B1 (en) * 2009-12-14 2011-12-13 경북대학교 산학협력단 Enhancement normally off nitride semiconductor device and manufacturing method thereof
US8227833B2 (en) * 2009-12-23 2012-07-24 Intel Corporation Dual layer gate dielectrics for non-silicon semiconductor devices
KR20110078326A (en) * 2009-12-31 2011-07-07 삼성전자주식회사 Method of forming a dielectric layer and manufacturing a semiconductor device using the same
JP2011198837A (en) 2010-03-17 2011-10-06 Renesas Electronics Corp Semiconductor device and method of manufacturing the same
JP2011210750A (en) 2010-03-26 2011-10-20 Nec Corp Field effect transistor, method of manufacturing field effect transistor, and electronic device
JP2011210830A (en) * 2010-03-29 2011-10-20 Renesas Electronics Corp Magnetic storage element and magnetic storage apparatus
JP2012004513A (en) 2010-06-21 2012-01-05 Nagoya Institute Of Technology Manufacturing method of semiconductor substrate and manufacturing method of semiconductor device
US20130146943A1 (en) * 2011-12-12 2013-06-13 John P. EDWARDS In situ grown gate dielectric and field plate dielectric

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