JP5952771B2 - メモリ装置及びメモリコントローラ並びにメモリシステム - Google Patents

Description

本発明は半導体メモリ装置に関し、より詳細には、書き込み特性を向上させることのできる揮発性メモリ装置、メモリコントローラ及びメモリシステムに関する。

近年、ＤＲＡＭのような揮発性メモリの動作速度が速くなることによって書き込み動作時に書き込むデータがメモリセルに十分に保存される前に、プリチャージコマンドによってワードラインが非活性化する可能性がある。
またＤＲＡＭの製造工程が微細化されるにつれ、書き込みパス上の抵抗成分の増加によって書き込み動作に困難が発生しているという問題がある。

米国特許６，０５８，０６９号明細書 米国特許出願公開第２００１／００２４３８２号明細書 米国特許出願公開第２００６／０１０４１４４号明細書 米国特許５，９０９，４０４号明細書

本発明は、上記従来の揮発性メモリ装置の問題点に鑑みてなされたものであって、本発明の目的は、書き込み特性を向上させることのできるメモリ装置を提供することにある。
また、本発明の他の目的は、書き込み特性を向上させることのできるメモリコントローラを提供するにある。
また、本発明の他の目的は、上記メモリ装置を含むメモリシステムを提供するにある。

上記目的を達成するためになされた本発明によるメモリ装置は、ウィークセルロウ（ｗｅａｋ ｃｅｌｌ ｒｏｗ）とノーマルセルロウ（ｎｏｒｍａｌ ｃｅｌｌ ｒｏｗ）とを含む複数の揮発性メモリセルのロウ（ｒｏｗ）を備えるメモリセルアレイと、コマンドを受信するコマンドデコーダと、対応するウィークセルロウを識別する複数のウィークセルロウアドレスを保存するアドレステーブルと、前記メモリセルアレイの動作を制御して前記複数の揮発性メモリセルのロウを周期的にリフレッシュするリフレッシュ制御回路とを有し、前記リフレッシュ制御回路は、前記コマンドデコーダが、前記アドレステーブルに保存されたウィークセルロウアドレスによって第１ウィークセルロウが識別された時、前記第１ウィークセルロウに書き込むための書き込みコマンドを受信することに応答して前記第１ウィークセルロウのリフレッシュ動作を行うことを特徴とする。

前記リフレッシュ制御回路は、前記第１ウィークセルロウに書き込むための前記書き込みコマンドを受信した後、第１時間周期の間、リフレッシュ動作のシークエンスをモニタすることが好ましい。
前記リフレッシュ制御回路は、前記第１時間周期の間、前記第１ウィークセルロウがリフレッシュされなかったと判断された場合、前記リフレッシュ動作のシークエンスにリフレッシュ動作を追加することが好ましい。
前記リフレッシュ制御回路は、前記第１時間周期より長い第２時間周期でノーマルセルロウをリフレッシュすることが好ましい。
前記リフレッシュ制御回路は、第２ロウのスケジュールされたリフレッシュ動作を前記第１ウィークセルロウのリフレッシュ動作に差し替えることが好ましい。
前記リフレッシュ制御回路は、前記第１ウィークセルロウのリフレッシュ動作後、直ちに前記第２ロウのリフレッシュ動作を行うことが好ましい。
前記リフレッシュ制御回路は、第２ロウのリフレッシュ動作と前記第１ウィークセルロウに対するリフレッシュ動作が同時に行われるようにすることが好ましい。
前記リフレッシュ制御回路は、所定の時間内にリフレッシュスケジュールが前記第１ウィークセルロウのリフレッシュ動作を含むか否かを判断するために、前記リフレッシュスケジュールを分析することが好ましい。

また、上記目的を達成するためになされた本発明によるメモリ装置は、メモリ装置であって、ウィークセルロウ（ｗｅａｋ ｃｅｌｌ ｒｏｗ）とノーマルセルロウ（ｎｏｒｍａｌ ｃｅｌｌ ｒｏｗ）とを含む複数の揮発性メモリセルのロウ（ｒｏｗ）を備えるメモリセルアレイと、第１タイムウインドウでの第１書き込み動作を示す第１書き込みコマンドと、第２タイムウインドウでの第２書き込み動作を示す第２書き込みコマンドを受信し、前記第１書き込みコマンドと前記第２書き込みコマンドは、それぞれ異なるコマンドコードを含み、前記第１書き込みコマンドと前記第２書き込みコマンドは、前記メモリ装置に対し外部のソースから受信するコマンドデコーダと、前記第１タイムウインドウでウィークセルロウに対する前記第１書き込み動作を遂行し、前記第１タイムウインドウより小さい前記第２タイムウインドウでノーマルセルロウに対する第２書き込み動作を遂行するロウデコーダとを有することを特徴とする。

前記コマンドデコーダは、前記第１及び第２書き込みコマンドのそれぞれを受信すると共に、書き込み動作が遂行されるロウを識別するそれぞれのアドレスと、前記識別されたロウに書き込む時に用いられる書き込みタイムを識別するそれぞれのコードとを受信することが好ましい。
前記メモリセルアレイは、対応するウィークセルロウを識別する複数のウィークセルロウアドレスを保存するアドレステーブルをさらに含むことが好ましい。
前記メモリ装置は、前記ウィークセルロウアドレスをメモリコントローラに転送することが好ましい。

上記目的を達成するためになされた本発明によるメモリコントローラは、メモリコントローラであって、メモリ装置に転送されるリフレッシュコマンドと書き込みコマンドとを含む複数のコマンドを生成する制御回路と、前記メモリ装置の複数のウィークセルロウアドレスを保存するテーブルと、前記メモリ装置に転送される第１書き込みコマンドと関連した第１アドレスが前記複数のウィークセルロウアドレスの内のいずれか一つに該当するか否かを判断するアドレス比較部とを有し、前記制御回路は、前記アドレス比較部の前記判断に応答して前記第１アドレスと関連したリフレッシュ動作を含むようにリフレッシュスケジュールを調整することを特徴とする。

前記メモリコントローラは、前記メモリ装置から前記複数のウィークセルロウアドレスを受信し、前記受信された複数のウィークセルロウアドレスを前記テーブルに保存することが好ましい。
前記制御回路は、前記第１アドレスに該当する第１セルロウをリフレッシュする第１リフレッシュコマンドを生成し、前記第１セルロウは、前記第１セルロウに対する書き込み動作後、第１時間周期内にリフレッシュされることが好ましい。
前記制御回路は、第２時間周期内に第２セルロウをリフレッシュする少なくとも一つの第２リフレッシュコマンドを生成し、前記第２時間周期は前記第１時間周期より大きいことが好ましい。
前記制御回路は、前記アドレス比較部に応答して前記テーブルに保存されたウィークセルロウに対する第１書き込みコマンドと、前記テーブルで識別されなかったノーマルセルロウに対する第２書き込みコマンドとを生成することが好ましい。
前記第１書き込みコマンドは、前記メモリ装置が第１時間周期の間、書き込み動作を遂行するようにさせ、前記第２書き込みコマンドは前記メモリ装置が前記第１時間周期より小さい第２時間周期の間、書き込み動作を遂行するようにさせることが好ましい。
前記第１書き込みコマンドのコマンドコードは、前記第２書き込みコマンドのコマンドコードと異なることが好ましい。
前記制御回路は、第１時間インジケータを有する前記第１書き込みコマンドと、第２時間インジケータを有する前記第２書き込みコマンドとを生成し、前記メモリ装置は、前記第１及び第２時間インジケータに応答して前記第１及び第２時間周期の間、それぞれ書き込み動作を行うことが好ましい。

上記目的を達成するためになされた本発明によるメモリシステムは、上述の本発明によるメモリ装置と、前記メモリ装置と通信して前記メモリ装置にコマンドを発行するメモリコントローラとを備えることを特徴とする。

本発明に係るメモリ装置及びメモリコントローラ並びにメモリシステムによれば、書き込み特性がノーマルセルに比べて良くないウィークセルのポーズタイムを減少させたり、或いは書き込み回復時間を増加させてウィークセルの書き込み特性を向上させることができるという効果がある。

本発明の一実施形態に係る揮発性メモリ装置の動作方法を説明するためのフローチャートである。 図１のステップＳ１５０の、より詳細な例示的ステップを説明するためのフローチャートである。 図１のステップＳ１５０の、より詳細な他の例示的ステップを説明するためのフローチャートである。 メモリセルにデータが書き込まれた後、再びリフレッシュされるまでの時間（ｐａｕｓｅ ｔｉｍｅ）とフェイルビット（ｆａｉｌ ｂｉｔ）の数の関係を示すグラフである。 図１の動作方法を遂行する本発明の実施形態に係る揮発性メモリ装置を示すブロック図である。 図５のアドレス保存部とアドレス比較部を例示的に示すブロック図である。 図５のリフレッシュ制御回路の構成の一例を示すブロック図である。 図５のリフレッシュ制御回路の構成の他の例を示すブロック図である。 図７のアドレス比較部の構成を示す回路図である。 本発明の実施形態に係る揮発性メモリ装置の動作を説明するための図である。 本発明の実施形態に係る揮発性メモリ装置の動作を説明するための図である。 本発明の実施形態に係る揮発性メモリ装置の動作を説明するための図である。 本発明の他の実施形態に係る図５のアドレス保存部とアドレス比較部の例を示すブロック図である。 本発明の一実施形態に係る揮発性メモリ装置の動作方法を説明するためのフローチャートである。 本発明の他の実施形態に係る図５のアドレス保存部とアドレス比較部の例を示すブロック図である。 本発明の一実施形態に係るメモリシステムの制御方法を説明するためのフローチャートである。 図１６のステップＳ５４０をより詳細に説明するためのフローチャートである。 本発明の一実施形態に係る図１７の制御方法を遂行するためのメモリシステムを示すブロック図である。 本発明の実施形態に係る図１８のメモリシステムの動作を説明するための図である。 本発明の実施形態に係る図１８のメモリシステムの動作を説明するための図である。 本発明の他の実施形態に係るメモリシステムの制御方法を説明するためのフローチャートである。 本発明の一実施形態に係る図２１の制御方法を遂行するためのメモリシステムを示すブロック図である。 揮発性メモリ装置において、書き込み回復時間とフェイルビットの数の関係を示すグラフである。 揮発性メモリ装置において、メモリセルにより書き込み特性が悪くなることを説明するためのタイミング図である。 図２２のメモリシステムで書き込み回復時間が二元化されることを示す図である。 本発明の実施形態に係る揮発性メモリ装置を含むメモリモジュールを示す図である。 本発明の実施形態に係る揮発性メモリ装置をモバイルシステムに応用した例を示すブロック図である。 本発明の実施形態に係る揮発性メモリ装置をコンピューティング システムに応用した例を示すブロック図である。

次に、本発明に係るメモリ装置及びメモリコントローラ並びにメモリシステムを実施するための形態の具体例を図面を参照しながら説明する。

本明細書で開示する本発明の実施形態に対して、特定の構造的ないし機能的説明は、単に本発明の実施形態を説明するための目的で例示したものであり、本発明の実施形態は多様な形態で実施することができ、本明細書に説明する実施形態に限定されるものではない。

本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むと理解するべきである。

本明細書において、第１、第２等の用語は多様な構成要素を説明するのに使用することができるが、これらの構成要素がこのような用語によって限定されてはならない。前記用語は一つの構成要素を他の構成要素から区別する目的で使われる。例えば、本発明の権利範囲から逸脱せずに第１構成要素は第２構成要素と命名することができ、類似に第２構成要素も第１構成要素と命名することができる。

ある構成要素が他の構成要素に「連結されて」いる、または「接続されて」いると言及された場合には、その他の構成要素に直接的に連結されていたり、接続されていることも意味するが、中間に他の構成要素が存在する場合も含むと理解するべきである。一方、ある構成要素が他の構成要素に「直接連結されて」いる、または「直接接続されて」いると言及された場合には、中間に他の構成要素が存在しないと理解すべきである。構成要素の間の関係を説明する他の表現、すなわち「〜間に」と「すぐに〜間に」または「〜に隣接する」と「〜に直接隣接する」等も同じように解釈すべきである。

本明細書で使用した用語は単に特定の実施形態を説明するために使用したもので、本発明を限定するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」または「有する」等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品または、これを組み合わせたのが存在するということを示すものであって、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品または、これを組み合わせたものなどの存在または、付加の可能性を、予め排除するわけではない。

また、別に定義しない限り、技術的或いは科学的用語を含み、本明細書中において使用する全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解するのと同一の意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有するものと理解するべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈してはならない。

一方、ある実施形態が別に実現可能な場合に特定ブロック内に明記された機能または動作がフローチャートに明記された順序と異なることもある。例えば、連続する２ブロックが実際には実質的に同時に遂行される事もでき、関連機能または動作によっては前記ブロックが逆に遂行されることもある。
図面上の同一構成要素に対しては同一参照符号を使用し、同一構成要素に対しての重複した説明は省略する。

図１は、本発明の一実施形態に係る揮発性メモリ装置の動作方法を説明するためのフローチャートである。
図１を参照すると、本発明の一実施形態に係る揮発性メモリ装置の動作方法では、先にアドレス情報を保存する（ステップＳ１１０）。
このようなアドレス情報は、揮発性メモリ装置のパッケージングの前又は後に、揮発性メモリ装置に含まれるアドレス保存部に保存することができる。揮発性メモリ装置は半導体メモリチップであってもよい。

また、このようなアドレス情報は、それぞれが一つ以上のウィークセルを含むメモリセルロウを表す一つ以上のウィークセルアドレスＷＥＡＫ＿ＡＤＤＲを含むことができる。
ここで、ウィークセルは、書き込み性能がノーマルセルより良くないセルを意味する。

次に、Ｍ個のリフレッシュロウアドレスを生成する（ステップＳ１２０）。
Ｍ個のリフレッシュロウアドレスは、Ｍ個のリフレッシュロウアドレスと関連したメモリセルのリフレッシュ動作の開始以前に生成することができる。
代案としては、Ｍ個のリフレッシュロウアドレスはＭ個のリフレッシュロウアドレスと関連したメモリセルのリフレッシュ動作の開始中に生成することができる。

このようなリフレッシュロウアドレス生成によって、対応するローアドレスによって選択されたメモリセルに対するリフレッシュ動作が開始される。
例えば、パワーアップシークエンスが完了した後、リフレッシュ動作を開始することができる。ある実施形態においては、リフレッシュ動作は、実質的に周期的に認可されるメモリコントローラから受信されたリフレッシュコマンドＲＥＦに応答して内部的にリフレッシュロウアドレスを生成し、リフレッシュロウアドレスに対応するメモリセルロウをリフレッシュするオートリフレッシュ動作であるか、又はセルフリフレッシュ進入コマンドＳＲＥに応答してセルフリフレッシュモードに進入し、セルフリフレッシュモードでビルトインタイマ（ｂｕｉｌｔ−ｉｎ ｔｉｍｅｒ）を利用してメモリセルロウを周期的にリフレッシュするセルフリフレッシュ動作であってもよい。

また、他の実施形態においては、リフレッシュ動作は、リフレッシュサイクルが、所定の周期的なリフレッシュ間隔ｔＲＥＦＩを有する分散リフレッシュ（Ｄｉｓｔｒｉｂｕｔｅｄ Ｒｅｆｒｅｓｈ）を遂行するか、又は、複数のリフレッシュサイクルが連続するバーストリフレッシュ（Ｂｕｒｓｔ Ｒｅｆｒｅｓｈ）を遂行することができる。
リフレッシュロウアドレスは、メモリコントローラによってメモリ装置に提供することができる。

ステップＳ１２０で生成されたＭ個のリフレッシュロウアドレスのうち、第Ｋリフレッシュロウアドレスに該当する第Ｋメモリセルロウがリフレッシュされる（ステップＳ１３０）。
そこで、Ｋは自然数であってもよい。Ｍ個のリフレッシュロウアドレスのメモリセルロウに対するリフレッシュ動作の間に一つのメモリセルロウに対する書き込み動作が発生する可能性がある。例えば、メモリコントローラのような外部のソースから特定のメモリセルロウに対する書き込みコマンドが受信されることがある。

複数のメモリセルロウの内のいずれか一つにデータを書き込むための書き込みローアドレスとウィークセルロウアドレスとを比較する（ステップＳ１４０）。

上記比較の結果、書き込みローアドレスＷＲＩＴＥ＿ＡＤＤＲと、任意のウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲとが一致しない場合（ステップＳ１４０で「いいえ」）、Ｍ個のリフレッシュロウアドレスのうち、次のメモリセルロウがリフレッシュされる。

ステップＳ１６０では、第（Ｋ＋１）リフレッシュロウアドレスに対応する第（Ｋ＋１）メモリセルロウをリフレッシュすることを示している。

上記比較の結果、書き込みローアドレスＷＲＩＴＥ＿ＡＤＤＲとウィークセルロウアドレスウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲとが一致する場合（ステップＳ１４０で「はい」）、ウィークセルロウに該当する書き込み動作の所定の時間内でウィークセルロウアドレスに対応するウィークセルロウがリフレッシュされるように制御する（ステップＳ１５０）。
ここで、所定の時間とは、揮発性メモリ装置のテスト動作の間と同様に予め選択することができる。
所定の時間は、対応するウィークセルロウに保存されたデータが失われることを防止するために選択されてウィークセルロウの保存特性を回復する（例えば、ＤＲＡＭウィークセル内部のセルキャパシタにチャージを復元する）リフレッシュ動作が遂行されることを許容する。

所定の時間は、ウィークセルロウのそれぞれに対して個別的に選択できるか、全てのウィークセルロウに対し同一に選択されるか、又は、複数のグループのウィークセルロウに対して複数個が選択できる。
この場合に各グループのウィークセルロウは、互いに同じ所定の時間を設ける。
図１に示したステップの間では揮発性メモリ装置に対するさまざまな違う動作、例えば書き込み動作及び読み出し動作などを遂行することができる。

ステップＳ１５０は、ウィークセルロウと同様のリフレッシュ周期の間、第（Ｋ＋１）メモリセルロウをリフレッシュするステップを含むことができる。（このような同じ周期に遂行されるリフレッシュは、順次に、又は、支援されるならば同時に遂行することができる。ウィークセルロウと第（Ｋ＋１）メモリセルロウが、揮発性メモリ装置の互いに異なるバンクに含まれて並列的に動作が遂行される場合には、リフレッシュ動作を同時に遂行することができる。）。
代案としては、第（Ｋ＋１）メモリセルロウに対するリフレッシュ動作は、次のスケジュールのリフレッシュ周期まで遅延されることができる。

そこで、揮発性メモリ装置のローアドレスは、Ｍビット（Ｍは２以上の自然数）を有し、Ｍリフレッシュロウアドレスは、Ｎビットカウンタのカウント動作で生成することができる。
また、各メモリセルロウは、同じワードラインに接続されたメモリセルのロウを示し、ウィークセルロウは書き込み特性がノーマルメモリセルに比べて良くないウィークセルを少なくとも一つ以上含むメモリセルロウを表す。
ウィークセルロウは、ウィークセルとノーマルセルを全部含むことができる。

図２は、図１のステップＳ１５０のより詳細な例示的ステップを説明するためのフローチャートである。
図２を参照すると、ステップＳ１４０の後、リフレッシュスケジュールが所定の周期時間の間に、ウィークセルロウに対するリフレッシュ動作を含んでいるか（又は、含むか）を判断するためにリフレッシュスケジュールを分析する（ステップＳ１５１）。

例えば、メモリセルロウを順次にリフレッシュする場合、（アドレスによって）、ウィークセルロウアドレスがリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとＲＥＦ＿ＡＤＤＲ＋Ｘとの間にあるか否かを判断するために、ウィークセルロウアドレスを、リフレッシュロウアドレスＲＥＦ＿ＡＤＤＲ、ＲＥＦ＿ＡＤＤＲ＋Ｘと比較する。
そこで、リフレッシュロウアドレスＲＥＦ＿ＡＤＤＲはリフレッシュ動作に対して現在スケジュールされたロウであり、Ｘは所定の周期時間の間にリフレッシュ動作がスケジュールされたメモリセルロウの数を表す。

他の例においては、アドレスによって順次に、又は、非順次にメモリセルロウに対するリフレッシュスケジュルを含むテーブルが検査されて、ウィークセルロウが所定の周期時間内でリフレッシュがスケジュールされているかを判断する。
もし、リフレッシュスケジュールが所定の周期時間内でウィークセルロウに対するリフレッシュ動作を含む場合（ステップＳ１５１で「はい」）、リフレッシュスケジュールは変動しないで、ステップＳ１５０ａが完了する（又は、第（Ｋ＋１）メモリセルロウに対するリフレッシュのような次のスケジュールされたリフレッシュ動作が完了した途端、完了する）。

もし、リフレッシュスケジュールが所定の周期時間内でウィークセルロウに対するリフレッシュ動作を含まない場合（ステップＳ１５１で「いいえ」）、リフレッシュスケジュールは、所定の周期時間内でウィークセルロウに対するリフレッシュ動作を含むように調整する（ステップＳ１５２）。
例えば、ウィークセルロウアドレスに対するリフレッシュ動作をリフレッシュスケジュールを含むテーブルに追加することができる。又は、ウィークセルロウアドレスが次にリフレッシュされるロウとして挿入され、挿入されていなかった場合は、リフレッシュできるようにスケジュールされたロウアドレスを遅延させることができる（例えば、リフレッシュカウンタの出力を「１」リフレッシュサイクル分遅延させてウィークセルロウアドレスが次にリフレッシュをロウとして挿入することができる）。ステップＳ１５０ａは、ステップＳ１５２後に完了する（又は、第（Ｋ＋１）メモリセルロウに対するリフレッシュのような次のスケジュールされたリフレッシュ動作が完了した途端、完了する）。

図３は、図１のステップＳ１５０の、より詳細な他の例示的ステップを説明するためのフローチャートである。
図３を参照すると、Ｍ個のリフレッシュロウアドレスのうち、リフレッシュロウアドレスＲＥＦ＿ＡＤＤＲに対応する以前の、「次にスケジュールされた」ロウと比較することにより、「次にスケジュールされた」リフレッシュ周期の間、ウィークセルロウアドレスがリフレッシュされる。例えば、このような以前の、「次にスケジュールされた」ロウアドレスは、リフレッシュが順次に遂行される場合、第（Ｋ＋１）メモリセルロウであってもよい。

「次にスケジュールされた」ロウアドレスとウィークセルロウは、順次に、又は、同時にリフレッシュできる。
例えば、ウィークセルロウが、直ちにリフレッシュされ、リフレッシュロウアドレスＲＥＦ＿ＡＤＤＲに対応する以前の「次にスケジュールされた」ロウは、ロウサイクルタイムｔＲＣの後でリフレッシュすることができる。ロウサイクルタイムｔＲＣは、フルサイクルを完了するために必要なクロックサイクルの数に該当する時間であり、一つのロウをプリチャージ実行と活性化実行を含む。

ステップＳ１５０ｂに対する代案的な実施形態として、本発明の方法は「次のスケジュールされた」リフレッシュ動作に該当するリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとウィークセルロウアドレスが同一であるか否かが先に判断することができる。
互いに同じである場合に、次のリフレッシュ動作はウィークセルロウに対するリフレッシュ動作であってもよい（従って、追加的なリフレッシュ動作を避けることができる。）。

他の実施形態においては、ウィークセルロウが所定の時間内にリフレッシュされるようにできる。例えば、書き込み動作後、書き込み動作後の第１期間内に発生する全てのリフレッシュ動作をモニタすることができる。この第１期間内にウィークセルロウがリフレッシュされなければ、メモリ装置又はコントローラがウィークセルロウに対するリフレッシュを発生するようにして所定の時間内にウィークセルロウがリフレッシュされるようにすることができる。例えば、ウィークセルロウが次のリフレッシュアドレスとしてリフレッシュロウアドレスのシークエンスに追加される場合、メモリ装置又はメモリコントローラでメモリ装置に対するリフレッシュコマンドを発行することができる。

即ち、本発明の一実施形態に係る揮発性メモリ装置の動作方法においては、ウィークセルロウアドレスＷＥＡＫ＿ＡＡＤＲと書き込みロウアドレスＷＲＩＴＥ＿ＡＤＤＲが一致する場合、即ち、ウィークセルに書き込み動作を遂行する場合にはウィークセルに書き込まれたデータが失われる前の、所定の時間内でウィークセルロウをリフレッシュすることができる。

図４は、メモリセルにデータが書き込まれた後、再びリフレッシュされるまでの時間（ｐａｕｓｅ ｔｉｍｅ）とフェイルビット（ｆａｉｌ ｂｉｔ）の数との関係を示すグラフである。

図４を参照すると、メモリセルにデータが書き込まれた後、再びリフレッシュされるまでの時間（ｐａｕｓｅ ｔｉｍｅ）が増加する分、フェイルビットの数が増加することがわかる。
本発明の実施形態に係る揮発性メモリ装置の動作方法では、このようなフェイルビットの数が増加することを防止するためにウィークセルロウをノーマルセルロウに比べて、最初書き込み後、より早くリフレッシュすることができる。
例えば、ウィークセルロウは、第（Ｋ＋１）メモリセルロウに対するリフレッシュのような、次のスケジュールされたリフレッシュ動作と同時に、又は順次にリフレッシュされるか、或いは、リフレッシュスケジュールが所定の時間内にウィークセルロウに対するリフレッシュ動作が含まれるように修正できる。

図５は、図１の動作方法を遂行する本発明の実施形態に係る揮発性メモリ装置を示すブロック図である。
図５を参照すると、揮発性メモリ装置２００は、制御ロジック２１０、アドレスレジスタ２２０、バンク制御ロジック２３０、ロウアドレスマルチプレクサ２４０、カラムアドレスラッチ２５０、ロウデコーダ、カラムデコーダ、メモリセルアレイ、センスアンプ部、入出力ゲート回路２９０、データ入出力バッファ２９５、アドレス保存部２２５、アドレス比較部（ａｄｄｒｅｓｓ ｃｏｍｐａｒｉｎｇ ｕｎｉｔ（ＡＣＵ））３００、及びリフレッシュ制御回路（ｒｅｆｒｅｓｈ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）４００を含む。

メモリセルアレイは、第１〜第４バンクメモリアレイ（２８０ａ、２８０ｂ、２８０ｃ、２８０ｄ）を含む。また、ロウデコーダは、第１〜第４バンクメモリアレイ（２８０ａ、２８０ｂ、２８０ｃ、２８０ｄ）にそれぞれ接続された第１〜第４バンクロウデコーダ（２６０ａ、２６０ｂ、２６０ｃ、２６０ｄ）を含み、カラムデコーダは第１〜第４バンクメモリアレイ（２８０ａ、２８０ｂ、２８０ｃ、２８０ｄ）にそれぞれ接続された第１〜第４バンクカラムデコーダ（２７０ａ、２７０ｂ、２７０ｃ、２７０ｄ）を含み、センスアンプ部は第１〜第４バンクメモリアレイ（２８０ａ、２８０ｂ、２８０ｃ、２８０ｄ）にそれぞれ接続された第１〜第４センス増幅器（２８５ａ、２８５ｂ、２８５ｃ、２８５ｄ）を含むことができる。

第１〜第４バンクメモリアレイ（２８０ａ、２８０ｂ、２８０ｃ、２８０ｄ）、第１〜第４センス増幅器（２８５ａ、２８５ｂ、２８５ｃ、２８５ｄ）、第１〜第４バンクロウデコーダ（２６０ａ、２６０ｂ、２６０ｃ、２６０ｄ）、及び第１〜第４バンクカラムデコーダ（２７０ａ、２７０ｂ、２７０ｃ、２７０ｄ）は、第１〜第４バンクをそれぞれ構成する。
図４には４個のバンクを含む揮発性メモリ装置２００の例を示すが、実施形態により、揮発性メモリ装置２００は任意の数のバンクを含むことができる。

また、実施形態により、揮発性メモリ装置２００は、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＬＰＤＤＲ（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ＳＤＲＡＭ、ＧＤＤＲ（Ｇｒａｐｈｉｃｓ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ＳＤＲＡＭ、ＲＤＲＡＭ（登録商標）（Ｒａｍｂｕｓ（登録商標） Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などようなＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であるか、または、リフレッシュ動作を含む任意の揮発性メモリ装置であってもよい。

アドレスレジスタ２２０は、メモリコントローラ（図示せず）からバンクアドレスＢＡＮＫ＿ＡＤＤＲ、ロウアドレスＲＯＷ＿ＡＤＤＲ、及びカラムアドレスＣＯＬ＿ＡＤＤＲを含むアドレスＡＤＤＲを受信する。
アドレスレジスタ２２０は、受信されたバンクアドレスＢＡＮＫ＿ＡＤＤＲをバンク制御ロジック２３０に提供し、受信されたロウアドレスＲＯＷ＿ＡＤＤＲをロウアドレスマルチプレクサ２４０に提供し、受信されたカラムアドレスＣＯＬ＿ＡＤＤＲをカラムアドレスラッチ２５０に提供する。

バンク制御ロジック２３０は、バンクアドレスＢＡＮＫ＿ＡＤＤＲに応答してバンク制御信号を生成する。
バンク制御信号に応答して、第１〜第４バンクロウデコーダ（２６０ａ、２６０ｂ、２６０ｃ、２６０ｄ）の内の、バンクアドレスＢＡＮＫ＿ＡＤＤＲに対応するバンクロウデコーダが活性化され、第１〜第４バンクカラムデコーダ（２７０ａ、２７０ｂ、２７０ｃ、２７０ｄ）の内の、バンクアドレスＢＡＮＫ＿ＡＤＤＲに対応するバンクカラムデコーダが活性化される。

ロウアドレスマルチプレクサ２４０は、アドレスレジスタ２２０からロウアドレスＲＯＷ＿ＡＤＤＲを受信し、リフレッシュ制御回路４００からリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲを受信する。
ロウアドレスマルチプレクサ２４０は、ロウアドレスＲＯＷ＿ＡＤＤＲ又はリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲを選択的に出力することができる。ロウアドレスマルチプレクサ２４０から出力されたロウアドレスは、第１〜第４バンクロウデコーダ（２６０ａ、２６０ｂ、２６０ｃ、２６０ｄ）にそれぞれ印加される。

第１〜第４バンクロウデコーダ（２６０ａ、２６０ｂ、２６０ｃ、２６０ｄ）の内の、バンク制御ロジック２３０により活性化されたバンクロウデコーダは、ロウアドレスマルチプレクサ２４０から出力されたロウアドレスをデコーディングしてロウアドレスに対応するワードラインを活性化する。
例えば、活性化されたバンクロウデコーダは、ロウアドレスに対応するワードラインにワードライン駆動電圧を印加する。ワードライン駆動電圧は対応するワードラインに接続されたメモリセルのアクセストランジスタをターンオンさせ、メモリセルのデータがビットラインの対に転送されて感知増幅器によって増幅されることができるようにする。データの感知は知られているようにメモリセルに前記データをリストアしてデータをリフレッシュすることができる。

カラムアドレスラッチ２５０は、アドレスレジスタ２２０からカラムアドレスＣＯＬ＿ＡＤＤＲを受信し、受信されたカラムアドレスＣＯＬ＿ＡＤＤＲを一時的に保存する。
また、カラムアドレスラッチ２５０は、バーストモードで、受信されたカラムアドレスＣＯＬ＿ＡＤＤＲを徐々に増加させることができる。カラムアドレスラッチ２５０は、一時的に保存、又は、徐々に増加したカラムアドレスＣＯＬ＿ＡＤＤＲを第１〜第４バンクカラムデコーダ（２７０ａ、２７０ｂ、２７０ｃ、２７０ｄ）にそれぞれ印加する。

第１〜第４バンクカラムデコーダ（２７０ａ、２７０ｂ、２７０ｃ、２７０ｄ）の内の、バンク制御ロジック２３０により活性化されたバンクカラムデコーダは、入出力ゲート回路２９０を介してンクアドレスＢＡＮＫ＿ＡＤＤＲ及びカラムアドレスＣＯＬ＿ＡＤＤＲに対応するセンスアンプを活性化させる。

入出力ゲート回路２９０は、入出力データをゲーティングする回路と共に、入力データマスクロジック、第１〜第４バンクメモリアレイ（２８０ａ、２８０ｂ、２８０ｃ、２８０ｄ）から出力されたデータを保存するための読み出しデータラッチ、及び第１〜第４バンクメモリアレイ（２８０ａ、２８０ｂ、２８０ｃ、２８０ｄ）にデータを書き込むための書き込みドライバを含む。

第１〜第４バンクメモリアレイ（２８０ａ、２８０ｂ、２８０ｃ、２８０ｄ）の内の、いずれか一つのバンクメモリアレイから読み出しされるデータＤＱは、一つのバンクメモリアレイに対応するセンスアンプによって感知され、読み出しデータラッチに保存される。
読み出しデータラッチに保存されたデータＤＱは、データ入出力バッファ２９５を介してメモリコントローラに提供される。第１〜第４バンクメモリアレイ（２８０ａ、２８０ｂ、２８０ｃ、２８０ｄ）の内のいずれか一つのバンクメモリアレイに書き込みされるデータＤＱは、メモリコントローラからデータ入出力バッファ２９５に提供される。データ入出力バッファ２９５に提供されたデータＤＱは書き込みドライバを介して一つのバンクメモリアレイに書き込みされる。

制御ロジック２１０は、揮発性メモリ装置２００の動作を制御する。
例えば、制御ロジック２１０は、揮発性メモリ装置２００が書き込み動作又は読み出し動作を遂行するための制御信号を生成する。
制御ロジック２１０は、メモリコントローラから受信されるコマンドＣＭＤをデコードするコマンドデコーダ２１１及び揮発性メモリ装置２００の動作モードを設定するためのモードレジスタ２１２を含む。例えば、コマンドデコーダ２１１は、書き込みイネーブル信号（／ＷＥ）、ロウアドレスストローブ信号（／ＲＡＳ）、カラムアドレスストローブ信号（／ＣＡＳ）、チップ選択信号（／ＣＳ）などをデコードしてコマンドＣＭＤに対応する制御信号を生成する。また、制御ロジック２１０は、同期方式で揮発性メモリ装置２００を駆動するためのクロック信号（ＣＬＫ）及びクロックイネーブル信号（／ＣＫＥ）をさらに受信する。また、制御ロジック２１０はリフレッシュコマンドＲＥＦに応答してリフレッシュ制御回路４００がオートリフレッシュ動作を遂行するよう制御したり、セルフリフレッシュ進入コマンドＳＲＥに応答してリフレッシュ制御回路４００がセルフリフレッシュ動作を遂行するよう制御する。

アドレス保存部２２５は、少なくとも一つのウィークセルロウに対するアドレス情報ＡＤＤＲ＿ＩＮＦＯを保存する。
アドレス保存部２２５に保存されたアドレス情報ＡＤＤＲ＿ＩＮＦＯは、メモリセルアレイに含まれたウィークセルロウのロウアドレスである。一実施形態において、アドレス情報ＡＤＤＲ＿ＩＮＦＯは揮発性メモリ装置のパッケージング前にアドレス保存部２２５に保存させることができる。他の実施形態において、アドレス情報ＡＤＤＲ＿ＩＮＦＯは揮発性メモリ装置のパッケージング後にアドレス保存部２２５に保存させることもできる。
実施形態により、アドレス保存部２２５は電気的プログラマブル・フューズ・メモリ（ｐｒｏｇｒａｍｍａｂｌｅ ｆｕｓｅ ｍｅｍｏｒｙ，）、レーザープログラマブル・フューズ・メモリ、アンチフューズ・メモリ、ワンタイム・プログラマブル・メモリ、フラッシュメモリなどのような多様な種類の不揮発性メモリ装置で具現できる。

ウィークセルロウは、メモリ装置及び／又はメモリ装置を含む半導体パッケージの製造工程の一部であるテストを介して決定できる。
ウィークセルロウの数は、メモリセルをウィークセルとノーマルセル（従って、ウィークセルロウとノーマルセルロウ）とに区分するメモリセルの最小データ保有時間を決める関数として調節することができる。
ウィークセルロウの数は、ウィークセルロウをスペアメモリセルロウに変えて調節することができる。ウィークセルロウの数はメモリセルロウの少なくとも２％又は少なくとも１０％、或いは、２０％でもある。

アドレス比較部３００は、アドレスレジスタ２２０から受信した（接続関係は図５に示していない）ロウアドレスＲＯＷ＿ＡＤＤＲをアドレス保存部２２５から読み出されたアドレス情報ＡＤＤＲ＿ＩＮＦＯと比較する。
アドレス比較部３００は、上記比較の結果に基づいて、第１マッチ信号ＭＡＴＣＨ１を生成する。例えば、メモリセルロウにデータを書き込むための書き込みロウアドレスＲＯＷ＿ＡＤＤＲとアドレス情報ＡＤＤＲ＿ＩＮＦＯに含まれるウィークセルロウアドレスが一致しない場合、アドレス比較部３３０は、第１ロジックレベルの第１マッチ信号ＭＡＴＣＨ１をスイッチ２２７とリフレッシュ制御回路４００に提供する。例えば、メモリセルロウにデータを書き込むための書き込みロウアドレスＲＯＷ＿ＡＤＤＲとアドレス情報ＡＤＤＲ＿ＩＮＦＯに含まれるウィークセルロウアドレスが一致する場合、アドレス比較部３３０は第２ロジックレベルの第１マッチ信号ＭＡＴＣＨ１をスイッチ２２７とリフレッシュ制御回路４００に提供する。

スイッチ２２７は、第１マッチ信号ＭＡＴＣＨ１の論理レベルによってアドレス保存部２２５から読み出されたアドレス情報ＡＤＤＲ＿ＩＮＦＯを選択的にリフレッシュ制御回路４００に提供する。
例えば、書き込みロウアドレスＲＯＷ＿ＡＤＤＲとアドレス情報ＡＤＤＲ＿ＩＮＦＯに含まれるウィークセルロウアドレスが一致しなくて第１マッチ信号ＭＡＴＣＨ１が第１ロジックレベルを有する場合、スイッチ２２７はアドレス情報ＡＤＤＲ＿ＩＮＦＯをリフレッシュ制御回路４００に提供することができないことがある。例えば、書き込みロウアドレスＲＯＷ＿ＡＤＤＲとアドレス情報ＡＤＤＲ＿ＩＮＦＯに含まれるウィークセルロウアドレスが一致して第１マッチ信号ＭＡＴＣＨ１が第２ロジックレベルを有する場合、スイッチ２２７はアドレス情報ＡＤＤＲ＿ＩＮＦＯをリフレッシュ制御回路４００に提供することができる。

例えば、アドレスレジスタ２２０から受信したロウアドレスＲＯＷ＿ＡＤＤＲがアドレス保存部２２５に保存されたアドレスの内のいずれか一つとマッチする場合、第１マッチ信号ＭＡＴＣＨ１は第１ロジックレベルから第２ロジックレベルに遷移することができる。
第２ロジックレベルに応答してスイッチ２２７が閉じられて、マッチングされるロウアドレスがリフレッシュ制御回路４００に転送される。第１マッチ信号ＭＡＴＣＨ１が第１ロジックレベルから第２ロジックレベルへ遷移されると、リフレッシュ制御回路４００は転送されたマッチングされるロウアドレスをラッチし、処理する。

リフレッシュ制御回路４００は、第１マッチ信号ＭＡＴＣＨ１が表す上記比較の結果に基づき、メモリセルロウを順次にリフレッシュするか、又は、アドレス情報ＡＤＤＲ＿ＩＮＦＯに含まれるウィークセルロウアドレスに上昇するウィークセルロウのリフレッシュを制御する。
例えば、書き込みロウアドレスＲＯＷ＿ＡＤＤＲとアドレス情報ＡＤＤＲ＿ＩＮＦＯに含まれるウィークセルロウアドレスが一致しなくて第１マッチ信号ＭＡＴＣＨ１が第１ロジックレベルを有する場合、アドレス制御回路４００はメモリセルロウを順次にリフレッシュする。例えば、書き込みロウアドレスＲＯＷ＿ＡＤＤＲとアドレス情報ＡＤＤＲ＿ＩＮＦＯに含まれるウィークセルロウアドレスが一致して第１マッチ信号ＭＡＴＣＨ１が第２ロジックレベルを有する場合、リフレッシュ制御回路４００はウィークセルロウのポーズタイム（ｐａｕｓｅ ｔｉｍｅ）が短縮するようにウィークセルロウのリフレッシュを制御する。

図６は、図５のアドレス保存部とアドレス比較部を例示的に示すブロック図である。
図６を参照すると、アドレス保存部２２５ａは、一つ以上のウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１を保存する第１保存領域２２７ａを含む。
説明の便宜のために、一つのウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１を表している。実施形態により、アドレス保存部２２５は電気的プログラマブル・フューズ・メモリ、レーザープログラマブル・フューズ・メモリ、アンチフューズ・メモリ、ワンタイム・プログラマブル・メモリ、フラッシュメモリなどのような多様な種類の不揮発性メモリ装置で具現できる。

アドレス比較部３００ａは、アドレスレジスタ２２０からロウアドレスＲＯＷ＿ＡＤＤＲを受信し、アドレス保存部２２５ａからウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１を受信する。
アドレス比較部３００ａはロウアドレスＲＯＷ＿ＡＤＤＲとウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１を比較して第１マッチ信号ＭＡＴＣＨ１を生成する。

アドレス比較部３００ａは、複数の比較器（３１１ａ、３１２ａ、３１Ｎａ）及びアンドゲート３２０ａを含む。
第１比較器３１１ａは、ロウアドレスＲＯＷ＿ＡＤＤＲの第１ビットＲＡ１とウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１の第１ビットＷＡ１とを比較し、第２比較器３１２ａはリフレッシュロウアドレスＲＯＷ＿ＡＤＤＲの第２ビットＲＡ２とウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１の第２ビットＷＡ２とを比較し、第Ｎ比較器３１ＮａはロウアドレスＲＯＷ＿ＡＤＤＲの第ＮビットＲＡＮとウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１の第ＮビットＷＡＮとを比較し、ＡＮＤゲート３２０ａは第１〜第Ｎ比較器（３１１ａ、３１２ａ、３１Ｎａ）の出力信号にＡＮＤ演算を遂行して第１マッチ信号ＭＡＴＣＨ１を生成する。従って、第１マッチ信号ＭＡＴＣＨ１は書き込みロウアドレスＲＯＷ＿ＡＤＤＲとアドレス情報ＡＤＤＲ＿ＩＮＦＯに含まれるウィークセルロウアドレスとが一致しない場合、第１ロジックレベルを有することができ、書き込みロウアドレスＲＯＷ＿ＡＤＤＲとアドレス情報ＡＤＤＲ＿ＩＮＦＯに含まれるウィークセルロウアドレスとが一致する場合、第２ロジックレベルを有することができる。

図７は、図５のリフレッシュ制御回路４００の構成の一例を示すブロック図である。
図７を参照すると、リフレッシュ制御回路４００ａは、リフレッシュカウンタ４１０ａ、アドレス比較部４２０ａ、リフレッシュロウアドレス出力部４３０ａ、及びタイマ４４０ａを含んで構成させる。

リフレッシュカウンタ４１０ａは、複数のメモリセルロウを順次にリフレッシュするための内部リフレッシュロウアドレスＣＮＴ＿ＡＤＤＲを生成する。
リフレッシュカウンタ４１０ａは、Ｎビットカウンタで構成され、Ｎビットの内部リフレッシュロウアドレスＣＮＴ＿ＡＤＤＲを生成する。

アドレス比較部４２０ａは、第１マッチ信号ＭＡＴＣＨ１が第２ロジックレベルを有する場合に活性化し、アドレス保存部２２５ａから読み出されるアドレス情報ＡＤＤＲ＿ＩＮＦＯとリフレッシュロウアドレス出力部４３０ａからロウアドレスマルチプレクサ２４０に提供されるリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとを比較し、比較結果による第２マッチ信号ＭＡＴＣＨ２を生成する。
例えば、アドレス情報ＡＤＤＲ＿ＩＮＦＯに含まれるウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１とリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとが一致しない場合、アドレス比較部４２０ａは第１ロジックレベルの第２マッチ信号ＭＡＴＣＨ２を提供する。例えば、アドレス情報ＡＤＤＲ＿ＩＮＦＯに含まれるウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１とリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとが一致する場合、アドレス比較部４２０ａは第２ロジックレベルの第２マッチ信号ＭＡＴＣＨ２を提供する。

タイマ４４０ａは、第１マッチ信号ＭＡＴＣＨ１が第２ロジックレベルを有する場合活性化する。
第１マッチ信号ＭＡＴＣＨ１の第１ロジックレベルから第２ロジックレベルへの遷移に応答してタイマ４４０ａは動作を始める（即ち、もしタイマ４４０ａがカウンタである場合にはカウントを始める）。所定の時間が満了する前に、もし、タイマ４４０ａが第２ロジックレベルの第２マッチ信号ＭＡＴＣＨ２を受信すると（これは、リフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとアドレス情報ＡＤＤＲ＿ＩＮＦＯとして提供されるウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１との間にマッチが発生したことを表す）、タイマ４４０ａはその出力信号であるインサート信号ＩＮＳＥＲＴを第１ロジックレベルに維持する。
所定の時間が満了する前に、もし、タイマ４４０ａが第２ロジックレベルの第２マッチ信号ＭＡＴＣＨ２を受信しないと、タイマ４４０ａはインサート信号ＩＮＳＥＲＴを第２ロジックレベルに出力する。

リフレッシュロウアドレス出力部４３０ａは、第１〜第４スイッチ（４３５、４３６、４３８、４３９）、及び、遅延素子４３７を含んで構成される。
第４スイッチ４３９は、第１マッチ信号ＭＡＴＣＨ１が第１ロジックレベルを有する場合に接続され、第１マッチ信号ＭＡＴＣＨが第２ロジックレベルを有する場合に切断される。即ち、第４スイッチ４３９はウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１と書き込みロウアドレスＲＯＷ＿ＡＤＤＲが一致しない場合、第１ロジックレベルの第１マッチ信号ＭＡＴＣＨに応答して接続され、内部リフレッシュロウアドレスＣＮＴ＿ＡＤＤＲをリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとしてアドレスマルチプレクサ２４０に提供する。

第１スイッチ４３５と第２スイッチ４３６は、インサート信号ＩＮＳＥＲＴが第１ロジックレベルを有する場合に切断され、インサート信号ＩＮＳＥＲＴが第２ロジックレベルを有する場合には第１スイッチ４３５は接続されて第２スイッチ４３６は切断される。
遅延素子４３７は、隣接したメモリセルロウのリフレッシュ間隔分の遅延時間を有し、内部リフレッシュロウアドレスＣＮＴ＿ＡＤＤＲを遅延させる。
第３スイッチ４３８は、インサート信号ＩＮＳＥＲＴが第１ロジックレベルを有する場合、第２スイッチ４３６に接続され、インサート信号ＩＮＳＥＲＴが第２ロジックレベルを有する場合、遅延素子４３７に接続される。

即ち、リフレッシュロウアドレス出力部４３０ａは、ウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１と書き込みロウアドレスＲＯＷ＿ＡＤＤＲが一致しない場合、第１マッチ信号ＭＡＴＣＨ１が第１ロジックレベルである場合は内部リフレッシュロウアドレスＣＮＴ＿ＡＤＤＲを、リフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとしてアドレスマルチプレクサ２４０に提供する。
第１マッチ信号ＭＡＴＣＨ１が第１ロジックレベルということは、アドレスレジスタ２２０から受信したロウアドレスとアドレス保存部２２５に保存されたアドレスとの間にマッチがないということを表す。また、リフレッシュロウアドレス出力部４３０ａは第１マッチ信号ＭＡＴＣＨ１がインサート信号ＩＮＳＥＲＴによって第２ロジックレベルの場合、ウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１と内部リフレッシュロウアドレスＣＮＴ＿ＡＤＤＲの内の一つを選択してリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとしてアドレスマルチプレクサ２４０とに提供する。この場合、ウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１に該当する第Ｋメモリセルロウのワードラインと内部リフレッシュロウアドレスＲＥＦ＿ＡＤＤＲに該当する第（Ｋ＋１）メモリセルロウのワードラインが、バンクロウデコーダによって順次に活性化して第Ｋメモリセルロウと第（Ｋ＋１）メモリセルロウが順次にリフレッシュされる。

メモリセルアレイの第１〜第４バンクメモリアレイ（２８０ａ、２８０ｂ、２８０ｃ、２８０ｄ）が互いに並列にリフレッシュを遂行する場合は、ウィークセルロウアドレスと内部リフレッシュロウアドレスＣＮＴ＿ＡＤＤＲに該当するメモリセルロウが同時にリフレッシュできる。
他の実施形態においては、内部リフレッシュロウアドレスＣＮＴ＿ＡＤＤＲとウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１が全部それぞれ異なる信号経路を介してロウアドレスマルチプレクサ２４０に提供され、ロウアドレスマルチプレクサ２４０は、このロウアドレスを適切なバンクロウデコーダ（２６０ａ、２６０ｂ、２６０ｃ、２６０ｄ）に転送することを制御して、同時に又は順次に各自のリフレッシュ動作を遂行するようにする。
また、リフレッシュロウアドレス出力部４３０ａは、第１マッチ信号ＭＡＴＣＨ１が第２ロジックレベルであり、インサート信号ＩＮＳＥＲＴが第２ロジックレベルの場合は、遅延された内部的に生成されたリフレッシュロウアドレスが遅延素子４３７を経由して遅延された後、リフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとして持続的にアドレスマルチプレクサ２４０に提供する。

図８は、図５のリフレッシュ制御回路の構成の他の例のを示すブロック図である。
図８を参照すると、リフレッシュ制御回路４００ｂは、リフレッシュカウンタ４１０ｂ、アドレス比較部４２０ｂ、リフレッシュロウアドレス出力部４３０ｂ、及びタイマ４４０ｂを含んで構成される。

リフレッシュカウンタ４１０ｂは、複数のメモリセルロウを順次にリフレッシュするための内部リフレッシュロウアドレスＣＮＴ＿ＡＤＤＲを生成する。
リフレッシュカウンタ４１０ｂは、Ｎビットカウンタで構成されてＮビットの内部リフレッシュロウアドレスＣＮＴ＿ＡＤＤＲを生成する。

アドレス比較部４２０ｂは、第１マッチ信号ＭＡＴＣＨ１が第２ロジックレベルを有する場合に活性化し、アドレス保存部２２５ａから読み出されるアドレス情報（ＡＤＤＲ＿ＩＮＦＯ、例えば、ウィークロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１）とリフレッシュロウアドレス出力部４３０ｂからロウアドレスマルチプレクサ２４０に提供されるリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとを比較し、比較結果による第２マッチ信号ＭＡＴＣＨ２を生成する。
例えば、アドレス情報ＡＤＤＲ＿ＩＮＦＯに含まれるウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１とリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとが一致しない場合、アドレス比較部４２０ｂは第１ロジックレベルの第２マッチ信号ＭＡＴＣＨ２を提供する。例えば、アドレス情報ＡＤＤＲ＿ＩＮＦＯに含まれるウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１とリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとが一致する場合、アドレス比較部４２０ｂは第２ロジックレベルの第２マッチ信号ＭＡＴＣＨ２を提供する。

タイマ４４０ｂは、第１マッチ信号ＭＡＴＣＨ１が第２ロジックレベルを有する場合にイネーブルされる。
第１マッチ信号ＭＡＴＣＨ１の第１ロジックレベルから第２ロジックレベルへの遷移に応答してタイマ４４０ｂは動作を始める（即ち、タイマ４４０ａがカウンタの場合、カウントを始める）。所定の時間が満了する前に、もし、タイマ４４０ａが第２ロジックレベルの第２マッチ信号ＭＡＴＣＨ２を受信すると（これは、リフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとアドレス情報ＡＤＤＲ＿ＩＮＦＯとして提供されるウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１との間にマッチが発生したことを表す）、タイマ４４０ｂはその出力信号であるインサート信号ＩＮＳＥＲＴを第１ロジックレベルに維持する。
所定の時間が満了する前に、もし、タイマ４４０ａが第２ロジックレベルの第２マッチ信号ＭＡＴＣＨ２を受信しない場合、タイマ４４０ａはインサート信号ＩＮＳＥＲＴを第２ロジックレベルに出力する。

リフレッシュロウアドレス出力部４３０ｂは、第１スイッチ及び第２スイッチ４４１、４４７、遅延素子４４３、及びマルチプレクサ４４５を含んで構成される。
第２スイッチ４４７は、第１マッチ信号ＭＡＴＣＨ１が第１ロジックレベルを有する場合に接続され、第１マッチ信号ＭＡＴＣＨが第２ロジックレベルを有する場合に切断される。即ち、第２スイッチ４４７はウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１と書き込みロウアドレスＲＯＷ＿ＡＤＤＲとが一致しない場合、第１ロジックレベルの第１マッチ信号ＭＡＴＣＨに応答して接続され、内部リフレッシュロウアドレスＣＮＴ＿ＡＤＤＲをリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとしてアドレスマルチプレクサ２４０に提供する。

第１スイッチ４４１は、インサート信号ＩＮＳＥＲＴが第１ロジックレベルを有する場合に切断され、インサート信号ＩＮＳＥＲＴがＭＡＴＣＨ２が第２ロジックレベルを有する場合に接続される。
遅延素子４４３は、ｔＲＣ（ａｃｔｉｖｅ ｔｏ ａｃｔｉｖｅ）ほどの遅延時間を有し、内部リフレッシュロウアドレスＣＮＴ＿ＡＤＤＲの出力を遅延させる（そして、以後には生成された内部リフレッシュロウアドレスＣＮＴ＿ＡＤＤＲを遅延させる）。
マルチプレクサ４４５は、インサート信号ＩＮＳＥＲＴが第１ロジックレベルを有する場合に内部リフレッシュロウアドレスＣＮＴ＿ＡＤＤＲを選択し、インサート信号ＩＮＳＥＲＴが第２ロジックレベルを有する場合に遅延素子４４３の出力を選択する。

即ち、リフレッシュロウアドレス出力部４３０ｂは、ウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１と書き込みロウアドレスＲＯＷ＿ＡＤＤＲとが一致しない場合に、第１マッチ信号ＭＡＴＣＨ１が第１ロジックレベルである場合は内部リフレッシュロウアドレスＣＮＴ＿ＡＤＤＲをリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとしてアドレスマルチプレクサ２４０に提供する。
また、リフレッシュロウアドレス出力部４３０ｂは、第１マッチ信号ＭＡＴＣＨ１がインサート信号ＩＮＳＥＲＴによって第２ロジックレベルでる場合は、ウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１と内部リフレッシュロウアドレスＣＮＴ＿ＡＤＤＲの内のいずれか一つを選択してリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとしてアドレスマルチプレクサ２４０に提供する。

また、リフレッシュロウアドレス出力部４３０ｂは、第１マッチ信号ＭＡＴＣＨ１が第２ロジックレベルであり、インサート信号ＩＮＳＥＲＴが第２ロジックレベルである場合は、遅延された内部リフレッシュロウアドレスをリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとしてアドレスマルチプレクサ２４０に提供する。
ここで、記載した信号ＭＡＴＣＨ１、ＭＡＴＣＨ２、ＩＮＳＥＲＴと関連した第１ロジックレベル及び第２ロジックレベルと関連して、第１ロジックレベルは必ず互いに同一である必要もなく、第２ロジックレベルは必ず互いに同一である必要はない。
個別的な信号に対して記述された第１ロジックレベルと第２ロジックレベルとは、その信号のロジック状態の違い又は変化を意味するものである。

図９は、図７のアドレス比較部の構成の一例を示す回路図である。
図９を参照すると、アドレス比較部４２０ａは、複数の比較器（４２１１、４２１２、４２１Ｎ）、及び、アンドゲート４２２を含む。
第１比較器４２１１は、リフレッシュロウアドレスＲＥＦ＿ＡＤＤＲの第１ビットＲＦＡ１とウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１の第１ビットＷＡ１とを比較し、第２比較器４２１２は、リフレッシュロウアドレスＲＯＷ＿ＡＤＤＲの第２ビットＲＦＡ２とウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１の第２ビットＷＡ２とを比較し、第Ｎ比較器４２１ＮはロウアドレスＲＯＷ＿ＡＤＤＲの第ＮビットＲＦＡＮとウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１の第ＮビットＷＡＮとを比較し、ＡＮＤゲート４２２は、第１〜第Ｎ比較器（４２１１、４２１２、４２１Ｎ）の出力信号にＡＮＤ演算を遂行して、第２マッチ信号ＭＡＴＣＨ２を生成する。

従って、第２マッチ信号ＭＡＴＣＨ２は、リフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとアドレス情報ＡＤＤＲ＿ＩＮＦＯに含まれるウィークセルロウアドレスとが一致しない場合、第１ロジックレベルを有することができ、リフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとアドレス情報ＡＤＤＲ＿ＩＮＦＯに含まれるウィークセルロウアドレスとが一致する場合、第２ロジックレベルを有することができる。
図９に示してはしていないが、第１マッチ信号ＭＡＴＣＨ１は、アンドゲート４２２に別途の入力端子を介して入力することができ、又は、第１〜第Ｎ比較器（４２１１、４２１２、４２１Ｎ）の内のいずれか一つ以上をイネーブルさせるのに用いることができる。

他の実施形態においては、アドレス比較部４２０ａの出力は、セット端子に第１マッチ信号ＭＡＴＣＨ１が入力されて出力端子がアンドゲート４２２に接続されるフリップフロップに入力させることができる。フリップフロップは多様な信号によってリセットできるが、例えば、第２マッチ信号ＭＡＴＣＨ２又はインサート信号ＩＮＳＥＲＴのそれぞれが遷移に応答して第２ロジックレベルにリセットすることができる。
図９では図７のアドレス比較部４２０ａに対して説明したが、図８のアドレス比較部４２０ｂも図７のアドレス比較部４２０ａと実質的に同じ構成を有することができる。

図１０〜図１２は、それぞれ本発明の実施形態に係る揮発性メモリ装置の動作を説明するための図である。
図１０ではウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲとリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲがそれぞれ異なる場合を説明する。

図１０を参照すると、先に第Ｋリフレッシュロウアドレスによって第ＫメモリセルロウＷＬ＿Ｋに対してリフレッシュが遂行される。
第ＫメモリセルロウＷＬ＿Ｋに対してリフレッシュが遂行された後、ウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲに該当するウィークセルロウにデータを書き込むための書き込み命令ＷＲを受信してウィークセルロウにデータが書き込まれる。
ここでは、ウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲとリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲとが異なるので所定の時間内で第Ｋリフレッシュロウアドレス以後のリフレッシュロウアドレスの内のいずれか一つである第（Ｋ＋ｉ）メモリセルロウ（ＷＬ＿Ｋ＋ｉ）に対してリフレッシュが遂行される時、同時にウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲに該当するウィークセルロウをリフレッシュＲＥＦする。
所定の時間は、書き込み命令ＷＲを受信した後に発生するｉ番のリフレッシュ動作の数に該当する。次に、第（Ｋ＋ｉ）リフレッシュロウアドレスに連続する第（Ｋ＋ｉ＋１）リフレッシュロウアドレスに対応する第（Ｋ＋ｉ＋１）メモリセルロウ（ＷＬ＿Ｋ＋ｉ＋１）に対してリフレッシュが遂行される。

図１１及び１２ではウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲとリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲが互いに一致する場合を説明する。
図１１を参照すると、先ず、第Ｋリフレッシュロウアドレスによって第ＫメモリセルロウＷＬ＿Ｋに対してリフレッシュが遂行される。
第ＫメモリセルロウＷＬ＿Ｋに対してリフレッシュが遂行された後、ウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲに該当するウィークセルロウにデータを書き込むための書き込み命令ＷＲを受信してウィークセルロウにデータが書き込まれる。
ここでは、ウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲと書き込みコマンドＷＲが受信された以後から所定の時間の間、リフレッシュロウアドレスＲＥＦ＿ＡＤＤＲの内のいずれか一つと互いに一致するので、リフレッシュカウンタによって生成されたリフレッシュアドレスＣＮＴ＿ＡＤＤＲのリフレッシュシークエンスは変更される必要がなく、ウィークセルロウに対する追加的なリフレッシュが必要ない。

図１２を参照すると、先に第Ｋリフレッシュロウアドレスに従って、第ＫメモリセルロウＷＬ＿Ｋに対してリフレッシュが遂行される。
第ＫメモリセルロウＷＬ＿Ｋに対してリフレッシュが遂行された後、ウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲに該当するウィークセルロウにデータを書き込むための書き込み命令ＷＲを受信してウィークセルロウにデータが書き込みされる。
ここでは、ウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲと第ＫリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲが所定の時間の間、リフレッシュロウアドレスＲＥＦ＿ＡＤＤＲの内のいずれか一つと互いに一致しないので、リフレッシュカウンタによって生成されたリフレッシュアドレスＣＮＴ＿ＡＤＤＲのリフレッシュシークエンスは、ウィークセルロウに対するリフレッシュ動作を含むように変更される。

第（Ｋ＋ｉ）メモリセルロウＷＬ＿（Ｋ＋ｉ）をリフレッシュする動作は、時間ｔＲＣほど延期される。
ウィークセルロウアドレスに該当するリフレッシュ動作又は第（Ｋ＋ｉ）メモリセルロウに対するリフレッシュ動作からのリフレッシュインターバルに対応する時間が経過した後、第（Ｋ＋ｉ）メモリセルロウＷＬ＿（Ｋ＋ｉ）に対するオートリフレッシュ動作が再開される。
リフレッシュインターバルは、ロウサイクルタイムｔＲＣより実質的により大きい。例えば、ロウサイクルタイムｔＲＣより、５倍又は１０倍又は１００倍大きいこともできる。例えば、リフレッシュインターバルがこの時、３．９マイクロ秒と設定されると、ロウサイクルタイムｔＲＣは、約６０ナノ秒と設定され得る。

図１３は、本発明の他の実施形態に係る図５に含まれるアドレス保存部の例とアドレス比較部の例を示すブロック図である。
図１３を参照すると、アドレス保存部２２５ｂは、ウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１を保存する第１保存領域２２７ｂ、及びバンク情報としてバンクアドレスＢＡＮＫ＿ＡＤＤＲを保存する第２保存領域２２９ｂを含む。

アドレス比較部３００ｂは、アドレスレジスタ２２０からロウアドレスＲＯＷ＿ＡＤＤＲを受信し、アドレス保存部２２５ｂからウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１及びバンクアドレスＢＡＮＫ＿ＡＤＤＲを受信する。
アドレス比較部３００ｂは、ロウアドレスＲＯＷ＿ＡＤＤＲとウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１とを比較した結果に基づいて第１マッチ信号ＭＡＴＣＨ１をバンク（２６５ａ、３６５ｄ）のうち、バンクアドレスＢＡＮＫ＿ＡＤＤＲに対応するバンクに提供する。

アドレス比較部３００ｂは、複数の比較器（３１１ｂ、３１２ｂ、３１Ｎｂ）、アンドゲート３２０ｂ、及びデマルチプレクサ３３０ｂを含む。
複数の比較器（３１１ｂ、３１２ｂ、３１Ｎｂ）、及びアンドゲート３２０ｂは、書き込みロウアドレスＲＯＷ＿ＡＤＤＲとウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１とが一致する場合、第２ロジックレベルを有する第１マッチ信号ＭＡＴＣＨ１をデマルチプレクサ３３０ｂに提供する。
デマルチプレクサ３３０ｂは、バンクアドレスＢＡＮＫ＿ＡＤＤＲに応答して第１マッチ信号ＭＡＴＣＨ１を複数のバンクマッチ信号（ＭＡＴＣＨ１＿Ａ〜ＭＡＴＣＨ１＿Ｄ）のうち、バンクアドレスＢＡＮＫ＿ＡＤＤＲに対応するバンクマッチ信号として出力する。これにより、複数のバンク（２６５ａ〜２６５ｄ）のうち、バンクアドレスＢＡＮＫ＿ＡＤＤＲに対応するバンクに第１マッチ信号ＭＡＴＣＨ１が印加される。

これにより、バンクマッチ信号（ＭＡＴＣＨ１＿Ａ〜ＭＡＴＣＨ１＿Ｄ）のうち、バンクアドレスＢＡＮＫ＿ＡＤＤＲに対応するバンクに対するバンクマッチ信号だけが活性化するので、アドレス制御回路４００は、上述した一つ以上の方法に従って、ウィークセルロウアドレスに基づいてウィークセルロウのリフレッシュを制御することができる。

図１４は、本発明の一実施形態に係る揮発性メモリ装置の動作方法を説明するためのフローチャートである。
図１４のフローチャートは、図１３のアドレス保存部２２５ｂとアドレス比較部３００ｂが図５の揮発性メモリ装置に含まれる場合の揮発性メモリ装置２００の動作方法に適用される。

図１３及び図１４を参照すると、先ず、アドレス保存部２２５ｂにアドレス情報ＡＤＤＲ＿ＩＮＦＯを保存する（ステップＳ４１０）。
ここで、アドレス情報ＡＤＤＲ＿ＩＮＦＯは、少なくとも一つのウィークセルロウを含むウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲ＿１とバンクアドレスＢＡＮＫ＿ＡＤＤＲを含む。
このようなアドレス情報ＡＤＤＲ＿ＩＮＦＯは、揮発性メモリ装置２００のパッケージングの前又は後にアドレス保存部２２５ｂに保存することができる。
次に、リフレッシュロウアドレスを生成する（ステップＳ４２０）。
このようなリフレッシュロウアドレス生成によってリフレッシュ動作が開始される。

生成されたリフレッシュロウアドレスのうち、第Ｋリフレッシュロウアドレスによって揮発性メモリ装置に含まれる複数のメモリセルロウのうち、第Ｋメモリセルロウをリフレッシュする（ステップＳ４３０）。
メモリセルロウに対するリフレッシュが遂行されている途中（即ち、第Ｋリフレッシュロウアドレスに対応する第Ｋメモリセルロウをリフレッシュした後、第Ｋメモリセルロウをリフレッシュする前に第Ｋメモリセルロウに対する書き込み命令によって第Ｋメモリセルロウにデータを書き込む場合）、次に揮発性メモリ装置に含まれる複数のメモリセルロウの内のいずれか一つのメモリセルロウにデータを書き込むための書き込みロウアドレスとウィークセルロウアドレスとを比較する（ステップＳ４４０）。
上記比較の結果、書き込みロウアドレスとセルロウアドレスとが一致しない場合（ステップＳ４４０で「いいえ」）、全てのバンク（３８０ａ〜３８０ｄ）で第Ｋリフレッシュロウアドレスに連続する第（Ｋ＋１）リフレッシュロウアドレスに対応する第（Ｋ＋１）メモリセルロウをリフレッシュする（Ｓ４５０）。

上記比較の結果、書き込みロウアドレスとウィークセルロウアドレスとが一致する場合（ステップＳ４５０で「はい」）、所定の時間内にウィークセルロウがリフレッシュされる。
例えば、バンクアドレスＢＡＮＫ＿ＡＤＤＲに対応するバンクのウィークセルロウは、他のバンクで第（Ｋ＋１）リフレッシュロウアドレスに対応する第（Ｋ＋１）メモリセルロウがリフレッシュされるのと同時にリフレッシュされる（ステップＳ４６０）。
バンクアドレスＢＡＮＫ＿ＡＤＤＲに対応する第（Ｋ＋１）メモリセルロウはウィークセルロウのリフレッシュに連続して直ちにリフレッシュされる。
バンクアドレスＢＡＮＫ＿ＡＤＤＲに対応する第（Ｋ＋１）メモリセルロウは、ウィークセルロウのリフレッシュ動作の開始後、ロウサイクルタイムｔＲＣ後にリフレッシュ動作を始める。

また、バンクアドレスＢＡＮＫ＿ＡＤＤＲを利用してバンクアドレスＢＡＮＫ＿ＡＤＤＲに対応するバンクにおいてのみ、ウィークセルロウアドレスとスケジュールリングされたリフレッシュロウアドレスとの一致の有無に基づいてウィークセルロウアドレスに対応するウィークセルロウのリフレッシュを制御して（ウィークセルロウを選択的にリフレッシュして）ポーズタイム（ｐａｕｓｅ ｔｉｍｅ）を減少させることができる。

図１５は、本発明の他の実施形態に係る図５に含まれるアドレス保存部の例とアドレス比較部の例を示すブロック図である。
図１５を参照すると、揮発性メモリ装置５００は、複数のアドレス保存部（５１１〜５１Ｍ）、複数の比較部（５２１〜５２Ｍ）及び、ＯＲ演算部５３０を含んで構成される。

複数のアドレス保存部（５１１〜５１Ｍ）は、複数のウィークセルロウに対する複数のアドレス情報（ＡＤＤＲ＿ＩＮＦＯ＿１〜ＡＤＤＲ＿ＩＮＦＯ＿Ｍ）のそれぞれを保存する。
実施形態により、複数のアドレス保存部（５１１〜５１Ｍ）は、一つの保存装置で具現されるか、又は、複数の保存装置で具現されることができる。例えば、各保存装置は、電気的プログラマブル・フューズ・メモリ、レーザープログラマブル・フューズ・メモリ、アンチフューズ・メモリ、ワンタイム・プログラマブル・メモリ、フラッシュメモリなどのような多様な種類の不揮発性メモリ装置の内のいずれか一つであってもよい。

複数の比較部（５２１〜５２Ｍ）は、複数のアドレス保存部（５１１〜５１Ｍ）にそれぞれ接続され、アドレスレジスタ２２０から受信したリフレッシュロウアドレスＲＥＦ＿ＡＤＤＲを複数のアドレス保存部（５１１〜５１Ｍ）から読み出された複数のアドレス情報（ＡＤＤＲ＿ＩＮＦＯ＿１〜ＡＤＤＲ＿ＩＮＦＯ＿Ｍ）とそれぞれ比較する。
複数の比較部（５２１〜５２Ｍ）は、上記比較の結果に基づいて複数のマッチ信号（ＭＡＴＣＨ１１〜ＭＡＣＴＨ１Ｍ）をそれぞれ生成する。
ＯＲ演算部５３０は、複数の比較部（５２１〜５２Ｍ）から受信した複数のマッチ信号（ＭＡＴＣＨ１１〜ＭＡＣＴＨ１Ｍ）に、ＯＲ演算を遂行して第１マッチ信号ＭＡＴＣＨ１を生成する。

図１６は、本発明の一実施形態に係るメモリシステムの制御方法を説明するためのフローチャートである。
図１６を参照すると、本発明の一実施形態に係るメモリシステムの制御方法は、メモリシステムのパワーアップシークエンスの間、アドレス情報を揮発性メモリ装置からメモリコントローラに転送する（Ｓ５１０）。
そこで、アドレス情報は、揮発性メモリ装置のアドレス保存部からメモリコントローラのアドレス比較部に転送する。メモリコントローラのアドレス比較部でアドレス情報に含まれるウィークセルロウアドレスと揮発性メモリ装置のメモリセルロウをアクセスするための書き込みロウアドレスを比較する（ステップＳ５２０）。

上記比較の結果として、書き込みロウアドレスとウィークセルロウアドレスと一致しない場合（ステップＳ５２０で「いいえ」）、メモリコントローラが所定のスケジュールに従って（例えば、パターンに従って、相対的な位置に従って、又は、テーブルを参照してメモリセルロウを順次にリフレッシュ）、揮発性メモリ装置を制御してメモリセルロウがリフレッシュされるようにする（ステップＳ５３０）。
上記比較の結果として、書き込みロウアドレスとウィークセルロウアドレスと一致する場合（ステップＳ５２０で「はい」）、メモリコントローラに含まれるコマンドキュー（ｃｏｍｍａｎｄ ｑｕｅｕｅ）がアイドル状態であるか否かに基づいてウィークセルロウのリフレッシュを制御する（ステップＳ５４０）。例えば、メモリコントローラは、リフレッシュ動作のスケジュールを修正してコマンドキューのアイドルタイムの間にウィークセルロウに対するリフレッシュ動作が含まれるようにする。

即ち、本発明の実施形態に係る図１６のメモリシステムの制御方法では、書き込みロウアドレスとウィークセルロウアドレスとが一致する場合、メモリコントローラに含まれるコマンドキューがアイドル状態であるか否かに基づいてウィークセルロウのリフレッシュを制御する。

図１７は、図１６のステップＳ５４０をより詳細に説明するためのフローチャートである。
図１７を参照すると、書き込みロウアドレスとウィークセルロウアドレスとが一致する場合、メモリコントローラに含まれるコマンドキューがアイドル状態であるか否かに基づいてウィークセルロウのアドレスを制御するために、先ず、メモリコントローラのコマンドキューがアイドル状態か否かの第１判断をする（ステップＳ５４１）。
ここで、コマンドキューがアイドル状態というのは、メモリコントローラが揮発性メモリ装置に対しいずれの動作も遂行していないことを意味する。

第１判断の結果として、コマンドキューがアイドル状態の場合（ステップＳ５４１で「はい」）、ウィークセルロウアドレスに対応するウィークセルロウがウィークセルロウに書き込み動作が遂行された後、活性化してプリチャージされたと決定される。
活性化及びプリチャージ動作は、他のメモリ装置でのリフレッシュ動作と等価又は同一である。
メモリコントローラは、揮発性メモリ装置にウィークセルロウに対してリフレッシュを遂行しないというリフレッシュスキップ情報を転送する（ステップＳ５４３）。
もし、ステップＳ５４２において、ウィークセルロウがプリチャージされないと決定されると、図１７には示していないが、本方法はステップＳ５４６に進行することができる。

第１判断の結果としてコマンドキューがアイドル状態でなくビジー（ｂｕｓｙ）状態なら（ステップＳ５４１で「いいえ」）、コマンドキューに保存されたコマンドに伴う動作を遂行する（ステップＳ５４４）。
次に、遂行されたコマンドにリフレッシュコマンドが含まれているか否かの第２判断をする（ステップＳ５４５）。
第２判断の結果として、遂行されたコマンドにリフレッシュコマンドが含まれていなくて、リフレッシュが遂行されない場合（ステップＳ５４５で「いいえ」）にはステップＳ５４１に戻る。
第２判断の結果として、遂行されたコマンドにリフレッシュコマンドが含まれていてリフレッシュが遂行される場合（ステップＳ５４５で「はい」）、メモリコントローラは揮発性メモリ装置のアドレス制御回路がウィークセルロウアドレスに対応するウィークセルロウに対してリフレッシュを遂行するように揮発性メモリ装置を制御する（ステップＳ５４６）。

図１８は、本発明の一実施形態に係る図１７の制御方法を遂行するためのメモリシステムを示すブロック図である。
図１８を参照すると、メモリシステム６００は、メモリコントローラ６１０、及び揮発性メモリ装置６５０を含んで構成される。
メモリコントローラ６１０は、揮発性メモリ装置６５０にコマンドＣＭＤ及びアドレスＡＤＤＲを転送し、メモリコントローラ６１０と揮発性メモリ装置６１０はデータＤＱを交換する。

メモリコントローラ６１０は、制御ロジック６２０、コマンドキュー６３０、及び第２アドレス比較部６４０を含んで構成される。
揮発性メモリ装置６５０は、アドレス保存部（ＡＳＵ：ａｄｄｒｅｓｓ ｓｔｏｒｉｎｇ ｕｎｉｔ）６６０、第１アドレス比較部（ＡＣＵ１）６７０、及びリフレッシュ制御回路（ＲＣＣ：ｒｅｆｒｅｓｈ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）６８０を含んで構成される。
第１アドレス比較部６７０は、アドレス情報ＡＤＤＲ＿ＩＮＦＯとメモリコントローラ６１０から提供される書き込みロウアドレスＲＯＷ＿ＡＤＤＲとを比較し、その比較に基づいて第１マッチ信号ＭＡＴＣＨ１をリフレッシュ制御回路６８０に提供する。

メモリシステム６００のパワーアップシークエンスの間に揮発性メモリ装置６５０のアドレス保存部６６０から第２アドレス比較部６４０にウィークセルロウアドレスを含むアドレス情報ＡＤＤＲ＿ＩＮＦＯが転送される。
メモリコントローラ６１０の第２アドレス比較部６４０は、アドレス情報ＡＤＤＲ＿ＩＮＦＯと揮発性メモリ装置６５０のメモリセルロウにアクセスするための書き込みロウアドレスＲＯＷ＿ＡＤＤＲとを比較し、その比較結果に基づいた第３マッチ信号ＭＡＴＣＨ３を制御ロジック６２０に転送する。

例えば、ウィークセルロウアドレスと書き込みロウアドレスＲＯＷ＿ＡＤＤＲとが一致しない場合、第３マッチ信号ＭＡＴＣＨ３は、第１ロジックレベルを有する。
第３マッチ信号ＭＡＴＣＨ３が第１ロジックレベルを有する場合、制御ロジック６２０は、揮発性メモリ装置６５０のリフレッシュ制御回路６８０を制御して、リフレッシュ制御回路６８０において揮発性メモリ装置６５０によりリフレッシュ制御回路６８０内のアドレスカウンタによって、又は、リフレッシュ制御回路６８０内のテーブルを参照して内部的に生成されるリフレッシュロウアドレスによってメモリセルロウがリフレッシュされるようにする。

例えば、ウィークセルロウアドレスと書き込みロウアドレスＲＯＷ＿ＡＤＤＲが一致する場合、第３マッチ信号ＭＡＴＣＨ３は、第２ロジックレベルを有する。
第３マッチ信号ＭＡＴＣＨ３が第２ロジックレベルを有する場合、制御ロジック６２０は、コマンドキュー６３０がアイドル状態であるか否かをモニタしてコマンドキューがアイドル状態であるか否かによりリフレッシュ制御回路６８０がウィークセルロウのリフレッシュを制御するようにする。
例えば、メモリコントローラの次のアイドル区間の間又はコマンドキュー６３０のコマンドの発行を邪魔しないでリフレッシュコマンドを提供することが可能である場合、制御ロジック６２０は、ウィークセルロウに対するリフレッシュコマンドを提供する。
他の実施形態においては、制御ロジック６２０はコマンドキューのコマンドの発行をインタラプトしてウィークセルロウに対するリフレッシュコマンドを提供することができる。例えば、ウィークセルロウに対する書き込み動作後の、所定の時間内でウィークセルロウに対するリフレッシュが遂行されるようにできる。

例えば、コマンドキュー６３０がアイドル（ｉｄｌｅ）状態の場合、制御ロジック６２０は、ウィークセルロウアドレスに対応するウィークセルロウが活性化且つプリチャージされたと決定されると、ウィークセルロウに対するリフレッシュスキップ情報（ｗｅａｋ ａｄｄｒｅｓｓ ｒｏｗ ｒｅｆｒｅｓｈ ｓｋｉｐ ｉｎｆｏｒｍａｔｉｏｎ（ＷＡＲＳＩ））を揮発性メモリ装置６５０のリフレッシュ制御回路６８０に転送する。
例えば、コマンドキュー６３０がアイドル状態ではない場合、制御ロジックはコマンドキュー６３０に保存されたコマンドに伴う動作が遂行されるように揮発性メモリ装置６５０を制御した後、遂行されたコマンドにリフレッシュコマンドが含まれていると、ウィークセルロウがリフレッシュできるようにリフレッシュ制御回路６８０を制御する。
他の実施形態においては、リフレッシュスケジュールに対する修正は、メモリコントローラ６１０のみによって遂行することができる。例えば、アドレス比較部６７０は揮発性メモリ装置６５０に含まれないようにもできる。

図１９及び図２０は、それぞれ本発明の実施形態に係る図１８のメモリシステムの動作を説明するための図である。
図１９及び図２０ではウィークセルロウアドレスと書き込みロウアドレスが一致する場合を説明する。
図１９では図１８のコマンドキュー６３０がアイドル状態の場合のメモリシステム６００の動作を表す。

図１９を参照すると、先ず、揮発性メモリ装置６５０で第Ｋリフレッシュロウアドレスにより、第ＫメモリセルロウＷＬ＿Ｋに対してリフレッシュが遂行される。
第ＫメモリセルロウＷＬ＿Ｋに対してリフレッシュが遂行された後、ウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲに該当するウィークセルロウに書き込み動作をするための書き込み命令ＷＲが受信される。この時、コマンドキュー６３０がアイドル状態にあるので、制御ロジック６２０は、ウィークセルロウに対するリフレッシュ動作を挿入するというリフレッシュ情報を転送する。

これはリフレッシュ制御回路６８０にノーマルリフレッシュコマンドを提供するか、又は、リフレッシュ動作のスケジュールを修正するというコマンドを提供してウィークセルロウがリフレッシュ（活性化及びプリチャージ（ＡＣＴ／ＰＲＥ））されるように遂行させる。以後、第（Ｋ＋ｉ＋１）メモリセルロウ（ＷＬ＿Ｋ＋ｉ＋１）がリフレッシュされる）。
第（Ｋ＋ｉ＋１）メモリセルロウ（ＷＬ＿Ｋ＋ｉ＋１）は、第（Ｋ＋ｉ）メモリセルロウ（ＷＬ＿Ｋ＋ｉ）がリフレッシュされた後、直ちにリフレッシュされるか、又は、リフレッシュインターバル（ロウサイクルタイムｔＲＣより少なくても５倍、１０倍または、５０倍大きいリフレッシュインターバル）ほど遅延してリフレッシュする。

図２０では図１８のコマンドキュー６３０がアイドル状態ではない場合、メモリシステム６００の動作を表す。
図２０を参照すると、第Ｋリフレッシュロウアドレスによって第ＫメモリセルロウＷＬ＿Ｋをリフレッシュする。
本動作は、ウィークセルロウと次にリフレッシュされるようスケジュールリングされたロウ（ＷＬ＿ｋ＋ｉ）が同時にリフレッシュされることを除いては図１９と同一である。

従って、図１６〜図２０を参照して説明したように、書き込みロウアドレスとウィークセルロウアドレスとが一致する場合、メモリコントローラに含まれるコマンドキューがアイドル状態であるか否かに基づいてウィークセルロウのアドレスを制御してウィークセルロウのポーズタイムを減少させて揮発性メモリ装置の書き込み特性を向上させることができる。

図２１は、本発明の他の実施形態に係るメモリシステムの制御方法を説明するためのフローチャートである。
図２１を参照すると、本発明の他の実施形態に係るメモリシステムの制御方法では、メモリシステムのパワーアップシークエンスの間にアドレス情報を揮発性メモリ装置からメモリコントローラに転送する（ステップＳ６１０）。
ここで、アドレス情報は、揮発性メモリ装置のアドレス保存部からメモリコントローラのアドレス比較部に転送する。
メモリコントローラのアドレス比較部において、アドレス情報に含まれる一つ以上のウィークセルロウアドレスと揮発性メモリ装置のメモリセルロウをアクセスするための書き込みロウアドレスとを比較する（ステップＳ６２０）。
メモリコントローラのトランザクションプロセッサ（ｔｒａｎｓａｃｔｉｏｎ ｐｒｏｃｅｓｓｏｒ）は、上記比較の結果により、ノーマルセルロウに対する第１書き込み回復時間に依存する第１タイムウインドウとノーマルセル以外のウィークセルロウに対する第２書き込み回復時間に依存する第２タイムウインドウを含む、それぞれ異なるタイムウインドウで揮発性メモリ装置を制御する（ステップＳ６３０、ステップＳ６４０）。

上記比較の結果として、書き込みロウアドレスとウィークセルロウアドレスとが一致しない場合（ステップＳ６２０で「いいえ」）、トランザクションプロセッサは、第２書き込み回復時間が、標準において提案された又は定義された最小書き込み回復時間のような第１書き込み回復時間と同一になるように揮発性メモリ装置を制御する（ステップＳ６３０）。
上記比較の結果として、書き込みロウアドレスとウィークセルロウアドレスと一致する場合（ステップＳ６２０で「はい」）、トランザクションプロセッサは、第２書き込み回復時間が第１書き込み回復時間よりさらに長いように揮発性メモリ装置を制御する（ステップＳ６４０）。
実施形態によっては、ウィークセルロウの第２書き込み回復時間は、ノーマルセルロウの第１書き込み回復時間の少なくとも２倍であってもよい。例えば、標準によりノーマルセルロウに対する書き込み回復時間ｔＷＲが１５ｎｓである場合、ウィークセルロウの書き込み回復時間は３０ｎｓであってもよい。

書き込み回復時間ｔＷＲは、メモリセルにデータが書き込みされる時間に該当するので、ウィークセルロウにデータを書き込む時間はノーマルセルロウにデータを書き込む時間の２倍になり得る。
例えば、同期式ＤＲＡＭにおいて、書き込み回復時間ｔＷＲは、書き込みコマンドとともにデータの最後の部分が入力された直後のデータラッチングクロックのエッジから同期式ＤＲＡＭによって、プリチャージコマンドが正しく入力されるまでの時間（図２４においてＴ９からＴｍまでの時間）に該当する。
書き込み回復時間が長くなるほどウィークセルロウに書き込み動作が正しく遂行される時間がさらに多く確保することができる（例えば、ＤＲＡＭのキャパシタが正しく充電され得る。）

図２２は、本発明の一実施形態に係る図２１の制御方法を遂行するためのメモリシステムを示すブロック図である。
図２２を参照すると、メモリシステム７００は、メモリコントローラ７１０及び揮発性メモリ装置７５０を含む。
メモリコントローラ７１０は、アドレス比較部（ＡＣＵ）７２０、マルチプレクサ７３０、及びトランザクションプロセッサ７４０を含む。
揮発性メモリ装置７５０は、アドレス情報、即ち、ウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲを保存するアドレス保存部７６０を含む。ウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲはメモリシステム７００のパッケージングの前又は後でアドレス保存部７６０に保存することができる。

メモリシステム７００のパワーアップシークエンスの間にアドレス保存部７６０に保存されたウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲがアドレス比較部７２０に転送される。
アドレス比較部７２０は、ウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲと揮発性メモリ装置７５０のメモリセルロウをアクセスするための書き込みロウアドレスＲＯＷ＿ＡＤＤＲを比較し、上記比較の結果に基づいて、マッチ信号ＭＡＴＣＨをマルチプレクサ７３０に出力する。

例えば、ウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲが書き込みロウアドレスＲＯＷ＿ＡＤＤＲと一致しない場合、マッチ信号ＭＡＴＣＨは第１ロジックレベルを有する。
マルチプレクサ７３０は第１ロジックレベルを有するマッチ信号ＭＡＴＣＨに応答して第１書き込み回復時間ｔＷＲ１と第２書き込み回復時間ｔＷＲ２のうち、第１書き込み回復時間ｔＷＲ１を選択してトランザクションプロセッサ７４０に出力する。
トランザクションプロセッサ７４０は、第１書き込み回復時間ｔＷＲ１を受信し、揮発性メモリ装置７５０にコマンド又はトランザクションＴＲＡＮＳを提供して揮発性メモリ装置７５０のウィークセルロウ以外にノーマルセルロウが第１書き込み回復時間ｔＷＲ１を利用して動作するように（即ち、第１書き込み回復時間ｔＷＲ１を利用して書き込むように）揮発性メモリ装置７５０を制御する。

例えば、ウィークセルロウアドレスＷＥＡＫ＿ＡＤＤＲが書き込みロウアドレスＲＯＷ＿ＡＤＤＲと一致する場合、マッチ信号ＭＡＴＣＨは第２ロジックレベルを有する。
マルチプレクサ７３０は第２ロジックレベルを有するマッチ信号ＭＡＴＣＨに応答して第１書き込み回復時間ｔＷＲ１と第２書き込み回復時間ｔＷＲ２のうち、第２書き込み回復時間ｔＷＲ２を選択してトランザクションプロセッサ７４０に出力する。
トランザクションプロセッサ７４０は、第２書き込み回復時間ｔＷＲ２を受信し、揮発性メモリ装置７５０にコマンド又はトランザクションＴＲＡＮＳを提供して揮発性メモリ装置７５０のウィークセルロウが第２書き込み回復時間ｔＷＲ２を有するように揮発性メモリ装置７５０を制御する。

ここで、第１書き込み回復時間ｔＷＲ１は、揮発性メモリ装置７５０の標準で定義されたメモリセルロウの書き込み回復時間であり、例えば、ＤＤＲ３ ＳＤＲＡＭにおいては、１５ｎｓｅｃである。
第２書き込み回復時間ｔＷＲ２は、第１書き込み回復時間ｔＷＲ１の２倍であってもよい。
本実施形態では、実際の書き込み回復時間はトランザクションプロセッサ７４０又は揮発性メモリ装置７５０に提供される必要はなく、それぞれ異なる書き込み回復時間に対応するモードインジケータ及び／又はコマンドを使用することができる。

図２３は、揮発性メモリ装置で、書き込み回復時間とフェイルビットの数の関係を示すグラフである。
図２３を参照すると、書き込み回復時間ｔＷＲが増加するほどフェイルビットの数が減少することがわかる。
図２３において、符号７８１は、回復可能なフェイルビットの数を表す。

図２４は、揮発性メモリ装置でメモリセルにより書き込み特性が悪くなることを説明するためのタイミング図である。
図２４は、ＤＤＲ３ ＳＤＲＡＭにおいて、クロック書き込みレイテンシ（ｃｌｏｃｋ ｗｒｉｔｅ ｌａｔｅｎｃｙ）ＣＷＬが「５」クロックであり、バースト（ｂｕｒｓｔ）の長さが「８」である場合を説明する。

図２４を参照すると、アクティブコマンドＡＣＴによってワードラインＷＬが活性化され、クロックＴ０で書き込みコマンドＷＲが入力され、クロックＴ１〜Ｔ４が経過した後にクロックＴ５〜Ｔ８でデータＤ０〜Ｄ７が書き込みされ、クロックＴ９〜（Ｔｍ−１）が経過した後、クロックＴｍでプリチャージコマンドＰＲＥが入力されてワードラインＷＬが非活性化されることがわかる。
図２４において、最後のデータＤ７が書き込まれた後、プリチャージコマンドＰＲＥが入力される時までの時間Ｔ９〜Ｔｍが書き込み回復時間ｔＷＲに該当する。
図２４に示すように、他のデータに比べて最後のデータＤ７は受信された後、直ちにワードラインＷＬが非活性化されるので該当ロウがウィークセルロウの場合にデータＤ０〜Ｄ７は、セルに書き込みされることができる時間が充分でないこともある。従って、書き込み特性とデータ保存が良くなかったり、又は、エラーが発生することがある。
このように書き込み特性が良くなかったり、又は、データ保存能力が良くないセルをウィークセルといい、ウィークセルを少なくとも一つ以上含むメモリセルロウをウィークセルロウという。

図２５は、図２２のメモリシステムで書き込み回復時間が二元化されることを示す図である。
図２５を参照すると、ノーマルセルロウはアクティブコマンドＡＣＴが入力されてワードラインが活性化された後、書き込み命令ＷＲが入力されて書き込み動作が遂行された後から第１書き込み回復時間ｔＷＲ１後に、プリチャージコマンドＰＲＥが入力されてワードラインが非活性化され、ウィークセルロウはアクティブコマンドＡＣＴが入力されてワードラインが活性化された後に書き込み命令ＷＲが入力されて、書き込み動作が遂行された後から第２書き込み回復時間ｔＷＲ２の後にプリチャージコマンドＰＲＥが入力されて、ワードラインが非活性化されることによって、書き込み特性が良くないウィークセルを少なくとも一つ以上含むウィークセルロウの書き込み回復時間とノーマルセルロウの書き込み回復時間を別にすることが分かる。

第２書き込み回復時間ｔＷＲ２は、メモリコントローラから転送される他のコマンドの使用に基づいて第１書き込み回復時間ｔＷＲ１と差別化される。
他の実施形態においては、揮発性メモリ装置は受信されたコマンドがウィークセルロウに対して書き込み動作を遂行するというコマンドに該当することを認識し、ウィークセルロウに対する第２書き込み回復時間ｔＷＲ２を増加させる。
揮発性メモリ装置は、受信されたコマンドが他の実施形態において記述された方式でウィークセルロウに書き込み動作を遂行するというコマンドであることを認識し得る。

上述した図２１〜図２５を参照した実施形態においては、書き込みロウアドレスとウィークセルロウアドレスを比較した結果に基づいてノーマルセルロウとウィークセルロウの書き込み回復時間を別にしてウィークセルロウの書き込み特性を改善させることができる。

図２６は、本発明の実施形態に係る揮発性メモリ装置を含むメモリモジュールを示す図である。
図２６を参照すると、メモリモジュール８００は、複数の揮発性メモリ装置２００を含む。
実施形態により、メモリモジュール８００は、ＵＤＩＭＭ（Ｕｎｂｕｆｆｅｒｅｄ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）、ＲＤＩＭＭ（Ｒｅｇｉｓｔｅｒｅｄ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）、ＦＢＤＩＭＭ（Ｆｕｌｌｙ Ｂｕｆｆｅｒｅｄ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）、ＬＲＤＩＭＭ（Ｌｏａｄ Ｒｅｄｕｃｅｄ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）、又は、他のメモリモジュールであってもよい。

メモリモジュール８００は、メモリコントローラから複数の信号線を介してコマンド、アドレス、及びデータを受信し、コマンド、アドレス、及びデータをバッファリングして揮発性メモリ装置２００に提供するバッファ８１０をさらに含むことができる。

バッファ８１０と揮発性メモリ装置２００との間のデータ転送線は、ポイント−ツー−ポイント方式で接続される。
また、バッファ８１０と揮発性メモリ装置２００との間のコマンド／アドレス転送線は、マルチドロップ方式、デイジーチェーン方式、又は、フライ・バイ・デイジーチェーン方式で接続することができる。
バッファ８１０が、コマンド、アドレス、及びデータを全部バッファリングするので、メモリコントローラは、バッファ８１０のロードのみを駆動することによってメモリモジュール８００とインターフェースすることができる。これにより、メモリモジュール８００は、より多くの数のメモリ装置及びメモリランクを含むことができ、メモリシステムはより多くの数のメモリモジュールを含むことができる。

揮発性メモリ装置２００は、ウィークセルロウアドレスをリフレッシュロウアドレスと比較して、その比較結果により、ウィークセルロウのリフレッシュを制御することによってウィークセルロウのポーズタイム増加による書き込み特性が悪くなることを防止することができる。

図２７は、本発明の実施形態に係る揮発性メモリ装置をモバイルシステムに応用した例を示すブロック図である。

図２７を参照すると、モバイルシステム９００は、アプリケーションプロセッサ（ＡＰ）９１０、通信部９２０、使用者インターフェース９３０、不揮発性メモリ装置（ＮＶＭ）９４０、揮発性メモリ装置（ＶＭ）９５０、及びパワーサプライ９６０を含む。
実施形態により、モバイルシステム９００は、携帯電話（Ｍｏｂｉｌｅ Ｐｈｏｎｅ）、スマートフォン（Ｓｍａｒｔ Ｐｈｏｎｅ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、 ＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、デジタルカメラ（Ｄｉｇｉｔａｌ Ｃａｍｅｒａ）、音楽再生機（Ｍｕｓｉｃ Ｐｌａｙｅｒ）、携帯用ゲームコンソール（Ｐｏｒｔａｂｌｅ Ｇａｍｅ Ｃｏｎｓｏｌｅ）、ナビゲーション（Ｎａｖｉｇａｔｉｏｎ）システムなどのような任意のモバイルシステムであることができる。

アプリケーションプロセッサ９１０はインターネットブラウザ、ゲーム、動画などを提供するアプリケーションを遂行する。
実施形態により、アプリケーションプロセッサ９１０は、一つのプロセッサコア（Ｓｉｎｇｌｅ Ｃｏｒｅ）を含むか或いは複数のプロセッサコア（Ｍｕｌｔｉ−Ｃｏｒｅ）を含むことができる。例えば、アプリケーションプロセッサ９１０はデュアルコア（Ｄｕａｌ−Ｃｏｒｅ）、クアッドコア（Ｑｕａｄ−Ｃｏｒｅ）、ヘキサコア（Ｈｅｘａ−Ｃｏｒｅ）などのマルチコア（Ｍｕｌｔｉ−Ｃｏｒｅ）を含むことができる。また、実施形態により、アプリケーションプロセッサ９１０は、内部又は外部に位置したキャッシュメモリ（Ｃａｃｈｅ Ｍｅｍｏｒｙ）をさらに含むことができる。

通信部９２０は、外部装置と無線通信又は有線通信を遂行する。
例えば、通信部９２０は、イーサネット（登録商標）（Ｅｔｈｅｒｎｅｔ（登録商標））通信、ＮＦＣ（Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）通信、移動通信（Ｍｏｂｉｌｅ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ）、メモリカード通信、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）通信などを遂行できる。例えば、通信部１４２０は、ベースバンドチップセット（Ｂａｓｅｂａｎｄ Ｃｈｉｐｓｅｔ）を含むことができ、ＧＳＭ(登録商標)、ＧＰＲＳ、ＷＣＤＭＡ(登録商標)、ＨＳｘＰＡなどの通信を支援することができる。

揮発性メモリ装置９５０は、アプリケーションプロセッサ９１０により処理されるデータを保存したり、又は、ワーキングメモリ（Ｗｏｒｋｉｎｇ Ｍｅｍｏｒｙ）として作動する。
例えば、揮発性メモリ装置９５０は、ＤＤＲ ＳＤＲＡＭ、ＬＰＤＤＲ ＳＤＲＡＭ、ＧＤＤＲ ＳＤＲＡＭ、ＲＤＲＡＭなどのような動的ランダムアクセスメモリ、又は、リフレッシュ動作が必要な任意の揮発性メモリ装置であってもよい。揮発性メモリ装置９５０はウィークセルロウアドレスをリフレッシュロウアドレスと比較して、その比較結果により、ウィークセルロウアドレスのリフレッシュを制御することによってウィークセルロウのポーズタイム増加による書き込み特性が悪くなることを防止できる。

不揮発性メモリ装置９５０は、モバイルシステム９００をブーティングするためのブートイメージを保存することができる。例えば、不揮発性メモリ装置９５０は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＮＦＧＭ（Ｎａｎｏ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｍｅｍｏｒｙ）、ＰｏＲＡＭ（Ｐｏｌｙｍｅｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ(登録商標)（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、又は、これと類似のメモリで具現できる。

ユーザインタフェース９３０は、キーパッド、タッチスクリーンのような一つ以上の入力装置、及び／又は、スピーカー、ディスプレイ装置のような一つ以上の出力装置を含む。
パワーサプライ９６０は、モバイルシステム９００の動作電圧を供給する。
また、実施形態により、モバイルシステム９００は、ＣＩＳ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）をさらに包含でき、メモリカード（Ｍｅｍｏｒｙ Ｃａｒｄ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＣＤ−ＲＯＭなどのような保存装置をさらに含むことができる。

モバイルシステム９００、または、モバイルシステム９００の構成要素は、多様な形態のパッケージを利用して実装されるが、例えば、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、ＢＧＡｓ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ）、ＣＳＰｓ（Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ）、ＰＬＣＣ（Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、ＰＤＩＰ（Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、ＣＥＲＤＩＰ（Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、ＭＱＦＰ（Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ−Ｐａｃｋ）、ＳＯＩＣ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＳＳＯＰ（Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ−Ｐａｃｋ）、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ＷＦＰ（Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ）、ＷＳＰ（Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ）などのようなパッケージを利用して実装することができる。

図２８は、本発明の実施形態に係る揮発性メモリ装置をコンピューティングシステムに応用した例を示すブロック図である。
図２８を参照すると、コンピューティングシステム１１００は、プロセッサ１１１０、入出力ハブ１１２０、入出力コントローラハブ１１３０、少なくとも一つのメモリモジュール１１４０、及びグラフィックカード１１５０を含む。

実施形態により、コンピューティングシステム１１００は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ ）、サーバーコンピュータ（Ｓｅｒｖｅｒ Ｃｏｍｐｕｔｅｒ）、ワークステーション（Ｗｏｒｋｓｔａｔｉｏｎ）、ノートパソコン（Ｌａｐｔｏｐ）、携帯電話（Ｍｏｂｉｌｅ Ｐｈｏｎｅ）、スマートフォン（Ｓｍａｒｔ Ｐｈｏｎｅ）、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、デジタルカメラ（Ｄｉｇｉｔａｌ Ｃａｍｅｒａ）、デジタルＴＶ（Ｄｉｇｉｔａｌ Ｔｅｌｅｖｉｓｉｏｎ）、ＳＴＢ（Ｓｅｔ−Ｔｏｐ Ｂｏｘ）、音楽再生機（Ｍｕｓｉｃ Ｐｌａｙｅｒ）、携帯用ゲームコンソール（ｐｏｒｔａｂｌｅ ｇａｍｅ ｃｏｎｓｏｌｅ）、ナビゲーション（Ｎａｖｉｇａｔｉｏｎ）システムなどのような任意のコンピューティングシステムであってもよい。

プロセッサ１１１０は、特定計算又はタスクのような多様なコンピューティング機能を遂行する。例えば、プロセッサ１１１０は、マイクロプロセッサー又はＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）であってもよい。
実施形態により、プロセッサ１１１０は一つのプロセッサコア（Ｓｉｎｇｌｅ Ｃｏｒｅ）を含むか、又は、複数のプロセッサコア（Ｍｕｌｔｉ−Ｃｏｒｅ）を含むことができる。例えば、プロセッサ１５１０はデュアルコア（Ｄｕａｌ−Ｃｏｒｅ）、クアッドコア（Ｑｕａｄ−Ｃｏｒｅ）、ヘキサコア（Ｈｅｘａ−Ｃｏｒｅ）などのマルチコア（Ｍｕｌｔｉ−Ｃｏｒｅ）を含むことができる。
また、図２８には一つのプロセッサ１１１０を含むコンピューティングシステム１１００を示しているが、実施形態により、コンピューティングシステム１１００は、複数のプロセッサを含むことができる。また、実施形態により、プロセッサ１１１０は、内部又は外部に位置したキャッシュメモリ（Ｃａｃｈｅ Ｍｅｍｏｒｙ）をさらに含むことができる。

プロセッサ１１１０は、メモリモジュール１１４０の動作を制御するメモリコントローラ１１１１を含む。
プロセッサ１１１０に含まれたメモリコントローラ１１１１は、ＩＭＣ（Ｉｎｔｅｇｒａｔｅｄ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）と呼ばれる。
メモリコントローラ１１１１は上述した一つ以上の実施形態の構造を含むか、又は、制御方法を遂行できる。メモリコントローラ１１１１とメモリモジュール１１４０との間のメモリインターフェースは、複数の信号線を含む一つのチャネルで具現されるか、又は、複数のチャネルで具現されることができる。また、各チャネルには一つ以上のメモリモジュール１１４０が接続されることができる。実施形態により、メモリコントローラ１１１１は、入出力ハブ１１２０内に位置することができる。メモリコントローラ１１１１を含む入出力ハブ１１２０は、ＭＣＨ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ Ｈｕｂ）と呼ばれる。

メモリモジュール１１４０は、メモリコントローラ１１１１から提供されたデータを保存する複数の揮発性メモリ装置を含む。
揮発性メモリ装置は、リフレッシュ動作の遂行途中でメモリコントローラから書き込みコマンドが入力される場合、リフレッシュロウアドレスとウィークセルロウアドレスとを比較し、比較結果により、ウィークセルロウアドレスのリフレッシュを制御することによってウィークセルロウのポーズタイム増加による書き込み特性が悪くなることを防止することができる。
代案的な、及び／または、追加的な実施形態において、メモリコントローラは、個別的なウィークセルロウベイシス（ｂａｓｉｓ）よりは、メモリセルグループをウィークセルロウグループで処理することができる。例えば、メモリモジュールのうちいずれか一つのメモリチップのうちいずれか一つのバンクがウィークセルバンクとして考慮され、ウィークセルバンクは他のバンクよりさらに短いリフレッシュサイクル、及び／又は、さらに長い書き込み時間（書き込み回復時間）を有する。

入出力ハブ１１２０は、グラフィックカード１１５０のような装置とプロセッサ１１１０との間のデータ転送を管理する。
入出力ハブ１１２０は、多様な方式のインターフェースを介してプロセッサ１１１０に接続され得る。例えば、入出力ハブ１１２０とプロセッサ１１１０は、ＦＳＢ（Ｆｒｏｎｔ Ｓｉｄｅ Ｂｕｓ ）、システムバス（Ｓｙｓｔｅｍ Ｂｕｓ）、ハイパートランスポート（ＨｙｐｅｒＴｒａｎｓｐｏｒｔ）、ＬＤＴ（Ｌｉｇｈｔｎｉｎｇ Ｄａｔａ Ｔｒａｎｓｐｏｒｔ）、ＱＰＩ（ＱｕｉｃｋＰａｔｈ Ｉｎｔｅｒｃｏｎｎｅｃｔ）、ＣＳＩ（Ｃｏｍｍｏｎ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）などの多様な標準インターフェースで接続され得る。図２８には一つの入出力ハブ１１２０を含むコンピューティングシステム１１００を示したが、実施形態によって、コンピューティングシステム１１００は複数の入出力ハブを含むことができる。

入出力ハブ１１２０は、装置との多様なインターフェースを提供することができる。例えば、入出力ハブ１１２０は、ＡＧＰ（Ａｃｃｅｌｅｒａｔｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ）インターフェース、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｆａｃｅ−Ｅｘｐｒｅｓｓ）、ＣＳＡ（Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｓｔｒｅａｍｉｎｇ Ａｒｃｈｉｔｅｃｔｕｒｅ）インターフェースなどを提供することができる。

グラフィックカード１１５０は、ＡＧＰ又はＰＣＩｅを介して入出力ハブ１１２０と接続される。
グラフィックカード１１５０は、画像を表示するためのディスプレイ装置（図示せず）を制御する。グラフィックカード１１５０は、イメージデータ処理のための内部プロセッサ及び内部半導体メモリ装置を含むことができる。実施形態により、入出力ハブ１１２０は、入出力ハブ１１２０の外部に位置したグラフィックカード１１５０とともに、又は、グラフィックカード１１５０の代わりに入出力ハブ１１２０の内部にグラフィック装置を含むことができる。
入出力ハブ１１２０に含まれたグラフィック装置は、集積グラフィック（Ｉｎｔｅｇｒａｔｅｄ Ｇｒａｐｈｉｃｓ）と呼ばれる。また、メモリコントローラ及びグラフィック装置を含む入出力ハブ１１２０は、ＧＭＣＨ（Ｇｒａｐｈｉｃｓ ａｎｄ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ Ｈｕｂ）と呼ばれる。

入出力コントローラハブ１１３０は、多様なシステムインターフェースが効率的に動作するようにデータバッファリング及びインターフェース仲裁（ｉｎｔｅｒｆａｃｅ ａｒｂｉｔｒａｔｉｏｎ）を遂行できる。入出力コントローラハブ１１３０は、内部バスを介して入出力ハブ１１２０と接続される。例えば、入出力ハブ１１２０と入出力コントローラハブ１１３０は、ＤＭＩ（Ｄｉｒｅｃｔ Ｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）、ハブインターフェース、ＥＳＩ（Ｅｎｔｅｒｐｒｉｓｅ Ｓｏｕｔｈｂｒｉｄｇｅ Ｉｎｔｅｒｆａｃｅ ）、ＰＣＩｅなどを介して接続される。

入出力コントローラハブ１１３０は、周辺装置との多様なインターフェースを提供することができる。例えば、入出力コントローラハブ１１３０は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）ポート、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）ポート、ＧＰＩＯ（Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）、ＬＰＣ（Ｌｏｗ Ｐｉｎ Ｃｏｕｎｔ）バス、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ、ＰＣＩｅなどを提供することができる。

実施形態により、プロセッサ１１１０、入出力ハブ１１２０、及び入出力コントローラハブ１１３０は、それぞれ分離したチップセット又は集積回路で具現されたり、或いは、プロセッサ１１１０、入出力ハブ１１２０、又は入出力コントローラハブ１１３０のうち、２つ以上の構成要素が一つのチップセットで具現することができる。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

本発明は、書き込み特性の改善が必要な任意の揮発性メモリ装置及びそれを含むシステムに好適に使用される。
本発明の概念はまた、不揮発性メモリ装置にも適用できる。例えば、不揮発性メモリ装置において読み出しディスターバンスエラー（ｄｉｓｔｕｒｂａｎｃｅ ｅｒｒｏｒｓ）は、メモリの特定ロウで頻繁に発生する可能性があり、このようなロウは、より速いコピーバックサイクルタイム（ｃｏｐｙ−ｂａｃｋ ｃｙｃｌｅ ｔｉｍｅｓ）を必要とする。
このようなより速いコピーバックサイクルタイムは、ここに記載した実施形態の、修正済みのリフレッシュサイクルタイムと類似方式で遂行されるか、或いは具現することができる。
また、不揮発性メモリ装置もさらに長い書き込み時間を必要とするメモリセルロウを含むことができ、ノーマルセルロウよりさらに長い書き込み回復時間の提供を受けることができるが、このような長い書き込み回復時間は、ここに記載した実施形態の、修正済みの書き込み回復時間と類似方式で遂行されるか、或いは具現することができる。

２００ 揮発性メモリ装置
２１０ 制御ロジック
２２０ アドレスレジスタ
２２５ アドレス保存部
２３０ バンク制御ロジック
２４０ ロウアドレスマルチプレクサ
２５０ カラムアドレスラッチ
２６０ａ、２６０ｂ、２６０ｃ、２６０ｄ （第１〜第４）バンクロウデコーダ
２７０ａ、２７０ｂ、２７０ｃ、２７０ｄ （第１〜第４）バンクカラムデコーダ
２８０ａ、２８０ｂ、２８０ｃ、２８０ｄ （第１〜第４）バンクメモリアレイ
２９０ 入出力ゲート回路
２９５ データ入出力バッファ
３００ アドレス比較部
４００ リフレッシュ制御回路

Claims (21)

1. ウィークセルロウ（ｗｅａｋ ｃｅｌｌ ｒｏｗ）とノーマルセルロウ（ｎｏｒｍａｌ ｃｅｌｌ ｒｏｗ）とを含む複数の揮発性メモリセルのロウ（ｒｏｗ）を備えるメモリセルアレイと、
   コマンドを受信するコマンドデコーダと、
   対応するウィークセルロウを識別する複数のウィークセルロウアドレスを保存するアドレステーブルと、
   前記メモリセルアレイの動作を制御して前記複数の揮発性メモリセルのロウを周期的にリフレッシュするリフレッシュ制御回路とを有し、
   前記リフレッシュ制御回路は、前記コマンドデコーダが、前記アドレステーブルに保存されたウィークセルロウアドレスによって第１ウィークセルロウが識別された時、前記第１ウィークセルロウに書き込むための書き込みコマンドを受信することに応答して前記第１ウィークセルロウのリフレッシュ動作を行うことを特徴とするメモリ装置。
2. 前記リフレッシュ制御回路は、前記第１ウィークセルロウに書き込むための前記書き込みコマンドを受信した後、第１時間周期の間、リフレッシュ動作のシークエンスをモニタすることを特徴とする請求項１に記載のメモリ装置。
3. 前記リフレッシュ制御回路は、前記第１時間周期の間、前記第１ウィークセルロウがリフレッシュされなかったと判断された場合、前記リフレッシュ動作のシークエンスにリフレッシュ動作を追加することを特徴とする請求項２に記載のメモリ装置。
4. 前記リフレッシュ制御回路は、前記第１時間周期より長い第２時間周期でノーマルセルロウをリフレッシュすることを特徴とする請求項３に記載のメモリ装置。
5. 前記リフレッシュ制御回路は、第２ロウのスケジュールされたリフレッシュ動作を前記第１ウィークセルロウのリフレッシュ動作に差し替えることを特徴とする請求項１に記載のメモリ装置。
6. 前記リフレッシュ制御回路は、前記第１ウィークセルロウのリフレッシュ動作後、直ちに前記第２ロウのリフレッシュ動作を行うことを特徴とする請求項５に記載のメモリ装置。
7. 前記リフレッシュ制御回路は、第２ロウのリフレッシュ動作と前記第１ウィークセルロウに対するリフレッシュ動作が同時に行われるようにすることを特徴とする請求項１に記載のメモリ装置。
8. 前記リフレッシュ制御回路は、所定の時間内にリフレッシュスケジュールが前記第１ウィークセルロウのリフレッシュ動作を含むか否かを判断するために、前記リフレッシュスケジュールを分析することを特徴とする請求項１に記載のメモリ装置。
9. メモリ装置であって、
   ウィークセルロウ（ｗｅａｋ ｃｅｌｌ ｒｏｗ）とノーマルセルロウ（ｎｏｒｍａｌ ｃｅｌｌ ｒｏｗ）とを含む複数の揮発性メモリセルのロウ（ｒｏｗ）を備えるメモリセルアレイと、
   第１タイムウインドウでの第１書き込み動作を示す第１書き込みコマンドと、第２タイムウインドウでの第２書き込み動作を示す第２書き込みコマンドを受信し、前記第１書き込みコマンドと前記第２書き込みコマンドは、それぞれ異なるコマンドコードを含み、前記第１書き込みコマンドと前記第２書き込みコマンドは、前記メモリ装置に対し外部のソースから受信するコマンドデコーダと、
   前記第１タイムウインドウでウィークセルロウに対する前記第１書き込み動作を遂行し、前記第１タイムウインドウより小さい前記第２タイムウインドウでノーマルセルロウに対する第２書き込み動作を遂行するロウデコーダとを有することを特徴とするメモリ装置。
10. 前記コマンドデコーダは、前記第１及び第２書き込みコマンドのそれぞれを受信すると共に、書き込み動作が遂行されるロウを識別するそれぞれのアドレスと、前記識別されたロウに書き込む時に用いられる書き込みタイムを識別するそれぞれのコードとを受信することを特徴とする請求項９に記載のメモリ装置。
11. 前記メモリセルアレイは、対応するウィークセルロウを識別する複数のウィークセルロウアドレスを保存するアドレステーブルをさらに含むことを特徴とする請求項９に記載のメモリ装置。
12. 前記メモリ装置は、前記ウィークセルロウアドレスをメモリコントローラに転送することを特徴とする請求項１１に記載のメモリ装置。
13. メモリコントローラであって、
    メモリ装置に転送されるリフレッシュコマンドと書き込みコマンドとを含む複数のコマンドを生成する制御回路と、
    前記メモリ装置の複数のウィークセルロウアドレスを保存するテーブルと、
    前記メモリ装置に転送される第１書き込みコマンドと関連した第１アドレスが前記複数のウィークセルロウアドレスの内のいずれか一つに該当するか否かを判断するアドレス比較部とを有し、
    前記制御回路は、前記アドレス比較部の前記判断に応答して前記第１アドレスと関連したリフレッシュ動作を含むようにリフレッシュスケジュールを調整することを特徴とするメモリコントローラ。
14. 前記メモリコントローラは、前記メモリ装置から前記複数のウィークセルロウアドレスを受信し、前記受信された複数のウィークセルロウアドレスを前記テーブルに保存することを特徴とする請求項１３に記載のメモリコントローラ。
15. 前記制御回路は、前記第１アドレスに該当する第１セルロウをリフレッシュする第１リフレッシュコマンドを生成し、
    前記第１セルロウは、前記第１セルロウに対する書き込み動作後、第１時間周期内にリフレッシュされることを特徴とする請求項１３に記載のメモリコントローラ。
16. 前記制御回路は、第２時間周期内に第２セルロウをリフレッシュする少なくとも一つの第２リフレッシュコマンドを生成し、
    前記第２時間周期は前記第１時間周期より大きいことを特徴とする請求項１５に記載のメモリコントローラ。
17. 前記制御回路は、前記アドレス比較部に応答して前記テーブルに保存されたウィークセルロウに対する第１書き込みコマンドと、前記テーブルで識別されなかったノーマルセルロウに対する第２書き込みコマンドとを生成することを特徴とする請求項１３に記載のメモリコントローラ。
18. 前記第１書き込みコマンドは、前記メモリ装置が第１時間周期の間、書き込み動作を遂行するようにさせ、前記第２書き込みコマンドは前記メモリ装置が前記第１時間周期より小さい第２時間周期の間、書き込み動作を遂行するようにさせることを特徴とする請求項１７に記載のメモリコントローラ。
19. 前記第１書き込みコマンドのコマンドコードは、前記第２書き込みコマンドのコマンドコードと異なることを特徴とする請求項１８に記載のメモリコントローラ。
20. 前記制御回路は、第１時間インジケータを有する前記第１書き込みコマンドと、第２時間インジケータを有する前記第２書き込みコマンドとを生成し、
    前記メモリ装置は、前記第１及び第２時間インジケータに応答して前記第１及び第２時間周期の間、それぞれ書き込み動作を行うことを特徴とする請求項１８に記載のメモリコントローラ。
21. 請求項１に記載のメモリ装置と、
    前記メモリ装置と通信して前記メモリ装置にコマンドを発行するメモリコントローラとを備えることを特徴とするメモリシステム。

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