JP5949543B2 - Buck-boost circuit - Google Patents

Buck-boost circuit Download PDF

Info

Publication number
JP5949543B2
JP5949543B2 JP2012288749A JP2012288749A JP5949543B2 JP 5949543 B2 JP5949543 B2 JP 5949543B2 JP 2012288749 A JP2012288749 A JP 2012288749A JP 2012288749 A JP2012288749 A JP 2012288749A JP 5949543 B2 JP5949543 B2 JP 5949543B2
Authority
JP
Japan
Prior art keywords
state
applied voltage
terminal
fets
switches
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012288749A
Other languages
Japanese (ja)
Other versions
JP2014131441A (en
Inventor
陳　登
登 陳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Wiring Systems Ltd
AutoNetworks Technologies Ltd
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Wiring Systems Ltd
AutoNetworks Technologies Ltd
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Wiring Systems Ltd, AutoNetworks Technologies Ltd, Sumitomo Electric Industries Ltd filed Critical Sumitomo Wiring Systems Ltd
Priority to JP2012288749A priority Critical patent/JP5949543B2/en
Publication of JP2014131441A publication Critical patent/JP2014131441A/en
Application granted granted Critical
Publication of JP5949543B2 publication Critical patent/JP5949543B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H02M3/1582—Buck-boost converters

Landscapes

  • Dc-Dc Converters (AREA)

Description

本発明は、端子対間に印加された印加電圧を昇圧する昇圧動作と、該印加電圧を降圧する降圧動作とを行う昇降圧回路に関する。   The present invention relates to a step-up / step-down circuit that performs a step-up operation for stepping up an applied voltage applied between a pair of terminals and a step-down operation for stepping down the applied voltage.

バッテリによって入力端子対間に印加された印加電圧を昇圧する昇圧動作と、該印加電圧を降圧する降圧動作とを行い、昇圧動作によって昇圧した印加電圧、又は、降圧動作によって降圧した印加電圧を出力端子対から負荷に印加する昇降圧回路が提案されている（例えば、特許文献１）。   Performs step-up operation for boosting the applied voltage applied between the pair of input terminals by the battery and step-down operation for stepping down the applied voltage, and outputs the applied voltage boosted by the boost operation or the applied voltage stepped-down by the step-down operation. A buck-boost circuit that applies a load from a terminal pair has been proposed (for example, Patent Document 1).

特許文献１に記載の昇降圧回路は、第１、第２、第３及び第４スイッチとコイルとを備えている。コイルの一方の端子には、第１及び第２スイッチ夫々の一方の端子が接続され、コイルの他方の端子には、第３及び第４スイッチ夫々の一方の端子が接続されている。   The step-up / step-down circuit described in Patent Document 1 includes first, second, third, and fourth switches and a coil. One terminal of each of the first and second switches is connected to one terminal of the coil, and one terminal of each of the third and fourth switches is connected to the other terminal of the coil.

第１スイッチの他方の端子は入力端子対の一方の端子に接続し、第４スイッチの他方の端子は出力端子対の一方の端子に接続している。入力端子対の他方の端子は、第２及び第３スイッチ、並びに、出力端子対夫々の他方の端子に接続している。   The other terminal of the first switch is connected to one terminal of the input terminal pair, and the other terminal of the fourth switch is connected to one terminal of the output terminal pair. The other terminal of the input terminal pair is connected to the second and third switches and the other terminal of each of the output terminal pairs.

特許文献１に記載の昇降圧回路は更に制御部を備え、制御部が第１、第２、第３及び第４スイッチ夫々をオン／オフしてコイルに流れる電流の量を調整することによって、コイルはエネルギーの蓄積及び放出を行う。これにより、制御部は、昇圧動作の反復、降圧動作の反復、並びに、昇圧動作及び降圧動作の反復を行っている。   The step-up / step-down circuit described in Patent Document 1 further includes a control unit, and the control unit turns on / off each of the first, second, third, and fourth switches to adjust the amount of current flowing through the coil. The coil stores and releases energy. As a result, the control unit repeats the step-up operation, the step-down operation, and the step-up operation and step-down operation.

特開２００５−１９２３１２号公報JP 2005-192212 A

しかしながら、特許文献１に記載の昇降圧回路では、第１、第２、第３及び第４スイッチをオン／オフするオン／オフパターンとして、昇圧動作を反復するオン／オフパターンと、降圧動作を反復するオン／オフパターンと、昇圧動作及び降圧動作を反復するオン／オフパターンとがある。   However, in the step-up / step-down circuit described in Patent Document 1, an on / off pattern for repeating the boosting operation and a step-down operation are used as the on / off pattern for turning on / off the first, second, third, and fourth switches. There are an on / off pattern that repeats and an on / off pattern that repeats the step-up and step-down operations.

特許文献１に記載の昇降圧回路では、制御部は、これらのオン／オフパターンを入力端子対間に印加された電圧に応じて切替える必要がある。更には、制御部は、第１、第２、第３及び第４スイッチのオン／オフパターンを切替える場合、入力端子間の短絡を防止するために、一旦、第１、第２、第３及び第４スイッチ全てをオフにする必要があり、制御部による第１、第２、第３及び第４スイッチ夫々のオン／オフ制御は複雑である。このため、特許文献１に記載の昇降圧回路には、構成が複雑であり大型で製造費用がかかるという問題点がある。   In the step-up / step-down circuit described in Patent Document 1, the control unit needs to switch these on / off patterns in accordance with the voltage applied between the input terminal pair. Furthermore, when the on / off pattern of the first, second, third, and fourth switches is switched, the control unit once, first, second, third, and so on to prevent a short circuit between the input terminals. It is necessary to turn off all the fourth switches, and on / off control of each of the first, second, third, and fourth switches by the control unit is complicated. For this reason, the step-up / step-down circuit described in Patent Document 1 has a problem in that the configuration is complicated, large, and expensive to manufacture.

本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、構成が簡単で小型で安価な昇降圧回路を提供することにある。   The present invention has been made in view of such circumstances, and an object of the present invention is to provide a step-up / down circuit having a simple configuration, a small size, and a low price.

本発明に係る昇降圧回路は、端子対間に印加された印加電圧を昇圧する昇圧動作と該印加電圧を降圧する降圧動作とを行う昇降圧回路において、前記昇圧動作及び降圧動作を、常時、反復する反復手段と、前記印加電圧が目標電圧に変換されるように、前記降圧動作による該印加電圧の下降幅、及び、前記昇圧動作による該印加電圧の上昇幅を調整する調整手段とを備え、前記調整手段は、前記印加電圧が第１閾値未満である場合に、前記下降幅をゼロに調整することによって前記降圧動作による降圧を停止させ、前記印加電圧が前記第１閾値よりも高い第２閾値以上である場合に、前記上昇幅をゼロに調整することによって前記昇圧動作による昇圧を停止させ、前記印加電圧が前記第１閾値以上であり、かつ、前記第２閾値未満である場合、前記下降幅及び上昇幅を調整することによって、前記昇圧動作による昇圧、及び、前記降圧動作による降圧を共に行わせることを特徴とする。 The step-up / step-down circuit according to the present invention is a step-up / step-down circuit that performs a step-up operation for stepping up an applied voltage applied between a pair of terminals and a step-down operation for stepping down the applied voltage . Repetitive means for repeating , and adjusting means for adjusting a decrease width of the applied voltage by the step-down operation and an increase width of the applied voltage by the step-up operation so that the applied voltage is converted into a target voltage. The adjusting means stops the step-down by the step-down operation by adjusting the descending width to zero when the applied voltage is less than the first threshold, and the applied voltage is higher than the first threshold. If it is 2 equal to or greater than the threshold, the stopping the boosting by the boosting operation by adjusting the rise to zero, and in the applied voltage is the first threshold value or more, and is less than the second threshold value By adjusting the lowering width and rise, boosted by the boosting operation, and characterized in that to perform both step-down by the step-down operation.

本発明にあっては、端子対間に印加された印加電圧を昇圧する昇圧動作と、該印加電圧を降圧する降圧動作とを、常時、反復する。降圧動作による印加電圧の下降幅と、昇圧動作による印加電圧の上昇幅は、印加電圧が目標電圧に変換されるように調整される。
印加電圧が第１閾値未満である場合、下降幅をゼロに調整することによって、降圧動作による降圧を停止する。従って、昇圧動作及び降圧動作は反復されているが、降圧動作によって印加電圧が降圧することはない。このため、回路がコイルと、夫々の一方の端子がコイルの一方の端子に接続してある複数のスイッチとを備えている場合、複数のスイッチ夫々のオン／オフパターンを、昇圧動作及び降圧動作を反復するオン／オフパターンから切替えることなく、印加電圧の昇圧のみを行うことが可能となる。 In the present invention, the step-up operation for stepping up the applied voltage applied between the terminal pair and the step-down operation for stepping down the applied voltage are always repeated. The decrease width of the applied voltage due to the step-down operation and the increase width of the applied voltage due to the step-up operation are adjusted so that the applied voltage is converted into the target voltage.
When the applied voltage is less than the first threshold , the step-down operation by the step-down operation is stopped by adjusting the descending width to zero . Therefore, although the step-up operation and the step-down operation are repeated, the applied voltage is not stepped down by the step-down operation. For this reason, when the circuit includes a coil and a plurality of switches each having one terminal connected to one terminal of the coil, the on / off pattern of each of the plurality of switches can be increased and decreased. It is possible to boost only the applied voltage without switching from an on / off pattern that repeats.

印加電圧が第１閾値よりも高い第２閾値以上である場合、上昇幅をゼロに調整することによって、昇圧動作による昇圧を停止する。従って、昇圧動作及び降圧動作は反復されているが、昇圧動作によって印加電圧が昇圧することはない。このため、回路がコイルと、夫々の一方の端子がコイルの一方の端子に接続してある複数のスイッチを備えている場合、複数のスイッチ夫々のオン／オフパターンを、昇圧動作及び降圧動作を反復するオン／オフパターンから切替えることなく、印加電圧の降圧のみを行うことが可能となる。 When the applied voltage is equal to or higher than the second threshold value, which is higher than the first threshold value , boosting by the boosting operation is stopped by adjusting the rising width to zero . Therefore, although the step-up operation and the step-down operation are repeated, the applied voltage is not boosted by the step-up operation. For this reason, when the circuit includes a coil and a plurality of switches each having one terminal connected to one terminal of the coil, the on / off pattern of each of the plurality of switches is set to perform a step-up operation and a step-down operation. Only the applied voltage can be stepped down without switching from the repeated on / off pattern.

従って、オン／オフパターンを切替えることなく、印加電圧の昇圧のみ又は降圧のみを行うことができるので、回路の構成が簡単であり、回路は小型で安価である。下降幅をゼロに調整することによって、降圧動作による降圧が容易に停止され、上昇幅をゼロに調整することによって、昇圧動作による昇圧が容易に停止される。
また、印加電圧が第１閾値以上であり、かつ、第２閾値未満である場合、下降幅及び上昇幅を調整することによって、昇圧動作による昇圧と降圧動作による降圧が共に行われる。 Therefore, since only the boosting or lowering of the applied voltage can be performed without switching the on / off pattern, the circuit configuration is simple, and the circuit is small and inexpensive. By adjusting the descending width to zero, the step-down by the step-down operation is easily stopped, and by adjusting the rising width to zero, the step-up by the step-up operation is easily stopped.
When the applied voltage is equal to or higher than the first threshold and lower than the second threshold, both the step-up operation and the step-down operation are performed by adjusting the descending width and the ascending width.

本発明に係る昇降圧回路は、一方の端子が前記端子対の一方の端子に接続されている第１スイッチと、夫々の一方の端子が前記端子対の他方の端子に接続されている第２及び第３スイッチと、一方の端子が第１及び第２スイッチ夫々の他方の端子に接続され、他方の端子が第３スイッチの他方の端子に接続されているコイルと、一方の端子が前記コイルの他方の端子に接続されている第４スイッチとを備え、前記反復手段は、前記第１及び第３スイッチ夫々がオンであり、かつ、前記第２及び第４スイッチ夫々がオフである第１状態から、前記第１及び第４スイッチ夫々がオンであり、かつ、前記第２及び第３スイッチ夫々がオフである第２状態に遷移させることによって前記昇圧動作を行い、前記第２及び第４スイッチ夫々がオンであり、かつ、前記第１及び第３スイッチ夫々がオフである第３状態から、前記第２状態に遷移させることによって前記降圧動作を行うように構成してあることを特徴とする。   The step-up / down circuit according to the present invention includes a first switch in which one terminal is connected to one terminal of the terminal pair, and a second switch in which each one terminal is connected to the other terminal of the terminal pair. And the third switch, one terminal connected to the other terminal of each of the first and second switches, the other terminal connected to the other terminal of the third switch, and one terminal connected to the coil A fourth switch connected to the other terminal of the first switch, wherein the repeating means is a first switch in which each of the first and third switches is on and each of the second and fourth switches is off. The step-up operation is performed by transitioning from a state to a second state in which each of the first and fourth switches is on and each of the second and third switches is off, and the second and fourth switches Each switch is on, One, characterized in that s the first and third switch husband from the third state is OFF, and are configured to perform the step-down operation by transitioning to the second state.

本発明にあっては、端子対の一方の端子は、第１スイッチの一方の端子が接続し、端子対の他方の端子は、第２及び第３スイッチ夫々の一方の端子が接続している。第１及び第２スイッチ夫々の他方の端子はコイルの一方の端子に接続し、第３スイッチの他方の端子、及び、第４スイッチの一方の端子夫々はコイルの他方の端子に接続している。   In the present invention, one terminal of the first switch is connected to one terminal of the terminal pair, and one terminal of each of the second and third switches is connected to the other terminal of the terminal pair. . The other terminal of each of the first and second switches is connected to one terminal of the coil, and the other terminal of the third switch and one terminal of the fourth switch are connected to the other terminal of the coil. .

第３スイッチの一方の端子と第４スイッチの他方の端子との間に負荷が接続されている場合において、第１及び第３スイッチ夫々がオンであり、かつ、第２及び第４スイッチ夫々がオフである第１状態では、端子対間からコイルに電流が流れてエネルギーが蓄積される。第１状態から、第１及び第４スイッチ夫々がオンであり、かつ、第２及び第３スイッチ夫々がオフである第２状態に遷移した場合、印加電圧がコイルを介して負荷に印加し、コイルは、自身に流れる電流の量を維持するために印加電圧を昇圧する。以上のように第１、第２、第３及び第４スイッチが第１状態から第２状態に遷移することによって、昇圧動作が行われる。   When a load is connected between one terminal of the third switch and the other terminal of the fourth switch, each of the first and third switches is on, and each of the second and fourth switches is In the first state, which is off, current flows from the terminal pair to the coil, and energy is accumulated. When transitioning from the first state to the second state in which the first and fourth switches are each on and the second and third switches are each off, the applied voltage is applied to the load via the coil, The coil boosts the applied voltage to maintain the amount of current flowing through it. As described above, the first, second, third, and fourth switches transition from the first state to the second state, whereby the boosting operation is performed.

同様に、第３スイッチの一方の端子と第４スイッチの他方の端子との間に負荷が接続されている場合において、第２及び第４スイッチ夫々がオンであり、かつ、第１及び第３スイッチ夫々がオフである第３状態では、コイルは、エネルギーの放出によって放電し、負荷を給電する。コイルが放電によってエネルギーを放出するにつれて印加電圧は降圧される。第３状態から第２状態に遷移した場合、端子対間に印加された印加電圧がコイルを介して負荷に印加され、かつ、コイルにエネルギーが蓄積される。以上のように、第３状態を第２状態に遷移することによって降圧動作が行われる。   Similarly, when a load is connected between one terminal of the third switch and the other terminal of the fourth switch, each of the second and fourth switches is on, and the first and third switches In the third state in which each of the switches is off, the coil discharges due to the release of energy and feeds the load. The applied voltage is stepped down as the coil releases energy by discharge. When transitioning from the third state to the second state, an applied voltage applied between the terminal pair is applied to the load via the coil, and energy is accumulated in the coil. As described above, the step-down operation is performed by transitioning the third state to the second state.

本発明に係る昇降圧回路は、前記調整手段は、前記第１、第２、第３及び第４スイッチが前記第３状態である期間をゼロにすることによって、前記降圧を停止させ、前記第１、第２、第３及び第４スイッチが前記第１状態である期間をゼロにすることによって、前記昇圧を停止させることを特徴とする。 Buck-boost circuit according to the present invention, the adjusting means, the first, second, by the third and fourth switch to zero time is the third state, stops the step-down, front Stories The boosting is stopped by setting a period during which the first, second, third, and fourth switches are in the first state to zero.

本発明にあっては、第１、第２、第３及び第４スイッチを第１、第２、第３及び第２状態の順に遷移させ、この遷移を繰り返すことによって昇圧動作及び降圧動作を反復している。
印加電圧が第１閾値未満である場合、第１、第２、第３及び第４スイッチが第３状態である期間をゼロにする。これにより、第１、第２、第３及び第４スイッチは、実質的に、第１状態から第２状態への遷移と、第２状態から第１状態への遷移とを繰り返し、第３スイッチの一方の端子と第４スイッチの他方の端子との間に負荷が接続されている場合、印加電圧の昇圧のみが行われ、降圧動作による降圧が停止される。 In the present invention, the first, second, third and fourth switches are changed in the order of the first, second, third and second states, and the step-up operation and the step-down operation are repeated by repeating this transition. doing.
When the applied voltage is less than the first threshold, the period in which the first, second, third, and fourth switches are in the third state is set to zero. Thereby, the first, second, third, and fourth switches substantially repeat the transition from the first state to the second state and the transition from the second state to the first state, and the third switch When a load is connected between one terminal of the fourth switch and the other terminal of the fourth switch, only the boosting of the applied voltage is performed, and the bucking by the step-down operation is stopped.

印加電圧が第２閾値以上である場合、第１、第２、第３及び第４スイッチが第１状態である期間をゼロにする。これにより、第１、第２、第３及び第４スイッチは、実質的に、第２状態から第３状態への遷移と、第３状態から第２状態への遷移とを繰り返し、第３スイッチの一方の端子と第４スイッチの他方の端子との間に負荷が接続されている場合、印加電圧の降圧のみが行われ、昇圧動作による昇圧が停止される。   When the applied voltage is equal to or higher than the second threshold, the period in which the first, second, third, and fourth switches are in the first state is set to zero. Thereby, the first, second, third, and fourth switches substantially repeat the transition from the second state to the third state and the transition from the third state to the second state, and the third switch When a load is connected between one terminal of the fourth switch and the other terminal of the fourth switch, only the voltage applied is stepped down, and the step-up by the step-up operation is stopped.

本発明によれば、昇圧動作及び降圧動作を反復している状態で、降圧のみを行う場合に昇圧動作による昇圧を停止し、昇圧のみを行う場合に降圧動作による降圧を停止するので、構成が簡単で小型で安価な昇降圧回路を実現することができる。   According to the present invention, in the state where the step-up operation and the step-down operation are repeated, the step-up operation by the step-up operation is stopped when only step-down operation is performed, and the step-down operation by the step-down operation is stopped when only step-up operation is performed. A simple, small and inexpensive buck-boost circuit can be realized.

本発明に係る昇降圧回路の要部構成を示す回路図である。It is a circuit diagram which shows the principal part structure of the buck-boost circuit which concerns on this invention. 印加電圧の昇圧及び降圧を交互に行う場合における昇降圧回路の動作を説明するための説明図である。It is explanatory drawing for demonstrating operation | movement of the step-up / step-down circuit in the case of carrying out voltage step-up and step-down alternately. 印加電圧の昇圧のみを行う場合における昇降圧回路の動作を説明するための説明図である。It is explanatory drawing for demonstrating operation | movement of the step-up / step-down circuit in the case of performing only boosting of the applied voltage. 印加電圧の降圧のみを行う場合における昇降圧回路の動作を説明するための説明図である。It is explanatory drawing for demonstrating operation | movement of the step-up / step-down circuit in the case of performing only step-down of the applied voltage. 印加電圧に対するデューティの変化を示すグラフである。It is a graph which shows the change of the duty to applied voltage.

以下、本発明をその実施の形態を示す図面に基づいて詳述する。
図１は本発明に係る昇降圧回路の要部構成を示す回路図である。この昇降圧回路１は、車両に好適に搭載され、入力端子Ｔ１，Ｔ２及び出力端子Ｔ３，Ｔ４を備える。入力端子Ｔ１にはバッテリ２の正極端子が接続され、入力端子Ｔ２にはバッテリ２の負極端子が接続され、出力端子Ｔ３，Ｔ４間には負荷３が接続されている。 Hereinafter, the present invention will be described in detail with reference to the drawings illustrating embodiments thereof.
FIG. 1 is a circuit diagram showing a main configuration of a buck-boost circuit according to the present invention. This step-up / down circuit 1 is suitably mounted on a vehicle and includes input terminals T1 and T2 and output terminals T3 and T4. The positive terminal of the battery 2 is connected to the input terminal T1, the negative terminal of the battery 2 is connected to the input terminal T2, and the load 3 is connected between the output terminals T3 and T4.

昇降圧回路１は、バッテリ２によって入力端子Ｔ１，Ｔ２間に印加された印加電圧Ｖａを昇圧する昇圧動作と、印加電圧Ｖａを降圧する降圧動作とを行う。入力端子Ｔ１，Ｔ２は端子対として機能する。
昇降圧回路１は、印加電圧Ｖａが閾値Ｖ１未満である場合、印加電圧Ｖａの昇圧のみを行い、昇圧した印加電圧Ｖａを出力端子Ｔ３，Ｔ４から負荷３に印加する。閾値Ｖ１は第１閾値に該当する。 The step-up / step-down circuit 1 performs a step-up operation for stepping up the applied voltage Va applied between the input terminals T1 and T2 by the battery 2 and a step-down operation for stepping down the applied voltage Va. The input terminals T1 and T2 function as a terminal pair.
When the applied voltage Va is less than the threshold value V1, the buck-boost circuit 1 only boosts the applied voltage Va and applies the boosted applied voltage Va to the load 3 from the output terminals T3 and T4. The threshold value V1 corresponds to the first threshold value.

昇降圧回路１は、印加電圧Ｖａが閾値Ｖ１よりも高い閾値Ｖ２以上である場合、印加電圧Ｖａの降圧のみを行い、降圧した印加電圧Ｖａを出力端子Ｔ３，Ｔ４から負荷３に印加する。閾値Ｖ２は第２閾値に該当する。   When the applied voltage Va is equal to or higher than the threshold value V2 higher than the threshold value V1, the step-up / step-down circuit 1 only lowers the applied voltage Va and applies the reduced applied voltage Va to the load 3 from the output terminals T3 and T4. The threshold value V2 corresponds to the second threshold value.

昇降圧回路１は、印加電圧Ｖａが閾値Ｖ１以上閾値Ｖ２未満である場合、印加電圧Ｖａの昇圧及び降圧を交互に行い、昇圧の上昇幅と降圧の下降幅とを調整することによって、印加電圧Ｖａを出力端子Ｔ３，Ｔ４から負荷３に印加すべき目標電圧Ｖｇに調整する。目標電圧Ｖｇは閾値Ｖ１以上閾値Ｖ２未満である。
閾値Ｖ１，Ｖ２夫々は、例えば１３ボルト及び１５ボルトであり、目標電圧Ｖｇは、例えば１４ボルトである。 When the applied voltage Va is not less than the threshold value V1 and less than the threshold value V2, the step-up / step-down circuit 1 alternately performs step-up and step-down of the applied voltage Va, and adjusts the step-up / step-down increase voltage and the step-down / step-down step. Va is adjusted to the target voltage Vg to be applied to the load 3 from the output terminals T3 and T4. The target voltage Vg is not less than the threshold value V1 and less than the threshold value V2.
Each of the threshold values V1 and V2 is, for example, 13 volts and 15 volts, and the target voltage Vg is, for example, 14 volts.

昇降圧回路１は、入力端子Ｔ１，Ｔ２及び出力端子Ｔ３，Ｔ４の他に、Ｎチャネル型のＦＥＴ１１，１２，１３，１４、反転器１５，１６、制御部１７、コイルＬ１及びコンデンサＣ１を備えている。   In addition to the input terminals T1, T2 and the output terminals T3, T4, the buck-boost circuit 1 includes N-channel FETs 11, 12, 13, 14, inverters 15, 16, a control unit 17, a coil L1, and a capacitor C1. ing.

入力端子Ｔ１は、第１スイッチとして機能するＦＥＴ１１のドレインに接続されている。入力端子Ｔ２は、第２スイッチとして機能するＦＥＴ１２、及び、第３スイッチとして機能するＦＥＴ１３夫々のソースと、コンデンサＣ１の一方の端子と、出力端子Ｔ４とに接続されている。   The input terminal T1 is connected to the drain of the FET 11 that functions as a first switch. The input terminal T2 is connected to the sources of the FET 12 functioning as the second switch and the FET 13 functioning as the third switch, one terminal of the capacitor C1, and the output terminal T4.

ＦＥＴ１１のソース、及び、ＦＥＴ１２のドレイン夫々は、コイルＬ１の一方の端子に接続され、コイルＬ１の他方の端子は、ＦＥＴ１３のドレインと、第４スイッチとして機能するＦＥＴ１４のソースとに接続されている。ＦＥＴ１４のドレインは、コンデンサＣ１の他方の端子と、出力端子Ｔ３とに接続されている。   The source of the FET 11 and the drain of the FET 12 are connected to one terminal of the coil L1, and the other terminal of the coil L1 is connected to the drain of the FET 13 and the source of the FET 14 functioning as the fourth switch. . The drain of the FET 14 is connected to the other terminal of the capacitor C1 and the output terminal T3.

ＦＥＴ１２，１４夫々のゲートは、反転器１５，１６の出力端子に接続されている。ＦＥＴ１１のゲートは反転器１５の入力端子と制御部１７とに接続されており、ＦＥＴ１３のゲートは反転器１６の入力端子と制御部１７とに接続されている。制御部１７は入力端子Ｔ１，Ｔ２夫々にも接続されている。   The gates of the FETs 12 and 14 are connected to the output terminals of the inverters 15 and 16. The gate of the FET 11 is connected to the input terminal of the inverter 15 and the control unit 17, and the gate of the FET 13 is connected to the input terminal of the inverter 16 and the control unit 17. The control unit 17 is also connected to the input terminals T1 and T2.

ＦＥＴ１１，１２，１３，１４夫々においては、ゲートに所定電圧以上の電圧が印加された場合、ドレイン及びソース間に電流が流れ、スイッチとしてオンとなり、ゲートに印加されている電圧が所定電圧未満である場合、ドレイン及びソース間に電流が流れず、スイッチとしてオフとなる。   In each of the FETs 11, 12, 13, and 14, when a voltage higher than a predetermined voltage is applied to the gate, a current flows between the drain and the source, the switch is turned on, and the voltage applied to the gate is less than the predetermined voltage. In some cases, no current flows between the drain and source, and the switch is turned off.

ＦＥＴ１１，１２，１３，１４夫々のゲートには、Ｈｉｇｈ及びＬｏｗの２値で構成されるＰＷＭ（Pulse Width Modulation）信号が制御部１７から印加される。ＦＥＴ１１，１２，１３，１４夫々は、ゲートに印加されたＰＷＭ信号がＨｉｇｈである場合にゲートに所定電圧以上の電圧が印加されてオンとなり、ゲートに印加されたＰＷＭ信号がＬｏｗである場合にゲートに印加されている電圧が所定電圧未満となってオフとなる。ＦＥＴ１２，１４夫々のゲートには、反転器１５，１６を介してＰＷＭ信号が制御部１７から印加される。
従って、ＦＥＴ１１，１２，１３，１４夫々のオン／オフは制御部１７によって制御される。 A PWM (Pulse Width Modulation) signal composed of binary values of High and Low is applied from the control unit 17 to the gates of the FETs 11, 12, 13, and 14. Each of the FETs 11, 12, 13, and 14 is turned on when a voltage higher than a predetermined voltage is applied to the gate when the PWM signal applied to the gate is High, and when the PWM signal applied to the gate is Low. The voltage applied to the gate is less than a predetermined voltage, and the gate is turned off. A PWM signal is applied from the control unit 17 to the gates of the FETs 12 and 14 via the inverters 15 and 16.
Therefore, on / off of each of the FETs 11, 12, 13, and 14 is controlled by the control unit 17.

反転器１５の入力端子には、制御部１７がＦＥＴ１１のゲートに印加するＰＷＭ信号が入力され、反転器１５は、入力端子に入力されたＰＷＭ信号のＨｉｇｈ及びＬｏｗを反転したＰＷＭ信号を出力端子からＦＥＴ１２のゲートに印加する。   A PWM signal applied to the gate of the FET 11 by the control unit 17 is input to the input terminal of the inverter 15, and the inverter 15 outputs a PWM signal obtained by inverting High and Low of the PWM signal input to the input terminal. To the gate of the FET 12.

このため、ＦＥＴ１１のゲートに印加されたＰＷＭ信号がＨｉｇｈである場合、ＦＥＴ１２のゲートに印加されたＰＷＭ信号はＬｏｗであり、ＦＥＴ１１のゲートに印加されたＰＷＭ信号がＬｏｗである場合、ＦＥＴ１２のゲートに印加されたＰＷＭ信号はＨｉｇｈである。従って、ＦＥＴ１１がオンである場合にＦＥＴ１２はオフであり、ＦＥＴ１１がオフである場合にＦＥＴ１２はオンである。   Therefore, when the PWM signal applied to the gate of FET 11 is High, the PWM signal applied to the gate of FET 12 is Low, and when the PWM signal applied to the gate of FET 11 is Low, the gate of FET 12 The PWM signal applied to is High. Accordingly, the FET 12 is off when the FET 11 is on, and the FET 12 is on when the FET 11 is off.

同様に、反転器１６の入力端子には、制御部１７がＦＥＴ１３のゲートに印加するＰＷＭ信号が入力され、反転器１６は、入力端子に入力されたＰＷＭ信号のＨｉｇｈ及びＬｏｗを反転したＰＷＭ信号を出力端子からＦＥＴ１４のゲートに印加する。   Similarly, the PWM signal applied to the gate of the FET 13 by the control unit 17 is input to the input terminal of the inverter 16, and the inverter 16 is a PWM signal obtained by inverting High and Low of the PWM signal input to the input terminal. Is applied to the gate of the FET 14 from the output terminal.

このため、ＦＥＴ１３のゲートに印加されたＰＷＭ信号がＨｉｇｈである場合、ＦＥＴ１４のゲートに印加されたＰＷＭ信号はＬｏｗであり、ＦＥＴ１３のゲートに印加されたＰＷＭ信号がＬｏｗである場合、ＦＥＴ１４のゲートに印加されたＰＷＭ信号はＨｉｇｈである。従って、ＦＥＴ１３がオンである場合にＦＥＴ１４はオフであり、ＦＥＴ１３がオフである場合にＦＥＴ１４はオンである。   Therefore, when the PWM signal applied to the gate of the FET 13 is High, the PWM signal applied to the gate of the FET 14 is Low, and when the PWM signal applied to the gate of the FET 13 is Low, the gate of the FET 14 The PWM signal applied to is High. Accordingly, the FET 14 is off when the FET 13 is on, and the FET 14 is on when the FET 13 is off.

コイルＬ１には、ＦＥＴ１１，１２，１３，１４夫々のオン／オフによって、電流が流れ、コイルＬ１は、エネルギーの蓄積と、エネルギーの放出による放電とを行う。
コンデンサＣ１は、ＦＥＴ１３のソースを基準としてＦＥＴ１４のドレインから出力された電圧を平滑化し、平滑化した電圧を出力端子Ｔ３，Ｔ４から負荷３に印加する。 A current flows through the coil L1 by turning on / off each of the FETs 11, 12, 13, and 14, and the coil L1 accumulates energy and discharges by discharging energy.
The capacitor C1 smoothes the voltage output from the drain of the FET 14 with the source of the FET 13 as a reference, and applies the smoothed voltage to the load 3 from the output terminals T3 and T4.

制御部１７は、ＰＷＭ信号をＦＥＴ１１，１３夫々のゲートに印加し、ＦＥＴ１１，１３夫々のゲートに印加するＰＷＭ信号を反転器１５，１６の入力端子に入力することによって、ＦＥＴ１１，１２，１３，１４夫々をオン／オフする。   The control unit 17 applies the PWM signal to the gates of the FETs 11 and 13, and inputs the PWM signal to be applied to the gates of the FETs 11 and 13 to the input terminals of the inverters 15 and 16, whereby the FETs 11, 12, 13, Turn each 14 on / off.

制御部１７は、ＦＥＴ１１，１３夫々がオンであり、かつ、ＦＥＴ１２，１４夫々がオフである第１状態と、ＦＥＴ１１，１４夫々がオンであり、かつ、ＦＥＴ１２，１３夫々がオフである第２状態と、ＦＥＴ１２，１４夫々がオンであり、かつ、ＦＥＴ１１，１３夫々がオフである第３状態とを作り出す。   The control unit 17 includes a first state in which the FETs 11 and 13 are on and the FETs 12 and 14 are off, and a second state in which the FETs 11 and 14 are on and the FETs 12 and 13 are off. And a third state in which FETs 12 and 14 are each on and FETs 11 and 13 are off.

制御部１７は、ＦＥＴ１１，１２，１３，１４を第１状態、第２状態、第３状態及び第２状態の順に遷移させ、この遷移を繰り返し、ＦＥＴ１１，１２，１３，１４が第１状態である期間、及び、ＦＥＴ１１，１２，１３，１４が第３状態である期間夫々の長さを調整する。   The control unit 17 causes the FETs 11, 12, 13, and 14 to transition in the order of the first state, the second state, the third state, and the second state, and repeats this transition, so that the FETs 11, 12, 13, and 14 are in the first state. The length of each period and the period in which the FETs 11, 12, 13, and 14 are in the third state are adjusted.

制御部１７がＦＥＴ１１，１２，１３，１４を第１状態から第２状態に遷移させることによって、昇降圧回路１では印加電圧Ｖａを昇圧する昇圧動作が行われる。   When the control unit 17 causes the FETs 11, 12, 13, and 14 to transition from the first state to the second state, the step-up / step-down circuit 1 performs a step-up operation for stepping up the applied voltage Va.

ＦＥＴ１１，１２，１３，１４が第１状態である場合、電流は、バッテリ２の正極端子から入力端子Ｔ１、ＦＥＴ１１、コイルＬ１、ＦＥＴ１３及び入力端子Ｔ２の順に流れてバッテリ２の負極端子に戻る。ＦＥＴ１１，１２，１３，１４が第１状態である間、コイルＬ１に流れる電流は多量であり、コイルＬ１にエネルギーが蓄積される。   When the FETs 11, 12, 13, and 14 are in the first state, current flows from the positive terminal of the battery 2 in the order of the input terminal T 1, FET 11, coil L 1, FET 13, and input terminal T 2 and returns to the negative terminal of the battery 2. While the FETs 11, 12, 13, and 14 are in the first state, a large amount of current flows through the coil L1, and energy is accumulated in the coil L1.

ＦＥＴ１１，１２，１３，１４が第１状態から第２状態に遷移した場合、電流は、バッテリ２の正極端子から入力端子Ｔ１、ＦＥＴ１１、コイルＬ１、ＦＥＴ１４、出力端子Ｔ３、負荷３、出力端子Ｔ４及び入力端子Ｔ２の順に流れてバッテリ２の負極端子に戻る。   When the FETs 11, 12, 13, and 14 transition from the first state to the second state, the current flows from the positive terminal of the battery 2 to the input terminal T1, FET 11, coil L1, FET 14, output terminal T3, load 3, and output terminal T4. And it flows in the order of the input terminal T2 and returns to the negative terminal of the battery 2.

ＦＥＴ１１，１２，１３，１４が第１状態から第２状態に遷移したことによって、電流はコイルＬ１だけではなく負荷３にも流れるため、コイルＬ１に流れる電流の量は減少する。コイルＬ１は、自身に流れる電流の量を維持すべく印加電圧Ｖａを昇圧し、昇圧した印加電圧ＶａはコンデンサＣ１によって平滑化されて出力端子Ｔ３，Ｔ４から負荷に印加される。   Since the FETs 11, 12, 13, and 14 transition from the first state to the second state, the current flows not only in the coil L1 but also in the load 3, so that the amount of current flowing in the coil L1 decreases. The coil L1 boosts the applied voltage Va so as to maintain the amount of current flowing through the coil L1, and the boosted applied voltage Va is smoothed by the capacitor C1 and applied to the load from the output terminals T3 and T4.

昇圧動作において、印加電圧Ｖａの上昇幅は、ＦＥＴ１１，１２，１３，１４が第１状態である期間が長い程大きく、該期間が短い程小さい。ＦＥＴ１１，１２，１３，１４が第１状態である期間がゼロである場合、印加電圧Ｖａの上昇幅はゼロである。   In the boosting operation, the increase width of the applied voltage Va increases as the period in which the FETs 11, 12, 13, and 14 are in the first state is longer, and decreases as the period is shorter. When the period in which the FETs 11, 12, 13, and 14 are in the first state is zero, the increase width of the applied voltage Va is zero.

制御部１７がＦＥＴ１１，１２，１３，１４を第３状態から第２状態に遷移させることによって、昇降圧回路１では印加電圧Ｖａを降圧する降圧動作が行われる。   When the control unit 17 causes the FETs 11, 12, 13, and 14 to transition from the third state to the second state, the step-up / step-down circuit 1 performs a step-down operation for stepping down the applied voltage Va.

ＦＥＴ１１，１２，１３，１４が第３状態である場合、電流は、コイルＬ１からＦＥＴ１４、出力端子Ｔ３、負荷３、出力端子Ｔ４及びＦＥＴ１２の順に流れてコイルＬ１に戻る。ＦＥＴ１１，１２，１３，１４が第３状態である間、コイルＬ１は放電し、蓄積してあるエネルギーが徐々に減少し、コイルＬ１のエネルギーが減少するにつれて出力端子Ｔ３，Ｔ４間に印加される電圧は低下する。これにより、入力端子Ｔ１，Ｔ２間に印加された印加電圧Ｖａは降圧される。降圧された印加電圧ＶａはコンデンサＣ１によって平滑化されて出力端子Ｔ３，Ｔ４から負荷３に印加される。   When the FETs 11, 12, 13, and 14 are in the third state, the current flows from the coil L1 to the FET 14, the output terminal T3, the load 3, the output terminal T4, and the FET 12 in this order and returns to the coil L1. While the FETs 11, 12, 13, and 14 are in the third state, the coil L1 is discharged, the accumulated energy gradually decreases, and is applied between the output terminals T3 and T4 as the energy of the coil L1 decreases. The voltage drops. As a result, the applied voltage Va applied between the input terminals T1 and T2 is stepped down. The lowered applied voltage Va is smoothed by the capacitor C1 and applied to the load 3 from the output terminals T3 and T4.

ＦＥＴ１１，１２，１３，１４が第３状態から第２状態に遷移した場合、電流は、バッテリ２の正極端子から入力端子Ｔ１、ＦＥＴ１１、コイルＬ１、ＦＥＴ１４、出力端子Ｔ３、負荷３、出力端子Ｔ４及び入力端子Ｔ２の順に流れてバッテリ２の負極端子に戻る。これにより、バッテリ２によって入力端子Ｔ１，Ｔ２間に印加された印加電圧ＶａがコイルＬ１を介して、コンデンサＣ１の両端子間に印加され、コンデンサＣ１によって平滑化された印加電圧Ｖａは出力端子Ｔ３，Ｔ４から負荷３に印加される。また、ＦＥＴ１１，１２，１３，１４が第２状態である間、コイルＬ１にはエネルギーが蓄積される。   When the FETs 11, 12, 13, and 14 transition from the third state to the second state, the current flows from the positive terminal of the battery 2 to the input terminal T1, FET 11, coil L1, FET 14, output terminal T3, load 3, and output terminal T4. And it flows in the order of the input terminal T2 and returns to the negative terminal of the battery 2. As a result, the applied voltage Va applied between the input terminals T1 and T2 by the battery 2 is applied across the terminals of the capacitor C1 via the coil L1, and the applied voltage Va smoothed by the capacitor C1 is output from the output terminal T3. , T4 to the load 3. In addition, while the FETs 11, 12, 13, and 14 are in the second state, energy is stored in the coil L1.

降圧動作において、印加電圧Ｖａの下降幅は、ＦＥＴ１１，１２，１３，１４が第３状態である期間が長い程大きく、該期間が短い程小さい。ＦＥＴ１１，１２，１３，１４が第１状態である期間がゼロである場合、印加電圧Ｖａの下降幅はゼロである。   In the step-down operation, the decrease width of the applied voltage Va is larger as the period in which the FETs 11, 12, 13, and 14 are in the third state is longer, and is smaller as the period is shorter. When the period in which the FETs 11, 12, 13, and 14 are in the first state is zero, the decrease width of the applied voltage Va is zero.

制御部１７は、ＦＥＴ１１，１２，１３，１４を第１状態、第２状態、第３状態及び第２状態の順に遷移させてこの遷移を繰り返すことによって、昇圧動作及び降圧動作を反復する。制御部１７は反復手段として機能する。   The controller 17 repeats the step-up operation and the step-down operation by causing the FETs 11, 12, 13, and 14 to transition in the order of the first state, the second state, the third state, and the second state and repeating this transition. The control unit 17 functions as a repeating unit.

昇圧動作及び降圧動作によって昇圧又は降圧が行われてコンデンサＣ１の両端子間に印加された印加電圧Ｖａは、コンデンサＣ１によって平滑化され、平滑化された電圧は、出力端子Ｔ３，Ｔ４から負荷３に印加される。   The applied voltage Va applied between the two terminals of the capacitor C1 after being stepped up or down by the step-up operation and step-down operation is smoothed by the capacitor C1, and the smoothed voltage is output from the output terminals T3, T4 to the load 3 To be applied.

制御部１７は、入力端子Ｔ１，Ｔ２間に印加された印加電圧Ｖａを検出する。制御部１７は、印加電圧Ｖａが閾値Ｖ１以上閾値Ｖ２未満である場合、印加電圧Ｖａの昇圧及び降圧を交互に行い、印加電圧Ｖａが閾値Ｖ１未満である場合に印加電圧Ｖａの昇圧のみを行い、印加電圧Ｖａが閾値Ｖ２以上である場合に印加電圧Ｖａの降圧のみを行う。   The control unit 17 detects an applied voltage Va applied between the input terminals T1 and T2. The controller 17 alternately increases and decreases the applied voltage Va when the applied voltage Va is greater than or equal to the threshold V1 and less than the threshold V2, and only increases the applied voltage Va when the applied voltage Va is less than the threshold V1. When the applied voltage Va is equal to or higher than the threshold value V2, only the applied voltage Va is stepped down.

図２は、印加電圧Ｖａの昇圧及び降圧を交互に行う場合における昇降圧回路１の動作を説明するための説明図である。図２には、ＦＥＴ１１，１２，１３，１４夫々のゲートに印加されるＰＷＭ信号の波形が示されている。図２では、Ｈｉｇｈを「Ｈ」で、Ｌｏｗを「Ｌ」で示している。   FIG. 2 is an explanatory diagram for explaining the operation of the step-up / step-down circuit 1 when the applied voltage Va is alternately raised and lowered. FIG. 2 shows the waveforms of the PWM signals applied to the gates of the FETs 11, 12, 13, and 14. In FIG. 2, High is indicated by “H” and Low is indicated by “L”.

前述したように、ＦＥＴ１１，１２，１３，１４夫々は、ゲートに印加されているＰＷＭ信号がＨｉｇｈである場合にオンであり、ゲートに印加されているＰＷＭ信号がＬｏｗである場合にオフである。   As described above, each of the FETs 11, 12, 13, and 14 is on when the PWM signal applied to the gate is High, and is off when the PWM signal applied to the gate is Low. .

図２に示すように、制御部１７は、ＦＥＴ１１，１２，１３，１４夫々のゲートに、周期が同じＰＷＭ信号を印加する。更に、制御部１７は、ＦＥＴ１１のゲートに印加されるＰＷＭ信号がＨｉｇｈである期間に、ＦＥＴ１３のゲートに印加されるＰＷＭ信号がＨｉｇｈである期間が含まれるように、ＦＥＴ１１，１３夫々のゲートに印加されるＰＷＭ信号のタイミングを調整している。   As shown in FIG. 2, the control unit 17 applies a PWM signal having the same cycle to the gates of the FETs 11, 12, 13, and 14. Further, the control unit 17 controls the gates of the FETs 11 and 13 so that the period in which the PWM signal applied to the gate of the FET 13 is high is included in the period in which the PWM signal applied to the gate of the FET 11 is high. The timing of the applied PWM signal is adjusted.

ＦＥＴ１２，１４夫々のゲートに印加されるＰＷＭ信号は、前述したように、ＦＥＴ１１，１３夫々のゲートに印加されるＰＷＭ信号のＨｉｇｈ及びＬｏｗを反転したＰＷＭ信号である。   As described above, the PWM signal applied to the gates of the FETs 12 and 14 is a PWM signal obtained by inverting High and Low of the PWM signals applied to the gates of the FETs 11 and 13.

制御部１７は、以上のように、ＰＷＭ信号をＦＥＴ１１，１２，１３，１４夫々のゲートに印加することによって、ＦＥＴ１１，１２，１３，１４を第１状態、第２状態、第３状態及び第２状態の順に遷移させ、この遷移を繰り返す。これにより、昇降圧回路１では、昇圧動作及び降圧動作が反復している。
図２では、ＦＥＴ１１，１２，１３，１４は、左から第２状態、第３状態、第２状態及び第１状態の順に遷移し、この遷移を繰り返している。 As described above, the control unit 17 applies the PWM signal to the gates of the FETs 11, 12, 13, and 14, thereby causing the FETs 11, 12, 13, and 14 to be in the first state, the second state, the third state, and the first state. The transition is made in the order of two states, and this transition is repeated. Thereby, in the step-up / step-down circuit 1, the step-up operation and the step-down operation are repeated.
In FIG. 2, the FETs 11, 12, 13, and 14 transition from the left in the order of the second state, the third state, the second state, and the first state, and repeat this transition.

図２に示すように、ＦＥＴ１１のゲートに印加されるＰＷＭ信号がＬｏｗである期間は、ＦＥＴ１１，１２，１３，１４が第３状態である期間に相当し、ＦＥＴ１３のゲートに印加されるＰＷＭ信号がＨｉｇｈである期間は、ＦＥＴ１１，１２，１３，１４が第１状態である期間に相当する。   As shown in FIG. 2, the period in which the PWM signal applied to the gate of the FET 11 is Low corresponds to the period in which the FETs 11, 12, 13, 14 are in the third state, and the PWM signal applied to the gate of the FET 13. The period in which is high corresponds to the period in which the FETs 11, 12, 13, and 14 are in the first state.

制御部１７は、１周期中に、ＦＥＴ１１，１３夫々のゲートに印加されるＰＷＭ信号がＨｉｇｈである期間の割合であるデューティＤ１，Ｄ２夫々を調整する。１からデューティＤ１を引いた値（１−Ｄ１）が大きい程、ＦＥＴ１１のゲートに印加されるＰＷＭ信号がＬｏｗである期間が長い。また、デューティＤ２が大きい程、ＦＥＴ１３のゲートに印加されるＰＷＭ信号がＨｉｇｈである期間が長い。
ただし、デューティＤ１，Ｄ２夫々はゼロ以上１以下の値である。 The control unit 17 adjusts each of the duties D1 and D2, which is a ratio of a period during which the PWM signal applied to the gates of the FETs 11 and 13 is High in one cycle. The larger the value obtained by subtracting the duty D1 from 1 (1-D1), the longer the period during which the PWM signal applied to the gate of the FET 11 is Low. Further, as the duty D2 is larger, the period during which the PWM signal applied to the gate of the FET 13 is higher is longer.
However, each of the duties D1 and D2 is a value not less than 0 and not more than 1.

制御部１７は、印加電圧Ｖａが閾値Ｖ１以上閾値Ｖ２未満である場合において、印加電圧Ｖａが目標電圧Ｖｇ未満であるとき、デューティＤ２を（１−Ｄ１）よりも大きくすることによって、昇圧動作による印加電圧Ｖａの上昇幅を降圧動作による印加電圧Ｖａの下降幅よりも大きくする。   When the applied voltage Va is greater than or equal to the threshold value V1 and less than the threshold value V2, and the applied voltage Va is less than the target voltage Vg, the control unit 17 increases the duty D2 to be greater than (1-D1). The rising width of the applied voltage Va is set larger than the falling width of the applied voltage Va by the step-down operation.

更に、制御部１７は、印加電圧Ｖａが閾値Ｖ１以上閾値Ｖ２未満である場合において、印加電圧Ｖａが目標電圧Ｖｇ以上であるとき、（１−Ｄ１）をデューティＤ２よりも大きくすることによって、降圧動作による印加電圧Ｖａの下降幅を昇圧動作による印加電圧Ｖａの上昇幅よりも大きくする。
制御部１７は以上のようにデューティＤ１，Ｄ２を調整することによって、コンデンサＣ１によって平滑化されて出力端子Ｔ１，Ｔ２から負荷に印加される電圧は目標電圧Ｖｇに近づく。 Further, when the applied voltage Va is not less than the threshold value V1 and less than the threshold value V2, the control unit 17 reduces the voltage by making (1-D1) larger than the duty D2 when the applied voltage Va is not less than the target voltage Vg. The decreasing width of the applied voltage Va due to the operation is made larger than the increasing width of the applied voltage Va due to the boosting operation.
The controller 17 adjusts the duties D1 and D2 as described above, so that the voltage smoothed by the capacitor C1 and applied to the load from the output terminals T1 and T2 approaches the target voltage Vg.

図３は、印加電圧Ｖａの昇圧のみを行う場合における昇降圧回路１の動作を説明するための説明図である。図３においても、図２と同様に、ＦＥＴ１１，１２，１３，１４夫々に印加されるＰＷＭ信号の波形が示されており、Ｈｉｇｈが「Ｈ」で、Ｌｏｗが「Ｌ」で示されている。   FIG. 3 is an explanatory diagram for explaining the operation of the step-up / down circuit 1 when only boosting the applied voltage Va is performed. 3 also shows the waveforms of the PWM signals applied to the FETs 11, 12, 13, and 14 as in FIG. 2, with High being "H" and Low being "L". .

図３に示すように、制御部１７は、印加電圧Ｖａが閾値Ｖ１未満である場合、ＦＥＴ１１，１２，１３，１４を第１状態、第２状態、第３状態及び第２状態の順に遷移させながら、デューティＤ１を１に、即ち、（１−Ｄ１）をゼロに調整し、ＦＥＴ１１，１２，１３，１４が第３状態である期間をゼロにする。   As shown in FIG. 3, when the applied voltage Va is less than the threshold value V1, the control unit 17 causes the FETs 11, 12, 13, and 14 to transition in the order of the first state, the second state, the third state, and the second state. However, the duty D1 is adjusted to 1, that is, (1-D1) is adjusted to zero, and the period in which the FETs 11, 12, 13, and 14 are in the third state is set to zero.

前述したように、ＦＥＴ１１，１２，１３，１４が第３状態である期間がゼロである場合、降圧動作による印加電圧Ｖａの下降幅はゼロになる。従って、制御部１７は、ＦＥＴ１１，１２，１３，１４が第３状態である期間をゼロにすることによって、降圧動作による印加電圧Ｖａの下降幅をゼロに調整する。   As described above, when the period in which the FETs 11, 12, 13, and 14 are in the third state is zero, the decrease width of the applied voltage Va due to the step-down operation becomes zero. Therefore, the control unit 17 adjusts the decrease width of the applied voltage Va due to the step-down operation to zero by setting the period in which the FETs 11, 12, 13, and 14 are in the third state to zero.

ＦＥＴ１１，１２，１３，１４が第３状態である期間をゼロにした場合、ＦＥＴ１１，１２，１３，１４は、実質的に、第１状態から第２状態への遷移と、第２状態から第１状態への遷移とを繰り返す。このため、降圧動作による降圧が停止され、昇圧動作による印加電圧Ｖａの昇圧のみが行われる。
制御部１７は、以上のように、印加電圧Ｖａが閾値Ｖ１未満である場合、降圧動作による降圧を停止する。 When the period in which the FETs 11, 12, 13, and 14 are in the third state is set to zero, the FETs 11, 12, 13, and 14 are substantially changed from the first state to the second state, and from the second state to the second state. Repeat the transition to one state. For this reason, the step-down operation by the step-down operation is stopped, and only the boosting of the applied voltage Va is performed by the step-up operation.
Control unit 17, as described above, when the applied voltage Va is lower than the threshold V1, that abolish stop the step-down by the step-down operation.

前述したように、印加電圧Ｖａが閾値Ｖ１未満である場合、ＦＥＴ１１，１２，１３，１４は、実質的に第１状態及び第２状態を交互に繰り返す。ＦＥＴ１１のソースからＦＥＴ１４のソースへの方向にコイルＬ１に流れる電流の量は、ＦＥＴ１１，１２，１３，１４が第１状態である間、急速に増加し、コイルＬ１にエネルギーが蓄積される。   As described above, when the applied voltage Va is less than the threshold value V1, the FETs 11, 12, 13, and 14 substantially alternately repeat the first state and the second state. The amount of current flowing in the coil L1 in the direction from the source of the FET 11 to the source of the FET 14 increases rapidly while the FETs 11, 12, 13, and 14 are in the first state, and energy is accumulated in the coil L1.

制御部１７がＦＥＴ１１，１２，１３，１４を第１状態から第２状態に遷移させた場合、前述したように、コイルＬ１は、自身に流れる電流の量を維持すべく、印加電圧Ｖａを昇圧し、その後、エネルギーの放出と共に、コイルＬ１に流れる電流の量が徐々に減少する。
以上のように、印加電圧Ｖａが閾値Ｖ１未満である場合、コイルＬ１に流れる電流の量は、急速な増加とゆっくりとした減少とを繰り返す。 When the control unit 17 causes the FETs 11, 12, 13, and 14 to transition from the first state to the second state, as described above, the coil L1 boosts the applied voltage Va so as to maintain the amount of current flowing through the coil L1. Thereafter, as the energy is released, the amount of current flowing through the coil L1 gradually decreases.
As described above, when the applied voltage Va is less than the threshold value V1, the amount of current flowing through the coil L1 repeats a rapid increase and a slow decrease.

なお、印加電圧Ｖａの昇圧のみを行う場合に制御部１７がＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号と、印加電圧Ｖａの昇圧及び降圧を交互に行う場合に制御部１７がＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号とでは、デューティＤ１，Ｄ２が異なる。   Note that the controller 17 applies the PWM signal applied to the gates of the FETs 11, 12, 13, and 14 alternately when boosting the applied voltage Va and the controller 17 alternately boosts and lowers the applied voltage Va. Duty D1, D2 differs with the PWM signal applied to each gate of FET11,12,13,14.

印加電圧Ｖａが昇圧のみを行う場合に制御部１７がＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号の他の特徴は、印加電圧Ｖａの昇圧及び降圧を交互に行う場合に制御部１７がＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号と同様である。   Another feature of the PWM signal that the control unit 17 applies to the gates of the FETs 11, 12, 13, and 14 when the applied voltage Va only boosts is that the control unit 17 when the applied voltage Va is alternately boosted and lowered. 17 is the same as the PWM signal applied to the gates of the FETs 11, 12, 13, and 14.

図４は、印加電圧Ｖａの降圧のみを行う場合における昇降圧回路１の動作を説明するための説明図である。図４においても、図２及び図３と同様に、ＦＥＴ１１，１２，１３，１４夫々に印加されるＰＷＭ信号の波形が示されており、Ｈｉｇｈが「Ｈ」で、Ｌｏｗが「Ｌ」で示されている。   FIG. 4 is an explanatory diagram for explaining the operation of the step-up / step-down circuit 1 when only the applied voltage Va is stepped down. Also in FIG. 4, the waveforms of the PWM signals applied to the FETs 11, 12, 13, and 14 are shown as in FIG. 2 and FIG. 3, with High being “H” and Low being “L”. Has been.

図４に示すように、制御部１７は、印加電圧Ｖａが閾値Ｖ２以上である場合、ＦＥＴ１１，１２，１３，１４を第１状態、第２状態、第３状態及び第２状態の順に遷移させながら、デューティＤ２をゼロに調整し、ＦＥＴ１１，１２，１３，１４が第１状態である期間をゼロにする。   As shown in FIG. 4, when the applied voltage Va is equal to or higher than the threshold value V2, the control unit 17 causes the FETs 11, 12, 13, and 14 to transition in the order of the first state, the second state, the third state, and the second state. However, the duty D2 is adjusted to zero, and the period in which the FETs 11, 12, 13, and 14 are in the first state is set to zero.

前述したように、ＦＥＴ１１，１２，１３，１４が第１状態である期間がゼロである場合、昇圧動作による印加電圧Ｖａの上昇幅はゼロになる。従って、制御部１７は、ＦＥＴ１１，１２，１３，１４が第１状態である期間をゼロにすることによって、昇圧動作による印加電圧Ｖａの上昇幅をゼロに調整する。   As described above, when the period in which the FETs 11, 12, 13, and 14 are in the first state is zero, the increase width of the applied voltage Va due to the boosting operation becomes zero. Therefore, the control unit 17 adjusts the increase width of the applied voltage Va by the boosting operation to zero by setting the period in which the FETs 11, 12, 13, and 14 are in the first state to zero.

ＦＥＴ１１，１２，１３，１４が第１状態である期間をゼロにした場合、ＦＥＴ１１，１２，１３，１４は、実質的に、第２状態から第３状態への遷移と、第３状態から第２状態への遷移とを繰り返す。このため、昇圧動作による昇圧が停止され、降圧動作による印加電圧Ｖａの降圧のみが行われる。
制御部１７は、以上のように、印加電圧Ｖａが閾値Ｖ２以上である場合、昇圧動作による昇圧を停止する。 When the period in which the FETs 11, 12, 13, and 14 are in the first state is zero, the FETs 11, 12, 13, and 14 are substantially changed from the second state to the third state, and from the third state to the second state. Repeat the transition to 2 states. For this reason, boosting by the boosting operation is stopped, and only the applied voltage Va is lowered by the step-down operation.
Control unit 17, as described above, when the applied voltage Va is equal to or higher than the threshold value V2, that abolish stop the boosting by the boosting operation.

制御部１７は、降圧動作による降圧を停止する場合には印加電圧Ｖａの下降幅をゼロに調整し、昇圧動作による昇圧を停止する場合には、印加電圧Ｖａの上昇幅をゼロに調整するので、降圧動作による降圧、及び、昇圧動作による昇圧を容易に停止することができる。   The controller 17 adjusts the decrease width of the applied voltage Va to zero when stopping the step-down operation by the step-down operation, and adjusts the increase width of the applied voltage Va to zero when stopping the step-up operation by the boost operation. The step-down by the step-down operation and the step-up by the step-up operation can be easily stopped.

前述したように、印加電圧Ｖａが閾値Ｖ２以上である場合、ＦＥＴ１１，１２，１３，１４は、実質的に第３状態及び第２状態を交互に繰り返す。ＦＥＴ１１，１２，１３，１４が第２状態である場合、バッテリ２がコイルＬ１を介して負荷３に給電し、ＦＥＴ１１のソースからＦＥＴ１４のソースへの方向にコイルＬ１に流れる電流の量は増加する。ここで、コイルＬ１は、自身に急速に電流が流れないように作用するため、コイルＬ１に流れる電流の量は徐々に増加する。   As described above, when the applied voltage Va is equal to or higher than the threshold value V2, the FETs 11, 12, 13, and 14 substantially repeat the third state and the second state alternately. When the FETs 11, 12, 13, and 14 are in the second state, the battery 2 supplies power to the load 3 via the coil L1, and the amount of current flowing through the coil L1 in the direction from the source of the FET 11 to the source of the FET 14 increases. . Here, since the coil L1 acts so that current does not flow rapidly to itself, the amount of current flowing through the coil L1 gradually increases.

制御部１７がＦＥＴ１１，１２，１３，１４を第２状態から第３状態に遷移させた場合、負荷３はコイルＬ１によるエネルギーの放出のみによって給電され、コイルＬ１に流れる電流の量は急速に減少する。
以上のように、印加電圧Ｖａが閾値Ｖ２以上である場合、コイルＬ１に流れる電流の量は、ゆっくりとした増加と急速な減少とを繰り返す。 When the control unit 17 causes the FETs 11, 12, 13, and 14 to transition from the second state to the third state, the load 3 is fed only by releasing energy from the coil L1, and the amount of current flowing through the coil L1 decreases rapidly. To do.
As described above, when the applied voltage Va is equal to or higher than the threshold value V2, the amount of current flowing through the coil L1 repeats a slow increase and a rapid decrease.

なお、印加電圧Ｖａの降圧のみを行う場合に制御部１７がＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号と、印加電圧Ｖａの昇圧及び降圧を交互に行う場合に制御部１７がＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号とでは、デューティＤ１，Ｄ２が異なる。   Note that the controller 17 applies the PWM signal applied to the gates of the FETs 11, 12, 13, and 14 alternately when the applied voltage Va is stepped down, and the controller 17 performs the step-up and step-down of the applied voltage Va alternately. Duty D1, D2 differs with the PWM signal applied to each gate of FET11,12,13,14.

印加電圧Ｖａが降圧のみを行う場合に制御部１７がＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号の他の特徴は、印加電圧Ｖａの昇圧及び降圧を交互に行う場合に制御部１７がＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号と同様である。   Another feature of the PWM signal that the control unit 17 applies to the gates of the FETs 11, 12, 13, and 14 when the applied voltage Va performs only step-down is that the control unit 17 performs step-up and step-down of the applied voltage Va alternately. 17 is the same as the PWM signal applied to the gates of the FETs 11, 12, 13, and 14.

図５は、印加電圧Ｖａに対するデューティＤ１，Ｄ２の変化を示すグラフである。図５では、印加電圧Ｖａに対するデューティＤ１の変化が太線で示され、印加電圧Ｖａに対するデューティＤ２の変化が細線で示されている。   FIG. 5 is a graph showing changes in the duties D1 and D2 with respect to the applied voltage Va. In FIG. 5, the change of the duty D1 with respect to the applied voltage Va is indicated by a thick line, and the change of the duty D2 with respect to the applied voltage Va is indicated by a thin line.

制御部１７は、印加電圧Ｖａが閾値Ｖ１以上閾値Ｖ２未満である場合、図５に示すように、デューティＤ１，Ｄ２夫々は、ゼロを超えており、１未満である。デューティＤ１がゼロを超えており１未満である場合、１からデューティＤ１を引いた値（１−Ｄ１）もゼロを超えており、１未満である。   When the applied voltage Va is greater than or equal to the threshold value V1 and less than the threshold value V2, the control unit 17 has each of the duties D1 and D2 exceeding zero and less than 1, as shown in FIG. When the duty D1 exceeds zero and is less than 1, the value obtained by subtracting the duty D1 from 1 (1-D1) also exceeds zero and is less than 1.

従って、印加電圧Ｖａが閾値Ｖ１以上閾値Ｖ２未満である場合、ＦＥＴ１１，１２，１３，１４が第１状態である期間、及び、ＦＥＴ１１，１２，１３，１４が第３状態である期間がゼロではなく、昇降圧回路１では昇圧動作による昇圧と降圧動作による降圧とが交互に行われる。前述したように、制御部１７は、デューティＤ１，Ｄ２を調整することによって、出力端子Ｔ３，Ｔ４から負荷に印加される電圧を目標電圧Ｖｇに近づける。   Therefore, when the applied voltage Va is not less than the threshold value V1 and less than the threshold value V2, the period in which the FETs 11, 12, 13, and 14 are in the first state and the period in which the FETs 11, 12, 13, and 14 are in the third state are zero. Rather, in the step-up / step-down circuit 1, step-up by the step-up operation and step-down by the step-down operation are alternately performed. As described above, the control unit 17 adjusts the duties D1 and D2 to bring the voltage applied to the load from the output terminals T3 and T4 closer to the target voltage Vg.

制御部１７は、印加電圧Ｖａが閾値Ｖ１未満である場合、デューティＤ１を１に、即ち、１からデューティＤ１を引いた値（１−Ｄ１）をゼロに調整することによって、ＦＥＴ１１，１２，１３，１４が第３状態である期間をゼロにする。これにより、昇降圧回路１では、昇圧動作による昇圧のみが行われる。   When the applied voltage Va is less than the threshold value V1, the control unit 17 adjusts the duty D1 to 1, that is, the value obtained by subtracting the duty D1 from 1 (1-D1) to zero, so that the FETs 11, 12, 13 , 14 is in the third state. Thereby, in the step-up / step-down circuit 1, only boosting by the boosting operation is performed.

制御部１７は、印加電圧Ｖａが閾値Ｖ１未満である場合、印加電圧Ｖａと閾値Ｖ１との差の大小に応じて、デューティＤ２を大小に、即ち、ＦＥＴ１１，１２，１３，１４が第１状態である期間を長短に調整する。これにより、印加電圧Ｖａが目標電圧Ｖｇに近い適切な電圧に昇圧される。   When the applied voltage Va is less than the threshold value V1, the control unit 17 increases or decreases the duty D2 according to the difference between the applied voltage Va and the threshold value V1, that is, the FETs 11, 12, 13, and 14 are in the first state. Adjust the period to be longer or shorter. Thereby, the applied voltage Va is boosted to an appropriate voltage close to the target voltage Vg.

制御部１７は、印加電圧Ｖａが閾値Ｖ２以上である場合、デューティＤ２をゼロに調整することによって、ＦＥＴ１１，１２，１３，１４が第１状態である期間をゼロにする。これにより、昇降圧回路１では、降圧動作による降圧のみが行われる。   When the applied voltage Va is equal to or higher than the threshold value V2, the control unit 17 adjusts the duty D2 to zero, thereby setting the periods during which the FETs 11, 12, 13, and 14 are in the first state to zero. As a result, the step-up / step-down circuit 1 performs only step-down by the step-down operation.

制御部１７は、印加電圧Ｖａが閾値Ｖ２以上である場合、印加電圧Ｖａと閾値Ｖ２との差に応じて、デューティＤ１を大小に、即ち、ＦＥＴ１１，１２，１３，１４が第３状態である期間を短長に調整する。これにより、印加電圧Ｖａが目標電圧Ｖｇに近い適切な電圧に降圧される。   When the applied voltage Va is equal to or higher than the threshold value V2, the control unit 17 increases or decreases the duty D1, depending on the difference between the applied voltage Va and the threshold value V2, that is, the FETs 11, 12, 13, and 14 are in the third state. Adjust the period to short or long. Thereby, the applied voltage Va is stepped down to an appropriate voltage close to the target voltage Vg.

以上のように構成された昇降圧回路１では、制御部１７は、常時、ＦＥＴ１１，１２，１３，１４を第１状態、第２状態、第３状態及び第２状態を順に遷移させて、この遷移を繰り返して昇圧動作及び降圧動作を反復している。   In the step-up / step-down circuit 1 configured as described above, the control unit 17 always changes the FETs 11, 12, 13, and 14 in order from the first state, the second state, the third state, and the second state. The step-up operation and the step-down operation are repeated by repeating the transition.

制御部１７は、印加電圧Ｖａが閾値Ｖ１未満である場合、昇圧動作及び降圧動作を反復している状態で、デューティＤ１を１に調整してＦＥＴ１１，１２，１３，１４が第３状態である期間をゼロにして降圧動作を停止する。
このため、制御部１７は、ＦＥＴ１１，１２，１３，１４夫々について、昇圧動作及び降圧動作を反復するオン／オフパターンを切替えることなく、印加電圧の昇圧のみを行うことができる。 When the applied voltage Va is less than the threshold value V1, the control unit 17 adjusts the duty D1 to 1 and repeats the step-up operation and the step-down operation, and the FETs 11, 12, 13, and 14 are in the third state. The step-down operation is stopped by setting the period to zero.
Therefore, the control unit 17 can only boost the applied voltage without switching the on / off pattern for repeating the step-up operation and the step-down operation for each of the FETs 11, 12, 13, and 14.

制御部１７は、印加電圧Ｖａが閾値Ｖ２以上である場合、昇圧動作及び降圧動作を反復している状態で、デューティＤ２をゼロに調整してＦＥＴ１１，１２，１３，１４が第１状態である期間をゼロにして昇圧動作を停止する。
このため、制御部１７は、ＦＥＴ１１，１２，１３，１４夫々について、昇圧動作及び降圧動作を反復するオン／オフパターンを切替えることなく、印加電圧の降圧のみを行うことができる。 When the applied voltage Va is equal to or higher than the threshold value V2, the control unit 17 adjusts the duty D2 to zero and repeats the step-up operation and the step-down operation, and the FETs 11, 12, 13, and 14 are in the first state. The step-up operation is stopped by setting the period to zero.
For this reason, the control unit 17 can perform only the step-down of the applied voltage without switching the on / off pattern for repeating the step-up operation and the step-down operation for each of the FETs 11, 12, 13, and 14.

従って、制御部１７は、ＦＥＴ１１，１２，１３，１４夫々のオン／オフパターンを切替えることなく、印加電圧Ｖａの昇圧のみ又は降圧のみを行うことが可能となるので、昇降圧回路１の構成は簡単であり、昇降圧回路１は小型で安価である。また、制御部１７はＦＥＴ１１，１２，１３，１４夫々のオン／オフパターンを切替えないため、制御部１７によるＦＥＴ１１，１２，１３，１４夫々のスイッチング回数が少ない。   Therefore, the control unit 17 can perform only the step-up or step-down of the applied voltage Va without switching the on / off patterns of the FETs 11, 12, 13, and 14. The buck-boost circuit 1 is simple and inexpensive. Further, since the control unit 17 does not switch the on / off pattern of each of the FETs 11, 12, 13, and 14, the number of times of switching of each of the FETs 11, 12, 13, and 14 by the control unit 17 is small.

また、制御部１７は、ＦＥＴ１１，１２，１３，１４夫々のオン／オフパターンを切替えることなく、昇圧のみの反復、昇圧及び降圧の反復、並びに降圧のみの反復夫々を滑らかに切替えることが可能となるため、コイルＬ１に流れる電流のリップルが低く、昇降圧回路１内での電力の損失が小さい。   Further, the control unit 17 can smoothly switch between repetition of boosting, repetition of boosting and stepping down, and repetition of stepping down only without switching the on / off patterns of the FETs 11, 12, 13, and 14. Therefore, the ripple of the current flowing through the coil L1 is low, and the power loss in the buck-boost circuit 1 is small.

なお、制御部１７が降圧動作による降圧を停止する方法は、ＦＥＴ１１，１２，１３，１４が第３状態である期間をゼロにする方法、及び、降圧動作による印加電圧Ｖａの下降幅をゼロに調整する方法に限定されない。昇圧動作及び降圧動作を反復するＦＥＴ１１，１２，１３，１４夫々のオン／オフパターンを切替えることなく、降圧動作による降圧を停止することができればよい。   Note that the control unit 17 stops the step-down operation by the step-down operation by setting the period during which the FETs 11, 12, 13, and 14 are in the third state to zero, and reducing the decrease width of the applied voltage Va by the step-down operation to zero. It is not limited to the method of adjusting. It is only necessary that the step-down operation by the step-down operation can be stopped without switching the on / off patterns of the FETs 11, 12, 13, and 14 that repeat the step-up operation and the step-down operation.

また、制御部１７が昇圧動作による昇圧を停止する方法は、ＦＥＴ１１，１２，１３，１４が第１状態である期間をゼロにする方法、及び、降圧動作による印加電圧Ｖａの上昇幅をゼロに調整する方法に限定されない。昇圧動作及び降圧動作を反復するＦＥＴ１１，１２，１３，１４夫々のオン／オフパターンを切替えることなく、昇圧動作による昇圧を停止することができればよい。   In addition, the control unit 17 stops the boosting by the boosting operation by zeroing the period in which the FETs 11, 12, 13, and 14 are in the first state, and by zero the increase width of the applied voltage Va by the bucking operation. It is not limited to the method of adjusting. It is only necessary that the boosting by the boosting operation can be stopped without switching the on / off patterns of the FETs 11, 12, 13, and 14 that repeat the boosting operation and the bucking operation.

また、入力端子Ｔ１，Ｔ２間に印加された印加電圧Ｖａを昇圧する昇圧動作と、印加電圧Ｖａを降圧する降圧動作とを行う回路は、コイルＬ１の一方の端子にＦＥＴ１１のソースとＦＥＴ１２のドレインとを接続し、コイル１の他方の端子にＦＥＴ１３のドレインとＦＥＴ１４のソースとを接続した回路に限定されない。   In addition, a circuit that performs a step-up operation for boosting the applied voltage Va applied between the input terminals T1 and T2 and a step-down operation for stepping down the applied voltage Va includes a source of the FET 11 and a drain of the FET 12 at one terminal of the coil L1. And the other terminal of the coil 1 is not limited to a circuit in which the drain of the FET 13 and the source of the FET 14 are connected.

例えば、ＦＥＴ１２の代わりに、カソードがコイルＬ１の一方の端子に接続し、アノードが入力端子Ｔ２、出力端子Ｔ４及びＦＥＴ１３のソースに接続するダイオードを用い、ＦＥＴ１４の代わりに、カソードが出力端子Ｔ３とコンデンサＣ１の他方の端子に接続し、アノードがコイルＬ１の他方の端子に接続されるダイオードを用いてもよい。   For example, instead of FET 12, a cathode is connected to one terminal of the coil L1, an anode is connected to the input terminal T2, the output terminal T4, and the source of the FET 13, and a cathode is connected to the output terminal T3 instead of the FET 14. A diode connected to the other terminal of the capacitor C1 and having an anode connected to the other terminal of the coil L1 may be used.

ＦＥＴ１１，１２，１３，１４夫々は、Ｎチャネル型に限定されず、Ｐチャネル型でもよい。また、昇降圧回路１において、ＦＥＴ１１，１２，１３，１４の代わりに他の半導体スイッチ、例えばバイポーラトランジスタを用いてもよい。   Each of the FETs 11, 12, 13, and 14 is not limited to the N channel type, and may be a P channel type. Further, in the step-up / step-down circuit 1, other semiconductor switches such as bipolar transistors may be used instead of the FETs 11, 12, 13, and 14.

開示された実施の形態は、全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上述の説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。   The disclosed embodiments are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

１ 昇降圧回路
１１，１２，１３，１４ ＦＥＴ
１７ 制御部
Ｌ１ コイル
Ｔ１，Ｔ２ 入力端子
Ｔ３，Ｔ４ 出力端子
Ｖａ 印加電圧
Ｖ１，Ｖ２ 閾値 1 Buck-Boost circuit 11, 12, 13, 14 FET
17 Control unit L1 Coil T1, T2 Input terminal T3, T4 Output terminal Va Applied voltage V1, V2 Threshold

Claims (3)

端子対間に印加された印加電圧を昇圧する昇圧動作と該印加電圧を降圧する降圧動作とを行う昇降圧回路において、
前記昇圧動作及び降圧動作を、常時、反復する反復手段と、
前記印加電圧が目標電圧に変換されるように、前記降圧動作による該印加電圧の下降幅、及び、前記昇圧動作による該印加電圧の上昇幅を調整する調整手段と
を備え、
前記調整手段は、
前記印加電圧が第１閾値未満である場合に、前記下降幅をゼロに調整することによって前記降圧動作による降圧を停止させ、
前記印加電圧が前記第１閾値よりも高い第２閾値以上である場合に、前記上昇幅をゼロに調整することによって前記昇圧動作による昇圧を停止させ、
前記印加電圧が前記第１閾値以上であり、かつ、前記第２閾値未満である場合、前記下降幅及び上昇幅を調整することによって、前記昇圧動作による昇圧、及び、前記降圧動作による降圧を共に行わせること
を特徴とする昇降圧回路。 In a step-up / down circuit that performs a step-up operation for stepping up an applied voltage applied between a pair of terminals and a step-down operation for stepping down the applied voltage,
Repetitive means for constantly repeating the step-up operation and the step-down operation;
Adjusting means for adjusting a decrease width of the applied voltage by the step-down operation and an increase width of the applied voltage by the step-up operation so that the applied voltage is converted into a target voltage;
With
The adjusting means includes
When the applied voltage is less than the first threshold value, it stops the step-down by the step-down operation by adjusting the descending width to zero,
When the applied voltage is equal to or higher than a second threshold value that is higher than the first threshold value, the boosting by the boosting operation is stopped by adjusting the increase width to zero ,
When the applied voltage is greater than or equal to the first threshold and less than the second threshold, both the step-up operation and the step-down operation are performed by adjusting the descending and rising ranges. What to do
A step-up / down circuit characterized by the above. 一方の端子が前記端子対の一方の端子に接続されている第１スイッチと、
夫々の一方の端子が前記端子対の他方の端子に接続されている第２及び第３スイッチと、
一方の端子が第１及び第２スイッチ夫々の他方の端子に接続され、他方の端子が第３スイッチの他方の端子に接続されているコイルと、
一方の端子が前記コイルの他方の端子に接続されている第４スイッチと
を備え、
前記反復手段は、
前記第１及び第３スイッチ夫々がオンであり、かつ、前記第２及び第４スイッチ夫々がオフである第１状態から、前記第１及び第４スイッチ夫々がオンであり、かつ、前記第２及び第３スイッチ夫々がオフである第２状態に遷移させることによって前記昇圧動作を行い、
前記第２及び第４スイッチ夫々がオンであり、かつ、前記第１及び第３スイッチ夫々がオフである第３状態から、前記第２状態に遷移させることによって前記降圧動作を行うように構成してあること
を特徴とする請求項１に記載の昇降圧回路。 A first switch having one terminal connected to one terminal of the terminal pair;
Second and third switches each having one terminal connected to the other terminal of the terminal pair;
A coil having one terminal connected to the other terminal of each of the first and second switches and the other terminal connected to the other terminal of the third switch;
A fourth switch connected at one terminal to the other terminal of the coil;
The repeating means includes
From the first state where each of the first and third switches is on and each of the second and fourth switches is off, each of the first and fourth switches is on and the second And performing the step-up operation by transitioning to a second state in which each of the third switches is off,
The step-down operation is performed by transitioning from the third state in which each of the second and fourth switches is on and from the third state in which each of the first and third switches is off to the second state. The step-up / down circuit according to claim 1 . 前記調整手段は、前記第１、第２、第３及び第４スイッチが前記第３状態である期間をゼロにすることによって、前記降圧を停止させ、
前記第１、第２、第３及び第４スイッチが前記第１状態である期間をゼロにすることによって、前記昇圧を停止させること
を特徴とする請求項２に記載の昇降圧回路。 Said adjusting means, said first, second, by the third and fourth switch to zero time is the third state, it stops the step-down,
Before SL first, second, by the third and fourth switch to zero period is the first state, the buck-boost circuit according to claim 2, characterized in that make stops the boosting.
JP2012288749A 2012-12-28 2012-12-28 Buck-boost circuit Expired - Fee Related JP5949543B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012288749A JP5949543B2 (en) 2012-12-28 2012-12-28 Buck-boost circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012288749A JP5949543B2 (en) 2012-12-28 2012-12-28 Buck-boost circuit

Publications (2)

Publication Number Publication Date
JP2014131441A JP2014131441A (en) 2014-07-10
JP5949543B2 true JP5949543B2 (en) 2016-07-06

Family

ID=51409331

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012288749A Expired - Fee Related JP5949543B2 (en) 2012-12-28 2012-12-28 Buck-boost circuit

Country Status (1)

Country Link
JP (1) JP5949543B2 (en)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3953443B2 (en) * 2003-07-08 2007-08-08 ローム株式会社 Buck-boost DC-DC converter and portable device using the same
JP4487649B2 (en) * 2004-06-14 2010-06-23 富士電機システムズ株式会社 Control device for step-up / step-down DC-DC converter
US8164316B2 (en) * 2006-06-26 2012-04-24 Renesas Electronics Corporation DC/DC converter

Also Published As

Publication number Publication date
JP2014131441A (en) 2014-07-10

Similar Documents

Publication Publication Date Title
US9143033B2 (en) Hysteretic power converter with calibration circuit
US9172305B2 (en) DC-to-DC converter with adaptive dead-time control
JP4996294B2 (en) Power supply device, LED device using the power supply device, and electronic apparatus
US20170302183A1 (en) Pulsed linear power converter
JP5865028B2 (en) DC-DC converter
US20200044578A1 (en) Multi-Level Power Converter with Light Load Flying Capacitor Voltage Regulation
JP5890814B2 (en) DC-DC converter and semiconductor integrated circuit
JP5456495B2 (en) Buck-boost switching power supply control circuit, buck-boost switching power supply, and buck-boost switching power supply control method
JP2005354860A (en) Controller of step-up voltage dc-dc converter
JP2016101085A (en) Controllers for dc/dc converter
JP2018019025A (en) Voltage conversion circuit, LED drive circuit and control method of voltage conversion circuit
US20230238883A1 (en) Quick response switching power converter and conversion control circuit thereof
JP6044444B2 (en) Conversion device
JP5949543B2 (en) Buck-boost circuit
JP2010098840A (en) Voltage step up/down dc-dc converter
JP2014131443A (en) Step-up/down circuit
JP2010104161A (en) Dc-dc converter
JP2020178480A (en) Backflow prevention device and control method thereof
JP6680080B2 (en) Vehicle lamp control device
JP7086830B2 (en) Light irradiation system and power supply
JP5983402B2 (en) Shortening device and conversion device
JP2013005556A (en) Synchronous rectification dc-dc converter
WO2014185240A1 (en) Voltage converter
JP2016189670A (en) Generation device and transformation device
JP6263898B2 (en) Step-down device, step-up device, and transformer

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141225

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151124

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160107

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20160107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160510

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160523

R150 Certificate of patent or registration of utility model

Ref document number: 5949543

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees