JP5936653B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5936653B2 JP5936653B2 JP2014160684A JP2014160684A JP5936653B2 JP 5936653 B2 JP5936653 B2 JP 5936653B2 JP 2014160684 A JP2014160684 A JP 2014160684A JP 2014160684 A JP2014160684 A JP 2014160684A JP 5936653 B2 JP5936653 B2 JP 5936653B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- silicon layer
- fin
- concerns
- sectional drawing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 86
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 37
- 229920005591 polysilicon Polymers 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 13
- 239000010410 layer Substances 0.000 description 129
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 120
- 229910052710 silicon Inorganic materials 0.000 description 120
- 239000010703 silicon Substances 0.000 description 120
- 238000004519 manufacturing process Methods 0.000 description 54
- 150000004767 nitrides Chemical class 0.000 description 25
- 238000000034 method Methods 0.000 description 20
- 238000005530 etching Methods 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 13
- 239000007769 metal material Substances 0.000 description 12
- 229910021332 silicide Inorganic materials 0.000 description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 7
- 238000005498 polishing Methods 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
即ち、シリコン柱、平面状シリコン層、ゲート配線は、3つのマスクを用いることで形成されている。
半導体基板上に形成されたフィン状半導体層と、
前記フィン状半導体層の周囲に形成された第1の絶縁膜と、
前記フィン状半導体層上に形成された柱状半導体層と、
前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成されたゲート電極と、
前記ゲート電極に接続され、前記フィン状半導体層が延在する第1の方向に直交する第2の方向に延在し、ポリシリコンからなるダミーゲートの側壁にサイドウォール状に形成されたゲート配線と、
前記柱状半導体層の上部に形成された第1の拡散層と、
前記フィン状半導体層の上部と前記柱状半導体層の下部とに亘って形成された第2の拡散層と、を有する、
ことを特徴とする。
また、ゲート絶縁膜111には、酸化膜、酸窒化膜、高誘電体膜などの、半導体の製造工程で使用される材料を用いることが好ましい。
図1に示すように、本実施形態の半導体装置は、シリコン基板101上に形成されたフィン状シリコン層103と、このフィン状シリコン層103の周囲に形成された第1の絶縁膜104と、フィン状シリコン層103上に形成された柱状シリコン層110とを備える。柱状シリコン層110の幅は、フィン状シリコン層103の幅と等しい。本実施形態の半導体装置は、さらに、柱状シリコン層110の周囲に形成されたゲート絶縁膜111と、このゲート絶縁膜111の周囲に形成されたゲート電極112aと、このゲート電極112aに接続され、フィン状シリコン層103が延在する第1の方向(左右方向)に直交する第2の方向(前後方向)に延在するゲート配線112bとを備える。ゲート配線112bは、ポリシリコン107からなるダミーゲートの側壁にサイドウォール状に形成されている。本実施形態の半導体装置は、さらに、柱状シリコン層110の上部に形成された第1の拡散層114と、フィン状シリコン層103の上部と柱状シリコン層110の下部とに亘って形成された第2の拡散層115と、を有する。
シリコン基板上に、第1のマスクを用いてフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第1の絶縁膜を形成する第1工程と、
前記フィン状シリコン層の周囲に第2の絶縁膜を形成し、
前記第2の絶縁膜をエッチングすることで、前記フィン状シリコン層の側壁に残存させ、
前記第2の絶縁膜上と、前記フィン状シリコン層上と、前記第1の絶縁膜上と、に第3の絶縁膜を堆積し、
前記第3の絶縁膜上にポリシリコンを堆積するとともにその表面を平坦化した後、前記ポリシリコンをエッチバックすることで、前記フィン状シリコン層の上部の前記第3の絶縁膜を露出させ、
ゲート配線と柱状シリコン層とを形成するための第2のレジストを、前記フィン状シリコン層が延在する第1の方向に対して直交する第2の方向に延在するように形成し、
この第2のレジストを第2のマスクとして、前記第3の絶縁膜と前記第2の絶縁膜とをエッチングした後、前記フィン状シリコン層と前記ポリシリコンとをエッチングし、さらに前記第2の絶縁膜を除去することにより、前記柱状シリコン層と、前記ポリシリコンからなるダミーゲートと、を形成する第2工程と、を有する、
ことを特徴とする半導体装置の製造方法。
[付記2]
前記第3の絶縁膜上に前記ポリシリコンを堆積するとともにその表面を平坦化した後、前記ポリシリコンをエッチバックすることで、前記フィン状シリコン層の上部の前記第3の絶縁膜を露出させた後、この露出した第3の絶縁膜上に第4の絶縁膜を堆積する、ことを特徴とする付記1に記載の半導体装置の製造方法。
[付記3]
前記第2工程の後、ゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲にゲート導電膜を形成し、前記ゲート導電膜をエッチングすることで、前記ダミーゲート及び前記柱状シリコン層の側壁に残存させ、ゲート電極及びゲート配線を形成する第3工程をさらに含む、ことを特徴とする付記1に記載の半導体装置の製造方法。
[付記4]
前記第3工程の後、第1の窒化膜を堆積し、前記第1の窒化膜をエッチングすることで、前記ゲート電極及びゲート配線の側壁に残存させるとともに、ゲート導電膜の上部を露出させ、露出したゲート導電膜の上部をエッチングにより除去する第4工程をさらに含む、ことを特徴とする付記3に記載の半導体装置の製造方法。
[付記5]
前記第4の工程の後、層間絶縁膜を堆積するとともにその表面を平坦化し、前記層間絶縁膜のエッチバックを行うことで、前記柱状シリコン層の上部を露出させた後、第1のコンタクトを形成するための第3のレジストを形成し、前記層間絶縁膜をエッチングすることによりコンタクト孔を形成し、前記コンタクト孔中に金属材料を堆積することにより前記フィン状シリコン層上に第1のコンタクトを形成した後、金属配線を形成するための第4のレジストを形成し、エッチングすることにより前記金属配線を形成する第5の工程をさらに有する、ことを特徴とする付記4に記載の半導体装置の製造方法。
102.第1のレジスト
103.フィン状シリコン層
104.第1の絶縁膜
105.第2の絶縁膜
106.第3の絶縁膜
107.ポリシリコン(ダミーゲート)
108.第4の絶縁膜
109.第2のレジスト
110.柱状シリコン層
111.ゲート絶縁膜
112.ゲート導電膜
112a.ゲート電極
112b.ゲート配線
113.第1の窒化膜
114.第1の拡散層
115.第2の拡散層
116.酸化膜
117.酸化膜
118.酸化膜
119.第2のシリサイド
120.第1のシリサイド
121.シリサイド
122.窒化膜
123.層間絶縁膜
124.第3のレジスト
125.コンタクト孔
126.コンタクト孔
127.窒化膜
128.金属材料
129.第1のコンタクト
130.第1のコンタクト
131.第4のレジスト
132.第4のレジスト
133.第4のレジスト
134.金属配線
135.金属配線
136.金属配線
Claims (1)
- 半導体基板上に形成されたフィン状半導体層と、
前記フィン状半導体層の周囲に形成された第1の絶縁膜と、
前記フィン状半導体層上に形成された柱状半導体層と、
前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成されたゲート電極と、
前記ゲート電極に接続され、前記フィン状半導体層が延在する第1の方向に直交する第2の方向に延在し、ポリシリコンからなるダミーゲートの側壁にサイドウォール状に形成されたゲート配線と、
前記柱状半導体層の上部に形成された第1の拡散層と、
前記フィン状半導体層の上部と前記柱状半導体層の下部とに亘って形成された第2の拡散層と、を有する、
ことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014160684A JP5936653B2 (ja) | 2014-08-06 | 2014-08-06 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014160684A JP5936653B2 (ja) | 2014-08-06 | 2014-08-06 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014517065A Division JP5596245B1 (ja) | 2012-11-12 | 2012-11-12 | 半導体装置の製造方法、及び、半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014207486A JP2014207486A (ja) | 2014-10-30 |
JP5936653B2 true JP5936653B2 (ja) | 2016-06-22 |
Family
ID=52120753
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014160684A Expired - Fee Related JP5936653B2 (ja) | 2014-08-06 | 2014-08-06 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5936653B2 (ja) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5158901A (en) * | 1991-09-30 | 1992-10-27 | Motorola, Inc. | Field effect transistor having control and current electrodes positioned at a planar elevated surface and method of formation |
US5874760A (en) * | 1997-01-22 | 1999-02-23 | International Business Machines Corporation | 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation |
JP5600373B2 (ja) * | 2007-05-17 | 2014-10-01 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
JP5466818B2 (ja) * | 2007-09-27 | 2014-04-09 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
WO2009153880A1 (ja) * | 2008-06-20 | 2009-12-23 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体記憶装置 |
JP5066590B2 (ja) * | 2010-06-09 | 2012-11-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置とその製造方法 |
JP4756221B2 (ja) * | 2010-06-29 | 2011-08-24 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体記憶装置 |
-
2014
- 2014-08-06 JP JP2014160684A patent/JP5936653B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2014207486A (ja) | 2014-10-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5731073B1 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
US9299825B2 (en) | Semiconductor device with surrounding gate transistor | |
WO2015019444A1 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5902868B1 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5596245B1 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5604019B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5872054B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
WO2014073103A1 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5903139B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5740535B1 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP6368836B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5936653B2 (ja) | 半導体装置 | |
JP5833214B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5974066B2 (ja) | 半導体装置の製造方法と半導体装置 | |
JP5646116B1 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP6080989B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5869166B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP6114425B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP6326437B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP6200478B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5890053B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5869079B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP6285393B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP6121386B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
JP5861197B2 (ja) | 半導体装置の製造方法、及び、半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150709 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150728 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160426 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160510 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5936653 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |