JP5929058B2 - Liquid crystal driving device, liquid crystal device, electronic apparatus, and liquid crystal driving method - Google Patents

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Description

本発明は、液晶駆動装置、液晶装置、電子機器、及び液晶駆動方法等に関し、特に複数ラインを同時選択する同時選択駆動法により液晶パネルを駆動する液晶駆動装置等に関する。   The present invention relates to a liquid crystal driving device, a liquid crystal device, an electronic apparatus, a liquid crystal driving method, and the like, and more particularly to a liquid crystal driving device that drives a liquid crystal panel by a simultaneous selection driving method that simultaneously selects a plurality of lines.

従来、この種の液晶パネルは、複数のコモン電極と、複数のコモン電極に交差するように設けられた複数のセグメント電極とを備えており、各コモン電極と各セグメント電極との交差位置に対応して画素が形成される。液晶パネルを駆動する液晶駆動装置は、液晶パネルの複数のコモン電極及び複数のセグメント電極を所定の液晶駆動方法に従って駆動することで、液晶パネルに画像を表示する。液晶パネルを駆動する場合、画素に同一極性の電圧を印加し続けると焼き付けが発生するため、一般的に、液晶駆動装置は、画素に印加される電圧の極性を周期的に反転して交流化する極性反転駆動を行う。   Conventionally, this type of liquid crystal panel has a plurality of common electrodes and a plurality of segment electrodes provided so as to intersect the plurality of common electrodes, and corresponds to the intersection position of each common electrode and each segment electrode. Thus, a pixel is formed. A liquid crystal driving device that drives a liquid crystal panel displays an image on the liquid crystal panel by driving a plurality of common electrodes and a plurality of segment electrodes of the liquid crystal panel according to a predetermined liquid crystal driving method. When driving a liquid crystal panel, if a voltage of the same polarity is continuously applied to the pixel, burning will occur, so in general, the liquid crystal drive device periodically reverses the polarity of the voltage applied to the pixel and turns it into an alternating current. The polarity inversion drive is performed.

この極性反転駆動として１フレーム毎に極性反転するフレーム反転駆動が知られている。ところが、液晶パネルのセグメント電極に応じて出力周波数が異なってクロストーク等の原因となることがあり、より短い時間間隔で極性反転することを目的として、ｎライン毎に極性反転を行うｎライン反転駆動が行われる場合がある。   As this polarity inversion driving, frame inversion driving in which the polarity is inverted every frame is known. However, the output frequency differs depending on the segment electrode of the liquid crystal panel, which may cause crosstalk, etc. n-line inversion that performs polarity inversion every n lines for the purpose of polarity inversion at shorter time intervals Driving may be performed.

このような極性反転駆動に関する技術については、例えば特許文献１に開示されている。この特許文献１には、４ライン同時選択駆動法において、１フレーム（１フレーム期間）を分割した複数のフィールド各々に１水平走査期間分をダミー期間として追加する技術が開示されている。これにより、サブグループ数を奇数にして、極性反転駆動の効果を得るようにしている。   A technique related to such polarity inversion driving is disclosed in Patent Document 1, for example. This Patent Document 1 discloses a technique of adding one horizontal scanning period as a dummy period to each of a plurality of fields obtained by dividing one frame (one frame period) in the 4-line simultaneous selection driving method. As a result, the number of subgroups is set to an odd number to obtain the effect of polarity inversion driving.

特開平８−１６０９１９号公報JP-A-8-160919

いわゆる線順次駆動では、デューティーｄｔと極性反転するライン数との関係は、表示ライン数をＬ、デューティーｄｔ＝１／Ｌとすると、Ｌが奇数であり、Ｌとの公約数がないように極性反転ライン数は素数であることが望ましい。同時選択駆動法についても、例えば特許文献１に、サブグループ数が奇数であることが望ましいことが開示されている。   In so-called line-sequential driving, the relationship between the duty dt and the number of lines whose polarity is inverted is such that when the number of display lines is L and the duty dt = 1 / L, L is an odd number and there is no common divisor with L. The number of inversion lines is preferably a prime number. As for the simultaneous selection driving method, for example, Patent Document 1 discloses that the number of subgroups is desirably an odd number.

しかしながら、４ライン同時選択駆動法では、１フレームが４フィールドに分割され、フィールド毎に走査されるため、１フレームで４回の走査が行われる。従って、特許文献１に開示されているように４ライン同時選択駆動法でｎライン反転駆動を行う場合、１フレームにおけるサブグループ数が偶数になってしまう。そのため、バイアス電位のずれがあると実効電圧の差が生じ、濃淡の縞模様が見えてしまい、画質が劣化する場合があるという問題がある。   However, in the 4-line simultaneous selection driving method, one frame is divided into four fields, and scanning is performed for each field, so four scans are performed in one frame. Accordingly, when n-line inversion driving is performed by the 4-line simultaneous selection driving method as disclosed in Patent Document 1, the number of subgroups in one frame becomes an even number. Therefore, when there is a bias potential shift, there is a problem that an effective voltage difference is generated, a light and dark stripe pattern is seen, and image quality may be deteriorated.

本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、複数ラインを同時選択する同時選択駆動法でｎライン反転駆動により液晶パネルを駆動する場合にバイアス電位のずれがあっても画質の劣化を抑える液晶駆動装置、液晶装置、電子機器、及び液晶駆動方法等を提供することができる。   The present invention has been made in view of the above technical problems. According to some aspects of the present invention, when a liquid crystal panel is driven by n-line inversion driving in a simultaneous selection driving method in which a plurality of lines are simultaneously selected, a liquid crystal driving device that suppresses deterioration in image quality even when there is a bias potential shift. A liquid crystal device, an electronic device, a liquid crystal driving method, and the like can be provided.

（１）本発明の第１の態様は、液晶パネルを駆動する液晶駆動装置が、Ｓ（Ｓは２以上の自然数）ライン同時選択駆動法により前記液晶パネルを駆動する駆動部と、前記駆動部による前記液晶パネルの駆動信号をｎ（ｎは自然数）ライン毎に極性反転制御を行う極性反転制御部とを含み、Ｗ（Ｗは自然数）フレーム内の１又は複数のタイミングで、前記駆動信号の極性反転期間をＰ（Ｐは自然数）水平走査期間だけ増加又は減少させる。   (1) According to a first aspect of the present invention, there is provided a driving unit that drives the liquid crystal panel by an S (S is a natural number of 2 or more) line simultaneous selection driving method. And a polarity inversion control unit that performs polarity inversion control for each n (n is a natural number) line, and at one or more timings in a W (W is a natural number) frame, The polarity inversion period is increased or decreased by P (P is a natural number) horizontal scanning period.

本態様においては、複数ラインを同時選択する同時選択駆動法でｎライン反転駆動により液晶パネルを駆動する場合に、Ｗフレーム内の１又は複数のタイミングで、前記駆動信号の極性反転期間をＰ水平走査期間だけ増加又は減少させる。これにより、例えば１フレーム内の全フィールドと各フィールドにおいて画素の印加電圧について正極性の期間と負極性の期間とを一致させることができるようになる。この結果、バイアス電位のずれや駆動波形の歪みのバランスに起因することなく、コモン電極に印加される実効電圧の差が生じず、液晶パネルにおける濃淡の縞模様の発生を抑え、表示品質を向上させることができるようになる。しかも、デューティー比が大きくなることなくコントラストの低下を抑えながら、表示品質を向上させることが可能となる。   In this aspect, when the liquid crystal panel is driven by n-line inversion driving by the simultaneous selection driving method for simultaneously selecting a plurality of lines, the polarity inversion period of the drive signal is set to P horizontal at one or more timings in the W frame. Increase or decrease by the scanning period. As a result, for example, the positive period and the negative period can be made to coincide with each other in the applied voltage of the pixel in all fields in each frame. As a result, there is no difference in the effective voltage applied to the common electrode, which is not caused by bias potential shift or drive waveform distortion balance, and the display quality is improved by suppressing the occurrence of shading in the liquid crystal panel. To be able to. In addition, display quality can be improved while suppressing a decrease in contrast without increasing the duty ratio.

（２）本発明の第２の態様に係る液晶駆動装置では、第１の態様において、前記極性反転制御部は、ｎライン反転駆動により極性を反転させるライン数をカウントする極性反転ライン数カウンターを含み、前記極性反転ライン数カウンターは、Ｗフレーム内の１又は複数のタイミングで、カウント値をＰだけ増加又は減少させる。   (2) In the liquid crystal drive device according to the second aspect of the present invention, in the first aspect, the polarity inversion control unit includes a polarity inversion line number counter that counts the number of lines whose polarity is inverted by n line inversion driving. The polarity inversion line number counter increases or decreases the count value by P at one or more timings in the W frame.

本態様によれば、簡素な構成により、Ｗフレーム内の１又は複数のタイミングで、カウント値をＰだけ増加又は減少させる液晶駆動装置を提供することができるようになる。これにより、簡素な構成で、バイアス電位のずれ等に起因することなく、コモン電極に印加される実効電圧の差が生じず、液晶パネルにおける濃淡の縞模様の発生を抑え、表示品質を向上させる液晶駆動装置を提供することができるようになる。   According to this aspect, it is possible to provide a liquid crystal driving device that increases or decreases the count value by P at one or more timings in the W frame with a simple configuration. As a result, the difference in effective voltage applied to the common electrode does not occur without causing a bias potential shift or the like with a simple configuration, and the occurrence of light and dark stripes in the liquid crystal panel is suppressed, and the display quality is improved. A liquid crystal driving device can be provided.

（３）本発明の第３の態様に係る液晶駆動装置では、第１の態様又は第２の態様において、Ｐは、奇数である。   (3) In the liquid crystal driving device according to the third aspect of the present invention, in the first aspect or the second aspect, P is an odd number.

本態様によれば、前後のフィールド間で極性をずらしながら極性反転制御の効果を得ることができるようになる。   According to this aspect, it is possible to obtain the effect of polarity inversion control while shifting the polarity between the preceding and following fields.

（４）本発明の第４の態様に係る液晶駆動装置では、第１の態様乃至第３の態様のいずれかにおいて、Ｐは、１である。   (4) In the liquid crystal driving device according to the fourth aspect of the present invention, P is 1 in any of the first to third aspects.

本態様によれば、非常に簡素な制御で、前後のフィールド間で極性をずらしながら極性反転制御を行うことができようになる。   According to this aspect, it is possible to perform polarity inversion control while shifting the polarity between the preceding and following fields with very simple control.

（５）本発明の第５の態様は、液晶装置が、第１の態様乃至第４の態様のいずれか記載の液晶駆動装置と、前記液晶駆動装置によって駆動される前記液晶パネルとを含む。   (5) In a fifth aspect of the present invention, a liquid crystal device includes the liquid crystal driving device according to any one of the first to fourth aspects, and the liquid crystal panel driven by the liquid crystal driving device.

本態様によれば、複数ラインを同時選択する同時選択駆動法でｎライン反転駆動により液晶パネルを駆動する場合にバイアス電位のずれがあっても画質の劣化を抑える液晶装置を提供することができるようになる。   According to this aspect, it is possible to provide a liquid crystal device that suppresses deterioration in image quality even when there is a bias potential shift when a liquid crystal panel is driven by n-line inversion driving by a simultaneous selection driving method that selects a plurality of lines simultaneously. It becomes like this.

（６）本発明の第６の態様は、電子機器が、第１の態様乃至第４の態様のいずれか記載の液晶駆動装置を含む。   (6) In a sixth aspect of the present invention, the electronic device includes the liquid crystal driving device according to any one of the first to fourth aspects.

本態様によれば、複数ラインを同時選択する同時選択駆動法でｎライン反転駆動により液晶パネルを駆動する場合にバイアス電位のずれがあっても画質の劣化を抑える液晶駆動装置を備えた電子機器を提供することができるようになる。   According to this aspect, an electronic apparatus including a liquid crystal driving device that suppresses deterioration in image quality even when there is a deviation in bias potential when a liquid crystal panel is driven by n-line inversion driving in a simultaneous selection driving method that simultaneously selects a plurality of lines. Will be able to provide.

（７）本発明の第７の態様は、電子機器が、第５の態様記載の液晶装置を含む。   (7) In a seventh aspect of the present invention, the electronic device includes the liquid crystal device according to the fifth aspect.

本態様によれば、複数ラインを同時選択する同時選択駆動法でｎライン反転駆動により液晶パネルを駆動する場合にバイアス電位のずれがあっても画質の劣化を抑える液晶装置を備えた電子機器を提供することができるようになる。   According to this aspect, there is provided an electronic apparatus including a liquid crystal device that suppresses deterioration in image quality even when there is a bias potential shift when a liquid crystal panel is driven by n-line inversion driving in a simultaneous selection driving method that selects a plurality of lines simultaneously. Will be able to provide.

（８）本発明の第８の態様は、Ｓ（Ｓは２以上の自然数）ライン同時選択駆動法により液晶パネルを駆動する液晶駆動方法が、前記液晶パネルの駆動信号をｎ（ｎは自然数）ライン毎に極性反転制御を行う極性反転制御ステップと、前記極性反転制御ステップにおいて極性反転制御された駆動信号を用いて前記液晶パネルを駆動する駆動ステップとを含み、前記極性反転制御ステップは、Ｗ（Ｗは自然数）フレーム内の１又は複数のタイミングで、前記駆動信号の極性反転期間をＰ（Ｐは自然数）水平走査期間だけ増加又は減少させる。   (8) According to an eighth aspect of the present invention, there is provided a liquid crystal driving method for driving a liquid crystal panel by an S (S is a natural number of 2 or more) line simultaneous selection driving method, wherein the driving signal of the liquid crystal panel is n (n is a natural number). A polarity inversion control step for performing polarity inversion control for each line; and a driving step for driving the liquid crystal panel using a drive signal that has been subjected to polarity inversion control in the polarity inversion control step. (W is a natural number) The polarity inversion period of the drive signal is increased or decreased by a P (P is a natural number) horizontal scanning period at one or more timings in the frame.

本態様によれば、例えば１フレーム内の全フィールドと各フィールドにおいて画素の印加電圧について正極性の期間と負極性の期間とを一致させることができるようになる。この結果、バイアス電位のずれや駆動波形の歪みのバランスに起因することなく、コモン電極に印加される実効電圧の差が生じず、液晶パネルにおける濃淡の縞模様の発生を抑え、表示品質を向上させることができるようになる。しかも、デューティー比が大きくなることなくコントラストの低下を抑えながら、表示品質を向上させることが可能となる。   According to this aspect, for example, the positive polarity period and the negative polarity period can be matched with respect to the applied voltage of the pixel in all fields in each frame and in each field. As a result, there is no difference in the effective voltage applied to the common electrode, which is not caused by bias potential shift or drive waveform distortion balance, and the display quality is improved by suppressing the occurrence of shading in the liquid crystal panel. To be able to. In addition, display quality can be improved while suppressing a decrease in contrast without increasing the duty ratio.

（９）本発明の第９の態様に係る液晶駆動方法では、第８態様において、Ｐは、奇数である。   (9) In the liquid crystal driving method according to the ninth aspect of the present invention, in the eighth aspect, P is an odd number.

本態様によれば、前後のフィールド間で極性をずらしながら極性反転制御の効果を得ることができるようになる。   According to this aspect, it is possible to obtain the effect of polarity inversion control while shifting the polarity between the preceding and following fields.

（１０）本発明の第１０の態様に係る液晶駆動方法では、第８の態様又は第９の態様において、Ｐは、１である。   (10) In the liquid crystal driving method according to the tenth aspect of the present invention, P is 1 in the eighth aspect or the ninth aspect.

本態様によれば、非常に簡素な制御で、前後のフィールド間で極性をずらしながら極性反転制御を行うことができようになる。   According to this aspect, it is possible to perform polarity inversion control while shifting the polarity between the preceding and following fields with very simple control.

本発明の一実施形態に係る液晶装置の構成例のブロック図。1 is a block diagram of a configuration example of a liquid crystal device according to an embodiment of the present invention. ４ライン同時選択のＭＬＳ駆動法により液晶パネルを駆動する場合の７レベルの電圧の関係を示す図。The figure which shows the relationship of the voltage of 7 levels at the time of driving a liquid crystal panel by the MLS drive method of 4 line simultaneous selection. ４ライン同時選択のＭＬＳ駆動法における液晶パネルの画素の印加電圧の極性の一例を示す図。The figure which shows an example of the polarity of the applied voltage of the pixel of the liquid crystal panel in the MLS drive method of 4 line simultaneous selection. ４ライン同時選択のＭＬＳ駆動法における液晶パネルのコモン電極の選択電圧の説明図。Explanatory drawing of the selection voltage of the common electrode of the liquid crystal panel in the MLS drive method of 4 line simultaneous selection. ４ライン同時選択のＭＬＳ駆動法における画素の印加電圧の極性の一例を示す図。The figure which shows an example of the polarity of the applied voltage of the pixel in the MLS drive method of 4 line simultaneous selection. 図５における画素の全オン時の印加電圧の説明図。Explanatory drawing of the applied voltage at the time of all the ON of the pixel in FIG. ４ライン同時選択のＭＬＳ駆動法における７２ラインの液晶パネルの画素の印加電圧の極性の一例を示す図。The figure which shows an example of the polarity of the applied voltage of the pixel of the liquid crystal panel of 72 lines in the MLS drive method of 4 line simultaneous selection. 本実施形態における液晶駆動方法のフロー図の一例を示す。An example of the flowchart of the liquid-crystal drive method in this embodiment is shown. 本実施形態において４ライン同時選択のＭＬＳ駆動法における液晶パネルのコモン電極に接続される画素の印加電圧の極性の一例を示す図。The figure which shows an example of the polarity of the applied voltage of the pixel connected to the common electrode of the liquid crystal panel in the MLS drive method of 4 line simultaneous selection in this embodiment. 本実施形態において４ライン同時選択のＭＬＳ駆動法における液晶パネルのコモン電極に接続される画素の印加電圧の極性の一例を示す図。The figure which shows an example of the polarity of the applied voltage of the pixel connected to the common electrode of the liquid crystal panel in the MLS drive method of 4 line simultaneous selection in this embodiment. 本実施形態における４ライン同時選択のＭＬＳ駆動法における画素の印加電圧の極性の一例を示す図。The figure which shows an example of the polarity of the applied voltage of the pixel in the MLS drive method of 4 line simultaneous selection in this embodiment. 図１１における画素の全オン時の印加電圧の説明図。Explanatory drawing of the applied voltage at the time of all the ON of the pixel in FIG. 本実施形態における液晶駆動装置の構成例のブロック図。FIG. 3 is a block diagram of a configuration example of a liquid crystal driving device in the present embodiment. 本実施形態におけるコモンアドレス及びラインアドレスの説明図。Explanatory drawing of the common address and line address in this embodiment. 図１３の極性反転制御回路の構成例のブロック図。FIG. 14 is a block diagram of a configuration example of a polarity inversion control circuit in FIG. 13. フィールド数カウンターの動作例のフロー図。The flowchart of the operation example of a field number counter. コモンアドレスカウンターの動作例のフロー図。The flowchart of the operation example of a common address counter. ラインアドレスカウンターの動作例のフロー図。The flowchart of the operation example of a line address counter. ＶＳＹＮＣ０生成回路の動作例のフロー図Flow chart of operation example of VSYNC0 generation circuit ｎライン反転数カウンターの動作例のフロー図。The flowchart of the operation example of an n line inversion number counter. 極性レジスターの動作例のフロー図。The flowchart of the operation example of a polarity register. 極性反転制御回路の動作例のタイミング図。The timing diagram of the operation example of a polarity inversion control circuit. 本実施形態における液晶駆動装置の駆動タイミングの一例を示す図。The figure which shows an example of the drive timing of the liquid crystal drive device in this embodiment. 図２４（Ａ）、図２４（Ｂ）は本実施形態が適用された電子機器の構成を示す斜視図。24A and 24B are perspective views illustrating the configuration of an electronic apparatus to which the present embodiment is applied.

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The embodiments described below do not unduly limit the contents of the present invention described in the claims. In addition, all of the configurations described below are not necessarily indispensable configuration requirements for solving the problems of the present invention.

〔液晶装置〕
図１に、本発明の一実施形態に係る液晶装置の構成例のブロック図を示す。図１は、液晶装置が液晶駆動装置を備える構成例を表すが、液晶駆動装置が液晶装置の外部に備えられていてもよい。 [Liquid crystal device]
FIG. 1 shows a block diagram of a configuration example of a liquid crystal device according to an embodiment of the present invention. Although FIG. 1 illustrates a configuration example in which the liquid crystal device includes a liquid crystal driving device, the liquid crystal driving device may be provided outside the liquid crystal device.

電気光学装置としての液晶装置１０は、液晶パネル（広義には、表示パネル、電気光学パネル）２０と、ホストプロセッサー３０と、電源回路４０とを備えている。   The liquid crystal device 10 as an electro-optical device includes a liquid crystal panel (display panel or electro-optical panel in a broad sense) 20, a host processor 30, and a power supply circuit 40.

液晶パネル２０は、パッシブ型の液晶表示パネルであり、一対の透明なガラス基板の間に、透明電極で形成され互いに交差するように配置された複数のコモン電極、複数のセグメント電極、配向膜及び液晶等を封入して形成される。液晶パネル２０は、画素形成領域２２を有し、画素形成領域２２には、第１の方向に配設されたコモン電極と、第１の方向と交差する第２の方向に配設されたセグメント電極との交差位置に対応して画素が形成される。図１では、複数のコモン電極ＣＯＭ０〜ＣＯＭＱ（Ｑは自然数）のコモン電極ＣＯＭｊ（０≦ｊ≦Ｑ、ｊは整数）と複数のセグメント電極ＳＥＧ０〜ＳＥＧＲ（Ｒは自然数）のセグメント電極ＳＥＧｋ（０≦ｋ≦Ｒ、ｋは整数）とを図示している。コモン電極ＣＯＭｊ及びセグメント電極ＳＥＧｋの交差位置に対応して画素Ｐｊｋが形成される。この液晶パネル２０を構成するガラス基板には、液晶駆動装置１００がＣＯＧ（Chip On Glass）実装される。   The liquid crystal panel 20 is a passive-type liquid crystal display panel, and is formed between a pair of transparent glass substrates with a plurality of common electrodes, a plurality of segment electrodes, an alignment film, Formed by enclosing liquid crystal or the like. The liquid crystal panel 20 includes a pixel formation region 22, and the pixel formation region 22 includes a common electrode disposed in a first direction and a segment disposed in a second direction intersecting the first direction. A pixel is formed corresponding to the position of intersection with the electrode. In FIG. 1, a common electrode COMj (0 ≦ j ≦ Q, j is an integer) of a plurality of common electrodes COM0 to COMQ (Q is a natural number) and a segment electrode SEGk (0 of a plurality of segment electrodes SEG0 to SEGR (R is a natural number)). ≦ k ≦ R, k is an integer). A pixel Pjk is formed corresponding to the intersection position of the common electrode COMj and the segment electrode SEGk. A liquid crystal driving device 100 is mounted on a glass substrate constituting the liquid crystal panel 20 by COG (Chip On Glass).

液晶駆動装置１００は、コモン電極に所与の選択電圧を供給するための複数のコモン電極出力端子と、セグメント電極に画像データに対応した駆動電圧を供給するための複数のセグメント電極出力端子とを有する。複数のコモン電極出力端子の各々は、対応するコモン電極に電気的に接続され、複数のセグメント電極出力端子の各々は、対応するセグメント電極に電気的に接続される。液晶駆動装置１００は、液晶パネル２０の画素形成領域２２に形成されたコモン電極ＣＯＭ０〜ＣＯＭＱ及びセグメント電極ＳＥＧ０〜ＳＥＧＲをＭＬＳ（Multi Line Selection）駆動法（同時選択駆動法）により駆動する。即ち、液晶駆動装置１００は、複数のコモン電極を同時選択し、１画面を表示するのに必要な期間としての１フレーム（１フレーム期間）を分割した複数のフィールド（フィールド期間）で、複数回に亘って駆動する。液晶駆動装置１００は、フィールド毎に、同時選択した複数のコモン電極を選択パターン（走査パターン）に基づいて駆動すると共に、該選択パターン及び画像データに基づく所与のＭＬＳ演算結果に対応した駆動電圧を複数のセグメント電極に印加する。   The liquid crystal driving device 100 includes a plurality of common electrode output terminals for supplying a given selection voltage to the common electrode, and a plurality of segment electrode output terminals for supplying a drive voltage corresponding to image data to the segment electrode. Have. Each of the plurality of common electrode output terminals is electrically connected to the corresponding common electrode, and each of the plurality of segment electrode output terminals is electrically connected to the corresponding segment electrode. The liquid crystal driving device 100 drives the common electrodes COM0 to COMQ and the segment electrodes SEG0 to SEGR formed in the pixel formation region 22 of the liquid crystal panel 20 by an MLS (Multi Line Selection) driving method (simultaneous selection driving method). That is, the liquid crystal driving device 100 simultaneously selects a plurality of common electrodes and performs a plurality of times in a plurality of fields (field periods) obtained by dividing one frame (one frame period) as a period necessary for displaying one screen. To drive. The liquid crystal driving device 100 drives a plurality of common electrodes selected simultaneously for each field based on a selection pattern (scanning pattern), and a driving voltage corresponding to a given MLS calculation result based on the selection pattern and image data. Is applied to a plurality of segment electrodes.

ホストプロセッサー３０は、内蔵するメモリー又は図示しないメモリーに記憶されたプログラムを読み込んで、該プログラムに対応した処理を実行することで、液晶駆動装置１００の駆動制御を行う。このため、ホストプロセッサー３０は、液晶駆動装置１００が内蔵する設定レジスターに設定値を設定することで、液晶駆動装置１００の動作を制御することができる。また、ホストプロセッサー３０は、液晶駆動装置１００に、液晶パネル２０に表示させる画像に対応した画像データを供給する。図１において、ホストプロセッサー３０は、液晶パネル２０を構成するガラス基板上に実装されていてもよい。   The host processor 30 performs drive control of the liquid crystal drive device 100 by reading a program stored in a built-in memory or a memory (not shown) and executing processing corresponding to the program. Therefore, the host processor 30 can control the operation of the liquid crystal driving device 100 by setting a setting value in a setting register built in the liquid crystal driving device 100. Further, the host processor 30 supplies image data corresponding to an image to be displayed on the liquid crystal panel 20 to the liquid crystal driving device 100. In FIG. 1, the host processor 30 may be mounted on a glass substrate constituting the liquid crystal panel 20.

電源回路４０は、ホストプロセッサー３０及び液晶駆動装置１００の各々に、動作電源電圧及び液晶パネル２０の駆動電源電圧、或いはこれらの電圧を生成するための基準電圧を供給する。図１において、電源回路４０は、液晶パネル２０を構成するガラス基板上に実装されていたり、液晶駆動装置１００に内蔵されていたりしてもよい。   The power supply circuit 40 supplies an operating power supply voltage and a drive power supply voltage for the liquid crystal panel 20 or a reference voltage for generating these voltages to each of the host processor 30 and the liquid crystal drive device 100. In FIG. 1, the power supply circuit 40 may be mounted on a glass substrate constituting the liquid crystal panel 20 or may be built in the liquid crystal driving device 100.

液晶駆動装置１００によって行われるＭＬＳ駆動法は、単純な駆動法と比較して、コモン電極が選択される期間の間隔を狭めることができ、画素の透過率の低下を抑えると共に、平均の透過率を向上させることができる。また、複数のコモン電極を同時に選択することで、コモン電極に印加する駆動電圧（選択電圧）を低くすることができる。このようなＭＬＳ駆動法においては、各セグメント電極の駆動電圧は、画像データと同時選択されるコモン電極の選択パターンとにより決まる。例えば４ライン同時選択のＭＬＳ駆動法では、１フレーム内に４フィールドを設け、各フィールドにおいて、画像データ及び選択パターンに応じて決定される駆動電圧を用いて各セグメント電極が駆動される。複数のフィールドを設けているため、非フィールドにおける透過率の低下が少なくなり、液晶パネル２０における平均の透過率を向上させ、液晶パネルのコントラストを向上させることができる。   Compared with the simple driving method, the MLS driving method performed by the liquid crystal driving device 100 can narrow the interval of the period during which the common electrode is selected, suppresses a decrease in the transmittance of the pixel, and reduces the average transmittance. Can be improved. Moreover, the drive voltage (selection voltage) applied to a common electrode can be made low by selecting a some common electrode simultaneously. In such an MLS driving method, the driving voltage of each segment electrode is determined by the selection pattern of the common electrode selected simultaneously with the image data. For example, in the 4-line simultaneous selection MLS driving method, four fields are provided in one frame, and each segment electrode is driven in each field using a driving voltage determined according to image data and a selection pattern. Since a plurality of fields are provided, a decrease in the transmittance in the non-field is reduced, the average transmittance in the liquid crystal panel 20 can be improved, and the contrast of the liquid crystal panel can be improved.

以下で説明する本実施形態では、４ラインのコモン電極を同時に選択するＭＬＳ駆動法を採用するものとする。この場合、１フレーム内に４回のフィールドを設けることができ、液晶パネル２０のコントラストをより一層向上させることができる。この４ライン同時選択のＭＬＳ駆動法では、７レベルの電圧が用いられる。なお、本実施形態は、ＭＬＳ駆動法における同時選択ライン数に限定されるものではない。   In the present embodiment described below, an MLS driving method in which four lines of common electrodes are simultaneously selected is adopted. In this case, four fields can be provided in one frame, and the contrast of the liquid crystal panel 20 can be further improved. In the 4-line simultaneous selection MLS driving method, a voltage of 7 levels is used. Note that the present embodiment is not limited to the number of simultaneously selected lines in the MLS driving method.

図２に、４ライン同時選択のＭＬＳ駆動法により液晶パネル２０を駆動する場合の７レベルのバイアス電圧の関係を示す。   FIG. 2 shows the relationship between the seven levels of bias voltages when the liquid crystal panel 20 is driven by the MLS driving method of simultaneous selection of four lines.

電圧Ｖ３、ＭＶ３は、コモン電極の選択電圧である。電圧ＶＣは、コモン電極の非選択電圧であり、セグメント電極の駆動電圧である。電圧Ｖ２、Ｖ１、ＭＶ１、ＭＶ２は、セグメント電極の駆動電圧である。そして、交差するコモン電極及びセグメント電極の電圧差に応じて、画素の透過率が変化する。   The voltages V3 and MV3 are common electrode selection voltages. The voltage VC is a non-selection voltage for the common electrode, and is a driving voltage for the segment electrode. The voltages V2, V1, MV1, and MV2 are segment electrode drive voltages. And the transmittance | permeability of a pixel changes according to the voltage difference of the common electrode and segment electrode which cross | intersect.

ここで、電圧Ｖ３とセンター電圧ＶＣとの電圧差をｖ３、電圧Ｖ２とセンター電圧ＶＣとの電圧差をｖ２、電圧Ｖ１とセンター電圧ＶＣとの電圧差をｖ１とする。このとき、センター電圧ＶＣと電圧ＭＶ３との電圧差はｖ３、センター電圧ＶＣと電圧ＭＶ２との電圧差はｖ２、センター電圧ＶＣと電圧ＭＶ１との電圧差はｖ１である。ここで、電圧Ｖ２と電圧Ｖ１との電圧差（＝電圧ＭＶ１と電圧ＭＶ２との電圧差）が、電圧Ｖ１とセンター電圧ＶＣとの電圧差（＝センター電圧ＶＣと電圧ＭＶ１との電圧差）と等しい。 Here, a voltage difference between the voltage V3 and the center voltage VC v 3, the voltage difference between the voltage V2 and the center voltage VC v 2, the voltage difference between the voltage V1 and the center voltage VC and v 1. At this time, the voltage difference between the center voltage VC and the voltage MV3 is v 3 , the voltage difference between the center voltage VC and the voltage MV2 is v 2 , and the voltage difference between the center voltage VC and the voltage MV1 is v 1 . Here, the voltage difference between the voltage V2 and the voltage V1 (= the voltage difference between the voltage MV1 and the voltage MV2) is the voltage difference between the voltage V1 and the center voltage VC (= the voltage difference between the center voltage VC and the voltage MV1). equal.

このような７レベルのバイアス電圧のうち、電圧ＭＶ３の電位が最も低く、本実施形態では、電圧ＭＶ３として接地電圧ＶＳＳが採用される。   Among such 7-level bias voltages, the potential of the voltage MV3 is the lowest, and in the present embodiment, the ground voltage VSS is adopted as the voltage MV3.

液晶駆動装置１００は、図２に示す電圧を用いて、ＭＬＳ駆動法によりコモン電極及びセグメント電極を駆動する。このとき、液晶駆動装置１００は、ｎ（ｎは１以上の整数）本のコモン電極を走査する毎に極性を反転させるｎライン極性反転制御を行うことで、液晶の劣化を防止し、画質の向上を図る。   The liquid crystal driving device 100 drives the common electrode and the segment electrode by the MLS driving method using the voltage shown in FIG. At this time, the liquid crystal driving device 100 performs the n-line polarity inversion control to invert the polarity every time n (n is an integer of 1 or more) common electrodes are scanned, thereby preventing the deterioration of the liquid crystal and the image quality. Improve.

ところが、ＭＬＳ駆動法においてｎライン反転駆動を行う場合、次のような問題がある。以下では、説明の便宜上、１３２ラインの液晶パネル２０を駆動する例について説明する。   However, when performing n-line inversion driving in the MLS driving method, there are the following problems. Hereinafter, for convenience of explanation, an example in which the 132-line liquid crystal panel 20 is driven will be described.

図３に、４ライン同時選択のＭＬＳ駆動法における液晶パネル２０の画素の印加電圧の極性の一例を示す。図３は、コモン電極毎に、ｎライン反転駆動においてｎが２０（＝５ブロック）のときの画素の印加電圧の極性の一例を表す。   FIG. 3 shows an example of the polarity of the voltage applied to the pixels of the liquid crystal panel 20 in the 4-line simultaneous selection MLS driving method. FIG. 3 shows an example of the polarity of the voltage applied to the pixel when n is 20 (= 5 blocks) in the n-line inversion driving for each common electrode.

図３では、液晶駆動装置１００の内部信号である極性反転信号ＦＲが２０ライン（＝５ブロック）毎に反転することで、極性反転信号ＦＲにより規定される画素の印加電圧の極性が反転し、極性反転周期は５フレームとなる。ここで、コモン電極ＣＯＭ０〜ＣＯＭ３に着目すると、５フレームの間の全フィールドにおいて極性反転信号ＦＲがＬレベルの期間が「１０」、極性反転信号ＦＲがＨレベルの期間が「１０」となる（Ｌ：Ｈ＝１０：１０）。ところが、１フレームを分割した第１フィールド〜第４フィールドの各フィールドにおける極性反転信号ＦＲがＬレベルであるブロック数とＨレベルであるブロック数とが異なる。例えば第１フィールドにおいてＬ：Ｈ＝３：２、第２フィールドにおいてＬ：Ｈ＝２：３、第３フィールドにおいてＬ：Ｈ＝３：２、第４フィールドにおいてＬ：Ｈ＝２：３となる。   In FIG. 3, the polarity inversion signal FR, which is an internal signal of the liquid crystal driving device 100, is inverted every 20 lines (= 5 blocks), so that the polarity of the applied voltage of the pixel defined by the polarity inversion signal FR is inverted. The polarity inversion period is 5 frames. Here, when paying attention to the common electrodes COM0 to COM3, the period of the polarity inversion signal FR being “L” is “10” and the period of the polarity inversion signal FR is “10” in all fields during the five frames ( L: H = 10: 10). However, the number of blocks in which the polarity inversion signal FR in each field of the first field to the fourth field obtained by dividing one frame is L level is different from the number of blocks that is H level. For example, L: H = 3: 2 in the first field, L: H = 2: 3 in the second field, L: H = 3: 2 in the third field, and L: H = 2: 3 in the fourth field. .

同様に、コモン電極ＣＯＭ４〜ＣＯＭ７に着目すると、５フレームの間の全フィールドにおいて極性反転信号ＦＲがＬレベルの期間が「１０」、極性反転信号ＦＲがＨレベルの期間が「１０」となる。一方、例えば第１フィールドにおいてＬ：Ｈ＝２：３、第２フィールドにおいてＬ：Ｈ＝３：２、第３フィールドにおいてＬ：Ｈ＝２：３、第４フィールドにおいてＬ：Ｈ＝３：２となる。   Similarly, paying attention to the common electrodes COM4 to COM7, the period of the polarity inversion signal FR being “L” is “10” and the period of the polarity inversion signal FR is “10” in all fields during the five frames. On the other hand, for example, L: H = 2: 3 in the first field, L: H = 3: 2 in the second field, L: H = 2: 3 in the third field, and L: H = 3: 2 in the fourth field. It becomes.

ここで、ＭＬＳ駆動法においてｎライン反転駆動を行う場合の問題点を把握するため、４ライン同時選択のＭＬＳ駆動法において全オン時の画素の印加電圧について着目する。   Here, in order to grasp the problem in the case of performing the n-line inversion driving in the MLS driving method, attention is paid to the applied voltage of the pixel when all the lines are turned on in the four-line simultaneous selection MLS driving method.

図４に、４ライン同時選択のＭＬＳ駆動法における液晶パネル２０のコモン電極ＣＯＭｐ（０≦ｐ≦Ｑ、ｐは整数）〜ＣＯＭｐ＋３の選択電圧の説明図を示す。図４は、極性反転信号ＦＲにより規定される極性及びフィールドに応じて、コモン電極ＣＯＭｐ〜ＣＯＭｐ＋３に印加される選択電圧を表す。   FIG. 4 is an explanatory diagram of the selection voltages of the common electrodes COMp (0 ≦ p ≦ Q, p is an integer) to COMp + 3 of the liquid crystal panel 20 in the MLS driving method of simultaneous selection of four lines. FIG. 4 shows a selection voltage applied to the common electrodes COMp to COMp + 3 according to the polarity and the field defined by the polarity inversion signal FR.

極性反転信号ＦＲがＬレベルのとき、液晶駆動装置１００は、駆動対象の画素の印加電圧が例えば正極性となるように、対応するコモン電極に選択電圧を供給し、且つ、対応するセグメント電極に駆動電圧を供給する。また、極性反転信号ＦＲがＨレベルのとき、液晶駆動装置１００は、駆動対象の画素の印加電圧が例えば負極性となるように、対応するコモン電極に選択電圧を供給し、且つ、対応するセグメント電極に駆動電圧を供給する。このとき、ＭＬＳ駆動法では、同時選択されるコモン電極の各フィールドにおける走査パターンが決まる。４ライン同時選択のＭＬＳ駆動法では、コモン電極ＣＯＭｐ〜ＣＯＭｐ＋３には、フィールド毎に、極性に応じて、図４に示すように選択電圧Ｖ３、ＭＶ３が印加される。   When the polarity inversion signal FR is at the L level, the liquid crystal driving device 100 supplies the selection voltage to the corresponding common electrode so that the applied voltage of the pixel to be driven has, for example, positive polarity, and applies the selection voltage to the corresponding segment electrode. Supply drive voltage. When the polarity inversion signal FR is at the H level, the liquid crystal driving device 100 supplies the selection voltage to the corresponding common electrode so that the applied voltage of the pixel to be driven has, for example, a negative polarity, and the corresponding segment. A drive voltage is supplied to the electrodes. At this time, in the MLS driving method, the scanning pattern in each field of the common electrode selected simultaneously is determined. In the 4-line simultaneous selection MLS driving method, selection voltages V3 and MV3 are applied to the common electrodes COMp to COMp + 3 as shown in FIG.

図５に、４ライン同時選択のＭＬＳ駆動法における画素の印加電圧の極性の一例を示す。図５は、コモン電極ＣＯＭ０〜ＣＯＭ７の各コモン電極に接続される画素について示すが、他のコモン電極に接続される画素についても同様である。なお、図５において、極性反転信号ＦＲがＬレベルのときにコモン電極の選択電圧として電圧ＭＶ３が印加される画素と、極性反転信号ＦＲがＨレベルのときにコモン電極の選択電圧として電圧Ｖ３が印加される画素については、丸で囲んで表記している。   FIG. 5 shows an example of the polarity of the voltage applied to the pixel in the MLS driving method for simultaneous selection of four lines. FIG. 5 shows the pixels connected to the common electrodes COM0 to COM7, but the same applies to the pixels connected to the other common electrodes. In FIG. 5, a pixel to which the voltage MV3 is applied as the common electrode selection voltage when the polarity inversion signal FR is at the L level, and a voltage V3 as the common electrode selection voltage when the polarity inversion signal FR is at the H level. The applied pixels are indicated by circles.

全オン時のセグメント電極の駆動電圧は、極性反転信号ＦＲがＬレベルのとき電圧ＭＶ１となり、極性反転信号ＦＲがＨレベルのとき電圧Ｖ１となる。そのため、例えば第１フレームのコモン電極ＣＯＭ０に接続される画素は、第１フィールド（ＦＲ＝Ｌ）では、コモン電極ＣＯＭ０に選択電圧Ｖ３、セグメント電極にＭＶ１が印加され、当該画素の印加電圧は、（Ｖ３−ＭＶ１）となる。また、第３フィールド（ＦＲ＝Ｈ）では、コモン電極ＣＯＭ０に選択電圧ＭＶ３、セグメント電極にＶ１が印加され、当該画素の印加電圧は、（ＭＶ３−Ｖ１）となる。   When the polarity inversion signal FR is at the L level, the drive voltage of the segment electrode at the time of all on is the voltage MV1 and when the polarity inversion signal FR is at the H level, the voltage is V1. Therefore, for example, in the pixel connected to the common electrode COM0 of the first frame, in the first field (FR = L), the selection voltage V3 is applied to the common electrode COM0, and MV1 is applied to the segment electrode. (V3-MV1). In the third field (FR = H), the selection voltage MV3 is applied to the common electrode COM0 and V1 is applied to the segment electrode, and the applied voltage of the pixel is (MV3-V1).

同様に、各コモン電極に接続される画素の全オン時における印加電圧は、次のようになる。   Similarly, the applied voltage when all the pixels connected to each common electrode are on is as follows.

図６に、図５における画素の全オン時の印加電圧の説明図を示す。図６は、コモン電極ＣＯＭ０〜ＣＯＭ１５についてのみ図示しているが、他のコモン電極も同様である。なお、図６では、極性反転周期の間の全フィールドにおける印加電圧を表している。   FIG. 6 is an explanatory diagram of applied voltages when all the pixels in FIG. 5 are turned on. FIG. 6 shows only the common electrodes COM0 to COM15, but the same applies to the other common electrodes. In FIG. 6, the applied voltage in all fields during the polarity inversion period is shown.

全オン時の画素の印加電圧は、極性反転信号ＦＲにより規定される極性によって、コモン電極の選択電圧とセグメント電極の駆動電圧とにより定まる。即ち、コモン電極の選択電圧Ｖ３，ＭＶ３と、セグメント電極の駆動電圧Ｖ１，ＭＶ１との組み合わせにより、印加電圧は４種類となる。印加電圧（Ｖ３−ＭＶ１）は、図５においてＦＲ＝Ｌで、丸で囲んでいない箇所に相当する。印加電圧（Ｖ３−Ｖ１）は、図５においてＦＲ＝Ｈで、丸で囲んでいる箇所に相当する。印加電圧（ＭＶ３−Ｖ１）は、図５においてＦＲ＝Ｈで、丸で囲んでいない箇所に相当する。印加電圧（ＭＶ３−ＭＶ１）は、図５においてＦＲ＝Ｌで、丸で囲んでいる箇所に相当する。   The voltage applied to the pixel when all the pixels are on is determined by the selection voltage of the common electrode and the driving voltage of the segment electrode depending on the polarity defined by the polarity inversion signal FR. That is, there are four types of applied voltages depending on the combination of the common electrode selection voltages V3 and MV3 and the segment electrode drive voltages V1 and MV1. The applied voltage (V3-MV1) is FR = L in FIG. 5 and corresponds to a portion not circled. The applied voltage (V3−V1) corresponds to a circled area with FR = H in FIG. The applied voltage (MV3-V1) corresponds to a portion that is FR = H in FIG. The applied voltage (MV3-MV1) is FR = L in FIG.

図６の場合、極性反転周期の間の全フィールドにおける印加電圧は、輝度パターンＡ，Ｂの２パターンに分類される。印加電圧は画素の輝度に対応するため、バイアス電位のずれや駆動波形の歪みのバランスに起因して、全オンにもかかわらずブロック単位（＝４ライン単位）の輝度差が発生し、液晶パネル２０に濃淡の縞模様が発生するという問題がある。   In the case of FIG. 6, the applied voltages in all fields during the polarity inversion period are classified into two patterns of luminance patterns A and B. Since the applied voltage corresponds to the luminance of the pixel, a luminance difference in block units (= 4 line units) occurs due to the bias potential shift and the balance of the distortion of the drive waveform, regardless of whether all are on, and the liquid crystal panel There is a problem that a light and shade stripe pattern is generated at 20.

なお、図３〜図６では、１３２ラインの液晶パネル２０を駆動する例を説明したが、７２ラインの液晶パネルについても同様である。   3 to 6, the example of driving the 132-line liquid crystal panel 20 has been described, but the same applies to the 72-line liquid crystal panel.

図７に、４ライン同時選択のＭＬＳ駆動法における７２ラインの液晶パネルの画素の印加電圧の極性の一例を示す。図７は、コモン電極毎に、ｎライン反転駆動においてｎが２０（５ブロック）のときの画素の印加電圧の極性の一例を表す。   FIG. 7 shows an example of the polarity of the voltage applied to the pixels of the 72-line liquid crystal panel in the 4-line simultaneous selection MLS driving method. FIG. 7 shows an example of the polarity of the voltage applied to the pixel when n is 20 (5 blocks) in the n-line inversion driving for each common electrode.

図７では、極性反転信号ＦＲが２０ライン（＝５ブロック）毎に反転することで、極性反転信号ＦＲにより規定される画素の印加電圧の極性が反転し、極性反転周期は５フレームとなる。この場合、同時選択されるコモン電極について、５フレームの間の全フィールド合計の極性反転信号ＦＲがＬレベルの期間と、極性反転信号ＦＲがＨレベルの期間とが一致しない。その上、デューティーと極性反転するライン数とによって、各フィールドにおける極性反転信号ＦＲがＬレベルの期間とＨレベルの期間とが一致しない場合もある。このように、ＭＬＳ駆動法においてｎライン反転駆動を行う場合、バイアス電位のずれや駆動波形の歪みのバランスに起因して、全オンにもかかわらずブロック単位の輝度差が発生する。   In FIG. 7, by inverting the polarity inversion signal FR every 20 lines (= 5 blocks), the polarity of the applied voltage of the pixel defined by the polarity inversion signal FR is inverted, and the polarity inversion period is 5 frames. In this case, for the common electrodes selected at the same time, the period when the polarity inversion signal FR of all fields in the five frames is L level does not match the period when the polarity inversion signal FR is H level. In addition, depending on the duty and the number of lines whose polarity is inverted, the period when the polarity inversion signal FR in each field is at the L level may not match the period at the H level. As described above, when n-line inversion driving is performed in the MLS driving method, a luminance difference in units of blocks occurs due to the bias potential shift and the balance of the distortion of the driving waveform, regardless of whether they are all on.

以上のように、液晶パネル２０のライン数にかかわらず、ＭＬＳ駆動法においてｎライン反転駆動を行う場合、液晶パネル２０に濃淡の縞模様が発生するという問題がある。   As described above, regardless of the number of lines of the liquid crystal panel 20, when n-line inversion driving is performed in the MLS driving method, there is a problem that a light and dark stripe pattern is generated on the liquid crystal panel 20.

〔液晶駆動装置〕
本実施形態では、Ｓ（Ｓは２以上の自然数）ラインを同時選択するＭＬＳ駆動法でｎライン反転駆動を行う場合、Ｗ（Ｗは自然数）フレーム内の少なくとも１垂直走査期間内の１又は複数のタイミングで、極性反転期間をＰ（Ｐは自然数）水平走査期間だけ増加又は減少させる。以下では、１フレーム内の１又は複数のタイミングで極性反転期間をＰ水平走査期間だけ増加又は減少させる例を説明するが、極性反転期間を増加又は減少させる１又は複数のタイミングが、１フレーム内に設定されるものに限定されるものではない。１フレーム内で極性反転期間を増加又は減少させる場合、例えば、４ラインを同時選択するＭＬＳ駆動法では、１フレーム中に４回走査するが、そのうち少なくとも１回の走査中に、極性反転期間をＰ水平走査期間だけ増加又は減少させる。 [Liquid crystal drive device]
In the present embodiment, when n-line inversion driving is performed by the MLS driving method in which S (S is a natural number of 2 or more) lines are simultaneously selected, one or more in at least one vertical scanning period in a W (W is a natural number) frame. At this timing, the polarity inversion period is increased or decreased by P (P is a natural number) horizontal scanning period. Hereinafter, an example in which the polarity inversion period is increased or decreased by the P horizontal scanning period at one or more timings in one frame will be described. However, one or more timings at which the polarity inversion period is increased or decreased are within one frame. It is not limited to what is set to. When increasing or decreasing the polarity inversion period within one frame, for example, in the MLS driving method in which four lines are simultaneously selected, scanning is performed four times during one frame, but the polarity inversion period is set during at least one of the scans. Increase or decrease by P horizontal scan period.

図８に、本実施形態における液晶駆動方法のフロー図の一例を示す。   FIG. 8 shows an example of a flowchart of the liquid crystal driving method in the present embodiment.

本実施形態における液晶駆動装置１００は、液晶パネル２０の駆動信号をｎ（ｎは自然数）ライン毎に極性反転制御を行う（ステップＳＴ１、極性反転制御ステップ）。続いて、液晶駆動装置１００は、ステップＳＴ１において極性反転制御された駆動信号を用いて液晶パネル２０を駆動する（ステップＳＴ２、駆動ステップ）。ステップＳＴ１において、１フレーム内の１又は複数のタイミングで、駆動信号の極性反転期間をＰ水平走査期間だけ増加又は減少させる。ここで、１フレーム内に設定されるタイミングの各々は、フレームの開始タイミングを基準に所定の時間を経過したタイミングに固定されていればよい。また、１フレーム内に設定されるタイミング数や、増加又は減少させる水平走査期間数であるＰは、液晶パネルのデューティーと極性反転ライン数とに応じて設定される。   The liquid crystal drive device 100 according to this embodiment performs polarity inversion control for each n (n is a natural number) line of the drive signal of the liquid crystal panel 20 (step ST1, polarity inversion control step). Subsequently, the liquid crystal drive device 100 drives the liquid crystal panel 20 using the drive signal that has been subjected to polarity inversion control in step ST1 (step ST2, drive step). In step ST1, the polarity inversion period of the drive signal is increased or decreased by the P horizontal scanning period at one or more timings in one frame. Here, each of the timings set in one frame may be fixed at a timing when a predetermined time has elapsed with reference to the start timing of the frame. The number of timings set in one frame and the number of horizontal scanning periods to be increased or decreased are set according to the duty of the liquid crystal panel and the number of polarity inversion lines.

また、増加又は減少させる水平走査期間数であるＰは、奇数であることが望ましい。こうすることで、前後のフィールド間で極性をずらしながら極性反転制御の効果を得ることができる。更に、Ｐは、１であることが望ましい。こうすることで、非常に簡素な制御で、前後のフィールド間で極性をずらしながら極性反転制御を行うことができる。   Further, it is desirable that P, which is the number of horizontal scanning periods to be increased or decreased, is an odd number. By doing so, the effect of polarity inversion control can be obtained while shifting the polarity between the preceding and following fields. Further, P is preferably 1. In this way, polarity inversion control can be performed with very simple control while shifting the polarity between the preceding and following fields.

以上のように、本実施形態によれば、バイアス電位のずれや駆動波形の歪みのバランスに起因することなく、コモン電極に印加される実効電圧の差が生じず、液晶パネル２０における濃淡の縞模様の発生を抑え、表示品質を向上させることができるようになる。しかも、デューティー比が大きくなることなくコントラストの低下を抑えながら、表示品質を向上させることが可能となる。   As described above, according to the present embodiment, the difference in effective voltage applied to the common electrode does not occur without causing a bias potential shift or a drive waveform distortion balance, and the light and dark stripes in the liquid crystal panel 20 can be obtained. Generation of patterns can be suppressed and display quality can be improved. In addition, display quality can be improved while suppressing a decrease in contrast without increasing the duty ratio.

以下では、１フレーム内に極性反転期間を増加又は減少させるタイミングとして、フレームの切り替えタイミングであるものとし、Ｐは１であるものとして説明する。   In the following description, it is assumed that the timing for increasing or decreasing the polarity inversion period in one frame is the frame switching timing, and P is 1.

図９及び図１０に、本実施形態において４ライン同時選択のＭＬＳ駆動法における液晶パネル２０の画素の印加電圧の極性の一例を示す。図９及び図１０は、コモン電極毎に、ｎが２０（５ブロック）のときの画素の印加電圧の極性の一例を表す。   FIG. 9 and FIG. 10 show an example of the polarity of the voltage applied to the pixels of the liquid crystal panel 20 in the four-line simultaneous selection MLS driving method in this embodiment. 9 and 10 show an example of the polarity of the voltage applied to the pixel when n is 20 (5 blocks) for each common electrode.

図９及び図１０では、極性反転信号ＦＲが２０ライン（＝５ブロック）毎に反転することで、極性反転信号ＦＲにより規定される画素の印加電圧の極性が反転し、第６フレーム以降で第１フレームと逆の極性となり、極性反転周期は１０フレームとなる。ここで、コモン電極ＣＯＭ０〜ＣＯＭ３に着目すると、１０フレームの間の全フィールドにおいて極性反転信号ＦＲがＬレベルの期間が「２０」、極性反転信号ＦＲがＨレベルの期間が「２０」となる（Ｌ：Ｈ＝２０：２０）。各フィールドにおける極性反転信号ＦＲがＬレベルであるブロック数とＨレベルであるブロック数とについても一致する。第１フィールド〜第４フィールドの各フィールドにおいてＬ：Ｈ＝５：５となる。コモン電極ＣＯＭ４〜ＣＯＭ７に着目しても、コモン電極ＣＯＭ０〜ＣＯＭ３と同様である。   In FIGS. 9 and 10, the polarity inversion signal FR is inverted every 20 lines (= 5 blocks), so that the polarity of the applied voltage of the pixel defined by the polarity inversion signal FR is inverted. The polarity is opposite to that of one frame, and the polarity inversion period is 10 frames. Here, when paying attention to the common electrodes COM0 to COM3, the period of the polarity inversion signal FR being “L” is “20” and the period of the polarity inversion signal FR is “20” in all fields during 10 frames ( L: H = 20: 20). The number of blocks in which the polarity inversion signal FR in each field is at the L level also matches the number of blocks at the H level. In each of the first to fourth fields, L: H = 5: 5. If attention is paid to the common electrodes COM4 to COM7, they are the same as the common electrodes COM0 to COM3.

図１１に、本実施形態における４ライン同時選択のＭＬＳ駆動法における画素の印加電圧の極性の一例を示す。図１１は、コモン電極ＣＯＭ０〜ＣＯＭ７の各コモン電極に接続される画素について示すが、他のコモン電極に接続される画素についても同様である。なお、図１１において、極性反転信号ＦＲがＬレベルのときにコモン電極の選択電圧として電圧ＭＶ３が印加される画素と、極性反転信号ＦＲがＨレベルのときにコモン電極の選択電圧として電圧Ｖ３が印加される画素については、丸で囲んで表記している。   FIG. 11 shows an example of the polarity of the voltage applied to the pixel in the MLS driving method for simultaneous selection of four lines in this embodiment. FIG. 11 shows the pixels connected to the common electrodes COM0 to COM7, but the same applies to the pixels connected to the other common electrodes. In FIG. 11, when the polarity inversion signal FR is at the L level, the pixel to which the voltage MV3 is applied as the selection voltage for the common electrode, and when the polarity inversion signal FR is at the H level, the voltage V3 is used as the selection voltage for the common electrode. The applied pixels are indicated by circles.

全オン時のセグメント電極の駆動電圧は、極性反転信号ＦＲがＬレベルのとき電圧ＭＶ１となり、極性反転信号ＦＲがＨレベルのとき電圧Ｖ１となる。各画素の印加電圧は、図５と同様に定められる。その結果、各コモン電極に接続される画素の全オン時における印加電圧は、次のようになる。   When the polarity inversion signal FR is at the L level, the drive voltage of the segment electrode at the time of all on is the voltage MV1 and when the polarity inversion signal FR is at the H level, the voltage is V1. The applied voltage of each pixel is determined in the same manner as in FIG. As a result, the applied voltage when all the pixels connected to each common electrode are on is as follows.

図１２に、図１１における画素の全オン時の印加電圧の説明図を示す。図１２は、コモン電極ＣＯＭ０〜ＣＯＭ１５についてのみ図示しているが、他のコモン電極も同様である。なお、図１２では、極性反転周期の間の全フィールドにおける印加電圧を表している。   FIG. 12 is an explanatory diagram of applied voltages when all the pixels in FIG. 11 are turned on. FIG. 12 shows only the common electrodes COM0 to COM15, but the same applies to the other common electrodes. In FIG. 12, applied voltages in all fields during the polarity inversion period are shown.

全オン時の画素の印加電圧は、極性反転信号ＦＲにより規定される極性によって、コモン電極の選択電圧とセグメント電極の駆動電圧とにより定まる。即ち、コモン電極の選択電圧Ｖ３，ＭＶ３と、セグメント電極の駆動電圧Ｖ１，ＭＶ１との組み合わせにより、印加電圧は４種類となる。印加電圧（Ｖ３−ＭＶ１），（Ｖ３−Ｖ１），（ＭＶ３−Ｖ１），（ＭＶ３−ＭＶ１）の各々は、図１１において図５と同様の箇所に相当する。図１２に示すように、本実施形態によれば、極性反転周期の間の全フィールドにおける印加電圧は、輝度パターンＣの１パターンに統一される。そのため、バイアス電位のずれや駆動波形の歪みのバランスがあったとしても、ブロック単位（＝４ライン単位）の輝度差が発生することなく、液晶パネル２０における濃淡の縞模様の発生を抑えることができるようになる。   The voltage applied to the pixel when all the pixels are on is determined by the selection voltage of the common electrode and the driving voltage of the segment electrode depending on the polarity defined by the polarity inversion signal FR. That is, there are four types of applied voltages depending on the combination of the common electrode selection voltages V3 and MV3 and the segment electrode drive voltages V1 and MV1. Each of the applied voltages (V3-MV1), (V3-V1), (MV3-V1), and (MV3-MV1) corresponds to the same portion as FIG. 5 in FIG. As shown in FIG. 12, according to the present embodiment, the applied voltage in all fields during the polarity inversion period is unified into one pattern of the luminance pattern C. Therefore, even if there is a balance between bias potential deviation and drive waveform distortion, it is possible to suppress the occurrence of light and dark stripes in the liquid crystal panel 20 without causing a luminance difference in units of blocks (= 4 lines). become able to.

以上のような液晶駆動方法を実現する液晶駆動装置１００は、次のような構成を有することができる。   The liquid crystal driving device 100 that realizes the liquid crystal driving method as described above can have the following configuration.

図１３に、本実施形態における液晶駆動装置１００の構成例のブロック図を示す。図１３では、画素形成領域２２をあわせて図示している。
図１４に、本実施形態におけるコモンアドレス及びラインアドレスの説明図を示す。 FIG. 13 shows a block diagram of a configuration example of the liquid crystal driving device 100 in the present embodiment. In FIG. 13, the pixel formation region 22 is also illustrated.
FIG. 14 is an explanatory diagram of common addresses and line addresses in the present embodiment.

液晶駆動装置１００は、ホストプロセッサー用インターフェイス１１０と、発振回路１１２と、制御回路１１４と、コモンアドレスデコーダー１１６と、コモン出力演算回路１１８と、コモンドライバー１２０と、ページアドレス制御回路１２２とを備えている。また、液晶駆動装置１００は、カラムアドレス制御回路１２４と、ラインアドレス制御回路１２６と、画像データＲＡＭ１２８と、画像データラッチ回路１３０と、ＭＬＳデコーダー１３２と、セグメントドライバー１３４とを備えている。画像データＲＡＭ１２８は、フレームメモリー（画像データメモリー）として機能する。制御回路１１４は、極性反転制御回路（極性反転制御部）２００を有する。本実施形態における駆動部は、コモンドライバー１２０及びセグメントドライバー１３４を含んで構成され、コモンアドレスデコーダー１１６、コモン出力演算回路１１８、及びＭＬＳデコーダー１３２の少なくとも１つを更に含んでもよい。   The liquid crystal driving device 100 includes a host processor interface 110, an oscillation circuit 112, a control circuit 114, a common address decoder 116, a common output arithmetic circuit 118, a common driver 120, and a page address control circuit 122. Yes. In addition, the liquid crystal driving device 100 includes a column address control circuit 124, a line address control circuit 126, an image data RAM 128, an image data latch circuit 130, an MLS decoder 132, and a segment driver 134. The image data RAM 128 functions as a frame memory (image data memory). The control circuit 114 includes a polarity inversion control circuit (polarity inversion control unit) 200. The driving unit in the present embodiment includes a common driver 120 and a segment driver 134, and may further include at least one of a common address decoder 116, a common output arithmetic circuit 118, and an MLS decoder 132.

ホストプロセッサー用インターフェイス１１０は、液晶駆動装置１００が有する入力端子又は入出力端子を介してホストプロセッサー３０から入力される入力信号の入力インターフェイス処理を行う。またホストプロセッサー用インターフェイス１１０は、液晶駆動装置１００が有する出力端子又は入出力端子を介してホストプロセッサー３０に出力する出力信号の出力インターフェイス処理を行う。   The host processor interface 110 performs input interface processing of input signals input from the host processor 30 via input terminals or input / output terminals of the liquid crystal driving device 100. The host processor interface 110 performs output interface processing of an output signal output to the host processor 30 via an output terminal or an input / output terminal included in the liquid crystal driving device 100.

発振回路１１２は、液晶駆動装置１００が生成する表示タイミング信号の基準となる発振クロックＯＳＣを発振動作により生成する。例えば、制御回路１１４は、発振クロックＯＳＣに基づいて、複数種類の表示タイミング信号を生成する。この制御回路１１４は、コモンアドレスデコーダー１１６等の液晶駆動装置１００の各部を制御する制御信号を生成する。極性反転制御回路２００は、コモンドライバー１２０及びセグメントドライバー１３４等が液晶パネル２０（具体的には画素形成領域２２）に供給する駆動信号の極性反転制御を行う。駆動信号としては、コモンドライバー１２０がコモン電極に出力する選択電圧、セグメントドライバー１３４がセグメント電極に出力する駆動電圧がある。   The oscillation circuit 112 generates an oscillation clock OSC serving as a reference for a display timing signal generated by the liquid crystal driving device 100 by an oscillation operation. For example, the control circuit 114 generates a plurality of types of display timing signals based on the oscillation clock OSC. The control circuit 114 generates a control signal for controlling each part of the liquid crystal driving device 100 such as the common address decoder 116. The polarity inversion control circuit 200 performs polarity inversion control of a drive signal supplied to the liquid crystal panel 20 (specifically, the pixel formation region 22) by the common driver 120, the segment driver 134, and the like. The driving signal includes a selection voltage output from the common driver 120 to the common electrode and a driving voltage output from the segment driver 134 to the segment electrode.

コモンアドレスデコーダー１１６は、制御回路１１４において生成されＭＬＳ駆動において同時選択される複数のコモン電極に対応したコモンアドレスをデコードする。このデコード結果はコモンドライバー１２０に出力される。コモンアドレスは、同時選択される複数のコモン電極毎に割り当てられ、ＭＬＳ駆動を行う際にコモンアドレスを指定することで、対応するコモン電極が選択される。   The common address decoder 116 decodes common addresses corresponding to a plurality of common electrodes generated in the control circuit 114 and simultaneously selected in the MLS drive. The decoding result is output to the common driver 120. A common address is assigned to each of a plurality of common electrodes that are simultaneously selected, and a corresponding common electrode is selected by designating the common address when performing MLS driving.

コモン出力演算回路１１８は、制御回路１１４において生成される極性反転信号ＦＲ、ＭＬＳ駆動パターンを識別するフィールド識別信号Ｆ１，Ｆ２に基づいて、コモン出力の出力レベルを制御する。フィールド識別信号Ｆ１，Ｆ２により、１フレーム内のフィールドが規定され、フィールド信号ＦＩＥＬＤが「１」になるとフィールド識別信号Ｆ１，Ｆ２が更新される。   The common output arithmetic circuit 118 controls the output level of the common output based on the polarity inversion signal FR generated in the control circuit 114 and the field identification signals F1 and F2 for identifying the MLS drive pattern. Field identification signals F1 and F2 define a field within one frame, and field identification signals F1 and F2 are updated when field signal FIELD becomes "1".

コモンドライバー１２０は、コモンアドレスデコーダー１１６のデコード結果に基づいて、コモン出力の選択又は非選択を制御し、選択されたコモン出力として、コモン出力演算回路１１８で生成された出力レベルを出力する。   The common driver 120 controls the selection or non-selection of the common output based on the decoding result of the common address decoder 116, and outputs the output level generated by the common output arithmetic circuit 118 as the selected common output.

ページアドレス制御回路１２２は、ホストプロセッサー用インターフェイス１１０を介してホストプロセッサー３０から入力される画像データを画像データＲＡＭ１２８にアクセスするためのページアドレスを制御する。ページアドレスは、ホストプロセッサー３０から入力される画像データのバス幅をアクセス単位として定義される。   The page address control circuit 122 controls a page address for accessing image data RAM 128 for image data input from the host processor 30 via the host processor interface 110. The page address is defined with the bus width of image data input from the host processor 30 as an access unit.

カラムアドレス制御回路１２４は、ホストプロセッサー用インターフェイス１１０を介してホストプロセッサー３０から入力される画像データを画像データＲＡＭ１２８にアクセスするためのカラムアドレスを制御する。カラムアドレスは、画素形成領域２２のセグメント電極に対応して定義される。   The column address control circuit 124 controls a column address for accessing image data RAM 128 for image data input from the host processor 30 via the host processor interface 110. The column address is defined corresponding to the segment electrode in the pixel formation region 22.

ラインアドレス制御回路１２６は、画像データＲＡＭ１２８に保存された画像データのうち読み出しラインを特定するラインアドレスを制御する。ラインアドレスは、画素形成領域２２のコモン電極に対応して定義される。本実施形態におけるコモンアドレス及びラインアドレスは、図１４に示すように定義される。例えば、制御回路１１４がコモンアドレス「０」を出力したとき、コモン電極ＣＯＭ０〜ＣＯＭ３が同時選択される。このとき、画像データＲＡＭ１２８に記憶される画像データのうち、ラインアドレス０〜３に対応する画像データが読み出される。同様に、制御回路１１４がコモンアドレス「１」を出力したとき、コモン電極ＣＯＭ４〜ＣＯＭ７が同時選択される。このとき、画像データＲＡＭ１２８に記憶される画像データのうち、ラインアドレス４〜７に対応する画像データが読み出される。このように、コモンアドレスにより、同時選択される４ラインのコモン電極を１ブロックとするブロック単位で指定でき、ラインアドレスも一意に決まる。   The line address control circuit 126 controls a line address that specifies a read line in the image data stored in the image data RAM 128. The line address is defined corresponding to the common electrode in the pixel formation region 22. The common address and line address in this embodiment are defined as shown in FIG. For example, when the control circuit 114 outputs the common address “0”, the common electrodes COM0 to COM3 are simultaneously selected. At this time, among the image data stored in the image data RAM 128, the image data corresponding to the line addresses 0 to 3 is read. Similarly, when the control circuit 114 outputs the common address “1”, the common electrodes COM4 to COM7 are simultaneously selected. At this time, image data corresponding to the line addresses 4 to 7 is read out from the image data stored in the image data RAM 128. As described above, the common address can be specified in units of blocks in which four lines of common electrodes selected simultaneously are defined as one block, and the line address is also uniquely determined.

図１４において、画像データＲＡＭ１２８は、画素形成領域２２の画素の並びに対応して、各画素の画像データが記憶される記憶領域を有する。各記憶領域は、ページアドレス及びカラムアドレスにより特定される。これにより、画像データＲＡＭ１２８には、ページアドレス及びカラムアドレスにより特定される領域に画像データが書き込まれる。一方、画像データＲＡＭ１２８からは１ライン単位で画像データが読み出される。   In FIG. 14, the image data RAM 128 has a storage area in which image data of each pixel is stored corresponding to the arrangement of the pixels in the pixel formation area 22. Each storage area is specified by a page address and a column address. As a result, the image data is written in the image data RAM 128 in an area specified by the page address and the column address. On the other hand, image data is read from the image data RAM 128 in units of one line.

画像データラッチ回路１３０は、画像データＲＡＭ１２８から読み出された画像データを４ライン分ラッチする。   The image data latch circuit 130 latches the image data read from the image data RAM 128 for four lines.

ＭＬＳデコーダー１３２は、画像データと、制御回路１１４において生成されＭＬＳ駆動を行うための表示タイミング信号とをデコードする。より具体的には、ＭＬＳデコーダー１３２は、画像データラッチ回路１３０によってラッチされた画像データと、制御回路１１４によって生成される極性反転信号ＦＲ、フィールド識別信号Ｆ１、Ｆ２とに基づいて、セグメント出力の出力レベルを制御する。このＭＬＳデコーダー１３２のデコード結果は、セグメントドライバー１３４に出力される。   The MLS decoder 132 decodes the image data and a display timing signal generated by the control circuit 114 and used for MLS driving. More specifically, the MLS decoder 132 performs segment output based on the image data latched by the image data latch circuit 130 and the polarity inversion signal FR and the field identification signals F1 and F2 generated by the control circuit 114. Control the output level. The decoding result of the MLS decoder 132 is output to the segment driver 134.

セグメントドライバー１３４は、ＭＬＳデコーダー１３２のデコード結果に基づいて、セグメント電極に、ＭＬＳデコーダー１３２でデコードされた出力レベルを出力する。なお、セグメントドライバー１３４には、制御回路１１４において生成された表示オフ信号ＸＤＯＦにより、ＭＬＳデコーダー１３２のデコード結果にかかわらずセグメント電極に所与の出力レベルを出力して表示をオフにする制御を行うことができる。本実施形態では、表示オフ信号ＸＤＯＦにより、コモン電極と同電位となるような出力レベルをセグメント電極に出力することで、表示をオフする。   The segment driver 134 outputs the output level decoded by the MLS decoder 132 to the segment electrode based on the decoding result of the MLS decoder 132. The segment driver 134 is controlled to turn off the display by outputting a given output level to the segment electrode regardless of the decoding result of the MLS decoder 132 by the display off signal XDOF generated by the control circuit 114. be able to. In this embodiment, the display is turned off by outputting to the segment electrode an output level that is the same potential as the common electrode by the display off signal XDOF.

ＭＬＳ駆動法において１フレーム期間内に設けられる各フィールドは、液晶駆動装置１００においてフィールド識別信号Ｆ１、Ｆ２により特定される。液晶駆動装置１００は、２ビットのフィールド識別信号Ｆ１、Ｆ２で表される４状態に対応したフィールド毎に、各コモン電極に電圧Ｖ３又は電圧ＭＶ３を出力する。各フィールドにおける各コモン電極への出力パターンは、選択パターンとして直交関数系により定義される。液晶駆動装置１００は、予め決められた直交関数系により定義される選択パターンに従って、３種類の駆動電圧Ｖ３、ＶＣ、ＭＶ３のいずれかを適宜選択し、同時選択されるコモン電極の各々に印加するようになっている。   Each field provided within one frame period in the MLS driving method is specified by the field identification signals F1 and F2 in the liquid crystal driving device 100. The liquid crystal driving device 100 outputs the voltage V3 or the voltage MV3 to each common electrode for each field corresponding to the four states represented by the 2-bit field identification signals F1 and F2. An output pattern to each common electrode in each field is defined by an orthogonal function system as a selection pattern. The liquid crystal driving device 100 appropriately selects one of the three types of driving voltages V3, VC, and MV3 according to a selection pattern defined by a predetermined orthogonal function system, and applies it to each of the common electrodes that are simultaneously selected. It is like that.

各フィールドは、同時選択される複数のコモン電極毎に割り当てられる複数のサブ選択期間に分割される。第１フィールドを分割した複数のサブ選択期間のうち、同時選択されるコモン電極ＣＯＭ０〜ＣＯＭ３が選択されるサブ選択期間では、次のような動作が行われる。液晶駆動装置１００は、電圧（Ｖ２，Ｖ１，ＶＣ，ＭＶ１，ＭＶ２）のいずれかを選択し、セグメント電極ＳＥＧ０に選択した電圧を印加する。このとき、液晶駆動装置１００は、セグメント電極ＳＥＧ０と同時選択されるコモン電極ＣＯＭ０〜ＣＯＭ３の各々との交差位置に対応した各ドットの表示パターンと選択パターンとに応じて電圧を選択する。同様に、他のセグメント電極に対して、選択した電圧を印加する。   Each field is divided into a plurality of sub-selection periods assigned to a plurality of simultaneously selected common electrodes. Of the plurality of sub-selection periods obtained by dividing the first field, the following operation is performed in the sub-selection period in which the simultaneously selected common electrodes COM0 to COM3 are selected. The liquid crystal driving device 100 selects any one of the voltages (V2, V1, VC, MV1, MV2) and applies the selected voltage to the segment electrode SEG0. At this time, the liquid crystal driving device 100 selects a voltage according to the display pattern and selection pattern of each dot corresponding to the intersection position with each of the common electrodes COM0 to COM3 that are simultaneously selected with the segment electrode SEG0. Similarly, the selected voltage is applied to the other segment electrodes.

次に、第１フィールドを分割した複数のサブ選択期間のうち、次に同時選択されるコモン電極が選択されるサブ選択期間において、各セグメント電極に同様に選択した電圧を印加する。こうしてすべてのコモン電極について、以上の手順を繰り返すと、第１フィールドにおける動作が終了する。同様に第２フィールド以降についても、すべてのコモン電極について上記の手順を繰り返すと１つのフレームが終わり、これにより１つの画面の表示が行われる。   Next, among the plurality of sub-selection periods obtained by dividing the first field, a voltage that is similarly selected is applied to each segment electrode in the sub-selection period in which the next common electrode is selected. Thus, when the above procedure is repeated for all the common electrodes, the operation in the first field is completed. Similarly, in the second and subsequent fields, when the above procedure is repeated for all the common electrodes, one frame is completed, and one screen is displayed.

このような構成の液晶駆動装置１００では、コモンドライバー１２０は、同時選択される複数のコモン電極を１ブロックとするブロック単位に複数フィールドに亘って各フィールドに対応した選択パターンでコモン電極を走査する。また、セグメントドライバー１３４は、同時選択される複数のコモン電極に対応した画像データ及び上記の選択パターンに対応した駆動電圧でセグメント電極を駆動する。この駆動電圧は、画像データ及び表示タイミング信号に基づいてデコードされた結果により得られる。   In the liquid crystal drive device 100 having such a configuration, the common driver 120 scans the common electrode with a selection pattern corresponding to each field over a plurality of fields in a block unit in which a plurality of common electrodes to be simultaneously selected are one block. . The segment driver 134 drives the segment electrodes with image data corresponding to a plurality of common electrodes that are simultaneously selected and a driving voltage corresponding to the selection pattern. This drive voltage is obtained as a result of decoding based on the image data and the display timing signal.

図１５に、図１３の極性反転制御回路２００の構成例のブロック図を示す。なお、以下では、１フレーム内のフレーム切り替えタイミングにおいて、ｎライン反転駆動により極性を反転させるライン数のカウント値を１だけ強制的に進めることにより、カウント値を１だけ増加させる例を説明する。この場合、極性反転期間は、１水平走査期間分だけ短縮される。   FIG. 15 shows a block diagram of a configuration example of the polarity inversion control circuit 200 of FIG. In the following, an example will be described in which the count value is increased by 1 by forcibly advancing the count value of the number of lines whose polarity is inverted by n-line inversion driving at the frame switching timing within one frame. In this case, the polarity inversion period is shortened by one horizontal scanning period.

極性反転制御回路２００は、フィールド数カウンター２１０と、コモンアドレスカウンター２２０と、ラインアドレスカウンター２３０とを備えている。また、極性反転制御回路２００は、ＶＳＹＮＣ０生成回路２４０と、ｎライン反転数レジスター２５０と、ｎライン反転数カウンター（極性反転ライン数カウンター）２６０と、極性レジスター２７０とを備えている。   The polarity inversion control circuit 200 includes a field number counter 210, a common address counter 220, and a line address counter 230. The polarity inversion control circuit 200 includes a VSYNC0 generation circuit 240, an n line inversion number register 250, an n line inversion number counter (polarity inversion line number counter) 260, and a polarity register 270.

フィールド数カウンター２１０は、１フレームを分割することにより得られるフィールド数をカウントする。コモンアドレスカウンター２２０は、同時選択される４ラインのコモン電極を特定するコモンアドレスに対応するコモンアドレスカウント値をカウントし、コモンアドレスカウント値に対応したコモンアドレスを出力する。また、ラインアドレスカウンター２３０は、同時選択される各コモン電極に対応したラインアドレスに応じたラインアドレスカウント値をカウントし、ラインアドレスカウント値に対応したラインアドレスを出力する。   The field number counter 210 counts the number of fields obtained by dividing one frame. The common address counter 220 counts a common address count value corresponding to a common address that specifies four lines of common electrodes that are simultaneously selected, and outputs a common address corresponding to the common address count value. The line address counter 230 counts the line address count value corresponding to the line address corresponding to each common electrode selected at the same time, and outputs the line address corresponding to the line address count value.

ＶＳＹＮＣ０生成回路２４０は、ｎライン反転数カウンター２６０のカウント値を強制的に変更するためのフラグ信号ＶＳＹＮＣ０を生成する。ｎライン反転数レジスター２５０には、ホストプロセッサー３０により、極性反転させるライン数ｎに対応した設定情報が設定される。即ち、ｎライン反転駆動において極性反転させるライン数ｎが可変に構成される。ｎライン反転数カウンター２６０は、ｎライン反転駆動により極性を反転させるライン数をカウントする。極性レジスター２７０は、極性反転制御回路２００を構成する各部により生成されるレジスター値を保持し、該レジスター値に対応した極性反転信号ＦＲを出力する。   The VSYNC0 generation circuit 240 generates a flag signal VSYNC0 for forcibly changing the count value of the n-line inversion number counter 260. In the n-line inversion number register 250, setting information corresponding to the number of lines n whose polarity is inverted is set by the host processor 30. That is, the number n of lines whose polarity is inverted in the n-line inversion drive is variably configured. The n-line inversion number counter 260 counts the number of lines whose polarity is inverted by n-line inversion driving. The polarity register 270 holds a register value generated by each part constituting the polarity inversion control circuit 200 and outputs a polarity inversion signal FR corresponding to the register value.

以下、極性反転制御回路２００を構成する各部の動作例について説明する。なお、説明の便宜上、ライン数が「１６」、ｎが「１２」（＝３ブロック）とする。   Hereinafter, an operation example of each part constituting the polarity inversion control circuit 200 will be described. For convenience of explanation, it is assumed that the number of lines is “16” and n is “12” (= 3 blocks).

図１６に、フィールド数カウンター２１０の動作例のフロー図を示す。
フィールド数カウンター２１０には、垂直同期信号ＶＳＹＮＣと、フィールド信号ＦＩＥＬＤとが入力される。フィールドの開始タイミングで、フィールド信号ＦＩＥＬＤが「１」に設定される。図１６では、フィールド数カウンター２１０のカウント値をフィールド数カウント値と表記している。 FIG. 16 shows a flowchart of an operation example of the field number counter 210.
The field number counter 210 receives a vertical synchronization signal VSYNC and a field signal FIELD. At the start timing of the field, the field signal FIELD is set to “1”. In FIG. 16, the count value of the field number counter 210 is represented as a field number count value.

垂直同期信号ＶＳＹＮＣが「１」になると（ステップＳＴ１０：Ｙ）、フィールド数カウンター２１０は、カウント値を「０」に初期化し（ステップＳＴ１２）、ステップＳＴ１０に戻る（リターン）。垂直同期信号ＶＳＹＮＣが「０」で（ステップＳＴ１０：Ｎ）、フィールド信号ＦＩＥＬＤが「１」になると（ステップＳＴ１４：Ｙ）、フィールド数カウンター２１０は、カウント値をインクリメントする（ステップＳＴ１６）。その後、ステップＳＴ１０に戻る（リターン）。   When the vertical synchronization signal VSYNC becomes “1” (step ST10: Y), the field number counter 210 initializes the count value to “0” (step ST12), and returns to step ST10 (return). When the vertical synchronization signal VSYNC is “0” (step ST10: N) and the field signal FIELD is “1” (step ST14: Y), the field number counter 210 increments the count value (step ST16). Thereafter, the process returns to step ST10 (return).

ステップＳＴ１４においてフィールド信号ＦＩＥＬＤが「０」のとき（ステップＳＴ１４：Ｎ）、フィールド数カウンター２１０は、カウント値を更新することなく（ステップＳＴ１８）、ステップＳＴ１０に戻る（リターン）。   When the field signal FIELD is “0” in step ST14 (step ST14: N), the field number counter 210 does not update the count value (step ST18) and returns to step ST10 (return).

以上のように、フィールド数カウンター２１０は、垂直走査期間毎に初期化されるカウント値をフィールド信号ＦＩＥＬＤに同期してインクリメントすることができる。フィールド数カウンター２１０のカウント値「０」が第１フィールドに対応し、カウント値「１」が第２フィールドに対応し、カウント値「２」が第３フィールドに対応し、カウント値「３」が第４フィールドに対応する。   As described above, the field number counter 210 can increment the count value initialized for each vertical scanning period in synchronization with the field signal FIELD. The count value “0” of the field number counter 210 corresponds to the first field, the count value “1” corresponds to the second field, the count value “2” corresponds to the third field, and the count value “3” is Corresponds to the fourth field.

図１７に、コモンアドレスカウンター２２０の動作例のフロー図を示す。
コモンアドレスカウンター２２０には、フィールド数カウンター２１０のカウント値と、垂直同期信号ＶＳＹＮＣと、水平同期信号ＨＳＹＮＣと、フィールド信号ＦＩＥＬＤとが入力される。 FIG. 17 shows a flowchart of an operation example of the common address counter 220.
The common address counter 220 receives the count value of the field number counter 210, the vertical synchronization signal VSYNC, the horizontal synchronization signal HSYNC, and the field signal FIELD.

垂直同期信号ＶＳＹＮＣが「１」又はフィールド信号ＦＩＥＬＤが「１」のとき（ステップＳＴ２０：Ｙ）、コモンアドレスカウンター２２０は、コモンアドレスをスタートアドレス「０」に設定し（ステップＳＴ２２）、ステップＳＴ２０に戻る（リターン）。垂直同期信号ＶＳＹＮＣが「１」又はフィールド信号ＦＩＥＬＤが「１」ではないとき（ステップＳＴ２０：Ｎ）、コモンアドレスカウンター２２０は、水平同期信号ＨＳＹＮＣに基づきコモンアドレスに対応したカウント値の更新判定を行う（ステップＳＴ２４）。   When the vertical synchronization signal VSYNC is “1” or the field signal FIELD is “1” (step ST20: Y), the common address counter 220 sets the common address to the start address “0” (step ST22), and proceeds to step ST20. Return (return). When the vertical synchronization signal VSYNC is not “1” or the field signal FIELD is not “1” (step ST20: N), the common address counter 220 determines update of the count value corresponding to the common address based on the horizontal synchronization signal HSYNC. (Step ST24).

水平同期信号ＨＳＹＮＣが「１」のとき（ステップＳＴ２４：Ｙ）、コモンアドレスカウンター２２０は、コモンアドレスをインクリメントする（ステップＳＴ２６）。その後、ステップＳＴ２０に戻る（リターン）。具体的には、コモンアドレスカウンター２２０は、コモンアドレスに対応するカウント値をインクリメントする。   When the horizontal synchronization signal HSYNC is “1” (step ST24: Y), the common address counter 220 increments the common address (step ST26). Thereafter, the process returns to step ST20 (return). Specifically, the common address counter 220 increments a count value corresponding to the common address.

ステップＳＴ２４において水平同期信号ＨＳＹＮＣが「１」ではないとき（ステップＳＴ２４：Ｎ）、コモンアドレスカウンター２２０は、コモンアドレスに対応したカウント値を更新することなく（ステップＳＴ２８）、ステップＳＴ２０に戻る（リターン）。   When the horizontal synchronization signal HSYNC is not “1” in step ST24 (step ST24: N), the common address counter 220 returns to step ST20 without updating the count value corresponding to the common address (step ST28) (return). ).

以上のようにコモンアドレスカウンター２２０は、コモンアドレスに対応したカウント値を更新することができる。このようなコモンアドレスを受けたコモンドライバー１２０は、コモンアドレスに対応したコモン電極を走査する。   As described above, the common address counter 220 can update the count value corresponding to the common address. Upon receiving such a common address, the common driver 120 scans the common electrode corresponding to the common address.

図１８に、ラインアドレスカウンター２３０の動作例のフロー図を示す。
ラインアドレスカウンター２３０には、フィールド数カウンター２１０のカウント値と、垂直同期信号ＶＳＹＮＣと、水平同期信号ＨＳＹＮＣと、フィールド信号ＦＩＥＬＤとが入力される。 FIG. 18 shows a flowchart of an operation example of the line address counter 230.
The line address counter 230 receives the count value of the field number counter 210, the vertical synchronization signal VSYNC, the horizontal synchronization signal HSYNC, and the field signal FIELD.

垂直同期信号ＶＳＹＮＣが「１」又はフィールド信号ＦＩＥＬＤが「１」のとき（ステップＳＴ３０：Ｙ）、ラインアドレスカウンター２３０は、ラインアドレスをスタートアドレス「０」に設定し（ステップＳＴ３２）、ステップＳＴ３０に戻る（リターン）。垂直同期信号ＶＳＹＮＣが「１」又はフィールド信号ＦＩＥＬＤが「１」ではないとき（ステップＳＴ３０：Ｎ）、ラインアドレスカウンター２３０は、水平同期信号ＨＳＹＮＣに基づきラインアドレスに対応したカウント値の更新判定を行う（ステップＳＴ３４）。   When the vertical synchronization signal VSYNC is “1” or the field signal FIELD is “1” (step ST30: Y), the line address counter 230 sets the line address to the start address “0” (step ST32), and proceeds to step ST30. Return (return). When the vertical synchronization signal VSYNC is not “1” or the field signal FIELD is not “1” (step ST30: N), the line address counter 230 determines update of the count value corresponding to the line address based on the horizontal synchronization signal HSYNC. (Step ST34).

水平同期信号ＨＳＹＮＣが「１」のとき（ステップＳＴ３４：Ｙ）、ラインアドレスカウンター２３０は、ラインアドレスカウンター２３０は、ラインアドレスをインクリメントする（ステップＳＴ３６）。その後、ステップＳＴ３０に戻る（リターン）。具体的には、ラインアドレスカウンター２３０は、ラインアドレスに対応するカウント値をインクリメントする。   When the horizontal synchronization signal HSYNC is “1” (step ST34: Y), the line address counter 230 increments the line address (step ST36). Thereafter, the process returns to step ST30 (return). Specifically, the line address counter 230 increments the count value corresponding to the line address.

ステップＳＴ３４において水平同期信号ＨＳＹＮＣが「１」ではないとき（ステップＳＴ３４：Ｎ）、ラインアドレスに対応したカウント値を更新することなく（ステップＳＴ３８）、ステップＳＴ３０に戻る（リターン）。   When the horizontal synchronization signal HSYNC is not “1” in step ST34 (step ST34: N), the count value corresponding to the line address is not updated (step ST38), and the process returns to step ST30 (return).

以上のようにラインアドレスカウンター２３０は、ラインアドレスに対応したカウント値を更新することができる。このようなラインアドレスを用いて読み出された画像データに基づいてセグメントドライバー１３４が、画素形成領域２２のセグメント電極を駆動する。   As described above, the line address counter 230 can update the count value corresponding to the line address. Based on the image data read using such a line address, the segment driver 134 drives the segment electrode of the pixel formation region 22.

図１９に、ＶＳＹＮＣ０生成回路２４０の動作例のフロー図を示す。
ＶＳＹＮＣ０生成回路２４０には、フィールド数カウンター２１０のカウント値と、ラインアドレスカウンター２３０のカウント値とが入力される。図１９では、フィールド数カウンター２１０のカウント値をフィールド数カウント値と表記し、ラインアドレスカウンター２３０のカウント値をラインアドレスカウント値と表記している。 FIG. 19 shows a flowchart of an operation example of the VSYNC 0 generation circuit 240.
The VSYNC0 generation circuit 240 receives the count value of the field number counter 210 and the count value of the line address counter 230. In FIG. 19, the count value of the field number counter 210 is expressed as a field number count value, and the count value of the line address counter 230 is expressed as a line address count value.

フィールド数カウンター２１０のカウント値が「３」、且つ、ラインアドレスカウンター２３０のカウント値が「１３」のとき（ステップＳＴ４０：Ｙ）、ＶＳＹＮＣ０生成回路２４０は、フラグ信号ＶＳＹＮＣ０を「１」に設定する（ステップＳＴ４２）。その後、ステップＳＴ４０に戻る。ステップＳＴ４０において判定されるラインアドレスカウンター２３０のカウント値は、フレームの切り替えタイミングに対応したカウント値として設定したものであり、該カウント値は「１３」でなくてもよく、１フレーム内の所定のタイミングであればよい。   When the count value of the field number counter 210 is “3” and the count value of the line address counter 230 is “13” (step ST40: Y), the VSYNC0 generation circuit 240 sets the flag signal VSYNC0 to “1”. (Step ST42). Then, it returns to step ST40. The count value of the line address counter 230 determined in step ST40 is set as a count value corresponding to the frame switching timing, and the count value does not have to be “13”. Any timing is acceptable.

一方、フィールド数カウンター２１０のカウント値が「３」で、ラインアドレスカウンター２３０のカウント値が「１３」ではないとき（ステップＳＴ４０：Ｎ）、ＶＳＹＮＣ０生成回路２４０は、フラグ信号ＶＳＹＮＣ０を「０」に設定する（ステップＳＴ４２）。その後、ステップＳＴ４０に戻る。   On the other hand, when the count value of the field number counter 210 is “3” and the count value of the line address counter 230 is not “13” (step ST40: N), the VSYNC0 generation circuit 240 sets the flag signal VSYNC0 to “0”. Set (step ST42). Then, it returns to step ST40.

以上のようにＶＳＹＮＣ０生成回路２４０は、第４フィールドでラインアドレスカウンター２３０のカウント値が「１３」となるフレームの切り替えタイミングにおいて、フラグ信号ＶＳＹＮＣ０を「１」に設定することができる。   As described above, the VSYNC 0 generation circuit 240 can set the flag signal VSYNC 0 to “1” at the frame switching timing when the count value of the line address counter 230 becomes “13” in the fourth field.

図２０に、ｎライン反転数カウンター２６０の動作例のフロー図を示す。
ｎライン反転数カウンター２６０には、水平同期信号ＨＳＹＮＣ、ｎライン反転数レジスター２５０のレジスター値、フラグ信号ＶＳＹＮＣ０が入力される。図２０では、ｎライン反転数カウンター２６０のカウント値をｎライン反転数カウント値と表記している。 FIG. 20 shows a flowchart of an operation example of the n-line inversion number counter 260.
The n-line inversion counter 260 receives the horizontal synchronization signal HSYNC, the register value of the n-line inversion register 250, and the flag signal VSYNC0. In FIG. 20, the count value of the n-line inversion number counter 260 is expressed as an n-line inversion number count value.

水平同期信号ＨＳＹＮＣが「１」又はフラグ信号ＶＳＹＮＣ０が「１」のとき（ステップＳＴ５０：Ｙ）、ｎライン反転数カウンター２６０は、カウント値が（極性反転ライン数／４−１）であるか否かを判定する（ステップＳＴ５２）。ステップＳＴ５２における極性反転ライン数は、ｎライン反転数レジスター２５０のレジスター値により設定される。カウント値が（極性反転ライン数／４−１）であると判定されたとき（ステップＳＴ５２：Ｙ）、ｎライン反転数カウンター２６０は、カウント値を「０」に初期化し（ステップＳＴ５４）、ステップＳＴ５０に戻る（リターン）。カウント値が（極性反転ライン数／４−１）ではないと判定されたとき（ステップＳＴ５２：Ｎ）、ｎライン反転数カウンター２６０は、カウント値をインクリメントし（ステップＳＴ５６）、ステップＳＴ５０に戻る（リターン）。   When the horizontal synchronization signal HSYNC is “1” or the flag signal VSYNC0 is “1” (step ST50: Y), the n-line inversion number counter 260 determines whether the count value is (polarity inversion line number / 4-1). Is determined (step ST52). The number of polarity inversion lines in step ST52 is set by the register value of the n line inversion number register 250. When it is determined that the count value is (polarity inversion line number / 4-1) (step ST52: Y), the n-line inversion number counter 260 initializes the count value to “0” (step ST54). Return to ST50 (return). When it is determined that the count value is not (polarity inversion line number / 4-1) (step ST52: N), the n-line inversion number counter 260 increments the count value (step ST56) and returns to step ST50 ( return).

ステップＳＴ５０において、水平同期信号ＨＳＹＮＣが「１」又はフラグ信号ＶＳＹＮＣ０が「１」ではないとき（ステップＳＴ５０：Ｎ）、ｎライン反転数カウンター２６０は、カウント値を更新しない（ステップＳＴ５８）。その後、ステップＳＴ５０に戻る（リターン）。   In step ST50, when the horizontal synchronization signal HSYNC is not “1” or the flag signal VSYNC0 is not “1” (step ST50: N), the n-line inversion number counter 260 does not update the count value (step ST58). Thereafter, the process returns to step ST50 (return).

以上のように、ｎライン反転数カウンター２６０は、ｎライン反転数レジスター２５０に設定された極性反転ライン数毎に、ｎライン反転駆動のためのライン数をカウントすることができる。このとき、フラグ信号ＶＳＹＮＣ０が「１」のとき、ｎライン反転駆動のためのライン数をカウントするカウント値を強制的にインクリメントすることができる。   As described above, the n-line inversion number counter 260 can count the number of lines for n-line inversion driving for each number of polarity inversion lines set in the n-line inversion number register 250. At this time, when the flag signal VSYNC0 is “1”, the count value for counting the number of lines for n-line inversion driving can be forcibly incremented.

図２１に、極性レジスター２７０の動作例のフロー図を示す。
極性レジスター２７０には、水平同期信号ＨＳＹＮＣ、ｎライン反転数カウンター２６０のカウント値が入力される。図２１では、ｎライン反転数カウンター２６０のカウント値をｎライン反転数カウント値、極性レジスター２７０のレジスター値を極性レジスター値と表記している。 FIG. 21 shows a flowchart of an operation example of the polarity register 270.
The polarity register 270 receives the horizontal synchronization signal HSYNC and the count value of the n-line inversion counter 260. In FIG. 21, the count value of the n-line inversion number counter 260 is expressed as an n-line inversion number count value, and the register value of the polarity register 270 is expressed as a polarity register value.

水平同期信号ＨＳＹＮＣが「１」のとき（ステップＳＴ６０：Ｙ）、極性レジスター２７０は、ｎライン反転数カウンター２６０のカウント値が（極性反転ライン数／４−１）であるか否かを判定する（ステップＳＴ６２）。このカウント値が（極性反転ライン数／４−１）であると判定されたとき（ステップＳＴ６２：Ｙ）、極性レジスター２７０は、極性レジスター２７０のレジスター値を反転後の論理レベルの極性反転信号ＦＲを出力する（ステップＳＴ６４）。ステップＳＴ６４では、極性レジスター２７０のレジスター値を反転させた値が、再度、極性レジスター２６に設定される。その後、ステップＳＴ６０に戻る（リターン）。   When the horizontal synchronization signal HSYNC is “1” (step ST60: Y), the polarity register 270 determines whether or not the count value of the n-line inversion number counter 260 is (polarity inversion line number / 4-1). (Step ST62). When it is determined that this count value is (number of polarity inversion lines / 4-1) (step ST62: Y), the polarity register 270 reverses the register value of the polarity register 270 to the polarity inversion signal FR of the logic level. Is output (step ST64). In step ST64, the value obtained by inverting the register value of the polarity register 270 is set in the polarity register 26 again. Thereafter, the process returns to step ST60 (return).

カウント値が（極性反転ライン数／４−１）ではないと判定されたとき（ステップＳＴ６２：Ｎ）、極性レジスター２７０は、極性レジスター２７０のレジスター値に対応した論理レベルの極性反転信号ＦＲを出力する（ステップＳＴ６６）。或いは、ステップＳＴ６０において水平同期信号ＨＳＹＮＣが「１」ではないとき（ステップＳＴ６０：Ｎ）、極性レジスター２７０は、極性レジスター２７０のレジスター値に対応した論理レベルの極性反転信号ＦＲを出力する（ステップＳＴ６６）。その後、ステップＳＴ６０に戻る（リターン）。   When it is determined that the count value is not (polarity inversion line number / 4-1) (step ST62: N), the polarity register 270 outputs a polarity inversion signal FR having a logic level corresponding to the register value of the polarity register 270. (Step ST66). Alternatively, when the horizontal synchronization signal HSYNC is not “1” in step ST60 (step ST60: N), the polarity register 270 outputs a polarity inversion signal FR having a logical level corresponding to the register value of the polarity register 270 (step ST66). ). Thereafter, the process returns to step ST60 (return).

以上のように、極性レジスター２７０は、極性反転させるライン数ｎに応じて、極性反転信号ＦＲを出力することができる。   As described above, the polarity register 270 can output the polarity inversion signal FR according to the number of lines n whose polarity is inverted.

図２２に、極性反転制御回路２００の動作例のタイミング図を示す。図２２は、ライン数が「１６」、ｎが「１２」（＝３ブロック）のときのタイミング例を表している。   FIG. 22 shows a timing diagram of an operation example of the polarity inversion control circuit 200. FIG. 22 shows an example of timing when the number of lines is “16” and n is “12” (= 3 blocks).

垂直同期信号ＶＳＹＮＣが「１」になると、１垂直走査期間を分割した各フィールドが開始される。各フィールドでは、水平同期信号ＨＳＹＮＣが「１」となるたびに１水平走査期間が開始される。コモンアドレスカウンター２２０のカウント値は、１水平走査期間毎に更新される。ここで、１フレームの最終フィールドである第４フィールドになると、コモンアドレスカウンター２２０のカウント値「３」で、ラインアドレスカウンター２３０のカウント値が「１３」になると、フラグ信号ＶＳＹＮＣ０が「１」に設定される。これにより、ｎライン反転数カウンター２６０のカウント値が強制的にインクリメントされ、これ以降、極性反転制御が継続される。ｎライン反転数カウンター２６０のカウント値を強制的にインクリメントすることで、極性反転期間（極性反転信号ＦＲがＨレベルの期間又はＬレベルの期間）がインクリメントされた分だけ短縮される。   When the vertical synchronization signal VSYNC becomes “1”, each field obtained by dividing one vertical scanning period is started. In each field, one horizontal scanning period is started each time the horizontal synchronization signal HSYNC becomes “1”. The count value of the common address counter 220 is updated every horizontal scanning period. Here, when the fourth field which is the final field of one frame is reached, the count value of the common address counter 220 is “3”, and when the count value of the line address counter 230 is “13”, the flag signal VSYNC0 is set to “1”. Is set. As a result, the count value of the n-line inversion number counter 260 is forcibly incremented, and thereafter the polarity inversion control is continued. By forcibly incrementing the count value of the n-line inversion number counter 260, the polarity inversion period (period in which the polarity inversion signal FR is at H level or L level) is shortened by an increment.

以上のように、極性反転制御回路２００は、ライン数ｎに応じて論理レベルの反転が繰り返される極性反転信号ＦＲを出力する一方で、フレームの切り替えタイミングにおいて１水平走査期間分を短縮することができる。   As described above, the polarity inversion control circuit 200 outputs the polarity inversion signal FR in which the logic level inversion is repeated according to the number of lines n, while shortening one horizontal scanning period at the frame switching timing. it can.

図２３に、本実施形態における液晶駆動装置１００の駆動タイミングの一例を示す。図２３では、図２２と同様の条件におけるコモン電極の波形及びセグメント電極の波形を表す。セグメント電極の波形は、全点灯オン時の波形である。   FIG. 23 shows an example of the drive timing of the liquid crystal drive device 100 in the present embodiment. 23 shows the waveform of the common electrode and the waveform of the segment electrode under the same conditions as in FIG. The waveform of the segment electrode is a waveform when all the lights are on.

図２３に示すように、４ラインのコモン電極が同時選択され、選択パターンに応じた選択電圧が供給される。第１フレームから第２のフレームのフレーム切り替えタイミングにおいて、極性反転期間が短縮される（図２３のＴ１）。この後、コモン電極及びセグメント電極は、４ライン同時選択のＭＬＳ駆動法でｎライン反転駆動が引き続き行われる。これにより、デューティー比を変化させずに、バイアス電位のずれや駆動波形の歪みのバランスに起因することなく、コモン電極に印加される実効電圧の差が生じず、液晶パネル２０における濃淡の縞模様の発生を抑えることができるようになる。   As shown in FIG. 23, four lines of common electrodes are simultaneously selected, and a selection voltage corresponding to the selection pattern is supplied. At the frame switching timing from the first frame to the second frame, the polarity inversion period is shortened (T1 in FIG. 23). Thereafter, the common electrode and the segment electrode are continuously subjected to n-line inversion driving by the MLS driving method in which four lines are simultaneously selected. As a result, the difference in effective voltage applied to the common electrode does not occur without changing the duty ratio, and due to the deviation of bias potential and the balance of distortion of the drive waveform. Can be suppressed.

〔電子機器〕
上記の実施形態における液晶駆動装置又は該液晶駆動装置が適用された液晶パネル２０や液晶装置１０は、次のような電子機器に適用できる。 〔Electronics〕
The liquid crystal driving device or the liquid crystal panel 20 or the liquid crystal device 10 to which the liquid crystal driving device is applied in the above embodiment can be applied to the following electronic devices.

図２４（Ａ）、図２４（Ｂ）に、本実施形態が適用された電子機器の構成の斜視図を示す。図２４（Ａ）は、モバイル型のパーソナルコンピューターの構成の斜視図を表す。図２４（Ｂ）は、携帯電話機の構成の斜視図を表す。   24A and 24B are perspective views of the configuration of an electronic device to which the present embodiment is applied. FIG. 24A illustrates a perspective view of a configuration of a mobile personal computer. FIG. 24B illustrates a perspective view of a structure of a mobile phone.

図２４（Ａ）に示すパーソナルコンピューター８００は、本体部８１０と、表示部８２０とを含む。表示部８２０として、上記の実施形態における液晶パネル２０又は液晶装置１０が適用される。本体部８１０は、ホストプロセッサーを含み、この本体部８１０にはキーボード８３０が設けられる。即ち、パーソナルコンピューター８００は、少なくとも上記の実施形態における液晶駆動装置１００を含んで構成される。キーボード８３０を介した操作情報がホストプロセッサーによって解析され、その操作情報に応じて表示部８２０に画像が表示される。   A personal computer 800 illustrated in FIG. 24A includes a main body portion 810 and a display portion 820. As the display unit 820, the liquid crystal panel 20 or the liquid crystal device 10 in the above embodiment is applied. The main body 810 includes a host processor, and the main body 810 is provided with a keyboard 830. That is, the personal computer 800 includes at least the liquid crystal driving device 100 in the above-described embodiment. The operation information via the keyboard 830 is analyzed by the host processor, and an image is displayed on the display unit 820 according to the operation information.

図２４（Ｂ）に示す携帯電話機９００は、本体部９１０と、表示部９２０とを含む。表示部９２０として、上記の実施形態における液晶パネル２０又は液晶装置１０が適用される。本体部９１０は、ホストプロセッサーを含み、この本体部９１０にはキーボード９３０が設けられる。即ち、携帯電話機９００は、上記の実施形態における液晶駆動装置１００を含んで構成される。キーボード９３０を介した操作情報がホストプロセッサーによって解析され、その操作情報に応じて表示部９２０に画像が表示される。   A cellular phone 900 illustrated in FIG. 24B includes a main body portion 910 and a display portion 920. As the display unit 920, the liquid crystal panel 20 or the liquid crystal device 10 in the above embodiment is applied. The main body 910 includes a host processor, and the main body 910 is provided with a keyboard 930. That is, the mobile phone 900 includes the liquid crystal driving device 100 in the above embodiment. Operation information via the keyboard 930 is analyzed by the host processor, and an image is displayed on the display unit 920 in accordance with the operation information.

なお、上記の実施形態又が適用された電子機器として、図２４（Ａ）、図２４（Ｂ）に示すものに限定されるものではない。例えば、情報携帯端末（ＰＤＡ：Personal Digital Assistants）、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ（Point of sale system）端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。   Note that the electronic device to which the above embodiment or embodiment is applied is not limited to the one shown in FIGS. 24A and 24B. For example, personal digital assistants (PDAs), digital still cameras, televisions, video cameras, car navigation devices, pagers, electronic notebooks, electronic paper, calculators, word processors, workstations, video phones, POS (Point of sale systems ) Devices such as terminals, printers, scanners, copiers, video players and touch panels.

以上、本発明に係る液晶駆動装置、液晶装置、電子機器、及び液晶駆動方法等を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。   The liquid crystal driving device, the liquid crystal device, the electronic apparatus, the liquid crystal driving method, and the like according to the present invention have been described based on the above embodiment, but the present invention is not limited to the above embodiment. For example, the present invention can be implemented in various modes without departing from the gist thereof, and the following modifications are possible.

（１）上記の実施形態では、液晶駆動装置がＭＬＳ駆動法により駆動する例を説明したが、本発明はこれに限定されるものではない。   (1) In the above embodiment, an example in which the liquid crystal driving device is driven by the MLS driving method has been described, but the present invention is not limited to this.

（２）上記の実施形態では、４ラインを同時選択するＭＬＳ駆動法を例に説明したが、同時選択ライン数に本発明が限定されるものではない。また、上記の実施形態において説明した液晶パネルの表示ライン数、ｎライン反転駆動において極性反転させるライン数ｎ、又はコモン電極の選択パターンに、本発明が限定されるものではない。   (2) In the above embodiment, the MLS driving method for simultaneously selecting four lines has been described as an example, but the present invention is not limited to the number of simultaneously selected lines. Further, the present invention is not limited to the number of display lines of the liquid crystal panel described in the above embodiment, the number of lines n to be polarity-inverted in n-line inversion driving, or the common electrode selection pattern.

（３）上記の実施形態において、極性反転制御回路２００が図１５の構成を有するものとして説明したが、本発明は極性反転制御回路２００の構成に限定されるものではない。例えばＶＳＹＮＣ０生成回路は、レジスター等によっても実現することができ、この場合には、判定条件のラインアドレスカウンター２３０のカウント値「１２」とすればよい。本実施形態のように組み合わせ回路で実現することで、回路規模を小さくすることができる。   (3) Although the polarity inversion control circuit 200 has been described as having the configuration of FIG. 15 in the above embodiment, the present invention is not limited to the configuration of the polarity inversion control circuit 200. For example, the VSYNC0 generation circuit can be realized by a register or the like. In this case, the count value of the line address counter 230 of the determination condition may be “12”. By realizing with a combinational circuit as in this embodiment, the circuit scale can be reduced.

（４）上記の実施形態では、ｎライン反転数カウンター２６０が、カウント値を「１」だけインクリメントするものとして説明したが、本発明はこれに限定されるものではない。例えば、インクリメント値Ｐをレジスターに設定するようにし、このレジスターのインクリメント値だけ、ｎライン反転数カウンター２６０のカウント値を更新（加算又は減算）するようにしてもよい。   (4) In the above embodiment, the n-line inversion number counter 260 has been described as incrementing the count value by “1”, but the present invention is not limited to this. For example, the increment value P may be set in a register, and the count value of the n-line inversion number counter 260 may be updated (added or subtracted) by the increment value of this register.

（５）上記の実施形態では、フラグ信号ＶＳＹＮＣ０により１フレーム内に１度だけ、ｎライン反転数カウンター２６０のカウント値を強制的に更新するものとして説明したが、本発明はこれに限定されるものではない。例えば複数のフラグ信号を１フレーム内の予め決められたタイミングで「１」に設定できるようにし、複数のフラグ信号のいずれかが「１」に設定されているときにｎライン反転数カウンター２６０のカウント値を強制的に更新するようにしてもよい。こうすることで、１フレーム内の複数のタイミングで、極性反転期間を所定数の水平走査期間だけ増加又は減少させることができるようになる。   (5) In the above embodiment, it has been described that the count value of the n-line inversion counter 260 is forcibly updated only once in one frame by the flag signal VSYNC0. However, the present invention is limited to this. It is not a thing. For example, a plurality of flag signals can be set to “1” at a predetermined timing within one frame, and when any one of the plurality of flag signals is set to “1”, the n-line inversion counter 260 The count value may be forcibly updated. Thus, the polarity inversion period can be increased or decreased by a predetermined number of horizontal scanning periods at a plurality of timings in one frame.

（６）上記の実施形態では、フラグ信号ＶＳＹＮＣ０により１フレーム内に１度だけ、ｎライン反転数カウンター２６０のカウント値を強制的に更新するものとして説明したが、本発明はこれに限定されるものではない。例えばＶＳＹＮＣ０生成回路が、複数フレーム内に１又は複数回だけフラグ信号ＶＳＹＮＣ０を「１」に設定するようにしてもよい。この場合、複数フレーム内の１又は複数のタイミングで、極性反転期間を所定数の水平走査期間だけ増加又は減少させることができるようになる。   (6) In the above embodiment, the flag signal VSYNC0 is described as forcibly updating the count value of the n-line inversion counter 260 only once in one frame. However, the present invention is limited to this. It is not a thing. For example, the VSYNC0 generation circuit may set the flag signal VSYNC0 to “1” only once or a plurality of times in a plurality of frames. In this case, the polarity inversion period can be increased or decreased by a predetermined number of horizontal scanning periods at one or more timings in the plurality of frames.

（７）上記の実施形態において、液晶駆動装置、液晶装置、電子機器、及び液晶駆動方法等として説明したが、本発明はこれに限定されるものではなく、例えば本発明に係る液晶駆動方法により実現される液晶パネルの画像表示方法等であってもよい。   (7) In the above embodiment, the liquid crystal driving device, the liquid crystal device, the electronic device, the liquid crystal driving method, and the like have been described. However, the present invention is not limited to this, for example, by the liquid crystal driving method according to the present invention. The image display method of the liquid crystal panel implement | achieved etc. may be sufficient.

１０…液晶装置、 ２０…液晶パネル、 ２２…画素形成領域、
３０…ホストプロセッサー、 ４０…電源回路、 １００…液晶駆動装置、
１１０…ホストプロセッサー用インターフェイス、 １１２…発振回路、
１１４…制御回路、 １１６…コモンアドレスデコーダー、
１１８…コモン出力演算回路、 １２０…コモンドライバー、
１２２…ページアドレス制御回路、 １２４…カラムアドレス制御回路、
１２６…ラインアドレス制御回路、 １２８…画像データＲＡＭ、
１３０…画像データラッチ回路、 １３２…ＭＬＳデコーダー、
１３４…セグメントドライバー、 ２００…極性反転制御回路、
２１０…フィールド数カウンター、 ２２０…コモンアドレスカウンター、
２３０…ラインアドレスカウンター、 ２４０…ＶＳＹＮＣ０生成回路、
２５０…ｎライン反転数レジスター、 ２６０…ｎライン反転数カウンター、
２７０…極性レジスター、 ８００…パーソナルコンピューター、
８１０，９１０…本体部、 ８２０，９２０…表示部、 ８３０，９３０…キーボード、
９００…携帯電話機、 ＣＯＭ０〜ＣＯＭＱ…コモン電極、
ＦＩＥＬＤ…フィールド信号、 ＦＲ…極性反転信号、 ＨＳＹＮＣ…水平同期信号、
ＳＥＧ０〜ＳＥＧＲ…セグメント電極、 ＶＳＹＮＣ…垂直同期信号、
ＶＳＹＮＣ０…フラグ信号 DESCRIPTION OF SYMBOLS 10 ... Liquid crystal device, 20 ... Liquid crystal panel, 22 ... Pixel formation area,
30 ... Host processor, 40 ... Power supply circuit, 100 ... Liquid crystal drive,
110: Host processor interface 112: Oscillator circuit,
114: Control circuit, 116: Common address decoder,
118 ... Common output arithmetic circuit, 120 ... Common driver,
122: Page address control circuit, 124 ... Column address control circuit,
126: Line address control circuit, 128: Image data RAM,
130: Image data latch circuit, 132: MLS decoder,
134 ... segment driver 200 ... polarity inversion control circuit,
210 ... Field number counter, 220 ... Common address counter,
230 ... line address counter, 240 ... VSYNC0 generation circuit,
250 ... n line inversion number register, 260 ... n line inversion number counter,
270 ... Polarity register, 800 ... Personal computer,
810, 910 ... main body, 820, 920 ... display, 830, 930 ... keyboard,
900 ... mobile phone, COM0-COMQ ... common electrode,
FIELD ... Field signal, FR ... Polarity inversion signal, HSYNC ... Horizontal synchronization signal,
SEG0 to SEGR: Segment electrode, VSYNC: Vertical synchronization signal,
VSYNC0 ... Flag signal

Claims (10)

液晶パネルを駆動する液晶駆動装置であって、
Ｓ（Ｓは２以上の自然数）ライン同時選択駆動法により前記液晶パネルを駆動する駆動部と、
前記駆動部による前記液晶パネルの駆動信号をｎ（ｎは自然数）ライン毎に極性反転制御を行う極性反転制御部とを含み、
Ｗ（Ｗは自然数）フレーム内の１又は複数のタイミングで、前記駆動信号の極性反転期間をＰ（Ｐは自然数）水平走査期間だけ増加又は減少させ、
前記極性反転制御の極性は、第１レベルと第２レベルとを含み、
前記Ｓライン同時選択駆動法は、１フレームを分割した複数のフィールドで駆動し、
前記複数のフィールドのそれぞれのフィールドについて、前記第１レベルの極性期間と前記第２レベルの極性期間とがＷフレームの周期期間内において等しくなることを特徴とする液晶駆動装置。 A liquid crystal driving device for driving a liquid crystal panel,
A driving unit for driving the liquid crystal panel by S (S is a natural number of 2 or more) line simultaneous selection driving method;
A polarity inversion control unit that performs polarity inversion control for each n (n is a natural number) line of the driving signal of the liquid crystal panel by the driving unit;
Increase or decrease the polarity inversion period of the drive signal by P (P is a natural number) horizontal scanning period at one or more timings in a W (W is a natural number) frame;
The polarity of the polarity inversion control includes a first level and a second level,
The S-line simultaneous selection driving method is driven by a plurality of fields obtained by dividing one frame,
The liquid crystal driving device according to claim 1, wherein, for each of the plurality of fields, the first level polarity period and the second level polarity period are equal in a W frame period . 液晶パネルを駆動する液晶駆動装置であって、
Ｓ（Ｓは２以上の自然数）ライン同時選択駆動法により前記液晶パネルを駆動する駆動部と、
前記駆動部による前記液晶パネルの駆動信号をｎ（ｎは自然数）ライン毎に極性反転制御を行う極性反転制御部とを含み、
Ｗ（Ｗは自然数）フレーム内の１又は複数のタイミングで、前記駆動信号の極性反転期間をＰ（Ｐは自然数）水平走査期間だけ増加又は減少させ、
前記極性反転制御部は、
ｎライン反転駆動により極性を反転させるライン数をカウントする極性反転ライン数カウンターを含み、
前記極性反転ライン数カウンターは、
Ｗフレーム内の１又は複数のタイミングで、カウント値をＰだけ増加又は減少させることを特徴とする液晶駆動装置。 A liquid crystal driving device for driving a liquid crystal panel,
A driving unit for driving the liquid crystal panel by S (S is a natural number of 2 or more) line simultaneous selection driving method;
A polarity inversion control unit that performs polarity inversion control for each n (n is a natural number) line of the driving signal of the liquid crystal panel by the driving unit;
Increase or decrease the polarity inversion period of the drive signal by P (P is a natural number) horizontal scanning period at one or more timings in a W (W is a natural number) frame;
The polarity reversal controller is
a polarity inversion line number counter for counting the number of lines whose polarity is inverted by n-line inversion driving,
The polarity inversion line number counter is
A liquid crystal driving device , wherein a count value is increased or decreased by P at one or more timings in a W frame . 請求項１又は２において、
Ｐは、奇数であることを特徴とする液晶駆動装置。 In claim 1 or 2 ,
A liquid crystal driving device characterized in that P is an odd number. 請求項１乃至３のいずれかにおいて、
Ｐは、１であることを特徴とする液晶駆動装置。 In any one of Claims 1 thru | or 3 ,
A liquid crystal driving device, wherein P is 1. 請求項１乃至４のいずれか記載の液晶駆動装置と、
前記液晶駆動装置によって駆動される前記液晶パネルとを含むことを特徴とする液晶装置。 A liquid crystal driving device according to any one of claims 1 to 4 ,
And a liquid crystal panel driven by the liquid crystal driving device. 請求項１乃至４のいずれか記載の液晶駆動装置を含むことを特徴とする電子機器。 An electronic apparatus comprising the liquid crystal driving device according to any one of claims 1 to 4. 請求項５記載の液晶装置を含むことを特徴とする電子機器。 An electronic apparatus comprising the liquid crystal device according to claim 5 . Ｓ（Ｓは２以上の自然数）ライン同時選択駆動法により液晶パネルを駆動する液晶駆動方法であって、
前記液晶パネルの駆動信号をｎ（ｎは自然数）ライン毎に極性反転制御を行う極性反転制御ステップと、
前記極性反転制御ステップにおいて極性反転制御された駆動信号を用いて前記液晶パネルを駆動する駆動ステップと、を含み、
前記極性反転制御ステップは、
Ｗ（Ｗは自然数）フレーム内の１又は複数のタイミングで、前記駆動信号の極性反転期間をＰ（Ｐは自然数）水平走査期間だけ増加又は減少させ、
前記極性反転制御の極性は、第１レベルと第２レベルとを含み、
前記Ｓライン同時選択駆動法は、
１フレームを分割した複数のフィールドで駆動し、
前記複数のフィールドのそれぞれのフィールドについて、前記第１レベルの極性期間と前記第２レベルの極性期間とがＷフレームの周期期間内において等しくなることを特徴とする液晶駆動方法。 A liquid crystal driving method for driving a liquid crystal panel by S (S is a natural number of 2 or more) line simultaneous selection driving method,
A polarity inversion control step for performing polarity inversion control for each n (n is a natural number) lines of the driving signal of the liquid crystal panel;
A drive step of driving the liquid crystal panel using a drive signal that has been subjected to polarity inversion control in the polarity inversion control step,
The polarity inversion control step includes
Increase or decrease the polarity inversion period of the drive signal by P (P is a natural number) horizontal scanning period at one or more timings in a W (W is a natural number) frame;
The polarity of the polarity inversion control includes a first level and a second level,
The S line simultaneous selection drive method is:
Drive with multiple fields that divide one frame,
The liquid crystal driving method according to claim 1, wherein, for each of the plurality of fields, the first level polarity period and the second level polarity period are equal in a period period of a W frame . 請求項８において、
Ｐは、奇数であることを特徴とする液晶駆動方法。 In claim 8 ,
A method of driving a liquid crystal, wherein P is an odd number. 請求項８又は９において、
Ｐは、１であることを特徴とする液晶駆動方法。 In claim 8 or 9 ,
A liquid crystal driving method, wherein P is 1.
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