JP5925807B2 - 低電力発振器 - Google Patents

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Description

本発明は、正確な電子発振器に関するものである。
多くの電子回路は、クロック供給源を必要とする。通常、これはマイクロプロセッサを内蔵した回路内にある高周波水晶発振器である。しかし、このような高周波水晶発振器には、大電流が必要となる。そのため、電力に敏感なアプリケーションの場合、タイミング機能の一部に比較的低電力・低周波数のクロック供給源を追加して、または代替として使用することが望ましい。
前記した構成は、マイクロプロセッサと高周波水晶発振器に対する電源供給をできるだけ長い時間低く抑えればバッテリ寿命を維持できる、バッテリ駆動装置において、特に望ましい。このような状況下では、低周波発振器およびそれと連動するタイマを用いて、（例えば、後述する、低平均電力伝送プロトコルに見合う）最小限の電力消費で正確な時間に、マイクロコントローラと高周波水晶発振器に対する起動信号を生成してもよい。
一般的に、低周波数クロック信号は、低周波水晶発振器（例えば、３２．７６８ｋＨｚ水晶発振素子）または弛張発振器回路（例えば、抵抗・コンデンサ（ＲＣ）発振器）を使用して生成される。
３２．７６８ｋＨｚ水晶発振器は、比較的低消費電流（例えば０．５マイクロアンペア）で高い精度（例えば、百万あたり±３０（ｐｐｍ））を出すことができる。しかし、大きな、個別部品である外部水晶を必要とするため、プリント回路基板（ＰＣＢ）上でかなりのスペースを占める。このことは、携帯電話などスペースに制約のあるデバイスでは重大な欠点となる。また、集積回路に接続するために、２つの素子用ピンが追加で必要となる。さらには、外付けの水晶のために、回路の部品表全体がかなり増加することになる。
これとは対照的に、完全に統合された弛張発振器回路は素子用ピンを占有せず、外部部品の必要性も避けられる。また、水晶よりもかなり安上がりでありながら、水晶発振器と同様に低消費電流で作動する。ただし、典型的な精度は±３０万ｐｐｍと、結晶よりもはるか不正確である。（例えば、適切にプログラマブル抵抗を調整することにより）入念な較正を行なえば、±1万ｐｐｍあたりまで精度を高められるが、それでもまだ水晶発振器より３００倍から１０００倍も悪い。
タイミング精度の高さは、応用機器が優れた電力効率を達成するために重要であることが多い。この点は、パケット単位の伝送と時分割多重（ＴＤＭ）を用いる低電力無線システムにおいて特に当てはまる。この場合、スレーブ装置上の多くの回路はスリープ状態の時が多く、マスタ送信機から着信パケットを受信し処理すべき時に必要な部分を起動するために、低周波タイマが使用される。５００マイクロ秒のパケットが1秒ごとに送信される場合、パケットを受信し肯定応答を行なう所要時間は、約１ミリ秒に過ぎない。クロック精度が高ければ、９９．９％の時間まで大幅にシステムの電力消費を下げることも可能なはずである。
しかし、タイマを駆動する低周波クロックが不正確であると、クロックが遅れて送信パケットを見逃してしまう可能性を最小限に抑えるために、余裕をもって早目に無線を受信するウィンドウを開くことが必要となる。従って、クロックが不正確であると、受信回路とマイクロプロセッサを必要時よりも早めに起動させなければならないので、電力が無駄に使われることになる。仮に、良く校正された弛張発振器のように、発振器が±1万ｐｐｍの精度であったとしても、マイクロコントローラを休止期間終了時の１％前には、つまり１秒間の休止期間に対して１０ミリ秒早く、起動させる必要がある。すると、受信機は、理想的な１ミリ秒ではなく１１ミリ秒起動することになり、スレーブ装置のバッテリ寿命が大幅に減少してしまう。
本発明は、従来の低周波発振器の欠点を解消する発振回路を提供することを目的とする。
一態様として、本発明の提供する発振器集積回路は、第一周波数および第二周波数を切り替えできる構成の発振器と、目標周波数である入力を受信すると発振器の平均出力周波数がほぼ目標周波数となるように、入力で決まる間隔で第一周波数と第二周波数を切り替えできるように構成された切り替え手段と、を備える。
本発明のこの態様は、集積回路発振器を動作させる方法にまで及び、ここで当該発振器は第一周波数と第二周波数を切り替えできるように構成されており、当該方法は、目標周波数である入力を受信し、発振器の平均出力周波数がほぼ目標周波数となるように、目標周波数で決まる間隔で第一周波数と第二周波数を切り替えできる。
また、そのような発振器と、さらにマイクロプロセッサまたはマイクロコントローラと、を含む集積回路（例えば、システム・オン・チップ）にまで及ぶ。
したがって、当業者から見ると、本発明により、二つの出力周波数の切り替えパターンを適宜構成することによって、（数多くのサイクル数にわたって平均値を取った場合）当該発振器が目標周波数と完全にもしくはほぼ等しい出力周波数を合成できる。当該発振器は、単に固定コンデンサを固定抵抗またはプログラマブル抵抗器と組み合わせた公知のＲＣ発振器よりもはるかに高い精度で所望の実効出力周波数を生成するように較正することができる。
本発明の実施形態では±１００ｐｐｍの精度が出せると出願人は考えており、従来の較正されたＲＣ発振器に比べ１００倍程度優れていることになる。この精度は、低周波水晶発振器の低消費電力特性を共有しながらも、コスト面およびスペース面の要件は不要で、水晶発振器の精度に近いものとなる。
出力周波数を正確かつ円滑に制御できるように、二つの周波数は類似していることが好ましい。したがって、第一周波数と第二周波数のうちの高い周波数が二つの周波数のうちの低い周波数の二倍未満であることが好ましく、より好ましいのは１０％未満高い状態であり、最も好ましいのは約３％高い状態である。例えば、二つの周波数比は３３：３２またはその近辺となる。この比率は、二つの周波数間の差（絶対的でも相対的でもよい）が、（例えば、当該発振器の電流源を制御することにより）周波数のいずれか一方を調整できる最小単位よりも広く設定されているのが理想的である。こうすることで、発振器周波数の一方または両方の粗の較正後に誤差が残っても、二つの周波数の間で適切に切り替えを行なうことにより補正できる。
通常の動作では、目標周波数は、第一周波数と第二周波数の間の周波数値となるはずである。
発振器の出力は非常に正確に制御することができるので、発振回路からの出力を用いる場合と、水晶発振器あるいは高周波クロックから合成した低周波クロックのような他のクロック供給源の出力を用いる場合とを途切れなく切り替えることが可能である。
切り替え手段への入力は、目標周波数となるデジタル信号またはアナログ信号を含むものである。好ましい実施形態によっては、当該入力は、第一周波数と第二周波数の切り替え比率を表す値そのものを含むかそれを符号化している。この比率は、発振器が、第一周波数で動作しなければならない発振器サイクルの、第二周波数に対する割合を表している。例えば、当該入力は、発振器が二つの周波数の低い方で動作すべき１０２４サイクルごとの発振サイクル数を示すデジタル値（例えば、１０ビットの数）を含んで構成される。切り替え手段は、指示された比率を満たすように、ある期間に二つの周波数を切り替える方法（切り替えパターン）を決定する。
切り替え手段への入力は、発振器の一部を形成するか発振器から分離している、較正制御器によって提供されるのが好ましい。較正制御器は、発振器に提供されるべき更新入力を生成するために、一定間隔で発振器の（微細）較正を行うように構成されている。
当該発振器は、基準クロックと対比して較正されるのが好ましい。この基準クロックは、マイクロプロセッサに接続された比較的高い周波数の水晶のような水晶発振器（例えば、本発振回路の目標周波数よりも一桁、二桁あるいは三桁高速で発振する水晶）から生成される。較正動作は一定間隔で実行すればよいだけなので、高周波水晶に連続的に電源を供給する必要はなく、結果として、本発明により消費電力の節約が可能となる。
当該発振器は、半導体基板上で完全に集積されていることが好ましい。こうすることで、非常にコンパクトとなり、部品表に追加することなく回路に組み込むことができる。
発振回路の発振成分は、適切に設計されたものであればよい。例えば、弛緩型発振器またはリング発振器であってもよい。ただし、どのような設計であれ、例えば、先行サイクルの周波数設定の残存影響が無い状態で、あるサイクルから次のサイクルへ切り替わるなど、二つの周波数を迅速に切り替えることができる必要がある。
ある実施形態では、発振器回路に、第一の値と第二の値に静電容量を変化できる電荷蓄積手段が構成され、その電荷蓄積手段に電流源が接続されて、当該静電容量が第一の値に等しい時には前記第一周波数で、当該静電容量が第二の値に等しい時には前記第二周波数で、発振回路が発振するように形成されている。そして、切り替え手段は、当該入力によって決定される間隔で、第一静電容量値と第二静電容量値に電荷蓄積手段を切り替えるように構成されている。
発振器に、第一の値と第二の値に静電容量を変化できる電荷蓄積手段が構成され、その電荷蓄積手段に電流源が接続されて、当該静電容量が第一の値に等しい時には第一周波数で、当該静電容量が第二の値に等しい時には第二周波数で、発振器が発振するように形成されている集積回路発振器を動作させる方法であって、発振器の平均出力周波数が目標周波数に近似されるように、目標周波数で決まる一定間隔で、第一静電容量値と第二静電容量値に電荷蓄積手段を切り替えるステップで構成されている。
電荷蓄積手段は、一つまたは複数のコンデンサを含むこともある。第一静電容量値と第二静電容量値に連続的に可変してもよいが、二つの値に不連続に切り替わるように構成されるのが好ましい。もちろん、本発明は、二つの静電容量値よりも多い、三つ以上の値を使用するように構成し、三つ以上の値を切り替えるように切り替え手段が配置されていてもよい。ただし、現時点では、実現がより簡単であるにもかかわらず精度と低消費電力という、前述の全利点を備えているので、二つの値のみを使用する実施形態が好ましい。
電荷蓄積手段は、発振器回路に恒久的に接続される第一コンデンサと、（例えば、第一コンデンサと直列にまたは並列に）回路に選択的に接続される第二コンデンサと、電荷蓄積手段の全体としての静電容量を変更するように、第二コンデンサを回路に接続しもしくは回路から切り離すように配置されるスイッチ（例えば、トランジスタ）とを備えている。第二コンデンサは、例えば第一コンデンサの５０％未満や１０％未満など、第一コンデンサよりも小さいことが好ましく、第二コンデンサの有無で合計静電容量が約３％だけしか違わないように、第一コンデンサの静電容量の約３％であるのがさらに好ましい。
別の方法として、電荷蓄積手段が、第一の静電容量および第二の静電容量を有する第一コンデンサおよび第二コンデンサと、一時点で第一コンデンサと第二コンデンサのどちらか一方を発振器回路に組み入れるように配置されるスイッチと、を備えてもよい。この場合、第二の静電容量は、第一の静電容量との差が５０％未満あるいは１０％未満が好ましく、最も好ましいのは３％程度である。例えば、静電容量比は３３：３２であってもよい。
なお、両方の構成に於いて、第一コンデンサもしくは第二コンデンサは、実際には単一の統合された構造からなる必要はなく、複数のコンデンサが全体として単一の電荷蓄積装置のように機能する構成であってもよい。実施形態によっては、クロック周期の半周期ごとに異なるコンデンサを使用する。
電流源は、抵抗手段（例えば、一つ以上の抵抗器）、または任意の他の適切な手段（例えば、有効電流源またはトランジスタ電流源）で構成してもよい。あるいは、プログラマブル電流装置を電流源として構成してもよい。
切り替え手段は、発振器の平均出力周波数が目標周波数に近い値となる任意の適切な方法で、第一の静電容量値と第二の静電容量値のいずれにも切り替えることができる。上記の平均出力とは、例えば、所定周期数といった所定期間に於ける平均出力値のことである。
発振器の出力は、適切な期間にわたって平均化されたもの（例えば、１０２４周期平均）であれば、概ね目標周波数値に等しい、すなわち、±１００ｐｐｍといった許容できる誤差範囲・精度内で、目標周波数に近い値となる。温度変化等の影響により、発振器の出力は、通常は、理論的な目標値そのものとなることはない。また、高周波切り替え動作が限られた周期数にわたり一定比率で行われた場合、理想的な状況下でも、数値の丸め効果により、目標周波数となることはむずかしい。したがって、切り替え手段への入力は、許容入力範囲で一定期間にわたり目標周波数に最も近い出力周波数を与える値となる。
切り替え手段は、比較的滑らかな出力を生成するように、限られた期間を通じて、高周波数周期と低周波数周期を分配するように構成する。例えば、第二周波数での周波数周期の間に、できるだけ均一に第一周波数での周波数周期を分配するように構成する。つまり、いくつかの所定のパターンもしくは分散特性にしたがって、第二周波数の周期に第一周波数の周期を分配する。あるいは、一定期間に周波数変更回数が最大となるように構成することもできる。周波数スイッチを適切に構成することにより、発振器の出力は、平均出力周波数からの偏差が最小（すなわち、時間とともに蓄積される変動が最小）となるように作製できる。
切り替え手段は、任意の適切な切り替え回路または切り替え部品であってもよい。あるいは、限られた期間、第二周波数での周波数周期の間に、できるだけ均一に第一周波数での周波数周期を分配するようにした、シグマ・デルタ変調器を備えてもよい。
効果的に機能するためには、第一周波数の値と第二周波数の値は目標出力周波数が間にくるような設定であるべきである。目標出力の範囲を扱えるように、実施形態によっては、第一の静電容量値および第二の静電容量値の一方または両方を変化できる。発振器は、第一周波数と第二周波数のいずれか、できれば両方の値が、発振器回路内の可変電流の大きさに依存するように構成するのが好ましい。発振器は、プログラマブル電流源を備えてもよく、例えば、電流の大きさを調整して第一周波数と第二周波数のいずれかまたは両方を変更するために用いる、プログラマブル抵抗器もしくはプログラマブル電流源装置が該当する。このような調整は、切り替え手段を制御することにより可能となる出力周波数の微調整と比べると、比較的粗いものとなる。
実施形態によっては、第一周波数と第二周波数の値を目標周波数に間にくるようにいずれかまたは両方を（目標周波数よりも一方は高く、他方は低い）調整する粗の較正が行なわれる。ある実施形態では、発振器は、二つの周波数の高い方を調整することによって粗く較正されるが、その場合に低い周波数の方は、高い方の周波数の固定比率として、あるいは高い方の周波数から一定分差し引いて決定される。
システムクロックのような水晶発振器と対比するときは、粗の較正であってもよい。較正は、電流源を調整することによって、例えば、一つ以上のプログラマブル抵抗器を調整することによって行なわれる。電流源は、例えば２．５％ステップのように発振器の公称周波数の一定割合でプログラム可能なように構成することができる。（公称周波数は、二つの周波数のうちの高い方か低い方、もしくは両者の平均のような中間周波数にすることもできる。）粗の較正の精度（例えば、２．５％）は、粗の較正の後に残る誤差も微細較正動作（以下に記載）によって常に補正できるように、高い方の周波数と低い方の周波数の差（例えば、３％）よりも細かいのが好ましい。そのような粗の較正は、通常、高い方の周波数もしくは低い方の周波数が、従来の較正されたＲＣ発振器と同等である約±２５、０００ｐｐｍの周波数精度になる。
追加としてあるいは代替として、発振器の出力周波数が目標周波数に近い値となるように動作する切り替え手段への入力を生成するために、微細較正動作を行なってもよい。これを行なうことにより、発振器の最終的な精度はおよそ±１００ｐｐｍになる。較正制御器は、第一周波数と第二周波数のそれぞれについて、例えば、所定の目標出力周波数となるように、低い方の周波数で発振器が動作すべき周期の割合を算出して、基準時間（基準クロックと対比して測定）に於ける発振器の出力周期を数え、その数から切り替え手段への入力を導出する。
較正制御器は、粗の較正および/または微細較正をいつ実行するかを決定してもよい。目標出力周波数を較正制御器に提供してもよい。第一周波数と第二周波数が目標周波数をまたがないと判断した場合（例えば微細較正動作を行なうとき）、較正制御器が粗の較正を行なうように構成してもよい。
粗の較正および/または微細較正は、集積回路が最初に電源投入された時またはリセットされた時に実行してもよい。
温度変動または潜在的に回路に影響を与える可能性のある他の要因の影響を考慮して、微細較正は、定期的に行なうなどスケジュールに従って行なうようにする。例えば、３２．７６８ｋＨｚの目標周波数と対比して、０．２５秒毎、３１．７５秒（二進数１１１１１１１*０．２５秒）毎、もしくは他の任意の適切な間隔で微細較正を実行する。
微細較正の間隔は固定でも可変でもよい。実施形態によっては、発振器の過去の精度に関するデータに応じて変えてもよい。例えば、発振器が比較的正確であると判断される場合（例えば、回路が大きな温度変動の影響を受けずに済むため）、較正の間隔を増やす。これにより、基準クロック供給源がスリープ状態である時間を長くでき、その結果、電力を節約できる。
発振器は、マイクロコントローラが起動する時、またはそれが起動する直前に、較正（微細較正および/または粗の較正）してもよい。マイクロコントローラが起動するたびに行なってもよいし、一つ以上の追加条件が満たされた時でもよい。このようなやり方は、マイクロコントローラ用の水晶発振器は、マイクロコントローラが活動状態であればいずれにせよ動作しているので、これらの機会に発振器を較正するために特別に電源投入する必要もないことから、電力消費の観点で効率的である。
このアイデアは、それ自体で新規で独創的であると考えられ、したがって、さらなる態様として、本発明は、発振器集積回路と、水晶発振器と、電源管理部と、較正部とを備えた集積回路を提供し、ここで前記電源管理部は、一つ以上の基準が満たされたときに水晶発振器を作動状態とするように構成され、前記較正部は、水晶発振器と対比して前記発振器集積回路を較正するように構成され、前記集積回路は、前記水晶発振器が作動状態となるときに前記水晶発振器と対比して前記発振器集積回路を較正するように前記較正部が構成されていることを特徴とする。
発振器集積回路は、従来技術の弛張発振器の設計（例えば、ＲＣ発振器）を含む任意の方式でよいが、本発明の第一態様による発振器が好ましい。
集積回路には、水晶発振器を用いてクロックが供給され、水晶発振器と同時にまたは近いタイミングで作動状態になる、マイクロプロセッサまたはマイクロコントローラをさらに備えてもよい。
較正は、水晶発振器またはマイクロプロセッサまたはマイクロコントローラが作動した状態で同時に、あるいはそうした作動状態となる前後の所定時間内に行なうようにする。
電源管理部は、発振器集積回路を用いてクロック供給されるタイマの出力に応じて水晶発振器を作動状態にするように構成してもよい。
較正動作は、もちろん、追加で他の複数の時点にも行なってよい。
集積回路には、クロック供給源として発振器集積回路を使用し実施スケジュールに従って無線パケットを送信または受信するように構成された、無線送信機または無線受信機の全体または一部を形成する回路を含めてもよい。
前述の態様のいずれにおいても、発振回路は、発振器が較正中のときは水晶発振器から生成されたクロック信号を出力し、較正中ではないときには自らの発振に由来するクロック信号を出力するように構成する。このように、発振器は較正時にその出力を一時的に停止する必要はない。二つの出力は、実質的に同じ周波数（例えば、発振器精度の範囲内）であることが好ましい。一方の出力タイプから他方への変更は、出力信号が継ぎ目なく推移するように、一クロック周期以内で行なわれるのが好ましい。
この考え方は、それ自体で新規で独創的であると考えられ、したがって、さらなる態様として、本発明は、発振器集積回路と、水晶発振器と、タイマと、水晶発振器と対比して発振器集積回路を周期的に較正する較正部とを備えた集積回路を提供し、ここで前記集積回路は、前記発振器集積回路が較正中ではないときは前記発振器集積回路に由来するクロック信号を前記タイマが受信し、較正中は前記水晶発振器に由来するクロック信号を前記タイマが受信するように構成されていることを特徴とする。
タイマは、両方の条件下で実質的に同一周波数のクロック信号を受信するのが好ましい。通常、水晶発振器は、発振器集積回路よりも実質的に高い周波数（例えば、桁違いに高い）で発振するので、集積回路には、タイマと水晶発振器もしくは発振器集積回路との間に接続される追加周波数逓倍器もしくは追加周波数分配器のいずれかを含めることになる。
本発明の任意の態様による発振器回路の出力は、例えば、発振器と同じ集積回路上に位置するタイマのような、タイマに送られるのが好ましい。このタイマは、マイクロプロセッサ、マイクロコントローラ、無線送信機部品、無線受信機部品のような回路部品の電源状態を制御するために使用する。
本発明に係る発振器は、必要に応じて較正制御器を備えると説明してきたが、当然のことながら、較正制御器は、集積回路上で発振器回路の他の部品（電荷蓄積手段など）に隣接する必要はなく、離れていてもよい。切り替え手段のような、発振器の他の構成要素についても同じことが言える。発振器の一部の機能は、集積回路上のマイクロプロセッサまたはマイクロコントローラによって全てまたは部分的に実施できる。
本発明のある態様のオプション機能は、それが適切である限り、他のある態様のオプション機能であってよい。いくつかの態様もしくは全ての態様は、組み合わせることで単一の方法または装置とすることもできる。
本発明の特定の好ましい実施形態について、添付図面を参照しながら、ほんの一例として説明する。
は、本発明を具体化した発振器回路の主要部品の概略図である。 は、発振器回路のデジタル部品とアナログ部品の間で授受する信号を示す概略図である。 は、発振器回路のデジタル部品の略図表示である。 は、発振器の切り替えパターンを決めるために使われるシグマ・デルタ回路の略図である。 は、発振器回路のアナログ部品の略図表示である。 は、アナログ回路内の電荷ポンプの回路図である。 は、較正機能のフローチャートである。
図1は、本発明を具現化する３２ｋｉＨｚ（１ｋｉＨｚ＝１０２４ヘルツ）発振回路１の主要部品を図示している。
発振器回路1は、他の周知の部品（図示せず）と共に第一コンデンサ３および第二コンデンサ４を有するＲＣ発振器２を備える。スイッチ５（トランジスタなど）は、閉じた状態のとき、第一コンデンサ３と並列に、第二コンデンサ４を回路に接続する。スイッチ５が開いた状態のときは、第一コンデンサ３だけがＲＣ発振器回路で使用される。比較器６は、供給される基準電圧を使用して、ＲＣ発振器にフィードバックを行なうとともに発振出力を生成する。ＲＣ発振器は、プログラマブル電流源７から制御された電流を受電する。
ＲＣ発振器２からの出力は、較正計数機８を通過し、較正計数機８は制御論理９に接続される。この出力は、また、発振器から出る前に、スイッチ１０（多重変換装置など）を経由する。このスイッチ１０は、ＲＣ発振器出力と、外部接続した１６ＭＨｚ水晶発振器１１（「１６ＭＨｚ−ＸＯＳＣ」）により供給される周波数逓降器１２の出力のいずれも選択できる。周波数逓降器１２は、水晶発振器１１から３２ＫｉＨｚ信号を生成する。
制御論理９は、１６ＭＨｚ水晶発振器１１から入力を受ける。この１６ＭＨｚから４ＭＨｚの信号を導出できる。この４ＭＨｚの信号を用い、ＲＣ発振器２を較正する。制御論理９はまた、コンデンサスイッチ５、出力スイッチ１０、およびプログラマブル電流源７を制御できる。
発振器回路１は、正しく較正されるとＲＣ発振器２から事実上３２ＫｉＨzの信号を出力する。入力電流は、第二コンデンサ４が回路に組み込まれるよう切り替えられたときにはＲＣ発振器の出力周波数が３２ＫｉＨｚを少し下回り、第二コンデンサ４が回路から切り離されるよう切り替えられたときにはＲＣ発振器の出力周波数が３２ＫｉＨｚを少し上回るように設定される。制御論理９は、発振器回路１からの出力が多周期に亘って、無視できる周波数変動はあっても平均して３２ＫｉＨzとなるパターンに従って、各周期毎に第二コンデンサ４を回路に加減すべく切り替えるように、コンデンサスイッチ５を制御する。
このような較正された状態とするため、制御論理９は粗の較正動作と微細較正動作を利用する。
制御論理９は、較正計数機８を用いて、ＲＣ発振器が高い方の周波数で（すなわち第二コンデンサ４が回路から切り離された状態で）動作中の２５６パルスの間に発生する、水晶発振器１１から導出された４ＭＨｚのパルス数を計数する。ＲＣ発振器の周波数が意図する周波数範囲外であると判定された場合、ＲＣ発振器２に供給される電流を許容範囲に収まるまで徐々に増減するようにプログラマブル電流源７を調整することにより、粗の較正を行なう。
粗の較正が正しく行なわれると、微細較正動作を行なうことができる。制御論理９は、ＲＣ発振器が高い方の周波数で（すなわち第二コンデンサ４が回路から切り離された状態で）動作中の２５６パルスの間に発生する、水晶発振器１１から導出された４ＭＨｚのパルス数を計数し、再度、ＲＣ発振器が低い方の周波数で（すなわち第二コンデンサ４が回路に組み込まれた状態で）動作中にも同じものを計数する。制御論理９は、これら二つの計数値を使用して、所望の３２ＫｉＨｚ出力を達成するために較正期間中（例えば、１０２４周期の）に必要とされる、高周波周期と低周波周期の比率を決定する。この計算については、以下でより詳細に説明する。
制御論理９は、最新の上記比率を用いてコンデンサスイッチ５を制御し、所望の周期比率となるようする。高い方の周波数周期の中に均一に低い方の周波数周期を配分するにはシグマ・デルタ回路を使用するが、この点については後により詳しく説明する。
較正動作中は（ＲＣ発振器２が、各周波数で所定の周期回数作動する必要があるので）、ＲＣ発振器２を使用して発振回路１から正確な出力を提供することは不可能である。したがって、制御論理９は、出力スイッチ１０を切り替えて、外部水晶１１から導出される３２ｋｉＨｚ出力信号を発振器１から提供する。水晶由来の出力は、制御論理９が、較正動作が必要であると判断しその動作を待つ間にも用いることができる。
実施詳細については、以下で説明する。
図２は、発振器回路１が、デジタル部２１とアナログ部２２に分かれている様子を示している。デジタル部２１とアナログ部２２間で授受する重要信号の一部が示されている。
アナログ部２２には、デジタル部２１により較正されるＲＣ発振器回路が含まれる。粗の較正と微細較正の動作を行なうことができる。
発振器のデジタル部２１は、マイクロコントローラ（図示せず）や、外部の１６ＭＨｚ水晶発振器１１といった、集積回路の他の部分から入力を受信できる。特に、次の入力信号を受信するように構成されている。
Figure 0005925807
デジタル部２１は、次の信号を出力することができる。
Figure 0005925807
アナログ部２２は次のように３２ＫｉＨｚクロック信号を出力する。
Figure 0005925807
アナログ部２２は、以下の信号入力を介して、デジタル部２１によって制御される。
Figure 0005925807
図３は、デジタル部２１の構造の概略図である。
概観すると、デジタル部２１は、較正間隔タイマ３１、アナログＲＣ発振器用制御回路３２、較正エンジン３３、クロック跳ね防止と４分周の併用回路３４、および１６ＭＨｚ源から３２ＫｉＨｚクロックを生成する周波数逓降モジュール３５で構成される。
デジタル部２１の役割は、発振器の粗の較正を実施し、発振器の微細較正の実施し、発振器から正確な３２ＫｉＨｚクロックの生成させ、外部の１６ＭＨｚ水晶発振器１１から正確な３２ＫｉＨｚクロックの生成させることである。
較正間隔タイマ３１は、デジタル部２１の主制御装置である。pwrupRcoscが「高」である限り常に動作している。次のような役割を果たしている。
・ 電源投入時に、システム内の他モジュール（アナログ部２２と外部の１６ＭＨｚ水晶発振器１１を含む）が正しい順序で始動されるようにする
・ ＲＣ発振器と１６ＭＨｚ水晶発振器由来の出力間の切り替えを継ぎ目なく実行する
・ 較正の期限を決め、その結果、１６ＭＨｚ水晶発振器１１や較正エンジン３３等を起動する
・ pwrupRcoscが「低」になると、システム内の他モジュールを安全に正しい順序で作動停止する
アナログ部２２の制御回路３２は、通常動作時（すなわち２つの較正の間）にアナログＲＣ発振器の制御を行なう。
制御回路３２は完全同期設計で、常にＲＣ発振器のクロックで動作する。
粗の較正には、デジタル部２１は、アナログ部２２を制御するために６ビット信号rcoscProgOutを使用する。リセット後または電源投入後、この値はデフォルト値に設定される。較正エンジン３３は、ＲＣ発振器が高い方の周波数で２５６パルス動作する間に、システムクロック由来の４ＭＨｚクロックからのパルスを計数する。この測定結果を使用して、プログラマブル電流源７を介して発振器に流れる電流を増やしたり減らしたりする。これを、発振器の周波数が、意図する周波数より、０〜２．５％だけ高くなるまで繰り返す。
粗の較正を行なうたびに、その値はステップ一つずつ上または下に変わる。上下に変化した後、較正動作は３２ＫｉＨｚで８周期分の間をおいて（アナログ部２２が安定するのを待って）再始動し、再度計数を行なう。粗の較正が正しく行なわれると、ＲＣ発振器は、rcoscCalが「低」であれば３２ＫｉＨｚの１００．０〜１０２．５％以内、rcoscCalが「高」であれば９７．５〜１００．０％以内で動作する。
微細較正は、アナログ部２２の機能を利用し、１/３２ずつの増分数を選んで発振器周期を長くする。微細較正のアルゴリズムによれば、発振器の公称周期（Ｔ１）とそれよりも長い周期（Ｔ２）を測定し、これらの値から、発振器の平均出力周波数が３２ＫｉＨｚ（３２．７６８ｋＨｚ）になるように、１０２４周期一回分のうち発振器がＴ２で動作する周期の個数Ｎを算出する。
微細較正の場合、ＲＣ発振器の出力周波数は粗の較正と同様に計数するが、ＲＣ発振器の２５６周期の期間中にＲＣ発振器が高い方の周波数で動作するときの４ＭＨｚパルス数Ｘ１と、低い方の周波数で動作するときの４ＭＨｚパルス数Ｘ２とを得るために、高い方の周波数ｆ１と低い方の周波数ｆ２の両方で計数を行なう。
Ｎの値は次のように計算される。
Ｎ（Ｘ１，Ｘ２）＝１０２４＊（３１２５０−Ｘ１）/（Ｘ２−Ｘ１）
(注：３１２５０＝２５６＊４，０００，０００/３２，７６８)
粗の較正が有効であるためは、Ｘ１の値は３１２５０を超えてはならない（もし超えるとエラーと印が付き、粗の較正を調整する必要がある）。Ｘ１は２．５％未満の範囲でこの値を下回ってはならない（これが粗の較正調整のステップ値であるため）。しかし、これはアナログ値なので、現実的にはこの範囲を２倍にするのが賢明である。したがって、微細較正が有効であるためには、Ｘ１は［２９７０９、３１２５０］の範囲内に収まる必要がある。
有効なＸ２の最大値は、アナログ比３３/３２が理想値からどの程度ずれるかを推定することで得られる。安全を見込んで、これを２倍すれば（すなわち３４/３２）Ｘ２の最大許容値として３１２５０＊３４/３２＝３３２０３が得られる。よって、Ｘ２は、［３１２５０、３３２０３］の範囲内に収まる必要がある。
桁あふれの恐れがないように、Ｘ１とＸ２用には１６ビットの計数器を用いる。
計算式は、二つの減算と一つの除算を含む（１０２４の乗算は単なる１０ビット左シフトであるため）。除算は、手間のかかる部分であり、逐次実行される。計算中に切り捨てが発生すると、他方でクロックの周波数がさらにずれてしまうので、そうならないように注意が払われる。較正エンジン３３にある専用部分が、実際の計算を行なう。出力値Ｎは、ＲＣ発振器の制御回路３２に渡される。
ＲＣ発振器は、１０２４周期の長さに於ける平均周波数が３２ＫｉＨｚの±１００ｐｐｍに収まるように制御される。 ＲＣ発振器は、（１０２４−Ｎ）周期分は周波数ｆ１（１/Ｔ１）で動作し、Ｎ周期分は周波数ｆ２（１/Ｔ２）で動作する。出力rcoscCalが「高」のとき、ＲＣ発振器の周波数は約１/３３だけ低減する。
タイミング変動を最小限に抑えるために、較正エンジン３３がｆ１での周期とｆ２での周期を交互に配置する。１０２４周期のうち rcoscCalが「高」であるべき周期数Ｎがいくつなのかは、１０ビットの入力信号で指定する。高い周波数（rcoscCal = 0）と低い周波数（rcoscCal = 1）を均一に分散するために、一次シグマ・デルタ回路を使用する。
図４は、シグマ・デルタ回路を概略的に示したものである。１１ビットのレジスタにつながる１０ビット加算器で構成される。入力値Ｎが加算器に入ると、レジスタ出力からの帰還信号にＮが加算される。この１０ビット帰還値は、レジスタからの出力の最上位ビット以外は全て含む。数学的に言えば、この回路は、１０２４を法として、入力値の増分倍数を計算する。レジスタ出力の最上位ビットでrcoscCalが決まり、入力値の倍数が法である１０２４減る毎に１となる。
微細較正の解像度は、コンデンサ比（Ｃ２/Ｃ１）、および較正間隔（すなわち、当例では１０２４）におけるパルス数ＮＴに直接依存している。達成可能な最小のステップ値は、一つの３２ＫｉＨｚ周期が較正間隔全体の１/３２周期だけ長くなることである。これにより、周波数分解能は次のようになる。
（1/ＮＴ）＊（Ｃ２−Ｃ１）/Ｃ１＝（１/１０２４）＊（１/３２）＝
±１５ｐｐｍ
較正エンジン３３は、較正間隔タイマ３１から直接に制御される。較正を始めるにあたっては、startCalibとenableCalibという二つの信号を受信する。startCalibは、較正を開始するために使用される短いパルス（ＲＣ発振器の一周期）である。enableCalib信号は較正中ずっと「高」に保持される。したがって、enableCalib信号は、較正を中断したり（通常は較正が終了して結果が正しいときであるが、pwrupRcoscが「低」になる場合も含む）安全に停止したりするために使用できる。
較正エンジン３３は、アナログＲＣ発振器からのosc32Ki信号と、較正間隔タイマ３１からのstartCalibおよびenableCalib信号とを除き、完全に同期設計であり、startCalibおよびenableCalib信号は使用前に同期をとる。較正精度を上げるために、同期回路も使用して、ＲＣ発振器のパルス計数を始める前にrcoscInの正エッジを検出する。
クロック跳ね防止と４分周の併用回路３４は、水晶発振器クロックが、本発明の他モジュールで使用される前に、安定した振幅と周波数に確実に達するようにする。確実にするために、クロック跳ね防止回路はクロックを開始する前に１６ＭＨｚのパルスを５００マイクロ秒間計数する。回路３４の４分周部は、較正エンジン３３で使用するための４ＭＨｚクロックを生成する。これは、出力が５０％のデューティ・サイクルとならないように、（４回に１回しかパルスを通さない）クロック開閉を行なうことにより実現できる。
周波数逓降モジュール３５を使用して、１６ＭＨｚの入力クロックから３２ＫｉＨｚの信号を生成する。 １６ＭＨｚは３２ＫｉＨｚの整数倍ではないので、シグマ・デルタ方式を使用して事実上は平均周波数３２ＫｉＨｚのクロックを提供するが、若干のサイクル間変動を伴う。
外部接続した１６ＭＨｚ水晶発振器１１から生成される３２ＫｉＨｚ信号は、ＲＣ発振器に再較正の必要が生じたときや較正動作中に、ＲＣ発振器出力の代わりとして使用される。
図５は、発振回路１のアナログ部２２の主要コンポーネントを示している。これらは、プログラマブル電流・電圧発生器５１と、電荷ポンプ５２と、比較器５３と、デジタル制御モジュール５４とが含まれる。
デジタル制御モジュール５４は、ＳＲラッチ等を含み、最終的なクロック信号を出力する。電荷ポンプ５２は、電流・電圧発生器５１から正確な基準電流を受け取り、電流・電圧発生器５１は一方で比較器５３に正確な基準電圧を提供する。電流・電圧発生器５１へのデジタル入力は、粗の較正を行なうために、公称周波数のたかだか２．５％ステップで電流を調整するようになっている。
図６は、電荷ポンプ５２回路の詳細を示している。電荷ポンプ５２回路は２つに分割され、各々がクロックのそれぞれの半周期で動作する。これはCHRG1_1V2とCHRG2_1V2入力信号によって制御される。 CAL_1V2入力信号は、追加コンデンサＸ２＿ＰとＸ１＿Ｐを回路に接続または切り離すことにより、低い方の周波数と高い方の周波数、つまり３２＊ＣＵｎｉｔ（ＣＡＬ＝０）と３３＊ＣＵｎｉｔ（ＣＡＬ＝１）のいずれかを選択する。２つのＤ型フリップフロップがあることで、CAL_1V2入力信号によるコンデンサ切り替えは、確実に発振器信号と同期する。他にSYNC_1V2入力信号もあり、SYNC_1V2が「高」のとき発振を停止し、「低」になると正しい位相で直ちに発振器を再起動する。
図７では、フローチャートを用いて、発振器回路１の較正処理における主要ステップを一部示している。較正は、リセット後、最後の較正から所定の期間が経過したとき、または１６ＭＨｚ水晶発振器１１が起動するとき（CALSYNCが「高」）に実行される。 Ｘ１とＸ２が正しい範囲の外であると判定された場合、Ｘ１とＸ２とが範囲内に収まるまで、粗の較正が行われる。次いで、高い周波数での発振と低い周波数での発振の比を制御する値fineProgを決定し、微細較正が行なわれる。
校正動作中には、発振器からの出力は外部水晶発振器１１から導出される。
以上、ＲＣを用いる精度の高い発振器回路を説明してきた。回路では３２ＫｉＨｚの出力周波数として説明したが、任意の希望出力周波数でもよいことは理解できるであろう。

Claims (33)

  1. 第一周波数および第二周波数のいずれにも切り替えできる発振器と、
    目標周波数を表す入力を受信すると前記発振器の平均出力周波数が概ね前記目標周波数となるように、前記入力で決まる間隔で前記第一周波数と前記第二周波数のいずれにも切り替えできるように構成された切り替え手段と、
    前記発振器を基準クロックと対比して較正する手段と
    を備え、
    前記発振器が較正中のときは水晶発振器に由来するクロック信号を出力し、前記発振器が較正中ではないときには前記発振器に由来するクロック信号を出力するように構成される
    ことを特徴とする、発振器集積回路。
  2. 前記基準クロックは前記水晶発振器である
    ことを特徴とする、請求項１に記載の発振器集積回路。
  3. 水晶発振器に由来する前記出力は、前記発振器に由来する前記出力と実質的に同じ周波数である
    ことを特徴とする、請求項１または請求項２に記載の発振器集積回路。
  4. 一方の前記出力から他方の前記出力に一クロック周期以内で変わるように構成される
    ことを特徴とする、請求項１から請求項３のいずれか一項に記載の発振器集積回路。
  5. 前記第一周波数と前記第二周波数のうちの高い周波数がこれら二つの周波数のうちの低い周波数の二倍未満である
    ことを特徴とする、請求項１から請求項４のいずれか一項に記載の発振器集積回路。
  6. 前記第一周波数と前記第二周波数のうちの高い周波数がこれら二つの周波数のうちの低い周波数の１０％未満高い状態である
    ことを特徴とする、請求項５に記載の発振器集積回路。
  7. 前記第一周波数と前記第二周波数の一つは増えるように調整可能であり、前記第一周波数と前記第二周波数の差が、前記第一周波数と前記第二周波数の一つを調整できる最小単位よりも広く設定されている
    ことを特徴とする、請求項１から請求項６のいずれか一項に記載の発振器集積回路。
  8. 前記切り替え手段は、前記第一周波数と前記第二周波数の切り替え比率を表す値そのものを含むかそれを符号化している入力を受信するように構成されている
    ことを特徴とする、請求項１から請求項７のいずれか一項に記載の発振器集積回路。
  9. 前記切り替え手段に目標周波数を表す入力を提供し、さらに、前記切り替え手段に更新入力を提供するために一定間隔で前記発振器の較正を行うように構成された、較正制御器を備える
    ことを特徴とする、請求項１から請求項８のいずれか一項に記載の発振器集積回路。
  10. 前記較正制御器は、前記第一周波数と前記第二周波数のそれぞれについて、基準時間に於ける発振器の出力周期を計数し、計数した出力周期の数から前記切り替え手段への入力を導出するように構成されている
    ことを特徴とする、請求項９に記載の発振器集積回路。
  11. 第一の値と第二の値のいずれにも静電容量を変化できる電荷蓄積手段と、
    前記電荷蓄積手段に接続された電流源と
    を備え、
    前記静電容量が前記第一の値に等しいときには前記第一周波数で、前記静電容量が前記第二の値に等しいときには前記第二周波数で発振するように構成される発振回路が形成され、
    前記切り替え手段は、前記入力によって決定される間隔で、前記第一の静電容量値と前記第二の静電容量値のいずれにも前記電荷蓄積手段を切り替えることができるように構成されている
    ことを特徴とする、請求項１から請求項１０のいずれか一項に記載の発振器集積回路。
  12. 前記電荷蓄積手段は、前記発振器回路に恒久的に組み入れられる第一コンデンサと、前記発振器回路に選択的に組み入れられる第二コンデンサとを備える
    ことを特徴とする、請求項１１に記載の発振器集積回路。
  13. 前記電荷蓄積手段は、第一の静電容量および第二の静電容量を有する第一コンデンサおよび第二コンデンサと、
    一時点で前記第一コンデンサと前記第二コンデンサのどちらか一方を前記発振器回路に接続するよう配置されるスイッチと
    を備える
    ことを特徴とする、請求項１１に記載の発振器集積回路。
  14. 前記切り替え手段は、所定のパターンもしくは分散特性にしたがって、第二周波数の周期に第一周波数の周期を分配するように構成される
    ことを特徴とする、請求項１から請求項１３のいずれか一項に記載の発振器集積回路。
  15. 前記切り替え手段は、限られた期間、前記第二周波数での周波数周期の間に、できるだけ均一に前記第一周波数での周波数周期を分配するようにした、シグマ・デルタ変調器を備える
    ことを特徴とする、請求項１から請求項１４のいずれか一項に記載の発振器集積回路。
  16. プログラマブル電流源を備え、
    前記発振器は、前記第一周波数と前記第二周波数のいずれかまたは両方の値が、前記発振器回路内の可変電流の大きさに依存するように構成される
    ことを特徴とする、請求項１から請求項１５のいずれか一項に記載の発振器集積回路。
  17. 発振器集積回路を動作させる方法であって、
    前記発振器集積回路は、第一周波数および第二周波数のいずれにも切り替えできるように構成された発振器を備え、
    目標周波数である入力を受信するステップと、
    発振器の平均出力周波数がほぼ前記目標周波数となるように、前記目標周波数で決まる間隔で前記発振器を前記第一周波数と前記第二周波数のいずれにも切り替えるステップと、
    前記発振器を基準クロックと対比して較正するステップと、
    前記較正中のときは水晶発振器に由来するクロック信号を出力するステップと、
    前記発振器が較正中ではないときには前記発振器に由来するクロック信号を出力するステップと、を含む
    ことを特徴とする方法。
  18. 前記発振器を前記水晶発振器に対して較正するステップを含む
    ことを特徴とする、請求項１７に記載の方法。
  19. 水晶発振器に由来する前記出力は、前記発振器に由来する前記出力と実質的に同じ周波数である
    ことを特徴とする、請求項１７または請求項１８に記載の方法。
  20. 一方の前記出力から他方に一クロック周期以内に変わるステップを含む
    ことを特徴とする、請求項１７から請求項１９のいずれか一項に記載の方法。
  21. 前記第一周波数と前記第二周波数のうちの高い周波数がこれら二つの周波数のうちの低い周波数の二倍未満である
    ことを特徴とする、請求項１７から請求項２０のいずれか一項に記載の方法。
  22. 前記第一周波数と前記第二周波数のうちの高い周波数がこれら二つの周波数のうちの低い周波数の１０％未満高い状態である
    ことを特徴とする、請求項１７から請求項２１のいずれか一項に記載の方法。
  23. 前記入力は、前記第一周波数と前記第二周波数の切り替え比率を表す値そのものを含むかそれを符号化する
    ことを特徴とする、請求項１７から請求項２２のいずれか一項に記載の方法。
  24. さらに、前記目標周波数を表す更新入力を生成するために、一定間隔で前記発振器の較正を行なうステップを含む
    ことを特徴とする、請求項１７から請求項２３のいずれか一項に記載の方法。
  25. 前記第一周波数と前記第二周波数のそれぞれについて、基準時間に於ける発振器の出力周期を数えるステップと、
    その数から前記目標周波数を表す入力を導出するステップと、を含む
    ことを特徴とする、請求項１７から請求項２４のいずれか一項に記載の方法。
  26. 所定のパターンもしくは分散特性にしたがって、第二周波数の周期に第一周波数の周期を分配するように前記発振器を切り替えるステップを含む
    ことを特徴とする、請求項１７から請求項２５のいずれか一項に記載の方法。
  27. 前記第一周波数の値と前記第二周波数の値の少なくとも一つが前記目標出力周波数の値をまたぐように調整することにより、前記発振器の粗の較正を行なうステップを含む
    ことを特徴とする、請求項１７から請求項２６のいずれか一項に記載の方法。
  28. 前記値の前記調整は、電流源を調整することを含む
    ことを特徴とする、請求項２７に記載の方法。
  29. 前記粗の較正は、前記集積回路発振器が電源投入されたときに行なうステップを含む
    ことを特徴とする、請求項２７または請求項２８に記載の方法。
  30. 請求項１から請求項１６のいずれか一項に記載の発振器集積回路と、
    さらにマイクロプロセッサと
    を備える
    ことを特徴とする、集積回路。
  31. マイクロプロセッサが起動する時に発振器を較正するように構成される
    ことを特徴とする、請求項３０に記載の集積回路。
  32. 前記水晶発振器をマイクロプロセッサのシステムクロックとして用いるように構成される
    ことを特徴とする、請求項３０または請求項３１に記載の集積回路。
  33. クロック供給源として発振器集積回路を使用し実施スケジュールに従って無線パケットを送信または受信するように構成された、無線送信機または無線受信機の全体または一部を形成する回路を含む
    ことを特徴とする、請求項３０から請求項３２のいずれか一項に記載の集積回路。
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