JP5916978B2 - Semiconductor device - Google Patents
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Description
この発明は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等の半導体装置に関する。 The present invention relates to a semiconductor device such as an IGBT (Insulated Gate Bipolar Transistor).
電力用半導体装置として、６００Ｖ、１２００Ｖまたは１７００Ｖ等の耐圧クラスのダイオードやＩＧＢＴ等がある。近時、これらのデバイスの特性改善が進んでいる。電力用半導体装置は、高効率で省電力なコンバータ−インバータ等の電力変換装置に用いられており、回転モータやサーボモータの制御に不可欠である。 As a power semiconductor device, there are a diode, IGBT, and the like of a withstand voltage class such as 600V, 1200V, or 1700V. Recently, the characteristics of these devices have been improved. The power semiconductor device is used in a power conversion device such as a converter-inverter that is highly efficient and power-saving, and is indispensable for controlling a rotary motor and a servo motor.
このような電力制御装置には、低損失で省電力であり、また高速、高効率であり、さらに環境に優しい、すなわち周囲に対して悪影響を及ぼさないという特性が要求されている。このような要求に対して、慣用の半導体基板（たとえばシリコンウエハ）の表面側領域を形成後に裏面側を研削等により薄くした後に、その研削面側から所定の濃度で元素をイオン注入し、熱処理をおこなう方法が公知である（たとえば、下記特許文献１参照）。 Such power control devices are required to have characteristics such as low loss and power saving, high speed and high efficiency, and environmental friendliness, that is, no adverse effects on the surroundings. In response to such a demand, after forming a front side region of a conventional semiconductor substrate (for example, a silicon wafer), the back side is thinned by grinding or the like, and then an element is ion-implanted at a predetermined concentration from the ground side to perform heat treatment. The method of performing is known (for example, refer to Patent Document 1 below).
ここで、半導体装置の低損失化のためには、ターンオフ損失と導通損失（オン電圧）のトレードオフ関係を改善する必要がある。具体的には、表面ゲート構造をたとえばトレンチゲート構造にすることでトレードオフ関係が改善される。また、Ｐ+コレクタ層からＮ-ドリフト層への少数キャリアの注入を抑制し、Ｎ-ドリフト層のキャリア濃度を低下することで、トレードオフ関係が改善される。さらに、耐圧が減少しない程度に、Ｎ-ドリフト層を薄くすることでもトレードオフ関係が改善される。 Here, in order to reduce the loss of the semiconductor device, it is necessary to improve the trade-off relationship between the turn-off loss and the conduction loss (ON voltage). Specifically, the trade-off relationship is improved by making the surface gate structure a trench gate structure, for example. Further, the trade-off relationship is improved by suppressing minority carrier injection from the P + collector layer to the N − drift layer and lowering the carrier concentration of the N − drift layer. Further, the trade-off relationship can be improved by reducing the thickness of the N − drift layer so that the breakdown voltage does not decrease.
たとえば、トレンチゲート構造の半導体装置において、エミッタ側のキャリア濃度を増加させた構造が提案されている（たとえば、下記特許文献２参照）。この構造の半導体装置は、トレンチピッチを微細にすることによって、トレンチゲート構造でありながら平面ＰＮ接合の理想耐圧値の９０％以上の耐圧を有する。さらに、この構造の半導体装置は、フローティング領域をなくしてゲート−コレクタ間容量を小さくすることで、ターンオン電流の増加率のゲート制御性を向上させている。このため、低損失なだけでなく、リンギングを抑制して低ＥＭＩノイズ化を達成している。 For example, in a semiconductor device having a trench gate structure, a structure in which the carrier concentration on the emitter side is increased has been proposed (for example, see Patent Document 2 below). The semiconductor device having this structure has a breakdown voltage of 90% or more of the ideal breakdown voltage value of the planar PN junction while having a trench gate structure by reducing the trench pitch. Furthermore, the semiconductor device having this structure improves the gate controllability of the increase rate of the turn-on current by eliminating the floating region and reducing the gate-collector capacitance. For this reason, not only low loss but also ringing is suppressed and low EMI noise is achieved.
また、トレンチ内に厚さの異なるゲート絶縁膜を形成した半導体装置や（たとえば、下記特許文献３および４参照）、チャネル領域の下部に同領域より厚いゲート絶縁膜を形成した半導体装置が提案されている（たとえば、特許文献５および非特許文献１参照）。非特許文献１の半導体装置は、トレンチ底部がＮ+層に接しており、Ｎ-ドリフト層がトレンチゲートで完全に挟まれている。 In addition, semiconductor devices in which gate insulating films having different thicknesses are formed in trenches (for example, see Patent Documents 3 and 4 below), and semiconductor devices in which a gate insulating film thicker than the same region is formed below a channel region have been proposed. (For example, see Patent Document 5 and Non-Patent Document 1). In the semiconductor device of Non-Patent Document 1, the bottom of the trench is in contact with the N + layer, and the N − drift layer is completely sandwiched between the trench gates.
しかしながら、上述した特許文献２の半導体装置では、オフ時の電流阻止状態において、シリコン基板中の電界強度が最大になる箇所はトレンチ底部である。このため、キャリアの注入を促進させる効果を得るためにトレンチを深くすると、その分耐圧が減少するという問題点がある。また、ゲート−エミッタ間容量が増加するため飽和電流値が高くなり、その結果、短絡耐量が著しく低下するという問題点がある。また、トレンチ絶縁膜を厚くすると、閾値が増加してオン電圧が高くなる。したがって、オン電圧と耐圧の両方を向上させるには、セルピッチを小さくしなければならない。しかし、セルピッチを小さくするとセル密度が増加するため、この場合も飽和電流値が増加して短絡耐量が低下するという問題点がある。 However, in the semiconductor device of Patent Document 2 described above, the portion where the electric field strength in the silicon substrate becomes maximum in the current blocking state at the off time is the trench bottom. For this reason, when the trench is deepened to obtain the effect of promoting the injection of carriers, there is a problem that the withstand voltage is reduced accordingly. Further, since the gate-emitter capacitance increases, the saturation current value increases, and as a result, there is a problem that the short-circuit withstand capability is remarkably lowered. Further, when the trench insulating film is thickened, the threshold value increases and the on-voltage increases. Therefore, to improve both the on-voltage and the withstand voltage, the cell pitch must be reduced. However, if the cell pitch is reduced, the cell density increases, and in this case as well, there is a problem in that the saturation current value increases and the short-circuit tolerance decreases.
また、上述した特許文献３の半導体装置では、ゲート絶縁膜の薄い部分と、その下の厚い部分とでトレンチ幅が同じである。したがって、厚い方の酸化膜をさらに厚くする必要がある場合、トレンチ幅を広くしなければならずセルピッチが増大する。セルピッチが増大すると、キャリアの注入を促進する効果が低くなりオン電圧が増加する他、電流阻止時の空乏層がピンチオフしにくくなり、耐圧が低下するという問題点がある。 Further, in the above-described semiconductor device disclosed in Patent Document 3, the trench width is the same in the thin portion of the gate insulating film and the thick portion below the gate insulating film. Therefore, when it is necessary to make the thicker oxide film thicker, the trench width must be increased and the cell pitch is increased. When the cell pitch is increased, the effect of promoting the injection of carriers is reduced and the on-voltage is increased. In addition, the depletion layer at the time of current blocking becomes difficult to pinch off, and the breakdown voltage is lowered.
また、上述した非特許文献１の半導体装置では、トレンチゲートの深さがＮ-ドリフト層の厚さよりも深くなっている。このような構造では、キャリアの実効的なパスがトレンチによって狭くなり、オン電圧が増加してしまう。この現象は、ＩＧＢＴにおいてより顕著となる。また、トレンチ深さが１００μｍを超えるため、その形成は現段階の最新技術をもっても困難である。さらに、電流阻止状態において電界強度が最大となる箇所はトレンチ底部であるため、このように深いトレンチは素子耐圧を著しく低下させる。よって、非特許文献１の半導体装置では、オン電圧と耐圧、ターンオフ損失のいずれも向上させることが困難である。 In the semiconductor device of Non-Patent Document 1 described above, the depth of the trench gate is deeper than the thickness of the N − drift layer. In such a structure, the effective path of carriers is narrowed by the trench, and the on-voltage increases. This phenomenon becomes more prominent in the IGBT. In addition, since the trench depth exceeds 100 μm, its formation is difficult even with the latest technology at the present stage. Furthermore, since the portion where the electric field strength is maximum in the current blocking state is the bottom of the trench, such a deep trench significantly reduces the device breakdown voltage. Therefore, in the semiconductor device of Non-Patent Document 1, it is difficult to improve any of on-voltage, breakdown voltage, and turn-off loss.
この発明は、上述した従来技術による問題点を解消するため、高速かつ低損失な半導体装置を提供することを目的とする。また、この発明は、耐圧の高い半導体装置を提供することを目的とする。また、この発明は、短絡耐量性能の高い半導体装置を提供することを目的とする。また、この発明は、ソフトなスイッチング特性を有する半導体装置を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a high-speed and low-loss semiconductor device in order to solve the above-described problems caused by the prior art. Another object of the present invention is to provide a semiconductor device with high breakdown voltage. Another object of the present invention is to provide a semiconductor device with high short-circuit tolerance performance. Another object of the present invention is to provide a semiconductor device having soft switching characteristics.
上記目的を達成するため、本発明にかかる半導体装置は、第１導電型の第１半導体層と、第１半導体層よりも高濃度で、かつ第１半導体層の第１主面に選択的に設けられた第２導電型の第２半導体層と、第２半導体層よりも高濃度で、かつ第２半導体層に選択的に設けられた第１導電型の第３半導体層と、第１半導体層よりも高濃度で、かつ前記第１半導体層の第２主面側で当該第１半導体層に接して設けられた第１導電型の第４半導体層と、第１半導体層よりも高濃度で、かつ第４半導体層に接して設けられた第２導電型の第５半導体層と、第３半導体層の少なくとも一部に接触する第１電極と、第５半導体層の少なくとも一部に接触する第２電極と、第２半導体層および第３半導体層を貫通し、第１半導体層に達するトレンチ内に設けられたゲート絶縁膜と当該ゲート絶縁膜に接するゲート電極とからなるトレンチゲート構造と、を備えている。ゲート絶縁膜は、第２半導体層の少なくとも一部に接する第１ゲート絶縁膜と、第１半導体層の少なくとも一部に接する第２ゲート絶縁膜と、からなり、第２ゲート絶縁膜の厚さは第１ゲート絶縁膜の厚さよりも厚く、かつ第２ゲート絶縁膜は第１ゲート絶縁膜よりも第１主面と平行方向に張り出し、かつ第１半導体層と第２半導体層との界面から第１ゲート絶縁膜と第２ゲート絶縁膜との境界までの距離が２μｍ以上５μｍ以下であり、トレンチの底面は、第１半導体層の内部に位置し、前記第２ゲート絶縁膜に接する前記ゲート電極の底部は、前記第２ゲート絶縁膜を挟んで前記ゲート電極の底部に対向するとともに底面が曲面状の前記トレンチの底部に沿って形成されており、前記第２電極と前記第５半導体層との界面と、第１主面との面間の距離が１００μｍ以上１６０μｍ以下であり、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜との前記境界から、前記第２ゲート絶縁膜が設けられた前記トレンチの底部までの距離が３μｍ以上１０μｍ以下であり、前記第３半導体層と前記第１電極との境界から、前記第２ゲート絶縁膜が設けられた前記トレンチの底部までの距離が８μｍ以上１５μｍ以下であり、前記第２ゲート絶縁膜の厚さが０．２μｍ以上０．７μｍ以下である。 In order to achieve the above object, a semiconductor device according to the present invention includes a first semiconductor layer of a first conductivity type, a concentration higher than that of the first semiconductor layer, and selectively applied to the first main surface of the first semiconductor layer. A second semiconductor layer of a second conductivity type provided; a third semiconductor layer of a first conductivity type provided at a higher concentration than the second semiconductor layer and selectively provided in the second semiconductor layer; and a first semiconductor A fourth semiconductor layer of a first conductivity type provided in contact with the first semiconductor layer on the second main surface side of the first semiconductor layer, and a concentration higher than that of the first semiconductor layer. And a second conductive type fifth semiconductor layer provided in contact with the fourth semiconductor layer, a first electrode in contact with at least part of the third semiconductor layer, and at least part of the fifth semiconductor layer. Provided in a trench that penetrates the second semiconductor layer and the second and third semiconductor layers and reaches the first semiconductor layer. A trench gate structure composed of a gate electrode in contact with the gate insulating film and the gate insulating film, and a. The gate insulating film includes a first gate insulating film in contact with at least part of the second semiconductor layer and a second gate insulating film in contact with at least part of the first semiconductor layer, and the thickness of the second gate insulating film Is thicker than the thickness of the first gate insulating film, and the second gate insulating film protrudes in a direction parallel to the first main surface than the first gate insulating film, and from the interface between the first semiconductor layer and the second semiconductor layer The distance to the boundary between the first gate insulating film and the second gate insulating film is not less than 2 μm and not more than 5 μm, and the bottom surface of the trench is located inside the first semiconductor layer and is in contact with the second gate insulating film The bottom portion of the electrode is formed along the bottom portion of the trench having a curved bottom surface and opposed to the bottom portion of the gate electrode with the second gate insulating film interposed therebetween, and the second electrode and the fifth semiconductor layer And the first main surface The distance between the surfaces is not less than 100 μm and not more than 160 μm, and the distance from the boundary between the first gate insulating film and the second gate insulating film to the bottom of the trench provided with the second gate insulating film is 3 μm 10 μm or less, and the distance from the boundary between the third semiconductor layer and the first electrode to the bottom of the trench provided with the second gate insulating film is 8 μm or more and 15 μm or less, and the second gate The thickness of the insulating film is not less than 0.2 μm and not more than 0.7 μm.
トレンチの内部に設けられたゲート電極の底部は、第２ゲート絶縁膜が設けられている領域に到達している。また、ゲート電極の、第１ゲート絶縁膜に接する部分は、第３半導体層と第１電極との境界側から第１半導体層と第２半導体層との界面より深い位置まで設けられている。また、第２ゲート絶縁膜の厚さは、当該第２ゲート絶縁膜が設けられた領域におけるトレンチの開口幅の２分の１より薄くなっている。 Bottom of the gate electrode provided in the interior of the bets wrench reaches the region where the second gate insulating film is provided. The portion of the gate electrode that is in contact with the first gate insulating film is provided from the boundary side between the third semiconductor layer and the first electrode to a position deeper than the interface between the first semiconductor layer and the second semiconductor layer. Further, the thickness of the second gate insulating film is thinner than half of the opening width of the trench in the region where the second gate insulating film is provided.
本発明にかかる半導体装置によれば、高速かつ低損失な半導体装置を得られるという効果を奏する。また、本発明にかかる半導体装置によれば、耐圧の高い半導体装置を得られるという効果を奏する。また、本発明にかかる半導体装置によれば、短絡耐量性能の高い半導体装置を得られるという効果を奏する。また、本発明にかかる半導体装置によれば、ソフトなスイッチング特性を有する半導体装置を得られるという効果を奏する。 According to the semiconductor device of the present invention, there is an effect that a high-speed and low-loss semiconductor device can be obtained. Moreover, according to the semiconductor device concerning this invention, there exists an effect that a semiconductor device with a high proof pressure can be obtained. Moreover, according to the semiconductor device concerning this invention, there exists an effect that a semiconductor device with high short circuit tolerance performance can be obtained. Moreover, according to the semiconductor device concerning this invention, there exists an effect that the semiconductor device which has a soft switching characteristic can be obtained.
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下、実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、ＮまたはＰを冠した半導体は、それぞれ電子、正孔が多数キャリアであることを意味する。Ｎ+やＮ-などのように、ＮやＰに付す「＋」または「−」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高濃度または比較的低濃度であることを表す。また、以下の説明においては第１導電型をＮ型とし、第２導電型をＰ型としたが、本発明は第１導電型をＰ型とし、第２導電型をＮ型としても同様に成り立つ。 Hereinafter, preferred embodiments of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. Hereinafter, in the description of the embodiment and all the attached drawings, the same reference numerals are given to the same components, and the overlapping description is omitted. Further, a semiconductor bearing N or P means that electrons and holes are majority carriers, respectively. “+” Or “−” attached to N or P, such as N + or N −, indicates that the impurity concentration is relatively higher or lower than the impurity concentration of the semiconductor to which they are not attached. Represent. In the following description, the first conductivity type is N-type, and the second conductivity type is P-type. However, in the present invention, the first conductivity type is P-type and the second conductivity type is N-type. It holds.
（実施の形態）
（半導体装置の構造）
図１は、実施の形態にかかる半導体装置の構造を示す断面図である。図２は、実施の形態にかかる半導体装置の構造を示す斜視図である。半導体装置１００は、半導体基板にＮ-ドリフト層１が設けられている。Ｎ-ドリフト層１のおもて面（第１主面）側には、Ｐ+ベース層４が設けられている。Ｐ+ベース層４の表面には、Ｐ+コンタクト層５およびＮ+エミッタ層６が選択的に設けられている。また、Ｎ-ドリフト層１の裏面（第２主面）側には、Ｎ+フィールドストップ層２が設けられている。Ｎ+フィールドストップ層２の表面には、Ｐ+コレクタ層３が設けられている。
(Embodiment)
(Structure of semiconductor device)
FIG. 1 is a cross-sectional view illustrating the structure of the semiconductor device according to the embodiment. FIG. 2 is a perspective view illustrating the structure of the semiconductor device according to the embodiment. In the semiconductor device 100, the N − drift layer 1 is provided on a semiconductor substrate. A P + base layer 4 is provided on the front surface (first main surface) side of the N − drift layer 1. P + on the surface of the base layer 4, P + contact layer 5 and the N + emitter layer 6 is selectively provided. An N + field stop layer 2 is provided on the back surface (second main surface) side of the N − drift layer 1. On the surface of the N + field stop layer 2, a P + collector layer 3 is provided.
半導体基板の第１主面側には、Ｎ-ドリフト層１に至るトレンチＴ（Ｔ１，Ｔ２）が設けられている。トレンチＴはその表面をゲート絶縁膜１１（１１ａ，１１ｂ）で覆われている。トレンチＴ内には、ゲート電極１０としてＮ型の低抵抗ポリシリコンが充填されている。また、トレンチＴの開口部には層間絶縁膜９が設けられている。 On the first main surface side of the semiconductor substrate, trenches T (T1, T2) reaching the N − drift layer 1 are provided. The surface of the trench T is covered with the gate insulating film 11 (11a, 11b). The trench T is filled with N-type low-resistance polysilicon as the gate electrode 10. An interlayer insulating film 9 is provided in the opening of the trench T.
トレンチＴは第１トレンチＴ１と第２トレンチＴ２の２段構造になっている。第１トレンチＴ１は、半導体装置の第１主面側に形成されている。第２トレンチＴ２は、第１トレンチＴ１よりも深い位置に形成されている。第２トレンチＴ２を覆う第２ゲート絶縁膜１１ｂは、第１トレンチＴ１を覆う第１ゲート絶縁膜１１ａよりも厚くなっている。それによって、電位をゲート絶縁膜１１の内部に取り込み、電圧阻止状態におけるトレンチ底部の電界強度を緩和することができる。また、トレンチＴを２段構造にして、その深さを深くすることによって、キャリアの注入量を増やすことができる。なお、本実施の形態では、第１トレンチＴ１の深さをたとえば５μｍとし、第１ゲート絶縁膜１１ａの厚さをたとえば０．１μｍとし、第２トレンチＴ２の深さをたとえば３μｍ、５μｍまたは１０μｍとし、第２ゲート絶縁膜１１ｂの厚さをたとえば０．２〜２．０μｍとした。また、Ｐ+ベース層４とＮ-ドリフト層１との界面から第１ゲート絶縁膜１１ａと第２ゲート絶縁膜１１ｂとの境界までの距離をＤとする。 The trench T has a two-stage structure of a first trench T1 and a second trench T2. The first trench T1 is formed on the first main surface side of the semiconductor device. The second trench T2 is formed at a deeper position than the first trench T1. The second gate insulating film 11b covering the second trench T2 is thicker than the first gate insulating film 11a covering the first trench T1. Thereby, the potential can be taken into the gate insulating film 11 and the electric field strength at the bottom of the trench in the voltage blocking state can be relaxed. Moreover, the amount of carriers injected can be increased by forming the trench T in a two-stage structure and increasing its depth. In the present embodiment, the depth of the first trench T1 is, for example, 5 μm, the thickness of the first gate insulating film 11a is, for example, 0.1 μm, and the depth of the second trench T2 is, for example, 3 μm, 5 μm, or 10 μm. The thickness of the second gate insulating film 11b is, for example, 0.2 to 2.0 μm. Further, D is a distance from the interface between the P + base layer 4 and the N − drift layer 1 to the boundary between the first gate insulating film 11a and the second gate insulating film 11b.
また、半導体基板の第１主面側において、Ｐ+コンタクト層５、Ｎ+エミッタ層６、層間絶縁膜９の表面を覆うようにエミッタ電極８が設けられている。また、半導体基板の第２主面側において、Ｐ+コレクタ層３の表面にはコレクタ電極７が設けられている。なお、図２ではエミッタ電極８および層間絶縁膜９の図示は省略されている。 An emitter electrode 8 is provided on the first main surface side of the semiconductor substrate so as to cover the surfaces of the P + contact layer 5, the N + emitter layer 6, and the interlayer insulating film 9. A collector electrode 7 is provided on the surface of the P + collector layer 3 on the second main surface side of the semiconductor substrate. In FIG. 2, the emitter electrode 8 and the interlayer insulating film 9 are not shown.
（半導体装置の製造プロセス）
つぎに、半導体装置１００の製造プロセスについて説明する。半導体装置１００は、半導体基板に標準的なトレンチゲート型ＭＯＳデバイスの形成工程によって、Ｐ+ベース層４、Ｐ+コンタクト層５、Ｎ+エミッタ層６、コレクタ電極７、エミッタ電極８、層間絶縁膜９、ゲート電極１０、ゲート絶縁膜１１を形成するが、ここでは、特にトレンチゲートの形成プロセスについて図示して詳細に説明する。
(Semiconductor device manufacturing process)
Next, a manufacturing process of the semiconductor device 100 will be described. The semiconductor device 100 includes a P + base layer 4, a P + contact layer 5, an N + emitter layer 6, a collector electrode 7, an emitter electrode 8, an interlayer insulating film by a standard trench gate type MOS device forming process on a semiconductor substrate. 9, the gate electrode 10 and the gate insulating film 11 are formed. Here, the formation process of the trench gate will be particularly illustrated and described in detail.
図３〜図１０は、実施の形態にかかる半導体装置の製造プロセスを示す図である。以下、一例として、図１に例示した寸法の半導体装置（耐圧：１２００Ｖクラス、定格電流：７５Ａ）を製造する場合について説明する。まず、図３に示すように、半導体基板として、比抵抗が４０〜８０Ωｃｍ、たとえば６０Ωｃｍの、径が６インチのＮ型ＦＺウエハ２０を用意して、ＦＺウエハ２０の第１主面に酸化膜のマスク２１を形成する。そして、図４に示すように、エッチングによってＦＺウエハ２０にたとえば深さ５μｍの第１トレンチＴ１を形成する。 3 to 10 are diagrams illustrating a manufacturing process of the semiconductor device according to the embodiment. Hereinafter, as an example, a case where a semiconductor device having the dimensions illustrated in FIG. 1 (withstand voltage: 1200 V class, rated current: 75 A) will be described. First, as shown in FIG. 3, an N-type FZ wafer 20 having a specific resistance of 40 to 80 Ωcm, for example, 60 Ωcm and a diameter of 6 inches is prepared as a semiconductor substrate, and an oxide film is formed on the first main surface of the FZ wafer 20. The mask 21 is formed. Then, as shown in FIG. 4, a first trench T1 having a depth of, for example, 5 μm is formed in the FZ wafer 20 by etching.
つぎに、図５に示すように、トレンチＴ１の内面およびマスク２１の表面にたとえば厚さ０．１μｍの第１酸化膜２２を形成する。この第１酸化膜２２は、第１ゲート絶縁膜１１ａ（図１参照）となる。つづいて、図６に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって、第１酸化膜２２の表面にたとえば厚さ０．３μｍの窒化膜２３を成長させる。そして、図示しないレジストを用いて第１トレンチＴ１底部のみを開口するようマスキングをおこなった上でドライエッチングをおこない、第１トレンチＴ１底部の第１酸化膜２２および窒化膜２３を除去する。 Next, as shown in FIG. 5, for example, a first oxide film 22 having a thickness of 0.1 μm is formed on the inner surface of the trench T <b> 1 and the surface of the mask 21. The first oxide film 22 becomes the first gate insulating film 11a (see FIG. 1). Subsequently, as shown in FIG. 6, a nitride film 23 having a thickness of, for example, 0.3 μm is grown on the surface of the first oxide film 22 by CVD (Chemical Vapor Deposition). Then, masking is performed using a resist (not shown) so as to open only the bottom of the first trench T1, and then dry etching is performed to remove the first oxide film 22 and the nitride film 23 at the bottom of the first trench T1.
つづいて、レジストを除去して、残った窒化膜２３をマスクとして２回目のエッチングをおこない、図７に示すように第１トレンチＴ１の底部に第２トレンチＴ２を形成する。ここで、第２トレンチＴ２の深さは、たとえば３μｍ、５μｍまたは１０μｍとする。つぎに、図８に示すように、第２トレンチＴ２の内面に第２酸化膜２４を形成する。この第２酸化膜２４は、第２ゲート絶縁膜１１ｂ（図１参照）となる。第２酸化膜２４の厚さは、第１酸化膜２２よりも厚く、たとえば０．２〜２．０μｍのいずれかであるとよい。このとき、第１酸化膜２２は、窒化膜２３に覆われているために成長しない。つまり、第２酸化膜２４の形成時に第１酸化膜２２は厚くならない。そして、図９に示すように窒化膜２３を除去し、さらにマスク２１を除去する。次いで、図１０に示すように、第１トレンチＴ１および第２トレンチＴ２内にＮ型にドープされた低抵抗ポリシリコン２５を堆積してエッチバックする。 Subsequently, the resist is removed, and a second etching is performed using the remaining nitride film 23 as a mask to form a second trench T2 at the bottom of the first trench T1 as shown in FIG. Here, the depth of the second trench T2 is, for example, 3 μm, 5 μm, or 10 μm. Next, as shown in FIG. 8, a second oxide film 24 is formed on the inner surface of the second trench T2. The second oxide film 24 becomes the second gate insulating film 11b (see FIG. 1). The thickness of the second oxide film 24 is thicker than that of the first oxide film 22, and may be, for example, any of 0.2 to 2.0 μm. At this time, the first oxide film 22 does not grow because it is covered with the nitride film 23. That is, the first oxide film 22 does not become thick when the second oxide film 24 is formed. Then, as shown in FIG. 9, the nitride film 23 is removed, and the mask 21 is further removed. Next, as shown in FIG. 10, N-type doped low resistance polysilicon 25 is deposited in the first trench T1 and the second trench T2 and etched back.
このようにトレンチ構造部を形成した後、ＦＺウエハ２０の第１主面にＰ+ベース層４、Ｐ+コンタクト層５、Ｎ+エミッタ層６を形成する。その後、ＦＺウエハ２０の第２主面に対して研削やウェットエッチングをおこない、ＦＺウエハ２０を所定の厚さにする。１２００Ｖクラスの場合、この段階でのＦＺウエハ２０の厚さは、典型的には１００〜１６０μｍである。本実施の形態では、この段階でのＦＺウエハ２０の厚さは、たとえば１４０μｍである。 After forming the trench structure in this way, the P + base layer 4, the P + contact layer 5, and the N + emitter layer 6 are formed on the first main surface of the FZ wafer 20. Thereafter, grinding or wet etching is performed on the second main surface of the FZ wafer 20 to make the FZ wafer 20 have a predetermined thickness. In the case of the 1200 V class, the thickness of the FZ wafer 20 at this stage is typically 100 to 160 μm. In the present embodiment, the thickness of the FZ wafer 20 at this stage is, for example, 140 μm.
つづいて、ＦＺウエハ２０の第２主面に対して、プロトン（Ｈ+）を照射する。その際、加速電圧は、たとえば１ＭｅＶであり、プロトンのドーズ量は、たとえば１×１０14ａｔｏｍｓ／ｃｍ2である。そして、ＦＺウエハ２０の第２主面にボロンイオン（Ｂ+またはＢＦ2）をイオン注入する。その際、加速電圧は、たとえば５０ｋｅＶであり、ドーズ量は、たとえば１×１０13ａｔｏｍｓ／ｃｍ2である。そして、ＦＺウエハ２０の第２主面に対して、ＹＡＧ２ωレーザ（波長：５３２ｎｍ）とＧａＡｓ系の半導体レーザ（波長：８０８ｎｍ）を同時に照射する。レーザ光を照射する際のエネルギーは、たとえば、ＹＡＧ２ωレーザが２００ｍＪ／ｃｍ2であり、半導体レーザが４０００ｍＪ／ｃｍ2である。 Subsequently, the second main surface of the FZ wafer 20 is irradiated with protons (H + ). In this case, the acceleration voltage is, for example, 1 MeV, and the proton dose is, for example, 1 × 10 14 atoms / cm 2 . Then, boron ions (B + or BF 2 ) are ion-implanted into the second main surface of the FZ wafer 20. At this time, the acceleration voltage is, for example, 50 keV, and the dose amount is, for example, 1 × 10 13 atoms / cm 2 . Then, a YAG 2ω laser (wavelength: 532 nm) and a GaAs-based semiconductor laser (wavelength: 808 nm) are simultaneously irradiated onto the second main surface of the FZ wafer 20. The energy at the time of laser beam irradiation is, for example, 200 mJ / cm 2 for the YAG2ω laser and 4000 mJ / cm 2 for the semiconductor laser.
そして、プロトン照射でできた結晶欠陥を回復してＮ+フィールドストップ層２を形成する。また、ボロンを電気的に活性化してＰ+コレクタ層３を形成する。Ｎ+フィールドストップ層２の厚さは最大で１６μｍであり、ネットドーピング濃度は最大で１×１０15ａｔｏｍｓ／ｃｍ3である。Ｐ+コレクタ層３の厚さは０．５μｍであり、ネットドーピング濃度は最大で１×１０17ａｔｏｍｓ／ｃｍ3である。その後、Ｐ+コレクタ層３の表面にポリイミド膜を、たとえば５μｍの厚さで塗布して、パターニングすることで、図示しないエッジ領域にパッシベーション膜を形成する。最後に、Ｐ+コレクタ層３の表面に、アルミニウム、チタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）の順に金属を成膜してコレクタ電極７を形成し、図１および図２に示す半導体装置１００が完成する。 Then, crystal defects generated by proton irradiation are recovered to form the N + field stop layer 2. Further, boron is electrically activated to form the P + collector layer 3. The N + field stop layer 2 has a maximum thickness of 16 μm and a net doping concentration of 1 × 10 15 atoms / cm 3 at the maximum. The thickness of the P + collector layer 3 is 0.5 μm, and the net doping concentration is 1 × 10 17 atoms / cm 3 at the maximum. Thereafter, a polyimide film is applied to the surface of the P + collector layer 3 to a thickness of 5 μm, for example, and patterned to form a passivation film in an edge region (not shown). Finally, a collector electrode 7 is formed by depositing a metal in the order of aluminum, titanium (Ti), nickel (Ni) and gold (Au) on the surface of the P + collector layer 3, as shown in FIG. 1 and FIG. The semiconductor device 100 is completed.
（半導体装置の特性）
つぎに、半導体装置１００の特性について説明する。図１１は、半導体装置の耐圧と第２ゲート絶縁膜の厚さとの関係を示すグラフである。図１１において、縦軸は半導体装置のブレークダウン電圧（Ｖ）であり、横軸は第２ゲート絶縁膜の厚さ（μｍ）である。また、図１１は、実施の形態にかかる半導体装置１００（以下、本発明の半導体装置という）の第２トレンチＴ２の深さ（ＴＲＤ２）を３μｍ、５μｍ、１０μｍとした場合（第１トレンチＴ１の深さはいずれも５μｍ）について、それぞれの特性をプロットしている。また、比較のため、深さ（ＴＲＤ）５μｍ、７μｍ、１０μｍ、１５μｍのトレンチのみを設けた従来例の半導体装置について、それぞれの特性を示した。
(Characteristics of semiconductor devices)
Next, characteristics of the semiconductor device 100 will be described. FIG. 11 is a graph showing the relationship between the breakdown voltage of the semiconductor device and the thickness of the second gate insulating film. In FIG. 11, the vertical axis represents the breakdown voltage (V) of the semiconductor device, and the horizontal axis represents the thickness (μm) of the second gate insulating film. FIG. 11 shows the case where the depth (TRD2) of the second trench T2 of the semiconductor device 100 according to the embodiment (hereinafter referred to as the semiconductor device of the present invention) is 3 μm, 5 μm, and 10 μm (the first trench T1). Each characteristic is plotted for depths of 5 μm. For comparison, the characteristics of a conventional semiconductor device provided with only trenches having depths (TRD) of 5 μm, 7 μm, 10 μm, and 15 μm are shown.
まず、従来例の半導体装置の場合、トレンチ深さが５μｍ（ＴＲＤ＝５μｍ）の時のブレークダウン電圧は１２７０Ｖ程度である。トレンチを深くすると（ＴＲＤ＝７μｍ、１０μｍ、１５μｍ）、ブレークダウン電圧は徐々に低下して、ＴＲＤ＝１５μｍのとき１２００Ｖ程度となる。 First, in the case of the conventional semiconductor device, the breakdown voltage when the trench depth is 5 μm (TRD = 5 μm) is about 1270V. When the trench is deepened (TRD = 7 μm, 10 μm, 15 μm), the breakdown voltage gradually decreases, and becomes about 1200 V when TRD = 15 μm.
一方、本発明の半導体装置の場合、第２トレンチＴ２の深さがいずれの場合においても（ＴＲＤ２＝３μｍ、５μｍ、１０μｍ）、第２ゲート絶縁膜１１ｂの厚さが１．０μｍ程度までは、従来例と比較してブレークダウン電圧が高くなっている。たとえば、第２トレンチＴ２の深さを１０μｍとすると、第１トレンチＴ１と第２トレンチＴ２の深さの合計は１５μｍとなるが、第２ゲート絶縁膜１１ｂの厚さが１．０μｍのときは従来例と比較してブレークダウン電圧が高くなっている。しかし、第２ゲート絶縁膜１１ｂの厚さが約１．３μｍ以上になると、本発明の半導体装置のブレークダウン電圧は急激に低下して従来例よりも低くなっている。 On the other hand, in the case of the semiconductor device of the present invention, regardless of the depth of the second trench T2 (TRD2 = 3 μm, 5 μm, 10 μm), the thickness of the second gate insulating film 11b is up to about 1.0 μm. The breakdown voltage is higher than that of the conventional example. For example, if the depth of the second trench T2 is 10 μm, the total depth of the first trench T1 and the second trench T2 is 15 μm, but when the thickness of the second gate insulating film 11b is 1.0 μm The breakdown voltage is higher than that of the conventional example. However, when the thickness of the second gate insulating film 11b is about 1.3 μm or more, the breakdown voltage of the semiconductor device of the present invention rapidly decreases and becomes lower than that of the conventional example.
つぎに、従来例の半導体装置と本発明の半導体装置の内部電界強度および静電ポテンシャル分布について説明する。図１２−１は、従来例の半導体装置の内部電界強度分布を示す説明図であり、図１２−２は、従来例の半導体装置の静電ポテンシャル分布を示す説明図である。図１２−１および図１２−２において、トレンチの深さは５μｍである。また、ゲート電圧は０Ｖ、コレクタ−エミッタ間の電圧は１２００Ｖである。縦軸はトレンチ開口部から深さ方向の距離（μｍ）であり、横軸はトレンチ開口部の中心からの距離（μｍ）である（以下、図１５−２まで同じ）。 Next, the internal electric field strength and electrostatic potential distribution of the conventional semiconductor device and the semiconductor device of the present invention will be described. 12A is an explanatory diagram illustrating an internal electric field intensity distribution of a conventional semiconductor device, and FIG. 12B is an explanatory diagram illustrating an electrostatic potential distribution of the conventional semiconductor device. In FIGS. 12-1 and 12-2, the depth of the trench is 5 μm. The gate voltage is 0V, and the collector-emitter voltage is 1200V. The vertical axis represents the distance (μm) in the depth direction from the trench opening, and the horizontal axis represents the distance (μm) from the center of the trench opening (hereinafter the same as in FIG. 15-2).
図１２−２に示すように、従来例の半導体装置では、等電位線がトレンチ底部で曲がり、密に分布している。よって、図１２−１に示すように、電界強度が最大となるのはトレンチ底部である。このため、従来例の半導体装置の耐圧は、トレンチ底部の電界強度で決まる。図１１に示したように、従来例の半導体装置ではトレンチの深さを５μｍ、７μｍ、１０μｍ、１５μｍと変化させても耐圧はおよそ５０Ｖ程度しか変化しないが、これはトレンチ底部の電界強度が２．５×１０5Ｖ／ｃｍ以上と既に十分高い（図１２−１参照）ためである。 As shown in FIG. 12B, in the conventional semiconductor device, equipotential lines are bent at the bottom of the trench and densely distributed. Therefore, as shown in FIG. 12A, the electric field strength is maximized at the bottom of the trench. For this reason, the breakdown voltage of the conventional semiconductor device is determined by the electric field strength at the bottom of the trench. As shown in FIG. 11, in the conventional semiconductor device, the withstand voltage changes only about 50 V even when the trench depth is changed to 5 μm, 7 μm, 10 μm, and 15 μm. This is because the electric field strength at the bottom of the trench is 2 This is because it is already sufficiently high as 5 × 10 5 V / cm or more (see FIG. 12-1).
図１３−１は、第２トレンチを深さ（ＴＤＲ２）５μｍ、第２ゲート絶縁膜を厚さ（ＴＯＸ２）０．２μｍで形成した半導体装置の内部電界強度分布を示す説明図であり、図１３−２は、同半導体装置の静電ポテンシャル分布を示す説明図である。また、図１４−１は、第２トレンチを深さ（ＴＤＲ２）５μｍ、第２ゲート絶縁膜を厚さ（ＴＯＸ２）０．５μｍで形成した半導体装置の内部電界強度分布を示す説明図であり、図１４−２は、同半導体装置の静電ポテンシャル分布を示す説明図である。図１３−１に示すように、第２トレンチＴ２を設けた場合、トレンチ底部の最大電界強度が２．２×１０5Ｖ／ｃｍ程度まで低くなっている。なお、図１３−１では、トレンチ底面の電界強度が２．０×１０5Ｖ／ｃｍ〜２．５×１０5Ｖ／ｃｍの範囲では、０．１×１０5Ｖ／ｃｍ刻みに線を引いている。 FIG. 13A is an explanatory diagram illustrating an internal electric field strength distribution of a semiconductor device in which the second trench is formed with a depth (TDR2) of 5 μm and the second gate insulating film is formed with a thickness (TOX2) of 0.2 μm. -2 is an explanatory view showing an electrostatic potential distribution of the semiconductor device. FIG. 14A is an explanatory diagram showing an internal electric field strength distribution of a semiconductor device in which the second trench is formed with a depth (TDR2) of 5 μm and the second gate insulating film is formed with a thickness (TOX2) of 0.5 μm. FIG. 14B is an explanatory diagram of an electrostatic potential distribution of the semiconductor device. As shown in FIG. 13A, when the second trench T2 is provided, the maximum electric field strength at the bottom of the trench is as low as about 2.2 × 10 5 V / cm. In Figure 13-1, the range field strength of the trench bottom surface is 2.0 × 10 5 V / cm~2.5 × 10 5 V / cm, a line 0.1 × 10 5 V / cm increments Pulling.
さらに、第２ゲート絶縁膜１１ｂの厚さを０．５μｍに厚くすると、図１４−１に示すように、トレンチ底部の高電界領域はゲート絶縁膜１１内に吸収され、トレンチ底部の電界強度は１．８×１０5Ｖ／ｃｍ程度まで下がっている。なお、図１４−１では、トレンチ底面の電界強度が１．５×１０5Ｖ／ｃｍ〜２．０×１０5Ｖ／ｃｍの範囲では、０．１×１０5Ｖ／ｃｍ刻みに線を引いている。この場合、半導体装置の耐圧を、平面ＰＮ接合の理想値と同程度にすることができる。上述したように、従来の半導体装置では、トレンチを深くすると耐圧が減少してしまうが、本発明の半導体装置では、トレンチを深くすることによって耐圧を高めることが可能となる。 Further, when the thickness of the second gate insulating film 11b is increased to 0.5 μm, the high electric field region at the bottom of the trench is absorbed into the gate insulating film 11 as shown in FIG. It has dropped to about 1.8 × 10 5 V / cm. In Figure 14-1, the range field strength of the trench bottom surface is 1.5 × 10 5 V / cm~2.0 × 10 5 V / cm, a line 0.1 × 10 5 V / cm increments Pulling. In this case, the breakdown voltage of the semiconductor device can be made to be about the same as the ideal value of the planar PN junction. As described above, in the conventional semiconductor device, the breakdown voltage decreases when the trench is deepened. However, in the semiconductor device of the present invention, the breakdown voltage can be increased by deepening the trench.
図１５−１は、第２トレンチを深さ（ＴＤＲ２）５μｍ、第２ゲート絶縁膜を厚さ（ＴＯＸ２）１．３μｍで形成した半導体装置の内部電界強度分布を示す説明図であり、図１５−２は、同半導体装置の静電ポテンシャル分布を示す説明図である。図１５では、第２ゲート絶縁膜１１ｂがトレンチの幅よりも厚く成長しており、第２ゲート絶縁膜１１ｂでトレンチ内部が埋められている。このため、第２トレンチＴ２内に低抵抗ポリシリコン（ゲート電極１０）を埋め込むことができなくなっている。 15A is an explanatory diagram illustrating an internal electric field strength distribution of a semiconductor device in which the second trench is formed with a depth (TDR2) of 5 μm and the second gate insulating film is formed with a thickness (TOX2) of 1.3 μm. -2 is an explanatory view showing an electrostatic potential distribution of the semiconductor device. In FIG. 15, the second gate insulating film 11b grows thicker than the width of the trench, and the inside of the trench is filled with the second gate insulating film 11b. For this reason, low resistance polysilicon (gate electrode 10) cannot be embedded in the second trench T2.
第２トレンチＴ２内にポリシリコンが埋め込まれている場合、この領域がフィールドプレートの役割を果たし、等電位線はトレンチ底部に集中する。これは、シリコン酸化膜の比誘電率は３．９であり、シリコンの比誘電率１１．９に対して約３分の１であるためである。一方、トレンチ内にポリシリコンが埋め込まれていないと、図１５−２に示すように、等電位線がゲート絶縁膜の内部に引き寄せられ、その近傍のシリコンにも等電位線が集中し、電界強度が高くなる。この結果、空乏層がコレクタ側に十分広がる前に臨界電界強度（約２．５×１０5Ｖ／ｃｍ）に達し、低い電圧でアバランシェ倍増が生じる。図１１に示したように第２ゲート絶縁膜１１ｂの厚さが１．３μｍ程度以上となると半導体装置の耐圧が大きく低下するのはこのためである。 When polysilicon is buried in the second trench T2, this region serves as a field plate, and equipotential lines are concentrated at the bottom of the trench. This is because the relative dielectric constant of the silicon oxide film is 3.9, which is about one third of the relative dielectric constant of silicon of 11.9. On the other hand, if polysilicon is not buried in the trench, as shown in FIG. 15-2, the equipotential lines are attracted to the inside of the gate insulating film, and the equipotential lines are concentrated on the silicon in the vicinity thereof. Strength increases. As a result, the critical electric field strength (about 2.5 × 10 5 V / cm) is reached before the depletion layer sufficiently extends to the collector side, and avalanche doubling occurs at a low voltage. This is why the breakdown voltage of the semiconductor device is greatly reduced when the thickness of the second gate insulating film 11b is about 1.3 μm or more as shown in FIG.
図１６は、半導体装置のオン電圧と第２ゲート絶縁膜の厚さとの関係を示すグラフである。図１６において、電流密度は１５０Ａ／ｃｍ2である。縦軸は半導体装置のオン電圧（Ｖ）であり、横軸は第２ゲート絶縁膜の厚さ（μｍ）である。また、図１６は、第２トレンチＴ２の深さ（ＴＲＤ２）を３μｍ、５μｍ、１０μｍとした場合（第１トレンチＴ１の深さはいずれも５μｍ）について、それぞれの特性をプロットしている。また、比較のため、深さ（ＴＲＤ）５μｍ、７μｍのトレンチのみを設けた従来例の半導体装置について、それぞれの特性を示した。 FIG. 16 is a graph showing the relationship between the on-voltage of the semiconductor device and the thickness of the second gate insulating film. In FIG. 16, the current density is 150 A / cm 2 . The vertical axis represents the on-voltage (V) of the semiconductor device, and the horizontal axis represents the thickness (μm) of the second gate insulating film. FIG. 16 plots the respective characteristics when the depth (TRD2) of the second trench T2 is 3 μm, 5 μm, and 10 μm (the first trench T1 has a depth of 5 μm). For comparison, the characteristics of a conventional semiconductor device provided with only trenches having a depth (TRD) of 5 μm and 7 μm are shown.
図１６に示すように、第２ゲート絶縁膜の厚さが０．７μｍ以下の場合、本発明の半導体装置のオン電圧は従来例の半導体装置よりも低くなっている。一方、第２ゲート絶縁膜の厚さが１．３μｍ以上となると、本発明の半導体装置のオン電圧は大幅に増加している。これは、上述のように、第２ゲート絶縁膜１１ｂで第２トレンチＴ２内部が埋められて第２トレンチＴ２内にポリシリコンを埋め込むことができないためである。 As shown in FIG. 16, when the thickness of the second gate insulating film is 0.7 μm or less, the on-voltage of the semiconductor device of the present invention is lower than that of the conventional semiconductor device. On the other hand, when the thickness of the second gate insulating film is 1.3 μm or more, the on-voltage of the semiconductor device of the present invention is greatly increased. This is because, as described above, the second trench T2 is filled with the second gate insulating film 11b, and polysilicon cannot be buried in the second trench T2.
図１７〜図２０は、半導体装置のオン状態における等電位分布を示す説明図である。図１７は第２ゲート絶縁膜１１ｂの厚さが０．２μｍの半導体装置、図１８は第２ゲート絶縁膜１１ｂの厚さが１．２μｍの半導体装置、図１９は第２ゲート絶縁膜１１ｂの厚さが１．３μｍの半導体装置、図２０は第２トレンチを設けない従来例の半導体装置である。図１７および図１８に示すように、第２ゲート絶縁膜１１ｂの厚さが１．２μｍ以下の場合、第２トレンチＴ２内にポリシリコンが埋め込まれているので、フィールドプレート効果により、第２トレンチＴ２側面のシリコン部分の電圧降下は０．３Ｖ程度である。 17 to 20 are explanatory diagrams illustrating equipotential distributions in the on state of the semiconductor device. 17 shows a semiconductor device in which the second gate insulating film 11b has a thickness of 0.2 μm, FIG. 18 shows a semiconductor device in which the second gate insulating film 11b has a thickness of 1.2 μm, and FIG. 19 shows the second gate insulating film 11b. A semiconductor device having a thickness of 1.3 μm, FIG. 20 shows a conventional semiconductor device in which no second trench is provided. As shown in FIGS. 17 and 18, when the thickness of the second gate insulating film 11b is 1.2 μm or less, since the polysilicon is buried in the second trench T2, the second trench is caused by the field plate effect. The voltage drop of the silicon portion on the T2 side surface is about 0.3V.
一方、図１９に示すように、第２ゲート絶縁膜１１ｂの厚さが１．３μｍの場合、第２トレンチＴ２内にはポリシリコンが埋め込まれていないので、フィールドプレート効果が得られず、誘電率が低い酸化膜の影響で等電位線が第２トレンチＴ２内部に引き寄せられている。このため、図１９では第２トレンチＴ２側面のシリコン部分の電圧降下が０．４Ｖ近くまで増加している。なお、図２０に示す従来例の半導体装置では、トレンチ下部（第２トレンチが形成される領域付近）の電圧降下は約０．１２Ｖであり、図１９に示すような電圧降下は生じていない。 On the other hand, as shown in FIG. 19, when the thickness of the second gate insulating film 11b is 1.3 μm, since the polysilicon is not embedded in the second trench T2, the field plate effect cannot be obtained, and the dielectric The equipotential lines are drawn inside the second trench T2 due to the influence of the oxide film having a low rate. For this reason, in FIG. 19, the voltage drop of the silicon portion on the side surface of the second trench T2 increases to near 0.4V. In the conventional semiconductor device shown in FIG. 20, the voltage drop at the bottom of the trench (near the region where the second trench is formed) is about 0.12 V, and no voltage drop as shown in FIG. 19 occurs.
図２１は、半導体装置のコレクタ電流密度とコレクタ−エミッタ電圧との関係（Ｉ−Ｖカーブ）を示すグラフである。図２１は、ゲート電圧１５Ｖ（閾値７．２Ｖ）におけるオン状態のＩ−Ｖカーブである。また、縦軸はコレクタ電流密度（Ａ／ｃｍ2）であり、横軸はコレクタ−エミッタ電圧（Ｖ）である。また、図２１は、本発明の半導体装置において第２トレンチＴ２の深さ（ＴＲＤ２）を１０μｍ、第２ゲート絶縁膜１１ｂの厚さ（ＴＯＸ２）を０．２μｍとした場合、および第２トレンチＴ２の深さ（ＴＲＤ２）を１０μｍ、第２ゲート絶縁膜１１ｂの厚さ（ＴＯＸ２）を１．２μｍとした場合について、それぞれの特性を示している。また、比較のため、深さ（ＴＲＤ）５μｍのトレンチのみを設けた従来例の半導体装置の特性も示した。 FIG. 21 is a graph showing the relationship (IV curve) between the collector current density and the collector-emitter voltage of the semiconductor device. FIG. 21 is an on-state IV curve at a gate voltage of 15 V (threshold value: 7.2 V). The vertical axis represents the collector current density (A / cm 2 ), and the horizontal axis represents the collector-emitter voltage (V). FIG. 21 shows the case where the depth (TRD2) of the second trench T2 is 10 μm, the thickness (TOX2) of the second gate insulating film 11b is 0.2 μm, and the second trench T2 in the semiconductor device of the present invention. The characteristics are shown for the case where the depth (TRD2) is 10 μm and the thickness (TOX2) of the second gate insulating film 11b is 1.2 μm. For comparison, the characteristics of a conventional semiconductor device provided with only a trench having a depth (TRD) of 5 μm are also shown.
図２１において、本発明の半導体装置においてＴＯＸ２＝０．２μｍとした場合、コレクタ電流密度が１５０Ａ／ｃｍ2のとき、従来例の半導体装置よりもコレクタ−エミッタ電圧が約０．２Ｖ低くなっている。また、本発明の半導体装置においてＴＯＸ２＝０．２μｍとした場合の方が、従来例の半導体装置よりも微分コンダクタンス（ｄＩ／ｄＶ）が小さくなっており、これにより飽和電流密度を低減することができる。たとえば、本発明の半導体装置においてＴＯＸ２＝０．２μｍとした場合の飽和電流密度は５００Ａ／ｃｍ2、従来例の半導体装置の飽和電流密度は８００Ａ／ｃｍ2である。このように、本発明の半導体装置は、オン電圧のみならず飽和電流密度も低くでき、短絡耐量も高くすることができる。 In FIG. 21, when TOX2 = 0.2 μm in the semiconductor device of the present invention, the collector-emitter voltage is about 0.2 V lower than that of the conventional semiconductor device when the collector current density is 150 A / cm 2 . . Further, in the semiconductor device of the present invention, when TOX2 = 0.2 μm, the differential conductance (dI / dV) is smaller than that of the conventional semiconductor device, which can reduce the saturation current density. it can. For example, in the semiconductor device of the present invention, the saturation current density when TOX2 = 0.2 μm is 500 A / cm 2 , and the saturation current density of the conventional semiconductor device is 800 A / cm 2 . Thus, the semiconductor device of the present invention can reduce not only the on-voltage but also the saturation current density, and can also increase the short-circuit tolerance.
図２２は、半導体装置内部のキャリア濃度分布を示すグラフである。図２２において、縦軸はキャリア濃度（ａｔｏｍｓ／ｃｍ3）であり、横軸はエミッタ電極表面からの距離（μｍ）を示す。また、図２２は、本発明の半導体装置において第１トレンチＴ１および第２トレンチＴ２の合計深さＴｓを１０μｍ（第１トレンチ５μｍ、第２トレンチ５μｍ）とし、第２ゲート絶縁膜１１ｂの厚さ（ＴＯＸ２）を０．２μｍ、１．２μｍ、１．３μｍ、１．５μｍとした場合について、それぞれの特性を示している。また、比較のため、深さ（ＴＲＤ）５μｍのトレンチのみを設けた従来例の半導体装置の特性も示した。本発明の半導体装置でＴＯＸ２＝０．２μｍとした場合、エミッタ電極側のキャリア濃度分布は従来例の半導体装置のおよそ１．６倍になっている。このように、エミッタ電極側のキャリア濃度分布を増加させることによって低オン電圧化を図ることができる。 FIG. 22 is a graph showing the carrier concentration distribution inside the semiconductor device. In FIG. 22, the vertical axis represents the carrier concentration (atoms / cm 3 ), and the horizontal axis represents the distance (μm) from the emitter electrode surface. FIG. 22 shows that the total depth Ts of the first trench T1 and the second trench T2 in the semiconductor device of the present invention is 10 μm (first trench 5 μm, second trench 5 μm), and the thickness of the second gate insulating film 11b. Each characteristic is shown when (TOX2) is 0.2 μm, 1.2 μm, 1.3 μm, and 1.5 μm. For comparison, the characteristics of a conventional semiconductor device provided with only a trench having a depth (TRD) of 5 μm are also shown. When TOX2 = 0.2 μm in the semiconductor device of the present invention, the carrier concentration distribution on the emitter electrode side is approximately 1.6 times that of the conventional semiconductor device. Thus, the on-voltage can be lowered by increasing the carrier concentration distribution on the emitter electrode side.
ここで、Ｐ+ベース層４とＮ-ドリフト層１との界面から第１ゲート絶縁膜１１ａと第２ゲート絶縁膜１１ｂとの境界までの距離をＤとすると（図１参照）、深さＤとオン電圧および耐圧との関係は、以下のようになる。図２３は、深さＤとオン電圧および耐圧との関係を示すグラフである。図２３において、左縦軸はオン電圧（Ｖ）、右縦軸はブレークダウン電圧（Ｖ）、横軸は深さＤ（μｍ）である。まず、オン電圧は深さＤが約２μｍよりも浅くなると急激に増加する。これは、電子の蓄積層となるトレンチがＮ-ドリフト層１へ突き出す領域が短くなることで、チャネルからの電子注入の促進効果が弱まり、その結果、裏面からのホールの注入が減少してしまうことによる。一方、深さＤが約５μｍを超えると耐圧は減少する。これは、トレンチ底部の電界強度の緩和が弱くなり、アバランシェ倍増が低い電圧で生じるためである。以上から、深さＤは２μｍ以上、５μｍ以下であることが望ましい。 Here, when the distance from the interface between the P + base layer 4 and the N − drift layer 1 to the boundary between the first gate insulating film 11a and the second gate insulating film 11b is D (see FIG. 1), the depth D The relationship between the ON voltage and the withstand voltage is as follows. FIG. 23 is a graph showing the relationship between the depth D and the on-voltage and breakdown voltage. In FIG. 23, the left vertical axis represents the on voltage (V), the right vertical axis represents the breakdown voltage (V), and the horizontal axis represents the depth D (μm). First, the on-state voltage increases rapidly when the depth D becomes shallower than about 2 μm. This is because the region in which the trench serving as the electron accumulation layer protrudes to the N − drift layer 1 is shortened, and the effect of promoting the electron injection from the channel is weakened. As a result, the hole injection from the back surface is reduced. It depends. On the other hand, when the depth D exceeds about 5 μm, the breakdown voltage decreases. This is because the relaxation of the electric field strength at the bottom of the trench becomes weak and avalanche multiplication occurs at a low voltage. From the above, it is desirable that the depth D is 2 μm or more and 5 μm or less.
図２４〜図２８は、半導体装置のターンオフ波形を示すグラフである。図２４は、深さ（ＴＲＤ）５μｍのトレンチのみを設けた従来例の半導体装置のターンオフ波形、図２５は、深さ（ＴＲＤ）７μｍのトレンチのみを設けた従来例の半導体装置のターンオフ波形、図２６は本発明の半導体装置において第１トレンチＴ１および第２トレンチＴ２の合計深さＴｓを８μｍ（第１トレンチ５μｍ、第２トレンチ３μｍ）、第２ゲート絶縁膜１１ｂの厚さを０．２μｍとした半導体装置のターンオフ波形、図２７はトレンチの合計深さＴｓを８μｍ（第１トレンチ５μｍ、第２トレンチ３μｍ）、第２ゲート絶縁膜１１ｂの厚さを０．５μｍとした半導体装置のターンオフ波形、図２８はトレンチの合計深さＴｓを１５μｍ（第１トレンチ５μｍ、第２トレンチ１０μｍ）、第２ゲート絶縁膜１１ｂの厚さを０．５μｍとした半導体装置のターンオフ波形をそれぞれ示す。図２４〜図２８は、ゲート抵抗値Ｒｇが２Ω、５Ω、１０Ω、２０Ωの場合について、それぞれ波形を示しており、電流密度は１５０Ａ／ｃｍ2、コレクタ−エミッタ間電圧は６００Ｖである。 24 to 28 are graphs showing turn-off waveforms of the semiconductor device. 24 shows a turn-off waveform of a conventional semiconductor device provided with only a trench having a depth (TRD) of 5 μm, and FIG. 25 shows a turn-off waveform of a conventional semiconductor device provided with only a trench of depth (TRD) of 7 μm. 26, in the semiconductor device of the present invention, the total depth Ts of the first trench T1 and the second trench T2 is 8 μm (first trench 5 μm, second trench 3 μm), and the thickness of the second gate insulating film 11b is 0.2 μm. FIG. 27 shows a turn-off waveform of the semiconductor device in which the total depth Ts of the trench is 8 μm (first trench 5 μm, second trench 3 μm), and the thickness of the second gate insulating film 11b is 0.5 μm. Waveform, FIG. 28 shows that the total depth Ts of the trench is 15 μm (first trench 5 μm, second trench 10 μm), and the thickness of the second gate insulating film 11b is 0.5 μm. A turn-off waveform of the semiconductor device is shown. 24 to 28 show waveforms when the gate resistance value Rg is 2Ω, 5Ω, 10Ω, and 20Ω, the current density is 150 A / cm 2 , and the collector-emitter voltage is 600V.
図２４と図２５とを比較すると、図２５ではストレージ時間がおよそ２倍となっている。このことから、従来例の半導体装置においてトレンチを深くすると、ミラー容量が増加することがわかる。一方、図２４と図２６とを比較すると、第２ゲート絶縁膜１１ｂの厚さを０．２μｍとした半導体装置は、従来例の半導体装置と比較してミラー容量が１０％程度大きい。しかし、図２７に示すように、第２ゲート絶縁膜１１ｂの厚さを０．５μｍと厚くすると、ミラー容量が低減し、ストレージ時間は従来例の半導体装置と同程度となる。また、図２８に示すようにトレンチをさらに深くしても、ストレージ時間は短く、ミラー容量は小さいままである。このように、本発明の半導体装置は、ミラー容量を増加させることなく、オン電圧を小さくできる。また、トレンチの合計深さが８〜１５μｍであっても、十分耐圧を維持しながら低オン電圧を達成できる。 Comparing FIG. 24 and FIG. 25, the storage time is approximately doubled in FIG. From this, it can be seen that the mirror capacitance increases when the trench is deepened in the conventional semiconductor device. On the other hand, comparing FIG. 24 with FIG. 26, the semiconductor device in which the thickness of the second gate insulating film 11b is 0.2 μm has a mirror capacitance of about 10% larger than that of the conventional semiconductor device. However, as shown in FIG. 27, when the thickness of the second gate insulating film 11b is increased to 0.5 μm, the mirror capacitance is reduced, and the storage time is comparable to that of the conventional semiconductor device. In addition, as shown in FIG. 28, even if the trench is further deepened, the storage time is short and the mirror capacitance remains small. Thus, the semiconductor device of the present invention can reduce the on-voltage without increasing the mirror capacitance. Even if the total depth of the trench is 8 to 15 μm, a low on-voltage can be achieved while maintaining a sufficient withstand voltage.
図２９は、半導体装置のオン電圧とターンオフ損失とのトレードオフ特性を示すグラフである。図２９は、本発明の半導体装置においてウエハ厚１２０μｍで第２トレンチＴ２の深さ（ＴＲＤ２）３μｍ、第２ゲート絶縁膜の厚さ（ＴＯＸ２）０．２μｍとした場合、ウエハ厚１２０μｍでＴＲＤ２＝５μｍ、ＴＯＸ２＝０．２μｍとした場合、ウエハ厚１２０μｍでＴＲＤ２＝１０μｍ、ＴＯＸ２＝０．２μｍとした場合、ウエハ厚１１０μｍでＴＲＤ２＝３μｍ、ＴＯＸ２＝０．５μｍとした場合、ウエハ厚１１０μｍでＴＲＤ２＝３μｍ、ＴＯＸ２＝０．２μｍとした場合、また、従来例の半導体装置においてウエハ厚１２０μｍで深さ（ＴＲＤ）５μｍのトレンチのみを設けた場合、ウエハ厚１２０μｍでＴＲＤ＝７μｍのトレンチのみを設けた場合のトレードオフ特性をそれぞれ示している。 FIG. 29 is a graph showing a trade-off characteristic between the on-voltage and the turn-off loss of the semiconductor device. FIG. 29 shows that in the semiconductor device of the present invention, when the wafer thickness is 120 μm, the depth (TRD2) of the second trench T2 is 3 μm, and the thickness of the second gate insulating film (TOX2) is 0.2 μm, the wafer thickness is 120 μm and TRD2 = When 5 μm and TOX2 = 0.2 μm, TRD2 = 10 μm with a wafer thickness of 120 μm, and when TOX2 = 0.2 μm, TRD2 = 3 μm with a wafer thickness of 110 μm, and TRD2 with a thickness of 110 μm when TOX2 = 0.5 μm = 3 μm, TOX2 = 0.2 μm, and in the conventional semiconductor device, when only a trench having a wafer thickness of 120 μm and a depth (TRD) of 5 μm is provided, only a trench having a wafer thickness of 120 μm and TRD = 7 μm is provided. The trade-off characteristics are shown respectively.
オン電圧とターンオフ損失とのトレードオフを改善するためには、Ｎ-ドリフト層１の厚さを薄くする必要があるが、Ｎ-ドリフト層１の厚さを薄くすると半導体装置の耐圧が低下してしまう。しかし、本発明の半導体装置では、従来例の半導体装置と比較して耐圧を向上させることができるので、Ｎ-ドリフト層１の厚さを薄くしても耐圧を維持することができる。図２９に示すように、本発明の半導体装置では、ウエハの厚さを薄くしても耐圧を維持することができるので、同程度の耐圧の半導体装置と比較してターンオフ特性を２０％以上低減することができる。 To improve the trade-off between on-voltage and the turn-off losses, N - it is necessary to reduce the thickness of the drift layer 1, N - when the thickness of the drift layer 1 the breakdown voltage of the semiconductor device is lowered End up. However, since the breakdown voltage can be improved in the semiconductor device of the present invention as compared with the conventional semiconductor device, the breakdown voltage can be maintained even if the thickness of the N − drift layer 1 is reduced. As shown in FIG. 29, in the semiconductor device of the present invention, the breakdown voltage can be maintained even if the thickness of the wafer is reduced. Therefore, the turn-off characteristic is reduced by 20% or more compared to the semiconductor device having the same breakdown voltage. can do.
図３０〜図３３は、本発明の半導体装置の適用例を示す図である。図３０および図３１に示すコンバータ−インバータ回路は、効率良く誘導電動機やサーボモータ等を制御することが可能で、産業や電気鉄道等で広く用いられる。図３０は、コンバータ部にダイオードを適用した例であり、図３１は、コンバータ部にＩＧＢＴを適用した例である。インバータ部には共にＩＧＢＴを適用している。ＩＧＢＴにはフリーホイリングダイオード（ＦＷＤ）がそれぞれ並列に接続されている。 30 to 33 are diagrams showing application examples of the semiconductor device of the present invention. The converter-inverter circuit shown in FIGS. 30 and 31 can efficiently control an induction motor, a servo motor, and the like, and is widely used in industries, electric railways, and the like. FIG. 30 is an example in which a diode is applied to the converter unit, and FIG. 31 is an example in which an IGBT is applied to the converter unit. IGBT is applied to both inverters. A freewheeling diode (FWD) is connected in parallel to each IGBT.
また、図３２に示す力率改善回路（ＰＦＣ回路）は、ＡＣ−ＡＣ変換の入力電流を正弦波状に制御して波形改善をはかる回路であり、スイッチング電源用に用いられる。図３３の回路図は、マトリクスコンバータ回路の全体図およびマトリクスコンバータ回路のスイッチング部の構成を示している。 A power factor correction circuit (PFC circuit) shown in FIG. 32 is a circuit that improves the waveform by controlling the input current of AC-AC conversion in a sine wave shape, and is used for a switching power supply. The circuit diagram of FIG. 33 shows the overall diagram of the matrix converter circuit and the configuration of the switching unit of the matrix converter circuit.
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、実施の形態中に記載した寸法や濃度、電圧値や電流値、温度や時間等の処理条件などの種々の値は一例であり、本発明はそれらの値に限定されるものではない。 As described above, the present invention is not limited to the above-described embodiment, and various modifications can be made. For example, various values such as dimensions, concentrations, voltage values, current values, processing conditions such as temperature and time described in the embodiments are examples, and the present invention is not limited to these values.
以上のように、本発明にかかる半導体装置は、電力用半導体装置に有用であり、特に、ＩＧＢＴモジュールに適している。 As described above, the semiconductor device according to the present invention is useful for a power semiconductor device, and is particularly suitable for an IGBT module.
１ Ｎ-ドリフト層（第１半導体層）
２ Ｎ+フィールドストップ層（第４半導体層）
３ Ｐ+コレクタ層（第５半導体層）
４ Ｐ+ベース層（第２半導体層）
５ Ｐ+コンタクト層
６ Ｎ+エミッタ層（第３半導体層）
７ コレクタ電極（第２電極）
８ エミッタ電極（第１電極）
９ 層間絶縁膜
１０ ゲート電極（第３電極）
１１ ゲート絶縁膜
１１ａ 第１ゲート絶縁膜
１１ｂ 第２ゲート絶縁膜
１００ 半導体装置
1 N − drift layer (first semiconductor layer)
2 N + field stop layer (fourth semiconductor layer)
3 P + collector layer (fifth semiconductor layer)
4 P + base layer (second semiconductor layer)
5 P + contact layer 6 N + emitter layer (third semiconductor layer)
7 Collector electrode (second electrode)
8 Emitter electrode (first electrode)
9 Interlayer insulating film 10 Gate electrode (third electrode)
DESCRIPTION OF SYMBOLS 11 Gate insulating film 11a 1st gate insulating film 11b 2nd gate insulating film 100 Semiconductor device
Claims (4)
前記ゲート絶縁膜は、前記第２半導体層の少なくとも一部に接する第１ゲート絶縁膜と、前記第１半導体層の少なくとも一部に接する第２ゲート絶縁膜と、からなり、
前記第２ゲート絶縁膜の厚さは前記第１ゲート絶縁膜の厚さよりも厚く、かつ前記第２ゲート絶縁膜は前記第１ゲート絶縁膜よりも前記第１主面と平行方向に張り出し、かつ前記第１半導体層と前記第２半導体層との界面から前記第１ゲート絶縁膜と前記第２ゲート絶縁膜との境界までの距離が２μｍ以上５μｍ以下であり、
前記トレンチの底面は、前記第１半導体層の内部に位置し、
前記第２ゲート絶縁膜に接する前記ゲート電極の底部は、前記第２ゲート絶縁膜を挟んで前記ゲート電極の底部に対向するとともに底面が曲面状の前記トレンチの底部に沿って形成されており、
前記第２電極と前記第５半導体層との界面と、第１主面との面間の距離が１００μｍ以上１６０μｍ以下であり、
前記第１ゲート絶縁膜と前記第２ゲート絶縁膜との前記境界から、前記第２ゲート絶縁膜が設けられた前記トレンチの底部までの距離が３μｍ以上１０μｍ以下であり、
前記第３半導体層と前記第１電極との境界から、前記第２ゲート絶縁膜が設けられた前記トレンチの底部までの距離が８μｍ以上１５μｍ以下であり、
前記第２ゲート絶縁膜の厚さが０．２μｍ以上０．７μｍ以下であることを特徴とする半導体装置。 A first conductivity type first semiconductor layer, and a second conductivity type second semiconductor layer selectively provided on the first main surface of the first semiconductor layer, the concentration being higher than that of the first semiconductor layer; A third semiconductor layer of a first conductivity type having a higher concentration than the second semiconductor layer and selectively provided in the second semiconductor layer; a higher concentration than the first semiconductor layer; A first conductive type fourth semiconductor layer provided on and in contact with the first semiconductor layer on the second main surface side of the one semiconductor layer; a higher concentration than the first semiconductor layer; and the fourth semiconductor layer A fifth semiconductor layer of a second conductivity type provided in contact therewith, a first electrode in contact with at least a part of the third semiconductor layer, a second electrode in contact with at least a part of the fifth semiconductor layer, Provided in a trench that penetrates the second semiconductor layer and the third semiconductor layer and reaches the first semiconductor layer A trench gate structure composed of a gate electrode in contact with over gate insulating film and the gate insulating film, a semiconductor device including a,
The gate insulating film includes a first gate insulating film in contact with at least a part of the second semiconductor layer, and a second gate insulating film in contact with at least a part of the first semiconductor layer,
A thickness of the second gate insulating film is greater than a thickness of the first gate insulating film, and the second gate insulating film extends in a direction parallel to the first main surface from the first gate insulating film; and A distance from an interface between the first semiconductor layer and the second semiconductor layer to a boundary between the first gate insulating film and the second gate insulating film is 2 μm or more and 5 μm or less;
A bottom surface of the trench is located inside the first semiconductor layer;
The bottom of the gate electrode in contact with the second gate insulating film is formed along the bottom of the trench having a curved bottom surface while facing the bottom of the gate electrode across the second gate insulating film,
The distance between the interface between the second electrode and the fifth semiconductor layer and the first main surface is 100 μm or more and 160 μm or less,
A distance from the boundary between the first gate insulating film and the second gate insulating film to a bottom of the trench provided with the second gate insulating film is 3 μm or more and 10 μm or less;
The distance from the boundary between the third semiconductor layer and the first electrode to the bottom of the trench provided with the second gate insulating film is 8 μm or more and 15 μm or less,
A semiconductor device, wherein the thickness of the second gate insulating film is 0.2 μm or more and 0.7 μm or less.
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