JP5907409B2 - 力率改善回路及び電源装置 - Google Patents
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Description
力率改善回路は、電流波形を電圧波形に近づけてピーク電流を低減する回路であり、例えば、昇圧チョッパ回路や、入力される交流電圧及び出力電圧を参照して電流が制御されるチョッパ回路が用いられる。
本発明の実施形態は、軽負荷時における力率を改善した力率改善回路及び電源装置を提供することを目的とする。
図1は、第1の実施形態に係る力率改善回路を含む電源装置を例示する回路図である。
図1に表したように、電源装置1は、整流回路2と、力率改善回路3と、力率改善回路3により充電される平滑コンデンサ4と、を備えている。
分割抵抗18、19は、整流回路2の高電位端子8と低電位端子9との間に直列に接続され、力率改善回路3に入力される脈流電圧VREを分割する。なお、分割抵抗18、19の各抵抗値は十分に大きく、分割抵抗18、19を流れる電流は、力率改善回路3に入力される電流IREよりも十分に小さい。
整流回路2は、交流電源7から供給される交流電圧VINを整流した脈流電圧VREを出力する。したがって、整流回路2から出力される脈流電圧VREは、時間とともに値が変化する電圧である。
図2(a)〜(d)の順に脈流電圧VREの瞬時値が大きくなる場合のスイッチング素子5の電流I5の波形を模式的に表している。
図3に表したように、整流回路2から出力される脈流電圧VREは、交流電源7の交流電圧VINを正極正側に折り返した波形になる。また、分割抵抗18、19の抵抗値は十分に大きく、力率改善回路3に入力される電流IREは、ほぼそのままインダクタ12を流れる。制御電圧VGSは、脈流電圧VREに比例する電圧を、負極性側にレベルシフトした電圧である。
また、力率改善回路3は、脈流電圧VRE及び制御電圧VGSが所定値以上のときチョッパ回路として電流臨界モードの動作をし、脈流電圧VRE及び制御電圧VGSが所定値よりも低下すると過渡的な動作を経て、低インピーダンス素子の動作をする。
このように、本実施形態においては、脈流電圧VREに応じて、電流臨界モードと低インピーダンス素子の動作との間を、過渡的な状態を介して連続的に遷移することができる。その結果、脈流電圧VREの全位相において連続的に電流を流すことができ、軽負荷時における力率を改善することができる。
また、本実施形態は、自励式のため回路構成が簡単であり、小型化が可能である。
図4は、第2の実施形態に係る力率改善回路を含む電源装置を例示する回路図である。
図4に表したように、第2の実施形態は、第1の実施形態と比較して、力率改善回路3の制御回路17の構成が異なっている。すなわち、力率改善回路3aは、スイッチング素子5、定電流素子6、インダクタ12、ダイオード13、保護ダイオード14、結合コンデンサ15、帰還巻き線16及び制御回路17aを有する。また、電源装置1aは、整流回路2と力率改善回路3aと平滑コンデンサ4とを備えている。整流回路2と平滑コンデンサ4については、第1の実施形態と同様である。
増幅回路24は、基準電圧生成回路23で生成された基準電圧と、分割抵抗21、22により出力電圧VOUTを分割した電圧と、の差電圧を増幅する。乗算回路25は、分割抵抗18、19で入力電圧VREを分割した電圧と、増幅回路24の出力電圧を乗算する。レベルシフタ20は、乗算回路25の乗算出力を負極性側にレベルシフトして、制御電圧VGSとして出力する。
上記以外の本実施形態の効果については、第1の実施形態と同様である。
図5は、第3の実施形態に係る力率改善回路を含む電源装置を例示する回路図である。
図5に表したように、電源装置1bは、整流回路2と、力率改善回路3bと、力率改善回路3bにより充電される平滑コンデンサ4と、を備えている。整流回路2、平滑コンデンサ4については、第1の実施形態と同様である。
分割抵抗18、19は、整流回路2の高電位端子8と低電位端子9との間に直列に接続され、力率改善回路3bに入力される脈流電圧VREを分割する。なお、分割抵抗18、19の各抵抗値は十分に大きく、分割抵抗18、19を流れる電流は、力率改善回路3bに入力される電流IREよりも十分に小さい。
乗算回路25は、分割抵抗18、19で入力電圧VREを分割した電圧と、分割抵抗21、22で出力電圧VOUTを分割した電圧とを乗算する。乗算回路25は、制御電圧VGSを出力する。制御電圧VGSは、例えば図3に例示した制御電圧VGSを正極性側にレベルシフトした電圧である。
上記のとおり、整流回路2は、交流電源7から供給される交流電圧VINを整流した脈流電圧VREを出力する。
また、制御回路17bは、力率改善回路3bに入力される脈流電圧VREに比例する電圧と、出力電圧VOUTに比例する電圧とを乗算した制御電圧VGSを生成する。制御回路17bは、制御電圧VGSを定電流素子6aのゲートに供給して、定電流素子6aの定電流値を制御する。
上記以外の本実施形態の効果については、第2の実施形態と同様である。
Claims (9)
- インダクタと、
前記インダクタに磁気結合された帰還巻き線と、
高電位出力端子と、
前記インダクタの一端と前記高電位出力端子とに接続されたダイオードと、
前記インダクタの前記一端に接続された第1端子と、前記帰還巻き線の一端の電圧が供給される制御端子と、を有するスイッチング素子と、
前記スイッチング素子に直列に接続され、前記スイッチング素子の電流を制限する定電流素子と、
前記インダクタの他端に入力される入力電圧に応じて、前記定電流素子の定電流値を制御する制御回路と、
を備え、
前記スイッチング素子は、前記入力電圧が相対的に高いときオンの状態とオフの状態とを繰り返し、前記入力電圧が相対的に低いときオンの状態を継続する、力率改善回路。 - 前記スイッチング素子および前記定電流素子は、それぞれノーマリーオン素子である請求項1記載の力率改善回路。
- 前記帰還巻き線の他端と前記定電流素子とが接続される低電位出力端子をさらに備え、
前記制御回路は、前記高電位出力端子と低電位出力端子との間に直列に接続された2つの入力分割抵抗と、ツェナーダイオードと負電圧が供給される抵抗とが直列接続されたレベルシフタと、を有し、
前記入力分割抵抗の接続点は前記ツェナーダイオードに接続され、
前記ツェナーダイオードと前記抵抗との接続点は前記定電流素子の制御端子に接続される、請求項1または2に記載の力率改善回路。 - 前記制御回路は、前記高電位出力端子と低電位出力端子との間に直列に接続された2つの出力分割抵抗と、基準電圧を生成する基準電圧生成回路と、増幅回路と、乗算回路と、をさらに有し、
前記増幅回路は、前記2つの出力分割抵抗により分割された電圧と前記基準電圧との差電圧を増幅し、
前記乗算回路は、前記入力分割抵抗の前記接続点と前記ツェナーダイオードとの間に設けられ、前記入力分割抵抗により分割された前記電圧と前記増幅回路の出力電圧とを乗算し前記ツェナーダイオードに入力する、請求項3記載の力率改善回路。 - 前記帰還巻き線の他端と前記定電流素子とが接続される低電位出力端子をさらに備え、
前記制御回路は、前記高電位出力端子と低電位出力端子との間に直列に接続された2つの入力分割抵抗と、前記高電位出力端子と低電位出力端子との間に直列に接続された2つの出力分割抵抗と、乗算回路と、を有し、
前記乗算回路は、前記入力分割抵抗により分割された電圧と前記出力分割抵抗により分割された電圧とを乗算し、前記定電流素子の制御端子に供給する、請求項1または2に記載の力率改善回路。 - 前記入力電圧が高くなると、前記スイッチング素子に流れる電流は、変動幅が大きくなるように振動する請求項1〜5のいずれか1つに記載の力率改善回路。
- 前記入力電圧が相対的に低いとき、前記スイッチング素子はオンの状態を継続して直流電流を流す請求項1〜6のいずれか1つに記載の力率改善回路。
- 前記制御回路は、前記インダクタの前記一端から出力される出力電圧が相対的に高いとき前記定電流素子の前記定電流値を小さくし、前記インダクタの前記出力電圧が相対的に低いとき前記定電流素子の前記定電流値を大きくする、請求項4〜7のいずれか1つに記載の力率改善回路。
- 請求項1〜8のいずれか1つに記載の力率改善回路と、
前記力率改善回路により充電される平滑コンデンサと、
交流電圧を整流して前記力率改善回路に脈流電圧を供給する整流回路と、
を備えた電源装置。
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