JP5904022B2 - Ａｄ変換装置及びａｄ変換方法 - Google Patents

Description

本発明は、ＡＤ（Analogue-Digital）変換装置及びＡＤ変換方法に関する。

ＡＤ変換装置の一種として、パイプライン型のＡＤ変換装置がある。パイプライン型のＡＤ変換装置は、アナログ信号のＡＤ変換を複数段で行い、各段のＡＤ変換部は、Ｍ（１または複数）ビットごとにＡＤ変換結果を出力する。

ＡＤ変換部の少なくとも１つは、ＡＤ変換結果をアナログ信号に変換するＤＡ（Digital-Analogue）変換機能を有し、ＤＡ変換結果とそのＡＤ変換部に入力されるアナログ信号との差分（残差信号と呼ばれる）をアンプにより２^M倍に増幅して出力する。後段のＡＤ変換部は増幅された残差信号をアナログ信号として入力し、下位ビット側のＡＤ変換結果を出力する。

しかしながら、各段のＡＤ変換部のアンプのゲインが２^Mからばらつくと、正確なＡＤ変換結果が得られない可能性がある。
これを解消するため、Ｄｕａｌ−ｒｅｓｉｄｕｅパイプライン型のＡＤ変換装置が提案されている。このＡＤ変換装置は、各段のＡＤ変換部で、２つの残差信号を生成する。１つは、入力信号と、その入力信号の大きさに最も近いリファレンス信号との差分であり、もう１つは、入力信号と、その入力信号の大きさに２番目に近いリファレンス信号との差分である。２つの残差信号は、それぞれ別のアンプにより同じゲインで増幅され、後段のＡＤ変換部に入力される。後段のＡＤ変換部は、増幅された２つの残差信号をアナログ信号として入力し、リファレンスレベルを決め、下位ビット側のＡＤ変換結果を出力する。この手法の場合、各ＡＤ変換部のアンプのゲインは２^Mでなくてもよい。

特開２００９−１６４９１４号公報 特表２００３−５０５９１３号公報

しかしながら、２つの残差信号を生成するＡＤ変換部は２つのアンプを有するため、アンプ間のオフセットのばらつきがあると、ＡＤ変換の精度が悪化する可能性があった。

発明の一観点によれば、直列に接続され、初段のＡＤ変換部が受信したアナログ信号に対し、所定のビット数ごとＡＤ変換を行う複数のＡＤ変換部を有し、前記複数のＡＤ変換部のうち少なくとも１つは、前記アナログ信号または前段のＡＤ変換部から出力される増幅された２つの残差信号の一方と第１のリファレンス信号との差分である第１の残差信号と、前記アナログ信号または前記２つの残差信号の一方と第２のリファレンス信号との差分である第２の残差信号とを生成する残差信号生成部と、前記第１の残差信号を第１のタイミングで増幅して後段のＡＤ変換部に出力し、前記第２の残差信号を第２のタイミングで増幅して前記後段のＡＤ変換部に出力するアンプと、を有するＡＤ変換装置が提供される。

開示のＡＤ変換装置及びＡＤ変換方法によれば、ＡＤ変換の精度の悪化を抑えることができる。

第１の実施の形態のＡＤ変換装置の一例を示す図である。 初段のＡＤ変換部の一例を示す図である。 ＡＤ変換の一例を示す図である。 あるステージｋとステージｋ＋１のＡＤ変換を行うＡＤ変換部の一例を示す図である。 ステージｋとステージｋ＋１のＡＤ変換部の動作例を示すタイミングチャートである。 第２の実施の形態のＡＤ変換装置のＡＤ変換部の一例を示す図である。 ステージｋのＡＤ変換の一例を示す図である。 リファレンス電圧と残差信号の電圧との関係の一例を示す図である。 第３の実施の形態のＡＤ変換装置のＡＤ変換部の一例を示す図である。 第３の実施の形態におけるステージｋのＡＤ変換の一例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態のＡＤ変換装置の一例を示す図である。

ＡＤ変換装置１は、パイプライン型のＡＤ変換装置であり、直列に接続された複数のＡＤ変換部２−１，２−２，２−３，…，２−Ｎを有している。複数のＡＤ変換部２−１〜２−Ｎは、初段で受信したアナログ信号Ｖｉｎに対し、所定のビット数（Ｍ：１または複数）ごとのＡＤ変換を行う。図１のＡＤ変換装置１の例では、Ｎ＞３としているが、Ｎ≧２であってもよい。

以下では、ＡＤ変換部２−１，２−２，２−３，…，２−ＮでのＡＤ変換を、ステージ１，２，３，…，ＮのＡＤ変換という。ステージ１のＡＤ変換により、デジタル信号のＭＳＢ（Most Significant Bit）が得られ、ステージＮのＡＤ変換により、デジタル信号のＬＳＢ（Least Significant Bit）が得られる。

複数のＡＤ変換部２−１〜２−Ｎの少なくとも１つのＡＤ変換部は、アナログ信号または前段のＡＤ変換部から出力される増幅された２つの残差信号の一方と、第１のリファレンス信号との差分である第１の残差信号を求める。また、そのＡＤ変換部は、アナログ信号または前段のＡＤ変換部から出力される増幅された２つの残差信号の一方と、第２のリファレンス信号との差分である第１の残差信号を求める。そして、そのＡＤ変換部は、第１の残差信号を第１のタイミングでアンプにより増幅して後段のＡＤ変換部に出力し、第２の残差信号を第２のタイミングで同じアンプにより増幅して後段のＡＤ変換部に出力する。

図１には、ＡＤ変換部２−２の一例が示されている。
ＡＤ変換部２−２は、Ｓ／Ｈ（サンプル／ホールド）回路３，４、ＡＤ変換回路５、残差信号生成部６、スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂ、アンプ７を有している。

Ｓ／Ｈ回路３，４は、前段のＡＤ変換部２−１のアンプ（図示せず）で増幅された２つの残差信号を保持し、保持した残差信号を、ＡＤ変換回路５及び残差信号生成部６に供給する。

ＡＤ変換回路５は、残差信号に対するＡＤ変換結果を出力する。ＡＤ変換部２−２のＡＤ変換回路５は、２つの残差信号に基づいて設定される複数のリファレンス信号と、残差信号の一方との大小関係に基づいてＡＤ変換結果を出力する。

残差信号生成部６は、ＤＣ変換の機能を有し、ＡＤ変換結果に応じて、入力信号と２つのリファレンス信号との差分である残差信号を２つ求める。ＡＤ変換部２−２の場合、残差信号生成部６は、たとえば、前段のＡＤ変換部２−１から出力される増幅された２つの残差信号のうち一方と、その残差信号の大きさに最も近いリファレンス信号との差分を第１の残差信号として生成する。また、残差信号生成部６は、その残差信号の大きさに２番目に近いリファレンス信号と、その残差信号との差分を第２の残差信号として生成する。

スイッチＳＷ１ａは第１のタイミングでオンされ、第１の残差信号がアンプ７で増幅されて出力される。スイッチＳＷ２ａは、第１のタイミングとは異なる第２のタイミングでオンされ、第２の残差信号がアンプ７で増幅されて出力される。スイッチＳＷ１ｂは、スイッチＳＷ１ａと同じタイミングでオンまたはオフされる。スイッチＳＷ２ｂは、スイッチＳＷ２ａと同じタイミングでオンまたはオフされる。これらのスイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂは、図示しないスイッチ制御回路によりオンまたはオフが制御される。

図２は、初段のＡＤ変換部の一例を示す図である。
初段のＡＤ変換部２−１は、Ｓ／Ｈ回路１０、ＡＤ変換回路１１、残差信号生成部１２、スイッチＳＷ３ａ，ＳＷ３ｂ，ＳＷ４ａ，ＳＷ４ｂ、アンプ１３を有している。

Ｓ／Ｈ回路１０は、受信したアナログ信号Ｖｉｎを保持し、保持したアナログ信号Ｖｉｎを、ＡＤ変換回路１１及び残差信号生成部１２に供給する。
ＡＤ変換回路１１は、アナログ信号Ｖｉｎに対するＡＤ変換結果を出力する。ＡＤ変換部２−１のＡＤ変換回路１１は、予め設定された複数のリファレンス信号と、アナログ信号Ｖｉｎとの大小関係に基づいてＡＤ変換結果を出力する。

また、残差信号生成部１２は、ＤＣ変換の機能を有し、ＡＤ変換結果に応じて、アナログ信号Ｖｉｎと２つのリファレンス信号との差分である残差信号（アナログ信号）を２つ求める。ＡＤ変換部２−１の場合、残差信号生成部１２は、アナログ信号Ｖｉｎと、アナログ信号Ｖｉｎの大きさに最も近いリファレンス信号との差分である第１の残差信号を生成する。また、残差信号生成部１２は、アナログ信号Ｖｉｎと、アナログ信号Ｖｉｎの大きさに２番目に近いリファレンス信号との差分である第２の残差信号を生成する。

スイッチＳＷ３ａ，ＳＷ４ａは異なるタイミングでオンされ、生成された第１の残差信号と第２の残差信号は、アンプ１３で異なるタイミングで増幅されて出力される。スイッチＳＷ３ｂは、スイッチＳＷ３ａと同じタイミングでオンまたはオフされる。スイッチＳＷ４ｂは、スイッチＳＷ４ａと同じタイミングオンまたはオフされる。これらのスイッチＳＷ３ａ，ＳＷ３ｂ，ＳＷ４ａ，ＳＷ４ｂは、図示しない制御部によりオンまたはオフが制御される。

以下、第１の実施の形態のＡＤ変換装置１の動作を説明する。
図３は、ＡＤ変換の一例を示す図である。
図３では、Ｍ＝２ビットのＡＤ変換の様子が示されている。ステージ１のＡＤ変換において、ＡＤ変換部２−１では、所定のリファレンス信号Ｖｒｅｆ−からリファレンス信号Ｖｒｅｆ＋までの間を４分割するようにリファレンス信号Ｖｒａ１，Ｖｒｂ１，Ｖｒｃ１が設定されている。たとえば、ＡＤ変換部２−１が受信するアナログ信号Ｖｉｎが、Ｖｒｅｆ−≦Ｖｉｎ＜Ｖｒａ１の場合には、ＡＤ変換結果は“００”となる。Ｖｒａ１≦Ｖｉｎ＜Ｖｒｂ１の場合には、ＡＤ変換結果は“０１”となる。Ｖｒｂ１≦Ｖｉｎ＜Ｖｒｃ１の場合には、ＡＤ変換結果は“１０”となる。Ｖｒｃ１≦Ｖｉｎ≦Ｖｒｅｆ＋の場合には、ＡＤ変換結果は“１１”となる。

図３の例の場合、アナログ信号Ｖｉｎは、Ｖｒａ１≦Ｖｉｎ＜Ｖｒｂ１であるので、ＡＤ変換部２−１は、２ビットのＡＤ変換結果として、“０１”を出力する。
また、ＡＤ変換部２−１の、残差信号生成部１２は、アナログ信号Ｖｉｎと、アナログ信号Ｖｉｎの大きさに最も近いリファレンス信号との差分である残差信号を生成する。また、残差信号生成部１２は、アナログ信号Ｖｉｎと、アナログ信号Ｖｉｎの大きさに２番目に近いリファレンス信号との差分である残差信号を生成する。図３の例の場合、アナログ信号Ｖｉｎの大きさに最も近いのはリファレンス信号Ｖｒｂ１であり、次に近いのはリファレンス信号Ｖｒａ１である。そのため、１つ目の残差信号ｄ１は、ｄ１＝Ｖｒｂ１−Ｖｉｎ、２つ目の残差信号ｄ２は、ｄ２＝Ｖｉｎ−Ｖｒａ１となる。

ＡＤ変換部２−１は、スイッチＳＷ３ａ，ＳＷ３ｂ，ＳＷ４ａ，ＳＷ４ｂとアンプ１３により、残差信号ｄ１，ｄ２を異なるタイミングで増幅して出力する。図３の例では、ＡＤ変換部２−１のアンプ１３のゲインを“Ａ”としている。

ＡＤ変換部２−１は、同じアンプ１３で異なるタイミングで残差信号ｄ１，ｄ２を増幅するので、複数のアンプを用いた場合に生じるアンプ間のオフセットばらつきは生じない。

ステージ２のＡＤ変換において、ＡＤ変換部２−２のＳ／Ｈ回路３，４は、前段のＡＤ変換部２−１から異なるタイミングで増幅され、出力された２つの残差信号を保持する。
ＡＤ変換部２−２のＡＤ変換回路５は、２つの残差信号の和をＡＤ変換のフルスケール（リファレンス信号Ｖｒ１−からリファレンス信号Ｖｒ１＋までの大きさ）として、そのフルスケールを４分割する３つのリファレンス信号Ｖｒａ２，Ｖｒｂ２，Ｖｒｃ２を設定する。そして、ＡＤ変換回路５は、これらのリファレンス信号と、Ａ倍で増幅された残差信号（Ｖｉｎ１）との大小関係に基づいて、ＡＤ変換結果を出力する。

たとえば、残差信号ｄ２をＡ倍した残差信号Ｖｉｎ１が、Ｖｉｎ１＜Ｖｒａ２の場合には、ＡＤ変換結果は“００”となる。Ｖｒａ２≦Ｖｉｎ１＜Ｖｒｂ２の場合には、ＡＤ変換結果は“０１”となる。Ｖｒｂ２≦Ｖｉｎ１＜Ｖｒｃ２の場合には、ＡＤ変換結果は“１０”となる。Ｖｒｃ２≦Ｖｉｎ１の場合には、ＡＤ変換結果は“１１”となる。

図３の例の場合、アナログ信号Ｖｉｎは、Ｖｒｂ２≦Ｖｉｎ１＜Ｖｒｃ２であるので、ＡＤ変換部２−２は、２ビットのＡＤ変換結果として、“１０”を出力する。
また、ＡＤ変換部２−２の残差信号生成部６は、残差信号Ｖｉｎ１の大きさに最も近いリファレンス信号との差分である残差信号と、次に近いリファレンス信号との差分である残差信号を生成する。図３の例の場合、残差信号Ｖｉｎ１の大きさに最も近いのはリファレンス信号Ｖｒｂ２であり、次に近いのはリファレンス信号Ｖｒｃ２である。そのため、１つ目の残差信号ｄ３は、ｄ３＝Ｖｉｎ１−Ｖｒｂ２、２つ目の残差信号ｄ４は、ｄ４＝Ｖｒｃ−Ｖｉｎ１となる。

ＡＤ変換部２−２は、スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂとアンプ７により、残差信号ｄ３，ｄ４を異なるタイミングで増幅して残差信号として出力する。図３の例では、ＡＤ変換部２−２のアンプのゲインを“Ｂ”としているが、ＡＤ変換部２−１と同様に“Ａ”であってもよい。

ＡＤ変換部２−２は、同じアンプ７で異なるタイミングで残差信号ｄ３，ｄ４を増幅するので、複数のアンプを用いた場合に生じるアンプ間のオフセットばらつきは生じない。
ステージ３のＡＤ変換を行うＡＤ変換部２−３も、ＡＤ変換部２−２と同様の各回路を有しており、ステージ２のＡＤ変換と同様の処理を行う。すなわち、ＡＤ変換部２−３は、ＡＤ変換部２−２から出力される増幅された２つの残差信号の和をＡＤ変換のフルスケール（リファレンス信号Ｖｒ２−からリファレンス信号Ｖｒ２＋までの大きさ）とする。そして、ＡＤ変換部２−３は、そのフルスケールを４分割する３つのリファレンス信号Ｖｒａ３，Ｖｒｂ３，Ｖｒｃ３を設定する。ＡＤ変換部２−３は、これらのリファレンス信号と、残差信号ｄ３をＢ倍した残差信号Ｖｉｎ２との大小関係に基づいて、ＡＤ変換結果を出力する。

また、ＡＤ変換部２−３は、残差信号Ｖｉｎ２の大きさに最も近いリファレンス信号との差分である残差信号と、次に近いリファレンス信号との差分である残差信号を生成し、それらを異なるタイミングで増幅して出力する。

図示を省略しているが、ステージ３より後のステージのＡＤ変換でも同様の処理が行われる。ただし、ステージＮのＡＤ変換を行うＡＤ変換部２−Ｎは、最後段であるので、残差信号の生成などは行わず、図１に示したような残差信号生成部６、アンプ７、スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂはなくてもよい。

以下、あるステージｋ（１＜ｋ＜Ｎ−１）とステージｋ＋１のＡＤ変換を行うＡＤ変換部の動作例を、タイミングチャートを用いて説明する。
図４は、あるステージｋとステージｋ＋１のＡＤ変換を行うＡＤ変換部の一例を示す図である。

また、図５は、ステージｋとステージｋ＋１のＡＤ変換部の動作例を示すタイミングチャートである。
図４のようにステージｋ，ｋ＋１のＡＤ変換を行うＡＤ変換部２−ｋ，２−（ｋ＋１）は、Ｓ／Ｈ回路２０，２１，３０，３１、ＡＤ変換回路２２，３２、残差信号生成部２３，３３、アンプ２４，３４を有している。さらに、ＡＤ変換部２−ｋ，２−（ｋ＋１）は、スイッチＳＷ５ａ，ＳＷ５ｂ，ＳＷ６ａ，ＳＷ６ｂ，ＳＷ７ａ，ＳＷ７ｂ，ＳＷ８ａ，ＳＷ８ｂを有している。ＡＤ変換部２−ｋ，２−（ｋ＋１）の各要素は、図１に示したＡＤ変換部２−２の各要素と同様の機能を行う。

図５に示すように、ステージｋのＡＤ変換を行うＡＤ変換部２−ｋは、時間Ｔ１では、前段のＡＤ変換部で増幅された第１の残差信号をＳ／Ｈ回路２０で保持し、時間Ｔ２では、前段のＡＤ変換部で増幅された第２の残差信号をＳ／Ｈ回路２１で保持する。

また、ステージｋ＋１のＡＤ変換を行うＡＤ変換部２−（ｋ＋１）では、時間Ｔ１でスイッチＳＷ７ａ，ＳＷ７ｂがオン、スイッチＳＷ８ａ，ＳＷ８ｂがオフとなり、残差信号生成部３３で生成された第１の残差信号がアンプ３４で増幅され、出力される。また、ＡＤ変換部２−（ｋ＋１）では、時間Ｔ２でスイッチＳＷ７ａ，ＳＷ７ｂがオフ、スイッチＳＷ８ａ，ＳＷ８ｂがオンとなり、残差信号生成部３３で生成された第２の残差信号がアンプ３４で増幅され、出力される。

ＡＤ変換部２−ｋのＡＤ変換回路２２は、Ｓ／Ｈ回路２０，２１に保持された２つの残差信号に基づき、時間Ｔ３でＡＤ変換を行い、残差信号生成部２３は、時間Ｔ４で２つの残差信号を生成する。

次に、ＡＤ変換部２−ｋでは、時間Ｔ５でスイッチＳＷ７ａ，ＳＷ７ｂがオン、スイッチＳＷ８ａ，ＳＷ８ｂがオフとなり、残差信号生成部２３で生成された第１の残差信号がアンプ２４で増幅され、出力される。また、ＡＤ変換部２−ｋでは、時間Ｔ６でスイッチＳＷ５ａ，ＳＷ５ｂがオフ、スイッチＳＷ６ａ，ＳＷ６ｂがオンとなり、残差信号生成部２３で生成された第２の残差信号がアンプ２４で増幅され、出力される。

また、ＡＤ変換部２−（ｋ＋１）は、時間Ｔ５では、ステージｋのＡＤ変換を行うＡＤ変換部２−ｋで増幅されて出力される第１の残差信号をＳ／Ｈ回路３０で保持する。また、ＡＤ変換部２−（ｋ＋１）は、時間Ｔ６では、ステージｋのＡＤ変換を行うＡＤ変換部２−ｋで増幅されて出力される第２の残差信号をＳ／Ｈ回路３１で保持する。さらにＡＤ変換部２−（ｋ＋１）のＡＤ変換回路３２は、Ｓ／Ｈ回路３０，３１に保持された２つの残差信号に基づき時間Ｔ７でＡＤ変換を行い、残差信号生成部３３は、時間Ｔ８で２つの残差信号を生成する。

時間Ｔ９からは、時間Ｔ１からの動作が繰り返される。
以上のように、本実施の形態のＡＤ変換装置１では、ＡＤ変換部２−１〜２−Ｎの少なくとも１つが、同じアンプを用いて２つの残差信号を異なるタイミングで増幅して、後段のＡＤ変換部に出力している。そのため、複数のアンプを用いた場合に生じるアンプ間のオフセットばらつきは生ぜず、ＡＤ変換精度の悪化を抑えられる。

（第２の実施の形態）
図６は、第２の実施の形態のＡＤ変換装置のＡＤ変換部の一例を示す図である。
ＡＤ変換部５０は、パイプライン型のＡＤ変換装置において、ステージｋ（１＜ｋ＜Ｎ）のＡＤ変換を行い、２ビットのＡＤ変換結果を出力する回路部である。ステージｋ−１のＡＤ変換を行うＡＤ変換部４０のスイッチφ１，φ２とアンプ４４も合わせて図示されている。

ＡＤ変換部５０は、スイッチφ３，φ４，φ５，φ６，φ７，φ８，φ９，φ１０，φ１１，φ１２，φ１３，φ１４，φ１５と、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８を有している。さらに、ＡＤ変換部５０は、比較器ＣＭＰ１，ＣＭＰ２，ＣＭＰ３、論理回路部ＬＧ１、スイッチ制御回路ＣＮＴ１、セレクタＳＬ１と、アンプ５４を有している。

スイッチφ３〜φ１０の一方の端子は、アンプ４４の出力端子に接続されている。スイッチφ３の他方の端子は、キャパシタＣ１の一方の端子及びセレクタＳＬ１に接続されている。スイッチφ４の他方の端子は、キャパシタＣ２の一方の端子、スイッチφ１３の一方の端子及び、比較器ＣＭＰ１の一方の入力端子に接続されている。スイッチφ５の他方の端子は、キャパシタＣ３の一方の端子、スイッチφ１２の一方の端子及び、比較器ＣＭＰ２の一方の入力端子に接続されている。スイッチφ６の他方の端子は、キャパシタＣ４の一方の端子、スイッチφ１１の一方の端子及び、比較器ＣＭＰ３の一方の入力端子に接続されている。

スイッチφ７の他方の端子は、キャパシタＣ５の一方の端子、スイッチφ１１の他方の端子及びセレクタＳＬ１に接続されている。スイッチφ８の他方の端子は、キャパシタＣ６の一方の端子、スイッチφ１２の他方の端子及びセレクタＳＬ１に接続されている。スイッチφ９の他方の端子は、キャパシタＣ７の一方の端子、スイッチφ１３の他方の端子及びセレクタＳＬ１に接続されている。スイッチφ１０の他方の端子は、キャパシタＣ８の一方の端子及びセレクタＳＬ１に接続されている。

キャパシタＣ１〜Ｃ８の他方の端子及び比較器ＣＭＰ１〜ＣＭＰ３の他方の入力端子は接地されている。また、比較器ＣＭＰ１〜ＣＭＰ３の出力端子は論理回路部ＬＧ１に接続されている。

スイッチφ１〜φ１５は、たとえば、ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）である。
キャパシタＣ１〜Ｃ４は、前段のＡＤ変換部４０から出力される増幅された第１の残差信号を保持する。キャパシタＣ５〜Ｃ８は、前段のＡＤ変換部４０から出力される増幅された第２の残差信号を保持する。また、キャパシタＣ１〜Ｃ８は、ＡＤ変換時に設定するＮ個のリファレンス信号に応じた容量を有する。本実施の形態の例では、ＡＤ変換部５０は、２ビットのＡＤ変換を行うため、３つのリファレンス信号を設定するようにキャパシタＣ１〜Ｃ８の容量値が設定されている。以下の例では、キャパシタＣ１，Ｃ２，Ｃ４，Ｃ５，Ｃ６，Ｃ８の容量値はＣ、キャパシタＣ３，Ｃ７の容量値はその３倍の、３Ｃとなっているものとする。これにより、後述するような２ビットのＡＤ変換用の３つのリファレンス信号を生成することができる。

論理回路部ＬＧ１は、比較器ＣＭＰ１〜ＣＭＰ３からの出力信号に応じたＡＤ変換結果を出力する。スイッチ制御回路ＣＮＴ１は、たとえば、図示しないクロック信号に基づき、ＡＤ変換部５０の動作に応じたスイッチφ３〜φ１５の制御を行う。スイッチ制御回路ＣＮＴ１からの制御信号をスイッチφ３〜φ１５に伝達する制御線については、図示が省略されている。セレクタＳＬ１は、論理回路部ＬＧ１から出力されるＡＤ変換結果に応じて、５つの入力信号（アナログ信号）の何れかを選択して出力する。セレクタＳＬ１は、スイッチφ１４，φ１５を介してアンプ５４の入力端子に接続されている。

上記のような回路において、スイッチφ３〜φ１０、キャパシタＣ１〜Ｃ８及びスイッチ制御回路ＣＮＴ１を用いてＳ／Ｈ回路５１の機能が実現される。また、キャパシタＣ１〜Ｃ８、スイッチφ１１〜φ１３、比較器ＣＭＰ１〜ＣＭＰ３、スイッチ制御回路ＣＮＴ１及び論理回路部ＬＧ１を用いてＡＤ変換回路５２の機能が実現される。また、キャパシタＣ１〜Ｃ８、スイッチφ１１〜φ１３、スイッチ制御回路ＣＮＴ１及びセレクタＳＬ１を用いて残差信号生成部５３の機能が実現される。

なお、第２の実施の形態のＡＤ変換部５０では、スイッチφ３〜φ１０が、図１などに示した、スイッチＳＷ１ｂ，ＳＷ２ｂの機能を実現する。
図７は、ステージｋのＡＤ変換の一例を示す図である。

上から、ＡＤ変換部５０の動作例と、キャパシタＣ４，Ｃ５，Ｃ３，Ｃ６，Ｃ２，Ｃ７，Ｃ１，Ｃ８の電圧Ｖ_C4，Ｖ_C5，Ｖ_C3，Ｖ_C6，Ｖ_C2，Ｖ_C7，Ｖ_C1，Ｖ_C8の例が示されている。

時間Ｔ１０では、ＡＤ変換部４０のスイッチφ１がオンされ、アンプ４４で増幅された残差信号Ｖｒｅｓ１，ｋ−１が、ＡＤ変換部４０から出力される。またこのとき、スイッチ制御回路ＣＮＴ１は、ＡＤ変換部５０のスイッチφ３〜φ６をオンし、スイッチφ７〜φ１３をオフする。これにより、キャパシタＣ１〜Ｃ４に、残差信号Ｖｒｅｓ１，ｋ−１が保持される。その結果、図７に示すように、電圧Ｖ_C4，Ｖ_C3，Ｖ_C2，Ｖ_C1は、残差信号Ｖｒｅｓ１，ｋ−１の電圧Ｖｒ１（ｍ）となる。なお、電圧Ｖｒ１（ｍ）はｍ回目のＡＤ変換時における残差信号Ｖｒｅｓ１，ｋ−１の電圧値を示している。

時間Ｔ１１では、ＡＤ変換部４０のスイッチφ２がオンされ、アンプ４４で増幅された残差信号Ｖｒｅｓ２，ｋ−１が、ＡＤ変換部４０から出力される。またこのとき、スイッチ制御回路ＣＮＴ１は、ＡＤ変換部５０のスイッチφ３〜φ６をオフし、スイッチφ７〜φ１０をオンする。スイッチφ１１〜φ１３はオフのままである。これにより、キャパシタＣ５〜Ｃ８に、残差信号Ｖｒｅｓ２，ｋ−１が保持される。その結果、図７に示すように、電圧Ｖ_C5，Ｖ_C6，Ｖ_C7，Ｖ_C8は、残差信号Ｖｒｅｓ２，ｋ−１の電圧Ｖｒ２（ｍ）となる。なお、電圧Ｖｒ２（ｍ）はｍ回目のＡＤ変換時における残差信号Ｖｒｅｓ２，ｋ−１の電圧値を示している。

時間Ｔ１２では、スイッチ制御回路ＣＮＴ１は、ＡＤ変換部５０のスイッチφ３〜φ１０をオフし、スイッチφ１１〜φ１３をオンする。これにより、ＡＤ変換が行われる。
電圧Ｖ_C4，Ｖ_C5は、スイッチφ１１がオンであることから同電圧となり、時間Ｔ１１での電圧Ｖ_C4，Ｖ_C5の平均となる。すなわち、Ｖ_C4，Ｖ_C5＝１／２Ｖｒ１（ｍ）＋１／２Ｖｒ２（ｍ）となる。電圧Ｖ_C3，Ｖ_C6は、スイッチφ１２がオンであることから同電位となる。キャパシタＣ３の容量値が３Ｃ、キャパシタＣ６の容量値がＣであることから、Ｖ_C3，Ｖ_C6＝３／４Ｖｒ１（ｍ）＋１／４Ｖｒ２（ｍ）となる。電圧Ｖ_C2，Ｖ_C7は、スイッチφ１３がオンであることから同電位となり、キャパシタＣ２の容量値がＣ、キャパシタＣ７の容量値が３Ｃであることから、１／４Ｖｒ１（ｍ）＋３／４Ｖｒ２（ｍ）となる。

ここで、ＡＤ変換のフルスケール電圧をＶｆｓ（ｍ）＝Ｖｒ１（ｍ）−Ｖｒ２（ｍ）とする。ただし、０＜Ｖｒ１（ｍ）＜Ｖｆｓ（ｍ）、−Ｖｆｓ（ｍ）＜Ｖｒ２（ｍ）＜０とする。

このとき、Ｖ_C4，Ｖ_C5＝１／２Ｖｒ１（ｍ）＋１／２Ｖｒ２（ｍ）＝Ｖｒ１（ｍ）−１／２Ｖｆｓ（ｍ）となる。また、Ｖ_C3，Ｖ_C6＝３／４Ｖｒ１（ｍ）＋１／４Ｖｒ２（ｍ）＝Ｖｒ１（ｍ）−１／４Ｖｆｓ（ｍ）となり、Ｖ_C2，Ｖ_C7＝１／４Ｖｒ１（ｍ）＋３／４Ｖｒ２（ｍ）＝Ｖｒ１（ｍ）−３／４Ｖｆｓ（ｍ）となる。

比較器ＣＭＰ１は、電圧Ｖ_C2が接地電位より大きければ、“１”を出力し、接地電位以下であれば、“０”を出力する。電圧Ｖ_C2は、Ｖｒ１（ｍ）−３／４Ｖｆｓ（ｍ）と表せるため、比較器ＣＭＰ１は、残差信号Ｖｒｅｓ１，ｋ−１の電圧Ｖｒ１（ｍ）と、３／４Ｖｆｓ（ｍ）というリファレンス電圧との比較結果に応じた値を出力していることになる。

比較器ＣＭＰ２は、電圧Ｖ_C3が接地電位より大きければ、“１”を出力し、接地電位以下であれば、“０”を出力する。電圧Ｖ_C3は、Ｖｒ１（ｍ）−１／４Ｖｆｓ（ｍ）と表せるため、比較器ＣＭＰ２は、残差信号Ｖｒｅｓ１，ｋ−１の電圧Ｖｒ１（ｍ）と、１／４Ｖｆｓ（ｍ）というリファレンス電圧との比較結果に応じた値を出力していることになる。

比較器ＣＭＰ３は、電圧Ｖ_C4が接地電位より大きければ、“１”を出力し、接地電位以下であれば、“０”を出力する。電圧Ｖ_C4は、Ｖｒ１（ｍ）−１／２Ｖｆｓ（ｍ）と表せるため、比較器ＣＭＰ３は、残差信号Ｖｒｅｓ１，ｋ−１の電圧Ｖｒ１（ｍ）と、１／２Ｖｆｓ（ｍ）というリファレンス電圧との比較結果に応じた値を出力していることになる。

図８は、リファレンス電圧と残差信号の電圧との関係の一例を示す図である。
図８の例では、電圧Ｖｒ１（ｍ）は、リファレンス電圧である１／４Ｖｆｓ（ｍ）及び１／２Ｖｆｓ（ｍ）より大きく、３／４Ｖｆｓ（ｍ）より小さい。この場合、Ｖ_C2＝Ｖｒ１（ｍ）−３／４Ｖｆｓ（ｍ）＜０であるから、比較器ＣＭＰ１は“０”を出力する。また、Ｖ_C3＝Ｖｒ１（ｍ）−１／４Ｖｆｓ（ｍ）＞０であるから比較器ＣＭＰ２は“１”を出力する。また、Ｖ_C4＝Ｖｒ１（ｍ）−１／２Ｖｆｓ（ｍ）＞０であるから比較器ＣＭＰ３は“１”を出力する。

論理回路部ＬＧ１は、たとえば、比較器ＣＭＰ１，ＣＭＰ２，ＣＭＰ３が“０”を出力する場合、電圧Ｖｒ１（ｍ）の２ビットのＡＤ変換結果として、“００”を出力する。比較器ＣＭＰ２が“１”を出力し、比較器ＣＭＰ１，ＣＭＰ３が“０”を出力する場合、論理回路部ＬＧ１は、“０１”を出力する。比較器ＣＭＰ２，ＣＭＰ３が“１”を出力し、比較器ＣＭＰ１が“０”を出力する場合、論理回路部ＬＧ１は、“１０”を出力する。比較器ＣＭＰ１〜ＣＭＰ３が“１”を出力する場合、論理回路部ＬＧ１は、“１１”を出力する。

図８の例の場合では、比較器ＣＭＰ１は“０”、比較器ＣＭＰ２，ＣＭＰ３は“１”を出力するため、論理回路部ＬＧ１は、“１０”を出力する。
以上のようなＡＤ変換結果に基づき、図７の時間Ｔ１３では、残差信号生成部５３は、２つの残差信号を生成し、出力する。

たとえば、セレクタＳＬ１は、論理回路部ＬＧ１から、“００”が出力された場合、１つ目の残差信号としてＶ_C1＝Ｖｒ１（ｍ）を出力し、２つ目の残差信号として、マイナスの値となるＶ_C3（＝Ｖ_C6）＝Ｖｒ１（ｍ）−１／４Ｖｆｓ（ｍ）を出力する。論理回路部ＬＧ１から“０１”が出力された場合、セレクタＳＬ１は、１つ目の残差信号としてＶ_C3（＝Ｖ_C6）＝Ｖｒ１（ｍ）−１／４Ｖｆｓ（ｍ）を出力する。また、セレクタＳＬ１は、２つ目の残差信号としてマイナスの値となるＶ_C4（＝Ｖ_C5）＝Ｖｒ１（ｍ）−１／２Ｖｆｓ（ｍ）を出力する。

論理回路部ＬＧ１から“１０”が出力された場合、セレクタＳＬ１は、１つ目の残差信号としてＶ_C4（＝Ｖ_C5）＝Ｖｒ１（ｍ）−１／２Ｖｆｓ（ｍ）を出力する。また、セレクタＳＬ１は、２つ目の残差信号としてマイナスの値となるＶ_C2（＝Ｖ_C7）＝Ｖｒ１（ｍ）−３／４Ｖｆｓ（ｍ）を出力する。論理回路部ＬＧ１から“１１”が出力された場合、セレクタＳＬ１は、１つ目の残差信号としてＶ_C2（＝Ｖ_C7）＝Ｖｒ１（ｍ）−３／４Ｖｆｓ（ｍ）を出力する。また、セレクタＳＬ１は、２つ目の差分としてマイナスの値となるＶ_C8＝Ｖｒ２（ｍ）を出力する。

図８の例では、論理回路部ＬＧ１から“１０”が出力されるので、セレクタＳＬ１は、１つ目の残差信号ｄ５としてＶｒ１−１／２Ｖｆｓを出力し、２つ目の残差信号ｄ６として、マイナスの値となるＶｒ１（ｍ）−１／２Ｖｆｓ（ｍ）を出力する。

上記のように、２つの残差信号が生成されると、図７のタイミングチャートにおいて、時間Ｔ１４では、スイッチ制御回路ＣＮＴ１は、スイッチφ１４をオンし、スイッチφ１５をオフする。これにより、１つ目の残差信号がアンプ５４で増幅され、残差信号Ｖｒｅｓ１，ｋとして出力される。そして時間Ｔ１５では、スイッチ制御回路ＣＮＴ１は、スイッチφ１４をオフし、スイッチφ１５をオンに切り替える。これにより、２つ目の残差信号がアンプ５４で増幅され、残差信号Ｖｒｅｓ２，ｋとして出力される。

所定のインターバル期間の経過後、時間Ｔ１６から、ｍ＋１番目のＡＤ変換が、時間Ｔ１０からの処理と同様に行われる。
このような、ＡＤ変換部５０は、パイプライン型のフラッシュＡＤ変換装置にもＳＡＲ（Successive Approximation Register）ＡＤ変換装置にも使用可能である。

以上のように、ＡＤ変換部５０は、同じアンプ５４を用いて２つの残差信号を異なるタイミングで増幅して、後段のＡＤ変換部に出力している。そのため、複数のアンプを用いた場合に生じるアンプ間のオフセットばらつきは生ぜず、ＡＤ変換精度の悪化を抑えられる。

また、Ｓ／Ｈ回路５１において、キャパシタＣ１〜Ｃ４と、キャパシタＣ５〜Ｃ８は、前段のＡＤ変換部４０からの増幅された２つの残差信号を、互いに異なるタイミングで保持する。これにより、異なるタイミングで前段のＡＤ変換部４０から出力される、増幅された２つの残差信号を保持することができ、その後のタイミングで、保持した残差信号をもとにＡＤ変換や、残差信号の生成を行うことができる。

また、ＡＤ変換部５０は、同じタイミングで３つのキャパシタＣ２〜Ｃ４と、キャパシタＣ５〜Ｃ７とを接続して、３つのリファレンス信号を同時に設定し、ＡＤ変換を行うので効率的にＡＤ変換を行うことができる。

（第３の実施の形態）
図９は、第３の実施の形態のＡＤ変換装置のＡＤ変換部の一例を示す図である。
ＡＤ変換部６０は、パイプライン型のＡＤ変換装置において、ステージｋ（１＜ｋ＜Ｎ）のＡＤ変換を行い、２ビットのＡＤ変換結果を出力する回路部である。ステージｋ−１のＡＤ変換を行うＡＤ変換部４０のスイッチφ１，φ２とアンプ４４も合わせて図示されている。

ＡＤ変換部６０は、スイッチφ２０，φ２１，φ２２，φ２３，φ２４，φ２５，φ２６，φ２７，φ２８，φ２９，φ３０，φ３１と、キャパシタＣ１０，Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４，Ｃ１５を有している。さらに、ＡＤ変換部６０は、比較器ＣＭＰ５、論理回路部ＬＧ２、スイッチ制御回路ＣＮＴ２、セレクタＳＬ２と、アンプ６４を有している。

スイッチφ２０〜φ２５の一方の端子は、アンプ４４の出力端子に接続されている。スイッチφ２０の他方の端子は、キャパシタＣ１０の一方の端子及びセレクタＳＬ２に接続されている。スイッチφ２１の他方の端子は、キャパシタＣ１１の一方の端子、スイッチφ２７の一方の端子及び、セレクタＳＬ２に接続されている。スイッチφ２２の他方の端子は、キャパシタＣ１２の一方の端子、スイッチφ２６の一方の端子及び、比較器ＣＭＰ５の一方の入力端子に接続されている。

スイッチφ２３の他方の端子は、キャパシタＣ１３の一方の端子、スイッチφ２８の一方の端子及び、セレクタＳＬ２に接続されている。
スイッチφ２４の他方の端子は、キャパシタＣ１４の一方の端子、スイッチφ２９の一方の端子及びセレクタＳＬ２に接続されている。スイッチφ２５の他方の端子は、キャパシタＣ１５の一方の端子及びセレクタＳＬ２に接続されている。

キャパシタＣ１０〜Ｃ１５の他方の端子及び比較器ＣＭＰ５の他方の入力端子は接地されている。また、比較器ＣＭＰ５の出力端子は論理回路部ＬＧ２及びスイッチ制御回路ＣＮＴ２に接続されている。スイッチφ２６〜φ２９の他方の端子は互いに接続されている。

スイッチφ２０〜φ３１は、たとえば、ＭＯＳＦＥＴである。
キャパシタＣ１０〜Ｃ１２は、前段のＡＤ変換部４０から出力される増幅された第１の残差信号を保持する。キャパシタＣ１３〜Ｃ１５は、前段のＡＤ変換部４０から出力される増幅された第２の残差信号を保持する。以下の例では、キャパシタＣ１０〜Ｃ１５の容量値は、同じ値、Ｃであるとする。

論理回路部ＬＧ２は、比較器ＣＭＰ１からの出力信号に応じたＡＤ変換結果を出力する。スイッチ制御回路ＣＮＴ２は、たとえば、図示しないクロック信号に基づき、比較器ＣＭＰ５の出力信号や、ＡＤ変換部６０の動作に応じたスイッチφ２０〜φ３０の制御を行う。スイッチ制御回路ＣＮＴ２からの制御信号をスイッチφ２０〜φ３０に伝達する制御線については、図示が省略されている。セレクタＳＬ２は、論理回路部ＬＧ２から出力されるＡＤ変換結果に応じて、５つの入力信号（アナログ信号）の何れかを選択して出力する。セレクタＳＬ２は、スイッチφ３０，φ３１を介してアンプ６４の入力端子に接続されている。

上記のような回路で、スイッチφ２０〜φ２５、キャパシタＣ１０〜Ｃ１５及びスイッチ制御回路ＣＮＴ２を用いてＳ／Ｈ回路６１の機能が実現される。また、キャパシタＣ１０〜Ｃ１５、スイッチφ２０〜φ２９、比較器ＣＭＰ５、スイッチ制御回路ＣＮＴ２及び論理回路部ＬＧ２を用いてＡＤ変換回路６２の機能が実現される。また、キャパシタＣ１０〜Ｃ１５、スイッチφ２０〜φ２９、スイッチ制御回路ＣＮＴ２及びセレクタＳＬ１を用いて残差信号生成部６３の機能が実現される。

図１０は、第３の実施の形態におけるステージｋのＡＤ変換の一例を示す図である。
上から、ＡＤ変換部６０の動作例と、キャパシタＣ１２，Ｃ１３，Ｃ１１，Ｃ１４，Ｃ１０，Ｃ１５の電圧Ｖ_C12，Ｖ_C13，Ｖ_C11，Ｖ_C14，Ｖ_C10，Ｖ_C15の例が示されている。

時間Ｔ２０では、ＡＤ変換部４０のスイッチφ１がオンされ、アンプ４４で増幅された残差信号Ｖｒｅｓ１，ｋ−１が、ＡＤ変換部４０から出力される。またこのとき、スイッチ制御回路ＣＮＴ２は、ＡＤ変換部６０のスイッチφ２０〜φ２２をオンし、スイッチφ２３〜φ２９をオフする。これによりキャパシタＣ１０〜Ｃ１２に、残差信号Ｖｒｅｓ１，ｋ−１が保持される。その結果、図１０に示すように、電圧Ｖ_C12，Ｖ_C11，Ｖ_C2，Ｖ_C10は、残差信号Ｖｒｅｓ１，ｋ−１の電圧Ｖｒ１（ｍ）となる。なお、電圧Ｖｒ１（ｍ）はｍ回目のＡＤ変換時における残差信号Ｖｒｅｓ１，ｋ−１の電圧値を示している。

時間Ｔ２１では、ＡＤ変換部４０のスイッチφ２がオンされ、アンプ４４から残差信号Ｖｒｅｓ２，ｋ−１が出力される。またこのとき、スイッチ制御回路ＣＮＴ２は、ＡＤ変換部６０のスイッチφ２０〜φ２２をオフし、スイッチφ２３〜φ２５をオンする。スイッチφ２６〜φ２９はオフのままである。これにより、キャパシタＣ１３〜Ｃ１５に、残差信号Ｖｒｅｓ２，ｋ−１が保持される。その結果、図１０に示すように、電圧Ｖ_C13，Ｖ_C14，Ｖ_C15は、残差信号Ｖｒｅｓ２，ｋ−１の電圧Ｖｒ２（ｍ）となる。なお、電圧Ｖｒ２（ｍ）はｍ回目のＡＤ変換時における残差信号Ｖｒｅｓ２，ｋ−１の電圧値を示している。

時間Ｔ２２では、２ビットのＡＤ変換結果のうち、上位ビットＤ１を求めるためのＡＤ変換が行われる。スイッチ制御回路ＣＮＴ２は、ＡＤ変換部６０のスイッチφ２０〜φ２５，φ２７，φ２９をオフし、スイッチφ２６，φ２８をオンする。電圧Ｖ_C12，Ｖ_C13は、スイッチφ２６，φ２８がオンであることから同電圧となり、１／２Ｖｒ１（ｍ）＋１／２Ｖｒ２（ｍ）となる。

ＡＤ変換のフルスケール電圧をＶｆｓ（ｍ）＝Ｖｒ１（ｍ）−Ｖｒ２（ｍ）とする。ただし、０＜Ｖｒ１（ｍ）＜Ｖｆｓ（ｍ）、−Ｖｆｓ（ｍ）＜Ｖｒ２（ｍ）＜０とする。このとき、Ｖ_C12，Ｖ_C13＝１／２Ｖｒ１（ｍ）＋１／２Ｖｒ２（ｍ）＝Ｖｒ１（ｍ）−１／２Ｖｆｓ（ｍ）となる。比較器ＣＭＰ５は、電圧Ｖ_C12が接地電位より大きければ、“１”を出力し、接地電位以下であれば、“０”を出力する。電圧Ｖ_C12は、Ｖｒ１（ｍ）−１／２Ｖｆｓ（ｍ）と表せるため、比較器ＣＭＰ５は、残差信号Ｖｒｅｓ１，ｋ−１の電圧Ｖｒ１（ｍ）と、１／２Ｖｆｓ（ｍ）というリファレンス電圧との比較結果に応じた値を出力していることになる。電圧Ｖｒ１（ｍ）が１／２Ｖｆｓ（ｍ）よりも大きい場合には、上位ビットＤ１は“１”となり、電圧Ｖｒ１（ｍ）が１／２Ｖｆｓ（ｍ）以下の場合には、上位ビットＤ１は“０”となる。

時間Ｔ２３において、スイッチ制御回路ＣＮＴ２は、時間Ｔ２２において決定された上位ビットＤ１の値に応じてスイッチφ２６〜φ２９を切り替える。
上位ビットＤ１が“０”の場合、スイッチ制御回路ＣＮＴ２は、スイッチφ２６，φ２７をオンし、スイッチφ２８，φ２９をオフする。電圧Ｖ_C11，Ｖ_C12は、スイッチφ２６，φ２７がオンであることから同電位となり、時間Ｔ２２での電圧Ｖ_C12と、電圧Ｖ_C11の平均となる。すなわち、Ｖ_C11，Ｖ_C12＝３／４Ｖｒ１（ｍ）＋１／４Ｖｒ２（ｍ）となる。この式は、Ｖ_C11，Ｖ_C12＝３／４Ｖｒ１（ｍ）＋１／４Ｖｒ２（ｍ）＝Ｖｒ１（ｍ）−１／４Ｖｆｓ（ｍ）と表せる。

そのため、比較器ＣＭＰ５は、残差信号Ｖｒｅｓ１，ｋ−１の電圧Ｖｒ１（ｍ）と、１／４Ｖｆｓ（ｍ）というリファレンス電圧との比較結果に応じた値を出力していることになる。たとえば、Ｖｒ１（ｍ）＞１／４Ｖｆｓ（ｍ）の場合、比較器ＣＭＰ５は、“１”を出力する。このとき論理回路部ＬＧ２は、ＡＤ変換結果として、“０１”を出力する。Ｖｒ１（ｍ）≦１／４Ｖｆｓ（ｍ）の場合、比較器ＣＭＰ５は、“０”を出力する。このとき論理回路部ＬＧ２は、ＡＤ変換結果として、“００”を出力する。

一方、上位ビットＤ１が“１”の場合、スイッチ制御回路ＣＮＴ２は、スイッチφ２６，φ２９をオンし、スイッチφ２７，φ２８をオフする。電圧Ｖ_C12，Ｖ_C14は、スイッチφ２６，φ２９がオンであることから同電位となり、時間Ｔ２２での電圧Ｖ_C12と、電圧Ｖ_C14の平均となる。すなわち、Ｖ_C12，Ｖ_C14＝１／４Ｖｒ１（ｍ）＋３／４Ｖｒ２（ｍ）となる。この式は、Ｖ_C12，Ｖ_C14＝１／４Ｖｒ１（ｍ）＋３／４Ｖｒ２（ｍ）＝Ｖｒ１（ｍ）−３／４Ｖｆｓ（ｍ）と表せる。

そのため、比較器ＣＭＰ５は、残差信号Ｖｒｅｓ１，ｋ−１の電圧Ｖｒ１（ｍ）と、３／４Ｖｆｓ（ｍ）というリファレンス電圧との比較結果に応じた値を出力していることになる。たとえば、Ｖｒ１（ｍ）＞３／４Ｖｆｓ（ｍ）の場合、比較器ＣＭＰ５は、“１”を出力する。このとき論理回路部ＬＧ２は、ＡＤ変換結果として、“１１”を出力する。Ｖｒ１（ｍ）≦３／４Ｖｆｓ（ｍ）の場合、比較器ＣＭＰ５は、“０”を出力する。このとき論理回路部ＬＧ２は、ＡＤ変換結果として、“１０”を出力する。

以上のようなＡＤ変換結果に基づき、図１０の時間Ｔ２４では、残差信号生成部６３は、２つの残差信号を生成し、出力する。
たとえば、セレクタＳＬ２は、論理回路部ＬＧ２から、“００”が出力された場合、１つ目の残差信号としてＶ_C10＝Ｖｒ１（ｍ）を出力し、２つ目の残差信号として、マイナスの値となるＶ_C11＝Ｖｒ１（ｍ）−１／４Ｖｆｓ（ｍ）を出力する。論理回路部ＬＧ２から“０１”が出力された場合、セレクタＳＬ２は１つ目の残差信号としてＶ_C11＝Ｖｒ１（ｍ）−１／４Ｖｆｓ（ｍ）を出力し、２つ目の残差信号としてマイナスの値となるＶ_C13＝Ｖｒ１（ｍ）−１／２Ｖｆｓ（ｍ）を出力する。

論理回路部ＬＧ２から“１０”が出力された場合、セレクタＳＬ２は１つ目の残差信号としてＶ_C13＝Ｖｒ１（ｍ）−１／２Ｖｆｓ（ｍ）を出力し、２つ目の残差信号としてマイナスの値となるＶ_C14＝Ｖｒ１（ｍ）−３／４Ｖｆｓ（ｍ）を出力する。論理回路部ＬＧ２から“１１”が出力された場合、セレクタＳＬ１は１つ目の残差信号としてＶ_C14＝Ｖｒ１（ｍ）−３／４Ｖｆｓ（ｍ）を出力し、２つ目の残差信号としてマイナスの値となるＶ_C15＝Ｖｒ２（ｍ）を出力する。

上記のように、２つの残差信号が生成されると、図１０のタイミングチャートにおいて、時間Ｔ２５では、スイッチ制御回路ＣＮＴ２は、スイッチφ３０をオン、スイッチφ３１をオフする。これにより、１つ目の残差信号がアンプ６４で増幅され、残差信号Ｖｒｅｓ１，ｋとして出力される。そして時間Ｔ２６では、スイッチ制御回路ＣＮＴ２は、スイッチφ３０をオフ、スイッチφ３１をオンする。これにより、２つ目の残差信号がアンプ６４で増幅され、残差信号Ｖｒｅｓ２，ｋとして出力される。

所定のインターバル期間の経過後、時間Ｔ２７から、ｍ＋１番目のＡＤ変換が、時間Ｔ２０からの処理と同様に行われる。
このような、ＡＤ変換部６０は、ＳＡＲＡＤ変換装置に、好適に使用可能である。

以上のように、ＡＤ変換部６０は、同じアンプ６４を用いて２つの残差信号を異なるタイミングで増幅して、後段のＡＤ変換部に出力している。そのため、複数のアンプを用いた場合に生じるアンプ間のオフセットばらつきは生ぜず、ＡＤ変換精度の悪化を抑えられる。

また、Ｓ／Ｈ回路６１において、キャパシタＣ１０〜Ｃ１２と、キャパシタＣ１３〜Ｃ１５は、前段のＡＤ変換部４０からの増幅された２つの残差信号を、互いに異なるタイミングで保持する。これにより、異なるタイミングで前段のＡＤ変換部４０から出力される、増幅された２つの残差信号を保持することができ、その後のタイミングで、保持した残差信号をもとにＡＤ変換や、残差信号の生成を行うことができる。

また、ＡＤ変換部６０は、キャパシタＣ１２，Ｃ１３を接続してリファレンス信号を設定して第１のＡＤ変換を行い、上位ビットを決定する。その後、ＡＤ変換部６０は、第１のＡＤ変換結果に応じてキャパシタＣ１２と接続するキャパシタを決定してリファレンス信号を設定して第２のＡＤ変換を行い、下位ビットを決定する。そのため、２ビットのＡＤ変換を行うＡＤ変換部６０では、１回のＡＤ変換でリファレンス信号を３つ設定しなくてもよくなり、キャパシタの数を減らすことができる。これにより、ＡＤ変換装置の回路面積を縮小することができる。

なお、上記のＡＤ変換部６０は、前述したＡＤ変換部５０と組み合わせてもよい。たとえば、ステージｋでは、ＡＤ変換部６０を用い、ステージｋ＋１では、ＡＤ変換部５０を用いる、などとしてもよい。

以上、実施の形態に基づき、本発明のＡＤ変換装置及びＡＤ変換方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
上記では、各ＡＤ変換部は２ビットごとのＡＤ変換結果を出力するとしたが、これに限定されない。たとえば、１ビットまたは３ビット以上ごとのＡＤ変換結果を出力するようにしてもよい。その場合、適宜回路が変更される。たとえば、３ビット以上ごとのＡＤ変換結果を出力する場合には、図６、図９に示したような回路の場合、設定するリファレンス信号の数や電圧値に応じて、適宜キャパシタ、スイッチなどの数を増やしたり、キャパシタの容量値を変更すればよい。

また、ＡＤ変換のステージごとに、ＡＤ変換部が出力するＡＤ変換結果のビット数が異なっていてもよい。
また、アンプは、オープン・ループのもののほか、ゲインを精度よく制御できるクローズド・ループのものを適用することもできる。ただし、上記のＡＤ変換装置では、１つのアンプを用いて２つの増幅された残差信号を出力するので、オープン・ループのアンプを用いても、複数のアンプを用いる場合よりもＡＤ変換精度の悪化を招かない。

１ ＡＤ変換装置
２−１〜２−Ｎ ＡＤ変換部
３，４ Ｓ／Ｈ回路
５ ＡＤ変換回路
６ 残差信号生成部
７ アンプ
ＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂ スイッチ

Claims (4)

1. 直列に接続され、初段のＡＤ変換部が受信したアナログ信号に対し、所定のビット数ごとにＡＤ変換を行う複数のＡＤ変換部を有し、
   前記複数のＡＤ変換部のうち少なくとも１つは、
   前記アナログ信号または前段のＡＤ変換部から出力される増幅された２つの残差信号の一方と第１のリファレンス信号との差分である第１の残差信号と、前記アナログ信号または前記２つの残差信号の一方と第２のリファレンス信号との差分である第２の残差信号とを生成する残差信号生成部と、
   前記第１の残差信号を第１のタイミングで増幅して後段のＡＤ変換部に出力し、前記第２の残差信号を第２のタイミングで増幅して前記後段のＡＤ変換部に出力するアンプと、
   前記前段のＡＤ変換部から出力される前記増幅された２つの残差信号の一方を、第３のタイミングで保持する第１のキャパシタ群と、
   前記増幅された２つの残差信号の他方を、第４のタイミングで保持する第２のキャパシタ群と、
   を有するＡＤ変換装置。
2. 前記第１のキャパシタ群及び前記第２のキャパシタ群に含まれるキャパシタは、ＡＤ変換時に設定するＮ個のリファレンス信号に応じた容量を有し、
   前記複数のＡＤ変換部のうち少なくとも１つは、前記第４のタイミング後の第５のタイミングで、前記第１のキャパシタ群に含まれるＮ個のキャパシタのそれぞれと、前記第２のキャパシタ群に含まれるＮ個のキャパシタのそれぞれとを接続することで前記Ｎ個のリファレンス信号を設定してＡＤ変換を行う、請求項１に記載のＡＤ変換装置。
3. 前記複数のＡＤ変換部のうち少なくとも１つは、前記第４のタイミング後の第６のタイミングで、前記第１のキャパシタ群に含まれる第１のキャパシタと、前記第２のキャパシタ群に含まれる第２のキャパシタとを接続することで第１のリファレンス信号を設定して第１のＡＤ変換を行い第１のビットを決定し、
   前記第６のタイミング後の第７のタイミングで、前記第１のＡＤ変換結果に応じて、前記第１のキャパシタと、前記第１のキャパシタ群に含まれる第３のキャパシタまたは前記第２のキャパシタ群に含まれる第４のキャパシタと、を接続することで第２のリファレンス信号を設定して第２のＡＤ変換を行い、前記第１のビットの１つ下位の第２のビットを決定する、請求項１または２に記載のＡＤ変換装置。
4. 直列に接続され、初段のＡＤ変換部が受信したアナログ信号に対し、所定のビット数ごとにＡＤ変換を行う複数のＡＤ変換部のうち少なくとも１つが、
   前記アナログ信号または前段のＡＤ変換部から出力される増幅された２つの残差信号の一方と第１のリファレンス信号との差分である第１の残差信号と、前記アナログ信号または前記２つの残差信号の一方と第２のリファレンス信号との差分である第２の残差信号とを生成し、
   前記第１の残差信号を第１のタイミングでアンプにより増幅して後段のＡＤ変換部に出力し、
   前記第２の残差信号を第２のタイミングで前記アンプにより増幅して前記後段のＡＤ変換部に出力し、
   前記前段のＡＤ変換部から出力される前記増幅された２つの残差信号の一方を、第１のキャパシタ群に第３のタイミングで保持し、
   前記増幅された２つの残差信号の他方を、第２のキャパシタ群に第４のタイミングで保持する、
   ＡＤ変換方法。
   

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