WO2023181671A1

WO2023181671A1 - 電子回路、ａｄ変換装置、通信装置、及び制御方法

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Publication number: WO2023181671A1
Application number: PCT/JP2023/003904
Authority: WO
Inventors: 智朗佐藤
Original assignee: ソニーセミコンダクタソリューションズ株式会社
Priority date: 2022-03-23
Filing date: 2023-02-07
Publication date: 2023-09-28

Abstract

［課題］アナログデジタル変換器の前段に構成される回路の電力消費の抑制が可能な電子回路、ＡＤ変換装置、及び通信装置を提供する。［解決手段］電子回路は、第１期間と第２期間とで異なる駆動をするアナログデジタル変換器にアナログ信号を供給する前段回路と、第１期間に応じて、前段回路への供給電流を低減させる制御回路と、を備える。

Description

電子回路、ＡＤ変換装置、通信装置、及び制御方法

　本開示は、電子回路、ＡＤ変換装置、通信装置、及び制御方法に関する。

　アナログデジタル変換器の前段に構成される電子回路は、アナログ信号をアナログデジタル変換器に供給する。このアナログデジタル変換器は、アナログ信号をデジタル信号に変換するホールド期間を有している。

特開２００５－８６５５０号公報

　ところが、アナログデジタル変換器の前段に構成される電子回路は、アナログデジタル変換器のホールド期間にも通常の駆動を継続しており、電力の消費が増加してしまう恐れがある。

　そこで、本開示では、アナログデジタル変換器の前段に構成される回路の電力消費の抑制が可能な電子回路、ＡＤ変換装置、通信装置、及び制御方法を提供する。

　上記の課題を解決するために、本開示によれば、第１期間と第２期間とで異なる駆動をするアナログデジタル変換器にアナログ信号を供給する前段回路と、前記第１期間に応じて、前記前段回路への供給電流を低減させる制御回路と、を備える、電子回路が提供される。

　前記第１期間と前記第２期間は周期的に交互に繰り返され、
　前記制御回路は、前記交互に繰り返される周期に同期して、前記前段回路への供給電流を低減させてもよい。

　前記第１期間は、前記アナログデジタル変換器がアナログ信号をデジタル信号に変換する期間に応じてもよい。

　前記制御回路は、前記第１期間に第１電流を前記前段回路に供給させ、前記第２期間に前記第１電流より少ない第２電流を供給させてもよい。

　前記制御回路は、クロック信号に基づき、前記周期に同期してもよい。

　前記第２期間は、前記前段回路の起動特性に応じて設定されてもよい。

　前記第２期間は、前記第１電流を前記前段回路に常に供給する場合の動作点に達する時間に応じて設定されてもよい。

　前記前段回路は、前記アナログデジタル変換器にアナログ信号を供給する増幅器を少なくとも有してもよい。

　前記増幅器は、並列接続された複数の増幅器で構成され、
　前記制御回路は、前記第２期間において、前記複数の増幅器のうちの少なくとも一つの増幅器への供給電流を遮断してもよい。

　前段回路へ前記供給電流を供給する電流源を更に備え、
　前記制御回路は、前記電流源の出力する電流を制御してもよい。

　前記前段回路は、
　受信アンテナによって受信した高周波領域の信号を増幅する低雑音アンプと、
　電圧制御発振器の発振周波数を混合することにより、前記低雑音アンプの出力信号の搬送周波数をより低い中間周波数に変換する周波数混合器と、を有し、
　増幅器は、前記周波数混合器により中間周波数に変換された信号を増幅してもよい。

　前記前段回路は、
　容量性負荷で動作し、受信アンテナによって受信した高周波領域の信号を増幅する低雑音トランスコンダクタンスアンプと、
　電圧制御発振器の発振周波数を混合することにより、前記低雑音トランスコンダクタンスアンプの出力信号の搬送周波数をより低い中間周波数に変換する周波数混合器と、
　前記周波数混合器の出力する信号を電圧信号として増幅するトランスインピーダンス増幅器と、
　を有し、　
　増幅器は、前記トランスインピーダンス増幅器の出力する信号を帯域制限し、低ノイズ化された信号を増幅してもよい。

　上記の課題を解決するために、本開示によれば、上述の電子回路と、
　前記アナログデジタル変換器と、
　を備える、ＡＤ変換装置が提供される。

　上記の課題を解決するために、本開示によれば、上述の電子回路を含む受信装置と、
　送信装置と
　を備える、通信装置が提供される。

　上記の課題を解決するために、本開示によれば、第１期間と第２期間とが周期的に交互に繰り返され、前記第１期間と前記第２期間とで異なる駆動をするアナログデジタル変換器に、アナログ信号を供給する前段回路の制御方法であって、
　クロック信号を入力する工程と、
　クロック信号に基づき、前記前段回路への供給電流を前記第１期間に応じて低減させる工程と、
　を備える、制御方法が提供される。

第１実施形態に係る電子回路を有する通信装置の構成例を示すブロック図。アナログデジタル変換器の動作例を説明する図。本実施形態に係る制御回路の構成例を示す図。制御タイミングを示すタイミングチャート。ホールド期間にアナログデジタル変換器への供給電流を０とした例を模式的に示す図。ホールド期間にアナログデジタル変換器への供給電流を０とした場合のセトリング期間を示す例を示す図。ホールド期間にアナログデジタル変換器への供給電流をＩｂとした例を模式的に示す図。ホールド期間にアナログデジタル変換器への供給電流を０とした場合のセトリング期間を示す例を示す図。第１実施形態の変形例１に係る電子回路の構成例を示す図。第１実施形態の変形例２に係る受信装置における前段の電子回路の構成例を示す図。第２実施形態に係る受信装置におけるアンプの構成例を示す図。第２実施形態に係る制御回路の制御例を示す図。第２実施形態に係る制御の効果例を示す図。

　以下、図面を参照して、電子回路、ＡＤ変換装置、通信装置、及び制御方法の実施形態について説明する。以下では、電子回路、ＡＤ変換装置、通信装置、及び制御方法の主要な構成部分を中心に説明するが、電子回路、ＡＤ変換装置、通信装置、及び制御方法には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

　（第１実施形態）
　以下に、第１実施形態に係る通信装置について説明する。図１は、第１実施形態に係る電子回路１６０を有する通信装置１０の構成例を示すブロック図である。

　通信装置１０は、例えばミリ波などの電波を物体に向けて送信し、その反射波を受信して、時間差によって物体との距離を測定するレーダ装置など用いることが可能である。この通信装置１０は、送信装置２０と、送信アンテナ２１と、受信装置３０と、受信アンテナ３１と、を有する。レーダ装置の場合、送信アンテナ２１と受信アンテナ３１を別々に設けることが一般的である。この送信装置２０は、変調信号発生器１１０と、電圧制御発振器１２０と、電力増幅器１３０と、を有する。

　また、受信装置３０は、電子回路１６０と、アナログデジタル変換器（ＡＤＣ）１７０と、ＦＦＴ処理部１８０と、クロック発生器１９０とを有する。電子回路１６０は、アナログデジタル変換器（ＡＤＣ）１７０の前段に構成される電子回路であり、アナログデジタル変換器１７０のサンプリング期間とホールド期間に応じて、制御駆動を変更可能な回路である。この電子回路１６０は、低雑音アンプ１６１と、周波数混合器１６２と、中間周波数アンプ１６３と、電流源１６４と、制御回路１６５と、を有する。なお、本実施形態に係る前段回路は、低雑音アンプ１６１と、周波数混合器１６２と、中間周波数アンプ１６３と、を有する。また、本実施形態に係る電子回路１６０と、アナログデジタル変換器（ＡＤＣ）１７０と、クロック発生器１９０とがＡＤ変換装置に対応する。すなわち、本実施形態に係るＡＤ変換装置は、電子回路１６０と、アナログデジタル変換器（ＡＤＣ）１７０と、クロック発生器１９０とを有する。

　送信装置２０の変調信号発生器１１０は、送信対象となる搬送波を変調した変調信号を生成する。電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ）１２０は、送受信に使用される発振周波数を制御電圧によって制御する発振器である。電力増幅器（ＰＡ：Ｐｏｗｅｒ　Ａｍｐｌｉｆｉｅｒ）１３０は、電圧制御発振器１２０の発振周波数により送信信号の電力を増幅して、送信アンテナ２１を介して送信する。

　電子回路１６０の低雑音アンプ（ＬＮＡ：Ｌｏｗ　Ｎｏｉｓｅ　Ａｍｐｌｉｆｉｅｒ）１６１は、受信アンテナ３１によって受信した高周波領域の信号を増幅する。周波数混合器（Ｍｉｘｅｒ）１６２は、電圧制御発振器１２０の発振周波数を混合することにより、低雑音アンプ１６１の出力信号の搬送周波数をより低い中間周波数に変換する。中間周波数（ＩＦ：Ｉｎｔｅｒｍｅｄｉａｔｅ　Ｆｒｅｑｕｅｎｃｙ）アンプ１６３は、周波数混合器１６２により中間周波数に変換された信号を増幅する増幅器である。

　制御回路１６５は、例えばＣＰＵを含んで構成され、クロック発生器１９０のクロック信号に基づき、アナログデジタル変換器１７０のサンプリング期間とホールド期間に応じて、電子回路１６０の制御駆動を変更する。制御回路１６５の制御例は後述する。

　アナログデジタル変換器（ＡＤＣ：Ａｎａｌｏｇ　ｔｏ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）１７０は、中間周波数アンプ１６３の出力をアナログ信号からデジタル信号に変換する。図２は、アナログデジタル変換器１７０の動作例を説明する図である。図２に示すように、アナログデジタル変換器１７０は、アナログデジタル変換部１７０ａと、スイッチング素子１７０ｂとを有する。アナログデジタル変換部１７０ａは、サンプリングしたアナログ信号をホールドし、デジタルデータに変換する。スイッチング素子１７０ｂは、一端が中間周波数アンプ１６３に接続され、他端がアナログデジタル変換部１７０ａに接続される。

　本実施形態に係るサンプル期間は、アナログデジタル変換器１７０にアナログ信号を入力する期間に対応する。この期間では、スイッチング素子１７０ｂは、接続状態である。

　一方で、本実施形態に係るホールド期間は、アナログデジタル変換器１７０がアナログ信号をデジタル信号に変換する期間に対応する。この期間では、スイッチング素子１７０ｂは、非接続状態である。こように、スイッチング素子１７０ｂは、ホールド期間に応じてアナログデジタル変換部１７０ａへの入力信号を遮断する。換言すると、ホールド期間では電子回路１６０からの信号は、不要となる。このため、ホールド期間に電子回路１６０の駆動を抑制しても、アナログデジタル変換器１７０のサンプル期間にホールドされたデータのデジタルデータへの変換への影響は受けないものである。

　ＦＦＴ（Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）処理部１８０は、アナログデジタル変換器１７０の出力について高速フーリエ変換（ＦＦＴ）処理を施して、必要な信号を抽出する。クロック発生器１９０は、クロック信号を生成し、制御回路１６５と、アナログデジタル変換器１７０とに供給する。

　ここで、図３及び図４を用いて制御回路１６５の詳細を説明する。図３は本実施形態に係る制御回路１６５の構成例を示す図である。制御回路１６５は、電流源３００から供給される電流の量を制御するバイアス回路２１０を有する。すなわち、制御回路１６５は、クロック発生器１９０の信号に基づき、電流源３００から供給される電流の量を制御する。図３では、中間周波数アンプ１６３への電流供給例のみを図示しているが、これに限定されず、低雑音アンプ１６１、及び周波数混合器１６２等への電流供給量も制御してもよい。

　図４は、制御回路１６５の制御タイミングを示すタイミングチャートである。図４の横軸は時間である。上からＡＤＣクロック、バイアス電流、及びＡＤＣ入力信号を示す。ＡＤＣクロックは、クロック発生器１９０の信号に基づくアナログデジタル変換器１７０内のサンプル期間とホールド期間との周期を示すクロックである。ハイレベル信号がサンプル期間に対応し、ロウレベル信号がホールド期間に対応する。なお、本実施形態に係るホールド期間が第１期間に対応し、サンプル期間が第２期間に対応する。

　バイアス電流は、バイアス回路２１０の制御による電流源３００からの供給電流を示す。通常電流Ｉｂ＋ΔＩは、サンプル期間に電子回路１６０に供給される電流例であり、抑制電流Ｉｂは、ホールド期間に電子回路１６０に供給される電流例である。

　このサンプル期間は、抑制電流Ｉｂを通常電流Ｉｂ＋ΔＩに戻した際に、電子回路１６０が通常の駆動状態に戻る期間に対応する。換言すると、サンプル期間は、電子回路１６０の過度応答などの起動特性を考慮して、設定される。これにより、抑制電流Ｉｂを電子回路１６０に流しても、アナログデジタル変換器１７０への影響は抑制される。

　ＡＤＣ入力信号Ｓ１０は、ホールド期間も電流Ｉｂ＋ΔＩを流していた場合における電子回路１６０のアナログ信号例である。一方でサンプリング点Ｐ２０は、ホールド期間の電流を抑制電流Ｉｂとし、サンプリング期間の通常電流をＩｂ＋ΔＩとした場合のサンプリング値を示す。信号Ｓ２０は、サンプリング点Ｐ２０をスプラインで繋いだ曲線例である。サンプリング点Ｐ２０をスプラインで繋いだ曲線Ｓ２０と、ホールド期間も通常電流Ｉｂ＋ΔＩを流していた場合におけるＡＤＣ入力信号Ｓ１０とは、ほぼ同様の曲線を示す。

　本実施形態に係るアナログデジタル変換器１７０は、サンプル期間の終了直前のアナログ値をサンプリングする。すなわち、サンプリング点Ｐ２０の値は、アナログデジタル変換器１７０により変換されたデジタル値に対応する。信号Ｓ２０は、サンプリング点Ｐ２０をスプラインで繋いだ曲線例である。

　図４に示すように、制御回路１６５は、クロック発生器１９０のクロック信号を用いて、アナログデジタル変換器１７０内のＡＤＣクロックに同期させて、電流源３００からの供給電流Ｉｂ＋ΔＩと、Ｉｂとを周期的に変動させる。一方で、アナログデジタル変換器１７０は、サンプル期間の終了直前のアナログ値をサンプリングする。すなわち、サンプリング点Ｐ２０の値は、アナログデジタル変換器１７０により変換されたデジタル値に対応する。このように、ホールド期間に電流Iｂとした場合のサンプリング点Ｐ２０は、ホールド期間にも電流Ｉｂ＋ΔＩを流していた場合におけるアナログデジタル変換器１７０の出力値とほぼ同等の値となる。

　図５乃至図８を用いて、サンプル期間及び抑制電流Ｉｂの設定効果例を説明する。図５は、ホールド期間にアナログデジタル変換器１７０への供給電流を０とした例を模式的に示す図である。ホールド期間は、図４と同じである。図６は、ホールド期間にアナログデジタル変換器１７０への供給電流を０とした場合のセトリング期間ｔ１を示す例を示す図である。セトリング期間は、電子回路１６０の動作点が、通常の駆動時に戻るまでの時間である。

　図７は、ホールド期間にアナログデジタル変換器１７０への供給電流をＩｂとした例を模式的に示す図である。ホールド期間は、図４と同じである。図８は、ホールド期間にアナログデジタル変換器１７０への供給電流を抑制Ｉｂとした場合のセトリング期間ｔ２を示す例を示す図である。セトリング期間は、動作点が、通常の駆動時に戻るまでの時間である。ｔ２＜ｔ１でありホールド期間にも抑制電流Ｉｂを流し続けることにより、アナログデジタル変換器１７０の動作点が、通常の駆動時に戻るまでの時間を短縮可能である。換言すると、サンプル期間は、常に通常電流Ｉｂ＋ΔＩを電子回路１６０に供給する場合の動作点に達する時間に応じて設定される。すなわち、抑制電流Ｉｂは、電子回路１６０に供給する場合の動作点からの遅れが許容される範囲に設定される。

　このように、サンプル期間及び抑制電流Ｉｂの値は、電子回路１６０の過度応答などの起動特性を考慮して、設定される。抑制電流Ｉｂを減少さえせるに従い、サンプル期間をより長くする必要がある。換言すると、サンプル期間は、抑制電流Ｉｂを通常電流Ｉｂ＋ΔＩに戻した際に、電子回路１６０が通常の駆動状態に戻る期間に対応させ設定される。このように、サンプル期間は、常に通常電流Ｉｂ＋ΔＩを電子回路１６０に供給する場合の動作点に達する時間に応じて設定される。これにより、抑制電流Ｉｂを電子回路１６０に流しても、アナログデジタル変換器１７０への影響は抑制される。これらから分かるように、サンプル期間及び抑制電流Ｉｂの値を電子回路１６０の過度応答などの特性を考慮して設定することにより、変換精度を維持しつつ電流ΔＩの減少に応じたホ－ルド期間の電力の消費を抑制できる。

　以上説明したように、本実施形態に係る電子回路１６０では、制御回路１６５はアナログデジタル変換器１７０のアナログデジタル変換期間であるホールド期間に応じて、電子回路１６０に供給する電流を抑制電流Ｉｂまで低減することとした。これにより、アナログデジタル変換器１７０の変換精度を維持しつつ電子回路１６０の電力消費を抑制できる。また、サンプル期間及び抑制電流Ｉｂの値を電子回路１６０の過度応答などの起動特性を考慮して設定することにより、アナログデジタル変換器１７０の変換精度低下を抑制可能となる。

　（第１実施形態の変形例１）
　第１実施形態に係る電子回路１６０は、低雑音アンプ１６１、及び周波数混合器１６２等も有していたが、第１実施形態の変形例１に係る電子回路１６０ａは、バッファアンプ１６５と、制御回路２００とで構成される点で第１実施形態に係る第１実施形態に係る電子回路１６０と相違する。

　図９は、第１実施形態の変形例１に係る電子回路１６０ａの構成例を示す図である。図９に示すように、第１実施形態の変形例１に係る電子回路１６０ａは、バッファアンプ（Ｂｕｆｆｅｒ　Ａｍｐｌｉｆｉｅｒ）１６５と、制御回路２００とで構成される。バッファアンプ１６５は、入力された信号を変化させずに増幅して出力可能な増幅器である。この電子回路１６０ａは、ブッファーアンプ１６５とアナログデジタル変換器１７０とを用いる電子装置に適用可能である。これにより、バッファアンプ（Ｂｕｆｆｅｒ）１６５とアナログデジタル変換器１７０とを用いる電子装置の消費電力を抑制することが可能となる。

　（第１実施形態の変形例２）
　第１実施形態に係る電子回路１６０は、電圧変換方式であったが、第１実施形態の変形例２に係る電子回路１６０ｂは、電流変換方式である点で第１実施形態に係る第１実施形態に係る電子回路１６０と相違する。以下では、第１実施形態に係る電子回路１６０と相違する点を説明する。

　図１０は、第１実施形態の変形例２に係る受信装置３０における前段の電子回路１６０ｂの構成例を示す図である。図１０に示すように、電子回路１６０ｂは電流伝送方式であり、低雑音トランスコンダクタンスアンプ１６６と、周波数混合器１６２ａと、トランスインピーダンス増幅器１６８と、低ノイズプログラマブル利得アンプ１６９と、電流源１６４と、制御回路１６５とを有する。

　電子回路１６０ｂの低雑音トランスコンダクタンスアンプ（ＬＮＴＡ：　Ｌｏｗ　Ｎｏｉｓｅ　Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ　Ａｍｐｌｉｆｉｅｒ）１６６は、受信アンテナ３１（図１参照）によって受信した高周波領域の電流信号を増幅する。例えば低雑音トランスコンダクタンスアンプ１６６は容量性負荷で動作し、広い周波数帯域でより高い線形性と利得を有する。

　周波数混合器（Ｍｉｘｅｒ）１６２ａは、電圧制御発振器１２０の発振周波数を混合することにより、低雑音トランスコンダクタンスアンプ１６６の出力信号の搬送周波数をより低い中間周波数に変換する。トランスインピーダンス増幅器（ＴＩＡ：　Ｔｒａｎｓｉｍｐｅｄａｎｃｅ　Ａｍｐｌｉｆｉｅｒ）１６８は、電流信号をインピーダンスに変換し、電圧信号として増幅する。

　低ノイズプログラマブル利得アンプ１６９は、ローパスフィルタ（ＬＰＦ：　Ｌｏｗ　Ｐａｓｓ　Ｆｉｌｔｅｒ）とプログラマブル利得アンプ（ＰＧＡ：　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｉｎ　Ａｍｐｌｉｆｉｅｒ）とを有する。ローパスフィルタは、帯域制限し、例えば所定の広帯域の信号を抑制する。プログラマブル利得アンプは、外部入力（例えばデジタル値）によって利得が変化可能なアンプであり、ローパスフィルタにより低ノイズ化された信号を増幅し、アナログデジタル変換器１７０に出力する。

　制御回路１６５は、第１実施形態と同様に、クロック発生器１９０のクロック信号に基づき、アナログデジタル変換器１７０のサンプリング期間とホールド期間に応じて、電流変換方式の電子回路電子回路１６０ｂにおける制御駆動を変更する。すなわち、制御回路１６５は、アナログデジタル変換器１７０のサンプリング期間とホールド期間に応じて、電流源１６４から低雑音トランスコンダクタンスアンプ１６６と、周波数混合器１６２ａと、トランスインピーダンス増幅器１６８と、低ノイズプログラマブル利得アンプ１６９に供給する電流を制御する。すなわち、本実施形態に係る電子回路１６０ｂでは、制御回路１６５はアナログデジタル変換器１７０のアナログデジタル変換期間であるホールド期間に応じて、電流変換方式の電子回路１６０ｂに供給する電流を抑制電流Ｉｃまで低減する

　これにより、第１実施形態と同様に、アナログデジタル変換器１７０の変換精度を維持しつつ電子回路１６０ｂの電力消費を抑制できる。また、サンプル期間及び抑制電流Ｉｃの値を電子回路１６０ｂの過度応答などの特性を考慮して設定することにより、アナログデジタル変換器１７０の変換精度低下を抑制可能となる。

　（第２実施形態）
　第２実施形態に係る電子回路１６０は、アンプ１６３を並列接続し、一方のアンプへの供給電流をアナログデジタル変換器１７０のホールド期間に応じて低減することとした点で第１実施形態に係る電子回路１６０と相違する。以下では、第１実施形態に係る電子回路１６０と相違する点を説明する。

　図１１は、第２実施形態に係る受信装置３０におけるアンプ１６３の構成例を示す図である。なお、アンプ１６３は、中間周波数アンプであるが、これに限定されず、増幅機能を有する増幅器であればよい。例えば、ブッファーアンプ、低雑音トランスコンダクタンスアンプ、低ノイズプログラマブル利得アンプなどの増幅器でもよい。

　図１１に示すように、アンプ１６３は、並列接続したアンプ１６３aと、アンプ１６３bとを有する。また、電流源１６４は、電流供給源１６４ｂと、スイッチング素子１６４ｃとを有する。スイッチング素子１６４ｃは、一端が電流供給源１６４ｂに接続され、他端がアンプ１６３における一方のアンプ１６３aに接続される。

　図１２は、第２実施形態に係る制御回路１６５の制御例を示す図である。本実施形態に係る制御回路１６５は、アンプ１６３の一方のアンプアンプ１６３aのみを間欠動作させる。すなわち、図１１に示すように、本実施形態に係る制御回路１６５は、スイッチング素子１６４ｃを、アナログデジタル変換器１７０のアナログデジタル変換期間であるホールド期間に応じて、非接続状態にする。これにより、一方のアンプ１６３aには、アナログデジタル変換器１７０のサンプル期間には、通常電流Ｉ１が供給され、ホールド期間には抑制電流を０まで低減する。なお、本実施形態では抑制電流を０まで低減するが、これに限定されない。例えば通常電流よりも低い電流値である抑制電流Ｉｄ等としてもよい。

　一方で、他方のアンプ１６３ｂには、ホールド期間にも通常電流Ｉ２が供給される。つまり、アンプ１６３ｂには、常に通常電流Ｉ２が供給されることとなる。なお、本実施形態では通常電流Ｉ２を不変とするが、これに限定されない。例えば通常電流Ｉ２もホールド期間に応じて抑制してもよい。

　図１３は、第２実施形態に係る制御の効果例を示す図である。図１３に示すように、一方のアンプ１６３ｂには、ホールド期間にも通常電流Ｉ２が常に供給されるので、セトリング期間を無くすことが可能となる。一方で、スイッチング素子１６４ｃを、アナログデジタル変換器１７０のアナログデジタル変換期間であるホールド期間に応じて、非接続状態にするので、アンプ１６３の一方のアンプアンプ１６３aの電力消費を抑制可能となる。

　なお、本技術は以下のような構成を取ることができる。

（１）
　第１期間と第２期間とで異なる駆動をするアナログデジタル変換器にアナログ信号を供給する前段回路と、
　前記第１期間に応じて、前記前段回路への供給電流を低減させる制御回路と、
　を備える、電子回路。

（２）
　前記第１期間と前記第２期間は周期的に交互に繰り返され、
　前記制御回路は、前記交互に繰り返される周期に同期して、前記前段回路への供給電流を低減させる、（１）に記載の電子回路。

（３）
　前記第１期間は、前記アナログデジタル変換器がアナログ信号をデジタル信号に変換する期間に応じている、（２）に記載の電子回路。

（４）
　前記制御回路は、前記第１期間に第１電流を前記前段回路に供給させ、前記第２期間に前記第１電流より少ない第２電流を供給させる、（３）に記載の電子回路。

（５）
　前記制御回路は、クロック信号に基づき、前記周期に同期する、（４）に記載の電子回路。

（６）
　前記第２期間は、前記前段回路の起動特性に応じて設定される、（４）に記載の電子回路。

（７）
　前記第２期間は、前記第１電流を前記前段回路に常に供給する場合の動作点に達する時間に応じて設定される、（６）に記載の電子回路。

（８）
　前記前段回路は、前記アナログデジタル変換器にアナログ信号を供給する増幅器を少なくとも有する、（４）に記載の電子回路。

（９）
　前記増幅器は、並列接続された複数の増幅器で構成され、
　前記制御回路は、前記第２期間において、前記複数の増幅器のうちの少なくとも一つの増幅器への供給電流を遮断する、（８）に記載の電子回路。

（１０）
　前記前段回路へ前記供給電流を供給する電流源を更に備え、
　前記制御回路は、前記電流源の出力する電流を制御する、（９)に記載の電子回路。

（１１）
　前記前段回路は、
　受信アンテナによって受信した高周波領域の信号を増幅する低雑音アンプと、
　電圧制御発振器の発振周波数を混合することにより、前記低雑音アンプの出力信号の搬送周波数をより低い中間周波数に変換する周波数混合器と、を有し、
　増幅器は、前記周波数混合器１６２により中間周波数に変換された信号を増幅する、（１０）に記載の電子回路。

（１２）
　前記前段回路は、
　容量性負荷で動作し、受信アンテナによって受信した高周波領域の信号を増幅する低雑音トランスコンダクタンスアンプと、
　電圧制御発振器の発振周波数を混合することにより、前記低雑音トランスコンダクタンスアンプの出力信号の搬送周波数をより低い中間周波数に変換する周波数混合器と、
　前記周波数混合器の出力する信号を電圧信号として増幅するトランスインピーダンス増幅器と、
　を有し、　
　増幅器は、前記トランスインピーダンス増幅器の出力する信号を帯域制限し、低ノイズ化された信号を増幅する、（１０）に記載の電子回路。

（１３）
　（１）に記載の電子回路と、
　前記アナログデジタル変換器と、
　を備えるＡＤ変換装置。

（１４）
　（１）に記載の電子回路を含む受信装置と、
　送信装置と
　を備える、通信装置。

（１５）
　第１期間と第２期間とが周期的に交互に繰り返され、前記第１期間と前記第２期間とで異なる駆動をするアナログデジタル変換器に、アナログ信号を供給する前段回路の制御方法であって、
　クロック信号を入力する工程と、
　クロック信号に基づき、前記前段回路への供給電流を前記第１期間に応じて低減させる工程と、
　を備える、制御方法。

　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

　１０：通信装置、
２０：送信装置、
３０：受信装置、
１６０、１６０a、１６０b：電子回路、
１６１:低雑音アンプ、
１６２、１６２a:周波数混合器、
１６３:中間周波数アンプ、
１６３a:バッファアンプ、
１６４: 電流源、
１６５：制御回路、
１６６：低雑音トランスコンダクタンスアンプ、
１６８：トランスインピーダンス増幅器、
１６９：低ノイズプログラマブル利得アンプ、
１７０：アナログデジタル変換器、
１９０：クロック発生器。

Claims

　第１期間と第２期間とで異なる駆動をするアナログデジタル変換器にアナログ信号を供給する前段回路と、
　前記第１期間に応じて、前記前段回路への供給電流を低減させる制御回路と、
　を備える、電子回路。
　前記第１期間と前記第２期間とは周期的に交互に繰り返され、
　前記制御回路は、前記交互に繰り返される周期に同期して、前記前段回路への供給電流を低減させる、請求項１に記載の電子回路。
　前記第１期間は、前記アナログデジタル変換器がアナログ信号をデジタル信号に変換する期間に応じている、請求項２に記載の電子回路。
　前記制御回路は、前記第１期間に第１電流を前記前段回路に供給させ、前記第２期間に前記第１電流より少ない第２電流を供給させる、請求項３に記載の電子回路。
　前記制御回路は、クロック信号に基づき、前記周期に同期する、請求項４に記載の電子回路。
　前記第２期間は、前記前段回路の起動特性に応じて設定される、請求項４に記載の電子回路。
　前記第２期間は、前記第１電流を前記前段回路に常に供給する場合の動作点に達する時間に応じて設定される、請求項６に記載の電子回路。
　前記前段回路は、前記アナログデジタル変換器にアナログ信号を供給する増幅器を少なくとも有する、請求項４に記載の電子回路。
　前記増幅器は、並列接続された複数の増幅器で構成され、
　前記制御回路は、前記第２期間において、前記複数の増幅器のうちの少なくとも一つの増幅器への供給電流を遮断する、請求項８に記載の電子回路。
　前記前段回路へ前記供給電流を供給する電流源を更に備え、
　前記制御回路は、前記電流源の出力する電流を制御する、請求項９に記載の電子回路。
　前記前段回路は、
　受信アンテナによって受信した高周波領域の信号を増幅する低雑音アンプと、
　電圧制御発振器の発振周波数を混合することにより、前記低雑音アンプの出力信号の搬送周波数をより低い中間周波数に変換する周波数混合器と、を有し、
　前記増幅器は、前記周波数混合器により中間周波数に変換された信号を増幅する、請求項１０に記載の電子回路。
　前記前段回路は、
　容量性負荷で動作し、受信アンテナによって受信した高周波領域の信号を増幅する低雑音トランスコンダクタンスアンプと、
　電圧制御発振器の発振周波数を混合することにより、前記低雑音トランスコンダクタンスアンプの出力信号の搬送周波数をより低い中間周波数に変換する周波数混合器と、
　前記周波数混合器の出力する信号を電圧信号として増幅するトランスインピーダンス増幅器と、
　を有し、　
　前記増幅器は、前記トランスインピーダンス増幅器の出力する信号を帯域制限し、低ノイズ化された信号を増幅する、請求項１０に記載の電子回路。
　請求項１に記載の電子回路と、
　前記アナログデジタル変換器と、
　を備えるＡＤ変換装置。
　請求項１に記載の電子回路を含む受信装置と、
　送信装置と
　を備える、通信装置。
　第１期間と第２期間とが周期的に交互に繰り返され、前記第１期間と前記第２期間とで異なる駆動をするアナログデジタル変換器に、アナログ信号を供給する前段回路の制御方法であって、
　クロック信号を入力する工程と、
　クロック信号に基づき、前記前段回路への供給電流を前記第１期間に応じて低減させる工程と、
　を備える、制御方法。